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CN113345897A - 半导体器件和制造该半导体器件的方法 - Google Patents

半导体器件和制造该半导体器件的方法 Download PDF

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CN113345897A
CN113345897A CN202110180557.8A CN202110180557A CN113345897A CN 113345897 A CN113345897 A CN 113345897A CN 202110180557 A CN202110180557 A CN 202110180557A CN 113345897 A CN113345897 A CN 113345897A
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Abstract

公开了一种半导体器件和制造该半导体器件的方法。该半导体器件包括衬底，该衬底包括具有第一沟槽的第一区域和具有第二沟槽的第二区域。第一掩埋绝缘层图案设置在第一沟槽中。第二沟槽包括依次堆叠在其中的第一掩埋绝缘层图案、第二掩埋绝缘层图案和第三掩埋绝缘层图案。第一缓冲绝缘层设置在第一区域和第二区域中的衬底上并具有平坦的上表面。第二缓冲绝缘层设置在第一缓冲绝缘层上。位线结构设置在第一区域和第二区域上。位线结构的第一部分设置在第二缓冲绝缘层上并具有平坦的下表面。位线结构的第二部分直接接触第一区域中的衬底的表面。

Description

半导体器件和制造该半导体器件的方法
技术领域
本发明构思涉及半导体器件和制造该半导体器件的方法。更具体地，本发明构思涉及动态随机存取存储(DRAM)器件和制造该DRAM器件的方法。
背景技术
随着DRAM器件的集成度提高，存储单元的操作特性可以取决于衬底上的层的表面的一致性和/或形态而改变。当层的表面不一致时，可能发生形成在层上的图案的缺陷。
发明内容
示例性实施方式提供了具有改善的特性的半导体器件。
示例性实施方式提供了制造具有改善的特性的半导体器件的方法。
根据本发明构思的示例性实施方式，一种半导体器件包括衬底，该衬底包括具有第一沟槽的第一区域和具有第二沟槽的第二区域。第一掩埋绝缘层图案设置在第一沟槽中。第一掩埋绝缘层图案、第二掩埋绝缘层图案和第三掩埋绝缘层图案依次堆叠在第二沟槽中。第一缓冲绝缘层设置在第一区域和第二区域中的衬底上，并具有平坦的上表面。第二缓冲绝缘层设置在第一缓冲绝缘层上。位线结构设置在第一区域和第二区域上。位线结构的第一部分设置在第二缓冲绝缘层上，并具有平坦的下表面。位线结构的第二部分直接接触第一区域中的衬底的表面。
根据本发明构思的示例性实施方式，一种半导体器件包括衬底，该衬底包括具有第一沟槽和栅极沟槽的第一区域以及具有第二沟槽的第二区域。第一掩埋绝缘层图案设置在第一沟槽中。第一掩埋绝缘层图案、第二掩埋绝缘层图案和第三掩埋绝缘层图案依次堆叠在第二沟槽中。第一缓冲绝缘层设置在第一区域和第二区域中的衬底上，第一缓冲绝缘层具有平坦的上表面。第二缓冲绝缘层设置在第一缓冲绝缘层上。栅极结构设置在栅极沟槽中。位线结构设置在第一区域和第二区域上。位线结构从第一区域延伸到第二区域。位线结构的第一部分设置在第二缓冲绝缘层上，并且位线结构的第一部分具有平坦的下表面。位线结构的第二部分直接接触第一区域中的衬底的表面。设置在第二区域上的位线结构具有平坦的上表面和平坦的下表面。
根据本发明构思的示例性实施方式，一种制造半导体器件的方法包括蚀刻包括第一区域和第二区域的衬底以在第一区域中形成第一沟槽并在第二区域中形成第二沟槽。在第一沟槽中形成第一掩埋绝缘层图案。在第二沟槽中依次堆叠第一掩埋绝缘层图案、第二掩埋绝缘层图案和第三掩埋绝缘层图案。在第一区域和第二区域中的衬底上形成第一缓冲绝缘层。第一缓冲绝缘层具有平坦的上表面。在第一缓冲绝缘层上形成第二缓冲绝缘层。在第一区域和第二区域上形成位线结构。位线结构的第一部分形成在第二缓冲绝缘层上，并且位线结构的第一部分具有平坦的下表面。
在本发明构思的示例性实施方式中，衬底上的层的表面可以是平坦的，使得形成在该层上的结构和/或图案可以一致地形成在整个衬底上。此外，衬底上的该层的表面可以在存储单元区域的边缘部分处没有突起。因此，可以减少由于边缘部分处的突起导致的位线结构的切割缺陷。
附图说明
本发明构思的示例性实施方式将由以下结合附图的详细描述被更清楚地理解。图1至图16和图18至图24展示如在此描述的非限制性的示例性实施方式，图17展示比较例。
图1、图3-10、图12-16、图18-19和图21-22是示出根据本发明构思的示例性实施方式的制造半导体器件的方法的截面图。
图17是示出制造半导体器件的方法的比较例的截面图。
图2、图11和图20是示出根据本发明构思的示例性实施方式的制造半导体器件的方法的平面图。
图23是根据本发明构思的示例性实施方式的位线结构的一部分的放大截面图。
图24是示出根据本发明构思的示例性实施方式的制造半导体器件的方法以及半导体器件的截面图。
具体实施方式
图1至图16和图18至图24是示出根据本发明构思的示例性实施方式的制造半导体器件的方法的截面图和平面图。具体地，图2、图11和图20是根据本发明构思的示例性实施方式的平面图，图1、图3至图10、图12至图16、图18至图19、图21至图22和图24是根据本发明构思的示例性实施方式的截面图。这些截面图中的每个包括沿着平面图的线A-A'、B-B'和C-C'截取的截面。图23是根据本发明构思的示例性实施方式的位线结构的一部分的放大截面图。图17示出其中突起保留在第二区域中的比较例。
参照图1和图2的示例性实施方式，衬底100可以包括单元区域和核心/外围区域。单元区域可以是用于形成存储单元的区域，核心/外围区域可以是用于形成外围电路和核心电路的区域。在下文中，为了便于说明，仅描述单元区域。
单元区域可以包括其中形成存储单元的第一区域I和围绕第一区域I的边缘的其中形成虚设单元的第二区域II。例如，单元区域的第一区域I可以包括多个存储单元，单元区域的第二区域II可以包括多个虚设单元。例如，第二区域II可以设置在第一区域I与核心/外围区域之间。在每个截面图中，截面A-A'和B-B'示出第一区域I，截面C-C'示出第一区域I和第二区域II两者。
可以在衬底100上形成第一掩模图案。可以使用第一掩模图案作为蚀刻掩模来蚀刻衬底100，以形成第一至第四沟槽102a、102b、102c、102d。衬底100的其上没有形成第一至第四沟槽102a、102b、102c和102d的上部可以用作有源区域。在下文中，为了便于描述，形成在第一区域I和第二区域II中的有源区域被称为第一有源图案104。如图2的示例性实施方式所示，第一有源图案104可以在由平行于衬底100的上表面并彼此交叉的第一方向和第二方向限定的平面中排布。例如，如图2的示例性实施方式所示，第一方向和第二方向可以彼此垂直。然而，本发明构思的示例性实施方式不限于此。
根据第一有源图案104之间的间隔，第一至第四沟槽102a、102b、102c、102d中的每个的内部宽度可以彼此不同。例如，第一至第四沟槽102a、102b、102c、102d中的每个的内部宽度可以取决于衬底100的位置而不同。
如图2的示例性实施方式所示，在第一区域I中，沟槽具有拥有第一宽度W1的部分和拥有大于第一宽度W1的第二宽度W2的部分。
在截面图中，第一至第四沟槽102a、102b、102c、102d可以具有彼此不同的宽度。为了便于描述，在每个截面图中，在沿着线A-A'截取的截面中示出的沟槽被称为第一沟槽102a，在沿着线B-B'截取的截面中示出的沟槽被称为第二沟槽102b。在沿着线C-C'截取的截面中示出的沟槽中，形成在第二区域II中的沟槽被称为第三沟槽102c，形成在第一区域I中的沟槽被称为第四沟槽102d。形成在第二区域II中的第三沟槽102c可以具有比形成在第一区域I中的第一沟槽102a、第二沟槽102b和第四沟槽102d的每个的宽度大的宽度。在示例性实施方式中，第三沟槽102c可以具有比形成在第一区域I中的沟槽的最大宽度(例如，第二宽度W2)大的宽度。第二沟槽102b可以具有比第一沟槽102a的宽度大的宽度。
参照图3的示例性实施方式，可以在第一至第四沟槽102a、102b、102c和102d的内表面以及衬底100的上表面上共形地形成多晶硅层。在示例性实施方式中，可以执行多晶硅层的热氧化以形成第一氧化物层。
可以在第一氧化物层上形成第一绝缘层112。如图3的示例性实施方式所示，第一绝缘层112可以形成为完全填充第一沟槽102a和第四沟槽102d。然而，第一绝缘层112可以不完全填充具有比第一沟槽102a的宽度大的宽度的第二沟槽102b和第三沟槽102c。第一绝缘层112可以共形地形成在第二沟槽102b和第三沟槽102c的内表面以及衬底100的上表面上。
在示例性实施方式中，第一绝缘层112可以包括选自硅氧化物、硅氮化物等的至少一种化合物。第一绝缘层112可以形成为单层或形成为两层或更多层的层叠结构。例如，第一绝缘层112可以包括硅氧化物。在此实施方式中，第一绝缘层112可以包括与第一氧化物层的材料相同的材料。例如，第一绝缘层112和第一氧化物层可以彼此合并。
参照图4的示例性实施方式，可以在第一绝缘层112上共形地形成包括与第一绝缘层112的材料不同的材料的第二绝缘层。第二绝缘层可以完全填充第二沟槽102b。然而，第二绝缘层可以不完全填充第三沟槽102c。第二绝缘层可以共形地形成在第三沟槽102c的内表面上。在示例性实施方式中，第二绝缘层可以包括硅氮化物。
此后，可以以预定厚度去除第二绝缘层。在示例性实施方式中，去除工艺可以包括各向同性蚀刻工艺或清洁工艺。然而，本发明构思的示例性实施方式不限于此。
在去除工艺中，可以去除形成在第一区域I中的第一沟槽102a和第四沟槽102d及衬底100上的第二绝缘层以及形成在第二区域II中的第二绝缘层。然而，填充第二沟槽102b的第二绝缘层可以在垂直方向上相对较厚，因此第二绝缘层可以仅保留在第二沟槽102b中。因此，如图4的示例性实施方式所示，可以在第二沟槽102b中形成第二绝缘层图案114。保留在第二沟槽102b中的第二绝缘层图案114可以不完全填充第二沟槽102b。在此示例性实施方式中，第二绝缘层图案114的上表面可以低于与第二绝缘层图案114相邻的第一有源图案104的上表面。
参照图5的示例性实施方式，可以在第一区域I和第二区域II中的第一绝缘层112的上表面上以及在第一区域I中的第二沟槽102b中的第二绝缘层图案114的上表面上形成第三绝缘层。
第三绝缘层可以不完全填充第三沟槽102c。例如，第三绝缘层可以共形地形成在第三沟槽102c的内表面上。在示例性实施方式中，第三绝缘层可以包括硅氧化物。
第三绝缘层可以形成为填充第二沟槽102b。例如，第三绝缘层可以设置在第二绝缘层图案114上方以完全填充第二沟槽102b。由于第二绝缘层图案114与第一绝缘层112之间的台阶差，可以在第三绝缘层的上表面上形成凹陷部分。例如，第三绝缘层的上表面可以是不平坦的，并且可以局部地弯曲。
在示例性实施方式中，第一绝缘层112和第三绝缘层可以包括相同的材料，使得第一绝缘层112和第三绝缘层可以彼此合并。在下文中，第一绝缘层和第三绝缘层的合并层被称为第一掩埋绝缘层116。第一掩埋绝缘层116共形地设置在第二区域II中的第三沟槽102c中。
参照图6的示例性实施方式，可以在第一区域I和第二区域II中的第一掩埋绝缘层116上形成包括与第一掩埋绝缘层116的材料不同的材料的第二掩埋绝缘层118。
如图6的示例性实施方式所示，第二掩埋绝缘层118可以不完全填充第三沟槽102c。例如，第二掩埋绝缘层118可以共形地形成在第三沟槽102c的内表面上。在示例性实施方式中，第二掩埋绝缘层118可以包括硅氮化物。
可以在第一区域I和第二区域II中的第二掩埋绝缘层118上形成包括与第二掩埋绝缘层118的材料不同的材料的第三掩埋绝缘层120。
第三掩埋绝缘层120可以形成为完全填充第三沟槽102c。第三掩埋绝缘层120可以包括具有优异的间隙填充特性的绝缘材料。例如，在示例性实施方式中，第三掩埋绝缘层120可以包括硅氧化物。
第二掩埋绝缘层118和第三掩埋绝缘层120可以不形成在第一区域I的第一沟槽102a、第二沟槽102b和第四沟槽102d中。第二绝缘层图案114可以形成在第一区域I的第二沟槽102b中。第一掩埋绝缘层116可以形成在第一区域I的第一沟槽102a和第四沟槽102d中。
第一至第三掩埋绝缘层116、118和120可以依次堆叠在第二区域II的第三沟槽102c中。
参照图7的示例性实施方式，可以平坦化第三掩埋绝缘层120，直到暴露第二掩埋绝缘层118。在示例性实施方式中，可以通过化学机械抛光(CMP)工艺和/或回蚀刻工艺来执行平坦化工艺。然而，本发明构思的示例性实施方式不限于此。
如图7的示例性实施方式所示，可以通过平坦化工艺完全去除第一区域I上的第三掩埋绝缘层120，使得第二掩埋绝缘层118被暴露。然而，形成在第二区域II的第三沟槽102c中的第三掩埋绝缘层120可以保留。因此，保留在第三沟槽102c中的第三掩埋绝缘层120可以形成第三掩埋绝缘层图案120a。如图7的示例性实施方式所示，第三掩埋绝缘层图案120a的上表面可以高于衬底100的上表面。
参照图8的示例性实施方式，可以去除第二掩埋绝缘层118的上部，直到可暴露第一区域I上的第一掩埋绝缘层116。在示例性实施方式中，可以通过湿蚀刻或湿清洁工艺来执行第二掩埋绝缘层118的去除工艺。然而，本发明构思的示例性实施方式不限于此。
在此示例性实施方式中，可以完全去除第一区域I上的第二掩埋绝缘层118以暴露第一掩埋绝缘层116。然而，在去除工艺之后，形成在第二区域II的第三沟槽102c中的第二掩埋绝缘层118可以保留。因此，保留在第三沟槽102c中的第二掩埋绝缘层118可以形成第二掩埋绝缘层图案118a。
因此，如图8的示例性实施方式所示，第一掩埋绝缘层116、第二掩埋绝缘层图案118a和第三掩埋绝缘层图案120a的上表面可以在第二区域II中被暴露。第一掩埋绝缘层116、第二掩埋绝缘层图案118a和第三掩埋绝缘层图案120a可以形成为基本上填充第二区域II的第三沟槽102c。
第一掩埋绝缘层116可以填充在第一区域I的第一沟槽102a和第四沟槽102d中。第一掩埋绝缘层116和第二绝缘层图案114可以填充在第一区域I的第二沟槽102b中。
当执行蚀刻工艺以完全去除第一区域I上的第二掩埋绝缘层118时，也可以部分地去除形成在第三沟槽102c上方的第二掩埋绝缘层118。因此，在第三沟槽102c中，第二掩埋绝缘层图案118a的上表面可以低于第三掩埋绝缘层图案120a的上表面。例如，如图8的示例性实施方式所示，第三掩埋绝缘层图案120a的上部可以从第二掩埋绝缘层图案118a的上表面突出。
在第二区域II上的第二掩埋绝缘层118中，与第三掩埋绝缘层图案120a接触的部分可以具有相对低的蚀刻速率。因此，第二区域II上的第二掩埋绝缘层图案118a可以更多地保留在与第三掩埋绝缘层图案120a接触的部分处。因此，第二掩埋绝缘层图案118a的上表面越靠近第三掩埋绝缘层图案120a，该表面可以越高。例如，如图8的示例性实施方式所示，第二掩埋绝缘层图案118a的上表面可以具有不平坦的形状，诸如其中最靠近第三掩埋绝缘层图案120a的侧面高于第二掩埋绝缘层图案118a的上表面的其余部分的凹入形状。
参照图9的示例性实施方式，可以在第一区域I上的第一掩埋绝缘层116以及第二区域II上的第一掩埋绝缘层116、第二掩埋绝缘层图案118a和第三掩埋绝缘层图案120a上形成第二掩模图案119。在示例性实施方式中，第二掩模图案119可以包括硅氧化物。
第二掩模图案119可以形成为暴露第一区域I上的第一掩埋绝缘层116的部分。第一区域I上的第二掩模图案119可以在第一方向上延伸。此外，第二掩模图案119可以覆盖以下全部：第二区域II上的第一掩埋绝缘层116以及第二区域II上的第三沟槽102c中的第二掩埋绝缘层图案118a和第三掩埋绝缘层图案120a。
可以使用第二掩模图案119作为蚀刻掩模来蚀刻第一区域I中的衬底100的上部、第一掩埋绝缘层116和第二绝缘层图案114，以形成在第一方向上延伸的栅极沟槽121。
可以在栅极沟槽121的内表面上共形地形成栅极绝缘层122，可以在栅极绝缘层122上形成栅电极层。此后，可以回蚀刻栅电极层以在栅极沟槽121的下部形成栅电极124。在示例性实施方式中，栅电极124可以包括阻挡图案和金属图案。在示例性实施方式中，可以在栅电极124上进一步形成多晶硅图案126。
此后，可以在第一区域I和第二区域II中的第二掩模图案119上形成第一覆盖层128。第一覆盖层128可以形成在多晶硅图案126上方以完全填充栅极沟槽121。在示例性实施方式中，第一覆盖层128可以包括硅氮化物。
参照图10和图11的示例性实施方式，可以回蚀刻第一覆盖层128，使得第一覆盖层128可以仅保留在栅极沟槽121中。因此，可以在栅极沟槽121中形成第一覆盖层图案128a。如图10的示例性实施方式所示，第一覆盖层图案128a的上表面可以具有与第一有源图案104的上表面的水平基本相同的水平。
在回蚀刻工艺中，可能难以提供对栅极沟槽121中的第一覆盖层128的一致的蚀刻。一般而言，第一覆盖层128的更靠近第二掩模图案119的部分的蚀刻速率可以低于第一覆盖层128的其余部分的蚀刻速率。因此，形成在栅极沟槽121中的第一覆盖层图案128a的上表面可以是不平坦的，并且可以包括凹陷或凹坑部分132(在下文中，凹坑部分)。例如，如图10的示例性实施方式所示，第一覆盖层图案128a的上表面可以具有大致凹入的形状，其中凹坑部分132位于第一覆盖层图案128a的上表面的中央部分。
第一区域I上的第一覆盖层图案128a可以具有在第一方向上延伸的线形状，并且多个第一覆盖层图案128a可以在第二方向上排布。因此，凹坑部分132可以在第一方向上设置在衬底100的整个上部上，并且形成在衬底100的上部上的层的上表面可以是不一致的。
如图10-11的示例性实施方式所示，通过执行以上工艺，可以在栅极沟槽121中形成包括栅极绝缘层122、栅电极124、多晶硅图案126和第一覆盖层图案128a的栅极结构130，并且多个栅极结构130可以在第二方向上排布。
参照图12的示例性实施方式，在第一区域I和第二区域II中，可以去除第二掩模图案119。随后，可以部分地去除第一掩埋绝缘层116的上部，直到暴露第一区域I中的衬底100的上表面。在示例性实施方式中，去除工艺可以包括湿蚀刻或湿清洁工艺。然而，本发明构思的示例性实施方式不限于此。
当执行去除工艺时，第一有源图案104的上表面可以在第一区域I处被暴露。可以蚀刻衬底100上的第一掩埋绝缘层116以在第一沟槽102a和第四沟槽102d中形成第一掩埋绝缘层图案116a。
在第二掩模图案119的去除工艺中，可以一起去除与第二掩模图案119相同的材料(例如，包括硅氧化物的层)。因此，也可以部分地去除形成在第二区域II的第三沟槽102c中的第三掩埋绝缘层图案120a的上部。第三沟槽102c中的第二掩埋绝缘层图案118a可以具有比第三掩埋绝缘层图案120a大的高度，并且可以从第三掩埋绝缘层图案120a突出。第二掩埋绝缘层图案118a的从第一掩埋绝缘层图案116a和第三掩埋绝缘层图案120a突出的部分被称为突起A。
当执行以上工艺时，衬底100、第一掩埋绝缘层图案116a和第一覆盖层图案128a的上表面可以在第一区域I中被暴露。此外，衬底100的上表面以及在第三沟槽102c中的第一至第三掩埋绝缘层图案116a、118a和120a的上表面可以在第二区域II中被暴露。在示例性实施方式中，绝缘层的一部分可以保留在第二区域II的衬底100上。
当执行清洁工艺时，第一至第四沟槽102a、102b、102c和102d中的第一掩埋绝缘层图案116a的暴露的上表面可以是不平坦的。例如，在示例性实施方式中，第一掩埋绝缘层图案116a的暴露的上表面可以具有凹坑部分，并且可以具有大致凹入的形状。
参照图13的示例性实施方式，在第一区域I中的衬底100、第一掩埋绝缘层图案116a和第一覆盖层图案128a的上表面上以及在第二区域II中的衬底100及第一至第三掩埋绝缘层图案116a、118a和120a的上表面上形成初步第一缓冲绝缘层134。初步第一缓冲绝缘层134可以形成为使形成在上部和下部上的导电图案(例如，位线或接触)绝缘。在示例性实施方式中，初步第一缓冲绝缘层134可以包括硅氧化物。在示例性实施方式中，初步第一缓冲绝缘层134可以通过原子层沉积(ALD)工艺形成。
在示例性实施方式中，初步第一缓冲绝缘层134可以具有随后形成的第一缓冲绝缘层的目标厚度的约1.5至约3倍的厚度。如果初步第一缓冲绝缘层134的厚度小于第一缓冲绝缘层的目标厚度的约1.5倍，则初步第一缓冲绝缘层134的抛光厚度可以在平坦化工艺中减小。因此，可能难以控制平坦化工艺以使缓冲绝缘层可具有目标厚度。如果初步第一缓冲绝缘层134的厚度大于第一缓冲绝缘层的目标厚度的约3倍，则初步第一缓冲绝缘层134的抛光厚度可以在平坦化工艺中增大。因此，可能难以控制平坦化工艺。在示例性实施方式中，初步第一缓冲绝缘层134的厚度可以大于第一缓冲绝缘层的在约
Figure BDA0002941374040000101
至约
Figure BDA0002941374040000102
的范围内的目标厚度。
在示例性实施方式中，初步第一缓冲绝缘层134的厚度可以在约
Figure BDA0002941374040000103
至约
Figure BDA0002941374040000104
的范围内。
初步第一缓冲绝缘层134可以在第一覆盖层图案128a的上表面的凹坑部分132处具有不一致的厚度。凹坑部分132可以被转印到初步第一缓冲绝缘层134的上表面，并且在初步第一缓冲绝缘层134的上表面的与第一覆盖层图案128a的上表面的凹坑部分132重叠的部分中可以形成凹坑部分。因此，形成在第一覆盖层图案128a上的初步第一缓冲绝缘层134的上表面和下表面可以是不一致的。
此外，第一区域I上的第一掩埋绝缘层图案116a的上表面可以是不平坦的，因此形成在第一掩埋绝缘层图案116a上的初步第一缓冲绝缘层134的上表面和下表面可以是不一致的。
如上所述，在第一区域I中在初步第一缓冲绝缘层134下方的层的表面可以是不一致的，使得初步第一缓冲绝缘层134的上表面的形态可以是不一致的。
初步第一缓冲绝缘层134可以共形地形成在第二区域II中的突起A上，使得形成在突起A上的初步第一缓冲绝缘层134的上表面与初步第一缓冲绝缘层134的上表面的其它部分相比可以相对较高。
参照图14的示例性实施方式，可以平坦化初步第一缓冲绝缘层134的上部以形成第一缓冲绝缘层134a，该第一缓冲绝缘层134a具有比初步第一缓冲绝缘层134的厚度小的厚度。例如，第一缓冲绝缘层134a可以具有等于目标厚度的厚度。通过平坦化工艺，第一缓冲绝缘层134a的上表面可以是基本上平坦的。
在示例性实施方式中，第一缓冲绝缘层134a的厚度可以在约
Figure BDA0002941374040000105
至约
Figure BDA0002941374040000106
的范围内。在示例性实施方式中，平坦化工艺可以包括化学机械抛光(CMP)工艺。
第一缓冲绝缘层134a的上表面的平坦度可以不同于第一缓冲绝缘层134a的下表面的平坦度。由于下面的层的不一致性，第一缓冲绝缘层134a的下表面可以具有较差的平坦度。然而，通过平坦化工艺，第一缓冲绝缘层134a的上表面可以比第一缓冲绝缘层134a的下表面平坦。例如，第一缓冲绝缘层134a的上表面可以是基本上平坦的并具有比第一缓冲绝缘层134a的下表面的平坦度大的平坦度。
可以在第二区域II上的初步第一缓冲绝缘层134的平坦化(例如，抛光)期间去除突起A。例如，可以去除形成在突起A上的初步第一缓冲绝缘层134，并且可以去除第二掩埋绝缘层图案118a的突起A。因此，第一缓冲绝缘层134a可以形成在第二掩埋绝缘层图案118a的上侧壁上。第一缓冲绝缘层134a可以被第二掩埋绝缘层图案118a分开(例如，通过第二掩埋绝缘层图案118a在第二方向上间隔开)。通过去除突起A，第一缓冲绝缘层134a和第二掩埋绝缘层图案118a的上表面可以基本上彼此共面。例如，第一缓冲绝缘层134a和第二掩埋绝缘层图案118a的上表面可以具有相同的高度。
如上所述，可以通过平坦化工艺来减小形成在第一区域I和第二区域II上的层之间的台阶差，并且这些层的上表面可以是基本上平坦的。
参照图15的示例性实施方式，可以在第一缓冲绝缘层134a上形成第二缓冲绝缘层136。
在示例性实施方式中，第二缓冲绝缘层136可以用作蚀刻停止层。然而，本发明构思的示例性实施方式不限于此。第二缓冲绝缘层136可以包括相对于硅氧化物具有高蚀刻选择性的绝缘材料。在示例性实施方式中，第二缓冲绝缘层136可以包括硅氮化物。例如，第二缓冲绝缘层136可以通过ALD工艺形成。然而，本发明构思的示例性实施方式不限于此。在示例性实施方式中，第二缓冲绝缘层136的厚度范围可以与第一缓冲绝缘层134a的目标厚度范围相同。例如，第二缓冲绝缘层136可以具有在约
Figure BDA0002941374040000111
至约
Figure BDA0002941374040000112
的范围内的厚度。
在示例性实施方式中，可以在第二缓冲绝缘层136上进一步形成第三缓冲绝缘层。在示例性实施方式中，第三缓冲绝缘层可以包括硅氧化物。然而，本发明构思的示例性实施方式不限于此，在一些示例性实施方式中，第二缓冲绝缘层136上可以不形成第三缓冲绝缘层。
第一缓冲绝缘层134a的上表面可以是基本上平坦的，因此形成在第一缓冲绝缘层134a上的第二缓冲绝缘层136的上表面和下表面可以是基本上平坦的。在包括第三缓冲绝缘层的示例性实施方式中，第三缓冲绝缘层的上表面和下表面也可以是基本上平坦的。
第二区域II上的第二缓冲绝缘层136可以形成在第一缓冲绝缘层134a和第二掩埋绝缘层图案118a上。
参照图16的示例性实施方式，可以在第二缓冲绝缘层136上形成第一导电层138。可以在第一导电层138上形成第三掩模图案。可以使用第三掩模图案作为蚀刻掩模来蚀刻第一导电层138、第二缓冲绝缘层136和第一缓冲绝缘层134a，以形成暴露第一有源图案104的上部的第一开口140。
在蚀刻工艺中，还可以蚀刻被第一开口140暴露的衬底100的上部以及与衬底100相邻的掩埋绝缘层图案和第一覆盖层图案128a，以形成凹陷。第一开口140的底部也可以被称为凹陷。在示例性实施方式中，第一开口140可以暴露第一区域I中的第一有源图案104的上表面的中央部分。
可以形成第二导电层142以填充第一开口140。
在示例性实施方式中，可以形成初步第二导电层以填充第一开口140，随后可以回蚀刻初步第二导电层的上部。因此，第二导电层142的上表面和第一导电层138的上表面可以具有基本相同的高度。
在示例性实施方式中，第一导电层138和第二导电层142可以包括掺有杂质的多晶硅，并且第一导电层138和第二导电层142可以彼此合并。
在去除第三掩模图案之后，可以在第一导电层138和第二导电层142上依次形成阻挡层144、第一金属层146和第二覆盖层148。
此后，可以依次蚀刻第二覆盖层148、第一金属层146、阻挡层144以及第一导电层138和第二导电层142，以在第一区域I和第二区域II中形成初步位线结构。
可以在初步位线结构的侧壁上形成间隔物150，并且可以在间隔物150上以及在初步位线结构的上表面上进一步形成氮化物衬层152。在示例性实施方式中，氮化物衬层152可以包括硅氮化物。
通过去除第二区域II的衬底100上的突起A，第一导电层138可以形成为具有基本上平坦的上表面和基本上平坦的下表面。因此，在第二区域II上的第一导电层138上形成的阻挡层144和第一金属层146也可以形成为具有基本上平坦的上表面和基本上平坦的下表面。
与本发明构思的示例性实施方式不同，在图17所示的其中突起A保留在第二区域II上的比较例中，在第二区域II上的第一导电层138上形成的阻挡层144和第一金属层146可以沿着突起A的轮廓共形地形成。因此，形成在第一导电层138上的阻挡层144和第一金属层146的上表面也可以是不一致的。因此，在此比较例中的不一致的表面可能导致随后形成在其上的位线结构中的缺陷。
参照图18的示例性实施方式，可以在第二区域II上的第二缓冲绝缘层136上形成下绝缘夹层图案154。
可以在氮化物衬层152和下绝缘夹层图案154上形成第三覆盖层156。在示例性实施方式中，第三覆盖层156可以包括硅氮化物。第二覆盖层148、氮化物衬层152和第三覆盖层156可以包括硅氮化物，因此第二覆盖层148、氮化物衬层152和第三覆盖层156可以彼此合并。在下文中，包括第二覆盖层148、氮化物衬层152和第三覆盖层156的合并结构被称为上覆盖层160。
参照图19和图20的示例性实施方式，可以蚀刻上覆盖层160以形成上覆盖层图案160a。可以使用上覆盖层图案160a作为蚀刻掩模来依次蚀刻第一金属层146、阻挡层144以及第一导电层138和第二导电层142。
因此，可以在第一开口140中的第一有源图案104上依次形成第二导电图案142a、阻挡图案144a、第一金属图案146a和上覆盖层图案160a。另外，如图19的示例性实施方式所示，可以在第一开口140之外的第二缓冲绝缘层136上依次形成第一导电图案138a、阻挡图案144a、第一金属图案146a和上覆盖层图案160a。
如上所述，第一导电层138和第二导电层142可以彼此合并，因此第一导电图案138a和第二导电图案142a可以用作导电图案。如图19-20的示例性实施方式所示，依次堆叠的导电图案、阻挡图案144a、第一金属图案146a和上覆盖层图案160a可以提供位线结构162。
在示例性实施方式中，位线结构162可以在第二方向上延伸，并且多个位线结构可以在第一方向上排布。例如，如图19的示例性实施方式所示，位线结构162的第一部分可以具有形成在第二缓冲绝缘层136上的下表面。位线结构162的第二部分可以具有形成在第一有源图案104的上表面上的下表面。例如，如图19的示例性实施方式的部分B所示，在第二方向上延伸的位线结构162的第二部分可以接触被第一开口140暴露的第一有源图案104的表面。
参照图21的示例性实施方式，可以形成间隔物结构170以覆盖位线结构162的侧壁。
如图23的示例性实施方式所示，间隔物结构170可以包括覆盖位线结构162的横向侧壁和上表面的第一间隔物170a、填充第一开口140的第二间隔物170b、以及(例如，在第一方向上)依次堆叠在第一间隔物170a上以覆盖位线结构162的侧壁的第三间隔物170c和第四间隔物170d。
如图21的示例性实施方式所示，然后可以在第二缓冲绝缘层136上形成第一绝缘夹层180以填充间隔物结构170之间的间隙。可以平坦化第一绝缘夹层180，直到可以暴露间隔物结构170的上表面。在示例性实施方式中，第一绝缘夹层180可以包括硅氧化物。
参照图22和图23的示例性实施方式，可以在第一绝缘夹层180和间隔物结构170上形成第四掩模图案。可以使用第四掩模图案作为蚀刻掩模来蚀刻第一绝缘夹层180以形成第二开口。
在示例性实施方式中，第四掩模图案可以在第一方向上延伸，并且多个第四掩模图案可以在第二方向上彼此间隔开。第二开口可以与栅极结构130重叠。此后，可以形成绝缘图案以填充第二开口。在示例性实施方式中，绝缘图案可以包括氮化物，诸如硅氮化物。然而，本发明构思的示例性实施方式不限于此。
如图22的示例性实施方式所示，可以蚀刻第一绝缘夹层180，然后可以蚀刻第二缓冲绝缘层136、第一缓冲绝缘层134a和一部分衬底100，以形成暴露衬底100的表面的第三开口182。
在蚀刻工艺中，还可以蚀刻与第一有源图案104相邻的掩埋绝缘层图案和第一覆盖层图案128a的上部。
第一缓冲绝缘层134a和第二缓冲绝缘层136的上表面可以是一致的，使得第一缓冲绝缘层134a和第二缓冲绝缘层136可以在用于形成第三开口182的蚀刻工艺期间被一致地蚀刻。因此，在整个衬底100上，第三开口182的最下表面的水平可以相对于彼此是一致的。如图23的示例性实施方式所示，第三开口182的最下表面的最大高度和最小高度之间的差值d可以小于约
Figure BDA0002941374040000141
如上所述，第三开口182的最下表面的水平可以是一致的，使得形成在第三开口182中的接触插塞可以具有一致的电特性。
如果第一缓冲绝缘层134a和第二缓冲绝缘层136的上表面是不一致的，则第一缓冲绝缘层134a和第二缓冲绝缘层136的厚度可以局部不同。在用于形成第三开口182的蚀刻工艺中，第一缓冲绝缘层134a和第二缓冲绝缘层136的蚀刻量可以取决于其位置而不同。因此，第三开口182的最下表面的水平可以取决于衬底100的位置而不同。
参照图24的示例性实施方式，可以形成上接触插塞184以填充第三开口182。上接触插塞184可以具有比位线结构162的上表面高的上表面。可以形成上绝缘图案186以填充上接触插塞184之间的空间。
可以在上接触插塞184和上绝缘图案186的上表面上形成电容器190。电容器190可以包括下电极190a、上电极190c以及在下电极190a与上电极190c之间的电介质层190b。
先前描述的工艺提供了图24的示例性实施方式所示的DRAM器件的制造。
DRAM器件可以具有以下结构特征。DRAM器件的结构特征大部分已经在制造DRAM的工艺中被描述。因此，在下文中，为了便于说明，可以省略重复的描述，并且可以参照附图仅描述重要的部分。
参照图23和24的示例性实施方式，半导体器件可以形成在衬底上。半导体器件可以包括栅极结构130、位线结构162、间隔物结构170、上接触插塞184和电容器190。
衬底100可以包括第一区域I和第二区域II。衬底100可以包括第一至第四沟槽102a、102b、102c、102d，绝缘材料可以填充第一至第四沟槽102a、102b、102c、102d。
在第一区域I中，第一掩埋绝缘层图案116a可以填充第一沟槽102a和第四沟槽102d。在示例性实施方式中，第一掩埋绝缘层图案116a可以包括硅氧化物。在第一区域I中，第一掩埋绝缘层图案116a和第二绝缘层图案114可以填充第二沟槽102b。在示例性实施方式中，第二绝缘层图案114可以包括硅氮化物。
在第二区域II中，第一掩埋绝缘层图案116a、第二掩埋绝缘层图案118a和第三掩埋绝缘层图案120a可以填充第三沟槽102c。在示例性实施方式中，第二掩埋绝缘层图案118a可以包括硅氮化物。在示例性实施方式中，第一掩埋绝缘层图案116a和第三掩埋绝缘层图案120a可以包括硅氧化物。
第一掩埋绝缘层图案116a、第二掩埋绝缘层图案118a和第三掩埋绝缘层图案120a可以依次堆叠在第三沟槽102c的表面上。第二掩埋绝缘层图案118a的上表面可以高于第一掩埋绝缘层图案116a和第三掩埋绝缘层图案120a的上表面。因此，第二掩埋绝缘层图案118a的上表面可以从第一掩埋绝缘层图案116a和第三掩埋绝缘层图案120a的上表面突出。第二掩埋绝缘层图案118a的上表面可以是基本上平坦的。
在第一方向上延伸的栅极沟槽121可以设置在第一区域I中的衬底100上，并且栅极结构130可以设置在栅极沟槽121中。栅极结构130的一部分可以设置在第一掩埋绝缘层图案116a和第二绝缘层图案114上。例如，在第一方向上延伸的多个栅极结构130可以设置在第一区域I中并且可以在第二方向上排布。
栅极结构130可以包括栅极绝缘层122、栅电极124、多晶硅图案126和第一覆盖层图案128a。第一覆盖层图案128a的上表面可以包括凹坑部分132，并且第一覆盖层图案128a的上表面可以是不一致的。此外，在第一覆盖层图案128a之间的第一有源图案104的上表面也可以是不一致的。例如，第一有源图案104的上表面也可以包括凹坑部分。
在第一区域I和第二区域II中，第一缓冲绝缘层134a可以设置在衬底100上。第二缓冲绝缘层136可以设置在第一缓冲绝缘层134a上。
第一缓冲绝缘层134a的上表面可以是基本上平坦的。第一缓冲绝缘层134a可以形成在具有不一致的上表面的第一覆盖层图案128a上。因此，第一缓冲绝缘层134a的下表面可以是不一致的。
第一缓冲绝缘层134a的上表面的平坦度可以不同于第一缓冲绝缘层134a的下表面的平坦度。例如，如图23-24的示例性实施方式所示，第一缓冲绝缘层134a的上表面可以是基本上平坦的，并且可以具有比第一缓冲绝缘层134a的下表面的平坦程度大的平坦程度。
在示例性实施方式中，第一缓冲绝缘层134a可以具有在约
Figure BDA0002941374040000161
至约
Figure BDA0002941374040000162
的范围内的厚度。
设置在第二区域II上的第一缓冲绝缘层134a可以被第二掩埋绝缘层图案118a分开(例如，通过第二掩埋绝缘层图案118a在第二方向上间隔开)。例如，第一缓冲绝缘层134a可以设置在第二区域II上的第二掩埋绝缘层图案118a的上侧壁上。第一缓冲绝缘层134a和第二掩埋绝缘层图案118a的上表面可以基本上彼此共面。第一缓冲绝缘层134a和第二掩埋绝缘层图案118a的上表面可以具有基本相同的水平(例如，在衬底100的厚度方向上的高度)。
第二缓冲绝缘层136可以具有基本上平坦的上表面和基本上平坦的下表面。在示例性实施方式中，第二缓冲绝缘层136可以具有在约
Figure BDA0002941374040000171
至约
Figure BDA0002941374040000172
的范围内的厚度。
第二区域II上的第二缓冲绝缘层136可以设置在第一缓冲绝缘层134a和第二掩埋绝缘层图案118a上。
在示例性实施方式中，第一缓冲绝缘层134a可以包括硅氧化物，第二缓冲绝缘层136可以包括硅氮化物。在示例性实施方式中，第二缓冲绝缘层136上可以进一步设置第三缓冲绝缘层。
位线结构162的第一部分的下表面可以接触第一区域I和第二区域II中的第二缓冲绝缘层136，并且位线结构162的第二部分可以接触第一有源图案104。例如，位线结构162可以直接设置在第二缓冲绝缘层136和第一有源图案104上。位线结构162可以包括依次堆叠的导电图案、阻挡图案144a、第一金属图案146a和上覆盖层图案160a。位线结构162可以从第一区域I延伸到第二区域II。
第二缓冲绝缘层136的上表面可以是基本上平坦的，因此位线结构162的与第二缓冲绝缘层136接触的下表面可以是基本上平坦的。
与第一有源图案104的位于第一缓冲绝缘层134a下方的部分相比，第一有源图案104的与位线结构162的第二部分接触的部分可以凹进。第一开口140可以设置在第一有源图案104处，并且第一开口140的底部可以接触位线结构162。
间隔物结构170可以设置在位线结构162的侧壁上。
第三开口182可以暴露位线结构162之间的第一有源图案104。在示例性实施方式中，第三开口182的最下表面的水平可以相对于彼此是基本上一致的。例如，在示例性实施方式中，第三开口182的最下表面的最大高度和最小高度之间的差值d可以小于约
Figure BDA0002941374040000173
第一绝缘夹层180可以覆盖位线结构162以填充位线结构162之间的空间。
上接触插塞184可以设置在第三开口182中，并且可以接触被第三开口182的底表面暴露的第一有源图案104。如图24的示例性实施方式所示，上接触插塞184的上表面可以具有比位线结构162的上表面的高度高的高度。上绝缘图案186可以填充上接触插塞184之间的空间。
电容器190可以接触上接触插塞184的上表面。
半导体器件可以包括具有基本上平坦的上表面的第一缓冲绝缘层134a和第二缓冲绝缘层136。因此，设置在第二缓冲绝缘层136上的位线结构162的底部可以是基本上平坦的。
此外，形成在位线结构162之间的第三开口182的最下表面的水平可以相对于彼此是一致的。因此，填充第三开口182的上接触插塞184可以具有一致的特性。
第二区域上的位线结构162的下表面和上表面可以是基本上平坦的。例如，第二区域上的第二掩埋绝缘层图案118a可以不包括突起。因此，位线结构162可以不设置在突起上，并且可以减少由于突起导致的位线结构162的切割缺陷。
前述内容说明了本发明构思的示例性实施方式，并且将不被解释为对本发明构思的限制。尽管已经描述了若干示例性实施方式，但是本领域技术人员将容易认识到，许多修改在示例性实施方式中是可能的而没有在实质上背离本发明构思的新颖教导和优点。因此，所有这样的修改旨在被包括在如权利要求中所限定的本发明构思的范围内。在权利要求中，装置加功能的条款旨在覆盖在此被描述为执行所述功能的结构，不仅覆盖结构等同物而且覆盖等同的结构。因此，将理解，前述内容说明了各种各样的示例性实施方式，并且将不被解释为限于所公开的特定示例性实施方式，并将理解，对所公开的示例性实施方式的修改以及其它示例性实施方式旨在被包括在所附权利要求的范围内。
本申请要求享有2020年2月18日在韩国知识产权局提交的韩国专利申请第10-2020-0019522的优先权，该韩国专利申请的公开内容通过引用全文合并于此。

Claims (20)

1.一种半导体器件，包括：
衬底，包括具有第一沟槽的第一区域和具有第二沟槽的第二区域；
第一掩埋绝缘层图案，设置在所述第一沟槽中；
第一缓冲绝缘层，设置在所述第一区域和所述第二区域中的所述衬底上，所述第一缓冲绝缘层具有平坦的上表面；
第二缓冲绝缘层，设置在所述第一缓冲绝缘层上；以及
位线结构，设置在所述第一区域和所述第二区域上，
其中所述第一掩埋绝缘层图案、第二掩埋绝缘层图案和第三掩埋绝缘层图案依次堆叠在所述第二沟槽中，
其中所述位线结构的第一部分设置在所述第二缓冲绝缘层上，并且所述位线结构的所述第一部分具有平坦的下表面，以及
其中所述位线结构的第二部分直接接触所述第一区域中的所述衬底的表面。
2.根据权利要求1所述的半导体器件，其中设置在所述第二区域上的所述位线结构具有平坦的上表面和平坦的下表面。
3.根据权利要求1所述的半导体器件，其中所述第二区域上的所述第二掩埋绝缘层图案的上表面从所述第一掩埋绝缘层图案的上表面和所述第三掩埋绝缘层图案的上表面突出，并且所述第一缓冲绝缘层被所述第二区域中的所述第二掩埋绝缘层图案分开。
4.根据权利要求1所述的半导体器件，其中所述第二区域上的所述第二掩埋绝缘层图案的上表面与所述第一缓冲绝缘层的上表面共面。
5.根据权利要求1所述的半导体器件，其中所述第二区域上的所述第二缓冲绝缘层设置在所述第一缓冲绝缘层和所述第二掩埋绝缘层图案上。
6.根据权利要求1所述的半导体器件，其中：
所述位线结构包括多个位线结构；以及
多个开口设置在所述多个位线结构之间，所述多个开口暴露所述衬底的部分，
其中所述多个开口的最下表面的最大高度和最小高度之间的差值小于
Figure FDA0002941374030000011
7.根据权利要求1所述的半导体器件，其中：
所述第一区域包括多个存储单元；
所述第二区域围绕所述第一区域的边缘并包括多个虚设单元；以及
所述第二沟槽的宽度大于所述第一沟槽的宽度。
8.根据权利要求1所述的半导体器件，其中所述第一缓冲绝缘层的厚度在
Figure FDA0002941374030000021
至
Figure FDA0002941374030000022
的范围内。
9.一种半导体器件，包括：
衬底，包括具有第一沟槽和栅极沟槽的第一区域以及具有第二沟槽的第二区域；
第一掩埋绝缘层图案，设置在所述第一沟槽中；
第一缓冲绝缘层，设置在所述第一区域和所述第二区域中的所述衬底上，所述第一缓冲绝缘层具有平坦的上表面；
第二缓冲绝缘层，设置在所述第一缓冲绝缘层上；
栅极结构，设置在所述栅极沟槽中；以及
位线结构，设置在所述第一区域和所述第二区域上，所述位线结构从所述第一区域延伸到所述第二区域，
其中所述第一掩埋绝缘层图案、第二掩埋绝缘层图案和第三掩埋绝缘层图案依次堆叠在所述第二沟槽中，
其中所述位线结构的第一部分设置在所述第二缓冲绝缘层上，并且所述位线结构的所述第一部分具有平坦的下表面，
其中所述位线结构的第二部分直接接触所述第一区域中的所述衬底的表面，以及
其中设置在所述第二区域上的所述位线结构具有平坦的上表面和平坦的下表面。
10.根据权利要求9所述的半导体器件，其中所述第二区域上的所述第二掩埋绝缘层图案的上表面与所述第二区域中的所述第一缓冲绝缘层的上表面共面。
11.根据权利要求9所述的半导体器件，其中所述第一缓冲绝缘层的上表面的平坦度大于所述第一缓冲绝缘层的下表面的平坦度。
12.一种制造半导体器件的方法，包括：
蚀刻包括第一区域和第二区域的衬底，以在所述第一区域中形成第一沟槽并在所述第二区域中形成第二沟槽；
在所述第一沟槽中形成第一掩埋绝缘层图案；
在所述第二沟槽中依次堆叠所述第一掩埋绝缘层图案、第二掩埋绝缘层图案和第三掩埋绝缘层图案；
在所述第一区域和所述第二区域中的所述衬底上形成第一缓冲绝缘层，所述第一缓冲绝缘层具有平坦的上表面；
在所述第一缓冲绝缘层上形成第二缓冲绝缘层；以及
在所述第一区域和所述第二区域上形成位线结构，
其中所述位线结构的第一部分形成在所述第二缓冲绝缘层上，并且所述位线结构的所述第一部分具有平坦的下表面。
13.根据权利要求12所述的方法，其中所述第一缓冲绝缘层的形成包括：
在所述第一区域和所述第二区域中的所述衬底上形成初步第一缓冲绝缘层；以及
平坦化所述初步第一缓冲绝缘层的上表面以形成所述第一缓冲绝缘层。
14.根据权利要求13所述的方法，其中所述初步第一缓冲绝缘层形成为具有所述第一缓冲绝缘层的厚度的1.5倍至3倍的厚度。
15.根据权利要求13所述的方法，其中所述平坦化包括执行化学机械抛光工艺。
16.根据权利要求13所述的方法，其中：
在所述初步第一缓冲绝缘层的平坦化期间抛光所述第二区域上的所述第二掩埋绝缘层图案，以及
在所述平坦化之后，所述第二掩埋绝缘层图案的上表面与所述第一缓冲绝缘层的上表面共面。
17.根据权利要求12所述的方法，其中所述第一缓冲绝缘层形成为具有在
Figure FDA0002941374030000031
至
Figure FDA0002941374030000032
的范围内的厚度。
18.根据权利要求12所述的方法，其中所述第二区域上的所述第二缓冲绝缘层形成在所述第一缓冲绝缘层和所述第二掩埋绝缘层图案上。
19.根据权利要求12所述的方法，其中：
所述位线结构的形成包括在所述第一区域和所述第二区域上形成多个位线结构；以及
蚀刻所述多个位线结构之间的部分，以形成暴露所述多个位线结构之间的所述衬底的开口。
20.根据权利要求12所述的方法，进一步包括：
在所述第一区域中形成栅极沟槽；以及
在所述栅极沟槽中形成栅极结构。
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