TW201706999A - 三維反及閘記憶體元件及其操作方法 - Google Patents

Abstract

本揭露係關於一種三維記憶體元件及程式化此三維記憶體元件之方法，且特別是具有可響應於一指示記憶體之控制電路的記憶體元件，以施加一第一控制電壓至水平結構中之一被選擇之水平結構，施加一第二控制電壓至未被選擇之水平結構之一，以及施加一第三控制電壓至水平結構中之一被排除之水平結構。

Description

三維反及閘記憶體元件及其操作方法

本發明是有關於一種高密度記憶體元件，特別是有關於具記憶胞之多個平面排列而成一三維元件的一種記憶體元件。

由於積體電路中元件的臨界尺寸係朝向記憶胞技術之極限縮減，因此設計者往堆疊數層記憶胞平面的技術發展以達到更大的儲存容量，且達到更低的單位位元之成本。舉例來說，薄膜電晶體之技術可應用於電荷捕捉記憶體之技術，例如2006年12月之IEEE期刊所發表之”一多層可堆疊薄膜電晶體反及閘型快閃記憶體”(Lai, et al., “A Multi-Layer Stackable Thin-Film Transistor (TFT) NAND-Type Flash Memory”, IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006)，以及2006年12月之IEEE期刊所發表之”三維堆疊反及閘快閃記憶體使用堆疊單晶矽層於內層介電層和超過30nm節點的TANOS (Si-Oxide-SiN-Al2O3-TaN)結構”(Jung et al., “Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node”, IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006)。

再者，交錯式陣列(cross-point array)技術亦應用於反熔絲記憶體(anti-fuse memory)，如2003年11月之IEEE期刊所發表之”具三維陣列之二極體/反熔絲記憶胞的512-Mb可程式唯讀記憶體”(Johnson et al., “512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory Cells” IEEE J. of Solid-State Circuits, vol. 38, no. 11, November 2003)，如Johnson發表之設計內容所述，其提出之複數層字元線和位元線係在交錯位置處具有記憶元素(memory elements)。此記憶元素包括一p+型 多晶矽陽極連接至一字元線，和一n型多晶矽陰極連接至一位元線，且陽極和陰極以反熔絲材料分隔開來。

在Lai, et al.、Jung, et al.和Johnson et al所敘述之製程中，每一記憶胞層有數個關鍵的黃光步驟。因此製造3D元件需要的關鍵黃光步驟的總數目還要再乘上記憶胞層的總層數。因此，雖然應用3D陣列可以有高密度之好處，但較高的製造成本限制了此技術之使用。

另一種結構提供了垂直反及閘記憶胞於一電荷捕捉記憶體之技術，係敘述於2007年6月發表的”以具沖壓和插塞製程之BiCS技術製作超高密度快閃記憶體”(Tanaka et al., “Bit Cost Scalable (BiCS) Technology with Punch and Plug Process for Ultra High Density Flash Memory,” 2007 Symposium on VLSI Technology Digest of Technical Papers; 12-14 Jun. 2007, pages: 14-15)。敘述於Tanaka et al.之結構包括一多閘極場效電晶體，其具有可如一NAND閘極般操作之一垂直通道，使用矽氧氮氧矽(SONOS)電荷捕捉技術以產生一儲存位置於各閘極/垂直通道之界面。記憶體結構係以半導體材料製得之一柱體設置成多閘極記憶胞之垂直通道，其具有一較低位置之選擇閘極鄰近於基板，和一較高位置之選擇閘極於上方。複數個水平控制閘極係由平面電極層和柱體交錯而形成。用來形成控制閘極的平面電極層並不需要關鍵的黃光製程來製作，因而可降低製作成本。然而，對於各垂直記憶胞仍需要許多關鍵的黃光製程。再者，以此法可以堆疊層置的控制閘極之數目是有限制的，需視垂直通道的導電度、所使用的程式化和抹除程序和其他等各項因素而決定。

又一結構中係提供了垂直反及閘記憶胞於一電荷捕捉記憶體之技術，其敘述於2009年發表的”具有16個疊層之管狀BiCS快閃記憶體和超高密度儲存元件之多層記憶胞之操作”(Katsumata, et al., “Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices,” 2009 Symposium on VLSI Technology Digest of Technical Papers, 2009)(隨申請檢附)。敘述於Katsumata et al.之結構係包括一類似閘極全環繞(gate-all-around)記憶胞結構如BiCS，但是其為一P-BiCS具有一U型之NAND 串列，該串列具有背閘極(back gate)，可減少底部之寄生電容。選擇閘極更具有非對稱之源極和汲極結構可降低關閉電流(off-current)。

當3D堆疊記憶體結構可以大幅增加記憶體密度的同時，它也引入了值得注意的製程挑戰，例如，包括了需要對很多層進行非常深的蝕刻以形成很深的穿孔，和填入導電材料和多層介電層於深的穿孔中以形成柱體。如此的沖壓和插塞製程(“punch and plug” processes)會使要形成一從上到下具有均勻形狀或直徑的柱體變得困難。再者，介電電荷捕捉結構的厚度會隨柱體形狀而變化。形狀和介電厚度的改變加強了記憶胞臨界電壓的收尾干擾(tail distribution of threshold voltages)，而造成了開關狀況不佳以及記憶胞可靠度變差等情況。再者，當通道電壓應用於非選擇字元線，在徑寬不均勻的柱體上，位於較窄徑寬處之記憶胞不僅有電場強度變強的問題，也會受到通道電壓干擾。

因此，相關業者無不希望能提出一種三維記憶體元件和操作方法，其可以降低元件之不均勻柱體所帶來的負面衝擊，且在製造程序後仍得以變化元件之密度。

一種記憶體元件，包括複數個水平結構於一基板上，水平結構包括導電材料、或半導體材料或兩者；複數個垂直結構與水平結構正交設置，垂直結構包括導電材料、或半導體材料或兩者；複數個記憶胞位於垂直結構和水平結構之交會處(cross-points)；一指示記憶體(an indicator memory)，指示水平結構中若有任何水平結構在操作中因為偵測到缺陷會影響到指示層之記憶胞的可靠度而待被排除者；和控制電路耦接至水平結構。其中讀取或程式化記憶體元件時，響應於指示記憶體的控制電路係施加一第一控制電壓至水平結構中之一被選擇之水平結構，施加一第二控制電壓至未被選擇之水平結構，以及施加一第三控制電壓至水平結構中之一被排除之水平結構。

以上描述係提出做為本揭露一些方面的基本理解。此描述並非用以定義本揭露之關鍵或重要元件、或是用以限定本揭露之範圍。以上描述僅是為了以一種簡化形態來呈現本揭露之概念，並對於下文中更詳細描述的實施方式做一前序。下文的實施例，包括請求項、說明書和圖式之內容，係詳細說明本揭露之上述及其他方面。

10‧‧‧共同源極線
11、611‧‧‧主動層
12、612‧‧‧串列選擇線
13‧‧‧接地選擇線
15‧‧‧柱體
210‧‧‧芯部
211‧‧‧孔縫
212‧‧‧第一層氧化矽
213‧‧‧氮化矽層
214‧‧‧第二層氧化矽
215‧‧‧絕緣結構
20‧‧‧位元線
22‧‧‧接觸
26A、26B‧‧‧主動層連接區域
28A、28B‧‧‧接地選擇線連接區域
111、112、113、168‧‧‧區塊
156‧‧‧位址解碼器
158‧‧‧層解碼器
159‧‧‧字元線連接器
160‧‧‧三維記憶體陣列
161‧‧‧列解碼器
162‧‧‧串列選擇線
163‧‧‧頁緩衝區
164‧‧‧位元線
165‧‧‧匯流排線
166‧‧‧行解碼器
167‧‧‧資料輸出線
168‧‧‧區塊
169‧‧‧狀態機
171‧‧‧資料輸入線
174‧‧‧其他電路
175‧‧‧積體電路
191‧‧‧組態暫存器
192‧‧‧指示記憶體
604‧‧‧記憶胞
606‧‧‧串列選擇閘極
608‧‧‧接地選擇閘極
615‧‧‧串列
T1、T2、T3‧‧‧階段
V’pass、Vpass‧‧‧通道電壓

第1圖為包括實施例之一積體電路之一簡化晶片方塊圖。
第2圖係為實施例之一行方向上之一記憶胞的水平剖面圖。
第3圖係為一三維垂直通道記憶體元件之立體圖。
第4A、4B圖為製程變異下，第3圖之一部份結構的垂直剖面圖。
第5圖為包括本揭露一記憶體之一區塊的電路示意圖。
第6圖為根據一實施例之一程式化操作之一時序圖。

以下提出之實施例係使技術領域者可製造和使用本揭露，並提出一特別應用和其要求之內容為例做相關敘述。關於所揭露之實施例中對於技術領域者明顯可知的各種修飾變化，以及此揭露內容中所定義之通用規則，在不脫離本揭露之發明精神和範圍內，也可以應用至其他實施例和應用中。因此，本揭露並不限制於實施例所示之內容，而是包括了與此揭露內容之原則和特徵可相符合的最廣範圍。

第1圖為包括實施例之一積體電路175之一簡化晶片方塊圖。如下所述，積體電路175包括一三維記憶體陣列(3D memory array)160和一指示記憶體(an indicator memory)192，指示記憶體192在元件操作過程中可指示出三維記憶體陣列的層中待被排除(excluded)者。

一位址解碼器(address decoder)156包括一列解碼器(row decoder)161、行解碼器(column decoder)166和層解碼器(level decoder)158。列解碼器161耦接至多條串列選擇線(SSLs)162，串列選擇線162係沿記憶體陣列160之列方向排列。行解碼器166耦接至多條位元線164以讀取和程式化記憶體陣列160中之記憶胞的資料，位元線164係沿記憶體陣列160之行方向排列。頁緩衝區(page buffers)163藉由線171和167分別耦接至資料輸入電路(data-in circuits)和資料輸出電路(data-out circuits)，頁緩衝區163並耦接至沿記憶體陣列160之行方向排列的多條位元線164，以讀取來自記憶體陣列160的資料和寫入資料至記憶體陣列160。位址解碼器156經由匯流排線(bus lines)165提供位址給頁緩衝區163。其他實施例中，頁緩衝區可以整合至行解碼器166。層解碼器158經由字元線連接器(word line connectors)159耦接至記憶體陣列160的多個層。一指示記憶體192耦接至位址解碼器156和/或一控制器(controller)，並儲存資訊以指示出被排除層(excluded level(s))。在另外的實施例中，指示記憶體192可以包含在位址解碼器156中。指示記憶體192可以是一遮罩(mask)之形態，可在3D區塊中遮蔽某些層避免用來儲存資料，而指示記憶體192是經由對該些被遮蔽層的偏壓設計來指示出被排除層。

其他電路174 可包含於晶片上以支持利用記憶體的任務功能。一控制器(controller)，在此實施例中係以一狀態機(state machine)169為例，係提供訊號以控制區塊168之電源供應所產生或供給電壓的偏壓配置應用，例如控制讀取、抹除、程式化、抹除校驗和程式化校驗等之電壓以執行前述各種操作。一組態暫存器(configuration register)191耦接至狀態機169，以設定應用於程式化、抹除和讀取操作的電壓位準，以及設定應用於被排除層的電壓位準。亦可如技術領域者所知之使用一特殊目的之邏輯電路(special-purpose logic circuitry)做為控制器。在其他實施例中，控制器包括一通用處理器(general-purpose processor)，可在相同的積體電路上實行，其執行一電腦程式以控制元件操作。在另外的實施例中，可利用一特殊目的之邏輯電路和一通用處理器的結合而實現控制器。控制器也可能結合了其他電路174功能和狀態機169，以改變區塊168之電源電壓供給的電壓。

第2圖係為實施例之一行方向(column)上之一記憶胞的水平剖面圖。記憶胞之結構包括一柱體15具有半導體材料形成之一中央芯部(center core)210，且芯部210垂直地延伸穿過主動層和絕緣結構215交替形成之一堆疊，例如字元線層和絕緣層交替形成之堆疊。芯部210可透過沈積技術而形成一孔縫(seam)211穿過中間。一介電電荷捕捉結構(dielectric charge trapping structure)包括如氧化矽形成的第一層212、氮化矽形成的層213和氧化矽形成的第二層214(即ONO)，或是其他多層的介電電荷捕捉結構包圍芯部210。串接的記憶胞係位於柱體和各主動層之交會處(cross-points)。由於柱體在結構之各層的直徑的變異，例如在某些層的記憶胞可能具有超出可接受範圍的性能特性，而使在該層的記憶胞在使用上變得不可靠甚至無法使用。實施例中，這樣的層可藉由程式化指示記憶體(an indicator memory)來指示出，然後將其排除在資料儲存操作之外。

第3圖係為一三維垂直通道(vertical channel)記憶體元件之立體圖。記憶體元件包括複數個主動層(active levels)11例如字元線層且分別平行於基板，以及複數個柱體15垂直於基板做延伸，且各柱體15包括複數個串接記憶胞(series-connected memory cells)位於柱體15和主動層11之交會處。複數條串列選擇線(string select lines，SSLs)12係平行於基板延伸並位於主動層11上方，各串列選擇線與柱體15相交而形成一列。一柱體15與一串列選擇線12的各個交會處係定義出柱體之一串列選擇閘極(string select gate，SSG)。記憶體元件之結構亦包括接地選擇線(ground select lines，GSLs)13(有時因為位於一柱體15之低端，亦稱為低端選擇線)，係平行於基板延伸並位於主動層11下方。一柱體15與一接地選擇線13的各個交會處係定義出柱體15之一接地選擇閘極(ground select gate，GSG)(有時亦稱為柱體15之一低端選擇閘極(lower select gate，LSG) of the pillar。一共同源極線(common source line，CSL)10係形成於與基板平行的層並位於接地選擇線(GSLs)下方。記憶體元件之結構亦包括複數條位元線20形成於平行於基板的層並位於串列選擇線(SSLs)上方。各條位元線20係疊置在各對應行的柱體15上方，且各柱體15係在位元線20其中之一的下方。柱體15的建構可能是如第2圖所示及敘述。

第3圖中，記憶體元件包括一階梯式接觸結構(stairstep contact structure)到主動層。對以深度蝕刻穿入該結構而形成接觸(contacts)22以連結主動層連接區域(active level connecting regions)26A、26B與上方之金屬內連接(metal interconnects)24。各主動層連接區域26A或26B 係定義出記憶胞之一區塊。亦製作各個接地選擇線連接區域(GSL connecting regions)28A、28B。因此， 為了從記憶體之一特定區塊讀取資料，控制電路(control circuitry)係觸發一主動層連接區域26A或26B，以選擇記憶胞之一區塊和堆疊之一特定層，並且更觸發一串列選擇線12以選擇一特定列(a particular row)。亦一併觸發一接地選擇閘極。然後，一列記憶胞之資料透過位元線20係被平行地讀取到一頁緩衝區(未顯示)(文中所提到的"觸發(Activate)"是指施加一特定偏壓而產生連接記憶胞或開關的效果，偏壓值可能高或低，視記憶體之設計而定)。根據產品的規格與設計，頁緩衝區可能控制兩列或更多列的資料，因此一個完整的頁讀取操作 可能包括了兩條或更多條串列選擇線12的成功觸發。

利用沖壓穿孔和插塞製程，柱體係垂直延伸於所有半導體層之間，包括多個主動層11、多條串列選擇線12和多條接地選擇線13。形成從上到下具有均勻寬度的柱體是很重要的。柱體的寬深比(aspect ratio)越高，柱體寬度的均勻度就越差。柱體寬度的改變會造成臨界電壓(threshold voltages)的變異。半導體層的最底層是接地選擇線，而一柱體與接地選擇線的交會處是一 接地選擇閘極，其做為一開關可用以選擇對應之柱體。在接地選擇線上方是主動層，在一柱體與主動層的交會處是記憶胞。位於最底層的接地選擇線可能具有最小柱體寬度，但由於所有的接地選擇閘極都在相同層，接地選擇閘極的臨界電壓之分佈並不會受到柱體寬度變化而被嚴重影響。但相反的，記憶胞位於不同層，其臨界電壓會受到柱體寬度、直徑或其他特徵之變化的影響。

隨著柱體變化，臨界電壓之分佈可能變得更寬而產生收尾位元(tail bits)。一般而言，陣列中之記憶胞會因製程變異，而使臨界電壓的分佈為高斯分佈(Gaussian distribution)或常態分佈(normal distribution)之形式。沒有依循常態分佈的記憶胞，會造成程式化和抹除臨界電壓分佈的收尾。這些位元稱為收尾位元，他們的存在會影響記憶體的可靠度(reliability)。

第4A、4B圖為製程變異下，第3圖之一部份結構的垂直剖面圖。第4A圖中，柱體15之寬度在對應下層的主動層11處有劇烈下降，特別是在區塊111處。由於區塊111處的較窄柱體寬度，可能會產生具有較高臨界電壓的收尾位元。為了避免收尾位元影響記憶體的可靠度，係指示區塊111處的主動層11予以排除。記憶體元件中，柱體與主動層中之排除者交會處之寬度，可能小於柱體與被選擇(selected)和未被選擇(non-selected)之主動層相交會之寬度，在操作特性上可能產生變異而造成收尾位元的問題。

另一個實施例，如第4B圖所示，柱體寬度從上到下可能是逐漸下降。因此，柱體在對應上層主動層和下層主動層的不同寬度(請參照區塊112和113)會使臨界電壓的分佈變寬，而產生具有較高臨界電壓的收尾位元。相似地，為了避免產生收尾位元，其因寬廣臨界電壓分佈而發生在較窄或較寬的柱體寬度，係指示區塊112和113處的主動層11予以排除。

第5圖為包括本揭露一記憶體之一區塊的電路示意圖。如圖所示，記憶體之區塊包括串列(string)615之數目為N_N×P 的串接記憶胞604。各串列615具有數目為N_M 的記憶胞604。各記憶胞604之結構如第1圖所示，且電性上包括一源極、一汲極和一控制閘極。由於許多電晶體的源極和汲極在電性上可相互交換，此兩終端有時亦共同地被稱之為「電流路徑終端」(current path terminals)。

各串列615亦包括一串列選擇閘極(string select gate)606和一接地選擇閘極(ground select gate)608分別串連於該串列之兩相對側之記憶胞604。串列選擇閘極606係做為串列選擇，而接地選擇閘極608則避免記憶胞電流在一程式化操作時穿過串列。再者，各串列選擇閘極606和接地選擇閘極608係做為的串列的電流路徑終端之控制閘極電極。

記憶體元件之區塊包括N_WL 個分開的主動層611，各主動層611在一串列615中係對應一個記憶胞604。在區塊的所有串列615中，各主動層611於對應該層之記憶胞604則如同控制閘極電極之作用。主動層係耦接至可響應於指示記憶體(indicator memory)的控制器，指示記憶體可指示出欲排除之主動層。實施例所述之記憶體元件包括一指示記憶體，其可程式化以指示哪些主動層待被排除。指示記憶體可辨識出在記憶體元件的所有區塊中相同的被排除層，或是辨識出在記憶體元件的各區塊中不同的被排除層。

記憶體元件的區塊包括N_SSL 條分開的串列選擇線(string select lines)612主動層611耦接至一串列選擇線解碼器(SSL decoder)，串列選擇線612對於相應之串列選擇閘極606則如同控制閘極電極之作用。

記憶體元件的區塊包括N_BL 條分開的位元線，且該些位元線係分別耦接至對應串列選擇閘極606的電流路徑終端之其中之一。

記憶體元件之區塊包括一接地選擇線(ground select line，GSL)。接地選擇線係為區塊中所有接地選擇閘極608之控制閘極電極。

另一實施例中，記憶體元件之區塊可包括超過一條的接地選擇線，且記憶體元件之接地選擇閘極608係區分為數目N_GSL ＞1的可區別的非零子集合(distinct non-null subsets)之接地選擇閘極608。例如，當N_GSL =2，接地選擇閘極608的各子集合包括串列615中一半的接地選擇閘極608。在接地選擇閘極608之一相應的子集合中，N_GSL 條接地選擇線分別為所有接地選擇閘極的控制閘極電極。

第5圖中，一頁緩衝係由N_BL × N_SSL 個位元組成，而一區塊係由N_BL × N_SSL ×N_WL 個位元組成。當指示記憶體指示出排除W_LM ，記憶體元件之區塊辨識出待排除之一主動層W_LM ，區塊的位元數則降至

N_BL × N_SSL ×(N_WL-1 )。當指示記憶體指示出排除W_LM 和W_LM-1 ，記憶體元件之區塊辨識出待排除之兩主動層W_LM 和W_LM-1 ，區塊的位元數則降至N_BL × N_SSL ×(N_WL-2 )。區塊之密度可藉由定義待排除主動層的數目而調整。排除之主動層並不一定必須是位於較下層之主動層，可以是任何位置之主動層。當一記憶體元件定義所有區塊中有N_EX 個待排除主動層，記憶體元件之密度係為N_BL × N_SSL ×(N_WL - N_EX )

 × N_BLOCK 當N_EX ≧2，待排除主動層可以是串連設置，或是無規地設置。

又一實施例中，指示記憶體可以指示出1/2、1/4或 1/8的主動層欲予以排除。

指示記憶體包括一電編程熔絲(electrically programmed fuse，eFuse)記憶體、一快閃記憶體、一唯讀記憶體(ROM)、一隨機存取記憶體(RAM)、或類似物。

控制電路(control circuitry)耦接至主動層。在讀取或程式化半導體元件的操作中，控制電路，響應於指示記憶體，係施加一第一控制電壓至主動層其中之一被選擇之主動層，施加一第二控制電壓至未被選擇之主動層，以及施加一第三控制電壓至主動層中之一被排除之主動層。

第一、第二和第三控制電壓皆不相同。第一控制電壓係為程式化或讀取電壓施加至選擇之主動層。第二控制電壓係為導通電壓(Vpass)施加至未被選擇之主動層。第三控制電壓係為另一導通電壓(V’pass)施加至被排除層。

第三控制電壓可根據持續時間或圈數而做相應調整，視儲存於組態暫存器(configuration register)之操作時間或圈數的資訊而定。例如，在操作記憶體例如一年或1K圈數後，狀態機可接收來自組態暫存器的訊號和改變第三控制電壓。

記憶體元件包括複數個水平結構(horizontal structures)於一基板上，複數個垂直結構(vertical structures)與水平結構正交設置，複數個記憶胞位於垂直結構和水平結構之交會處(cross-points)，一指示記憶體(an indicator memory)，指示該些水平結構中若有任何水平結構待被排除，以及一控制電路(control circuitry)耦接至水平結構，其中讀取或程式化記憶體元件時，響應於指示記憶體的控制電路係施加一第一控制電壓至該些水平結構其中之一被選擇之水平結構，施加一第二控制電壓至未被選擇之水平結構，以及施加一第三控制電壓至水平結構中之一被排除之水平結構。

指示記憶體亦可用來抹除記憶體元件。

於一示例中，例如是一3D垂直通道結構(3D vertical channel structure)，複數個水平結構包括導電材料、半導體材料或兩者，這些水平結構可能是主動層，例如字元線。複數個垂直結構包括導電材料、半導體材料或兩者，這些垂直結構可能是柱體。

於一其他示例中，例如是一3D垂直閘極結構(3D vertical gate structure)，複數個水平結構包括導電材料、半導體材料或兩者，這些水平結構可能是主動層，例如位元線。複數個垂直結構包括導電材料、半導體材料或兩者，這些垂直結構可能是字元線。

請參照第5圖，以下係說明一程式化操作。其中一目標記憶胞標示為A，而待排除之主動層係為WL_M 。在程式化之前，抹除整個區塊以降低臨界電壓至一抹除狀態之臨界電壓，在反及閘記憶體元件(NAND)中可以是低於0的電壓值。在一程式化脈衝施加於被選擇之記憶胞A的期間，被選擇之位元線BL₂ 接收到約0V 之一偏壓，且未被選擇之位元線BL₁ 和BL₃ -BL_N 接收到抑制偏壓之電壓。類似地，被選擇之串列選擇線SSL₂ 接收到約3V之一偏壓，而未被選擇之串列選擇線SSL₁ 和SSL₃ -SSL_P 接收到抑制偏壓之電壓。被選擇之主動層WL₁ 接收到程式化脈衝，未被選擇之主動層WL₂ -WL_M-1 接收到通道電壓(Vpass)，和待排除之主動層WL_M 接收到另一與通道電壓Vpass不同的通道電壓(V’pass)，據此開啟NAND 串列。

由於通道電壓干擾與串列選擇線SSL之數目成正比，因此通道電壓干擾(pass voltage disturbance)問題在一三維 NAND元件中比在一二維NAND元件中來得大。通道電壓值應高於臨界電壓但小於記憶胞程式化所需要的電壓。由於柱體寬度的改變，於待排除主動層中之記憶胞的臨界電壓可能高過於未被選擇之主動層中之記憶胞的臨界電壓，以致於通道電壓V’pass可高於通道電壓Vpass。然而，通道電壓越高將造成更大的干擾，而具有較窄柱體寬度之記憶胞會更受到通道電壓干擾的影響。如果此干擾足以改變被干擾記憶胞的臨界電壓，使其從低臨界電壓改變至高臨界電壓，則抹除位於待排除主動層中之記憶胞至具有負的臨界電壓，造成通道電壓V’pass低於通道電壓Vpass。

在通道電壓干擾和決定應用至未被選擇之主動層與待排除之主動層的通道電壓(Vpass和V’pass)等方面，讀取操作與程式化操作相似。

第6圖係為程式化操作之一時序圖，根據此實施例程式化操作係於三個區間(intervals)中執行。

於階段T1一開始，控制電路係施加足以開啟未被選擇之串列選擇線(SSLs)開關之電壓(例如4.5V)，以及施加一低電壓(例如0V)以關閉被選擇之串列選擇線開關。被選擇之字元線、和未被選擇之字元線和接地選擇線(GSL)，則維持約0V。控制電路係施加約3V於選擇和未被選擇之位元線。由於在此階段之前，記憶胞被抹除至具有負的臨界電壓，施加至待排除之主動層的通道電壓(V’pass)係為約3V之電位，其足以開啟於待排除之主動層的記憶胞。在階段T1尾聲，未被選擇之串列選擇線和被選擇之位元線則回到約0 V，而施加於被排除之字元線的電壓則維持通道電壓(V’pass)約3V。一實施例中，階段T1可維持約5微秒(µs)。

於階段T2中，控制電路係施加約4.5V至串列選擇線以開啟被選擇之串列選擇線開關。被選擇之位元線、被選擇與未被選擇之字元線、接地選擇線(GSL)、及未被選擇之串列選擇線，則維持約0V。未被選擇之位元線維持在約3V。如此可使電流流動於耦接至被選擇位元線的串列中，而阻斷耦接至未被選擇位元線的串列中之電流流動。在階段T2尾聲，施加於被選擇之串列選擇線的電壓降至約3V。一實施例中，階段T2可維持約5微秒(µs)。

於階段T3一開始，施加於被選擇之字元線層的電壓提升至約20V(程式化脈衝)的程式化電位(program potential)。其導通電壓低於需程式化記憶胞A之電壓。此示例中，施加於未被選擇之字元線的通道電壓(Vpass)可以是9V，而施加於被排除之字元的通道電壓(V’pass)可以是3V。於階段T3期間，記憶胞A被。一實施例中，階段T3可維持約10微秒(µs)。

如第5圖所示，一種三維元件包括複數個主動層和複數個柱體垂直延伸於這些主動層間，而一種讀取或程式化一三維元件之方法包括：施加一第一控制電壓至主動層中被選擇之主動層之一，施加一第二控制電壓至主動層中之一未被選擇之主動層，和施加一第三控制電壓至主動層中之一被排除之主動層，且第三控制電壓不同於第二控制電壓。此方法中，第二控制電壓開啟位於柱體和未被選擇之主動層之交會處的記憶胞，第三控制電壓開啟位於柱體和被排除之主動層之交會處的記憶胞。此方法更包括程式化一指示記憶體(an indicator memory)，指示出被排除之主動層。其中係施加第三控制電壓以響應可指出被排除之主動層的一指示記憶體。指示記憶體亦可用來抹除3D元件。

第一、第二和第三控制電壓皆不相同。第一控制電壓係為程式化或讀取電壓施加至選擇之主動層。第二控制電壓係為導通電壓(Vpass)施加至所有未被選擇之主動層。第三控制電壓係為另一導通電壓(V’pass)施加至被排除之主動層。

上述實施例係提出做為例示和說明之用，並非意圖徹底詳述或是限制本揭露於所提出的精確形態。明顯地，所屬技術領域中具有通常知識者可依此揭露內容進行許多更動與潤飾。例如，上述實施例中使用垂直通道電荷儲存記憶胞，具有其他形態記憶胞之柱體亦可應用本揭露，儘管沒有(亦無須)達到上述所有的優點也沒關係。特別是，非限制性地，任何和所有上述之變化、建議或是如本申請所提出之背景說明，已隨本揭露之實施例檢附。再者，與任一實施例相關之任何和所有上述變化、建議或是檢附的參考文獻，也和其他所有實施例相關。揭露如上之實施例是用來做為本揭露原理和實際應用之較佳說明，而使本揭露所屬技術領域中具有通常知識者可瞭解本揭露的各種實施例，而可針對各應用做適當的更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

156‧‧‧位址解碼器

158‧‧‧層解碼器

159‧‧‧字元線連接器

160‧‧‧三維記憶體陣列

161‧‧‧列解碼器

162‧‧‧串列選擇線

163‧‧‧頁緩衝區

164‧‧‧位元線

165‧‧‧匯流排線

166‧‧‧行解碼器

167‧‧‧資料輸出線

168‧‧‧區塊

169‧‧‧狀態機

171‧‧‧資料輸入線

174‧‧‧其他電路

175‧‧‧積體電路

191‧‧‧組態暫存器

192‧‧‧指示記憶體

Claims (20)

1. 一種記憶體元件，包括：
   複數個水平結構(horizontal structures)於一基板上，該些水平結構包括導電材料、或半導體材料或兩者；
   複數個垂直結構(vertical structures)與該些水平結構正交設置，該些垂直結構包括導電材料、或半導體材料或兩者；
   複數個記憶胞，位於該些垂直結構和該些水平結構之交會處(cross-points)；
   一指示記憶體(an indicator memory)，指示該些水平結構中若有任何該水平結構待被排除；和
   控制電路(control circuitry)耦接至該些水平結構，
   其中讀取或程式化該記憶體元件時，響應於該指示記憶體的該控制電路係施加一第一控制電壓至該些水平結構其中之一被選擇之該水平結構，施加一第二控制電壓至未被選擇之該些水平結構，以及施加一第三控制電壓至該些水平結構中之一被排除之水平結構。
2. 如申請專利範圍第1項所述之記憶體元件，其中該第一控制電壓、該第二控制電壓和該第三控制電壓皆不相同。
3. 如申請專利範圍第1項所述之記憶體元件，其中所有未被選擇之該些水平結構皆施加該第二控制電壓。
4. 如申請專利範圍第1項所述之記憶體元件，其中該第一控制電壓包括一程式化電壓(a program voltage)或一讀取電壓(a read voltage)。
5. 如申請專利範圍第1項所述之記憶體元件，其中該些垂直結構與排除之該水平結構相交會之寬度，係小於該些垂直結構與被選擇和未被選擇之該些水平結構相交會之寬度。
6. 如申請專利範圍第1項所述之記憶體元件，其中該些水平結構包括字元線。
7. 如申請專利範圍第6項所述之記憶體元件，其中該些垂直結構包括柱體(pillars)。
8. 如申請專利範圍第1項所述之記憶體元件，其中該些水平結構包括位元線。
9. 如申請專利範圍第8項所述之記憶體元件，其中該些垂直結構包括字元線。
10. 一種半導體元件，包括：
    複數個主動層(active levels)；
    複數個柱體，垂直延伸於該些主動層間；
    複數個串接記憶胞(series-connected memory cells)，位於該些柱體和該些主動層之交會處(cross-points)；和
    控制電路(control circuitry)耦接至該些主動層，
    其中讀取或程式化該半導體元件時，該控制電路係施加一第一控制電壓至該些主動層其中之一被選擇之該主動層，施加一第二控制電壓至未被選擇之該些主動層，以及施加一第三控制電壓至該些水平結構中之一被排除之主動層。
11. 如申請專利範圍第10項所述之半導體元件，其中該半導體元件更包括一指示記憶體(an indicator memory) 指示該些主動層中若有任何該個主動層待被排除。
12. 如申請專利範圍第10項所述之半導體元件，其中該第一控制電壓、該第二控制電壓和該第三控制電壓皆不相同。
13. 如申請專利範圍第10項所述之半導體元件，其中該第二控制電壓施加於所有未被選擇之該些主動層。
14. 如申請專利範圍第11項所述之半導體元件，其中響應於該指示記憶體的該控制電路係施加該第三控制電壓至該些主動層中之一被排除之主動層。
15. 如申請專利範圍第10項所述之半導體元件，其中該被排除之主動層包括至該些主動層中之一最上層(an uppermost layer)或是一最下層(a lowermost layer)。
16. 如申請專利範圍第10項所述之半導體元件，其中該主動層之該柱體的寬度係小於被選擇或未被選擇之該些主動層之該柱體的寬度。
17. 一種讀取或程式化一三維元件之方法，該三維元件包括複數個主動層(active levels)和複數個柱體(pillars)垂直延伸於該些主動層間，該方法包括：
    施加一第一控制電壓至該些主動層中之一被選擇之該主動層；
    施加一第二控制電壓至該些主動層中之未被選擇之多個該主動層；和
    施加一第三控制電壓至該些主動層中之一被排除之主動層，該第三控制電壓不同於該第二控制電壓；
    其中，該第二控制電壓開啟位於該些柱體和未被選擇之該些主動層之交會處的記憶胞，該第三控制電壓開啟位於該些柱體和該被排除之主動層之交會處的記憶胞。
18. 如申請專利範圍第17項所述之方法，其中該第二控制電壓施加於所有未被選擇之該些主動層。
19. 如申請專利範圍第17項所述之方法，其中施加該第三控制電壓以響應可指示被排除之該主動層之一指示記憶體(an indicator memory)。
20. 如申請專利範圍第17項所述之方法，更包括程式化一指示記憶體(an indicator memory)以指示被排除之該主動層。