KR20230009509A - 3차원 메모리 장치의 판독 시간을 개선하는 기법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 22
- 239000004020 conductor Substances 0.000 claims description 19
- 238000007599 discharging Methods 0.000 claims description 6
- 238000012546 transfer Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 71
- 238000010586 diagram Methods 0.000 description 19
- 230000003071 parasitic effect Effects 0.000 description 17
- 230000002093 peripheral effect Effects 0.000 description 17
- 230000005669 field effect Effects 0.000 description 13
- 230000008569 process Effects 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- 239000002346 layers by function Substances 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 230000006641 stabilisation Effects 0.000 description 5
- 238000011105 stabilization Methods 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- G11C16/00—Erasable programmable read-only memories
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11C7/18—Bit line organisation; Bit line lay-out
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- G11C8/00—Arrangements for selecting an address in a digital store
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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Abstract
3차원(3D) 메모리 장치를 동작시키기 위한 방법은 제1 트랜지스터 스트링의 제1 메모리 셀을 감지하기 위해 제1 판독 동작을 수행하는 단계와, 제2 트랜지스터 스트링의 제2 메모리 셀을 감지하기 위해 후속하는 제2 판독 동작을 수행하는 단계를 포함한다. 제1 판독 동작을 수행하는 단계는 제1 비트 라인에 제1 비트 라인 전압을 인가하는 단계와, 제1 메모리 셀의 데이터 상태가 검출된 후 제1 비트 라인을 기본적으로 방전되지 않은 상태로 유지하는 단계를 포함한다.
Description
본 출원은 반도체 기술의 분야에 관한 것이고, 보다 구체적으로는 3차원(3D) 메모리 장치 및 판독 시간을 개선하는 방법에 관한 것이다.
NAND(Not-AND) 메모리는 저장된 데이터를 유지하기 위해 전력을 필요로 하지 않는 비휘발형 메모리이다. 소비자 전자 제품, 클라우드 컴퓨팅 및 빅 데이터에 대한 수요가 증가함에 따라, 더 큰 용량과 더 나은 성능의 NAND 메모리가 지속적으로 필요하게 되었다. 기존의 2차원(2D) NAND 메모리가 물리적 한계에 접근함에 따라, 이제 3차원(3D) NAND 메모리가 중요한 역할을 하고 있다. 3D NAND 메모리는 단일 다이에서 다수의 적층 계층을 사용하여 더 높은 밀도, 더 높은 용량, 더 빠른 성능, 더 낮은 전력 소비 및 더 나은 비용 효율성을 달성한다.
메모리 장치에서 판독 동작을 수행하는 동안 NAND 메모리 셀이 판독되기 전에, 비트 라인은 특정 전압으로 충전된다. 충전 프로세스는 기생 커패시턴스의 영향을 받을 수 있다. 예를 들어, 기생 커패시턴스는 비트 라인의 전압 레벨이 더 긴 안정화 시간(settling time)을 갖게 할 수 있다. 안정화 시간이 길수록 판독 동작이 느려지고 메모리 장치의 성능이 저하된다. 개시된 방법은 위에서 제시된 하나 이상의 문제점 및 다른 문제점을 해결하는 것에 관한 것이다.
본 개시의 일 양태에서, 3차원(3D) 메모리 장치를 동작시키기 위한 방법은, 3D 메모리 어레이의 제1 트랜지스터 스트링의 제1 메모리 셀을 감지하기 위해 제1 판독 동작을 수행하는 단계와, 3D 메모리 어레이의 제2 트랜지스터 스트링의 제2 메모리 셀을 감지하기 위해 후속하는 제2 판독 동작을 수행하는 단계를 포함한다. 제1 판독 동작을 수행하는 단계는, 제1 비트 라인에 제1 비트 라인 전압을 인가하는 단계와, 제1 메모리의 데이터 상태가 검출된 후, 제1 비트 라인을 기본적으로 방전되지 않은 상태로 유지하거나 제1 비트 라인을 제1 비트 라인 전압으로부터 특정 전압으로 부분적으로 방전하는 단계를 포함한다. 특정 전압은 제1 비트 라인 전압의 전압 레벨의 절반보다 크다.
본 개시의 다른 양태에서, 3D 메모리 장치는, 3D 메모리 어레이 내의 메모리 셀, 메모리 어레이의 메모리 셀의 데이터 상태를 감지하기 위한 페이지 버퍼, 및 메모리 셀에 액세스하기 위한 제어기를 포함한다. 제어기는, 3D 메모리 어레이의 제1 트랜지스터 스트링의 제1 메모리 셀을 감지하기 위해 제1 판독 동작을 수행하고, 3D 메모리 어레이의 제2 트랜지스터 스트링의 제2 메모리 셀을 감지하기 위해 후속하는 제2 판독 동작을 수행하도록 구성된다. 제1 판독 동작을 수행하는 것은, 제1 비트 라인에 제1 비트 라인 전압을 인가하는 것과, 제1 메모리 셀의 데이터 상태가 검출된 후, 제1 비트 라인을 기본적으로 방전되지 않은 상태로 유지하거나 제1 비트 라인을 제1 비트 라인 전압으로부터 특정 전압으로 부분적으로 방전하는 것을 포함한다. 특정 전압은 제1 비트 라인 전압의 전압 레벨의 절반보다 크다.
본 개시의 다른 양태는 본 개시의 설명, 청구범위 및 도면에 비추어 당업자에 의해 이해될 수 있다.
도 1은 본 개시의 다양한 실시예에 따른 예시적 3차원(3D) 메모리 장치의 단면도를 도시한다.
도 2는 본 개시의 다양한 실시예에 따른 3D 메모리 장치의 블록도를 도시한다.
도 3 및 도 4는 본 개시의 다양한 실시예에 따른 예시적 제조 공정의 특정 단계에서의 3D 어레이 장치의 평면도 및 단면도를 도시한다.
도 5 및 도 6은 본 개시의 다양한 실시예에 따른 예시적 제조 공정의 특정 단계에서의 도 3 및 도 4에 도시된 3D 어레이 장치의 단면도를 도시한다.
도 7은 본 개시의 다양한 실시예에 따른 예시적 주변 장치의 단면도를 도시한다.
도 8은 본 개시의 다양한 실시예에 따른, 도 5 및 도 6에 도시된 3D 어레이 장치가 도 7에 도시된 주변 장치와 본딩된 후의 예시적 3D 메모리 장치의 단면도를 도시한다.
도 9는 본 개시의 다양한 실시예에 따른, 도 6에 도시된 3D 메모리 장치의 메모리 블록의 회로도를 도시한다.
도 10은 본 개시의 다양한 실시예에 따른, 도 5 및 도 6에 도시된 예시적 3D 메모리 장치의 단면도를 도시한다.
도 11은 본 개시의 다양한 실시예에 따른, 3D 메모리 장치에 대한 예시적 판독 동작의 타이밍도를 도시한다.
도 12는 본 개시의 다양한 양태에 따른, 3D 메모리 장치에서 판독 동작을 수행하는 방법을 설명하는 개략적 흐름도를 도시한다.
도 13은 본 개시의 다양한 실시예에 따른, 3차원 메모리 장치의 예시적 비트 라인 배열을 도시한다.
도 14 및 도 15는 도 13에 도시된 비트 라인 배열에 기초한 예시적 판독 동작의 타이밍도를 도시한다.
도 16 및 도 17은 본 개시의 다양한 실시예에 따른, 도 13에 도시된 비트 라인 배열에 기초한 예시적 판독 동작의 타이밍도를 도시한다.
도 18은 본 개시의 다양한 실시예에 따른, 도 14 및 도 16에 도시된 2개의 예시적 판독 동작의 타이밍도를 도시한다.
도 2는 본 개시의 다양한 실시예에 따른 3D 메모리 장치의 블록도를 도시한다.
도 3 및 도 4는 본 개시의 다양한 실시예에 따른 예시적 제조 공정의 특정 단계에서의 3D 어레이 장치의 평면도 및 단면도를 도시한다.
도 5 및 도 6은 본 개시의 다양한 실시예에 따른 예시적 제조 공정의 특정 단계에서의 도 3 및 도 4에 도시된 3D 어레이 장치의 단면도를 도시한다.
도 7은 본 개시의 다양한 실시예에 따른 예시적 주변 장치의 단면도를 도시한다.
도 8은 본 개시의 다양한 실시예에 따른, 도 5 및 도 6에 도시된 3D 어레이 장치가 도 7에 도시된 주변 장치와 본딩된 후의 예시적 3D 메모리 장치의 단면도를 도시한다.
도 9는 본 개시의 다양한 실시예에 따른, 도 6에 도시된 3D 메모리 장치의 메모리 블록의 회로도를 도시한다.
도 10은 본 개시의 다양한 실시예에 따른, 도 5 및 도 6에 도시된 예시적 3D 메모리 장치의 단면도를 도시한다.
도 11은 본 개시의 다양한 실시예에 따른, 3D 메모리 장치에 대한 예시적 판독 동작의 타이밍도를 도시한다.
도 12는 본 개시의 다양한 양태에 따른, 3D 메모리 장치에서 판독 동작을 수행하는 방법을 설명하는 개략적 흐름도를 도시한다.
도 13은 본 개시의 다양한 실시예에 따른, 3차원 메모리 장치의 예시적 비트 라인 배열을 도시한다.
도 14 및 도 15는 도 13에 도시된 비트 라인 배열에 기초한 예시적 판독 동작의 타이밍도를 도시한다.
도 16 및 도 17은 본 개시의 다양한 실시예에 따른, 도 13에 도시된 비트 라인 배열에 기초한 예시적 판독 동작의 타이밍도를 도시한다.
도 18은 본 개시의 다양한 실시예에 따른, 도 14 및 도 16에 도시된 2개의 예시적 판독 동작의 타이밍도를 도시한다.
다음은 첨부된 도면을 참조하여 본 개시의 실시예의 기술적 솔루션을 설명한다. 가능하다면, 동일하거나 유사한 부품을 나타내기 위해 도면 전체에 걸쳐 동일한 참조 번호가 사용된다. 명백히, 설명된 실시예들은 본 개시의 실시예들의 전부가 아닌 일부에 불과하다. 다양한 실시예의 특징들은 교환 및/또는 조합될 수 있다. 창의적인 노력 없이 본 개시의 실시예에 기초하여 당업자에 의해 획득된 다른 실시예는 본 개시의 범위 내에 속할 것이다.
도 1은 본 개시의 실시예에 따른 예시적 3D 메모리 장치(100)의 단면도를 개략적으로 도시한다. 3차원 메모리 장치(100)는 개별적으로 작동하는 이산 메모리 장치일 수 있다. 3D 메모리 장치(100)는 또한 다수의 메모리 장치(100)를 갖는 메모리 구조의 일부일 수 있다. 3D 메모리 장치(100)는 메모리 어레이 장치(110) 및 주변 장치(120)를 포함할 수 있다. 메모리 어레이 장치(110)는 하나 이상의 3D 배열을 형성하는 메모리 셀을 포함할 수 있다. 주변 장치(120)는 3D 메모리 장치(100)의 동작을 제어하기 위한 제어기로서의 회로를 포함할 수 있다. 일부 실시예에서, 메모리 어레이 장치(110)와 주변 장치(120)는 개별적으로 제조된 후 함께 본딩되어 도 1에 도시된 바와 같은 적층형 구조를 형성할 수 있다. 대안적으로, 메모리 어레이 장치(110)와 주변 장치(120)는 하나의 장치로 통합될 수 있다. 예를 들어, 주변 장치(120)가 먼저 제조된 후, 주변 장치(120) 위에서 주변 장치(120)를 기판으로 사용하여 메모리 어레이 장치(110)가 제조될 수 있다. 일 부 다른 실시예에서, 메모리 어레이 장치(110)와 주변 장치(120)는 분리된 다음, 인쇄 회로 기판(PCB) 상에 나란히 실장될 수 있다.
도 2는 본 개시의 실시예에 따른 3D 메모리 장치(200)의 블록도를 도시한다. 3D 메모리 장치(200)는 메모리 어레이(210) 및 회로(220)를 포함할 수 있다. 메모리 어레이(210)는 메모리 셀(미도시)의 3D 어레이를 포함할 수 있다. 회로(220)는 제어 회로(222), 입/출력(I/O) 인터페이스(224), 페이지 버퍼(226), 행 디코더(228) 및 열 디코더(230)를 포함할 수 있다. 제어 회로(222)는 3D 메모리 장치(200)의 다양한 기능을 구현하는 제어기로 기능하고 제어기로 지칭될 수 있다. 예를 들어, 제어 회로(222)는 판독 동작, 기록 동작 및 소거 동작을 수행할 수 있다. I/O 인터페이스(224)는, 3D 메모리 장치(200)로의 커맨드, 어드레스 및 데이터의 입력을 처리하고 3D 메모리 장치(200)로부터의 데이터 및 상태 정보를 다른 장치로 전송하는 I/O 회로를 포함할 수 있다. 행 디코더(228) 및 열 디코더(230)는 메모리 어레이(210)에 액세스하기 위해 각각 행 및 열 어드레스 신호를 디코딩할 수 있다. 행 디코더(228)와 열 디코더(230)는 또한 전압 발생 회로(미도시)로부터 서로 다른 전압을 수신할 수 있고, 수신된 전압을 워드 라인 또는 비트 라인과 같은 대상 객체로 전달할 수 있다. 페이지 버퍼(226)는 기록 또는 판독 동작에서 I/O 인터페이스(224)와 메모리 어레이(210) 사이에서 데이터가 전송될 때 입력 또는 출력 데이터를 임시로 저장할 수 있다. 선택적으로, 페이지 버퍼(226)는 특정 감지 장치 또는 감지 증폭기(미도시)를 포함할 수 있다. 제어 회로(222)는 감지 장치 또는 감지 증폭기를 사용하여 메모리 어레이(210)의 메모리 셀의 데이터 상태를 감지할 수 있다. 메모리 셀의 데이터 상태는 메모리 셀에 접속된 비트 라인의 상태를 감지함으로써 검출될 수 있다. 본 명세서에서 사용되는 "접속된"이라는 용어는 전기적으로 접속된 것을 나타낸다. 본 명세서에서 사용되는 "접속한다"라는 동사는 전기적으로 접속하는 것을 나타낸다.
도 3 및 도 4는 본 개시의 실시예에 따른, 예시적 제조 공정의 특정 단계에서의 3D 어레이 장치(300)의 개략적 평면도 및 개략적 단면도를 도시한다. 3D 어레이 장치(300)는 메모리 장치의 일부이다. 평면도는 X-Y 평면에 있고 단면도는 Y-Z 평면에 있다. 도 4에 도시된 단면도는 도 3의 AA'선을 따라 취한 것이다. 도 4에 도시된 바와 같이, 3D 어레이 장치(300)는 기판(310), 도핑된 영역(320) 및 반도체 층(330)을 포함할 수 있다. 기판(310)은 단결정 실리콘과 같은 반도체 재료를 포함할 수 있다. 일부 실시예에서, 기판(310)의 상단 부분은 이온 주입 및/또는 확산을 통해 n형 도펀트에 의해 도핑되어 도핑된 영역(320)을 형성할 수 있다. 반도체 층(330)은 도핑된 영역(310) 위에 형성될 수 있고, 예컨대 n-도핑된 다결정 실리콘(폴리실리콘)을 포함할 수 있다. 반도체 층(330) 위에, 층 스택(340)이 제조될 수 있다. 층 스택(340)은 서로 교대로 적층된 유전체 층(341) 및 전도체 층(342)을 포함할 수 있다. 유전체 층(341)은 유전체 재료(예컨대, 실리콘 산화물)를 포함할 수 있고 전도체 층(342)은 전도성 재료(예컨대, 텅스텐(W))를 포함할 수 있다. 본 명세서에서 사용되는 "전도성"이라는 용어는 전기적 전도성을 나타낸다. 층 스택은 64쌍, 128쌍 또는 128쌍 초과의 유전체 층(341)과 전도체 층(342)을 포함할 수 있다.
도 3 및 도 4를 참조하면, 채널 홀(350)은 Z 방향으로 연장되도록 배열되어 X-Y 평면에서 미리 결정된 패턴의 어레이를 형성한다. 채널 홀(350)은, 층 스택(340) 및 반도체 층(330)을 관통하여 연장되고 도핑된 영역(320)을 부분적으로 관통하는 원통 형상 또는 기둥 형상을 가질 수 있다. 본 개시의 다양한 실시예에 따른 개시된 3D 어레이 장치(300)에 대해 임의의 적절한 수량, 치수 및 배열이 사용될 수 있는데, 본 개시의 도 3 및 도 4와 다른 도면들에 도시된 채널 홀(350)의 수량, 치수 및 배열은 예시적이고 설명을 위한 것이다.
채널 홀(350) 내부에는 기능 층(351)이 증착될 수 있다. 기능 층(351)은 채널 홀의 측벽 및 하단 상에 위치하여 전하의 유출을 차단하는 차단 층(352)과, 차단 층(352)의 표면 상에 위치하여 3D 어레이 장치의 동작 동안 전하를 저장하는 전하 트랩 층(353)과, 전하 트랩 층(353)의 표면 상에 위치하는 터널 절연 층(354)을 포함할 수 있다. 일부 실시예에서, 기능 층(351)은 ONO(Oxide-Nitride-Oxide) 구조를 가질 수 있다. 즉, 차단 층(352)은 채널 홀(350)의 측벽 상에 증착된 실리콘 산화물 층일 수 있고, 전하 트랩 층(353)은 차단 층(352) 상에 증착된 실리콘 질화물 층일 수 있으며, 터널 절연 층(354)은 전하 트랩 층(353) 상에 증착된 다른 실리콘 산화물 층일 수 있다.
터널 절연 층(354) 위에 채널 층(355)이 증착될 수 있다. 채널 층(355)은 "반도체 채널"로도 지칭되며, 일부 실시예에서 폴리실리콘을 포함할 수 있다. 채널 홀과 마찬가지로, 채널 층(355)도 층 스택(340)을 관통하여 도핑된 영역(320)으로 연장된다. 반도체 층(330)은 도핑된 영역(320) 상에 및 채널 층(355)의 특정 측벽 또는 측면 부분 상에 형성되고, 도핑된 영역(320) 및 채널 층(355)에 접속될 수 있다. 일부 실시예에서, 반도체 층(330)은 어레이 공통 소스로서 사용될 수 있다. 채널 홀(350)은 채널 층(355)이 형성된 후 산화물 재료(356)로 채워질 수 있다. 채널 홀(350)에 형성된 기능 층(351) 및 채널 층(355)은 채널 구조로 간주될 수 있다.
도 4에 도시된 바와 같이, 채널 홀(350) 내의 각 기능 층(351)의 일부는 전도체 층(342)의 일부와 채널 층(355)의 일부 사이에 있을 수 있다. 각 전도체 층(342)은 X-Y 평면에서 NAND 메모리 셀들을 접속할 수 있고, 3D 어레이 장치(300)의 워드 라인으로서 구성될 수 있다. 채널 홀(150)에 형성된 채널 층(355)은 Z 방향을 따라 NAND 메모리 셀들의 스트링을 접속하도록 구성될 수 있다. 채널 층(355)의 일 단부는 3D 어레이 장치(300)의 비트 라인에 접속될 수 있다. 이와 같이, NAND 메모리 셀의 일부로서, X-Y 평면에서 채널 홀(350) 내의 기능 층(351)의 일부는, 전도체 층(342)과 채널 층(355) 사이, 즉, 비트 라인에 접속된 채널 층과 워드 라인 사이에 배열될 수 있다. 채널 홀(350)의 일부의 주위에 있는 전도체 층(342)의 일부를 포함하는 NAND 메모리 셀은, 제어 게이트, 소스 및 드레인을 갖는 전계 효과 트랜지스터로 간주될 수 있다. 채널 홀(350)의 일부의 주위에 있는 전도체 층(342)의 일부는 트랜지스터의 제어 게이트로 기능할 수 있다. 3D 어레이 장치(300)는 NAND 메모리 셀의 스트링(이러한 스트링은 "NAND 스트링"으로도 지칭됨)의 2D 어레이를 포함하는 것으로 간주될 수 있다. 각각의 NAND 스트링은 다수의 NAND 메모리 셀을 포함할 수 있고, 기판(310)을 향해 수직으로 연장될 수 있다. NAND 스트링은 NAND 메모리 셀의 3D 어레이를 형성할 수 있다. NAND 스트링은 Z 방향으로 채널 층(355)을 따라 직렬로 접속된 다수의 전계 효과 트랜지스터를 포함하는 트랜지스터 스트링에 대응할 수 있다. 이와 같이, 트랜지스터 스트링은 전계 효과 트랜지스터의 3D 어레이를 형성할 수 있다.
도 5 및 도 6은 본 개시의 실시예에 따른, 예시적 제조 공정의 특정 단계에서의 3D 어레이 장치(300)의 개략적 단면도를 도시한다. 도 5에 도시된 바와 같이, 층 스택(340) 및 채널 홀(350) 위에 유전체 층(357)이 증착될 수 있다. 또한, 유전체 층(357) 내의 상호접속을 위해 비아(360 및 361) 및 전도성 층(362)이 형성될 수 있다. 예를 들어, 일부 비아(360)는 채널 층(355)에 접속될 수 있다. 그 후, 유전체 층(357)을 더 두껍게 만들기 위해 유전체 재료가 증착될 수 있고, 비아(361) 위에 접속 패드(363)가 형성되어 비아(361)에 접속된다. 일부 접속 패드(363)는 비아(361-362) 및 전도성 층(363)을 통해 채널 층(355)과 접속될 수 있다. 비아(360-361), 전도성 층(362) 및 접속 패드(363)를 제조하기 위해 전도성 재료(예컨대, W)가 사용될 수 있다.
도 5의 단면도에 도시된 바와 같은 채널 구조 및 전도체 층(342)은 3D 어레이 장치(300)의 메모리 블록(380)을 나타낼 수 있다. 도 5에서 점선으로 도시된 경계를 갖는 메모리 블록(380)은 다수의 NAND 스트링 또는 트랜지스터 스트링을 포함할 수 있다. 메모리 블록(380)의 전계 효과 트랜지스터 및 전기 회로는 도 6에 개략적으로 도시되는데, 도 6에서는 회로도가 채널 구조 및 층 스택(340)의 도면을 대체한다. 도 6에 도시된 바와 같이, 각 NAND 메모리 셀은 전계 효과 트랜지스터로 대체된다. 채널 층(355)은 각각 비트 라인(BL1-BL8)(예컨대, 비아(360))에 접속된다. 드레인이 비트 라인에 접속되는 전계 효과 트랜지스터는 선택 트랜지스터로 구성될 수 있으며, TSG(top select gate)로 지칭될 수 있다. 소스가 어레이 공통 소스에 접속되는 전계 효과 트랜지스터는 또한 선택 트랜지스터로 구성될 수 있으며, BSG(bottom select gate)로 지칭될 수 있다. TSG의 제어 게이트는 선택 라인(예컨대, 전도체 층(342))에 접속될 수 있는 반면, BSG의 제어 게이트는 다른 선택 라인(예컨대, 다른 전도체 층(342))에 접속될 수 있다. 워드 라인(WL1-WLn)은 TSG와 BSG 사이의 전도체 층(342)에 대응할 수 있다.
3D 어레이 장치(300)는 NAND 메모리 셀의 행과 열을 포함할 수 있다. 제어 게이트가 전도체 층(342)(즉, 워드 라인)에 접속된 NAND 메모리 셀(또는 전계 효과 트랜지스터)은 행을 형성할 수 있다. 비트 라인과 접속된 채널 층(355)에 접속된 NAND 메모리 셀(또는 전계 효과 트랜지스터)은 열을 형성할 수 있다. 따라서, 제어 게이트가 도 5 또는 도 6에 도시된 바와 같이 전도체 층(342)(또는 워드 라인)에 접속되는 NAND 메모리 셀은 행에 속하는 NAND 메모리 셀의 부분만을 나타낸다.
도 7은 본 개시의 실시예에 따른 주변 장치(370)의 개략적 단면도를 도시한다. 주변 장치(370)는 단결정 실리콘과 같은 반도체 기판(371)을 포함할 수 있다. 제어 회로(예컨대, 도 2의 제어 회로(222))는 기판(371) 상에 제조되어 3D 메모리 장치의 동작을 용이하게 하는 데 사용될 수 있다. 기판(371) 및 제어 회로 위에 유전체 층(372)이 증착될 수 있다. 유전체 층(372)에는 접속 패드(373)와 같은 접속 패드 및 비아가 형성될 수 있다. 접속 패드(373)는 3D 어레이 장치(300)와의 접속을 위해 구성될 수 있으며, W와 같은 전도성 재료를 포함할 수 있다.
도 8은 본 개시의 실시예에 따른, 특정 제조 단계에서의 예시적 3D 메모리 장치(390)를 개략적으로 도시한다. 3D 메모리 장치(390)는 도 5에 도시된 3D 어레이 장치(300) 및 도 7에 도시된 주변 장치(370)를 포함할 수 있다. 주변 장치(370)는 어레이 장치(300) 또는 3D 메모리 장치(390)를 제어하도록 구성된다.
3D 어레이 장치(300)와 주변 장치(370)는 플립 칩 본딩 방식으로 본딩되어 도 8에 도시된 바와 같은 3D 메모리 장치(390)를 형성할 수 있다. 3D 어레이 장치(300) 및 주변 장치(370)에 대해, 기판(310, 371)의 하단 측면은 후방 측면(back side)으로 지칭될 수 있고, 접속 패드(363 또는 373)가 있는 측면은 전방 측면(front side) 또는 정면으로 지칭될 수 있다. 플립 칩 본딩 공정 후, 접속 패드(363)는 접속 패드(373)와 각각 본딩된다. 즉, 3D 어레이 장치(300)와 주변 장치(370)는 면 대 면으로 전기적으로 통신가능하게 본딩된다.
그 후, 3D 메모리 장치(390)의 제조를 완료하기 위해 다른 제조 단계 또는 공정이 수행될 수 있다. 다른 제조 단계 또는 공정의 세부사항은 간략화를 위해 생략된다.
도 9는 본 개시의 실시예에 따른 메모리 블록(380)의 회로도를 보다 상세히 개략적으로 도시한다. 트랜지스터 스트링(S1-S8)이 각각 비트 라인(BL1-BL8)에 대응한다고 가정한다. 트랜지스터 스트링(S5)은 전계 효과 트랜지스터(즉, NAND 메모리 셀)(M1-Mn)를 포함할 수 있다. 전계 효과 트랜지스터(M11 및 M12)는 각각 트랜지스터 스트링(S6 및 S7)과 함께 한다. 메모리 블록(380)의 TSG는 선택 라인 1에 접속될 수 있고, 메모리 블록(380)의 BSG는 선택 라인 2에 접속될 수 있다. 각 트랜지스터 스트링은 Z 방향으로 스트링을 따라 직렬로 접속된 전계 효과 트랜지스터(즉, NAND 메모리 셀)를 포함할 수 있다. 예를 들어, 트랜지스터 스트링(S5)은 직렬로 접속된 전계 효과 트랜지스터(즉, NAND 메모리 셀)(M1 내지 Mn)를 포함할 수 있다. 선택 라인 1에 특정 전압이 인가되면, 메모리 블록(380)의 TSG들이 턴-온될 수 있다. 선택 라인 2에 특정 전압이 인가되면, 메모리 블록(380)의 BSG들이 턴-온될 수 있다. 워드 라인, 비트 라인, 선택 라인 1 및 선택 라인 2에 인가된 전압 레벨은 판독 동작 또는 기록(즉, 프로그래밍) 동작에서 NAND 메모리 셀을 선택하는 데 사용될 수 있다. 비트 라인의 전압 레벨은 또한 판독 동작에서 NAND 메모리 셀을 검출하는 데 사용될 수 있다. 판독 동작 및 기록 동작은 도 2의 제어 회로(222)와 같은 제어기에 의해 구현될 수 있다.
예를 들어, 판독 동작에서, 메모리 셀(M1)의 데이터 상태를 결정하기 위해 비트 라인(BL5)의 전압이 감지될 수 있다. 일부 경우에, 비트 라인(BL5)은 먼저 충전된다. 비트 라인(BL5)의 전압이 안정화된 후, 메모리 셀(M1)에 결합된 워드 라인(WL1)의 전압이 상승하여, 메모리 셀(M1)로 하여금 메모리 셀(M1)의 데이터 상태에 기초하여 전류를 생성하게 한다. 비트 라인(BL5)의 전압을 낮추는 상대적으로 큰 전류는 메모리 셀(M1)이 프로그래밍되지 않았음을 나타낸다. 비트 라인(BL5)의 전압에 큰 영향을 미치지 않는 비교적 작은 전류는 메모리 셀(M1)이 프로그래밍되었음을 나타낸다.
비트 라인은 기생 캐패시터를 갖기 때문에, 비트 라인의 안정화 시간이 영향을 받고 전체 판독 시간이 증가될 수 있다. 또한, 비트 라인의 정전용량적 특성은 제조 공정 및 회로 구성에 따라 달라지므로, 메모리 셀마다 요구되는 안정화 시간이 다를 수 있다. 결과적으로, 판독 동작에서의 감지 정확도를 보장하기 위해 최악의 경우의 안정화 시간이 적용되는 경우가 많으며, 판독 시간은 추가로 영향을 받는다.
예를 들어, 판독 동작에서 NAND 메모리 셀(M1)이 판독될 때, 비트 라인(BL5) 및 워드 라인(WL1)에 특정 전압이 인가될 수 있다. BL5 및 WL1은 선택된 비트 라인 및 선택된 워드 라인으로 지칭될 수 있으며, 나머지 비트 라인(예컨대, BL1-BL4 및 BL6-BL8) 및 나머지 워드 라인(예컨대, WL2-WLn)은 선택되지 않은 비트 라인 및 선택되지 않은 워드 라인으로 각각 지칭될 수 있다. 또한, TSG(T1) 및 BSG(B1)를 각각 턴-온하기 위해 선택 라인 1 및 2에도 특정 전압이 인가될 수 있다. 이와 같이, 스트링(S5)의 양 단부는 각각 비트 라인(BL5)과 어레이 공통 소스에 접속된다. NAND 메모리 셀(M1)에 저장된 데이터는, 감지 회로를 포함할 수 있는 감지 장치 또는 감지 구성요소를 통해 비트 라인(BL5)의 데이터 상태를 감지함으로써 검출될 수 있다.
유사하게, 판독 동작에서 NAND 메모리 셀(M12)이 판독될 때, 비트 라인(BL7) 및 워드 라인(WL1), 즉, 선택된 비트 라인 및 선택된 워드 라인에 특정 전압이 인가될 수 있다. 또한, TSG(T2) 및 BSG(B2)를 각각 턴-온하기 위해 선택 라인 1 및 2에도 특정 전압이 인가될 수 있다. 이와 같이, 스트링(S7)의 양 단부는 각각 비트 라인(BL7)과 어레이 공통 소스에 접속된다. NAND 메모리 셀(M12)에 저장된 데이터는, 감지 장치 또는 감지 구성요소를 통해 비트 라인(BL7)의 데이터 상태를 감지함으로써 검출될 수 있다.
일부 실시예에서, 판독 동작에서 선택된 비트 라인의 전압 레벨은 선택되지 않은 비트 라인의 전압 레벨보다 낮다. 예를 들어, 판독 동작에서 NAND 메모리 셀(M1)이 액세스될 때, 비트 라인(BL5)의 전압 레벨은 비트 라인(BL1-BL4 및 BL6-BL8)의 전압 레벨보다 낮게 구성될 수 있다. 일부 경우에, NAND 메모리 셀(M1)이 판독된 후 비트 라인(BL5)은 방전되고 비트 라인(BL5)의 전압 레벨은 접지 전압으로 감소되며, 그런 다음 후속 판독 동작에서 NAND 메모리 셀(M11)이 액세스될 경우, 비트 라인(BL6)의 전압 레벨이 특정 값으로 낮아질 수 있다.
그러나, 일부 실시예에서, NAND 메모리 셀(M1)이 판독된 후, 비트 라인(BL5)은 방전되지 않거나 기본적으로 비방전 상태일 수 있다. 이와 같이, 비트 라인(BL5)의 전압 레벨은 동일한 값으로 유지될 수 있다. 대안적으로, 비트 라인(BL5)의 전압 레벨은 NAND 메모리 셀(M1)이 판독된 후에도 유사한 값으로 유지될 수 있다. 즉, 비트 라인(BL5)의 전압 레벨의 변화는 매우 작게 유지될 수 있으며, 예컨대, NAND 메모리 셀(M1)이 판독된 후 변화는 10% 이내일 수 있다. 선택적으로, 비트 라인(BL5)의 전압 레벨은 NAND 메모리 셀(M1)이 판독된 후에 부분적으로 방전될 수 있다. 예를 들어, NAND 메모리 셀(M1)이 판독된 후, 비트 라인(BL5)의 전압 레벨은 제1 전압 값으로부터 제1 전압 값의 절반보다 큰 제2 전압 값으로 부분적으로 방전될 수 있다.
NAND 메모리 셀들(M1 및 M11)이 연속적으로 판독된다고 가정한다. 제1 판독 동작에서 NAND 메모리 셀(M1)이 판독될 때, 비트 라인(BL5)에는 제1 전압이 인가되고, 비트 라인(BL6)에는 제1 전압보다 높은 제2 전압이 인가될 수 있다. NAND 메모리 셀(M1)이 감지 장치에 의해 판독된 후, 제2 판독 동작에서 비트 라인(BL5)에서는 제1 전압이 유지됨과 동시에 비트 라인(BL6)의 전압 레벨은 제2 전압에서 특정 값(예컨대, 제1 전압)으로 감소될 수 있다. 그런 다음, NAND 메모리 셀(M11)은 감지 장치에 의해 판독될 수 있다.
제1 시나리오에서 제1 판독 동작 후 비트 라인(BL5)이 접지 전압으로 방전되면, 비트 라인(BL6)의 전압이 제2 전압에서 특정 값(예컨대, 제1 전압)으로 낮아질 때, 비트 라인들(BL5 및 BL6) 사이에 제1 기생 커패시턴스가 존재한다고 가정한다. 제2 시나리오에서 제1 판독 동작 후 비트 라인(BL5)이 방전되지 않고 제1 전압을 유지한다면, 비트 라인(BL6)의 전압이 제2 전압에서 특정 값(예컨대, 제1 전압)으로 낮아질 때, 비트 라인들(BL5 및 BL6) 사이에 제2 기생 커패시턴스가 존재한다고 가정한다. 제2 시나리오에서의 비트 라인들(BL5 및 BL6) 사이의 전압차가 제1 시나리오에서의 전압차보다 작기 때문에, 제2 기생 커패시턴스는 제1 기생 커패시턴스보다 작을 수 있다. 따라서, 비트 라인(BL5)은 제1 동작 후 방전되지 않고 제1 전압을 유지하므로, 기생 커패시턴스가 감소될 수 있고, 비트 라인(BL6)이 특정 값의 전압 레벨에 도달할 때의 안정화 시간(settling time)이 개선될 수 있다. 이와 같이, 최악의 경우의 판독 시간과 NAND 메모리 셀의 판독 시간이 개선될 수 있다.
또한, NAND 메모리 셀들(M1 및 M12)이 연속적으로 판독될 때, NAND 메모리 셀(M1)은 제1 판독 동작에서 판독되고 NAND 메모리 셀(M12)은 제2 판독 동작에서 판독된다. NAND 메모리 셀들(M1 및 M12)은 NAND 메모리 셀(M11)에 의해 분리되고, 트랜지스터 스트링들(S5 및 S7)은 트랜지스터 스트링(S6)에 의해 분리된다. 비트 라인(BL5)에는 제1 전압이 인가될 수 있고, 비트 라인(BL7)에는 제2 전압이 인가될 수 있다. NAND 메모리 셀(M1)이 감지 장치에 의해 판독된 후, 비트 라인(BL5)에서는 제1 전압이 유지될 수 있다. 동시에, 제2 판독 동작에서 비트 라인(BL7)의 전압 레벨은 제2 전압에서 특정 값(예컨대, 제1 전압 또는 제1 전압에 실질적으로 가까운 값)으로 감소될 수 있다. 그런 다음, NAND 메모리 셀(M12)은 감지 장치에 의해 판독될 수 있다. 비트 라인(BL5)이 접지 레벨로 방전될 때보다 비트 라인(BL5)이 방전되지 않고 제1 전압을 유지할 때 비트 라인들(BL5 및 BL7) 사이의 전압차가 더 작으므로, 비트 라인들(BL5 및 BL7) 사이의 기생 커패시턴스가 감소될 수 있고 비트 라인(BL7)의 안정화 시간이 개선될 수 있다. 따라서, 최악의 경우의 판독 시간과 NAND 메모리 셀의 판독 시간이 개선될 수 있다.
도 10은 본 개시의 다양한 실시예에 따른, 도 5 및 도 6에 도시된 3D 어레이 장치(300)의 단면도를 도시한다. 도 10에 도시된 단면도는 X-Y 평면에 있으며 도 6의 BB' 라인을 따라 취한 것이다. 도 10에는 트랜지스터 스트링 또는 NAND 스트링의 어레이가 개략적으로 도시되어 있다. 트랜지스터 스트링은 스트링(S1-S8), 스트링(S11) 및 스트링(S12)을 포함할 수 있다. 트랜지스터 스트링(S4, S6, 및 S11)은 트랜지스터 스트링(S5)에 인접하여 이를 둘러싼다. 트랜지스터 스트링(S3, S7, 및 S12)은 트랜지스터 스트링(S4, S6, 및 S11)에 인접하여 이를 둘러싼다. 트랜지스터 스트링(S5)과 트랜지스터 스트링(S3, S7, 및 S12) 사이에 각각 배치된 트랜지스터 스트링(S4, S6, 및 S11)은 중간 스트링으로 지칭될 수 있다. 위에서 설명한 바와 같이, 트랜지스터 스트링(S5) 상에 있는 NAND 메모리 셀(M1)이 제1 판독 동작에서 판독된 후, 트랜지스터 스트링(S5)에 접속된 비트 라인(BL5)은 특정 전압을 유지하며 방전되지 않는다. 비트 라인(BL5)은 트랜지스터 스트링(S6) 상에 있는 NAND 메모리 셀(M11)을 감지하기 위해 제2 판독 동작이 시작될 때 특정 전압 부근의 전압 레벨을 유지할 수 있다. 비트 라인(BL5)은 또한 트랜지스터 스트링(S7) 상에 있는 NAND 메모리 셀(M12)을 감지하기 위해 제2 판독 동작이 시작될 때 특정 전압 부근의 전압 레벨을 유지할 수 있다. 위에서 설명한 바와 같이, 비트 라인(BL5)의 전압 레벨을 특정 전압 부근에서 유지하는 것의 장점은 판독 동작에서 판독 시간을 단축시키고 최악의 경우의 안정화 시간을 개선하는 것을 포함한다.
또한, 일부 실시예에서, 트랜지스터 스트링(S5)의 NAND 메모리 셀(M1)이 제1 판독 동작에서 판독된 후, 비트 라인(BL5)은 제2 판독 동작이 시작되기 전과 후에 특정 전압을 유지하고 방전되지 않을 수 있다. 제2 판독 동작은 트랜지스터 스트링(S6-S7, S3-S4, S11, 및 S12) 중 하나 상에 있는 선택 NAND 메모리 셀을 감지할 수 있다. 따라서, 제1 비트 라인에 접속된 제1 트랜지스터 스트링의 제1 NAND 메모리 셀이 제1 판독 동작에서 판독된 후, 제1 비트 라인의 전압 레벨은 제2 판독 동작이 시작되기 전과 후에 동일하거나 유사한 값을 유지하고 방전에 의해 접지 전압으로 감소되지 않을 수 있다. 제2 판독 동작은 제2 트랜지스터 스트링의 제2 NAND 메모리 셀을 감지할 수 있는데, 여기서 제2 트랜지스터 스트링은 제1 트랜지스터 스트링에 인접할 수 있거나 제2 트랜지스터 스트링은 제1 트랜지스터 스트링에 인접한 중간 트랜지스터 스트링에 인접할 수 있다.
선택적으로, 제1 비트 라인에 접속된 제1 트랜지스터 스트링의 제1 NAND 메모리 셀이 제1 판독 동작에서 판독된 후, 제1 비트 라인의 제1 전압 레벨은 제2 판독 동작이 시작되기 전과 후에 동일하거나 유사한 값을 유지하고 방전에 의해 접지 전압으로 감소되지 않을 수 있다. 제1 NAND 메모리 셀은 특정 행에서 온 것이라고 가정한다. 제1 판독 동작에서 해당 행에서 제1 비트 라인을 제외한 비트 라인에 제2 전압 레벨이 인가될 수 있다. 제2 판독 동작은 제2 비트 라인에 접속된 제2 트랜지스터 스트링의 제2 NAND 메모리 셀을 감지할 수 있는데, 여기서 제2 트랜지스터 스트링은 해당 행 내에 적어도 하나의 NAND 메모리 셀을 가질 수 있다. 즉, 제1 트랜지스터 스트링 및 제2 트랜지스터 스트링은 각각 해당 행에 있는 적어도 하나의 NAND 메모리 셀을 가질 수 있다.
일부 실시예에서, 행의 NAND 메모리 셀은 메모리 셀의 페이지로 분할될 수 있다. 예를 들어, 특정 비트 라인에 접속된 행의 NAND 메모리 셀은 한 페이지를 형성할 수 있고, 다른 특정 비트 라인에 접속된 행의 NAND 메모리 셀은 또 다른 페이지를 형성할 수 있다. 선택적으로, 제1 판독 동작에서 제1 비트 라인에 접속된 제1 트랜지스터 스트링의 제1 NAND 메모리 셀이 판독된 후, 제1 비트 라인의 전압 레벨은 제2 판독 동작이 시작되기 전과 후에 동일하거나 유사한 값을 유지하고 방전에 의해 접지 전압으로 감소되지 않을 수 있다. 제1 NAND 메모리 셀은 특정 페이지에서 온 것으로 가정한다. 제1 판독 동작에서는 해당 페이지에서 제1 비트 라인을 제외한 비트 라인에 제2 전압 레벨이 인가된다. 제2 판독 동작은 제2 비트 라인에 접속된 제2 트랜지스터 스트링의 제2 NAND 메모리 셀을 감지할 수 있는데, 여기서 제2 트랜지스터 스트링은 해당 페이지로부터의 적어도 하나의 NAND 메모리 셀을 가질 수 있다. 즉, 제1 트랜지스터 스트링 및 제2 트랜지스터 스트링은 각각 해당 페이지로부터의 적어도 하나의 NAND 메모리 셀을 가질 수 있다.
도 11은 본 개시의 다양한 실시예에 따른 3D 메모리 장치(390)에 대한 예시적 판독 동작의 타이밍도를 도시한다. 도 9를 참조하여 NAND 메모리 셀들(M1 및 M12)이 3D 메모리 장치(390)의 제어기(예컨대, 도 2의 제어 회로(222))에 의해 제1 판독 동작 및 제2 판독 동작에서 연속적으로 액세스된다고 가정한다. 제어기는 워드 라인 또는 비트 라인에 전압을 인가하거나 이를 방전시키기 위해 특정 커맨드를 실행할 수 있다. 타이밍도는 제1 판독 동작 동안 워드 라인(WL1 및 WL2) 및 비트 라인(BL5 및 BL7)의 궤적을 개략적으로 표시한다. 시간 t0에서, 제어기에 의해 워드 라인(WL1)에 전압(V1)이 인가된다. 워드 라인(WL1)의 전압 레벨은 V0에서 V1로 증가된다. V0는 기준 전위(예컨대, 접지)일 수 있다. 시간 t1에서 워드 라인(WL1)의 전압 레벨은 방전되어 시간 t2에서 V2로 감소될 수 있다. 전압(V2)은 접지 전압 또는 NAND 메모리 셀(M1)의 데이터 상태를 판독하도록 구성된 판독 전압일 수 있다. 후자의 경우, 제어기는 감지 프로세스를 수행할 수 있다. NAND 메모리 셀(M1)이 활성화되면(예컨대, 목표 값이 검출됨), 데이터 상태는 V2의 임계값에 대응하는 것일 수 있다. 목표 값이 감지되지 않으면, 데이터 상태는 V2보다 높은 임계값에 대응하는 것일 수 있다.
시간 t3에서, 제어기에 의해 워드 라인(WL1)에 전압(V3)이 인가된다. V3 전압은 NAND 메모리 셀(M1)의 데이터 상태를 판독하도록 구성된 판독 전압일 수 있다. 시간 t3와 t4 사이에서 워드 라인(WL1)의 전압 레벨이 V3에 도달한 후, 제어기에 의해 동작되는 감지 프로세스가 시작될 수 있다. NAND 메모리 셀(M1)이 활성화되면(예컨대, 목표 값이 검출됨), 데이터 상태는 V3의 임계값에 대응하는 것일 수 있다. 목표 값이 감지되지 않으면, 데이터 상태는 V3보다 높은 임계값에 대응하는 것일 수 있다.
시간 t4에서, 제어기에 의해 워드 라인(WL1)에 전압(V4)이 인가된다. 전압(V4)은 NAND 메모리 셀(M1)의 데이터 상태를 판독하도록 구성된 판독 전압일 수 있다. 시간 t4와 t5 사이에서 WL1의 전압 레벨이 V4에 도달한 후, 감지 프로세스가 시작될 수 있다. NAND 메모리 셀(M1)이 활성화되면(예컨대, 목표 값이 검출됨), 데이터 상태는 V4의 임계값에 대응하는 것일 수 있다. 시간 t5에서, 워드 라인(WL1)은 방전된다. 워드 라인(WL1)의 전압 레벨은 V5(예컨대, 기준 레벨 또는 접지)로 방전될 수 있다. 시간 t6에서, 제1 판독 동작이 종료될 수 있고, 시간 t6에서 또는 시간 t6 직후에 제2 판독 동작이 시작될 수 있다.
워드 라인(WL2)의 전압 레벨의 궤적은 시간 t0에서 충전 프로세스가 시작됨을 보여준다. 워드 라인(WL2)의 전압 레벨은 전압(V1)으로 충전될 수 있다. 시간 t5에서, 워드 라인(WL2)은 제어기에 의해 V5로 방전될 수 있다. 시간 t6에서, 워드 라인(WL2)의 전압 레벨은 V5로 유지될 수 있다.
비트 라인(BL7)의 전압 레벨의 궤적은 시간 t0에서 충전 프로세스가 시작됨을 보여준다. BL7의 전압 레벨은 미리 결정된 전압(V7)으로 충전될 수 있다. 비트 라인(BL7)은 시간 t1과 t6 사이에서 및 제2 판독 동작이 시작되기 전까지 전압(V7)을 유지할 수 있다.
NAND 메모리 셀(M1)이 접속되는 비트 라인(BL5)의 전압 레벨의 궤적은 시간 t0에서 충전 프로세스가 시작됨을 나타낸다. 비트 라인(BL5)의 전압 레벨은 미리 결정된 전압(V6)으로 충전될 수 있다. 일부 실시예에서, V6은 V7보다 작을 수 있다. 비트 라인(BL5)은 시간 t1과 t6 사이에서 및 제2 판독 동작의 시작 전/후에 전압(V6)을 유지할 수 있다. 비트 라인(BL5)은 V5로 방전되지 않고 전압(V6)을 유지하기 때문에, 제2 판독 동작에서 NAND 메모리 셀(M12)이 판독될 때, 비트 라인들(BL5 및 BL7) 사이의 기생 커패시턴스가 감소될 수 있고, BL7의 전압 레벨이 V7에서 특정 값(예컨대, V6)으로 낮아질 때 BL7의 안정화 시간이 개선될 수 있다. 이와 같이, 최악의 경우의 판독 시간과 3D 메모리 장치의 판독 시간이 개선될 수 있다.
도 12는 본 개시의 실시예에 따른, 3D 메모리 장치에서 판독 동작을 수행하는 방법을 설명하기 위한 개략적 흐름도(400)를 도시한다. 판독 동작은 3D 메모리 장치의 제어기(예컨대, 도 2의 제어 회로(222))에 의해 수행될 수 있다. 제1 판독 동작에서, 제1 트랜지스터 스트링의 제1 선택된 메모리 셀이 제어기에 의해 감지된다. 제2 판독 동작에서, 제2 트랜지스터 스트링의 제2 선택된 메모리 셀이 제어기에 의해 감지된다. 제1 트랜지스터 스트링은 제1 선택된 비트 라인에 대응하고, 제2 트랜지스터 스트링은 제2 선택된 비트 라인에 대응한다.
410에서, 제어기에 의해 제1 선택된 비트 라인에 비트 라인 전압이 인가되고, 제2 선택된 비트 라인 및 선택되지 않은 특정 비트 라인에 비트 라인 전압보다 높은 특정 전압이 인가된다. 일부 실시예에서, 제2 트랜지스터 스트링은 제1 트랜지스터 스트링에 인접할 수 있다. 선택적으로, 제2 트랜지스터 스트링은 제1 트랜지스터 스트링에 인접한 중간 트랜지스터 스트링에 인접할 수 있다. 일부 다른 실시예에서, 제1 트랜지스터 스트링과 제2 트랜지스터 스트링은 각각 동일한 페이지 또는 동일한 행으로부터의 적어도 하나의 메모리 셀을 가질 수 있다. 411에서, 제어기에 의해 특정 선택된 TSG를 턴-온하기 위해 제1 선택 라인에 제1 선택 전압이 인가되고, 특정 선택된 BSG를 턴-온하기 위해 제2 선택 라인에 제2 선택 전압이 인가된다. 그런 다음, 제1 트랜지스터 스트링의 일 단부는 제1 선택된 비트 라인에 접속되고, 제1 트랜지스터 스트링의 다른 단부는 공통 소스에 접속된다. 412에서, 제어기에 의해 선택된 워드 라인에 워드 라인 전압이 인가된다. 즉, 제1 선택된 메모리 셀의 제어 게이트에 워드 라인 전압이 인가된다. 413에서, 감지 동작에서 제1 선택된 메모리 셀의 데이터 상태를 감지하기 위해 제1 선택된 비트 라인에 접속된 감지 증폭기와 같은 감지 장치가 제어기에 의해 사용된다. 감지 동작 후, 414에서 제1 선택된 비트 라인은 접지 레벨로 방전되지 않고, 예를 들어, 제어기에 의해 제1 선택된 비트 라인에서 비트 라인 전압이 유지되거나 제1 선택된 비트 라인에서 비트 라인 전압에 가까운 전압이 유지된다. 415에서 제어기에 의해 제1 판독 동작이 종료되고, 416에서 제2 판독 동작이 시작된다. 일부 실시예에서, 제어기에 의해 제1 선택된 비트 라인에서 비트 라인 전압이 여전히 유지되거나 제1 선택된 비트 라인에서 비트 라인 전압에 가까운 전압이 여전히 유지된다. 그런 다음, 제어기에 의해 감지 장치를 통해 제2 선택된 메모리 셀이 감지된다.
제2 판독 동작이 시작되기 전과 후에 제1 선택된 비트 라인이 접지 레벨로 방전되지 않기 때문에, 제1 선택된 비트 라인과 제2 선택된 비트 라인 사이의 기생 커패시턴스가 감소될 수 있고, 제2 선택된 비트 라인의 안정화 시간이 개선될 수 있다. 따라서, 이 방법은 최악의 경우의 판독 시간을 감소시키고 3D 메모리 장치의 판독 시간을 개선할 수 있다.
도 13은 본 개시의 실시예에 따른 비트 라인 배열(500)을 개략적으로 도시한다. 비트 라인 배열(500)은 3D 메모리 장치의 구조의 일부를 반영하는 비트 라인(BLn, BLn±1, 및 BLn±2)을 포함할 수 있다. 인접한 비트 라인들 사이에는 4개의 기생 커패시터(C, C2, C3 및 C4)가 존재한다. 또한, 인접하지 않은 비트 라인들 사이에도 기생 커패시터(미도시)가 존재한다. 예를 들어, 인접한 비트 라인들(BLn-1 및 BLn-2) 사이 및 인접한 비트 라인들(BLn-1 및 BLn) 사이에는 기생 커패시터(C1 및 C2)가 존재하고, 인접하지 않고 비트 라인(BLn-1)에 의해 분리되는 비트 라인들(BLn-2 및 BLn) 사이에도 기생 커패시터가 존재한다. 두 비트 라인의 전압차는 그들 사이의 캐패시턴스에 영향을 미치므로, 비트 라인(예컨대, BLn-2)의 전압 레벨은 인접한 비트 라인(예컨대, BLn-1)의 충전 또는 방전 프로세스에 영향을 미칠 뿐만 아니라, 인접한 비트 라인에 의해 분리되는 비트 라인(예컨대, BLn)에도 영향을 미친다.
도 14 및 도 15는 도 13에 도시된 비트 라인 배열(500)에 기초한 판독 동작에 관련된 타이밍도를 도시한다. 타이밍도는 경우에 따라 제1 및 제2 판독 동작 동안 비트 라인(BLn±2, BLn 및 BLn±1)의 전압 궤적을 개략적으로 표시한다. 워드 라인과 같은 다른 라인의 전압 궤적은 생략된다. 도 14는 전압 궤적을 개별적으로 도시하는 반면, 도 15는 서로 중첩된 전압 궤적을 도시한다. 도 15에서 비트 라인(BLn±2, BLn 및 BLn±1)의 전압 궤적은 각각 파선, 실선 및 점선으로 도시된다. 도 14를 참조하면, 시간 t0 이전에 비트 라인의 전압은 V0(예컨대, 기준 전위 또는 접지)이다. 시간 t0에서, 제1 판독 동작이 시작되고, 선택된 비트 라인(BLn+2 또는 BLn-2)에 전압(V1)이 인가된다. 비트 라인(BLn+2 또는 BLn-2)의 전압 레벨이 V1으로 충전된 후, 선택된 메모리 셀이 액세스되어 판독될 수 있다. 시간 t1에서, 제1 판독 동작이 종료되고, 선택된 비트 라인(BLn+2 또는 BLn-2)은 전압(V4)(예컨대, 기준 전위 또는 접지)으로 방전된다.
제1 판독 동작 동안, t0에서 선택되지 않은 비트 라인(BLn)에 전압(V2)이 인가된다. 선택되지 않은 비트 라인(BLn)은 시간 t1에서 시작되는 후속하는 제2 판독 동작에서 선택된 비트 라인이 된다. 시간 t1에서, 선택된 비트 라인(BLn)은 V5로 방전된다. 기생 커패시턴스로 인해, 선택된 비트 라인(BLn)의 전압은 시간 t3까지 안정화되지 않는다. 시간 t3 이후에, 제2 판독 동작을 위해 선택된 메모리 셀이 액세스되어 판독될 수 있다.
제1 판독 동작에서 선택되지 않은 비트 라인(BLn)이 V2로 충전될 때, 선택되지 않은 비트 라인(BLn+1 또는 BLn-1)은 V3로 충전된다. 일부 실시예에서, 전압 V1은 V3보다 작고 전압 V3은 V2보다 작다. 시간 t1 이후, 선택되지 않은 비트 라인(BLn+1 또는 BLn-1)의 전압 레벨은 비트 라인(BLn+2 또는 BLn-2)의 방전 및 비트 라인(BLn)의 방전에 의해 영향을 받는데, 이는 비트 라인(BLn+1 또는 BLn-1)의 전압 레벨을 낮추어 전압(V6)에 도달하게 한다.
도 16 및 도 17은 본 개시의 다양한 실시예에 따른, 도 13에 도시된 비트 라인 배열(500)에 기초한 예시적 판독 동작의 타이밍도를 도시한다. 일부 실시예에서 타이밍도는 제1 및 제2 판독 동작 동안 비트 라인(BLn±2, BLn 및 BLn±1)의 전압 궤적을 개략적으로 표시한다. 워드 라인과 같은 다른 라인의 전압 궤적은 생략된다. 도 16은 전압 궤적을 개별적으로 도시하는 반면, 도 17은 함께 중첩된 전압 궤적을 도시한다. 도 17에서, 비트 라인(BLn±2, BLn 및 BLn±1)의 전압 궤적은 각각 파선, 실선 및 점선으로 도시되어 있다. 도 16을 참조하면, 시간 t0 이전에 비트 라인의 전압은 V0(예컨대, 기준 전위 또는 접지)이다. 시간 t0에서, 제1 판독 동작이 시작되고, 선택된 비트 라인(BLn+2 또는 BLn-2)에 전압(V1)이 인가된다. 비트 라인(BLn+2 또는 BLn-2)의 전압 레벨이 V1으로 충전된 후, 선택된 메모리 셀이 액세스되어 판독될 수 있다. 제1 판독 동작이 종료되기 전과 후에, 선택된 비트 라인(BLn+2 또는 BLn-2)은 전압(예컨대, 기준 전위 또는 접지)으로 방전되지 않고, 예를 들어, 제1 판독 동작에서 선택된 메모리 셀이 판독된 후 및 제2 판독 동작이 시작된 후, 비트 라인(BLn+2 또는 BLn-2)은 전압(예컨대, V1 또는 V1 부근의 값)을 유지할 수 있다.
제1 판독 동작 동안, t0에서 선택되지 않은 비트 라인(BLn)에 전압(V2)이 인가된다. 선택되지 않은 비트 라인(BLn)은 시간 t1에서 시작되는 후속하는 제2 판독 동작에서 선택된 비트 라인이 된다. 시간 t1에서, 선택된 비트 라인(BLn)은 전압 V5로 방전된다. 비트 라인(BLn+2 또는 BLn-2)은 방전되지 않기 때문에, 도 14를 참조한 시나리오에 비해 기생 커패시턴스가 감소된다. 선택된 비트 라인(BLn)의 전압은 시간 t2에서 안정화된다. 시간 t2 이후에, 제2 판독 동작을 위해 선택된 메모리 셀이 액세스되어 판독될 수 있다.
제1 판독 동작에서 선택된 비트 라인(BLn)이 V2로 충전될 때, 선택되지 않은 비트 라인(BLn+1 또는 BLn-1)은 V3로 충전된다. 일부 실시예에서, 전압(V1)은 V3보다 작고 전압(V3)은 V2보다 작다. 시간 t1에서, 선택되지 않은 비트 라인(BLn+1 또는 BLn-1)의 전압 레벨은 비트 라인(BLn)의 방전에 의해 영향을 받아 불안정해지고 그런 다음 전압(V7)으로 낮아진다.
도 18은 본 개시의 다양한 실시예에 따른, 도 14 및 도 16에 도시된 2개의 예시적 판독 동작을 반영하는 타이밍도를 도시한다. 타이밍도는 제1 및 제2 판독 동작에서 비트 라인(BLn)의 전압 궤적을 개략적으로 표시한다. 도 14에 도시된 비트 라인(BLn)의 전압 궤적은 점선으로 표시되고, 도 16에 도시된 비트 라인(BLn)의 전압 궤적은 실선으로 표시된다. 도 18에 도시된 바와 같이, 비트 라인(BLn+2 또는 BLn-2)이 방전되지 않을 때, 비트 라인(BLn)의 전압은 시간 t2에서 안정화된다. 그러나, 메모리 셀이 판독된 후 비트 라인(BLn+2 또는 BLn-2)이 방전될 때, 비트 라인(BLn)의 전압은 t2보다 큰 시간 t3에서 안정화된다. 시간 t2와 t3 사이의 차이는 비트 라인(BLn+2 또는 BLn-2)이 방전되지 않기 때문에 감소된 시간이며, 이는 최악의 경우의 판독 시간이 단축되는 결과를 가져온다. 이와 같이, 3D 메모리 장치의 판독 시간이 개선될 수 있다.
표 1은 각각의 충전 시간의 예를 나타낸다. 표 1의 데이터는 비트 라인 배열(500)에 기초하여 계산될 수 있다. 제1 판독 동작에서는 비트 라인(BLn+2 또는 BLn-2)이 선택된 비트 라인이고, 후속하는 제2 판독 동작에서는 비트 라인(BLn)이 선택된 비트 라인이라고 가정한다. Iso는 페이지 버퍼 회로의 SO 노드 전류이다. Icell은 TSG와 BSG 사이의 채널에서의 메모리 셀 전류이다. 판독 동작에서, Iso와 Icell이 같거나 서로에 대해 거의 근접한 경우, 메모리 셀 감지는 정확한 것으로 간주될 수 있다. 표 1에서 보여주는 바와 같이, 제2 판독 동작에서 Iso와 Icell 사이의 비율이 70%일 때, 제1 판독 동작 후 비트 라인(BLn+2 또는 BLn-2)이 방전되지 않는 경우에 충전 시간은 10.8마이크로초이고, 제1 판독 동작 후 비트 라인(BLn+2 또는 BLn-2)이 방전되는 경우에 충전 시간은 13.5마이크로이다. 또한, 제2 판독 동작에서 Iso와 Icell 사이의 비율이 95%일 때, 비트 라인(BLn+2 또는 BLn-2)이 방전되지 않는 경우에 충전 시간은 23.4마이크로초이고, 비트 라인(BLn+2 또는 BLn-2)이 방전되는 경우에 충전 시간은 29.6마이크로초이다. 이와 같이, 비교 결과는 제1 판독 동작 후 비트 라인(BLn+2 또는 BLn-2)이 방전되지 않는 경우에 충전 시간이 감소됨을 보여준다. 따라서, 최악의 경우의 판독 시간 및 이에 따른 3D 메모리 장치의 판독 시간이 개선될 수 있다.
본 개시의 원리 및 구현은 본 명세서에서 특정 실시예를 사용하여 설명되지만, 전술한 실시예의 설명은 본 개시의 이해를 돕기 위한 것일 뿐이다. 또한, 전술한 서로 다른 실시예의 특징들이 결합되어 추가적인 실시예를 형성할 수 있다. 당업자는 본 개시의 사상에 따라 특정 구현 및 적용 범위에 대한 수정을 가할 수 있다. 따라서, 명세서의 내용은 본 개시에 대한 제한으로 해석되어서는 안 된다.
Claims (24)
- 3차원(3D) 메모리 장치를 동작시키기 위한 방법으로서,
3D 메모리 어레이의 제1 트랜지스터 스트링의 제1 메모리 셀을 감지하기 위해 제1 판독 동작을 수행하는 단계 ― 상기 제1 판독 동작을 수행하는 단계는,
제1 비트 라인에 제1 비트 라인 전압을 인가하는 단계와,
상기 제1 메모리 셀의 데이터 상태가 검출된 후, 상기 제1 비트 라인을 기본적으로 방전되지 않은 상태로 유지하거나, 상기 제1 비트 라인을 상기 제1 비트 라인 전압으로부터 상기 제1 비트 라인 전압의 전압 레벨의 절반보다 큰 특정 전압으로 부분적으로 방전시키는 단계를 포함함 ― 와,
상기 3D 메모리 어레이의 제2 트랜지스터 스트링의 제2 메모리 셀을 감지하기 위해 후속하는 제2 판독 동작을 수행하는 단계를 포함하는,
방법.
- 제1항에 있어서,
상기 제1 판독 동작을 수행하는 단계는,
제1 선택 라인에 제1 선택 전압을 인가하여, 상기 제1 트랜지스터 스트링 및 상기 제1 비트 라인에 접속된 제1 선택 게이트를 턴-온하는 단계와,
제2 선택 라인에 제2 선택 전압을 인가하여, 상기 제1 트랜지스터 스트링 및 공통 소스에 접속된 제2 선택 게이트를 턴-온하는 단계와,
상기 제1 메모리 셀에 접속된 워드 라인에 워드 라인 전압을 인가하는 단계와,
상기 제1 메모리 셀의 데이터 상태를 검출하는 단계를 더 포함하는,
방법.
- 제1항에 있어서,
상기 제1 판독 동작에서 제2 비트 라인에 선택 비트 라인 전압을 인가하는 단계와,
상기 제2 판독 동작에서 상기 제2 비트 라인에 제2 비트 라인 전압을 인가하는 단계를 더 포함하되,
상기 제2 비트 라인은 제3 선택 게이트를 통해 상기 제2 트랜지스터 스트링에 접속되는,
방법.
- 제3항에 있어서,
상기 선택 비트 라인 전압은 상기 제1 비트 라인 전압보다 높고, 상기 제2 비트 라인 전압과 상기 제1 비트 라인 전압은 동일한 값을 갖거나, 상기 제2 비트 라인 전압과 상기 제1 비트 라인 전압은 서로에 대해 실질적으로 가까운 값을 갖는,
방법.
- 제1항에 있어서,
상기 제1 메모리 셀 및 상기 제2 메모리 셀은 상기 3D 메모리 어레이의 동일한 행으로부터의 메모리 셀인,
방법.
- 제1항에 있어서,
상기 제1 메모리 셀 및 상기 제2 메모리 셀은 상기 3D 메모리 어레이의 동일한 페이지로부터의 메모리 셀인,
방법.
- 제1항에 있어서,
상기 제2 트랜지스터 스트링은 상기 제1 트랜지스터 스트링에 인접한,
방법.
- 제1항에 있어서,
상기 제2 트랜지스터 스트링은 중간 트랜지스터 스트링에 인접하고, 상기 중간 트랜지스터 스트링은 상기 제1 트랜지스터 스트링에 인접한,
방법.
- 제1항에 있어서,
상기 제1 판독 동작에서 복수의 제3 트랜지스터 스트링에 대응하는 복수의 제3 비트 라인에 제3 비트 라인 전압을 인가하는 단계를 더 포함하되,
상기 복수의 제3 트랜지스터 스트링 및 상기 제1 트랜지스터 스트링은 각각 동일한 페이지로부터의 적어도 하나의 메모리 셀을 포함하는,
방법.
- 제1항에 있어서,
상기 제1 판독 동작에서 복수의 제4 트랜지스터 스트링에 대응하는 복수의 제4 비트 라인에 제4 비트 라인 전압을 인가하는 단계를 더 포함하되,
상기 복수의 제4 트랜지스터 스트링 및 상기 제1 트랜지스터 스트링은 각각 동일한 행으로부터의 적어도 하나의 메모리 셀을 포함하는,
방법.
- 제1항에 있어서,
상기 후속하는 제2 판독 동작을 수행할 때, 상기 제1 비트 라인은 상기 제1 비트 라인 전압에서 유지되는,
방법.
- 3차원(3D) 메모리 장치로서,
3D 메모리 어레이의 복수의 메모리 셀과,
상기 메모리 어레이의 상기 복수의 메모리 셀의 데이터 상태를 감지하기 위한 페이지 버퍼와,
상기 복수의 메모리 셀에 액세스하기 위한 제어기를 포함하되,
상기 제어기는,
상기 3D 메모리 어레이의 제1 트랜지스터 스트링의 제1 메모리 셀을 감지하기 위해 제1 판독 동작을 수행하고 ― 상기 제1 판독 동작을 수행하는 것은,
제1 비트 라인에 제1 비트 라인 전압을 인가하는 것과,
상기 제1 메모리 셀의 데이터 상태가 검출된 후, 상기 제1 비트 라인을 기본적으로 방전되지 않은 상태로 유지하거나, 상기 제1 비트 라인을 상기 제1 비트 라인 전압으로부터 상기 제1 비트 라인 전압의 전압 레벨의 절반보다 큰 특정 전압으로 부분적으로 방전시키는 것을 포함함 ―,
상기 3D 메모리 어레이의 제2 트랜지스터 스트링의 제2 메모리 셀을 감지하기 위해 후속하는 제2 판독 동작을 수행하도록 구성되는,
3D 메모리 장치.
- 제12항에 있어서,
상기 제어기는 또한,
제1 선택 라인에 제1 선택 전압을 인가하여, 상기 제1 트랜지스터 스트링 및 상기 제1 비트 라인에 접속된 제1 선택 게이트를 턴-온하고,
제2 선택 라인에 제2 선택 전압을 인가하여, 상기 제1 트랜지스터 스트링 및 공통 소스에 접속된 제2 선택 게이트를 턴-온하고,
상기 제1 메모리 셀에 접속된 워드 라인에 워드 라인 전압을 인가하고,
상기 제1 메모리 셀의 데이터 상태를 검출하도록 구성되는,
3D 메모리 장치.
- 제12항에 있어서,
상기 제어기는 또한,
상기 제1 판독 동작에서 제2 비트 라인에 선택 비트 라인 전압을 인가하고,
상기 제2 판독 동작에서 상기 제2 비트 라인에 제2 비트 라인 전압을 인가하도록 구성되고,
상기 제2 비트 라인은 제3 선택 게이트를 통해 상기 제2 트랜지스터 스트링에 접속되는,
3D 메모리 장치.
- 제14항에 있어서,
상기 선택 비트 라인 전압은 상기 제1 비트 라인 전압보다 높고, 상기 제2 비트 라인 전압과 상기 제1 비트 라인 전압은 동일한 값을 갖거나, 상기 제2 비트 라인 전압과 상기 제1 비트 라인 전압은 서로에 대해 실질적으로 가까운 값을 갖는,
3D 메모리 장치.
- 제12항에 있어서,
상기 제1 메모리 셀 및 상기 제2 메모리 셀은 상기 3D 메모리 어레이의 동일 한 행으로부터의 메모리 셀인,
3D 메모리 장치.
- 제12항에 있어서,
상기 제1 메모리 셀 및 상기 제2 메모리 셀은 상기 3D 메모리 어레이의 동일한 페이지로부터의 메모리 셀인,
3D 메모리 장치.
- 제12항에 있어서,
상기 제2 트랜지스터 스트링은 상기 제1 트랜지스터 스트링에 인접한,
3D 메모리 장치.
- 제12항에 있어서,
상기 제2 트랜지스터 스트링은 중간 트랜지스터 스트링에 인접하고, 상기 중간 트랜지스터 스트링은 상기 제1 트랜지스터 스트링에 인접한,
3D 메모리 장치.
- 제12항에 있어서,
상기 제어기는 또한 상기 제1 판독 동작에서 상기 3D 메모리 어레이의 복수의 제3 트랜지스터 스트링에 대응하는 복수의 제3 비트 라인에 제3 비트 라인 전압을 인가하도록 구성되고,
상기 복수의 제3 트랜지스터 스트링 및 상기 제1 트랜지스터 스트링은 각각 동일한 페이지로부터의 적어도 하나의 메모리 셀을 포함하는,
3D 메모리 장치.
- 제12항에 있어서,
상기 제어기는 또한 상기 제1 판독 동작에서 상기 3D 메모리 어레이의 복수의 제4 트랜지스터 스트링에 대응하는 복수의 제4 비트 라인에 제4 비트 라인 전압을 인가하도록 구성되고,
상기 복수의 제4 트랜지스터 스트링 및 상기 제1 트랜지스터 스트링은 각각 동일한 행으로부터의 적어도 하나의 메모리 셀을 포함하는,
3D 메모리 장치.
- 제12항에 있어서,
상기 페이지 버퍼는, 상기 제1 비트 라인에 접속되어 상기 제1 메모리 셀의 데이터 상태를 검출하는 감지 구성요소를 포함하는,
3D 메모리 장치.
- 제12항에 있어서,
상기 3D 메모리 어레이는 층 스택을 통해 형성되고, 상기 층 스택은 서로 교대로 적층된 복수의 유전체 층 및 복수의 전도체 층을 포함하고, 상기 제1 트랜지스터 스트링 및 상기 제2 트랜지스터 스트링은 상기 복수의 유전체 층 및 상기 복수의 전도체 층을 관통하여 연장되는,
3D 메모리 장치.
- 제12항에 있어서,
상기 3D 메모리 장치는 3D NAND 메모리인,
3D 메모리 장치.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2021/076269 WO2022170480A1 (en) | 2021-02-09 | 2021-02-09 | Improving read time of three-dimensional memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230009509A true KR20230009509A (ko) | 2023-01-17 |
Family
ID=76337087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020227044044A KR20230009509A (ko) | 2021-02-09 | 2021-02-09 | 3차원 메모리 장치의 판독 시간을 개선하는 기법 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US11594284B2 (ko) |
| JP (2) | JP7447317B2 (ko) |
| KR (1) | KR20230009509A (ko) |
| CN (2) | CN112997253B (ko) |
| WO (1) | WO2022170480A1 (ko) |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2773665B2 (ja) * | 1994-12-28 | 1998-07-09 | ヤマハ株式会社 | 半導体記憶装置 |
| DE10116325A1 (de) * | 2001-04-02 | 2002-10-17 | Infineon Technologies Ag | Verfahren und Schaltungsanordnung für einen Speicher zur Reduzierung parasitärer Koppelkapazitäten |
| JP4287235B2 (ja) * | 2003-10-09 | 2009-07-01 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP4580784B2 (ja) * | 2005-03-09 | 2010-11-17 | 株式会社東芝 | 半導体記憶装置及びそのデータ読み出し方法 |
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| KR100894784B1 (ko) * | 2007-09-10 | 2009-04-24 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 프로그램 방법 |
| JP2009151886A (ja) * | 2007-12-21 | 2009-07-09 | Toshiba Corp | 半導体記憶装置 |
| JP4881401B2 (ja) * | 2009-03-23 | 2012-02-22 | 株式会社東芝 | Ｎａｎｄ型フラッシュメモリ |
| KR101012982B1 (ko) * | 2009-06-30 | 2011-02-10 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자의 동작 방법 |
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| US8369156B2 (en) * | 2010-07-13 | 2013-02-05 | Sandisk Technologies Inc. | Fast random access to non-volatile storage |
| KR20150127419A (ko) * | 2014-05-07 | 2015-11-17 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그것의 읽기 방법 |
| CN105469827B (zh) * | 2014-09-25 | 2019-12-31 | 旺宏电子股份有限公司 | 用于闪存的感测方法及其存储器元件 |
| KR102673490B1 (ko) * | 2016-11-28 | 2024-06-11 | 삼성전자주식회사 | 부분 읽기 동작을 수행하는 불휘발성 메모리 장치 및 그것의 읽기 방법 |
| US10268387B2 (en) * | 2017-01-04 | 2019-04-23 | Sandisk Technologies Llc | Meta-groups in non-volatile storage based on performance times |
| KR20180123610A (ko) * | 2017-05-08 | 2018-11-19 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그것의 동작 방법 |
| JP2020071892A (ja) * | 2018-10-31 | 2020-05-07 | キオクシア株式会社 | 半導体記憶装置 |
-
2021
- 2021-02-09 WO PCT/CN2021/076269 patent/WO2022170480A1/en active Application Filing
- 2021-02-09 CN CN202180000489.0A patent/CN112997253B/zh active Active
- 2021-02-09 CN CN202310234748.7A patent/CN116052743A/zh active Pending
- 2021-02-09 JP JP2022578911A patent/JP7447317B2/ja active Active
- 2021-02-09 KR KR1020227044044A patent/KR20230009509A/ko not_active Application Discontinuation
- 2021-03-25 US US17/212,416 patent/US11594284B2/en active Active
-
2023
- 2023-01-19 US US18/156,955 patent/US20230154548A1/en active Pending
-
2024
- 2024-02-28 JP JP2024028763A patent/JP2024052883A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN112997253A (zh) | 2021-06-18 |
| CN112997253B (zh) | 2023-05-02 |
| WO2022170480A1 (en) | 2022-08-18 |
| JP2023531030A (ja) | 2023-07-20 |
| CN116052743A (zh) | 2023-05-02 |
| US11594284B2 (en) | 2023-02-28 |
| US20220254417A1 (en) | 2022-08-11 |
| JP2024052883A (ja) | 2024-04-12 |
| JP7447317B2 (ja) | 2024-03-11 |
| US20230154548A1 (en) | 2023-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal |