CN112820330A - 3d存储器件的编程方法 - Google Patents

Abstract

本申请公开了一种3D存储器件的编程方法，包括：在预充电阶段，经由位线提供预充电压以提高多个存储晶体管的沟道区电压；以及在编程阶段，在多个存储晶体管中的选定存储晶体管的栅极导体上施加编程电压以写入数据，在多个存储晶体管中的未选定存储晶体管的栅极导体上施加导通电压以减小编程干扰，其中，多个存储晶体管中的未选定存储晶体管包括与选定存储晶体管紧邻的第一组存储晶体管，在预充电阶段，在第一组存储晶体管的栅极导体上施加预充电偏置电压以减小沟道区的电子浓度。该编程方法可以抑制选定存储晶体管的编程电压对未选定存储晶体管的编程干扰。

Description

3D存储器件的编程方法

技术领域

本发明涉及存储器技术，特别涉及3D存储器件的编程方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在一种示例的3D存储器件中，多个存储单元串按照二维阵列排布，每个存储单元串连接在源线和位线之间，并且包括在垂直方向上堆叠的多个存储单元，因此，多个存储单元串共同形成按照三维阵列排布的多个存储单元。每个存储单元包括栅极导体、沟道区、以及夹在二者之间的隧穿介质层、电荷存储层和阻挡介质层。采用编程方法在选定存储单元中写入数据，例如，在电荷存储层中注入电荷以获得逻辑0，或者从电荷存储层中清除电荷以获得逻辑1。存储单元串包括共用沟道柱的多个存储单元。在编程操作中，不仅在选定存储单元的栅极导体上施加编程电压以实现数据写入，而且在未选定存储单元的栅极导体上施加导通电压以抑制编程。存储晶体管的栅极导体上施加的栅极电压经由栅介质在沟道柱中产生耦合电压。

在3D存储器件中，提高沟道柱中的耦合电压，可以抑制对未选定存储晶体管的编程干扰(即，非有意编程)。耦合电压越大，对未选定存储晶体管的编程干扰越小，抑制效果越好。因此，期待进一步在存储单元串中提高沟道柱中的耦合电压，以减小对未选定存储晶体管的编程干扰。

发明内容

鉴于上述问题，本发明的目的在于提供一种3D存储器件的编程方法，在选定存储晶体管紧邻的第一组存储晶体管的栅极导体上施加预充电偏置电压以提高沟道区的耦合电压，从而减少编程干扰。

根据本发明的一方面，提供一种3D存储器件的编程方法，所述3D存储器件包括多个存储单元串，每个存储单元串包括共用沟道柱的多个存储晶体管，所述沟道柱的顶端连接至位线且底端经由源区连接至源极线，所述编程方法包括：在预充电阶段，经由所述位线提供预充电压以提高所述多个存储晶体管的沟道区电压；以及在编程阶段，在所述多个存储晶体管中的选定存储晶体管的栅极导体上施加编程电压以写入数据，在所述多个存储晶体管中的未选定存储晶体管的栅极导体上施加导通电压以减小编程干扰，其中，所述未选定存储晶体管包括与所述选定存储晶体管紧邻的第一组存储晶体管，在所述第一组存储晶体管的栅极导体上施加预充电偏置电压以减小沟道区的电子浓度。

优选地，所述编程方法为正序编程方法，从所述存储单元串中底部层面的存储晶体管至顶部层面的存储晶体管逐层向上编程，所述第一组存储晶体管包括所述选定存储晶体管下部紧邻的多个存储晶体管；其中，所述未选定存储晶体管还包括第二组存储晶体管，所述第二组存储晶体管包括所述未选定存储晶体管中除所述第一组存储晶体管之外的多个存储晶体管。

优选地，所述第一组存储晶体管的数量为1至6个。

优选地，在所述预充电阶段，在所述第二组存储晶体管的栅极导体上施加零电压。

优选地，所述预充电偏置电压小于等于所述预充电电压。

优选地，在所述编程阶段，在所述第一组存储晶体管的栅极导体上施加第一导通电压，在所述第二组存储晶体管的栅极导体上施加第二导通电压，所述第一导通电压大于所述第二导通电压且小于所述编程电压。

优选地，所述存储单元串还包括位于顶端的第一选择晶体管和位于底端的第二选择晶体管，所述多个存储晶体管位于所述第一选择晶体管和所述第二选择晶体管之间，经由所述第一选择晶体管连接至所述位线，经由所述第二晶体管连接至所述源区，

在所述预充电阶段，所述第一选择晶体管和所述第二选择晶体管导通，在所述编程阶段，所述第一选择晶体管和所述第二选择晶体管关断。

优选地，在所述编程阶段，所述选定存储晶体管的有效栅电压等于所述编程电压与所述选定存储晶体管的沟道区的耦合电压的差值，并且大于隧穿电压。

优选地，在所述编程阶段，所述未选定存储晶体管的有效栅电压等于所述导通电压与所述未选定存储晶体管的沟道区的耦合电压的差值，并且小于隧穿电压。

优选地，所述编程方法还包括在所述编程阶段之后的校验阶段，其中，在所述存储单元串的所述多个存储晶体管的栅极导体上施加校验电压以读取数据。

优选地，在所述校验阶段经由所述存储单元串的位线读取数据。

优选地，包括重复多次的预充电阶段和编程阶段。

根据本发明实施例的3D存储器件的编程方法，在预充电阶段对于紧邻选定存储晶体管的第一组存储晶体管的栅极导体施加预充电偏置电压，在经由存储单元串的位线对沟道区进行预充电时，经由第一组存储晶体管对位于第一组存储晶体管下方的第二组存储晶体管进行预充电。对存储单元串的沟道区预充电可以有效减少沟道区中的电子浓度，并且可以减少导通电压波形下降沿对沟道区造成的负升压(negative boost)。

在对选定存储晶体管的编程阶段，经过预充电的第一组存储晶体管可以提高沟道区的耦合电压，因而减少编程阶段对未选定存储晶体管的编程干扰。

在优选的实施例中，所述未选定存储晶体管包括第一组存储晶体管和第二组存储晶体管。所述第一组存储晶体管包括所述选定存储晶体管下部紧邻的多个存储晶体管。在编程阶段中，第一组存储晶体管和第二组存储晶体管的栅极导体分别施加第一导通电压和第二导通电压，并且所述第一导通电压高于所述第二导通电压，且小于选定存储晶体管的编程电压。对于不同阈值电压的未选定存储晶体管均可以获得一致的有效栅电压，因而可以避免未选定存储晶体管的阈值电压波动对于有效栅电压的影响，进一步减少编程阶段对未选定存储晶体管的编程干扰。

在优选的实施例中，采用正序编程，可以减小编程阶段对已编程过的第一组存储晶体管的编程干扰。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。

图2示出3D存储器件的透视图。

图3和4分别示出根据现有技术的3D存储器件的结构示意图及其编程方法的波形图。

图5和6分别示出根据本发明实施例的3D存储器件的结构示意图及其编程方法的波形图。

图7示出3D存储器件的正序编程方法中沟道区电势的分布曲线。

图8示出3D存储器件的正序编程方法中未选定存储晶体管的阈值电压漂移曲线。

具体实施方式

以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。

本发明中描述的“上方”，是指位于基板平面的上方，可以是指材料之间的直接接触，也可以是间隔设置。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

本发明可以各种形式呈现，以下将描述其中一些示例。

在具体的应用中，存储单元阵列由阵列排布的存储单元串组成，其中，每一层中各行的存储单元连接于同一条字线(WL，Word Line)，每一列中的存储单元串连接到同一条位线(BL，Bit Line)上。通过选择存储单元阵列中相应的字线和位线，可以选择相应的存储单元。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。

如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道区111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道区111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。

在该实施例中，沟道区111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道区111用于提供控选择晶体管和存储晶体管的沟道区，沟道区111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道区111可以是N型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道区111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道区111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。

在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道区111和阻挡介质层114。在沟道柱110中，沟道区111提供多个晶体管的源漏区和沟道区。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的半导体层和阻挡介质层以及存储晶体管M1至M4的半导体层和阻挡介质层。

图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。

在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

在3D存储器件200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体121、122和123。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。

沟道柱110的内部结构如图1b所示，在此不再进行详细说明。沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。

第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)102分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。

存储晶体管M1和M4的栅极导体121分别连接至相应的字线。如果存储晶体管M1和M4的栅极导体121由栅线缝隙161分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。

第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管Q2的栅极导体123由栅线缝隙161分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。

图3和4分别示出根据现有技术的3D存储器件的结构示意图及其编程方法的波形图。

参见图2和图3，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。栅叠层结构包括多个栅极导体。在沟道柱的中间部分，沟道柱包括沟道区以及夹在栅极导体和沟道区之间的隧穿介质层、电荷存储层和阻挡介质层，从而形成多个存储晶体管。在沟道柱的两端，沟道柱包括沟道区以及夹在栅极导体和沟道区之间的阻挡介质层，从而分别形成第一选择晶体管Q1和第二选择晶体管Q2。存储晶体管的栅极导体连接至相应的字线。沟道柱110的顶端连接至位线BL，底端经由源区11连接源极线SL。

参见图4，3D存储器件的编程方法包括多个连续的预充电、编程和校验阶段。在预充电阶段中，对各个存储晶体管的沟道区进行预充电以减少沟道区的电子浓度。在编程阶段中，在选定存储晶体管的栅极导体上施加编程电压以写入数据。在校验阶段中，在所述存储单元串的存储晶体管的栅极导体上施加校验电压以读取数据。例如，经由存储单元串的位线施加预充电电压，经由选定存储晶体管的相应字线施加编程电压或检验电压，经由存储单元串的位线读取数据。

目前3D存储器件一般采用正序编程方法，其中，正序编程方法包括从底部层面的存储晶体管至顶部层面的存储晶体管逐层向上编程。

在预充电阶段，存储晶体管的栅极导体经由各自的字线接收零电压。所有存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2导通，在位线BL上施加预充电电压。预充电电压经由位线BL施加到存储单元串110的沟道区，使得沟道区达到预充电电压。由于沟道区的预充电，存储单元串110中的各个存储晶体管的有效栅电压均小于隧穿电压，因而可以抑制编程。

在编程阶段，第一选择晶体管Q1和第二选择晶体管Q2关断，使得存储单元串110的沟道区浮空。选定存储晶体管Ms的栅极导体经由相应的字线WLs接收编程电压VPGM，未选定存储晶体管Mx的栅极导体经由相应的字线WLx以接收导通电压VPASS。在导通电压VPASS的上升过程中，未选定存储晶体管Mx的沟道区产生耦合电压Vcouple。未选定存储晶体管Mx的有效栅电压为导通电压VPASS与耦合电压Vcouple的差值，选定存储晶体管Ms的有效栅电压为编程电压VPGM与耦合电压Vcouple的差值。如果选择合适的编程电压VPGM和导通电压VPASS，则选定存储晶体管Ms的有效栅电压超过隧穿电压，因此可以进行编程。由于未选定存储晶体管Mx的有效栅电压小于隧穿电压，因此可以抑制编程。沟道柱110中的耦合电压Vcouple越大，则对未选定存储晶体管Mx的编程干扰越小，抑制效果越好。

在正序编程中，经由存储单元串110的位线对沟道区进行预充电，可以提高编程阶段非选择串中沟道区的耦合电压。然而，在预充电阶段，与选定存储晶体管相邻的下部未选定存储晶体管的阈值电压Vth过高而难以导通，从而阻挡经由位线对下部未选定存储晶体管的沟道区的预充电，使得下部未选定存储晶体管的编程抑制效果劣化。

图5和6分别示出根据本发明实施例的3D存储器件的结构示意图及其编程方法的波形图。

参见图5，该实施例的存储单元串200的结构与图3所示的现有技术的存储单元串100的结构相同，对此不再详述。

参见图6，3D存储器件的编程方法包括多个连续的预充电、编程和校验阶段。在预充电阶段中，对各个存储晶体管的沟道区进行预充电以提高沟道区耦合电压。在编程阶段中，在选定存储晶体管的栅极导体上施加编程电压以写入数据。在校验阶段中，在所述存储单元串的存储晶体管的栅极导体上施加校验电压以读取数据。例如，经由存储单元串的位线施加预充电电压，经由选定存储晶体管的相应字线施加编程电压或检验电压，经由存储单元串的位线读取数据。

该3D存储器件的编程方法采用正序编程方法，从底部层面的存储晶体管至顶部层面的存储晶体管逐层向上编程。

该3D存储器件的存储单元串包括选定存储晶体管Ms、以及第一组存储晶体管My和第二组存储晶体管Mx。第一组存储晶体管My包括在选定存储晶体管Ms下方紧邻的多个未选定存储晶体管，第二组存储晶体管Mx包括在选定存储晶体管Ms下方远离的多个未选定存储晶体管以及在选定存储晶体管Ms上方的多个未选定存储晶体管。第一组存储晶体管My夹在第二组存储晶体管Mx的上部未选定存储晶体管和下部未选定存储晶体管之间，且与选定存储晶体管紧邻。优选地，第一组存储晶体管My的数量为1至6个。

在预充电阶段，第一组存储晶体管My的栅极导体经由各自的字线接收预充电偏置电压VBIAS，第二组存储晶体管Mx的栅极导体经由各自的字线接收零电压。第一选择晶体管Q1和第二选择晶体管Q2导通，在位线BL上施加预充电电压VCHG。预充电偏置电压VBIAS小于等于预充电电压VCHG。第一组存储晶体管My的阈值电压Vth高，在该实施例中，第一组存储晶体管My的栅极导体上施加的预充电偏置电压VBIAS，经由位线施加的预充电电压对第一组存储晶体管My和第二组存储晶体管Mx进行预充电。预充电电压经由位线施加到存储单元串110的沟道区，使得沟道区达到预充电电压。由于沟道区的预充电，存储单元串110中的各个存储晶体管的有效栅电压均小于隧穿电压，因而可以抑制编程。

在编程阶段，第一选择晶体管Q1和第二选择晶体管Q2关断，使得存储单元串110的沟道区浮空，此时存储单元串100为非选择串。选定存储晶体管Ms的栅极导体经由相应的字线WLs接收编程电压VPGM，第一组存储晶体管My的栅极导体经由相应的字线WLy接收第一导通电压VPASSH，第二组存储晶体管Mx的栅极导体经由相应的字线WLx以接收导通电压VPASS。在该实施例中，VPGM>VPASSH>VPASS。在导通电压VPASS的上升过程中，第一组存储晶体管My和第二组存储晶体管Mx的沟道区产生耦合电压Vcouple。第一组存储晶体管My的有效栅电压为第一导通电压VPASSH与耦合电压Vcouple的差值，第二组存储晶体管Mx的有效栅电压为第二导通电压VPASS与耦合电压Vcouple的差值，选定存储晶体管Ms的有效栅电压为编程电压VPGM与耦合电压Vcouple的差值。如果选择合适的编程电压VPGM、第一导通电压VPASSH和第二导通电压VPASS，则选定存储晶体管Ms的有效栅电压超过隧穿电压，因此可以对选定存储晶体管Ms进行编程。由于第一组存储晶体管My、第二组存储晶体管Mx的有效栅电压小于隧穿电压，因此可以抑制编程。沟道柱110中的耦合电压Vcouple越大，则对第一组存储晶体管My和第二组存储晶体管Mx的编程干扰越小，抑制效果越好。

在根据本实施例的正序编程方法中，在预充电阶段对于紧邻选定存储晶体管的第一组存储晶体管的栅极导体施加预充电偏置电压，在经由存储单元串110的位线对沟道区进行预充电时，经由第一组存储晶体管对位于第一组存储晶体管下方的未选定存储晶体管的沟道区进行预充电。对存储单元串的沟道区预充电可以有效减少沟道区中的电子浓度，并且可以减少导通电压波形下降沿对沟道区造成的负升压(negative boost)。在对选定存储晶体管的编程阶段，经过预充电的未选定存储晶体管可以提高沟道区的耦合电压，因而减少编程阶段对未选定存储晶体管的编程干扰。在编程阶段中，在第一组存储晶体管My的栅极导体上施加第一导通电压，在第二组存储晶体管Mx的栅极导体上施加第二导通电压，第一导通电压大于第二导通电压且小于选定存储晶体管的编程电压。对于不同阈值电压的未选定存储晶体管均可以获得一致的有效栅电压，因而可以避免未选定存储晶体管的阈值电压波动对于有效栅电压的影响，进一步减少编程阶段对未选定存储晶体管的编程干扰。

图7示出3D存储器件的正序编程方法中沟道区电势的分布曲线。该沟道区电势的分布曲线为图5所示3D存储器件的仿真结果。该编程方法为正序编程方法，从存储单元串的底端计算存储晶体管的序号。

在分布曲线的计算中，假设第n个存储晶体管为选定存储晶体管，第n+1为上部存储晶体管，第n-1个存储晶体管为下部存储晶体管。

在编程阶段，在选定存储晶体管的栅极导体上施加编程电压VPGM，在所有的未选定晶体管的栅极导体上施加相同的导通电压VPASS。在下部存储晶体管的阈值电压较低时，可以获得较高的沟道区电势(如位置a1标示)，在靠近源区的下部存储晶体管中可以获得较高的电子浓度(如位置a2标示)。该位置a2的电子深度对位于a1的沟道区电势造成影响。

在根据本发明实施例的正序编程方法中，基于相同的原理，可以用于获得存储单元串的未选定存储晶体管的耦合电压分布。将紧邻选定存储晶体管的第n-1至n-i(其中，i为1-6之间的任意整数)个存储晶体管作为第一组存储晶体管。

在预充电阶段，在第一组存储晶体管的栅极导体上施加预充电偏置电压，使得第一组存储晶体管的阈值电压Vth较高时仍然可以将预充电电压从位线传导到位于第一组存储晶体管下方的第二组存储晶体管，从而降低位于第一组存储晶体管下方的第二组存储晶体管的电子浓度。

在编程阶段，将第一组存储晶体管的导通电压设置为高于其余未选定存储晶体管的导通电压，从而在第一组存储晶体管的沟道区中构建出图7所示的沟道区电势，因而可以提高第一组存储晶体管的沟道区的耦合电压，从而减少选定存储晶体管的编程阶段对未选定存储晶体管的编程干扰。

图8示出3D存储器件的正序编程方法中未选定存储晶体管的阈值电压漂移曲线。该沟道区电势的分布曲线为图5所示3D存储器件的仿真结果。该编程方法为正序编程方法，从存储单元串中的选定存储晶体管计算未选定存储晶体管的序号。

可以看出，在非选择串中选定存储晶体管的下方，随着与选定存储晶体管的距离增大，选定存储晶体管的编程阶段会对未选定存储晶体管造成编程干扰，该编程干扰对下部存储晶体管的阈值电压Vth的影响逐渐减小。

在根据本发明实施例的正序编程方法中，基于相同的原理，随着与选定存储晶体管的距离增大，选定存储晶体管的编程阶段对上部存储晶体管的阈值电压Vth的影响逐渐减小。因此，将紧邻选定存储晶体管的第n-1至n-i(其中，i为1-6之间的任意整数)个存储晶体管作为第一组存储晶体管。

在存储单元串中，将选定存储晶体管下方紧邻的第一组存储晶体管的第一导通电压设置为高于其余未选定存储晶体管的第二导通电压，且小于选定存储晶体管的编程电压，则对于不同阈值电压的未选定存储晶体管均可以获得一致的有效栅电压，因而可以避免未选定存储晶体管的阈值电压波动对于有效栅电压的影响，进一步抑制选定存储晶体管的编程阶段对未选定存储晶体管的编程干扰。在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (12)

1.一种3D存储器件的编程方法，所述3D存储器件包括多个存储单元串，每个存储单元串包括共用沟道柱的多个存储晶体管，所述沟道柱的顶端连接至位线且底端经由源区连接至源极线，所述编程方法包括：

在预充电阶段，经由所述位线提供预充电压以提高所述多个存储晶体管的沟道区电压；以及

在编程阶段，在所述多个存储晶体管中的选定存储晶体管的栅极导体上施加编程电压以写入数据，在所述多个存储晶体管中的未选定存储晶体管的栅极导体上施加导通电压以减小编程干扰，

其中，所述未选定存储晶体管包括与所述选定存储晶体管紧邻的第一组存储晶体管，在所述第一组存储晶体管的栅极导体上施加预充电偏置电压以减小沟道区的电子浓度。

2.根据权利要求1所述的编程方法，其特征在于，所述编程方法为正序编程方法，从所述存储单元串中底部层面的存储晶体管至顶部层面的存储晶体管逐层向上编程，所述第一组存储晶体管包括所述选定存储晶体管下部紧邻的多个存储晶体管；

其中，所述未选定存储晶体管还包括第二组存储晶体管，其中，所述第二组存储晶体管包括所述未选定存储晶体管中除所述第一组存储晶体管之外的多个存储晶体管。

3.根据权利要求2所述的编程方法，其中，所述第一组存储晶体管的数量为1至6个。

4.根据权利要求2所述的编程方法，其中，在所述预充电阶段，在所述第二组存储晶体管的栅极导体上施加零电压。

5.根据权利要求2所述的编程方法，其中，所述预充电偏置电压小于等于所述预充电电压。

6.根据权利要求2所述的编程方法，其中，在所述编程阶段，在所述第一组存储晶体管的栅极导体上施加第一导通电压，在所述第二组存储晶体管的栅极导体上施加第二导通电压，所述第一导通电压大于所述第二导通电压且小于所述编程电压。

7.根据权利要求2所述的编程方法，其中，所述存储单元串还包括位于顶端的第一选择晶体管和位于底端的第二选择晶体管，所述多个存储晶体管位于所述第一选择晶体管和所述第二选择晶体管之间，经由所述第一选择晶体管连接至所述位线，经由所述第二晶体管连接至所述源区，

在所述预充电阶段，所述第一选择晶体管和所述第二选择晶体管导通，在所述编程阶段，所述第一选择晶体管和所述第二选择晶体管关断。

8.根据权利要求2所述的编程方法，其中，在所述编程阶段，所述选定存储晶体管的有效栅电压等于所述编程电压与所述选定存储晶体管的沟道区的耦合电压的差值，并且大于隧穿电压。

9.根据权利要求2所述的编程方法，其中，在所述编程阶段，所述未选定存储晶体管的有效栅电压等于所述导通电压与所述未选定存储晶体管的沟道区的耦合电压的差值，并且小于隧穿电压。

10.根据权利要求2所述的编程方法，其中，还包括在所述编程阶段之后的校验阶段，其中，在所述存储单元串的所述多个存储晶体管的栅极导体上施加校验电压以读取数据。

11.根据权利要求10所述的编程方法，其中，在所述校验阶段经由所述存储单元串的位线读取数据。

12.根据权利要求2所述的编程方法，其中，包括重复多次的预充电阶段和编程阶段。

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