CN106449644B - 非易失性存储器体元件及其制作方法 - Google Patents
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Abstract
本发明公开了一种非易失性存储器体元件及其制作方法，尤其是一种增进非易失性存储器元件写入效能的方法与装置。在一些实施例中，此非易失性存储器元件包括具有多个叠层的非易失性存储单元立体阵列。其中，每一个叠层包括多个耦接至位线的NAND非易失性存储单元串行、多条串行选择线和多条字线。这些串行选择线和字线与NAND非易失性存储单元串行直交排列。字线在NAND非易失性存储单元串行的表面与字线之间的交叉点上，构建出前述的非易失性存储单元。每一条串行选择线更包含多个串行选择线晶体管，用来将这些串行选择线耦接至对应的NAND非易失性存储单元串行。其中，至少有一条第一串行选择线被构建来接收第一电压以及一条第二串行选择线被构建来接收第二电压，且第二串行选择线比较靠近字线。
Description
技术领域
本发明的实施例是有关于一种非易失性存储器元件(non-volatile memorydevices)，特别是有关于一种内部具有由多层存储单元平面层(multiple planes ofmemory cells)所排列而成的立体阵列(three-dimension 3D array)的高密度非易失性存储器元件。
背景技术
半导体元件一般可被分类为需要以电力保持所储存的数据的易失性半导体元件，以及在电源移除之后仍可保存数据的非易失性半导体元件。闪存元件是非易失性半导体元件的一种案例。其一般包括由行与列所编排成的存储单元矩阵。在矩阵中的每一个存储单元包含一个具有栅极、漏极和源极的晶体管结构，以及定义于漏极和源极之间的通道。每一个存储单元是形成于字线与位线的重叠处(intersection)。其中，栅极连接至字线；漏极连接至位线；且源极与后续接地的源极线连接。传统快闪存储单元的栅极一般会包含具有控制栅和浮置栅的双栅极结构(dual-gate structure)。其中浮置栅悬浮(suspense)于两个氧化层之间，藉以捕捉写入存储单元中的电子。
闪存元件可以再区分为与非门(以下简称NAND)和或非门(以下简称NOR)闪存元件。其中，与非门闪存元件，一般可以提供较快的写入和擦除速度。这有一大部分是导因于他的串连结构(serialized structure)，可使写入和擦除操作可以在整体的存储单元串行(strings)上进行。
然而，随着与非门闪存元件的使用大幅增加，在某些市场中高效能的读取操作和数据保存(data retention)变得比写入效能更重要。例如除了这些市场外，游戏卡和自动化的全球定位(GPS)系统需要高的较读取次数(read cycles)和较佳的数据保存效能。因此，对于表现出较佳数据保存和读取性能，同时保持较快写入和擦除速度的与非门闪存元件的需求正在逐渐成长中。
与非门闪存元件是使用傅勒-诺得翰隧穿(Fowler-Nordheim tunneling)的方式，来进行存储单元写入，可通过基材和字线之间的高压(或电位)降，将电子从基材拉入浮置栅极，并填充其能陷(traps)。当电子填充了这些能陷时，氧化层和浮置栅极之间的势垒(potential barrier)增加。当进一步的写入操作继续进行，如先前的写入操作一样施加给存储单元相同的电荷，增加的氧化层势垒会降低写入操作中加入浮置栅极中的电荷量，因而使存储器元件具有较高的阈值电压。
一些改善效能的尝试已针对防止存储单元干扰的方向着手。特别是针对闪存元件的存储器容易因为重复的写入擦除操作而随时间增加而损坏，进而干扰(disturbs)到未经写入擦除操作的存储单元。例如在一条被选取的字线中对一个存储单元进行写入操作时，将写入电压(Vpgm)施加于被选取的字线，同时将通路电压(Vpass)施加于未被选取的字线。其中，施加至未被选取字线的通路电压Vpass必须够高，使升压(boost)也高到足以持续整个写入操作。同时又因过高而增加被选取的存储单元串行中多个存储单元同时受到写入操作的机率。
因此，为了防止干扰的发生。有一些努力尝试通过将通路电压降低至较不会造成读取干扰的程度，来调整非易失性存储器元件的操作条件。然而，要降低通路电压必须降低写入验证(program verify，PV)电压临界值，以维持相似的通路电压裕度(voltagewindow)(可防止大部分读取写入干扰的通路电压降范围)。降低通路电压将会阻碍非易失性存储器元件的存储器操作裕度(memory window)。
因此，有需要增加该技术领域中非易失性存储器元件的写入操作效能。
发明内容
根据本发明的实施例，提供一种非易失性存储器元件，可防止写入干扰发生，并扩大存储器操作裕度。其中，此非易失性存储器元件包含多条串行选择线。
如前所述，在写入操作中，与非门闪存元件中共享字线的未被选取位线，会有无预期的电子被同时拉进浮置栅极中。且当当电子填充了这些能陷时，氧化层的势垒将会增加，最后写入操作将造成状态为″1”的存储单元具有较高阈值电压。为了抵消这种影响，此处所揭露的实施例对存储单元施加一个耦合效性(coupling effect)，藉以增加被选取的存储单元串行的基材的电位。通过抵消在写入操作中施加于字线的高写入电压(Vpgm)，这种机制可以增进存储单元保存数据的持续时间，并继续提供准确的读取效能。
在一些实施例中，可以提供控制非易失性存储器元件的装置。此一装置包括一个由多个非易失性存储单元构成的立体阵列。这个立体阵列包括多个叠层，每一个叠层包括(1)多条NAND非易失性存储单元串行；每一条NAND非易失性存储单元串行耦接至一条位线。(2)多条串行选择线(string select lines，SSL)以及一条或多条字线。这些多条串行选择线以及一条或多条字线与前述的多条NAND非易失性存储单元串行直交排列(arrangedorthogonally)。前述的一条或多条字线会在多个叠层的表面与一条或多条字线之间的交叉点(cross points)上，构建出前述的多个非易失性存储单元。每一条串行选择线包含多个串行选择线(SSL)晶体管，用来将这些串行选择线耦接至对应的NAND非易失性存储单元串行。其中，至少有一条第一串行选择线被构建来接收第一电压以及一条第二串行选择线被构建来接收第二电压，且第二串行选择线比较靠近前述的一条或多条字线。
在一些实施例之中，此一装置更包括一个控制电路，构建来写入(抑制)(programinhibit)共享字线但未共享位线的存储单元，其是通过对第一串行选择线施加第一电压，对第二串行选择线施加第二电压当位线具有不同的偏压。其中，第二串行选择线比较靠近前述的条字线；第一电压为0；第二电压低于工作电压(VDD)且大于0。
在一些实施例之中，此一装置更包括一个控制电路，构建来写入(抑制)共享字线且共享位线的存储单元，其是通过对第一串行选择线晶体管施加第一电压，对第二串行选择线施加第二电压当位线具有工作电压VDD。其中，第二串行选择线比较靠近前述的字线；第一电压为工作电压VDD；第二电压低于工作电压VDD且大于0。
在一些实施例之中，此一装置更包括一个控制电路，构建来写入(抑制)共享字线且共享位线的存储单元，其是通过对第一串行选择线晶体管施加第一电压，对第二串行选择线施加第二电压当位线的电压为0。其中，第二串行选择线比较靠近前述的字线；第一电压为0；第二电压低于工作电压VDD且大于0。
在一些实施例之中，非易失性存储器元件可以是包含有基材和多个贯穿孔的垂直通道型立体半导体存储器元件(vertical channel-type three-dimensionalsemiconductor memory device)。
在一些实施例之中，每一条NAND非易失性存储单元串行与一条偶数位线或一条奇数位线链接(being associated with)。且每一条和偶数位线链接的NAND非易失性存储单元串行，可独立于和奇数位线链接的NAND非易失性存储单元串行之外来进行写入。
在一些实施例之中，非易失性存储器元件包括闪存。在一些实施例之中，非易失性存储器元件包括NAND闪存。在一些实施例之中，此装置更包括立体NAND元件。此立体NAND元件包括通过n型掺质注入所形成的n型掺杂基材、p型掺杂基材及无掺杂基材其中至少一者。
在一些实施例之中，可以提供一种非易失性存储器元件。此非易失性存储器元件包括由多个非易失性存储单元所构成的立体阵列。此立体阵列包括多个叠层，每一个叠层包括(1)多条NAND非易失性存储单元串行；每一条NAND非易失性存储单元串行耦接至一条位线。(2)多条串行选择线以及一条或多条字线。这些多条串行选择线以及一条或多条字线与前述的多条NAND非易失性存储单元串行直交排列。前述一条或多条字线会在多个叠层的表面与前述一条或多条字线之间的交叉点上，构建出前述的多个非易失性存储单元。每一条串行选择线包含多个串行选择线晶体管，用来将这些串行选择线耦接至对应的NAND非易失性存储单元串行。其中，至少有一条第一串行选择线被构建来接收第一电压以及一条第二串行选择线被构建来接收第二电压，且第二串行选择线比较靠近前述的一条或多条字线。
在一些实施例之中，非易失性存储器元件更包括一个控制电路，构建来写入(抑制)共享字线但未共享位线的存储单元，其是通过对第一串行选择线施加第一电压，对第二串行选择线施加第二电压当位线具有不同的偏压。其中，第二串行选择线比较靠近前述的字线；第一电压为0；第二电压低于工作电压VDD且大于0。
在一些实施例之中，非易失性存储器元件更包括一个控制电路，构建来写入(抑制)共享字线且共享位线的存储单元，其是通过对第一串行选择线晶体管施加第一电压，对第二串行选择线施加第二电压当位线具有工作电压VDD。其中，第二串行选择线比较靠近前述的字线；第一电压为工作电压VDD；第二电压低于工作电压VDD且大于0。
在一些实施例之中，非易失性存储器元件更包括一个控制电路，构建来写入(抑制)共享字线且共享位线的存储单元，其是通过对第一串行选择线晶体管施加第一电压，对第二串行选择线施加第二电压当位线的电压为0。其中，第二串行选择线比较靠近前述的字线；第一电压为0；第二电压低于工作电压VDD且大于0。
在一些实施例之中，非易失性存储器元件可以是包含有基材和多个贯穿孔的垂直通道型立体半导体存储器元件。
在一些实施例之中，每一条NAND非易失性存储单元串行与一条偶数位线或一条奇数位线链接。且每一条和偶数位线链接的NAND非易失性存储单元串行，可独立于和奇数位线链接的NAND非易失性存储单元串行之外来进行写入。
在一些实施例之中，非易失性存储器元件包括闪存。在一些实施例之中，非易失性存储器元件包括NAND闪存。在一些实施例之中，此装置更包括立体NAND元件。此立体NAND元件包括通过n型掺质注入所形成的n型掺杂基材、p型掺杂基材或无掺杂基材其中至少一者。
在一些实施例之中，可以提供一种非易失性存储器元件的控制方法。此一方法包括提供一种非易失性存储器元件，其包括由多个非易失性存储单元所构成的立体阵列。此立体阵列包括多个叠层，每一个叠层包括(1)多条NAND非易失性存储单元串行；每一条NAND非易失性存储单元串行耦接至一条位线。(2)多条串行选择线以及一条或多条字线。这些多条串行选择线以及一条或多条字线与前述的多条NAND非易失性存储单元串行直交排列。前述一条或多条字线会在多个叠层的表面与前述一条或多条字线之间的交叉点上，构建出前述的多个非易失性存储单元。每一条串行选择线更包含多个串行选择线晶体管，用来将这些串行选择线耦接至对应的NAND非易失性存储单元串行。其中，至少有一条第一串行选择线被构建来接收第一电压以及一条第二串行选择线被构建来接收第二电压，且第二串行选择线比较靠近前述的一条或多条字线。
在一些实施例之中，更包括提供一个控制电路来写入(抑制)共享字线但未共享位线的存储单元。其是通过对第一串行选择线施加第一电压，对第二串行选择线施加第二电压当位线具有不同的偏压。其中，第二串行选择线比较靠近前述的字线；第一电压为0；第二电压低于工作电压VDD且大于0。
在一些实施例之中，更包括提供一个控制电路来写入(抑制)共享字线且共享位线的存储单元，其是通过对第一串行选择线晶体管施加第一电压，对第二串行选择线施加第二电压当位线具有工作电压VDD。其中，第二串行选择线比较靠近前述的字线；第一电压为工作电压VDD；第二电压低于工作电压VDD且大于0。
在一些实施例之中，更包括提供一个控制电路来写入(抑制)共享字线且共享位线的存储单元，其是通过对第一串行选择线晶体管施加第一电压，对第二串行选择线施加第二电压当位线的电压为0。其中，第二串行选择线比较靠近前述的字线；第一电压为0；第二电压低于工作电压VDD且大于0。
在一些实施例之中，提供非易失性存储器元件更包括提供立体NAND元件。此立体NAND元件包括通过n型掺质注入所形成的n型掺杂基材、p型掺杂基材或无掺杂基材其中至少一者。
以上所述的发明内容只是总结某些实施例以提供读者对本发明某些面向有基本的理解。因此必须理解的是，上述实施例仅是例示说明，并非要将本发明的精神范围窄化为其中的任何一种形式。且必须明了的是，本发明的范围包含上述实施例所未揭露的其他实施例。其中一些将进一步详述于下。
附图说明
前述实施例将配合所附图式，作详细说明如下。其中图式并未以相同比例绘示，其中：
图1是根据本发明的一实施例绘示一种包含有一控制电路和多个串接存储单元的半导体元件方块示意图；
图2A是绘示一种传统二维NAND结构的电路示意图；
图2B是绘示一种应用图2A的二维NAND结构所构建的传统立体NAND结构的电路示意图；
图3是根据本发明的实施例绘示一种二维NAND结构的电路示意图；
图4是根据本发明的实施例绘示一种立体NAND结构的电路示意图；
图5A是根据本发明的实施例绘示一种基材的上视图，其可识别出偶数和奇数位线之间的分离状态以及一个垂直通道阵列。
图5B是对应图5A所绘示的一种垂直通道串行；
图6是根据本发明的实施例绘示一种使用单一串行选择线结构对被选取的存储单元所进行的写入操作；
图7是根据本发明的实施例绘示一另种使用单一串行选择线结构对被选取的存储单元所进行的写入操作；
图8是根据本发明的实施例绘示又一种使用单一串行选择线结构对被选取的存储单元所进行的写入操作；
图9是根据本发明的实施例绘示又另一种使用单一串行选择线结构对被选取的存储单元所进行的写入操作；
图10是根据本发明的实施例绘示再另一种使用单一串行选择线结构对被选取的存储单元所进行的写入操作；
图11A是根据本发明的实施例绘示瞬时脉冲(transient pulse)的应用图；
图11B是根据本发明的实施例绘示时间与横向漏电(1ateral effect ofleakage)的关系图；
图12是根据本发明的实施例绘示一种使用多条串行选择线结构对被选取的存储单元所进行的写入操作；
图13是根据本发明的实施例绘示另一种使用多条串行选择线结构对被选取的存储单元所进行的写入(抑制)操作；
图14是根据本发明的实施例，绘示另一种使用多条串行选择线对被选取的存储单元所进行的写入(抑制)操作；
图15是根据本发明的实施例，绘示瞬时脉冲的应用图；
图16A是根据本发明的实施例，绘示不同垂直通道孔布局的上视图；
图16B是根据本发明的实施例，绘示垂直通道孔的各种不同形状；
图17是根据本发明的实施例，绘示一种二维NAND结构的电路示意图；以及
图18A和图18B是绘示实施本发明的实施例的替代结构剖面示意图。
【符号说明】
100：半导体元件 102：控制电路
104：非易失性存储单元
605、610、615、620810、815、820、1205、1210、1215、1305、1310、1315、1405、1410、1415：存储单元
1805：导电层 1805a：顶部导电层
1805b：底部导电层 1810：隔离层
1815：切口 1820p：型掺杂基材
1825：n型掺杂基材
WL0...WL23、WL...WLn-1、WLn：字线
BLn、BLn+1、BL<p>...BL<q>、：位线
BLo：奇数位线 BLe：偶数位线
MGSL：接地选择线
MSSL、SSL(n)、SSL(n-1)、SSL<0>、SSL<1>、SSL<7>：串行选择线
VDD、VDD’：工作电压 Vpass：通路电压
Vpgm：写入电压
具体实施方式
以下将参照图式对本发明的一些实施例作进一步的说明。只有部分而非全部的实施例被描述其中。事实上，本发明尚可通过许多不同的结构实施例来加以实现，不应被解释为仅限于被揭露的实施例。相反的，提供这些实施例，仅是为了让本说明书符合法律的规定。在不同实施例之中，相同的元件将以相同的元件符号加以标示。
此处所使用的「非易失性存储器元件」一词，是代表一种在电力被移除时仍可储存信息的半导体元件。非易失性存储器元件包括，但不限于，屏蔽只读存储器(Mask Read-Only Memory)、可程序化只读存储器(Programmable Read-Only Memory)、擦除式可复写只读存储器(Erasable Programmable Read-Only Memory)、电子擦除式可复写只读存储器(Electrically Erasable Programmable Read-Only Memory)以及闪存。
此处所使用的「基材」一词，是代表任何一种位于下方的材料，或者是用来在其上方形成电路、外延层或半导体的材料。一般而言，基材可被定义为位于半导体元件下方的一层或多层，甚至是用来形成半导体元件的基底层的一层或多层。基材可以包括硅、掺杂硅、锗、硅锗、半导体复合物或其他半导体材料的其中一者或上述的任意组合。
请参照图1，其是提供一种半导体元件100的方块示意图。此一半导体元件100包含有一控制电路102和多个串接的非易失性存储单元104。控制电路102和每一个串接的存储单元104连通，是构建来主导施加于这些存储单元104上的读取、写入擦除和其他操作。每一个存储单元104可以次第的包含以行列方式排列的存储单元矩阵。例如，如图2A绘示一种传统二维NAND结构的电路示意图。
矩阵中的每一个存储单元包括一个具有栅极、漏极、源极和定义于漏极与源极间的通道的晶体管结构。每一个存储单元位于一条字线和一条位线之间的重叠位置上。其中栅极连接至字线；漏极连接至位线；且源极与后续接地的源极线连接。传统快闪存储单元的栅极一般会包含具有控制栅和浮置栅的双栅极结构。其中浮置栅悬浮于两个氧化层之间，藉以捕捉写入存储单元中的电子。在一些实施例之中，每一个存储单元104可以包括一个立体存储器。图2B是绘示一种应用图2A的二维NAND结构所构建的传统立体NAND结构的电路示意图。图3是根据本发明的实施例绘示一种二维NAND结构的电路示意图。图4是根据本发明的实施例，绘示一种立体NAND结构的电路示意图。
传统结构
如图2A所绘示，在传统的NAND闪存中，存储单元是彼此串联(例如，典型事以6个或32为一群)。例如，如图所示的存储单元矩阵。此存储单元矩阵是非易失性存储器元件(例如图1所绘示的存储单元104其中一者)中某一个区块(block)的一部分。非易失性存储器元件中的每一个区块包含多条字线(如图2A所绘示的WL...和WLn)，并与多条顺序排列的偶数和奇数位线交叉。在图2A中，所绘示的区块部分绘示出一条奇数位线(BLo)和两条偶数位线(BLe)。存储单元位于字线和位线的每一个交叉点上。由于图2A绘示有n条字线和3条位线。因此总共会有3n个存储单元。
两个选择晶体管配置在叠层结构(stack)的边缘，用以确保(通过接地选择线MGSL)接地(connections to ground)并(通过串行选择线MSSL)链接至位线。当读取存储单元时，栅极电压设定为0V，同时对叠层结构的其他栅极施予高电压(典型为4-5V)的偏压，使其不管阈值电压为何，都变成通路晶体管(pass-transistor)。被擦除之后的NAND闪存具有负值的阈值电压。相反的，被写入之后的NAND闪存具有正值的阈值电压。但不论哪个实施例，其电压值都小于4V。实际上，以0V来驱动选择栅极，假如对被寻址(addressed)的存储单元为擦除状态，则所有串连的存储单元都会吸入电流(sink current)。相反的，当对被寻址的存储单元为写入状态时，则不会有存储单元吸入电流。
图2B是绘示一种应用图2A的二维NAND结构所构建的传统立体NAND结构的电路示意图。如图所示，每一个NAND层(图2A绘示其中的一层)包含多条字线(如图2B所绘示的WL0...和WL23)，与多条顺序排列的偶数和奇数位线(如图2B所绘示的BL<p>...BL<q>)交叉。另外，每一个NAND层包含一条单一的串行选择线(如图2B所绘示的SSL<0>、SSL<1>、和SSL<7>)。
多条串行选择线
图3是根据本发明的实施例绘示一种二维NAND结构的电路示意图。如图所绘示，根据本发明的一实施例，此NAND结构可以包括多条字线(如图3所绘示的WLn-1...和WLn)，与多条顺序排列的偶数和奇数位线(如图3所绘示的BLe和BLo)交叉。
在一些实施例中，可以提供多条串行选择线。如图3所绘示的多条(2条)串行选择线SSL(n)和SSL(n-1)。
图4是根据本发明的另一实施例，绘示一种立体NAND结构的电路示意图。
此处，每一个NAND层包括多条字线(如图所绘示的WLn-1...和WLn)，与多条顺序排列的位线(如图所绘示的BLe和BLo)交叉。另外，每一个NAND层包括多条串行选择线。如图4所绘示的多条串行选择线SSL(n)和SSL(n-1)。其中，每一个NAND层中的字线彼此电性连接(意即，每一独立NAND层中的字线WLn具有相同的电压)；每一个NAND层中的串行选择线则未彼此电性连接(意即，串行选择线SSL(n)和SSL(n-1)并未彼此电性连接)。
写入
「写入操作」是将信息写入存储单元之中，其通常通过将电子从存储单元基材转移至他的浮置栅极的方式来进行。NAND闪存元件是使用傅勒-诺得翰隧穿的方式来写入存储单元。在写入过程中，穿过隧穿氧化层的电子数量取决于电场强度：电场强度越大，电子注入的或然率(probability)就越大。
在NAND存储器中，一个存储单元是存储单元串行的一部分，且可通过漏极和源极选择器来选择此一存储单元串行。图5A是根据本发明的实施例绘示一种基材的上视图，其可识别出偶数和奇数位线之间的分离状态以及一个垂直通道阵列。图5B是对应图5A所绘示的一种垂直通道串行。偶数位线可以连接至每一条被识别为偶数的垂直通道串行；奇数位线则连接至每一条被识别为奇数的垂直通道串行。因此，奇数通道和所对应的存储单元串行共享奇数位线，因而具有相同的偏压状态(bias condition)；偶数通道和所对应的存储单元串行共享偶数位线，因而具有相同的偏压状态。
图6是根据本发明的实施例绘示一种使用单一串行选择线对被选取的存储单元所进行的写入操作。为了对被选取的存储单元(例如，存储单元605)进行写入操作，对相对应的漏极选择器施予工作电压VDD的偏压；不应该被写入的存储单元串行的电压设定为通路电压Vpass(即8-10V)；源极选择器的栅极电压为0V；对位线施予0V的偏压。被写入的存储单元的栅极电压被设定为写入电压Vpgm(即20V)。也就是说，被写入的存储单元具有0V漏极电压；源极保持浮置状态；同时对其栅极施予一个高压。被选取的存储单元的位线电压设定为0V或接地。
此处，和被写入的存储单元共享相同栅极和位线的存储单元都会被进行写入操作(例如存储单元610、615和620都会被进行写入操作)。为了避免对和被写入的存储单元共享相同栅极但未共享位线的存储单元进行未预期的写入操作，会将对应位线的电压设定为0V；将对应串行选择线的电压设定为0V，藉以将这些存储单元断开(shutting off)。
图7是根据本发明的实施例绘示一另种使用单一串行选择线对被选取的存储单元所进行的写入操作。此处，为了避免对和被写入的存储单元共享相同栅极及位线的存储单元进行未预期的写入操作，会将对应位线的电压设定为工作电压VDD；将对应串行选择线的电压设定为工作电压VDD，藉以将这些存储单元断开。为了避免对和被写入的存储单元共享相同栅极但未共享位线的存储单元进行未预期的写入操作，会将对应位线的电压设定为0V；将对应串行选择线的电压设定为0V，藉以将这些存储单元断开。
图8是根据本发明的实施例绘示又一种使用单一串行选择线对被选取的存储单元所进行的写入操作。和被写入的存储单元共享相同栅极和位线的存储单元都会被进行写入操作(例如存储单元810、815和820都会被进行写入操作)。为了避免对和被写入的存储单元共享相同栅极但未共享位线的存储单元进行未预期的写入操作，会将对应位线的电压设定为0V；将对应串行选择线的电压设定为0V，藉以将这些存储单元断开。
图9是根据本发明的实施例绘示又另一种使用单一串行选择线对被选取的存储单元所进行的写入操作。此处，为了避免对和被写入的存储单元共享相同栅极及位线的存储单元进行未预期的写入操作，会将对应位线的电压设定为工作电压VDD；将对应串行选择线的电压设定为工作电压VDD，藉以将这些存储单元断开。为了避免对和被写入的存储单元共享相同栅极但未共享位线的存储单元进行未预期的写入操作，会将对应位线的电压设定为0V；将对应串行选择线的电压设定为0V，藉以将这些存储单元断开。
图10是根据本发明的实施例绘示再另一种使用单一串行选择线结构对被选取的存储单元所进行的写入操作；并绘示一个提供本发明的实施例(特别是具有多条串行选择线的实施例)进行操作改善的背景。其中，图10所绘示的结构和图7相同。图10绘示在相同区块的位线具有不同的偏压。意即，在位线BLn和BLn+1上分别施加不同偏压(例如，BLn＝0V和BLn+1＝工作电压VDD)。其写入操作则如前所述，因而可能会遇到和写入及通路干扰有关的问题。
写入干扰是发生于共享相同栅极但未共享位线的存储单元。写入干扰可以通过增加通路电压Vpass，而以增加通路干扰为代价的方式来降低。通路干扰是发生于与被选取存储单元位于相同NAND串行上的存储单元。在这种实施例中，可将通道电位设定为接地，栅极接点(gate nod)的电压设定为通路电压Vpass。则对这些存储单元来说有效的写入电压为通路电压Vpass。写入(抑制)则是通过将浮置通道升压至较高电压(即高于通路电压Vpass)的方式来降低隧穿介电层(tunneling dielectric，TD)的电场，并防止电荷注入。不过，此一方法的弱点是对漏电的抵抗力。
因此，通常可以达成一个折衷方案，例如对未被选取的存储单元的栅极施加，例如介于8V至10V之间，的电压。通道升压直接和此电压值呈比例关系：电压值越高，通道升压值越大，持续时间越久。然而，这个电压选择是个关键点：电压太高会增加与被选取存储单元共享串行的存储单元被进行无预期写入操作的机率(即，所谓的通路干扰)；电压太低则不能保证通道升压值幅度够高并持续整个写入操作期间，以对位于同一行的被选取存储单元进行写入(即，所谓的写入干扰)。
图11A是根据本发明的实施例绘示瞬时脉冲的应用图。图11B是绘示字线的栅极偏压(通路电压Vpass和写入电压Vpgm)与时间的关系图。由图中可以看出，静电电位由低点1E-6开始，对应施加瞬时脉冲在3E-6的通路电压Vpass，而增加到10V。当施加瞬时脉冲在4E-6的通路电压Vpass时，静电电位在维持10V。当瞬时脉冲在1E-5时，出现漏电现象，且静电电位降低至10V以下。当瞬时脉冲在1E-4，仍施加通路电压Vpass时，静电电位降低至6V。也就是说漏电导至衰减电压(decaying voltage)，并且在一些实施例中造成未预期的写入操作。
传统上，会将通路电压Vpass维持在低档以防止通道干扰。但较低的通路电压Vpass会导至低的升压电位。再加上，写入(抑制)时的漏电会降低通道电位，造成未预期的写入操作。有需要提供一种维持高通道电位的方法。
以多条串行选择线进行写入
一般而言，可提供具有多条串行选择线的非易失性存储器元件。在写入(抑制)过程之中，给予多条串行选择线结构，可以达到相对较低的漏电效果，而使升压可以维持在预设水平上，不会造成压降。可防止未被选取的存储单元被进行写入。另外，改善升压状况可以减少写入干扰增加存储器操作裕度。
更具体而言，可以提供一种包含非易失性存储器立体阵列的非易失性存储器元件。在一些实施例中，立体阵列包括多个叠层，每一个叠层包括多条NAND非易失性存储单元串行、多条串行选择线、一条或多条字线。每一条NAND非易失性存储单元串行耦接至一条位线。在一些实施例中，这些多条串行选择线以及字线与前述的多条NAND非易失性存储单元串行直交排列。前述的一条或多条字线会在多个叠层的表面与一条或多条字线之间的交叉点上，构建出前述的多个非易失性存储单元。每一条串行选择线包含多个串行选择线晶体管，用来将这些串行选择线耦接至对应的NAND非易失性存储单元串行。在一些实施例中，至少有一条第一串行选择线被构建来接收第一电压以及一条第二串行选择线被构建来接收第二电压，且第二串行选择线比较靠近前述的一条或多条字线。
A.同一区块中的位线具有不同偏压
图12是根据本发明的实施例绘示一种使用多条串行选择线结构对被选取的存储单元所进行的写入操作。为了对被选取的存储单元(例如，存储单元1205)进行写入操作，对相对应的漏极选择器施予工作电压VDD的偏压；不应该被写入的存储单元串行的电压设定为通路电压Vpass(即8-10V)；源极选择器的栅极电压为0V；对位线施予0V的偏压。被写入的存储单元的栅极电压被设定为写入电压Vpgm(即20V)。被选取的存储单元的位线电压设定为0V或接地。
此处，为了避免对和被写入的存储单元共享相同栅极及位线的存储单元进行未预期的写入操作，会将对应位线的电压设定为工作电压VDD；同时将对应串行选择线的电压设定为工作电压VDD，藉以将这些存储单元(参见存储单元1210和1215)断开。为了避免对和被写入的存储单元共享相同栅极但未共享位线的存储单元进行未预期的写入操作，会将对应位线的电压设定为0V；将对应串行选择线的电压设定为0V，藉以将这些存储单元断开。在一些实施例之中，和传统非易失性存储器元件一样，第二串行选择线的电压也可设定为0V(如前所述，此举可能导至写入或通路干扰)。
为了防止漏电(以增进存储器的操作裕度和降低写入干扰)第二串行选择线的电压也可设定为漏极电压工作电压VDD’(以下简称工作电压VDD’)，其中工作电压VDD’大于0但小于工作电压VDD。通过将第二串行选择线的电压设定为工作电压VDD’，可以使位于第二串行选择线中浮置通道的电位不会等于0V(例如，3.3V、5V等等)。藉以降低位于串行选择线和位线之间的通道电位梯度，并降低因陡峭的通道电位梯度以及未预期的写入操作所造成的漏电。
因此，漏电会维持在较低的水平，升压电位可为值在预设水平(例如10V)，不会造成压降。可以增加存储器操作裕度。
B.同一区块中的位线具有同为工作电压VDD的偏压
图13是根据本发明的实施例绘示另一种使用多条串行选择线结构对被选取的存储单元所进行的写入(抑制)操作。为了对被选取的存储单元(例如，存储单元1305)进行写入操作，对相对应的漏极选择器施予工作电压VDD的偏压；不应该被写入的存储单元串行的电压设定为通路电压Vpass(例如，8-10V)；源极选择器的栅极电压为0V；对位线施予0V的偏压。被写入的存储单元的栅极电压被设定为写入电压Vpgm(例如，20V)。被选取的存储单元的位线电压设定为0V或接地。
此处，为了避免对和被写入的存储单元共享相同栅极但未共享位线的存储单元(其对应位线的电压设定为0V；同时被选取的存储单元的位线的电压设定为0V)进行未预期的写入操作，会将对应串行选择线的电压设定为可以实现被选取存储单元的写入操作的电压，例如工作电压VDD，同时将这些未被选取的存储单元(参见存储单元1310和1315)断开。在一些实施例之中，第一串行选择线的电压可以设定为工作电压VDD；第二串行选择线的电压可以设定为小于工作电压VDD且大于0V。因此，可以使源极浮置于高于0的电压(例如，3.3V)。在一些实施例之中，第一串行选择线的电压可以设定为工作电压VDD；第二串行选择线的电压也可以设定为工作电压VDD。在一些实施例之中，将第一串行选择线的电压可以设定为工作电压VDD’；第二串行选择线的电压也可以设定为工作电压VDD’。
C.同一区块中的位线具有同为0V的偏压
图14是根据本发明的实施例，绘示另一种使用多条串行选择线对被选取的存储单元所进行的写入(抑制)操作。为了对被选取的存储单元(例如，存储单元1405)进行写入操作，对相对应的漏极选择器施予工作电压VDD的偏压；不应该被写入的存储单元串行的电压设定为通路电压Vpass(例如，8-10V)；源极选择器的栅极电压为0V；对位线施予0V的偏压。被写入的存储单元的栅极电压被设定为写入电压Vpgm(例如，20V)。位在线的接地选择线则被进行写入。
此处，为了避免对和被写入的存储单元共享相同栅极但未共享位线的存储单元(其对应位线的电压设定为0V)进行未预期的写入操作，其对应串行选择线的电压必须设定为可以实现被选取存储单元的写入操作的电压，例如工作电压VDD，同时将这些未被选取的存储单元(参见存储单元1410和1415)断开。在一些实施例之中，第一串行选择线的电压可以设定为0V；第二串行选择线的电压也可以设定为0V。在一些实施例之中，第一串行选择线的电压可以设定为0V；第二串行选择线的电压也可以设定为小于工作电压VDD且大于0V。因此，可以使源极浮置于高于0的电压(例如，3.3V)。
图15是根据本发明的实施例，绘示瞬时脉冲的应用图。图15的左图特别绘示横向漏电关系图，如图11A所示的时间与横向漏电关系图。从左图中可以看出，静电电位在施加通路电压Vpass(为1E-5)之后开始下降，并发生漏电现象；并且造成未预期的写入。在一些实施例之中，当静电电位维持在高水平，会使具有多条串行选择线的实施例具有较大的升压电位，进而产生较小的写入干扰。
替代方案
必须明了的是，图5A所绘示的垂直通道孔阵列仅是用来清楚描述本发明。在非易失性存储器元件中，非易失性存储器元件可以包含任何数量的其他结构或形状的垂直通道孔阵列。图16A是根据本发明的实施例，绘示不同垂直通道孔布局的上视图。图16B是根据本发明的实施例，绘示垂直通道孔的各种不同形状。另外，虽然在本发明的一些实施例中，一个NAND闪存元件包括或使用了两条串行选择线。在一些实施例中，仍可以包括或使用了任何数量(例如，3、4、5条)的串行选择线。例如，图17分别绘示包含2条串行选择线、3条串行选择线和4条串行选择线的实施例。另外，虽然本发明的一些实施例包括或使用了NAND闪存元件。在本发明的一些实施例中，仍可以包括或使用其他非易失性半导体元件，例如NOR闪存元件或其他类似的元件。
另外，本发明的一些实施例可以实施于如图18A或图18B所绘示的结构上。亦即是，本发明的一些实施例可以使用包含有非易失性存储单元立体阵列的装置来提供。此立体阵列包括多个导电层1805，通过多个隔离层1810来彼此隔离。多个导电层1805包括一层或多层顶部导电层1805a以及一层或多层底部导电层1805b。这一层或多层顶部导电层1805a包括n条串行选择线。这一层或多层顶部导电层1805a更包括n-1个填充绝缘材料的切口1815(cuts)。其中，每一个切口1815可将两条串行选择线电性分离。每一个切口1815会切进顶部导电层1805a一定的深度，但不延伸进入底部导电层1805b。在一些实施例之中，此一装置更包括一立体NAND元件。此立体NAND元件包括通过n型掺质注入所形成的n型掺杂基材、p型掺杂基材或无掺杂基材的至少一者。例如，图18A所绘示的实施例，包含p型掺杂基材1820。图18B所绘示的实施例，包括至少一个通过n型掺质注入所形成的n型掺杂基材1825。图18A和图18B所绘示的仅是本发明的实施例。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。此处所述的工艺步骤和结构并未涵盖制作整体集成电路的完整制造过程。本发明可以和许多目前已知或未来被发展出来的不同集成电路制作技术合并实施。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
Claims (14)
1.一种用来控制一非易失性存储元件的装置，包括一立体阵列和一控制电路，其中：
该立体阵列由多个非易失性存储单元所构成，包括：多个叠层，每一这些叠层包括：多条NAND非易失性存储单元串行；每一条这些NAND非易失性存储单元串行耦接至一位线；多条串行选择线以及一或多条字线；这些串行选择线以及该一或多条字线与这些NAND非易失性存储单元串行直交排列；该一或多条字线会在多个叠层的多个表面与该一或多条字线之间的多个交叉点上，构建出这些非易失性存储单元；每一这些串行选择线包含多个串行选择线SSL晶体管，用来将这些串行选择线耦接至对应的这些NAND非易失性存储单元串行；
其中，至少有一第一串行选择线被构建来接收一第一电压以及一第二串行选择线被构建来接收一第二电压；该第二串行选择线比较靠近该一或多条字线；
该控制电路，构建来写入/抑制共享一字线但未共享一位线的多个存储单元，其是通过对该第一串行选择线施加一第一电压，对该第二串行选择线施加一第二电压当该位线具有多个不同的偏压；其中，该第二串行选择线比较靠近该字线；该第一电压为0，该第二电压低于一工作电压VDD且大于0V；或者
该控制电路，构建来写入/抑制共享一字线且共享一位线的多个存储单元，其是通过对该第一串行选择线晶体管施加该第一电压，对该第二串行选择线施加该第二电压当该位线具有该工作电压VDD；其中，该第二串行选择线比较靠近该字线；该第一电压为该工作电压VDD，该第二电压低于该工作电压VDD且大于0V；或者
该控制电路，构建来写入/抑制共享一字线且共享一位线的多个存储单元，通过对该第一串行选择线晶体管施加该第一电压，对该第二串行择线施加该第二电压当该位线的电压为0；其中，该第二串行选择线比较靠近该字线；该第一电压为0，该第二电压低于该工作电压VDD且大于0V。
2.根据权利要求1所述的装置，其中该非易失性存储器元件是包含有一基材和多个贯穿孔的一垂直通道型立体半导体存储器元件。
3.根据权利要求1所述的装置，其中每一这些NAND非易失性存储单元串行与一偶数位线一条奇数位线链接；且每一条和该偶数位线链接的这些NAND非易失性存储单元串行，可独立于和该奇数位线链接的这些NAND非易失性存储单元串行之外来进行写入。
4.根据权利要求1所述的装置，其中该非易失性存储器元件包括一闪存。
5.根据权利要求1所述的装置，其中该非易失性存储器元件包括一NAND闪存。
6.根据权利要求1所述的装置，更包括一立体NAND元件；该立体NAND元件包括通过一n型掺质注入所形成的一n型掺杂基材、一p型掺杂基材以及一个无掺杂基材其中至少一者。
7.一种非易失性存储元件，包括一立体阵列和一控制电路，其中：
该立体阵列由多个非易失性存储单元所构成，包括：多个叠层，每一这些叠层包括：多条NAND非易失性存储单元串行；每一条这些NAND非易失性存储单元串行耦接至一位线；多条串行选择线以及一或多条字线；这些串行选择线以及该一或多条字线与这些NAND非易失性存储单元串行直交排列；该一或多条字线会在多个叠层的多个表面与该一或多条字线之间的多个交叉点上，构建出这些非易失性存储单元；每一这些串行选择线包含多个串行选择线晶体管，用来将这些串行选择线耦接至对应的这些NAND非易失性存储单元串行；
其中，至少有一第一串行选择线被构建来接收一第一电压以及一第二串行选择线被构建来接收一第二电压；该第二串行选择线比较靠近该一或多条字线；
该控制电路，构建来写入/抑制共享一字线但未共享一位线的多个存储单元，通过对该第一串行选择线晶体管施加该第一电压，对该第二串行选 择线施加该第二电压当该位线具有多个不同的偏压；其中，该第二串行选择线比较靠近该字线；该第一电压为0，该第二电压低于一工作电压VDD且大于0V；或者
该控制电路，构建来写入/抑制共享一字线且共享一位线的多个存储单元，其是通过对该第一串行选择线晶体管施加该第一电压，对该第二串行选择线施加该第二电压当该位线具有该工作电压VDD；其中，该第二串行选择线比较靠近该字线；该第一电压为该工作电压VDD，该第二电压低于该工作电压VDD且大于0V；或者
该控制电路，构建来写入/抑制共享一字线且共享一位线的多个存储单元，其是通过对该第一串行选择线晶体管施加该第一电压，对该第二串行选择线施加该第二电压当该位线的一电压为0V；其中，该第二串行选择线比较靠近该字线；该第一电压为0，该第二电压低于该工作电压VDD且大于0V。
8.根据权利要求7所述的非易失性存储元件，其中该非易失性存储器元件是包含有一基材和多个贯穿孔的一垂直通道型立体半导体存储器元件。
9.根据权利要求7所述的非易失性存储元件，其中每一这些NAND非易失性存储单元串行与一偶数位线一条奇数位线链接；且每一条和该偶数位线链接的这些NAND非易失性存储单元串行，可独立于和该奇数位线链接的这些NAND非易失性存储单元串行之外来进行写入。
10.根据权利要求7所述的非易失性存储元件，其中该非易失性存储器元件包括一闪存。
11.根据权利要求7所述的非易失性存储元件，其中该非易失性存储器元件包括一NAND闪存。
12.根据权利要求7所述的非易失性存储元件，更包括一立体NAND元件；该立体NAND元件包括通过一n型掺质注入所形成的一n型掺杂基材、一p型掺杂基材以及一个无掺杂基材其中至少一者。
13.一种非易失性存储元件的制作方法，包括：
提供由多个非易失性存储单元所构成的一立体阵列；使该立体阵列包括：
多个叠层，每一这些叠层包括：多条NAND非易失性存储单元串行；每一条这些NAND非易失性存储单元串行耦接至一位线；多条串行选择线以及一或多条字线；这些串行选择线以及该一或多条字线与这些NAND非易失性存储单元串行直交排列；该一或多条字线会在多个叠层的多个表面与该一或多条字线之间的多个交叉点上，构建出这些非易失性存储单元；每一这些串行选择线包含多个串行选择线晶体管，用来将这些串行选择线耦接至对应的这些NAND非易失性存储单元串行；
其中，至少有一第一串行选择线被构建来接收一第一电压以及一第二串行选择线被构建来接收一第二电压；且其中该第二串行选择线比较靠近该一或多条字线；以及
提供一控制电路，构建来写入/抑制共享一字线但未共享一位线的多个存储单元，通过对该第一串行选择线晶体管施加该第一电压，对该第二串行选 择线施加该第二电压当该位线具有多个不同的偏压；其中，该第二串行选择线比较靠近该字线；该第一电压为0，该第二电压低于一工作电压VDD且大于0V；或者
提供一控制电路，构建来写入/抑制共享一字线且共享一位线的多个存储单元，其是通过对该第一串行选择线晶体管施加该第一电压，对该第二串行选择线施加该第二电压当该位线具有该工作电压VDD；其中，该第二串行选择线比较靠近该字线；该第一电压为该工作电压VDD，该第二电压低于该工作电压VDD且大于0V；或者
提供一控制电路，构建来写入/抑制共享一字线且共享一位线的多个存储单元，其是通过对该第一串行选择线晶体管施加该第一电压，对该第二串行选择线施加该第二电压当该位线的一电压为0V；其中，该第二串行选择线比较靠近该字线；该第一电压为0，该第二电压低于该工作电压VDD且大于0V。
14.根据权利要求13所述的非易失性存储元件的制作方法，更包括：提供一立体NAND元件；使该立体NAND元件包括通过一n型掺质注入所形成的一n型掺杂基材、一p型掺杂基材以及一个无掺杂基材其中至少一者。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |