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JP2018045752A - 半導体装置 - Google Patents

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裕介 梅澤
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Abstract

【課題】メモリセルの位置による書き込み時のしきい値電圧のばらつきを抑制できる半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１メモリセルと、第２メモリセルと、第１ワード線と、第１ビット線と、第２ビット線と、ソース線と、ロウ制御回路と、を含む。第１メモリセルの第１ゲート電極および第２メモリセルの第２ゲート電極は、第１ワード線に接続される。第１ビット線は、第１メモリセルに電気的に接続される。第２ビット線は、第２メモリセルに接続される。ロウ制御回路は、第１ワード線に第１プログラム電圧を出力する。第１メモリセルおよび第２メモリセルそれぞれのしきい値電圧をシフトさせるとき、第１ゲート電極と第１メモリセルのチャネルとの間の第１電圧と、第２ゲート電極と第２メモリセルのチャネルとの間の第２電圧とを相違させる。【選択図】図２

Description

実施形態は、半導体装置に関する。
高集積化された書き換え可能な不揮発性半導体記憶装置では、複数のメモリセルでワード線が共用される。ワード線は、集積化されたドライバによって駆動される。ワード線の長さが変わると、ワード線の抵抗値や寄生容量が変わる。そのため、メモリセルは、その位置によって異なる電圧波形が印加される。
データ書き込み時のメモリセルに印加される電圧波形の差異によって、メモリセルのしきい値電圧のシフト量にばらつきが生じ、製品の動作安定性に影響を及ぼす。
近年では、高集積化が進展し、３次元構造のＮＡＮＤメモリが主流となり、メモリセルの積層方向のしきい値電圧のばらつきも製品の動作安定性に影響を及ぼすようになってきている。
特開２０１１−９６３４０号公報
実施形態は、メモリセルの位置による書き込み時のしきい値電圧のばらつきを抑制できる半導体装置を提供する。
実施形態の半導体装置は、第１メモリセルと、第２メモリセルと、第１ワード線と、第１ビット線と、第２ビット線と、ソース線と、ロウ制御回路と、を含む。前記第１メモリセルの前記第１ゲート電極および前記第２メモリセルの第２ゲート電極は、第１ワード線に接続される。前記第１ビット線は、前記第１メモリセルのチャネルの一端に電気的に接続される。前記第２ビット線は、前記第２メモリセルのチャネルの一端に電気的に接続される。前記ソース線は、前記第１メモリセルおよび前記第２メモリセルのチャネルのそれぞれの他端に電気的に接続される。ロウ制御回路は、前記第１ワード線に第１プログラム電圧を出力する。前記第１メモリセルおよび前記第２メモリセルそれぞれのしきい値電圧をシフトさせるとき、前記第１ゲート電極と前記第１メモリセルのチャネルとの間の第１電圧と、前記第２ゲート電極と前記第２メモリセルのチャネルとの間の第２電圧とを相違させる。
図１は、実施形態の半導体装置の模式ブロック図である。 図２は、実施形態の半導体装置の一部を例示するブロック図である。 図３は、実施形態の半導体装置のメモリセルアレイの模式斜視図である。 図４は、実施形態の半導体装置の柱状部の模式断面図である。 図５は、最上層ワード線および最下層ワード線の模式斜視図である。 図６は、図４中の破線枠６内を拡大した模式断面図である。 図７は、比較例の半導体装置の動作例を説明するための模式図である。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。実施形態の半導体装置は、メモリセルアレイを有する半導体記憶装置である。
図１は、実施形態の半導体装置の模式ブロック図である。
図１に示すように、半導体装置は、メモリセルアレイ１を含む。メモリセルアレイ１には、例えば、ビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬ、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ、ソース側選択トランジスタＳＴＳが設けられる。
メモリセルアレイ１の周囲には、カラム制御回路２０１およびロウ制御回路２０２が設けられている。カラム制御回路２０１は、ビット線ＢＬおよびソース線ＳＬの電位を制御し、メモリセルＭＣからのデータ消去、メモリセルＭＣへのデータ書き込み、およびメモリセルＭＣからのデータ読み出しを行う。
ロウ制御回路２０２は、ワード線ＷＬを選択し、メモリセルＭＣからのデータ消去、メモリセルＭＣへのデータ書き込み、およびメモリセルＭＣからのデータ読み出しのために必要な電位を、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ、およびソース側選択トランジスタＳＴＳのゲート電極に与える。
データ入出力バッファ２０３は、外部のホスト２０４から、外部Ｉ／Ｏデータを受け取る。データ入出力バッファ２０３は、書き込みデータの受け取り、コマンドデータの受け取り、アドレスデータの受け取り、および読み出しデータの外部への出力を行う。
データ入出力バッファ２０３は、受けた書き込みデータを、カラム制御回路２０１に送る。カラム制御回路２０１は、メモリセルアレイ１からの読み出しデータを、データ入出力バッファ２０３に送る。データ入出力バッファ２０３は、受けた読み出しデータを、外部へと出力する。
データ入出力バッファ２０３は、受けたアドレスデータを、アドレスレジスタ２０５に送る。アドレスレジスタ２０５は、受けたアドレスデータを、カラム制御回路２０１およびロウ制御回路２０２に送る。
コマンドインターフェース（コマンドＩ／Ｆ）２０６は、ホスト２０４からの外部制御信号を受ける。コマンドインターフェース（コマンドＩ／Ｆ）２０６は、受けた外部制御信号に基づいて、データ入出力バッファ２０３が受けたデータが、書き込みデータなのか、コマンドデータなのか、アドレスデータなのかを判断する。コマンドインターフェース２０６は、データ入出力バッファ２０３が受けたデータが、コマンドデータであれば、コマンド信号として、ステートマシン２０７へと送る。
ステートマシン２０７は、半導体装置の全体の動作を管理する。ステートマシン２０７は、ホスト２０４からのコマンドデータを、コマンドインターフェース２０６を介して受け付け、内部制御信号を出力する。これにより、例えば、書き込み、読み出し、消去、およびデータの入出力の管理などを行う。電圧生成回路２０８は、内部制御信号に基づいて、書き込み動作、読み出し動作、および消去動作に必要な内部電圧を生成する。ステートマシン２０７は、ステータス情報を管理する。ステータス情報は、ホスト２０４へ送ることもできる。ホスト２０４は、ステータス情報を受け取ることにより、半導体装置の動作状況や、動作結果を判断することができる。
図２は、実施形態の半導体装置の一部を例示するブロック図である。
図２には、メモリセルアレイ１の一部の等価回路、カラム制御回路２０１の一部、ロウ制御回路２０２の一部、および電圧生成回路２０８が示されている。
図２に示すように、メモリセルアレイ１は、複数のメモリストリングＭＳを含む。メモリストリングＭＳは、直列に接続されたメモリセルＭＣを含む。直列に接続された一方の端部のメモリセルＭＣとソース線ＳＬとの間には、ソース側選択トランジスタＳＴＳが接続されている。直列に接続された他方の端部のメモリセルＭＣとビット線ＢＬ（ｉ）との間には、ドレイン側選択トランジスタＳＴＤが接続されている。
ソース側選択トランジスタＳＴＳ、各メモリセルＭＣおよびドレイン側選択トランジスタＳＴＤは、後に詳述するように、半導体ボディに形成されるチャネルによって電気的に直列接続される。ビット線ＢＬ（ｉ）は、半導体ボディに形成されるチャネルに電気的に接続される。
この例では、ビット線ＢＬ（ｉ）は、ｍ本設けられている。ｉは、０〜ｍ−１の整数である。各ビット線ＢＬ（ｉ）は、カラム制御回路２０１の出力に接続されている。
メモリセルアレイ１では、例えば１つのメモリストリングＭＳ（ｉ＋１）は、隣接するメモリストリングＭＳ（ｉ）が接続されているワード線ＷＬ（ｊ）に接続されている。つまり、ｊ＋１番目のワード線ＷＬ（ｊ）は、異なるメモリストリングＭＳ（ｉ）において共用されている。ワード線ＷＬ（ｊ）は、この例では、ｎ本設けられている。ｊは、０〜ｎ−１の整数である。
ワード線ＷＬ（ｊ）は、ロウ制御回路２０２の出力に接続されている。ロウ制御回路２０２は、ワード線ＷＬ（ｊ）ごとに電圧を印加する。
カラム制御回路２０１およびロウ制御回路２０２は、メモリセルアレイ１の周辺部に配置される。この例では、１つ目のメモリストリングＭＳ（０）に隣接する位置に、ロウ制御回路２０２が設けられている。２つ目のメモリストリングＭＳ（１）は、１つ目のメモリストリングＭＳ（０）に隣接して設けられている。つまり、１つ目のメモリストリングＭＳ（０）は、２つ目のメモリストリングＭＳ（１）とロウ制御回路２０２との間に設けられている。
ロウ制御回路２０２からもっとも離れた位置に、ｍ個目のメモリストリングＭＳ（ｍ−１）が設けられている。ｍ−１個目のメモリストリングＭＳ（ｍ−２）は、ｍ個目のメモリストリングＭＳ（ｍ−１）に隣接して配置されている。図示しないが、ｍ−２個目のメモリストリングＭＳ（ｍ−３）は、ｍ−１個目のメモリストリングＭＳ（ｍ−２）に隣接して配置されており、ｍ−１個目のメモリストリングＭＳ（ｍ−２）は、ｍ個目のメモリストリングＭＳ（ｍ−１）と、ｍ−２個目のメモリストリングＭＳ（ｍ−３）との間に設けられている。
換言すれば、ロウ制御回路２０２から１つ目のメモリストリングＭＳ（０）までの距離Ｌ０は、ロウ制御回路２０２からメモリストリングＭＳ（ｉ）までの距離Ｌ（ｉ）よりも短い。ここで、ｉは１よりも大きい整数である。
各メモリストリングＭＳ（ｉ）のメモリセルＭＣ（ｉ，ｊ）は、ゲート電極によってワード線ＷＬ（ｊ）に接続されている。つまり、メモリセルＭＣ（０，ｊ）〜ＭＣ（ｍ−１，ｊ）は、同じワード線ＷＬ（ｊ）に電気的に接続されている。ロウ制御回路２０２とメモリストリングＭＳ（ｉ）との間の距離は、ロウ制御回路２０２とメモリセルＭＣ（ｉ，ｊ）との間に設けられたワード線ＷＬ（ｊ）の長さにほぼ等しい。例えば、ロウ制御回路２０２からメモリセルＭＣ（０，０）までのワード線ＷＬ（０）の長さは、ロウ制御回路２０２からメモリセルＭＣ（ｉ，０）までのワード線ＷＬ（０）の長さよりも短い。
そのため、ワード線ＷＬ（０）の幅および厚さが一定の場合には、ロウ制御回路２０２からメモリセルＭＣ（０，０）までのワード線ＷＬ（０）の抵抗値は、ロウ制御回路２０２からメモリセルＭＣ（ｉ，０）までのワード線ＷＬ（０）の抵抗値よりも小さい。
本実施形態の半導体装置では、メモリセルアレイ１は、２つのメモリストリングＭＳのグループＢ０，Ｂ１を含む。２つのグループＢ０，Ｂ１は、メモリストリングＭＳのロウ制御回路２０２からの離間距離によって設定される。グループＢ０は、グループＢ１よりも、ロウ制御回路２０２からの距離が近い位置に配置されたメモリストリングＭＳ（０）〜ＭＳ（ｉ−１）を含む。グループＢ０のメモリセルＭＣ（０，ｊ）〜ＭＣ（ｉ−１，ｊ）に接続されるワード線の長さは、グループＢ１のメモリセルＭＣ（ｉ，ｊ）〜ＭＣ（ｍ−１，ｊ）に接続されるワード線の長さよりも短く設定される。
それぞれのグループＢ０，Ｂ１は、隣接するメモリストリングＭＳ（ｉ−１），ＭＳ（ｉ）を含む。グループＢ０，Ｂ１の境界は、任意に設定される。例えば、メモリセルアレイ１がｍ個のメモリストリングを含む場合に、ロウ制御回路２０２からの距離が近い１つ目からｍ／２個目までをグループＢ０とし、ｍ／２＋１個目からｍ個目までをグループＢ１としてもよい。
本実施形態の半導体装置のカラム制御回路２０１は、ビット線ＢＬ（０）〜ＢＬ（ｍ−１）に接続されたカラムドライバ２２０、２２１を含む。カラムドライバ２２０の出力は、グループＢ０のビット線ＢＬ（０）〜ＢＬ（ｉ−１）に接続されている。カラムドライバ２２１の出力は、グループＢ１のビット線ＢＬ（ｉ）〜ＢＬ（ｍ−１）に接続されている。
カラムドライバ２２０は、ドライバ２２０ａと補償電圧生成回路２２０ｂとを含む。ドライバ２２０ａおよび補償電圧生成回路２２０ｂは、直列に接続されている。この例では、ドライバ２２０ａおよび補償電圧生成回路２２０ｂの直列回路は、電源電圧Ｖｃｃと接地電位ＧＮＤとの間に接続されている。接地電位ＧＮＤは、例えば半導体装置の最低電位である。電源電圧Ｖｃｃおよび接地電位ＧＮＤは、外部電源装置等（図示せず）から供給される。
補償電圧生成回路２２０ｂは、あらかじめ設定された補償電圧Ｖｃｍｐを出力する。補償電圧Ｖｃｍｐは、接地電位ＧＮＤから電源電圧Ｖｃｃの範囲で設定される。例えば、補償電圧Ｖｃｍｐは、メモリセルＭＣ（ｉ，ｊ）のゲート電極に印加するプログラム電圧Ｖｐｇｍの０．１％程度から数％程度に設定される。例えば、プログラム電圧Ｖｐｇｍが２０Ｖの場合には、Ｖｃｍｐは０．２Ｖ等である。
補償電圧生成回路２２０ｂが出力する補償電圧Ｖｃｍｐは、外部信号等によって任意に設定されるようにしてもよい。後述するように、補償電圧Ｖｃｍｐは、ワード線ＷＬ（ｊ）の長さによる抵抗値に応じて、適切な値に設定することができる。
さらに本実施形態の半導体装置では、同一のメモリストリングＭＳにおいて、補償電圧ＶｃｍｐをメモリセルＭＣに応じて設定することもできる。例えば、ワード線ＷＬ（ｊ）のメモリセルＭＣ（ｉ，ｊ）に書き込む場合の補償電圧Ｖｃｍｐを、１つ下層のワード線ＷＬ（ｊ−１）のメモリセルＭＣ（ｉ，ｊ−１）に書き込む場合の補償電圧Ｖｃｍｐよりも高い電圧とすることができる。同様に、より上層のワード線ＷＬのメモリセルＭＣに書き込む場合の補償電圧Ｖｃｍｐをより高く設定することができる。つまり、１つのビット線ＢＬに関する補償電圧Ｖｃｍｐは、データを書き込むワード線ＷＬごとに設定する値を変更することができる。
カラムドライバ２２０は、入力されたデータに応じてビット線ＢＬ（０）〜ＢＬ（ｉ−１）を駆動する。ビット線ＢＬ（０）〜ＢＬ（ｉ−１）の駆動電圧は、例えば、ハイレベルが電源電圧Ｖｃｃであり、ローレベルが補償電圧Ｖｃｍｐである。
カラムドライバ２２１は、ドライバ２２０ａと同じものでよい。カラムドライバ２２１は、ビット線ＢＬ（ｉ）〜ＢＬ（ｍ−１）を駆動する。ビット線ＢＬ（ｉ）〜ＢＬ（ｍ−１）の駆動電圧は、例えば、ハイレベルが電源電圧Ｖｃｃであり、ローレベルが接地電位ＧＮＤである。
カラムドライバ２２０，２２１は、データの書き込み時、選択されたビット線を、ローレベルに設定する（書き込み選択）。カラムドライバ２２０，２２１は、非選択のビット線を、ハイレベルに設定する（書き込み抑制）。
メモリセルＭＣ（ｉ，ｊ）は、後述するように、ワード線ＷＬ（ｊ）とともに積層されて形成されている。ワード線ＷＬ（ｊ）は、同一の層で、異なるメモリストリングＭＳ（ｉ）のメモリセルＭＣ（ｉ，ｊ）に接続されている。メモリセルアレイ１は、グループＧ０，Ｇ１を含む。２つのグループＧ０，Ｇ１は、下層のグループＧ０および上層のグループＧ１である。
ロウ制御回路２０２は、ワード線ＷＬ（ｊ）ごとに接続されたロウドライバ２１１を含む。ロウドライバ２１１には、電圧生成回路２０８から電源が供給される。電圧生成回路２０８は、第１ポンプ回路２１０ａと第２ポンプ回路２１０ｂとを含む。第１ポンプ回路２１０ａおよび第２ポンプ回路２１０ｂは、例えば電源電圧Ｖｃｃから電力の供給を受けて、所定の電圧を出力する。
下層のグループＧ０のロウドライバ２１１には、第１ポンプ回路２１０ａからポンプ電圧Ｖｐ０が供給される。上層のグループＧ１のロウドライバ２１１には、第２ポンプ回路２１０ｂからポンプ電圧Ｖｐ１が供給される。
データ書き込み時、選択された１つのワード線ＷＬには、プログラム電圧Ｖｐｇｍが印加される。残りの非選択のワード線ＷＬには、パス電圧Ｖｐａｓｓが印加される。パス電圧Ｖｐａｓｓは、メモリセルＭＣを、そのしきい値電圧に関わらず導通させる電圧である。電圧Ｖｐａｓｓは、例えば、プログラム電圧Ｖｐｇｍと接地電位ＧＮＤとの間の電圧である。
プログラム電圧Ｖｐｇｍは、実施形態では、下層のグループＧ０のメモリセルＭＣに接続されるワード線ＷＬ（０）〜ＷＬ（ｊ−１）と、上層のグループＧ１のメモリセルＭＣに接続されるワード線ＷＬ（ｊ）〜ＷＬ（ｎ−１）とで値が変わる例を示している。下層のグループＧ０のメモリセルＭＣには、プログラム電圧Ｖｐｇｍとして、電圧Ｖｐｇｍ０が印加される。下層のグループＧ０のメモリセルＭＣには、プログラム電圧Ｖｐｇｍとして、電圧Ｖｐｇｍ１が印加される。電圧Ｖｐｇｍ０は、例えば、電圧Ｖｐｇｍ１よりも低い。電圧Ｖｐｇｍ０は、例えば、第１ポンプ回路２１０ａが出力する電圧Ｖｐ０に基づいて得られる。電圧Ｖｐｇｍ１は、例えば、第２ポンプ回路２０１ｂが出力する電圧Ｖｐ１に基づいて得られる。
また、データ書き込み時、ステップアップ書き込みを用いることも可能である。ステップアップ書き込みは、例えば、しきい値電圧がシフトし難いセルに対しても、書き込みが行えるように工夫された書き込み方式の１つである。ステップアップ書き込みでは、“書き込み〜書き込みベリファイ”のサイクルを繰り返すごとに、プログラム電圧Ｖｐｇｍを上げていく。例えば、プログラム電圧ＶｐｇｍをΔＶずつ上げていく。実施形態では、ワード線ＷＬ（０）〜ＷＬ（ｊ−１）に印加するプログラム電圧Ｖｐｇｍ０を、例えば、“Ｖｐｇｍ０＋ΔＶ”〜“Ｖｐｇｍ０＋２・ΔＶ”〜“Ｖｐｇｍ０＋３・ΔＶ”…のように、サイクル毎に上げる。同様に、ワード線ＷＬ（ｊ）〜ＷＬ（ｎ−１）に印加するプログラム電圧Ｖｐｇｍ１を、例えば、“Ｖｐｇｍ１＋ΔＶ”〜“Ｖｐｇｍ１＋２・ΔＶ”〜“Ｖｐｇｍ１＋３・ΔＶ”…のように、サイクル毎に上げる。実施形態では、ステップアップ書き込みを用いることも可能である。
さらに、本実施形態の半導体装置では、例えば、ロウ制御回路２０２に近い位置に配置されたメモリストリングＭＳのグループＢ０と、ロウ制御回路２０２から遠い位置に配置されたメモリストリングＭＳのグループＢ１とで、書き込み選択されたビット線ＢＬに、異なった電圧を供給する。
実施形態において、データ書き込み時、ビット線ＢＬの電圧は、例えば、以下のように制御される。
＜グループＢ０＞
・書き込み選択：Ｖｃｍｐ
・書き込み抑制：Ｖｃｃ
＜グループＢ１＞
・書き込み選択：ＧＮＤ
・書き込み抑制：Ｖｃｃ
このように、グループＢ０のメモリセルＭＣのゲート電極（ワード線）と半導体ボディとの間に印加される電圧は、グループＢ１のメモリセルのゲート電極と半導体ボディとの間に印加される電圧よりも、補償電圧Ｖｃｍｐの分、低くされる。
メモリセルＭＣに注入される電子の量は、一般的に、
・実効的なプログラム電圧Ｖｐｇｍが印加されている時間（実効的な書き込みパルス幅）が長い
ほど、多くなる傾向を示す。
通常、実効的な書き込みパルス幅は、ワード線ＷＬの時定数ＲＣによって変わる。例えば、ロウ制御回路２０２に近いグループＢ０の実効的な書き込みパルス幅は、ロウ制御回路２０２から遠いグループＢ１の実効的な書き込みパルス幅に比較して、広くなる。このため、グループＢ０のメモリセルセルＭＣに注入される電子の量は、グループＢ１のメモリセルＭＣに注入される電子の量よりも、多くなる。
このような事情に対し、実施形態では、グループＢ０のビット線ＢＬには、例えば、接地電位ＧＮＤよりも高い補償電圧Ｖｃｍｐを供給し、グループＢ０のビット線ＢＬには、例えば、接地電位ＧＮＤを供給する。これにより、実施形態では、書き込み選択されたメモリセルＭＣのチャネルの電圧は、
＜グループＢ０＞
・書き込み選択：ほぼＶｃｍｐ
・書き込み抑制：Ｖｂｏｏｓｔ
＜グループＢ１＞
・書き込み選択：ほぼＧＮＤ
・書き込み抑制：Ｖｂｏｏｓｔ
となる。
書き込み抑制の場合、ビット線ＢＬの電圧は、例えば、電源電圧Ｖｃｃとされる。この場合、ドレイン側選択トランジスタＳＴＤは、カットオフする。このため、メモリセルＭＣのチャネルは、電気的にフローティングとなる。電気的にフローティングとなったチャネルは、パス電圧Ｖｐａｓｓや、プログラム電圧Ｖｐｇｍが印加されるワード線ＷＬとカップリングし、チャネルの電圧は、ブースト電圧Ｖｂｏｏｓｔに上昇する。ブースト電圧Ｖｂｏｏｓｔは、例えば、電源電圧Ｖｃｃよりも高い。
書き込み選択の場合、ビット線ＢＬの電圧は、補償電圧Ｖｃｍｐ、または接地電位ＧＮＤとされる。この場合、ドレイン側選択トランジスタＳＴＤは、オンする。これにより、チャネルには、ほぼ補償電圧Ｖｃｍｐの電圧、またはほぼ接地電位ＧＮＤの電圧が転送される。
メモリセルＭＣに注入される電子の量は、“チャネルとゲート電極（ワード線）との間の電位差が大きい”ほど、多くなる傾向を示す。この傾向から、チャネルの電圧が、ほぼ補償電圧ＶｃｍｐとなるグループＢ０のメモリセルＭＣについては、注入される電子の量が減る。
このように、グループＢ０のメモリセルセルＭＣに注入される電子の量を減らすことが可能な実施形態によれば、グループＢ０のメモリセルＭＣに注入される電子の量を、グループＢ１のメモリセルＭＣに注入される電子の量に、近づけることが可能となる。したがって、グループＢ０のメモリセルＭＣのしきい値電圧と、グループＢ１のメモリセルＭＣのしきい値電圧とのばらつきを小さくでき、データ書き込み後のメモリセルＭＣのしきい値電圧ばらつきの拡大を抑制できる。
また、本実施形態の半導体装置では、下層に形成されたメモリセルのグループＧ０のゲート電極に印加するプログラム電圧Ｖｐｇｍ０は、上層のグループＧ１のゲート電極に印加するプログラム電圧Ｖｐｇｍ１よりも低い値に設定されている。したがって、下層のグループＧ０のメモリセルのしきい値電圧が正側に大きくシフトすることを抑えて、上層のグループＧ１のメモリセルのしきい値電圧のシフト量程度とすることもできる。
上述では、グループＢ０，Ｂ１に分割して、書き込み選択されたビット線の電圧を補償電圧Ｖｃｍｐか接地電位ＧＮＤかに設定した。グループＢ０，Ｂ１の境界は任意である。分割する数も、グループＢ０，Ｂ１の２つに限らず、３つ以上に分割することも可能である。３つ以上に分割する場合、補償電圧Ｖｃｍｐの値は、例えば、ロウ制御回路２０２に近づくにつれて、高めていけばよい。
また、補償電圧Ｖｃｍｐの値は、グループＢ０のメモリセルＭＣに印加される実効的な書き込みパルス幅と、グループＢ１のメモリセルＭＣに印加される実効的な書き込みパルス幅との差に応じて、ワード線ＷＬ毎に設定することも可能である。例えば、差が大きいときには、補償電圧Ｖｃｍｐの値を大きくし、差が小さいときには、補償電圧Ｖｃｍｐの値を小さくすればよい。
図３は、実施形態の半導体装置のメモリセルアレイ１の模式斜視図である。
図３に示すように、メモリセルアレイ１は、積層体１００と、複数の柱状部ＣＬと、複数のスリットＳＴとを有する。積層体１００は、ドレイン側選択ゲートＳＧＤ、複数のワード線ＷＬ、およびソース側選択ゲートＳＧＳを含む。
ソース側選択ゲートＳＧＳは、基板１０上に設けられている。基板１０は、例えば、半導体基板である。半導体基板は、例えば、シリコンを含む。複数のワード線ＷＬは、ソース側選択ゲートＳＧＳ上に設けられている。ドレイン側選択ゲートＳＧＤは、複数のワード線ＷＬ上に設けられている。ドレイン側選択ゲートＳＧＤ、複数のワード線ＷＬ、およびソース側選択ゲートＳＧＳは、電極層である。電極層の積層数は、任意である。
電極層（ＳＧＤ、ＷＬ、ＳＧＳ）は、離間して積層されている。電極層（ＳＧＤ、ＷＬ、ＳＧＳ）の間には、絶縁体４０が配置されている。絶縁体４０は、シリコン酸化物膜等の絶縁物であってもよく、エアギャップであってもよい。積層体１００は、絶縁体４０と、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）とを交互に含む。
ドレイン側選択トランジスタＳＴＤは、ドレイン側選択ゲートＳＧＤの少なくとも１つをゲート電極とする。ソース側選択トランジスタＳＴＳは、ソース側選択ゲートＳＧＳの少なくとも１つをゲート電極とする。ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間には、複数のメモリセルＭＣが直列に接続されている。メモリセルＭＣは、ワード線ＷＬの１つをゲート電極とする。
スリットＳＴは、積層体１００内に設けられている。スリットＳＴは、積層体１００内を、積層方向（Ｚ方向）およびＸ方向に延びる。スリットＳＴは、積層体１００を、Ｙ方向に複数に分離する。スリットＳＴによって分離された領域は、“ブロック”と呼ばれる。
スリットＳＴ内には、ソース線ＳＬが配置される。ソース線ＳＬは、導電体である。ソース線ＳＬは、積層体１００から絶縁されており、例えば、Ｚ方向およびＸ方向に、板状に延びる。ソース線ＳＬの上方には、上層配線８０が配置されている。上層配線８０はＹ方向に延びる。上層配線８０は、Ｙ方向に沿って並ぶ複数のソース線ＳＬと電気的に接続される。
柱状部ＣＬは、スリットＳＴによって分離された積層体１００内に設けられている。柱状部ＣＬは、積層方向（Ｚ方向）に延びる。柱状部ＣＬは、例えば、円柱状、もしくは楕円柱状に形成される。柱状部ＣＬは、メモリセルアレイ１内に、例えば、千鳥格子状、もしくは正方格子状に配置される。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、およびソース側選択トランジスタＳＴＳは、柱状部ＣＬに配置される。
柱状部ＣＬの上端部の上方には、複数のビット線ＢＬが配置されている。複数のビット線ＢＬは、Ｙ方向に延びる。柱状部ＣＬの上端部は、コンタクト部Ｃｂを介して、ビット線ＢＬの１つに電気的に接続されている。１つのビット線ＢＬは、各ブロックから１つずつ選ばれた柱状部ＣＬに電気的に接続される。
図４は、実施形態の半導体装置の柱状部ＣＬの模式断面図である。図５は、最上層ワード線ＷＬ（ｎ−１）および最下層ワード線ＷＬ（０）の模式斜視図である。図６は、図４中の破線枠６内を拡大した模式断面図である。図４は、図２におけるＹ−Ｚ面に対して平行な断面に対応する。
図４〜図６に示すように、柱状部ＣＬは、メモリホール（開孔）ＭＨ内に設けられている。メモリホールＭＨは、積層体１００のメモリセルアレイ１内に設けられる。メモリホールＭＨは、積層体１００内において、積層体１００の積層方向（Ｚ方向）に沿って延びる。柱状部ＣＬは、メモリ膜３０、半導体ボディ２０、およびコア層５０を含む。
メモリ膜３０は、メモリホールＭＨの内壁上に設けられている。メモリ膜３０の形状は、例えば、筒状である。メモリ膜３０は、ブロック絶縁膜３１、電荷蓄積膜３２、およびトンネル絶縁膜３３を含む。
ブロック絶縁膜３１は、メモリホールＭＨの内壁上に設けられている。ブロック絶縁膜３１は、例えば、シリコン酸化物を含む。
電荷蓄積膜３２は、ブロック絶縁膜３１上に設けられている。電荷蓄積膜３２は、例えば、シリコン窒化物を含む。電荷蓄積膜３２は、膜中に、電荷をトラップするトラップサイトを有し、電荷をトラップする。メモリセルＭＣのしきい値電圧は、トラップした電荷の有無、およびトラップした電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。
トンネル絶縁膜３３は、電荷蓄積膜３２上に設けられている。トンネル絶縁膜３３は、例えば、シリコン酸化物、またはシリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜３３は、電荷蓄積膜３２と半導体ボディ２０との間の電位障壁である。トンネル絶縁膜３３は、半導体ボディ２０から電荷蓄積膜３２に電荷を注入するとき（書き込み動作）、および電荷蓄積膜３２から半導体ボディ２０に電荷を放出させるとき（消去動作）、電荷がトンネリングする。
積層体１００内において、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）は、メモリ膜３０上に設けられている。電極層（ＳＧＤ、ＷＬ、ＳＧＳ）は、例えば、タングステンを含む。
半導体ボディ２０は、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）とは反対側のメモリ膜３０上に設けられている。半導体ボディ２０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。シリコンの導電型は、例えば、Ｐ型である。半導体ボディ２０の形状は、例えば、底を有する筒状である。半導体ボディ２０は、例えば、基板１０に電気的に接続される。
半導体ボディ２０上には、コア層５０が設けられている。コア層５０は、絶縁性である。コア層５０は、例えば、シリコン酸化物を含む。コア層５０の形状は、例えば、柱状である。コア層５０の上面上には、キャップ層５１が設けられている。キャップ層５１は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。シリコンの導電型は、例えば、Ｎ型である。キャップ層５１は、メモリホールＭＨの上部において、半導体ボディ２０と電気的に接続される。
メモリホールＭＨは、メモリ膜３０、半導体ボディ２０、コア層５０、およびキャップ層５１によって埋め込まれる。
積層体１００の上面上には、第１絶縁膜８１、および第２絶縁膜８２が設けられている。第１絶縁膜８１は、積層体１００上に設けられる。第２絶縁膜８２は、第１絶縁膜８１上に設けられる。第２絶縁膜８２内には、コンタクト部Ｃｂが設けられる。コンタクト部Ｃｂは、例えば、半導体ボディ２０およびキャップ層５１と電気的に接続される。
このように、本実施形態の半導体装置のメモリセルアレイ１では、同一のワード線ＷＬ内に複数のメモリホールＭＨが形成され、メモリセルＭＣが形成される。メモリセルＭＣは、Ｚ方向に延びる柱状ＣＬを共通にして積層されてメモリストリングＭＳを形成する。つまり、積層されたワード線ＷＬを共有する複数のメモリストリングＭＳは、基板１０上にマトリックス状に形成される。
本実施形態の半導体装置の動作について説明する。
書き込み動作は、ページ（ワード線）単位で行われる。１つのページには、例えば、しきい値電圧をシフトさせるメモリセルＭＣ（書き込み選択）と、しきい値電圧をシフトさせないメモリセルＭＣ（書き込み抑制）とが、混在する。
＜書き込み選択＞
書き込み選択されたメモリセルＭＣは、そのしきい値電圧を、例えば、データ“１（例えば、消去状態）”から、データ“０”にシフトさせる。この場合、ビット線ＢＬの電圧を、例えば、グループＢ０では補償電圧Ｖｃｍｐ、グループＢ１では接地電位ＧＮＤとする。書き込み選択メモリセルＭＣでは、電荷（電子）が電荷蓄積膜３２に注入され、しきい値電圧が正の方向にシフトする。これにより、書き込み選択メモリセルＭＣには、例えば、データ“０”が書き込まれる。
＜書き込み抑制＞
書き込み抑制されたメモリセルＭＣは、そのしきい値電圧を、例えば、データ“１（例えば、消去状態）”で維持する。この場合、グループＢ０およびＢ１の双方で、ビット線ＢＬの電圧を、例えば、電源電圧Ｖｃｃとする。書き込み抑制されたメモリセルＭＣでは、電荷（電子）が電荷蓄積膜３２に注入されない。このため、しきい値電圧は、元の状態を維持する。これにより、書き込み抑制されたメモリセルＭＣは、例えば、データ“１”を維持する。
書き込み選択されたメモリセルＭＣにおいては、過剰に電荷（電子）が電荷蓄積膜３２に注入されてはならない。過剰に電荷蓄積膜３２に電荷が注入された場合には、メモリセルのしきい値電圧はより高い方向にシフトする。同一ワード線ＷＬ内において、ゲート電極に印加される電圧波形が異なるため、ロウ制御回路２０２からの距離、すなわち、ワード線ＷＬの抵抗値に応じてしきい値電圧のシフト量が異なることがある。
選択されたワード線ＷＬがグループＧ０の場合には、ロウドライバ２１１は、プログラム電圧Ｖｐｇｍ０を出力する。
グループＢ０、グループＧ０において、書き込み選択されたメモリセルＭＣのゲート電極と半導体ボディとの間に印加される電圧Ｖ００は、“Ｖｐｇｍ０−Ｖｃｍｐ”となる。書き込み抑制されたメモリセルＭＣのゲート電極と半導体ボディとの間に印加される電圧は、“Ｖｐｇｍ０−Ｖｂｏｏｓｔ”となる。
グループＢ１、グループＧ０において、書き込み選択されたメモリセルＭＣのゲート電極と半導体ボディとの間に印加される電圧Ｖ１０は、“Ｖｐｇｍ０−ＧＮＤ”となる。書き込み抑制されたメモリセルＭＣのゲート電極と半導体ボディとの間に印加される電圧は、“Ｖｐｇｍ０−Ｖｂｏｏｓｔ”となる。
選択されたワード線ＷＬがグループＧ１の場合には、ロウドライバ２１１は、プログラム電圧Ｖｐｇｍ１を出力する。
グループＢ０、グループＧ１において、書き込み選択されたメモリセルＭＣのゲート電極と半導体ボディとの間に印加される電圧Ｖ０１は、“Ｖｐｇｍ１−Ｖｃｍｐ”となる。書き込み抑制されたメモリセルＭＣのゲート電極と半導体ボディとの間に印加される電圧は、“Ｖｐｇｍ１−Ｖｂｏｏｓｔ”となる。
グループＢ１、グループＧ１において、書き込み選択されたメモリセルＭＣのゲート電極と半導体ボディとの間に印加される電圧Ｖ１１は、“Ｖｐｇｍ１−ＧＮＤ”となる。書き込み抑制されたメモリセルＭＣのゲート電極と半導体ボディとの間に印加される電圧は、“Ｖｐｇｍ１−Ｖｂｏｏｓｔ”となる。
上述より、Ｖ００＜Ｖ１０，Ｖ０１＜Ｖ１１とすることができる。Ｖｐｇｍ０，Ｖｐｇｍ１を適切な値に選定することによって、Ｖ１０＝Ｖ０１とすることもでき、Ｖ１０＜Ｖ０１とすることもできる。これらの電圧の関係は、メモリセルアレイ１の構造、サイズ等によって適切に設定することができる。
メモリセルＭＣのゲート電極とチャネルを形成する半導体ボディ２０との間に印加される電圧Ｖ００〜Ｖ１１は、ロウ制御回路２０２からの距離に基づく印加電圧波形の相違を吸収し、選択されたメモリセルごとのしきい値電圧のシフト量を同程度にすることができる。
同一のメモリストリングＭＳにおいて、ワード線ＷＬごとに補償電圧Ｖｃｍｐを設定する場合には、次のようにする。
例えば、メモリストリングＭＳ（ｉ−１）のメモリセルＭＣ（ｉ−１，０）〜ＭＣメモリセルＭＣ（ｉ−１，ｎ−１）を順次選択して、データを書き込む。
例えば、メモリセルＭＣ（ｉ−１，ｊ−１）を選択して、データを書き込む。この場合に、カラムドライバ２２０の補償電圧生成回路２２０ｂは、メモリセルＭＣ（ｉ−１，ｊ−１）のためにあらかじめ設定された補償電圧Ｖｃｍｐを出力するように設定される。
メモリセルＭＣ（ｉ−１，ｊ−１）の書き込み終了後、次のメモリセルＭＣ（ｉ−１，ｊ）を選択して、データを書き込む。この場合には、カラムドライバ２２０の補償電圧生成回路２２０ｂは、メモリセル（ｉ−１，ｊ）のためにあらかじめ設定された補償電圧Ｖｃｍｐを出力するように設定される。
このようにして、異なるワード線に接続されたメモリセルＭＣごとに、あらかじめ設定された補償電圧Ｖｃｍｐがビット線に供給される。
実施形態の半導体装置の作用および効果について、比較例の半導体装置の動作と比較しつつ説明する。
図７は、比較例の半導体装置の動作を説明するための模式図である。
比較例の半導体装置では、ロウ制御回路２０２からの離間距離にかかわらず、選択ビット線には、接地電位ＧＮＤが供給される。
図７に示すように、ワード線ＷＬは、引出部を介してロウ制御回路２０２の出力に接続される。ワード線ＷＬは、Ｙ方向に広がり（幅）を有するとともに、Ｘ方向に延伸している。ロウ制御回路２０２は、ワード線ＷＬのＸ方向の一端に接続されている。ワード線ＷＬがＸ方向に延伸し、このワード線を共有するメモリセルＭＣは、ワード線ＷＬを介して一定のプログラム電圧Ｖｐｇｍで駆動される。
したがって、メモリセルＭＣのゲート電極を駆動する電圧の波形は、ワード線ＷＬ（ｊ）のＸ方向の抵抗値ｒに応じて変化する。抵抗値ｒは、Ｘ方向の正方向ほど大きな値となる。ロウ制御回路２０２のもっとも近くに配置されているメモリセルＭＣ（０，ｊ）は、ワード線ＷＬの抵抗値ｒの影響が小さいので、ロウ制御回路２０２から出力される電圧波形に近い電圧波形が印加される。
ロウ制御回路２０２からもっとも離間した位置に配置されたメモリセルＭＣ（ｍ−１，ｊ）は、ワード線ＷＬ（ｊ）の抵抗値ｒの影響によって、電圧波形がなまる。ワード線ＷＬ（ｊ）は、同一のロウドライバ２１１によって駆動される。このため、パルス幅τｐは、メモリセルＭＣ（０，ｊ）の位置と、メモリセルＭＣ（ｍ−１，ｊ）の位置とで、ほぼ同一である。しかしながら、電圧波形がワード線の抵抗値ｒによってなまった分、メモリセルＭＣ（ｍ−１，ｊ）の位置では、メモリセルＭＣ（０，ｊ）の位置に比較して、実効的な書き込みパルス幅が狭くなる。
ワード線の電圧波形がなまり難く、実効的な書き込みパルス幅が狭まり難いメモリセルＭＣ（０，ｊ）では、しきい値電圧のシフト量が大きくなる傾向にある。このため、シフト後のしきい値電圧の分布は、メモリセルＭＣ（０，ｊ）を含むグループＢ０では、例えば、図の分布Ｄ０のようになる。一方、実効的な書き込みパルス幅が狭まりやすいメモリセルＭＣ（ｍ−１，ｊ）では、しきい値電圧のシフト量が小さくなる傾向がある。このため、シフト後のしきい値電圧の分布は、メモリセルＭＣ（ｍ−１，ｊ）を含むグループＢ１では、例えば、図の分布Ｄ１のようになる。なお、破線の分布Ｄは、グループＢ０，Ｂ１全体を含めた場合のしきい値電圧の分布を表している。
本実施形態の半導体装置では、上述したとおり、メモリセルＭＣとロウ制御回路２０２との間の距離に応じて、ゲート電極とチャネルを形成する半導体ボディとの間の電圧の振幅を変えている。ロウ制御回路２０２からの距離が近いグループＢ０のメモリストリングＭＳでは、選択ビット線ＢＬの電圧は、ロウ制御回路２０２からの距離が遠いグループＢ１のメモリストリングＭＳの選択ビット線の電圧よりも、補償電圧Ｖｃｍｐの分、高く設定されている。補償電圧Ｖｃｍｐは、例えば、以下のようにして設定することができる。
補償電圧Ｖｃｍｐを０Ｖとした場合に、補償電圧Ｖｃｍｐは、しきい値電圧のシフト量の分布に基づいて設定される。より具体的には、補償電圧Ｖｃｍｐは、もっともロウ制御回路２０２からの距離が近いグループＢ０のメモリセルのしきい値電圧のシフト量の分布Ｄ０の平均値と、距離が遠いグループＢ１のメモリセルのしきい値電圧のシフト量の分布Ｄ１の平均値との差とする。
このように設定することによって、ロウ制御回路２０２から近いグループのメモリセルのしきい値電圧のシフト量の分布を、ロウ制御回路２０２から遠いメモリセルのしきい値電圧のシフト量の分布と同程度とすることができる。
したがって、グループＢ０のメモリセルのしきい値電圧のシフト量をグループＢ１のメモリセルのしきい値電圧のシフト量と同程度にすることができ、メモリセルのしきい値電圧のシフト量のばらつきを低減させる。そのため、しきい値電圧の規格値に対する不良発生を抑制して、動作安定性を、より向上させることができる。
メモリホールＭＨは、アスペクト比が大きい。このため、メモリホールＭＨを下層まで垂直に加工することは、困難である。したがって、図５に示すように、メモリホールＭＨの径は、積層体１００の下層側で小さく、積層体１００の上層で大きくなる。この結果、ワード線ＷＬの抵抗値は、例えば、最上層ワード線ＷＬ（ｎ−１）においてもっとも高く、最下層ワード線ＷＬ（０）においてもっとも低くなる。
さらに、メモリホールＭＨの径の大小は、例えば、トンネル膜の電界を変化させる。そのため、下層のメモリセルＭＣのしきい値電圧のシフト量は、上層のメモリセルＭＣのしきい値電圧のシフト量よりも大きくなる傾向にある。
これらについては、例えば、下層のグループＧ０のワード線に印加するプログラム電圧Ｖｐｇｍ０は、上層のグループＧ１のワード線に印加するプログラム電圧Ｖｐｇｍ１よりも低くすることで解消できる。
さらに、実施形態では、ロウ制御回路２０２からの距離に応じて、書き込み選択されたビット線ＢＬに供給する電圧を、例えば、補償電圧Ｖｃｍｐと、接地電位ＧＮＤとのように変化させる。これにより、ロウ制御回路２０２からの遠近差に起因して生ずるメモリセルＭＣのしきい値電圧のばらつきをも解消できる。
ワード線の抵抗が高いほど、グループＢ０と、グループＢ１との実効的な書き込みパルス幅の差が大きくなる。このため、補償電圧Ｖｃｍｐの値は、より大きくする必要がある。
一方、メモリホールＭＨの径は、加工上、下層で狭く、上層で広くなる。上層のワード線は、下層のワード線に比較して、メモリホールＭＨが大きくなる分、金属材料の体積が減り、抵抗が高くなる。そこで、積層方向のワード線の位置に応じ、上層のワード線が選択されたときの補償電圧Ｖｃｍｐの値は、下層のワード線が選択されたときの補償電圧Ｖｃｍｐの値よりも大きくするようにしてもよい。例えば、
・下層のグループＧ０のワード線が選択されたとき：補償電圧Ｖｃｍｐ０
・上層のグループＧ１のワード線が選択されたとき：補償電圧Ｖｃｍｐ１
とし、補償電圧Ｖｃｍｐ０と、補償電圧Ｖｃｍｐ１との関係を、以下のようにする。
Ｖｃｍｐ０ ＜ Ｖｃｍｐ１
このような関係とすると、例えば、
・ロウ制御回路２０２からの遠近差に起因した、しきい値電圧ばらつきの拡大
・積層方向のワード線の位置に起因した、しきい値電圧ばらつきの拡大
の双方を、同時に抑制することが可能となる。
微細化が進展することによって、ワード線ＷＬの厚さや寸法精度等のばらつきが顕在化する傾向にある。本実施形態の半導体装置では、同一のメモリストリングＭＳにおいて、あらかじめワード線ごとに適切な補償電圧Ｖｃｍｐを設定し、メモリセルへの書き込み時に設定された補償電圧Ｖｃｍｐに切り替えてデータを書き込むこともできる。そのため、製造時のばらつきに起因するしきい値電圧のシフト量のばらつきを抑制することができ、より動作安定性の向上をはかることができる。
このようにすることによって、ワード線ＷＬの寸法精度や抵抗率のばらつき等の製造ばらつきに起因した抵抗値のばらつきを吸収することができる。したがって、歩留りを向上させることが可能になる。
実施形態によれば、書き込み時のしきい値電圧のばらつきを抑制できる半導体装置を提供できる。
以上、実施形態について説明した。しかし、実施形態は、上記実施形態に限られるものではなく、上記実施形態が唯一のものでもない。実施形態は、プレーナ型のメモリデバイスにも適用できる。
また、書き込み時の電圧波形差異によるメモリセルＭＣのしきい値電圧の上昇を抑制できる実施形態は、１つのメモリセルＭＣに、２値を超える情報を記憶する多値メモリに有効である。
ＢＬ…ビット線、ＷＬ…ワード線、ＳＬ…ソース線、ＳＴＤ…ドレイン側選択トランジスタ、ＳＧＤ…ドレイン側選択ゲート、ＭＣ…メモリセル、ＳＴＳ…ソース側選択トランジスタ、ＳＧＳ…ソース側選択ゲート、ＭＳ…メモリストリング、ＣＬ…柱状部、Ｃｂ…コンタクト部、ＭＨ…メモリホール、ＳＴ…スリット、１…メモリセルアレイ、１０…基板、２０…半導体ボディ、３０…メモリ膜、３１…ブロック絶縁膜、３２…電荷蓄積膜、３３…トンネル絶縁膜、４０…絶縁体、５０…コア層、５１…キャップ層、８０…上層配線、１００…積層体、２０１…カラム制御回路、２０２…ロウ制御回路、２０３…データ入出力バッファ、２０４…ホスト、２０５…アドレスレジスタ、２０６…コマンドインターフェース、２０７…ステートマシン、２０８…電圧生成回路、２１０ａ…第１ポンプ回路、２１０ｂ…第２ポンプ回路、２１１…ロウドライバ、２２０，２２１…カラムドライバ、２２０ａ ドライバ、２２０ｂ…補償電圧生成回路

Claims (9)

  1. 第１メモリセルと、
    第２メモリセルと、
    前記第１メモリセルの第１ゲート電極および前記第２メモリセルの第２ゲート電極に接続された第１ワード線と、
    前記第１メモリセルのチャネルの一端に電気的に接続された第１ビット線と、
    前記第２メモリセルのチャネルの一端に電気的に接続された第２ビット線と、
    前記第１メモリセルおよび前記第２メモリセルのチャネルのそれぞれの他端に電気的に接続されたソース線と、
    前記第１ワード線に第１プログラム電圧を出力するロウ制御回路と、
    を備え、
    前記第１メモリセルおよび前記第２メモリセルそれぞれのしきい値電圧をシフトさせるとき、
    前記第１ゲート電極と前記第１メモリセルのチャネルとの間の第１電圧と、前記第２ゲート電極と前記第２メモリセルのチャネルとの間の第２電圧とを相違させる半導体装置。
  2. 前記第１ワード線の長さのうち、前記ロウ制御回路と前記第１ゲート電極との間の第１部分の長さは、前記ロウ制御回路と前記第２ゲート電極との間の第２部分の長さよりも短く、前記第１電圧は、前記第２電圧よりも低い、請求項１記載の半導体装置。
  3. 前記第１部分の抵抗値は、前記第２部分の抵抗値よりも小さい、請求項２記載の半導体装置。
  4. 前記第１メモリセルおよび前記第２メモリセルそれぞれのしきい値電圧をシフトさせるとき、
    前記第１ビット線の電位は、前記第２ビット線の電位よりも高い、請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第１ビット線に電圧を与える第１回路と、
    前記第２ビット線に電圧を与える第２回路と、
    を含むカラム制御回路を、さらに備え、
    前記第１回路は、前記第１ビット線の電位を補償する電圧を生成する補償電圧生成回路を含む、請求項４記載の半導体装置。
  6. 前記補償電圧生成回路は、任意の電圧に可変して設定可能な、請求項５記載の半導体装置。
  7. 前記第１メモリセルに直列に接続され、前記第１メモリセルに積層して形成された第３メモリセルと、
    前記第３メモリセルの第３ゲート電極に接続された第２ワード線と、
    を、さらに備え、
    前記第３メモリセルのしきい値電圧をシフトさせるとき、
    前記第１ビット線の電位は、前記第１メモリセルのしきい値電圧をシフトさせるときの前記第１ビット線の電位と異なる、請求項１〜６のいずれか１つに記載の半導体装置。
  8. 前記第２メモリセルに直列に接続され、前記第２メモリセルに積層して形成された第４メモリセル、
    を、さらに備え、
    前記第２ワード線は、前記第４メモリセルの第４ゲート電極に接続され、
    前記第１メモリセルおよび前記第２メモリセルのそれぞれのしきい値電圧をシフトさせるとき、
    前記第１ゲート電極と前記第１メモリセルのチャネルとの間の第１電圧と、前記第２ゲート電極と前記第２メモリセルのチャネルとの間の第２電圧との関係は、
    第１電圧＜第２電圧
    であり、
    前記第３メモリセルおよび前記第４メモリセルのそれぞれのしきい値電圧をシフトさせるとき、
    前記第３ゲート電極と前記第３メモリセルのチャネルとの間の第３電圧と、前記第４ゲート電極と前記第４メモリセルのチャネルとの間の第４電圧との関係は、
    第３電圧＜第４電圧
    であり、
    前記第３電圧と前記第４電圧との差は、前記第１電圧と前記第２電圧との差よりも大きい、請求項７記載の半導体装置。
  9. 前記ロウ制御回路は、前記第２ワード線に第２プログラム電圧を出力し、
    前記第２プログラム電圧は、前記第１プログラム電圧と異なる、請求項７又は８に記載の半導体装置。
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