[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

TW201523879A - 半導體裝置之製造方法及半導體裝置 - Google Patents

半導體裝置之製造方法及半導體裝置 Download PDF

Info

Publication number
TW201523879A
TW201523879A TW103130260A TW103130260A TW201523879A TW 201523879 A TW201523879 A TW 201523879A TW 103130260 A TW103130260 A TW 103130260A TW 103130260 A TW103130260 A TW 103130260A TW 201523879 A TW201523879 A TW 201523879A
Authority
TW
Taiwan
Prior art keywords
layer
type
semiconductor layer
nitride semiconductor
undoped
Prior art date
Application number
TW103130260A
Other languages
English (en)
Other versions
TWI647846B (zh
Inventor
Yuji Ando
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of TW201523879A publication Critical patent/TW201523879A/zh
Application granted granted Critical
Publication of TWI647846B publication Critical patent/TWI647846B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28264—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being a III-V compound
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/477—Vertical HEMTs or vertical HHMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/114—PN junction isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6835—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during build up manufacturing of active devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本發明係一種半導體裝置之製造方法及半導體裝置，其課題為使高電子移動度電晶體之特性提升。 解決手段為將n型之接觸層(n型之AlGaN層)CL，電子供給層(未摻雜之AlGaN層)ES及通道層(未摻雜之GaN層)CH之層積體，由在平行於[0001]結晶軸方向之Ga面的成長模式而加以形成。並且，使此層積體，n型之接觸層(n型之AlGaN層)CL側則呈成為上面地進行反轉，形成溝T之後，藉由閘極絕緣膜GI而形成閘極電極GE。如此，經由於[000-1]方向，依序層積通道層(未摻雜之GaN層)CH與電子供給層(未摻雜之AlGaN層)ES之時，(1)常閉動作與(2)高耐壓化之並存則成為容易。

Description

半導體裝置之製造方法及半導體裝置
本發明係有關半導體裝置之製造方法及半導體裝置，例如，可最佳地利用於使用氮化物半導體之半導體裝置之構成。
GaN系氮化物半導體係比較於Si或GaAs為寬帶間隙，高電子速度之故，對於在高耐壓，高輸出，高頻率用途之電晶體的應用被受期待，近年，積極地開發進展。
例如，對於以下之專利文獻1(日本特開2012-178495號公報)，係揭示有以平行於〔0001〕或〔000-1〕結晶軸的成長模式，層積緩衝層，通道層及電子供給層之半導體裝置。另外，對於以下之專利文獻2(日本特開2009-283690號公報)，係揭示有MOS型電場效果電晶體，而對於專利文獻3(日本特開2008-270310號公報)，係揭示有使用氮化物系之半導體的縱型之電晶 體。
另外，對於以下之非專利文獻1，係揭示有使用氮化物系之半導體的橫型之電晶體。另外，對於以下之非專利文獻2，係揭示有使用氮化物系之半導體的縱型之電晶體。
〔先前技術文獻〕 〔專利文獻〕
〔專利文獻1〕
日本特開2012-178495號公報
〔專利文獻2〕
日本特開2009-283690號公報
〔專利文獻3〕
日本特開2008-270310號公報
〔非專利文獻〕
〔非專利文獻1〕
Y, Yamashita, et al., “Effect of bottom SiN thickness for AlGaN/GaN metal-insulator-semiconductor high electron mobility transistors using SiN/SiO2/SiN triple-layer insulators,” Jpn. J. Appl. Phys., vol. 45, pp. L666-L668, 2006.
〔非專利文獻2〕
I. Ben-Yaacov, et al., “AlGaN/GaN current aperture vertical electron transistors,” Conference Digest of Device Res. Conf., pp. 31-32, 2002.
本發明者係從事使用氮化物半導體之半導體裝置的研究開發，對於半導體裝置之特性提升，進行銳意檢討。在其過程中，對於使用氮化物半導體之半導體裝置的特性，發現到更能改善的空間。
其他的課題與新穎的特徵係成為從本說明書之記述及添加圖面而了解到。
在本申請所揭示之實施形態之中，如簡單地說明代表性之構成的概要時，如以下者。
在本申請所揭示之一實施形態而示之半導體裝置之製造方法係於第1氮化物半導體層上，形成使第2氮化物半導體層磊晶成長於〔0001〕方向之層積體，此層積體之〔000-1〕方向則呈向上地配置，於第1氮化物半導體層側，形成閘極電極。
在本申請所揭示之一實施形態而示之半導體裝置係加以形成於第1氮化物半導體層上，具有加以配置於能隙較第1氮化物半導體層為寬之第2氮化物半導體層上方之閘極電極，從第1氮化物半導體層朝向第2氮化物半導體層之結晶軸方向為〔000-1〕方向。
如根據在本申請所揭示，以下所示之代表性的實施形態之半導體裝置之製造方法，可製造特性良好之半導體裝置者。如根據在本申請所揭示，以下所示之代表性的實施形態之半導體裝置，可使半導體裝置之特性提升者。
1S‧‧‧基板
2DEG‧‧‧2次元電子氣體
2S‧‧‧支持基板
AL‧‧‧接合層
CB‧‧‧電流阻擋層
CH‧‧‧通道層
CL‧‧‧接觸層
DE‧‧‧汲極電極
DL‧‧‧漂移層
ES‧‧‧電子供給層
GE‧‧‧閘極電極
GI‧‧‧閘極絕緣膜
ML‧‧‧金屬膜
ML2‧‧‧金屬膜
PR10‧‧‧光阻膜
PR11‧‧‧光阻膜
PR12‧‧‧光阻膜
PR21‧‧‧光阻膜
PR41‧‧‧光阻膜
PR51‧‧‧光阻膜
PR61‧‧‧光阻膜
S‧‧‧基板
SE‧‧‧源極電極
SL‧‧‧犧牲層
T‧‧‧溝
圖1
顯示實施形態1之半導體裝置之構成的剖面圖。
圖2
顯示GaN之結晶構造的圖。
圖3
顯示在結晶的面與方位之關係的圖。
圖4
顯示實施形態1之半導體裝置之製造工程的剖面圖。
圖5
顯示實施形態1之半導體裝置之製造工程的剖面圖，顯示持續圖4之製造工程的剖面圖。
圖6
顯示實施形態1之半導體裝置之製造工程的剖面圖，顯示持續圖5之製造工程的剖面圖。
圖7
顯示實施形態1之半導體裝置之製造工程的剖面圖，顯示持續圖6之製造工程的剖面圖。
圖8
顯示實施形態1之半導體裝置之製造工程的剖面圖，顯示持續圖7之製造工程的剖面圖。
圖9
顯示實施形態1之半導體裝置之製造工程的剖面圖，顯示持續圖8之製造工程的剖面圖。
圖10
顯示實施形態1之半導體裝置之製造工程的剖面圖，顯示持續圖9之製造工程的剖面圖。
圖11
顯示實施形態1之半導體裝置之製造工程的剖面圖，顯示持續圖10之製造工程的剖面圖。
圖12
顯示實施形態1之半導體裝置之製造工程的剖面圖，顯示持續圖11之製造工程的剖面圖。
圖13
顯示實施形態1之半導體裝置之製造工程的剖面圖，顯示持續圖12之製造工程的剖面圖。
圖14
顯示實施形態1之半導體裝置之製造工程的剖面圖，顯示持續圖13之製造工程的剖面圖。
圖15
顯示實施形態1之比較例1之半導體裝置之構成的剖面圖。
圖16
顯示實施形態1之比較例2之半導體裝置之構成的剖面圖。
圖17
顯示在比較例1之半導體裝置之閘極電極正下方(A-A’部)的傳導帶能線圖的圖。
圖18
顯示實施形態1之半導體裝置(圖1)的傳導帶能線圖的圖。
圖19
顯示實施形態2之半導體裝置之構成的剖面圖。
圖20
顯示實施形態2之半導體裝置之製造工程的剖面圖。
圖21
顯示實施形態2之半導體裝置之製造工程的剖面圖，顯示持續圖20之製造工程的剖面圖。
圖22
顯示實施形態2之半導體裝置之製造工程的剖面圖，顯示持續圖21之製造工程的剖面圖。
圖23
顯示實施形態2之半導體裝置之製造工程的剖面圖， 顯示持續圖22之製造工程的剖面圖。
圖24
顯示實施形態2之半導體裝置之製造工程的剖面圖，顯示持續圖23之製造工程的剖面圖。
圖25
顯示實施形態2之半導體裝置之製造工程的剖面圖，顯示持續圖24之製造工程的剖面圖。
圖26
顯示實施形態3之半導體裝置之構成的剖面圖。
圖27
顯示實施形態3之半導體裝置之製造工程的剖面圖。
圖28
顯示實施形態3之半導體裝置之製造工程的剖面圖，顯示持續圖27之製造工程的剖面圖。
圖29
顯示實施形態3之半導體裝置之製造工程的剖面圖，顯示持續圖28之製造工程的剖面圖。
圖30
顯示實施形態3之半導體裝置之製造工程的剖面圖，顯示持續圖29之製造工程的剖面圖。
圖31
顯示實施形態3之半導體裝置之製造工程的剖面圖，顯示持續圖30之製造工程的剖面圖。
圖32
顯示實施形態3之半導體裝置之製造工程的剖面圖，顯示持續圖31之製造工程的剖面圖。
圖33
顯示實施形態4之半導體裝置之構成的剖面圖。
圖34
顯示實施形態4之半導體裝置之製造工程的剖面圖。
圖35
顯示實施形態4之半導體裝置之製造工程的剖面圖，顯示持續圖34之製造工程的剖面圖。
圖36
顯示實施形態4之半導體裝置之製造工程的剖面圖，顯示持續圖35之製造工程的剖面圖。
圖37
顯示實施形態4之半導體裝置之製造工程的剖面圖，顯示持續圖36之製造工程的剖面圖。
圖38
顯示實施形態4之半導體裝置之製造工程的剖面圖，顯示持續圖37之製造工程的剖面圖。
圖39
顯示實施形態4之半導體裝置之製造工程的剖面圖，顯示持續圖38之製造工程的剖面圖。
圖40
顯示實施形態4之半導體裝置之製造工程的剖面圖，顯示持續圖39之製造工程的剖面圖。
圖41
顯示實施形態5之半導體裝置之製造工程的剖面圖。
圖42
顯示實施形態5之半導體裝置之製造工程的剖面圖，顯示持續圖41之製造工程的剖面圖。
圖43
顯示實施形態5之半導體裝置之製造工程的剖面圖，顯示持續圖42之製造工程的剖面圖。
圖44
顯示實施形態5之半導體裝置之製造工程的剖面圖，顯示持續圖43之製造工程的剖面圖。
圖45
顯示實施形態5之半導體裝置之製造工程的剖面圖，顯示持續圖44之製造工程的剖面圖。
圖46
顯示實施形態6之半導體裝置之製造工程的剖面圖。
圖47
顯示實施形態6之半導體裝置之製造工程的剖面圖，顯示持續圖46之製造工程的剖面圖。
圖48
顯示實施形態6之半導體裝置之製造工程的剖面圖，顯示持續圖47之製造工程的剖面圖。
圖49
顯示實施形態6之半導體裝置之製造工程的剖面圖， 顯示持續圖48之製造工程的剖面圖。
圖50
顯示實施形態6之半導體裝置之製造工程的剖面圖，顯示持續圖49之製造工程的剖面圖。
圖51
顯示於通道層之一部分，設置n型不純物層之橫型的半導體裝置之構成例的剖面圖。
圖52
顯示於通道層之一部分，設置n型不純物層之縱型的半導體裝置之構成例的剖面圖。
在以下的實施形態中，係方便上有其必要時，分割為複數之部分或實施形態加以說明，但除了特別明示之情況，此等並非相互無關的構成，而一方係有著另一方或全部的變形例，應用例，詳細說明，補足說明等之關係。另外，在以下的實施形態中，提及要素之數等(包含個數，數值，量，範圍等)之情況，除了特別明示之情況及原理上明確限定於特定的數之情況等，並非限定於其特定的數者，而亦可為特定的數以上或以下。
更且，在以下的實施形態中，其構成要素(亦包含要素步驟等)係除了特別明示之情況，及原理上認為明確為必須之情況等，未必為必須者。同樣地，在以下的實施形態中，提及構成要素等之形狀，位置關係等 時，係除了特別明示之情況，及原理上認為並非明確之情況等，作為包含實質上近似或類似於其形狀等之構成等者。此情況係對於上述數等(包含個數，數值，量，範圍等)亦為同樣。
以下，依據圖面而詳細說明實施形態。然而，在為了說明實施形態之全圖中，對於具有同一之機能的構件係附上同一或關連的符號，其反覆之說明係省略之。另外，對於存在有複數之類似的構件(部位)的情況，係有追加記號於總稱的符號而顯示個別或特定之部位情況。另外，在以下之實施形態中，除特別必要時以外係作為原則而不重複同一或同樣部分之說明。
另外，在實施形態所使用之圖面中，即使在剖面圖中為了容易辨識圖面，而亦有省略陰影線的情況。
另外，在剖面圖中，各部位之尺寸係並非與實際裝置對應之構成，而為了容易了解圖面，有相對性放大顯示特定部位之情況。
(實施形態1)以下，參照圖面的同時，對於本實施形態之半導體裝置加以詳細說明。
〔構造說明〕圖1係顯示本實施形態之半導體裝置之構成的剖面圖。圖1所示之半導體裝置係使用氮化物半導體之電場效果電晶體(FET；Field Effect Transistor)。另外，同時亦稱作高電子移動度電晶體 (HEMT：High Electron Mobility Transistor)。
如圖1所示，在本實施形態之半導體裝置中，於支持基板2S上，藉由接合層AL，加以配置有通道層(亦稱為電子走行層)CH，電子供給層ES及n型之接觸層CL的層積體。此層積體係由氮化物半導體而成。並且，電子供給層ES係較通道層CH，能隙為寬之氮化物半導體。
在此，作為通道層CH，未摻雜之GaN層則作為電子供給層ES，而未摻雜之AlGaN層則作為接觸層CL，加以使用n型AlGaN層。於此電子供給層ES與通道層CH之界面附近之通道層CH側，加以生成2次元電子氣體2DEG。
此電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之接合面係Ga面((0001)面)。並且，從通道層(未摻雜之GaN層)CH朝向於電子供給層(未摻雜之AlGaN層)ES側之方向係成為〔000-1〕方向。換言之，從接合面(2次元電子氣體2DEG之生成面)對於電子供給層(未摻雜之AlGaN層)ES側之方向係成為〔000-1〕方向。
圖2係顯示GaN之結晶構造，圖3係顯示在結晶的面與方位之關係的圖。
〔000-1〕方向(亦稱為〔000-1〕結晶軸方向)係指呈圖2及圖3所示，意味c軸方向(〔0001〕方向)之相反方向。因而，〔000-1〕方向係成為對於 (000-1)面而言向外之法線向量的方向。在此，在GaN的結晶構造中，(000-1)面係成為N面(氮素側的面，N極性面)。
另外，〔0001〕方向(亦稱為〔0001〕結晶軸方向)係指呈圖2及圖3所示，意味c軸方向(〔0001〕方向)。因而，〔0001〕方向係成為對於(0001)面而言向外之法線向量的方向。在此，在GaN的結晶構造中，(0001)面係成為Ga面(鎵側的面，Ga極性面)。
另外，閘極電極GE係貫通n型之接觸層(n型之AlGaN層)CL，於自其底面露出電子供給層(未摻雜之AlGaN層)ES的溝T之內部，藉由閘極絕緣膜GI而加以配置。對於此閘極電極GE兩側之n型之接觸層(n型之AlGaN層)CL上，係各加以配置有源極電極SE及汲極電極DE。
對於閘極電極GE上，係加以配置有層間絕緣層(未圖示)。另外，對於上述源極電極SE及汲極電極DE上，係加以配置有埋入於形成在上述層間絕緣層中的連接孔內之導電性膜(插塞，未圖示)。
〔製法說明〕接著，參照圖4~圖14同時，說明本實施形態之半導體裝置之製造方法同時，作為更明確該半導體裝置之構成。圖4~圖14係顯示本實施形態之半導體裝置之製造工程的剖面圖。
如圖4所示，作為基板(亦稱作成長用基 板)1S，例如，準備氮化鎵(GaN)所成之基板1S。
接著，於基板1S上，藉由核生成層(未圖示)而形成犧牲層SL。此犧牲層SL係例如，由GaN層所成。例如，於氮化鎵(GaN)所成之基板1S上，使用有機金屬化學氣相沉積(亦稱作Metalorganic Chemical Vapor Deposition、MOCVD)法，堆積層厚1μm程度之犧牲層(GaN層)SL。
接著，於犧牲層(GaN層)SL上，形成n型之接觸層CL。例如，使用MOCVD法，堆積層厚50nm程度之n型的AlGaN層。AlGaN層係具有以Al0.2Ga0.8N所示之組成比。作為n型之不純物係例如，使用Si(矽)，其濃度(不純物濃度)係例如，1×1019/cm3程度。接著，於n型之接觸層(n型之AlGaN層)CL上，形成電子供給層ES。例如，使用MOCVD法，堆積層厚20nm程度之未摻雜的AlGaN層。AlGaN層係具有以Al0.2Ga0.8N所示之組成比。接著，於電子供給層(未摻雜之AlGaN層)ES上，形成通道層CH。例如，使用MOCVD法，堆積層厚1μm程度之未摻雜的GaN層。
將使用如此之MOCVD法而加以形成之成長膜，稱作磊晶層(磊晶膜)。上述犧牲層(GaN層)SL，n型之接觸層(n型之AlGaN層)CL，電子供給層(未摻雜之AlGaN層)ES及通道層(未摻雜之GaN層)CH之層積體係由在平行於〔0001〕結晶軸方向之Ga面的成長模式加以形成。換言之，於平行於〔0001〕結晶軸方向之 Ga面上，依序成長有各層。
具體而言，於氮化鎵(GaN)所成之基板1S的Ga面((0001)面)上，成長GaN於〔0001〕方向，加以形成有犧牲層(GaN層)SL。並且，於犧牲層(GaN層)SL之Ga面((0001)面)上，成長有n型之AlGaN於〔0001〕方向，加以形成有n型之接觸層(n型之AlGaN層)CL。並且，於n型之接觸層(n型之AlGaN層)CL之Ga面((0001)面)上，成長有未摻雜之AlGaN於〔0001〕方向，加以形成有電子供給層(未摻雜之AlGaN層)ES。並且，於電子供給層(未摻雜之AlGaN層)ES之Ga面((0001)面)上，成長有未摻雜之GaN於〔0001〕方向，加以形成有通道層(未摻雜之GaN層)CH。
於此電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之界面附近，加以生成(形成)有2次元電子氣體(2次元電子氣體層)2DEG。此2次元電子氣體2DEG之生成面，即，電子供給層(未摻雜之AlGaN層)ES及通道層(未摻雜之GaN層)CH之接合面(界面)係Ga面((0001)面)，而自此接合面(2次元電子氣體2DEG之生成面)對於通道層(未摻雜之GaN層)CH側之方向係成為〔0001〕方向。
如此，經由在平行於〔0001〕結晶軸方向之Ga面的成長模式，形成上述各層積體之各層(犧牲層(GaN層)SL，n型之接觸層(n型之AlGaN層)CL， 電子供給層(未摻雜之AlGaN層)ES及通道層(未摻雜之GaN層)CH)之時，可得到較凹凸少平坦之磊晶層所成之層積體者。
在此，AlGaN與GaN係晶格常數為不同，但經由將AlGaN之合計膜厚設定為臨界膜厚以下之時，可得到錯位的產生少之良好的結晶品質之層積體者。
作為基板1S，使用氮化鎵(GaN)所成之基板以外的基板亦可。經由使用氮化鎵(GaN)所成之基板之時，可使錯位產生少之良好的結晶品質之層積體成長。上述錯位等之結晶缺陷係成為洩漏電流的原因。因此，經由抑制結晶缺陷之時，可降低洩漏電流，而可使電晶體之關閉耐壓提升。
然而，作為基板1S上之核生成層(未圖示)，係可使用重複層積氮化鎵(GaN)層與氮化鋁(AlN)層之層積膜(AlN/GaN膜)之超晶格層者。
接著，如圖5所示，於通道層(未摻雜之GaN層)CH之(0001)面上，形成接合層AL，搭載支持基板2S。作為接合層AL，係例如，可使用氫矽鹽酸類(Hydrogen Silsesquioxane：略稱HSQ)等之塗佈系絕緣膜者。另外，作為支持基板2S係例如，可使用矽(Si)所成之基板。
例如，將HSQ之前驅物，塗佈於通道層(未摻雜之GaN層)CH上，搭載支持基板2S之後，施以200℃程度之熱處理。經由此，HSQ則硬化，如圖6所示，可 藉由接合層AL而接著(貼合)通道層(未摻雜之GaN層)CH與支持基板2S。作為接合層AL，使用HSQ之情況，可耐於約900℃程度為止之熱負荷。
接著，如圖7所示，從犠牲層(GaN層)SL與n型之接觸層(n型之AlGaN層)CL之界面，剝離犠牲層(GaN層)SL及基板1S。作為剝離方法，係例如，可使用雷射剝離法。例如，對於犠牲層(GaN層)SL與n型之接觸層(n型之AlGaN層)CL之界面，照射雷射，在犠牲層(GaN層)SL與n型之接觸層(n型之AlGaN層)CL之界面部中，使燒蝕產生，形成間隙。接著，從此間隙，剝離犠牲層(GaN層)SL與基板1S。此結果，於n型之接觸層(n型之AlGaN層)CL上，加以層積有電子供給層(未摻雜之AlGaN層)ES及通道層(未摻雜之GaN層)CH，更且，於此上部，加以形成有層積有接合層AL及支持基板2S之層積構造體。
接著，如圖8所示，上述層積構造體之n型之接觸層(n型之AlGaN層)CL側則呈成為上面地，使上述層積構造體反轉。換言之，上述層積構造體之〔000-1〕方向則呈成為朝上地，配置上述層積構造體。經由此，於支持基板2S上，藉由接合層AL而加以配置有通道層(未摻雜之GaN層)CH，電子供給層(未摻雜之AlGaN層)ES及n型之接觸層(n型之AlGaN層)CL之層積體。如前述，電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之接合面係Ga面 ((0001)面)。並且，從此接合面(2次元電子氣體2DEG之生成面)對於電子供給層(未摻雜之AlGaN層)ES側之方向係成為〔000-1〕方向。
接著，如圖9及圖10所示，於n型之接觸層(n型之AlGaN層)CL上之閘極電極GE之形成預定範圍的兩側，形成源極電極SE及汲極電極DE。此源極電極SE及汲極電極DE係例如，可使用剝離法而形成。例如，如圖9所示，於n型之接觸層(n型之AlGaN層)CL上，形成光阻膜PR10，經由進行曝光．顯像之時，除去源極電極SE及汲極電極DE之形成範圍上的光阻膜PR10。
接著，於包含在光阻膜PR10上之n型之接觸層(n型之AlGaN層)CL上，形成金屬膜ML。經由此，在源極電極SE及汲極電極DE之形成範圍中，於n型之接觸層(n型之AlGaN層)CL上，直接加以形成有金屬膜ML。另一方面，在其他的範圍中，於光阻膜PR10上，加以形成有金屬膜ML。
金屬膜ML係例如，經由鈦(Ti)膜，和形成於鈦膜上的鋁(Al)膜之層積膜(Ti/Al膜)而加以構成。構成金屬膜ML之各膜係例如，可使用真空蒸鍍法而形成。
接著，除去光阻膜PR10。此時，形成於光阻膜PR10上之金屬膜ML亦與光阻膜PR10同時加以除去，僅呈於n型之接觸層(n型之AlGaN層)CL上直接接觸地加以形成之金屬膜ML(源極電極SE及汲極電極 DE)殘存(圖10)。
接著，對於支持基板2S而言，施以熱處理(共熔處理)。作為熱處理，係例如，在氮素環境中，600℃，施以1分程度之熱處理。經由此熱處理，可謀求源極電極SE，和形成有2次元電子氣體2DEG之通道層(未摻雜之GaN層)CH之電阻接觸者。同樣地，可謀求汲極電極DE與通道層(未摻雜之GaN層)CH之電阻接觸者。即，源極電極SE及汲極電極DE則成為各對於2次元電子氣體2DEG而言加以電性連接之狀態。
接著，如圖11及圖12所示，經由除去n型之接觸層(n型之AlGaN層)CL之中央部，換言之，閘極電極GE之形成預定範圍附近之n型之接觸層(n型之AlGaN層)CL之時，分離n型之接觸層(n型之AlGaN層)CL。首先，如圖11所示，於包含在源極電極SE及汲極電極DE上之n型之接觸層(n型之AlGaN層)CL上，形成光阻膜PR11，經由進行曝光．顯像之時，除去閘極電極GE之形成預定範圍上的附近光阻膜PR11。
接著，如圖12所示，將光阻膜PR11作為光罩而使用乾蝕刻法等而除去n型之接觸層(n型之AlGaN層)CL。作為蝕刻氣體，可使用氯化硼素(BCl3)系之氣體。經由此工程，露出有n型之接觸層(n型之AlGaN層)CL下層之電子供給層(未摻雜之AlGaN層)ES。換言之，加以形成有貫通n型之接觸層(n型之AlGaN層)CL，到達至電子供給層(未摻雜之AlGaN層)ES的溝 (亦稱作凹口)T。接著，除去光阻膜PR11。
接著，如圖13及圖14所示，形成閘極絕緣膜GI之後，形成閘極電極GE。首先，如圖13所示，形成閘極絕緣膜GI。作為閘極絕緣膜GI，係可使用氧化鋁(氧化鋁，Al2O3)者。例如，於包含在源極電極SE，汲極電極DE及溝T的內部上之n型之接觸層(n型之AlGaN層)CL上，作為閘極絕緣膜GI，例如，使用原子層堆積(Atomic Layer Deposition：略稱ALD)法而形成氧化鋁膜。接著，除去源極電極SE及汲極電極DE上之閘極絕緣膜GI。然而，此閘極絕緣膜GI之除去係在形成連接孔於源極電極SE及汲極電極DE上時進行亦可。
接著，形成閘極電極GE於閘極絕緣膜GI上。閘極電極GE係例如，可使用剝離法而形成者。例如，如圖13所示，經由形成光阻膜PR12於閘極絕緣膜GI上，進行曝光．顯像之時，除去閘極電極GE之形成範圍上的光阻膜PR12。
接著，於包含在光阻膜PR12上的閘極絕緣膜GI上，形成金屬膜ML2。經由此，在閘極電極GE之形成範圍中，於閘極絕緣膜GI上，直接加以形成金屬膜ML2。另一方面，在其他的範圍中，於光阻膜PR12上，加以形成有金屬膜ML2。金屬膜ML2係例如，經由鎳(Ni)膜，和形成於鎳膜上的金(Au)膜之層積膜(Ni/Au膜)而加以構成。構成金屬膜ML2之各膜係例如，可使用真空蒸鍍法而形成。
接著，除去光阻膜PR12。此時，加以形成於光阻膜PR12上之金屬膜ML2亦與光阻膜PR12同時加以除去，僅於溝T的內部及其附近，殘存有金屬膜ML2(閘極電極GE)(圖14)。
經由以上的工程，本實施形態之半導體裝置則略完成。然而，在上述工程中，使用剝離法而形成閘極電極GE，源極電極SE及汲極電極DE，但經由金屬膜之圖案化而形成此等電極亦可。
如此，在本實施形態之半導體裝置中，因於〔000-1〕方向，作為依序層積通道層(未摻雜之GaN層)CH與電子供給層(未摻雜之AlGaN層)ES之構成之故，(1)常閉動作和(2)高耐壓化之並存則成為容易。
圖15係顯示本實施形態之比較例1的半導體裝置之構成的剖面圖。另外，圖16係顯示本實施形態之比較例2的半導體裝置之構成的剖面圖。
圖15之比較例1的半導體裝置係所謂橫型之FET。在此半導體裝置中，係具有加以形成於基板S上之通道層(未摻雜之GaN層)CH與電子供給層(未摻雜之AlGaN層)ES的層積體，和於電子供給層(未摻雜之AlGaN層)ES上，藉由閘極絕緣膜GI而加以形成之閘極電極GE。對於此通道層(未摻雜之GaN層)CH與電子供給層(未摻雜之AlGaN層)ES之界面附近，係加以形成有2次元電子氣體2DEG。另外，對於閘極電極GE兩 側之電子供給層(未摻雜之AlGaN層)ES上，係加以形成有源極電極SE及汲極電極DE。
在此，通道層(未摻雜之GaN層)CH與電子供給層(未摻雜之AlGaN層)ES之層積體係經由〔0001〕方向之磊晶成長而加以形成。換言之，所謂由鎵(Ga)面成長模式加以形成。
如此之比較例1的構成之半導體裝置係臨界值電壓(Vt)為負的正常導通電晶體，正常導通化係困難。例如，臨界值電壓(Vt)係-4V~-9V程度。更且，在比較例1之構成的半導體裝置中，作成厚膜化閘極絕緣膜GI，但臨界值電壓(Vt)則減少。即，比較例1之構成的半導體裝置係並存常閉動作與高耐壓化之情況則極為困難的構成。
圖17係顯示在比較例1之半導體裝置的閘極電極正下方(A-A’部)的傳導帶能線圖的圖。橫軸係顯示閘極電極正下方(A-A’部)的位置，而縱軸係顯示能量的大小。另外，(a)係閘極電壓Vg=0V之情況，(b)係閘極電壓Vg=臨界值電壓(Vt)之情況的傳導帶能線圖。
電子供給層(未摻雜之AlGaN層)ES係晶格常數則較通道層(未摻雜之GaN層)CH為小，對於電子供給層(未摻雜之AlGaN層)ES，產生有拉伸應力。因此，依據自發性極化效果與壓電極化效果，於電子供給層(未摻雜之AlGaN層)ES，產生有極化。經由〔0001〕方向之磊晶成長而加以形成，電子供給層(未摻雜之AlGaN 層)ES與通道層(未摻雜之GaN層)CH則作成Ga面配向之比較例1的構成中，電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之界面則成為正電荷(+σ)。同樣地，對於電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之界面係產生有負電荷(-σ)(圖17(a))。但此負電荷(-σ)係經由與閘極絕緣膜GI之界面位準而加以補償之故，而成為電性中性。
此極化電荷的面密度σ係將電子供給層ES之AlGaN層的Al組成作為x，而將基本電荷作為q時，可近似如以下的式(1)。σ/q≒6.4×1013〔cm-2〕×x…(1)例如，Al組成為x=0.2之情況，極化電荷之面密度σ係加以計算為1.2×1013〔cm-2〕。因此，在閘極電極Vg=0V的熱平衡狀態中，亦於異質界面附近，加以激發2次元電子氣體2DEG，成為正常導通動作(圖17(a))。
另一方面，在閘極電壓Vg=臨界值電壓(Vt)之關閉狀態中，於閘極絕緣膜GI之內部，產生有電場，閘極絕緣膜GI中之傳導帶之位能係從基板S側(通道層(未摻雜之GaN層))朝向至閘極電極GE側而增加(圖17(b))。此電場強度(σ/ε：ε係閘極絕緣膜之介電率)係未依存於閘極絕緣膜GI之厚度之故，隨著加厚閘極絕緣膜GI而臨界值電壓(Vt)則減少。因而，對於為了得到所期望之臨界值電壓(Vt)，必須薄化閘極絕緣膜GI。如此，並存常閉動作與高耐壓化的情況 係為困難。
圖16之比較例2的半導體裝置係所謂縱型之FET。在此半導體裝置中，同樣地，並存常閉動作與高耐壓化的情況係亦為困難。此情況，對於基板S上，係加以形成有n型之漂移層(GaN層)DL，和具有開口部之p型之電流阻擋層(GaN層)CB。此開口部係成為電流狹窄部。對於p型之電流阻擋層(GaN層)CB上，係加以形成有通道層(未摻雜之GaN層)CH與電子供給層(未摻雜之AlGaN層)ES之層積體，對於電子供給層(未摻雜之AlGaN層)ES上，係加以形成有閘極電極GE。對於此通道層(未摻雜之GaN層)CH與電子供給層(未摻雜之AlGaN層)ES之界面附近，係加以形成有2次元電子氣體2DEG。另外，對於閘極電極GE兩側之電子供給層(未摻雜之AlGaN層)ES上，係加以形成有源極電極SE。另外，汲極電極DE係加以形成於n型之漂移層(GaN層)DL之導出部上。此比較例2的情況，與比較例1同樣地，並存常閉動作與高耐壓化的情況係亦為困難。
對此，本實施形態之半導體裝置的傳導帶能線圖係呈成為示於圖18。圖18係顯示本實施形態之半導體裝置(圖1)的傳導帶能線圖的圖。橫軸係顯示位置，而縱軸係顯示能量大小。另外，(a)係顯示閘極電極正下方(A-A’部)的傳導帶能線圖，(b)係顯示位置於閘極電極與源極電極(或汲極電極)之間的部位之正下方 (B-B’部)的傳導帶能線圖。
電子供給層(未摻雜之AlGaN層)ES係晶格常數則較通道層(未摻雜之GaN層)CH為小，對於電子供給層(未摻雜之AlGaN層)ES，產生有拉伸應力。因此，依據自發性極化效果與壓電極化效果，於電子供給層(未摻雜之AlGaN層)ES，產生有極化。但在本實施形態中，因使結晶面反轉之故，於電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之界面，加以生成有負電荷(-σ)。換言之，電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH則作成N面配向之本實施形態之半導體裝置中，電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之界面則成為負電荷(-σ)。同樣地，對於電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之界面係產生有正電荷(+σ)(圖18(a))。但此正電荷(+σ)係經由與閘極絕緣膜GI之界面位準而加以補償之故，而成為電性中性。
從上述式(1)，電子供給層ES之AlGaN層的Al組成為x=0.2之情況，極化電荷之面密度σ係計算為1.2×1013〔cm-2〕。因此，在閘極電壓Vg=0V之熱平衡狀態中，閘極電極正下方(A-A’部)之2次元電子氣體(通道)2DEG則空乏化，成為可常閉動作(圖18(a))。另一方面，在閘極電壓Vg=臨界值電壓(Vt)之關閉狀態中，於閘極絕緣膜GI之內部，產生有電場的 方向，亦成為與比較例1之情況相反之故，閘極絕緣膜GI中之傳導帶之位能則從基板2S側(通道層(未摻雜之GaN層)CH)朝向至閘極電極GE側而減少。此電場強度(σ/ε：ε係閘極絕緣膜之介電率)係未依存於閘極絕緣膜GI之厚度之故，成為隨著加厚閘極絕緣膜GI而臨界值電壓(Vt)則增加。如此，在本實施形態之半導體裝置中，常閉動作與高耐壓化之並存則成為容易。
更且，在除了閘極電極正下方之範圍(B-B’部)中，n型之接觸層(n型之AlGaN層)CL中的n型不純物則離子化，加以形成有正電荷。在此，將n型之接觸層(n型之AlGaN層)CL中的n型不純物的面密度，例如，作為呈5×1013cm-2，較負電荷之面密度σ為大地進行設定。另外，通道層(未摻雜之GaN層)CH係能隙則較電子供給層(未摻雜之AlGaN層)ES為小之故，於電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之邊界，加以生成有2次元電子氣體2DEG而降低開啟阻抗(圖18(b))。
(變形例)在圖1所示之形態中，於AlGaN層(n型之接觸層(n型之AlGaN層)CL、電子供給層(未摻雜之AlGaN層)ES)之一部，設置n型不純物層(n型之半導體層、亦稱作n型之半導體範圍、n型之接觸層(n型之AlGaN層)CL)、但於通道層(未摻雜之GaN層)CH之一部，設置n型不純物層(n型之接觸層(n型之AlGaN層)CL)亦可。
例如，層積通道層(未摻雜之GaN層)CH，n型之接觸層(n型之GaN層)CL及電子供給層(未摻雜之AlGaN層)ES之後，經由除去電子供給層(未摻雜之AlGaN層)ES及n型之接觸層(n型之GaN層)CL之時，如形成溝T即可。
另外，在圖1所示之形態中，例示：於電子供給層(未摻雜之AlGaN層)ES上，藉由閘極絕緣膜GI而配置閘極電極GE，所謂MIS型(金屬-絕緣膜-半導體型)之閘極電極構成，但採用：於電子供給層(未摻雜之AlGaN層)ES上，直接配置閘極電極GE，所謂肖特基型之閘極電極構成亦可。
然而，對於為了使電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH作N面配向，係考慮使用於通道層(未摻雜之GaN層)CH上，朝〔000-1〕方向，使於電子供給層(未摻雜之AlGaN層)ES結晶成長之所謂，在N面(氮素面)之成長模式者。但，通道層(未摻雜之GaN層)CH之N面係因蝕刻速度則較Ga面為大引起，不易得到鏡面成長。其結果，在N面的成長模式中，無法得到良好之結晶。
對於此，在本實施形態中，進行在得到良好結晶之Ga面模式的結晶成長，由使上下反轉，可得到電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH作成N面配向之層積體。特別是，由進行以Ga面模式之結晶成長，使用雷射玻璃法等，剝離犠牲層 (GaN層)SL與n型之接觸層(n型之AlGaN層)CL之間者，可形成平坦性高之層積體者。
(實施形態2)，在實施形態1中，係設置所謂凹槽閘極構造之閘極電極，但在本實施形態中，使用平面閘極構造之閘極電極。
〔構造說明〕圖19係說明本實施形態之半導體裝置之構成的剖面圖。圖19所示之半導體裝置係使用氮化物半導體之電場效果電晶體。另外，亦稱作高電子移動度電晶體(HEMT)。
如圖19所示，在本實施形態之半導體裝置中，於支持基板2S上，藉由接合層AL，加以配置有通道層(亦稱作電子走行層)CH，電子供給層ES及n型之接觸層CL的層積體。此層積體係氮化物半導體所成。並且，電子供給層ES係能隙則較通道層CH為寬之氮化物半導體。
在此，作為通道層CH，加以使用未摻雜之GaN層，作為電子供給層ES，加以使用未摻雜之AlGaN層，作為接觸層CL，加以使用n型之AlGaN層。於此電子供給層ES與通道層CH之界面附近的通道層CH側，加以生成有2次元電子氣體2DEG。
此電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之接合面係Ga面((0001)面)。並且，從通道層(未摻雜之GaN層)CH朝向於電子供給層(未摻雜之AlGaN層)ES側之方 向係成為〔000-1〕方向。換言之，從接合面(2次元電子氣體2DEG之生成面)至電子供給層(未摻雜之AlGaN層)ES側之方向係成為〔000-1〕方向。
另外，閘極電極GE係於自n型之接觸層(n型之AlGaN層)CL的開口部露出之電子供給層(未摻雜之AlGaN層)ES上，藉由閘極絕緣膜GI而加以配置。換言之，對於閘極電極GE兩側，係藉由閘極絕緣膜GI而加以配置有n型之接觸層(n型之AlGaN層)CL，而對於閘極電極GE下，係藉由閘極絕緣膜GI而加以配置有電子供給層(未摻雜之AlGaN層)ES。對於此閘極電極GE兩側之n型之接觸層(n型之AlGaN層)CL上，係各加以配置有源極電極SE及汲極電極DE。
對於閘極電極GE上係加以配置層間絕緣層(未圖示)。另外，對於上述源極電極SE及汲極電極DE上，係加以配置有埋入形成在上述層間絕緣層中之連接孔內的導電性膜(插塞，未圖示)。
〔製法說明〕接著，參照圖20~圖25同時，在說明本實施形態之半導體裝置之製造方法同時，將該半導體裝置之構成作為更明確。圖20~圖25係顯示本實施形態之半導體裝置之製造工程的剖面圖。
如圖20所示，作為基板(亦稱作成長用基板)1S，準備例如氮化鎵(GaN)所成之基板1S。
接著，於基板1S上，藉由核生成層(未圖示)而形成犧牲層SL。此犧牲層SL係例如，由GaN層 而成。例如，於氮化鎵(GaN)所成之基板1S上，使用MOCVD法，堆積層厚1μm程度之犠牲層(GaN層)SL。
接著，於犠牲層(GaN層)SL上，形成電子供給層ES。例如，使用MOCVD法，堆積層厚50nm程度之未摻雜之AlGaN層。AlGaN層係具有以Al0.2Ga0.8N所示之組成比。接著，於電子供給層(未摻雜之AlGaN層)ES上，形成通道層CH。例如，使用MOCVD法，堆積層厚1μm程度之未摻雜之GaN層。
將使用如此之MOCVD法所形成之成長膜，稱作磊晶層(磊晶膜)。上述犠牲層(GaN層)SL、電子供給層(未摻雜之AlGaN層)ES及通道層(未摻雜之GaN層)CH之層積體係由平行於〔0001〕結晶軸方向之Ga面的成長模式而加以形成。換言之，於平行於〔0001〕結晶軸方向之Ga面上，依序成長有各層。
具體而言，於氮化鎵(GaN)所成之基板1S之Ga面((0001)面)上，成長有GaN於〔0001〕方向，加以形成有犠牲層(GaN層)SL。並且，於犠牲層(GaN層)SL之Ga面((0001)面)上，成長有未摻雜之AlGaN於〔0001〕方向，加以形成有電子供給層(未摻雜之AlGaN層)ES。並且，於電子供給層(未摻雜之AlGaN層)ES之Ga面((0001)面)上，成長有未摻雜之GaN於〔0001〕方向，加以形成有通道層(未摻雜之GaN層)CH。
此電子供給層(未摻雜之AlGaN層)ES與通 道層(未摻雜之GaN層)CH之界面(接合面)係Ga面((0001)面)，從此界面至通道層(未摻雜之GaN層)CH側的方向係成為〔0001〕方向。
如此，經由以在平行於〔0001〕結晶軸方向的Ga面之成長模式，形成上述層積體之各層(犠牲層(GaN層)SL、電子供給層(未摻雜之AlGaN層)ES及通道層(未摻雜之GaN層)CH)之時，可得到凹凸少而更平坦之磊晶層所成之層積體者。
在此，AlGaN與GaN係晶格常數不同，但經由將AlGaN之合計膜厚，設定為臨界膜厚以下之時，可得到錯位的產生少之良好的結晶品質之層積體。
作為基板1S，係使用氮化鎵(GaN)所成之基板以外的基板亦可。經由使用氮化鎵(GaN)所成之基板之時，可使錯位產生少之良好的結晶品質之層積體者。上述錯位等之結晶缺陷係成為洩漏電流之原因。因此，經由抑制結晶缺陷之時，可降低洩漏電流，而使電晶體之關閉耐壓提升者。
然而，作為基板1S上之核生成層(未圖示)，係可使用重複層積氮化鎵(GaN)層與氮化鋁(AlN)層之層積膜(AlN/GaN膜)之超晶格層。
接著，如圖21所示，於通道層(未摻雜之GaN層)CH之(0001)面上，形成接合層AL，搭載支持基板2S。作為接合層AL係例如，可使用HSQ等之塗佈系絕緣膜。另外，作為支持基板2S係例如，可使用矽 (Si)所成之基板者。
例如，將HSQ之前驅物，塗佈通道層(未摻雜之GaN層)CH上，搭載支持基板2S之後，施以200℃程度之熱處理。經由此，HSQ則硬化，如圖6所示，可藉由接合層AL而接著通道層(未摻雜之GaN層)CH與支持基板2S者。作為接合層AL，使用HSQ之情況，可耐於至約900℃程度之熱負荷者。
接著，從犠牲層(GaN層)SL與電子供給層(未摻雜之AlGaN層)ES之界面，剝離犠牲層(GaN層)SL及基板1S。作為剝離方法，係與實施形態1同樣地，例如，可使用雷射剝離法。經由此，加以層積電子供給層(未摻雜之AlGaN層)ES及通道層(未摻雜之GaN層)CH，更且，於此上部，加以形成有層積接合層AL及支持基板2S之層積構造體。
接著，如圖22所示，上述層積構造體之電子供給層(未摻雜之AlGaN層)ES側則呈成為上面地，使上述層積構造體反轉。經由此，於支持基板2S上，藉由接合層AL而加以配置有通道層(未摻雜之GaN層)CH及電子供給層(未摻雜之AlGaN層)ES之層積體。如前述，電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之接合面係Ga面((0001)面)。並且，從此接合面至電子供給層(未摻雜之AlGaN層)ES側的方向係成為〔000-1〕方向。
接著，如圖23所示，經由離子注入法而形成 n型之接觸層(n型之AlGaN層)CL。首先，如圖23所示，經由於電子供給層(未摻雜之AlGaN層)ES上，形成光阻膜PR21，進行曝光．顯像之時，除去閘極電極GE之形成預定範圍以外的光阻膜PR21。接著，將光阻膜PR21作為光罩，於電子供給層(未摻雜之AlGaN層)ES之上層部，離子注入n型之不純物。經由此，於閘極電極GE之形成預定範圍兩側之電子供給層(未摻雜之AlGaN層)ES之上層部，加以形成有n型之接觸層(n型之AlGaN層)CL。作為n型的不純物係例如，加以使用Si(矽)，其濃度(不純物濃度)係例如，1×1019/cm3程度。另外，n型之接觸層(n型之AlGaN層)CL的厚度係例如，30nm程度。之後，除去光阻膜PR21。接著，例如，在氮素環境中，進行熱處理(退火)，活性化n型之接觸層(n型之AlGaN層)CL中的n型之不純物(在此係Si)。經由此熱處理，n型之接觸層(n型之AlGaN層)CL中之電子濃度係例如，成為2×1019/cm3程度。
接著，如圖24所示，於n型之接觸層(n型之AlGaN層)CL上之閘極電極GE之形成預定範圍兩側，形成源極電極SE及汲極電極DE。此源極電極SE及汲極電極DE係與實施形態1同樣地，例如，可使用剝離法而形成者。接著，與實施形態1同樣地，對於支持基板2S而言，實施熱處理(共熔處理)。經由此熱處理，可謀求源極電極SE，和加以形成有2次元電子氣體2DEG之通道層(未摻雜之GaN層)CH的電阻接觸。同樣地， 可謀求汲極電極DE與通道層(未摻雜之GaN層)CH之電阻接觸者。即，源極電極SE及汲極電極DE則各對於2次元電子氣體2DEG而言成為電性連接之狀態。
接著，如圖25所示，形成閘極絕緣膜GI之後，形成閘極電極GE。首先，與實施形態1同樣地，形成閘極絕緣膜GI。例如，於源極電極SE，汲極電極DE，電子供給層(未摻雜之AlGaN層)ES及n型之接觸層(n型之AlGaN層)CL上，作為閘極絕緣膜GI，例如，使用原子層堆積法而形成氧化鋁膜。接著，除去源極電極SE及汲極電極DE上之閘極絕緣膜GI。然而，此閘極絕緣膜GI之除去係在於源極電極SE及汲極電極DE上形成連接孔時進行亦可。
接著，於閘極絕緣膜GI上，形成閘極電極GE。閘極電極GE係與實施形態1同樣地，例如，可使用剝離法而形成者。
經由以上的工程，本實施形態之半導體裝置則略完成。然而，在上述工程中，使用剝離法而形成閘極電極GE，源極電極SE及汲極電極DE，但經由金屬膜之圖案化而形成此等之電極亦可。
如此，在本實施形態之半導體裝置中，於〔000-1〕方向，作為依序層積通道層(未摻雜之GaN層)CH與電子供給層(未摻雜之AlGaN層)ES之構成之故，如在實施形態1詳細說明地，(1)常閉動作與(2)高耐壓化之並存則成為容易。
即，本實施形態之半導體裝置之傳導帶能線圖係與實施形態1之情況(圖18)同樣。因而，如在實施形態1中詳細說明地，於電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之界面，加以生成有負電荷(-σ)。因此，在閘極電壓Vg=0V之熱平衡狀態中，閘極電極正下方(A-A’部)之2次元電子氣體(通道)2DEG則空乏化，成為可常閉動作(參照圖18(a))。另外，在閘極電壓Vg=臨界值電壓(Vt)之關閉狀態中，於閘極絕緣膜GI中的傳導帶之位能則從基板2S側(通道層(未摻雜之GaN層)CH)朝向至閘極電極GE側而減少。此電場強度(σ/ε：ε係閘極絕緣膜之介電率)係未依存於閘極絕緣膜GI之厚度之故，成為隨著加厚閘極絕緣膜GI而臨界值電壓(Vt)則增加。如此，在本實施形態之半導體裝置中，常閉動作與高耐壓化之並存則成為容易。
更且，在除了閘極電極正下方之範圍(B-B’部)中，n型之接觸層(n型之AlGaN層)CL中的n型不純物則離子化，加以形成有正電荷，於電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之邊界，加以形成有2次元電子氣體2DEG而降低開啟阻抗(參照圖18(b))。
另外，在本實施形態中，溝T之形成工程未作為必要之故，臨界值電壓(Vt)之調整則成為較實施形態1之情況更為容易。
(變形例)在圖19所示之形態中，於AlGaN層(n型之接觸層(n型之AlGaN層)CL、電子供給層(未摻雜之AlGaN層)ES)之一部，設置n型不純物層(n型之接觸層(n型之AlGaN層)CL)、但於通道層(未摻雜之GaN層)CH之一部，設置n型不純物層(n型之接觸層(n型之AlGaN層)CL)亦可。
例如，在圖23所示之離子注入法時，於通道層(未摻雜之GaN層)CH之上層部，經由離子注入n型之不純物之時，於閘極電極GE之形成預定範圍兩側之通道層(未摻雜之GaN層)CH的上層部，形成n型之接觸層(n型之AlGaN層)CL亦可。
另外，在圖19所示之形態中，例示：於電子供給層(未摻雜之AlGaN層)ES上，藉由閘極絕緣膜GI而配置閘極電極GE，所謂MIS型(金屬-絕緣膜-半導體型)之閘極電極構成，但採用：於電子供給層(未摻雜之AlGaN層)ES上，直接配置閘極電極GE，所謂肖特基型之閘極電極構成亦可。
(實施形態3)在實施形態1及2中，以例說明過所謂橫型之FET，但在實施形態3~6中，對於所謂縱型之FET加以說明。以下，參照圖面同時，對於本實施形態之半導體裝置加以詳細說明。
〔構造說明〕圖26係顯示本實施形態之半導體裝置之構成的剖面圖。圖26所示之半導體裝置係使用氮化物半導體之電場效果電晶體。另外，亦稱作高電子 移動度電晶體(HEMT)。
如圖26所示，在本實施形態之半導體裝置中，於支持基板2S上，藉由接合層AL，加以配置有n型之漂移層DL，電流阻擋層CB，通道層(亦稱作電子走行層)CH，電子供給層ES及n型之接觸層CL的層積體。此層積體係氮化物半導體所成。並且，電子供給層ES係能隙則較通道層CH為寬之氮化物半導體。電流阻擋層CB係於與閘極電極GE對應之位置，具有開口部(離間部)。此電流阻擋層CB之開口部係成為電流狹窄部。
在此，作為n型之漂移層DL，加以使用n型之GaN層，而作為電流阻擋層CB，加以使用p型之GaN層。並且，作為通道層CH，加以使用未摻雜之GaN層，作為電子供給層ES，加以使用未摻雜之AlGaN層，作為接觸層CL，加以使用n型之AlGaN層。於此電子供給層ES與通道層CH之界面附近的通道層CH側，加以生成有2次元電子氣體2DEG。
此電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之接合面係Ga面((0001)面)。並且，從通道層(未摻雜之GaN層)CH朝向於電子供給層(未摻雜之AlGaN層)ES側之方向係成為〔000-1〕方向。換言之，從接合面(2次元電子氣體2DEG之生成面)至電子供給層(未摻雜之AlGaN層)ES側之方向係成為〔000-1〕方向。
另外，閘極電極GE係於貫通n型之接觸層 (n型之AlGaN層)CL，自其底面露出之電子供給層(未摻雜之AlGaN層)ES的溝T的內部，藉由閘極絕緣膜GI而加以配置。對於此閘極電極GE兩側之n型之接觸層(n型之AlGaN層)CL上，係加以配置有源極電極SE。另外，汲極電極DE係加以配置於支持基板2S之背面側。
如此之構成的半導體裝置係稱作縱型FET，載體則從通道層(未摻雜之GaN層)CH，藉由開口部(電流狹窄部)而至n型之漂移層(n型之GaN層)DL，走行於與支持基板2S垂直之方向。經由以閘極電壓而調製2次元電子氣體2DEG之載體濃度之時，進行FET動作。
對於閘極電極GE上係加以配置層間絕緣層(未圖示)。另外，對於上述源極電極SE上，係加以配置有埋入於形成在上述層間絕緣層中之連接孔內的導電性膜(插塞，未圖示)。
〔製法說明〕接著，參照圖27~圖32同時，在說明本實施形態之半導體裝置之製造方法同時，將該半導體裝置之構成作為更明確。圖27~圖32係顯示本實施形態之半導體裝置之製造工程的剖面圖。
如圖27所示，作為基板(亦稱作成長用基板)1S，準備例如氮化鎵(GaN)所成之基板1S。
接著，於基板1S上，藉由核生成層(未圖示)而形成犧牲層SL。此犧牲層SL係例如，由GaN層 而成。例如，於氮化鎵(GaN)所成之基板1S上，使用MOCVD法，堆積層厚1μm程度之犠牲層(GaN層)SL。
接著，於犠牲層(GaN層)SL上，形成n型之接觸層CL。例如，使用MOCVD法，堆積層厚50nm程度之n型之AlGaN層。AlGaN層係具有以Al0.2Ga0.8N所示之組成比。作為n型的不純物係例如，加以使用Si(矽)，其濃度(不純物濃度)係例如，1×1019/cm3程度。接著，於n型之接觸層(n型之AlGaN層)CL上，形成電子供給層ES。例如，使用MOCVD法，堆積層厚20nm程度之未摻雜之AlGaN層。AlGaN層係具有以Al0.2Ga0.8N所示之組成比。接著，於電子供給層(未摻雜之AlGaN層)ES上，形成通道層CH。例如，使用MOCVD法，堆積層厚0.1μm程度之未摻雜之GaN層。接著，於通道層CH(未摻雜之GaN層)上，形成p型之電流漂移層(p型不純物層，亦稱作p型之半導體範圍)CB。例如，使用MOCVD法，堆積層厚0.5μm程度之p型之GaN層。作為p型的不純物係例如，加以使用Mg(鎂)，其濃度(不純物濃度)係例如，1×1019/cm3程度。
將使用如此之MOCVD法所形成之成長膜，稱作磊晶層(磊晶膜)。上述犠牲層(GaN層)SL，n型之接觸層(n型之AlGaN層)CL，電子供給層(未摻雜之AlGaN層)ES，通道層(未摻雜之GaN層)CH及p型之電流阻擋層(p型之GaN層)CB之層積體係由在平 行於〔0001〕結晶軸方向之Ga面的成長模式加以形成。換言之，於平行於〔0001〕結晶軸方向之Ga面上，依序成長有各層。
具體而言，於氮化鎵(GaN)所成之基板1S之Ga面((0001)面)上，成長有GaN於〔0001〕方向，加以形成有犠牲層(GaN層)SL。並且，於犠牲層(GaN層)SL之Ga面((0001)面)上，成長有n型之AlGaN於〔0001〕方向，加以形成有n型之接觸層(n型之AlGaN層)CL。並且，於n型之接觸層(n型之AlGaN層)CL之Ga面((0001)面)上，成長有未摻雜之AlGaN於〔0001〕方向，加以形成有電子供給層(未摻雜之AlGaN層)ES。並且，於電子供給層(未摻雜之AlGaN層)ES之Ga面((0001)面)上，成長有未摻雜之GaN於〔0001〕方向，加以形成有通道層(未摻雜之GaN層)CH。並且，於通道層(未摻雜之GaN層)CH之Ga面((0001)面)上，成長有p型之GaN於〔0001〕方向，加以形成有電流阻擋層(p型之GaN層)CB。
於此電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之界面附近，加以生成(形成)有2次元電子氣體(2次元電子氣體層)2DEG。此2次元電子氣體2DEG之生成面，即，電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之接合面(界面)係Ga面((0001)面)，從此接合面 (2次元電子氣體2DEG之生成面)至通道層(未摻雜之GaN層)CH側的方向係成為〔0001〕方向。
如此，經由以在平行於〔0001〕結晶軸方向之Ga面的成長模式，形成上述層積體之各層(n型之接觸層(n型之AlGaN層)CL，電子供給層(未摻雜之AlGaN層)ES，通道層(未摻雜之GaN層)CH及p型之電流阻擋層(p型之GaN層)CB)之時，可得到凹凸少而更平坦之磊晶層所成之層積體者。
在此，AlGaN與GaN係晶格常數不同，但經由將AlGaN之合計膜厚，設定為臨界膜厚以下之時，可得到錯位的產生少之良好的結晶品質之層積體。
作為基板1S，係使用氮化鎵(GaN)所成之基板以外的基板亦可。經由使用氮化鎵(GaN)所成之基板之時，可使錯位產生少之良好的結晶品質之層積體成長者。上述錯位等之結晶缺陷係成為洩漏電流之原因。因此，經由抑制結晶缺陷之時，可降低洩漏電流，而使電晶體之關閉耐壓提升者。
然而，作為基板1S上之核生成層(未圖示)，係可使用重複層積氮化鎵(GaN)層與氮化鋁(AlN)層之層積膜(AlN/GaN膜)之超晶格層。
接著，例如，在氮素環境中，進行熱處理(退火)，活性化電流阻擋層(p型之GaN層)CB中的p型之不純物(在此係Mg)。經由此熱處理，電流阻擋層(p型之GaN層)CB中的電洞濃度係例如，成為2× 1018/cm3程度。
接著，如圖28所示，經由除去電流阻擋層(p型之GaN層)CB中央部，換言之，閘極電極GE之形成預定範圍附近之電流阻擋層(p型之GaN層)CB之時，於電流阻擋層(p型之GaN層)CB，形成開口部。例如，於電流阻擋層(p型之GaN層)CB上，形成被覆閘極電極GE之形成預定範圍之光阻膜(未圖示)，再使用乾蝕刻法等而除去電流阻擋層(p型之GaN層)CB。作為蝕刻氣體係可使用氯化硼素(BCl3)系之氣體。經由此工程，加以形成開口部於電流阻擋層(p型之GaN層)CB，從此底面露出有通道層(未摻雜之GaN層)CH。之後，除去上述光阻膜(未圖示)。
接著，如圖29所示，於包含通道層(未摻雜之GaN層)CH之露出部的電流阻擋層(p型之GaN層)CB上，形成n型之漂移層(n型之GaN層)DL。例如，於包含在上述開口部內之電流阻擋層(p型之GaN層)CB上，使用MOCVD法而使層厚10μm程度之n型之漂移層(n型之GaN層)DL成長。作為n型的不純物係例如，加以使用Si(矽)，其濃度(不純物濃度)係例如，5×1016/cm3程度。如此，對於包含在開口部內之電流阻擋層(p型之GaN層)CB上之磊晶成長係稱作埋入再成長。
然而，作為電流阻擋層CB，亦可使用p型之GaN層與其上部之AlN(氮化鋁層，層厚0.01μm程度) 之層積膜。此情況，於此層積膜，形成開口部，於包含在開口部內之電流阻擋層(層積膜)CB上，使用MOCVD法而使n型之漂移層(n型之GaN層)DL成長(埋入再成長)。此時，在開口部內中，從通道層(未摻雜之GaN層)CH的露出部，n型之漂移層(n型之GaN層)DL則磊晶成長，在其他的部分中，於AlN層上，n型之漂移層(n型之GaN層)DL則磊晶成長。在AlN層上，與未摻雜之GaN層上作比較，n型之GaN層之成長速度為小。因而，在開口部中，優先地加以成膜。另外，開口部則以n型之GaN層加以全部埋上之後，係在開口部的兩側，於橫方向，成長則進行。經由此，埋入再成長時，可使n型之漂移層(n型之GaN層)DL之表面的平坦性提升。埋入於前述開口部之n型之漂移層(n型之GaN層)DL係成為電流狹窄部(口徑)。
接著，如圖30所示，於n型之漂移層(n型之GaN層)DL之(0001)面上，形成接合層AL，搭載支持基板2S。作為接合層AL，係例如，可使用Au(金)與錫(Sn)之合金的焊錫層者。另外，於焊錫層之上下，設置金屬膜(金屬化)亦可。例如，於n型之漂移層(n型之GaN層)DL之(0001)面上，作為金屬膜，形成鈦(Ti)膜，和加以形成於鈦膜上之鋁(Al)膜的層積膜(Ti/Al)，再於此上部，形成焊錫層。另外，於支持基板2S上，作為金屬膜，形成鈦(Ti)膜，和加以形成於鈦膜上之白金(Pt)膜，和加以形成於白金膜上之金 (Au)膜的層積膜(Ti/Pt/Au)。作為支持基板2S係可使用矽(Si)所成之基板者。
接著，使接合層AL之焊錫層，和支持基板2S之金屬膜對向，藉由焊錫層(接合層AL)而熔著n型之漂移層(n型之GaN層)DL與支持基板2S。
接著，從犠牲層(GaN層)SL與n型之接觸層(n型之AlGaN層)CL之界面，剝離犠牲層(GaN層)SL及基板1S。作為剝離方法，係與實施形態1之情況同樣地，例如，可使用雷射剝離法。
經由此，加以層積n型之接觸層(n型之AlGaN層)CL，電子供給層(未摻雜之AlGaN層)ES，通道層(未摻雜之GaN層)CH，電流阻擋層(p型之GaN層)CB，n型之漂移層(n型之GaN層)DL，更且，於此上部，加以形成層積有接合層AL及支持基板2S之層積構造體。
接著，如圖31所示，上述層積構造體之n型之接觸層(n型之AlGaN層)CL側則呈成為上面地，使上述層積構造體反轉。經由此，於支持基板2S上，藉由接合層AL而加以配置有上述層積體。如前述，電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之接合面係Ga面((0001)面)。並且，從接合面(2次元電子氣體2DEG之生成面)至電子供給層(未摻雜之AlGaN層)ES層之方向係成為〔000-1〕方向。
接著，如圖32所示，於n型之接觸層(n型 之AlGaN層)CL上，形成源極電極SE。此源極電極SE係與實施形態1之情況同樣地，可使用剝離法而形成。例如，於源極電極SE之形成範圍，形成具有開口部之光阻膜(未圖示)。接著，於包含在此光阻膜上之n型之接觸層(n型之AlGaN層)CL上，形成金屬膜，將光阻膜上之金屬膜，與光阻膜同時除去。經由此，於n型之接觸層(n型之AlGaN層)CL上，可形成源極電極SE。
接著，對於支持基板2S而言，施以熱處理(共熔處理)。作為熱處理，係例如，在氮素環境中，施以600℃，1分鐘程度之熱處理。經由此熱處理，可謀求源極電極SE，和加以形成有2次元電子氣體2DEG之通道層(未摻雜之GaN層)CH的電阻接觸。
接著，與實施形態1同樣作為，形成溝T之後，形成閘極絕緣膜GI，更且，形成閘極電極GE。即，使用乾蝕刻法等而除去n型之接觸層(n型之AlGaN層)CL，貫通n型之接觸層(n型之AlGaN層)CL，形成露出電子供給層(未摻雜之AlGaN層)ES的溝T。並且，於包含在源極電極SE上之電子供給層(未摻雜之AlGaN層)ES上，作為閘極絕緣膜GI，例如，使用ALD法而形成氧化鋁膜。接著，除去源極電極SE上之閘極絕緣膜GI。接著，於溝T內部之閘極絕緣膜GI上，使用剝離法等而形成閘極電極GE。
接著，支持基板2S之背面側則呈成為上面地使支持基板2S反轉，於支持基板2S上，形成汲極電極 DE(圖32)。例如，於支持基板2S上，經由形成金屬膜之時，形成汲極電極DE。作為金屬膜，例如，可使用鈦(Ti)膜，和加以形成於鈦膜上之鋁(Al)膜的層積膜(Ti/Al)者。此膜係例如，可使用真空蒸鍍法而形成者。
經由以上的工程，本實施形態之半導體裝置則略完成。然而，在上述工程中，使用剝離法而形成閘極電極GE及源極電極SE，但經由金屬膜之圖案化而形成此等之電極亦可。
如此，在本實施形態之半導體裝置中，因於〔000-1〕方向，作為依序層積通道層(未摻雜之GaN層)CH與電子供給層(未摻雜之AlGaN層)ES之構成之故，如在實施形態1詳細說明地，(1)常閉動作與(2)高耐壓化之並存則成為容易。
即，本實施形態之半導體裝置之傳導帶能線圖係與實施形態1之情況(圖18)同樣。因而，如在實施形態1中詳細說明地，於電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之界面，加以生成有負電荷(-σ)。因此，在閘極電壓Vg=0V之熱平衡狀態中，閘極電極正下方(A-A’部)之2次元電子氣體(通道)2DEG則空乏化，成為可常閉動作(參照圖18(a))。另外，在閘極電壓Vg=臨界值電壓(Vt)之關閉狀態中，於閘極絕緣膜GI中的傳導帶之位能則從基板2S側(通道層(未摻雜之GaN層)CH)朝向至閘極電極 GE側而減少。此電場強度(σ/ε：ε係閘極絕緣膜之介電率)係未依存於閘極絕緣膜GI之厚度之故，成為隨著加厚閘極絕緣膜GI而臨界值電壓(Vt)則增加。如此，在本實施形態之半導體裝置中，常閉動作與高耐壓化之並存則成為容易。
更且，在除了閘極電極正下方之範圍(B-B’部)中，n型之接觸層(n型之AlGaN層)CL中的n型不純物則離子化，加以形成有正電荷，於電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之邊界，加以形成有2次元電子氣體2DEG而降低開啟阻抗(參照圖18(b))。
另外，在本實施形態中，因於電流阻擋層(p型之GaN層)CB，設置開口部(電流狹窄部)之故，可效率佳而將載體引導至汲極側者。另外，如根據本實施形態，電流阻擋層(p型之GaN層)CB，或其開口部(電流狹窄部)亦可容易地形成者。
(變形例)在圖26所示之形態中，於AlGaN層(n型之接觸層(n型之AlGaN層)CL、電子供給層(未摻雜之AlGaN層)ES)之一部，設置n型不純物層(n型之接觸層(n型之AlGaN層)CL)、但於通道層(未摻雜之GaN層)CH之一部，設置n型不純物層(n型之接觸層(n型之AlGaN層)CL)亦可。
例如，層積通道層(未摻雜之GaN層)CH，n型之接觸層(n型之GaN層)CL及電子供給層(未摻 雜之AlGaN層)ES之後，經由除去電子供給層(未摻雜之AlGaN層)ES及n型之接觸層(n型之GaN層)CL之時，如形成溝T即可。
另外，在圖26所示之形態中，例示：於電子供給層(未摻雜之AlGaN層)ES上，藉由閘極絕緣膜GI而配置閘極電極GE，所謂MIS型(金屬-絕緣膜-半導體型)之閘極電極構成，但採用：於電子供給層(未摻雜之AlGaN層)ES上，直接配置閘極電極GE，所謂肖特基型之閘極電極構成亦可。
(實施形態4)以下，參照圖面同時，對於本實施形態之半導體裝置加以詳細說明。
〔構造說明〕圖33係顯示本實施形態之半導體裝置之構成的剖面圖。圖33所示之半導體裝置係使用氮化物半導體之電場效果電晶體。另外，亦稱作高電子移動度電晶體(HEMT)。
如圖33所示，在本實施形態之半導體裝置中，於支持基板2S上，藉由接合層AL，加以配置有n型之漂移層DL，電流阻擋層CB，通道層(亦稱作電子走行層)CH，電子供給層ES及n型之接觸層CL的層積體。此層積體係氮化物半導體所成。並且，電子供給層ES係能隙則較通道層CH為寬之氮化物半導體。
電流阻擋層CB係於與閘極電極GE對應之位置，具有開口部。此電流阻擋層CB之開口部係成為電流狹窄部。
在此，作為n型之漂移層DL，加以使用n型之GaN層，而作為電流阻擋層CB，加以使用p型之GaN層。並且，作為通道層CH，加以使用未摻雜之GaN層，作為電子供給層ES，加以使用未摻雜之AlGaN層，作為接觸層CL，加以使用n型之AlGaN層。於此電子供給層ES與通道層CH之界面附近的通道層CH側，加以生成有2次元電子氣體2DEG。
此電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之接合面係Ga面((0001)面)。並且，從通道層(未摻雜之GaN層)CH朝向於電子供給層(未摻雜之AlGaN層)ES側之方向係成為〔000-1〕方向。換言之，從接合面(2次元電子氣體2DEG之生成面)至電子供給層(未摻雜之AlGaN層)ES側之方向係成為〔000-1〕方向。
另外，閘極電極GE係於自n型之接觸層(n型之AlGaN層)CL的開口部露出之電子供給層(未摻雜之AlGaN層)ES上，藉由閘極絕緣膜GI而加以配置。換言之，對於閘極電極GE兩側，係藉由閘極絕緣膜GI而加以配置有n型之接觸層(n型之AlGaN層)CL，而對於閘極電極GE下，係藉由閘極絕緣膜GI而加以配置有電子供給層(未摻雜之AlGaN層)ES。對於此閘極電極GE兩側之n型之接觸層(n型之AlGaN層)CL上，係加以配置有源極電極SE。另外，汲極電極DE係加以配置於支持基板2S之背面側。
如此之構成的半導體裝置係稱作縱型FET，載體則從通道層(未摻雜之GaN層)CH，藉由開口部(電流狹窄部)而至n型之漂移層(n型之GaN層)DL，走行於與支持基板2S垂直之方向。經由以閘極電壓而調製2次元電子氣體2DEG之載體濃度之時，進行FET動作。
對於閘極電極GE上係加以配置層間絕緣層(未圖示)。另外，對於上述源極電極SE上，係加以配置有埋入於形成在上述層間絕緣層中之連接孔內的導電性膜(插塞，未圖示)。
〔製法說明〕接著，參照圖34~圖40同時，在說明本實施形態之半導體裝置之製造方法同時，將該半導體裝置之構成作為更明確。圖34~圖40係顯示本實施形態之半導體裝置之製造工程的剖面圖。
如圖34所示，作為基板(亦稱作成長用基板)1S，準備例如氮化鎵(GaN)所成之基板1S。
接著，於基板1S上，藉由核生成層(未圖示)而形成犧牲層SL。此犧牲層SL係例如，由GaN層而成。例如，於氮化鎵(GaN)所成之基板1S上，使用MOCVD法，堆積層厚1μm程度之犠牲層(GaN層)SL。
接著，於犠牲層(GaN層)SL上，形成電子供給層ES。例如，使用MOCVD法，堆積層厚20nm程度之未摻雜之AlGaN層。AlGaN層係具有以Al0.2Ga0.8N所示之組成比。接著，於電子供給層(未摻雜之AlGaN 層)ES上，形成通道層CH。例如，使用MOCVD法，堆積層厚0.1μm程度之未摻雜之GaN層。接著，於通道層CH(未摻雜之GaN層)上，形成p型之電流阻擋層CB。例如，使用MOCVD法，堆積層厚0.5μm程度之p型之GaN層。作為p型的不純物係例如，加以使用Mg(鎂)，其濃度(不純物濃度)係例如，1×1019/cm3程度。
將使用如此之MOCVD法所形成之成長膜，稱作磊晶層(磊晶膜)。上述犠牲層(GaN層)SL、電子供給層(未摻雜之AlGaN層)ES，通道層(未摻雜之GaN層)CH及p型之電流阻擋層(p型之GaN層)CB之積層體係由在平行於〔0001〕結晶軸方向之Ga面的成長模式而加以形成。換言之，於平行於〔0001〕結晶軸方向之Ga面上，依序成長有各層。
具體而言，於氮化鎵(GaN)所成之基板1S之Ga面((0001)面)上，成長有GaN於〔0001〕方向，加以形成有犠牲層(GaN層)SL。並且，於犠牲層(GaN層)SL之Ga面((0001)面)上，成長有未摻雜之AlGaN於〔0001〕方向，加以形成有電子供給層(未摻雜之AlGaN層)ES。並且，於電子供給層(未摻雜之AlGaN層)ES之Ga面((0001)面)上，成長有未摻雜之GaN於〔0001〕方向，加以形成有通道層(未摻雜之GaN層)CH。並且，於通道層(未摻雜之GaN層)CH之Ga面((0001)面)上，成長有p型之GaN於〔 0001〕方向，加以形成有電流阻擋層(p型之GaN層)CB。
此電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之界面(接合面)係Ga面((0001)面)，從此界面(接合面)至通道層(未摻雜之GaN層)CH側的方向係成為〔0001〕方向。
如此，經由以在平行於〔0001〕結晶軸方向的Ga面之成長模式，形成上述層積體之各層(犠牲層(GaN層)SL、電子供給層(未摻雜之AlGaN層)ES，通道層(未摻雜之GaN層)CH及p型之電流阻擋層(p型之GaN層)CB)之時，可得到凹凸少而更平坦之磊晶層所成之層積體者。
在此，AlGaN與GaN係晶格常數不同，但經由將AlGaN之合計膜厚，設定為臨界膜厚以下之時，可得到錯位的產生少之良好的結晶品質之層積體。
作為基板1S，係使用氮化鎵(GaN)所成之基板以外的基板亦可。經由使用氮化鎵(GaN)所成之基板之時，可使錯位產生少之良好的結晶品質之層積體成長者。上述錯位等之結晶缺陷係成為洩漏電流之原因。因此，經由抑制結晶缺陷之時，可降低洩漏電流，而使電晶體之關閉耐壓提升者。
然而，作為基板1S上之核生成層(未圖示)，係可使用重複層積氮化鎵(GaN)層與氮化鋁(AlN)層之層積膜(AlN/GaN膜)之超晶格層。
接著，例如，在氮素環境中，進行熱處理(退火)，活性化電流阻擋層(p型之GaN層)CB中的p型之不純物(在此係Mg)。經由此熱處理，電流阻擋層(p型之GaN層)CB中的電洞濃度係例如，成為2×1018/cm3程度。
接著，如圖35所示，經由除去電流阻擋層(p型之GaN層)CB中央部，換言之，閘極電極GE之形成預定範圍附近之電流阻擋層(p型之GaN層)CB之時，於電流阻擋層(p型之GaN層)CB，形成開口部。例如，於電流阻擋層(p型之GaN層)CB上，形成被覆閘極電極GE之形成預定範圍之光阻膜(未圖示)，再使用乾蝕刻法等而除去電流阻擋層(p型之GaN層)CB。作為蝕刻氣體係可使用氯化硼素(BCl3)系之氣體。經由此工程，加以形成開口部於電流阻擋層(p型之GaN層)CB，從此底面露出有通道層(未摻雜之GaN層)CH。之後，除去上述光阻膜(未圖示)。
接著，如圖36所示，於包含通道層(未摻雜之GaN層)CH之露出部的電流阻擋層(p型之GaN層)CB上，形成n型之漂移層(n型之GaN層)DL。例如，於包含在上述開口部內之電流阻擋層(p型之GaN層)CB上，使用MOCVD法而使層厚10μm程度之n型之漂移層(n型之GaN層)DL成長。作為n型的不純物係例如，加以使用Si(矽)，其濃度(不純物濃度)係例如，5×1016/cm3程度。如此，對於包含在開口部內之電流阻擋 層(p型之GaN層)CB上之磊晶成長係稱作埋入再成長。
然而，作為電流阻擋層CB，亦可使用p型之GaN層與其上部之AlN層(氮化鋁層，層厚0.01μm程度)之層積膜。此情況，於此層積膜，形成開口部，於包含在開口部內之電流阻擋層(層積膜)CB上，使用MOCVD法而使n型之漂移層(n型之GaN層)DL成長(埋入再成長)。此時，在開口部內中，從通道層(未摻雜之GaN層)CH的露出部，n型之漂移層(n型之GaN層)DL則磊晶成長，在其他的部分中，於AlN層上，n型之漂移層(n型之GaN層)DL則磊晶成長。在AlN層上，與未摻雜之GaN層上作比較，n型之GaN層之成長速度為小。因而，在開口部內中，優先地加以成膜。另外，開口部則以n型之GaN層加以全部埋上之後，係在開口部的兩側，於橫方向，成長則進行。經由此，埋入再成長時，可使n型之漂移層(n型之GaN層)DL之表面的平坦性提升。埋入於前述開口部之n型之漂移層(n型之GaN層)DL係成為電流狹窄部。
接著，如圖37所示，於n型之漂移層(n型之GaN層)DL之(0001)面上，形成接合層AL，搭載支持基板2S。作為接合層AL係例如，可使用Ag(銀)電糊者。另外，於Ag(銀)電糊之上下，設置金屬膜(金屬化)亦可。例如，於n型之漂移層(n型之GaN層)DL之(0001)面上，作為金屬膜，形成鈦(Ti) 膜，和加以形成於鈦膜上之鋁(Al)膜的層積膜(Ti/Al)，再於此上部，形成Ag(銀)電糊。另外，於支持基板2S上，作為金屬膜，形成鈦(Ti)膜，和加以形成於鈦膜上之白金(Pt)膜，和加以形成於白金膜上之金(Au)膜的層積膜(Ti/Pt/Au)。作為支持基板2S係可使用矽(Si)所成之基板者。
接著，使接合層AL之Ag(銀)電糊，和支持基板2S之金屬膜對向，藉由Ag(銀)電糊(接合層AL)而熔著n型之漂移層(n型之GaN層)DL與支持基板2S。
接著，從犠牲層(GaN層)SL與電子供給層(未摻雜之AlGaN層)ES之界面，剝離犠牲層(GaN層)SL及基板1S。作為剝離方法，係與實施形態1之情況同樣地，例如，可使用雷射剝離法。
經由此，加以層積電子供給層(未摻雜之AlGaN層)ES，通道層(未摻雜之GaN層)CH，電流阻擋層(p型之GaN層)CB，n型之漂移層(n型之GaN層)DL，更且，於此上部，加以形成層積有接合層AL及支持基板2S之層積構造體。
接著，如圖38所示，上述層積構造體之電子供給層(未摻雜之AlGaN層)ES側則呈成為上面地，使上述層積構造體反轉。經由此，於支持基板2S上，藉由接合層AL而加以配置有上述層積體。如前述，電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN 層)CH之接合面係Ga面((0001)面)。並且，從此接合面至電子供給層(未摻雜之AlGaN層)ES側的方向係成為〔000-1〕方向。
接著，如圖39所示，經由離子注入法而形成n型之接觸層(n型之AlGaN層)CL。首先，於電子供給層(未摻雜之AlGaN層)ES上之閘極電極GE的形成預定範圍，形成光阻膜PR41。接著，將光阻膜PR41作為光罩，於電子供給層(未摻雜之AlGaN層)ES之上層部，離子注入n型之不純物。經由此，於閘極電極GE之形成預定範圍兩側之電子供給層(未摻雜之AlGaN層)ES之上層部，加以形成有n型之接觸層(n型之AlGaN層)CL。作為n型的不純物係例如，加以使用Si(矽)，其濃度(不純物濃度)係例如，1×1019/cm3程度。另外，n型之接觸層(n型之AlGaN層)CL的厚度係例如，30nm程度。之後，除去光阻膜PR41。接著，例如，在氮素環境中，進行熱處理(退火)，活性化n型之接觸層(n型之AlGaN層)CL中的n型之不純物(在此係Si)。經由此熱處理，n型之接觸層(n型之AlGaN層)CL中之電子濃度係例如，成為2×1019/cm3程度。
接著，如圖40所示，於n型之接觸層(n型之AlGaN層)CL上之閘極電極GE之形成預定範圍兩側，形成源極電極SE。此源極電極SE係與實施形態1之情況同樣地，可使用剝離法而形成。例如，於源極電極SE之形成範圍，形成具有開口部之光阻膜(未圖示)。 接著，於包含在此光阻膜上之n型之接觸層(n型之AlGaN層)CL上，形成金屬膜，將光阻膜上之金屬膜，與光阻膜同時除去。經由此，於n型之接觸層(n型之AlGaN層)CL上，可形成源極電極SE。
接著，對於支持基板2S而言，施以熱處理(共熔處理)。作為熱處理，係例如，在氮素環境中，施以600℃，1分鐘程度之熱處理。經由此熱處理，可謀求源極電極SE，和加以形成有2次元電子氣體2DEG之通道層(未摻雜之GaN層)CH的電阻接觸。
接著，與實施形態2同樣作為，形成閘極絕緣膜GI，更且，形成閘極電極GE。並且，於包含在源極電極SE上之電子供給層(未摻雜之AlGaN層)ES上，作為閘極絕緣膜GI，例如，使用ALD法而形成氧化鋁膜。接著，除去源極電極SE上之閘極絕緣膜GI。接著，於閘極絕緣膜GI上，使用剝離法等而形成閘極電極GE。
接著，支持基板2S之背面側則呈成為上面地使支持基板2S反轉，於支持基板2S上，形成汲極電極DE(圖40)。例如，於支持基板2S上，經由形成金屬膜之時，形成汲極電極DE。作為金屬膜，例如，可使用鈦(Ti)膜，和加以形成於鈦膜上之鋁(Al)膜的層積膜(Ti/Al)者。此膜係例如，可使用真空蒸鍍法而形成者。
經由以上的工程，本實施形態之半導體裝置則略完成。然而，在上述工程中，使用剝離法而形成閘極 電極GE及源極電極SE，但經由金屬膜之圖案化而形成此等之電極亦可。
如此，在本實施形態之半導體裝置中，因於〔000-1〕方向，作為依序層積通道層(未摻雜之GaN層)CH與電子供給層(未摻雜之AlGaN層)ES之構成之故，如在實施形態1詳細說明地，(1)常閉動作與(2)高耐壓化之並存則成為容易。
即，本實施形態之半導體裝置之傳導帶能線圖係與實施形態1之情況(圖18)同樣。因而，如本實施形態1中詳細說明地，於電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之界面，加以生成有負電荷(-σ)。因此，在閘極電壓Vg=0V之熱平衡狀態中，閘極電極正下方(A-A’部)之2次元電子氣體(通道)2DEG則空乏化，成為可常閉動作(參照圖18(a))。另外，在閘極電壓Vg=臨界值電壓(Vt)之關閉狀態中，於閘極絕緣膜GI中的傳導帶之位能則從基板2S側(通道層(未摻雜之GaN層)CH)朝向至閘極電極GE側而減少。此電場強度(σ/ε：ε係閘極絕緣膜之介電率)係未依存於閘極絕緣膜GI之厚度之故，成為隨著加厚閘極絕緣膜GI而臨界值電壓(Vt)則增加。如此，在本實施形態之半導體裝置中，常閉動作與高耐壓化之並存則成為容易。
更且，在除了閘極電極正下方之範圍(B-B’部)中，n型之接觸層(n型之AlGaN層)CL中的n型 不純物則離子化，加以形成有正電荷，於電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之邊界，加以形成有2次元電子氣體2DEG而降低開啟阻抗(參照圖18(b))。
另外，在本實施形態中，因於電流阻擋層(p型之GaN層)CB，設置開口部(電流狹窄部)之故，可效率佳而將載體引導至汲極側者。另外，如根據本實施形態，電流阻擋層(p型之GaN層)CB，或其開口部(電流狹窄部)亦可容易地形成者。
(變形例)
在圖33所示之形態中，於AlGaN層(n型之接觸層(n型之AlGaN層)CL、電子供給層(未摻雜之AlGaN層)ES)之一部，設置n型不純物層(n型之接觸層(n型之AlGaN層)CL)、但於通道層(未摻雜之GaN層)CH之一部，設置n型不純物層(n型之接觸層(n型之AlGaN層)CL)亦可。
例如，通道層(未摻雜之GaN層)CH及電子供給層(未摻雜之AlGaN層)ES之層積體之中，於通道層(未摻雜之GaN層)CH之上層部，離子注入n型之不純物，形成n型之接觸層(n型之AlGaN層)CL亦可。
另外，在圖33所示之形態中，例示：於電子供給層(未摻雜之AlGaN層)ES上，藉由閘極絕緣膜GI 而配置閘極電極GE，所謂MIS型(金屬-絕緣膜-半導體型)之閘極電極構成，但採用：於電子供給層(未摻雜之AlGaN層)ES上，直接配置閘極電極GE，所謂肖特基型之閘極電極構成亦可。
(實施形態5)
在本實施形態中，以離子注入法而形成實施形態3之電流阻擋層(p型之GaN層)CB。以下，參照圖面同時，對於本實施形態之半導體裝置加以詳細說明。
〔構造說明〕
本實施形態之半導體裝置之構成係與實施形態3(圖26)同樣之構成之故，省略其詳細之說明。
〔製法說明〕
接著，參照圖41~圖45同時，在說明本實施形態之半導體裝置之製造方法同時，將該半導體裝置之構成作為更明確。圖41~圖45係顯示本實施形態之半導體裝置之製造工程的剖面圖。
如圖41所示，作為基板(亦稱作成長用基板)1S，準備例如氮化鎵(GaN)所成之基板1S。
接著，於基板1S上，藉由核生成層(未圖示)而形成犧牲層SL。此犧牲層SL係例如，由GaN層而成。例如，於氮化鎵(GaN)所成之基板1S上，使用 MOCVD法，堆積層厚1μm程度之犠牲層(GaN層)SL。
接著，於犠牲層(GaN層)SL上，形成n型之接觸層CL。例如，使用MOCVD法，堆積層厚50mm程度之n型之AlGaN層。AlGaN層係具有以Al0.2Ga0.8N所示之組成比。作為n型的不純物係例如，加以使用Si(矽)，其濃度(不純物濃度)係例如，1×1019/cm3程度。接著，於n型之接觸層(n型之AlGaN層)CL上，形成電子供給層ES。例如，使用MOCVD法，堆積層厚20nm程度之未摻雜之AlGaN層。AlGaN層係具有以Al0.2Ga0.8N所示之組成比。接著，於電子供給層(未摻雜之AlGaN層)ES上，形成通道層CH。例如，使用MOCVD法，堆積層厚0.1μm程度之未摻雜之GaN層。接著，於通道層CH(未摻雜之GaN層)上，形成n型之漂移層(n型之GaN層)DL。例如，於通道層CH(未摻雜之GaN層)上，使用MOCVD法而使層厚10μm程度之n型之漂移層(n型之GaN層)DL成長。作為n型的不純物係例如，加以使用Si(矽)，其濃度(不純物濃度)係例如，5×1016/cm3程度。
將使用如此之MOCVD法所形成之成長膜，稱作磊晶層(磊晶膜)。上述犠牲層(GaN層)SL、n型之接觸層(n型之AlGaN層)CL，電子供給層(未摻雜之AlGaN層)ES及通道層(未摻雜之GaN層)CH之積層體係由在平行於〔0001〕結晶軸方向之Ga面的成長模式而加以形成。換言之，於平行於〔0001〕結晶軸方向之 Ga面上，依序成長有各層。
具體而言，於氮化鎵(GaN)所成之基板1S之Ga面((0001)面)上，成長有GaN於〔0001〕方向，加以形成有犠牲層(GaN層)SL。並且，於犠牲層(GaN層)SL之Ga面((0001)面)上，成長有n型之AlGaN於〔0001〕方向，加以形成有n型之接觸層(n型之AlGaN層)CL。並且，於n型之接觸層(n型之AlGaN層)CL之Ga面((0001)面)上，成長有未摻雜之AlGaN於〔0001〕方向，加以形成有電子供給層(未摻雜之AlGaN層)ES。並且，於電子供給層(未摻雜之AlGaN層)ES之Ga面((0001)面)上，成長有未摻雜之GaN於〔0001〕方向，加以形成有通道層(未摻雜之GaN層)CH。並且，於通道層(未摻雜之GaN層)CH之Ga面((0001)面)上，成長有n型之GaN於〔0001〕方向，加以形成有n型之漂移層(n型之GaN層)DL。
於此電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之界面附近，加以生成(形成)有2次元電子氣體(2次元電子氣體層)2DEG。此2次元電子氣體2DEG之生成面，即，電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之接合面(界面)係Ga面((0001)面)，從此接合面(2次元電子氣體2DEG之生成面)至通道層(未摻雜之GaN層)CH側的方向係成為〔0001〕方向。
如此，經由以在平行於〔0001〕結晶軸方向之Ga面的成長模式，形成上述層積體之各層(n型之接觸層(n型之AlGaN層)CL，電子供給層(未摻雜之AlGaN層)ES，通道層(未摻雜之GaN層)CH及n型之漂移層(n型之GaN層)DL)之時，可得到凹凸少而更平坦之磊晶層所成之層積體者。
在此，AlGaN與GaN係晶格常數不同，但經由將AlGaN之合計膜厚，設定為臨界膜厚以下之時，可得到錯位的產生少之良好的結晶品質之層積體。
作為基板1S，係使用氮化鎵(GaN)所成之基板以外的基板亦可。經由使用氮化鎵(GaN)所成之基板之時，可使錯位產生少之良好的結晶品質之層積體成長者。上述錯位等之結晶缺陷係成為洩漏電流之原因。因此，經由抑制結晶缺陷之時，可降低洩漏電流，而使電晶體之關閉耐壓提升者。
然而，作為基板1S上之核生成層(未圖示)，係可使用重複層積氮化鎵(GaN)層與氮化鋁(AlN)層之層積膜(AlN/GaN膜)之超晶格層。
接著，如圖42所示，經由離子注入法而形成p型之電流阻擋層(p型之GaN層)CB。首先，於n型之漂移層(n型之GaN層)DL上之閘極電極GE之形成預定範圍，形成光阻膜PR51。接著，將光阻膜PR51作為光罩，於n型之漂移層(n型之GaN層)DL的底部，離子注入p型之不純物。經由此，於閘極電極GE之形成預定 範圍兩側之n型之漂移層(n型之GaN層)DL的底部，即，n型之漂移層(n型之GaN層)DL與通道層(未摻雜之GaN層)CH之邊界部附近，加以形成p型之電流阻擋層(p型之GaN層)CB。作為p型的不純物係例如，加以使用Mg(鎂)，其濃度(不純物濃度)係例如，1×1019/cm3程度。另外，p型之電流阻擋層(p型之GaN層)CB之厚度係例如，0.5μm程度。之後，除去光阻膜PR51。接著，例如，在氮素環境中，進行熱處理(退火)，活性化p型之電流阻擋層(p型之GaN層)CB中的p型之不純物(在此係Mg)。經由此熱處理，n型之接觸層(n型之AlGaN層)CL中之電洞濃度係例如，成為2×1018/cm3程度。
然而，在p型之電流阻擋層(p型之GaN層)CB之形成時，對於以離子注入法而形成比較例2(圖16)之p型之電流阻擋層(p型之GaN層)CB的情況，係有必要從電子供給層ES側，藉由電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之界面(2次元電子氣體2DEG)而注入不純物離子。因此，在此等層中，產生有經由不純物離子之注入的損傷，而有在上述界面(2次元電子氣體2DEG)之載體的移動度或載體濃度下降之虞。
對此，如根據本實施形態，可從n型之漂移層(n型之GaN層)DL，注入不純物離子之故，不易產生在電子供給層(未摻雜之AlGaN層)ES與通道層(未 摻雜之GaN層)CH之界面(2次元電子氣體2DEG)，經由不純物離子之注入的損傷。因而，可使在上述界面(2次元電子氣體2DEG)之載體的移動度或載體濃度提升者。
接著，如圖43所示，於n型之漂移層(n型之GaN層)DL之(0001)面上，形成接合層AL，搭載支持基板2S。作為接合層AL，係例如，可使用Au(金)與錫(Sn)之合金的焊錫層者。另外，於焊錫層之上下，設置金屬膜(金屬化)亦可。例如，於n型之漂移層(n型之GaN層)DL之(0001)面上，作為金屬膜，形成鈦(Ti)膜，和加以形成於鈦膜上之鋁(Al)膜的層積膜(Ti/Al)，再於此上部，形成焊錫層。另外，於支持基板2S上，作為金屬膜，形成鈦(Ti)膜，和加以形成於鈦膜上之白金(Pt)膜，和加以形成於白金膜上之金(Au)膜的層積膜(Ti/Pt/Au)。作為支持基板2S係可使用矽(Si)所成之基板者。
接著，使接合層AL之焊錫層，和支持基板2S之金屬膜對向，藉由焊錫層(接合層AL)而熔著n型之漂移層(n型之GaN層)DL與支持基板2S。
接著，從犠牲層(GaN層)SL與接觸層(n型之AlGaN層)CL之界面，剝離犠牲層(GaN層)SL及基板1S。作為剝離方法，係與實施形態1之情況同樣地，例如，可使用雷射剝離法。
經由此，加以層積n型之接觸層(n型之 AlGaN層)CL，電子供給層(未摻雜之AlGaN層)ES，通道層(未摻雜之GaN層)CH，電流阻擋層(p型之GaN層)CB，n型之漂移層(n型之GaN層)DL，更且，於此上部，加以形成層積有接合層AL及支持基板2S之層積構造體。
接著，如圖44所示，上述層積構造體之n型之接觸層(n型之AlGaN層)CL側則呈成為上面地，使上述層積構造體反轉。經由此，於支持基板2S上，藉由接合層AL而加以配置有上述層積體。如前述，電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之接合面係Ga面((0001)面)。並且，從接合面(2次元電子氣體2DEG之生成面)至電子供給層(未摻雜之AlGaN層)ES側之方向係成為〔000-1〕方向。
接著，如圖45所示，於n型之接觸層(n型之AlGaN層)CL上，形成源極電極SE。此源極電極SE係與實施形態1之情況同樣地，可使用剝離法而形成。例如，於源極電極SE之形成範圍，形成具有開口部之光阻膜(未圖示)。接著，於包含在此光阻膜上之n型之接觸層(n型之AlGaN層)CL上，形成金屬膜，將光阻膜上之金屬膜，與光阻膜同時除去。經由此，於n型之接觸層(n型之AlGaN層)CL上，可形成源極電極SE。
接著，對於支持基板2S而言，施以熱處理(共熔處理)。作為熱處理，係例如，在氮素環境中，施以600℃，1分鐘程度之熱處理。經由此熱處理，可謀求 源極電極SE，和加以形成有2次元電子氣體2DEG之通道層(未摻雜之GaN層)CH的電阻接觸。
接著，與實施形態1同樣作為，形成溝T之後，形成閘極絕緣膜GI，更且，形成閘極電極GE。即，使用乾蝕刻法等而除去n型之接觸層(n型之AlGaN層)CL，貫通n型之接觸層(n型之AlGaN層)CL，形成露出電子供給層(未摻雜之AlGaN層)ES的溝T。並且，於包含在源極電極SE上之電子供給層(未摻雜之AlGaN層)ES上，作為閘極絕緣膜GI，例如，使用ALD法而形成氧化鋁膜。接著，除去源極電極SE上之閘極絕緣膜GI。接著，於溝T內部之閘極絕緣膜GI上，使用剝離法等而形成閘極電極GE。
接著，支持基板2S之背面側則呈成為上面地反轉支持基板2S，於支持基板2S上，形成汲極電極DE。例如，於支持基板2S上，經由形成金屬膜之時，形成汲極電極DE。作為金屬膜，例如，可使用鈦(Ti)膜，和加以形成於鈦膜上之鋁(Al)膜的層積膜(Ti/Al)者。此膜係例如，可使用真空蒸鍍法而形成者。
經由以上的工程，本實施形態之半導體裝置則略完成。然而，在上述工程中，使用剝離法而形成閘極電極GE及源極電極SE，但經由金屬膜之圖案化而形成此等之電極亦可。
如此，在本實施形態之半導體裝置中，因於 〔000-1〕方向，作為依序層積通道層(未摻雜之GaN層)CH與電子供給層(未摻雜之AlGaN層)ES之構成之故，如在實施形態1詳細說明地，(1)常閉動作與(2)高耐壓化之並存則成為容易。
即，本實施形態之半導體裝置之傳導帶能線圖係與實施形態1之情況(圖18)同樣。因而，如在實施形態1中詳細說明地，於電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之界面，加以生成有負電荷(-σ)。因此，在閘極電壓Vg=0V之熱平衡狀態中，閘極電極正下方(A-A’部)之2次元電子氣體(通道)2DEG則空乏化，成為可常閉動作(參照圖18(a))。另外，在閘極電壓Vg=臨界值電壓(Vt)之關閉狀態中，於閘極絕緣膜GI中的傳導帶之位能則從基板2S側(通道層(未摻雜之GaN層)CH)朝向至閘極電極GE側而減少。此電場強度(σ/ε：ε係閘極絕緣膜之介電率)係未依存於閘極絕緣膜GI之厚度之故，成為隨著加厚閘極絕緣膜GI而臨界值電壓(Vt)則增加。如此，在本實施形態之半導體裝置中，常閉動作與高耐壓化之並存則成為容易。
更且，在除了閘極電極正下方之範圍(B-B’部)中，n型之接觸層(n型之AlGaN層)CL中的n型不純物則離子化，加以形成有正電荷，於電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之邊界，加以形成有2次元電子氣體2DEG而降低開啟阻 抗(參照圖18(b))。
另外，在本實施形態中，因於電流阻擋層(p型之GaN層)CB，設置開口部(電流狹窄部)之故，可效率佳而將載體引導至汲極側者。另外，如根據本實施形態，電流阻擋層(p型之GaN層)CB，或其開口部(電流狹窄部)亦可容易地形成者。
(變形例)
在圖45所示之形態中，於AlGaN層(n型之接觸層(n型之AlGaN層)CL、電子供給層(未摻雜之AlGaN層)ES)之一部，設置n型不純物層(n型之接觸層(n型之AlGaN層)CL)、但於通道層(未摻雜之GaN層)CH之一部，設置n型不純物層(n型之接觸層(n型之AlGaN層)CL)亦可。
例如，層積通道層(未摻雜之GaN層)CH，n型之接觸層(n型之GaN層)CL及電子供給層(未摻雜之AlGaN層)ES之後，經由除去電子供給層(未摻雜之AlGaN層)ES及n型之接觸層(n型之GaN層)CL之時，如形成溝T即可。
另外，在圖45所示之形態中，例示：於電子供給層(未摻雜之AlGaN層)ES上，藉由閘極絕緣膜GI而配置閘極電極GE，所謂MIS型(金屬-絕緣膜-半導體型)之閘極電極構成，但採用：於電子供給層(未摻雜之AlGaN層)ES上，直接配置閘極電極GE，所謂肖特基型 之閘極電極構成亦可。
(實施形態6)
在本實施形態中，以離子注入法而形成實施形態4之電流阻擋層(p型之GaN層)CB。以下，參照圖面同時，對於本實施形態之半導體裝置加以詳細說明。
〔構造說明〕
本實施形態之半導體裝置之構成係與實施形態4(圖33)同樣之構成之故，省略其詳細之說明。
〔製法說明〕
接著，參照圖46~圖50同時，在說明本實施形態之半導體裝置之製造方法同時，將該半導體裝置之構成作為更明確。圖46~圖50係顯示本實施形態之半導體裝置之製造工程的剖面圖。
如圖46所示，作為基板(亦稱作成長用基板)1S，準備例如氮化鎵(GaN)所成之基板1S。
接著，於基板1S上，藉由核生成層(未圖示)而形成犧牲層SL。此犧牲層SL係例如，由GaN層而成。例如，於氮化鎵(GaN)所成之基板1S上，使用MOCVD法，堆積層厚1μm程度之犠牲層(GaN層)SL。
接著，於犠牲層(GaN層)SL上，形成電子供給層ES。例如，使用MOCVD法，堆積層厚50nm程度 之未摻雜之AlGaN層。AlGaN層係具有以Al0.2Ga0.8N所示之組成比。接著，於電子供給層(未摻雜之AlGaN層)ES上，形成通道層CH。例如，使用MOCVD法，堆積層厚0.1μm程度之未摻雜之GaN層。接著，於通道層CH(未摻雜之GaN層)上，形成n型之漂移層(n型之GaN層)DL。例如，於通道層CH(未摻雜之GaN層)上，使用MOCVD法而使層厚10μm程度之n型之漂移層(n型之GaN層)DL成長。作為n型的不純物係例如，加以使用Si(矽)，其濃度(不純物濃度)係例如，5×1016/cm3程度。
將使用如此之MOCVD法所形成之成長膜，稱作磊晶層(磊晶膜)。上述犠牲層(GaN層)SL、電子供給層(未摻雜之AlGaN層)ES，通道層(未摻雜之GaN層)CH及n型之漂移層(n型之GaN層)DL之積層體係由在平行於〔0001〕結晶軸方向之Ga面的成長模式而加以形成。換言之，於平行於〔0001〕結晶軸方向之Ga面上，依序成長有各層。
具體而言，於氮化鎵(GaN)所成之基板1S之Ga面((0001)面)上，成長有GaN於〔0001〕方向，加以形成有犠牲層(GaN層)SL。並且，於犠牲層(GaN層)SL之Ga面((0001)面)上，成長有未摻雜之AlGaN於〔0001〕方向，加以形成有電子供給層(未摻雜之AlGaN層)ES。並且，於電子供給層(未摻雜之AlGaN層)ES之Ga面((0001)面)上，成長有未摻雜 之GaN於〔0001〕方向，加以形成有通道層(未摻雜之GaN層)CH。並且，於通道層(未摻雜之GaN層)CH之Ga面((0001)面)上，成長有n型之GaN於〔0001〕方向，加以形成有n型之漂移層(n型之GaN層)DL。
此電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之界面(接合面)係Ga面((0001)面)，從此界面(接合面)至通道層(未摻雜之GaN層)CH側的方向係成為〔0001〕方向。
如此，經由以在平行於〔0001〕結晶軸方向的Ga面之成長模式，形成上述層積體之各層(犠牲層(GaN層)SL、電子供給層(未摻雜之AlGaN層)ES，通道層(未摻雜之GaN層)CH及n型之漂移層(n型之GaN層)DL)之時，可得到凹凸少而更平坦之磊晶層所成之層積體者。
在此，AlGaN與GaN係晶格常數不同，但經由將AlGaN之合計膜厚，設定為臨界膜厚以下之時，可得到錯位的產生少之良好的結晶品質之層積體。
作為基板1S，係使用氮化鎵(GaN)所成之基板以外的基板亦可。經由使用氮化鎵(GaN)所成之基板之時，可使錯位產生少之良好的結晶品質之層積體成長者。上述錯位等之結晶缺陷係成為洩漏電流之原因。因此，經由抑制結晶缺陷之時，可降低洩漏電流，而使電晶體之關閉耐壓提升者。
然而，作為基板1S上之核生成層(未圖示)，係可使用重複層積氮化鎵(GaN)層與氮化鋁(AlN)層之層積膜(AlN/GaN膜)之超晶格層。
接著，如圖47所示，經由離子注入法而形成p型之電流阻擋層(p型之GaN層)CB。首先，於n型之漂移層(n型之GaN層)DL上之閘極電極GE之形成預定範圍，形成光阻膜PR61。接著，將光阻膜PR61作為光罩，於n型之漂移層(n型之GaN層)DL的底部，離子注入p型之不純物。經由此，於閘極電極GE之形成預定範圍兩側之n型之漂移層(n型之GaN層)DL的底部，即，n型之漂移層(n型之GaN層)DL與通道層(未摻雜之GaN層)CH之邊界部附近，加以形成p型之電流阻擋層(p型之GaN層)CB。作為p型的不純物係例如，加以使用Mg(鎂)，其濃度(不純物濃度)係例如，1×1019/cm3程度。另外，p型之電流阻擋層(p型之GaN層)CB之厚度係例如，0.5μm程度。之後，除去光阻膜PR61。接著，例如，在氮素環境中，進行熱處理(退火)，活性化p型之電流阻擋層(p型之GaN層)CB中的p型之不純物(在此係Mg)。經由此熱處理，p型之電流阻擋層(p型之GaN層)CB中的電洞濃度係例如，成為2×1018/cm3程度。
然而，在p型之電流阻擋層(p型之GaN層)CB之形成時，對於以離子注入法而形成比較例2(圖16)之p型之電流阻擋層(p型之GaN層)CB的情 況，係有必要從電子供給層ES側，藉由電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之界面(2次元電子氣體2DEG)而注入不純物離子。因此，在此等層中，產生有經由不純物離子之注入的損傷，而有在上述界面(2次元電子氣體2DEG)之載體的移動度或載體濃度下降之虞。
對此，如根據本實施形態，可從n型之漂移層(n型之GaN層)DL，注入不純物離子之故，不易產生在電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之界面(2次元電子氣體(2DEG))，經由不純物離子之注入的損傷。因而，可使在上述界面(2次元電子氣體(2DEG))之載體的移動度或載體濃度提升者。
接著，如圖48所示，於n型之漂移層(n型之GaN層)DL之(0001)面上，形成接合層AL，搭載支持基板2S。作為接合層AL係例如，可使用Ag(銀)電糊者。另外，於Ag(銀)電糊之上下，設置金屬膜(金屬化)亦可。例如，於n型之漂移層(n型之GaN層)DL之(0001)面上，作為金屬膜，形成鈦(Ti)膜，和加以形成於鈦膜上之鋁(Al)膜的層積膜(Ti/Al)，再於此上部，形成Ag(銀)電糊。另外，於支持基板2S上，作為金屬膜，形成鈦(Ti)膜，和加以形成於鈦膜上之白金(Pt)膜，和加以形成於白金膜上之金(Au)膜的層積膜(Ti/Pt/Au)。作為支持基板2S係 可使用矽(Si)所成之基板者。
接著，使接合層AL之Ag(銀)電糊，和支持基板2S之金屬膜對向，藉由Ag(銀)電糊(接合層AL)而熔著n型之漂移層(n型之GaN層)DL與支持基板2S。
接著，從犠牲層(GaN層)SL與電子供給層(未摻雜之AlGaN層)ES之界面，剝離犠牲層(GaN層)SL及基板1S。作為剝離方法，係與實施形態1之情況同樣地，例如，可使用雷射剝離法。
經由此，加以層積電子供給層(未摻雜之AlGaN層)ES，通道層(未摻雜之GaN層)CH，電流阻擋層(p型之GaN層)CB，n型之漂移層(n型之GaN層)DL，更且，於此上部，加以形成層積有接合層AL及支持基板2S之層積構造體。
接著，如圖49所示，上述層積構造體之電子供給層(未摻雜之AlGaN層)ES側則呈成為上面地，使上述層積構造體反轉。經由此，於支持基板2S上，藉由接合層AL而加以配置有上述層積體。如前述，電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之接合面係Ga面((0001)面)。並且，從此接合面至電子供給層(未摻雜之AlGaN層)ES側的方向係成為〔000-1〕方向。
接著，如圖50所示，經由離子注入法而形成n型之接觸層(n型之AlGaN層)CL。首先，於電子供給 層(未摻雜之AlGaN層)ES之閘極電極GE的形成預定範圍上，形成光阻膜(未圖示)。接著，將光阻膜作為光罩，於電子供給層(未摻雜之AlGaN層)ES之上層部，離子注入n型之不純物。經由此，於閘極電極GE之形成預定範圍兩側之電子供給層(未摻雜之AlGaN層)ES之上層部，加以形成有n型之接觸層(n型之AlGaN層)CL。作為n型的不純物係例如，加以使用Si(矽)，其濃度(不純物濃度)係例如，1×1019/cm3程度。另外，n型之接觸層(n型之AlGaN層)CL的厚度係例如，30nm程度。之後，除去光阻膜。接著，例如，在氮素環境中，進行熱處理(退火)，活性化n型之接觸層(n型之AlGaN層)CL中的n型之不純物(在此係Si)。經由此熱處理，n型之接觸層(n型之AlGaN層)CL中之電子濃度係例如，成為2×1019/cm3程度。
接著，於n型之接觸層(n型之AlGaN層)CL上之閘極電極GE之形成預定範圍兩側，形成源極電極SE。此源極電極SE係與實施形態1等同樣地，可使用剝離法而形成。接著，與實施形態1同樣地，對於支持基板2S而言，實施熱處理(共熔處理)。經由此熱處理，可謀求源極電極SE，和加以形成有2次元電子氣體2DEG之通道層(未摻雜之GaN層)CH的電阻接觸。即，源極電極SE則各對於2次元電子氣體2DEG而言成為電性連接之狀態。
接著，形成閘極絕緣膜GI之後，形成閘極電 極GE。首先，與實施形態2同樣地，形成閘極絕緣膜GI。例如，於源極電極SE，電子供給層(未摻雜之AlGaN層)ES及n型之接觸層(n型之AlGaN層)CL上，作為閘極絕緣膜GI，例如，使用原子層堆積法而形成氧化鋁膜。接著，除去源極電極SE上之閘極絕緣膜GI。然而，此閘極絕緣膜GI之除去係在於源極電極SE上形成連接孔時進行亦可。
接著，於閘極絕緣膜GI上，形成閘極電極GE。閘極電極GE係與實施形態2同樣地，例如，可使用剝離法而形成者。
接著，支持基板2S之背面側則呈成為上面地反轉支持基板2S，於支持基板2S上，形成汲極電極DE。例如，於支持基板2S上，經由形成金屬膜之時，形成汲極電極DE。作為金屬膜，例如，可使用鈦(Ti)膜，和加以形成於鈦膜上之鋁(Al)膜的層積膜(Ti/Al)者。此膜係例如，可使用真空蒸鍍法而形成者。
經由以上的工程，本實施形態之半導體裝置則略完成。然而，在上述工程中，使用剝離法而形成閘極電極GE及源極電極SE，但經由金屬膜之圖案化而形成此等之電極亦可。
如此，在本實施形態之半導體裝置中，因於〔000-1〕方向，作為依序層積通道層(未摻雜之GaN層)CH與電子供給層(未摻雜之AlGaN層)ES之構成 之故，如在實施形態1詳細說明地，(1)常閉動作與(2)高耐壓化之並存則成為容易。
即，本實施形態之半導體裝置之傳導帶能線圖係與實施形態1之情況(圖18)同樣。因而，如在實施形態1中詳細說明地，於電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之界面，加以生成有負電荷(-σ)。因此，在閘極電壓Vg=0V之熱平衡狀態中，閘極電極正下方(A-A’部)之2次元電子氣體(通道)2DEG則空乏化，成為可常閉動作(參照圖18(a))。另外，在閘極電壓Vg=臨界值電壓(Vt)之關閉狀態中，於閘極絕緣膜GI中的傳導帶之位能則從基板2S側(通道層(未摻雜之GaN層)CH)朝向至閘極電極GE側而減少。此電場強度(σ/ε：ε係閘極絕緣膜之介電率)係未依存於閘極絕緣膜GI之厚度之故，成為隨著加厚閘極絕緣膜GI而臨界值電壓(Vt)則增加。如此，在本實施形態之半導體裝置中，常閉動作與高耐壓化之並存則成為容易。
更且，在除了閘極電極正下方之範圍(B-B’部)中，n型之接觸層(n型之AlGaN層)CL中的n型不純物則離子化，加以形成有正電荷，於電子供給層(未摻雜之AlGaN層)ES與通道層(未摻雜之GaN層)CH之邊界，加以形成有2次元電子氣體2DEG而降低開啟阻抗(參照圖18(b))。
另外，在本實施形態中，溝T之形成工程未 作為必要之故，臨界值電壓(Vt)之調整則成為較實施形態1等之情況更為容易。
另外，在本實施形態中，因於電流阻擋層(p型之GaN層)CB，設置開口部(電流狹窄部)之故，可效率佳而將載體引導至汲極側者。另外，如根據本實施形態，電流阻擋層(p型之GaN層)CB，或其開口部(電流狹窄部)亦可容易地形成者。
另外，在本實施形態中，無需使用在實施形態4等說明之埋入再成長，而可以更簡易之工程，製造半導體裝置者。
(變形例)
在圖50所示之形態中，於AlGaN層(n型之接觸層(n型之AlGaN層)CL、電子供給層(未摻雜之AlGaN層)ES)之一部，設置n型不純物層(n型之接觸層(n型之AlGaN層)CL)、但於通道層(未摻雜之GaN層)CH之一部，設置n型不純物層(n型之接觸層(n型之AlGaN層)CL)亦可。
例如，通道層(未摻雜之GaN層)CH及電子供給層(未摻雜之AlGaN層)ES之層積體之中，於通道層(未摻雜之GaN層)CH之上層部，離子注入n型之不純物，形成n型之接觸層(n型之GaN層)CL亦可。
另外，在圖50所示之形態中，例示：於電子供給層(未摻雜之AlGaN層)ES上，藉由閘極絕緣膜GI 而配置閘極電極GE，所謂MIS型(金屬-絕緣膜-半導體型)之閘極電極構成，但採用：於電子供給層(未摻雜之AlGaN層)ES上，直接配置閘極電極GE，所謂肖特基型之閘極電極構成亦可。
(共通變形例之說明)
在本欄中，對於共通於上述實施形態1~6之其他的變形例加以說明。
如前述，在上述實施形態1~6中，於AlGaN層(n型之接觸層(n型之AlGaN層)CL、電子供給層(未摻雜之AlGaN層)ES)之一部，設置n型不純物層(n型之接觸層(n型之AlGaN層)CL)、但於通道層(未摻雜之GaN層)CH之一部，設置n型不純物層(n型之接觸層(n型之AlGaN層)CL)亦可。換言之，均可於電子供給層(未摻雜之AlGaN層)ES)之一部，設置n型不純物層(n型之接觸層(n型之AlGaN層)CL)、而於通道層(未摻雜之GaN層)CH之一部，設置n型不純物層(n型之接觸層(n型之AlGaN層)CL)亦可。圖51係顯示設置n型不純物層於通道層之一部分的橫型之半導體裝置之構成例的剖面圖。圖52係顯示設置n型不純物層於通道層之一部分的縱型之半導體裝置之構成例的剖面圖。然而，對於與上述實施形態1~6共通之部位，係附上同一的符號，省略其反覆之說明。
例如，如圖51所示，層積通道層(未摻雜之 GaN層)CH，n型之接觸層(n型之GaN層)CL及電子供給層(未摻雜之AlGaN層)ES之後，經由除去電子供給層(未摻雜之AlGaN層)ES及n型之接觸層(n型之GaN層)CL之時，如形成溝T即可。
另外，如圖52所示，通道層(未摻雜之GaN層)CH及電子供給層(未摻雜之AlGaN層)ES之層積體之中，於通道層(未摻雜之GaN層)CH之上層部，離子注入n型之不純物，形成n型之接觸層(n型之GaN層)CL亦可。
如此，n型之接觸層CL係作為電子供給層ES之一部分而形成於其中亦可，或作為通道層CH之一部分而形成於其中亦可。
在上述實施形態1~6中，作為支持基板2S，使用矽(Si)所成之基板，但其他，可使用碳化矽(SiC)所成之基板，藍寶石基板或矽(Si)所成之基板等。
另外，在上述實施形態1~6中，作為核生成層，使用反覆層積AlN/GaN膜之超晶格層，但使用AlN膜、AlGaN膜或GaN膜等之單層膜亦可。
另外，在上述實施形態1~6中，作為通道層CH，而使用GaN(GaN層)，但亦可使用AlGaN、AlInN、AlGaInN、InGaN、氮化銦(InN)等之III族氮化物半導體。
另外，在上述實施形態1~6中，作為電子供 給層ES，使用AlGaN(AlGaN層)，但亦可使用能隙則較通道層CH為寬(能隙為大)之其他的III族氮化物半導體。例如，可將AlN、GaN、AlGaInN、InGaN等，作為電子供給層而使用者。
另外，在上述實施形態1~6中，作為電子供給層ES，使用未摻雜之III族氮化物半導體，但亦可使用n型之III族氮化物半導體。作為n型之不純物，係例如可使用Si(矽)者。另外，亦可將未摻雜之III族氮化物半導體與n型之III族氮化物半導體之層積膜，或未摻雜之III族氮化物半導體與n型之III族氮化物半導體與未摻雜之III族氮化物半導體之層積膜，作為電子供給層而使用。
另外，在上述實施形態1~6中，作為接觸層CL，而使用AlGaN(AlGaN層)，但亦可使用AlN、GaN、AlGaInN、InGaN、InN等之其他的III族氮化物半導體。
另外，在上述實施形態1~6中，作為電流阻擋層CB，而使用GaN(GaN層)，但亦可使用AlGaN、AlN、AlGaInN、InGaN、InN等之其他的III族氮化物半導體。
另外，在上述實施形態3~6中，作為p型之不純物，使用Mg，但其他，亦可使用鋅(Zn)、氫(H)等之其他的不純物。
另外，在上述實施形態1~6中，作為源極電 極SE或汲極電極DE之材料，使用Ti/Al膜，但其他，亦可使用Ti/Al/Ni/Au膜、Ti/Al/Mo/Au膜、Ti/Al/Nb/Au膜等之其他的金屬膜。Mo係為鉬，而Nb係為鈮。
另外，在上述實施形態1~6中，作為閘極電極GE之材料，使用Ni/Au膜，但其他，亦可使用Ni/Pd/Au膜、Ni/Pt/Au膜、Ti/Au膜、Ti/Pd/Au膜等之其他的金屬膜。Pd係為鈀，而Pt係為白金。
另外，在上述實施形態1~6中，作為閘極絕緣膜GI，使用氧化鋁，但其他，亦可使用氮化矽(Si3N4)、氧化矽(SiO2)等之其他的絕緣體。
另外，在上述實施形態1~6中，作為接合層AL，使用HSQ或焊錫等，但亦可使用SOG(Spin-on-glass)、SOD(Spin-on-Dielectrics)、聚醯亞胺等之塗佈系絕緣膜。另外，亦可使用Sn-Pb、Sn-Sb、Bi-Sn、Sn-Cu、Sn-In等之焊錫，Ni電糊、Au電糊、Pd電糊、碳電糊等所成之導電性接著剖。另外，亦可使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)等之導電性氧化物。Pb係為鉛，Sb係為銻，Bi係為鉍，Cu係為銅、In係為銦。
另外，對於在上述實施形態1~6說明之剖面圖，係未記載元件分離，但對於元件(FET)間，係因應必要而加以設置元件分離。此元件分離係例如，可經由N或B(硼)等之離子注入至III族氮化物半導體中之時而形成者。經由此離子注入，注入範圍則作為高阻抗化，作 為元件分離而發揮機能。另外，經由蝕刻元件形成範圍的外周(檯面蝕刻)而分離元件間亦可。
另外，在上述實施形態所示之具體的材料之組成式(例如、AlGaN等)，各元素的組成比係可在不脫離發明之內容的範圍作適宜設定。
如此，本發明係不限定於上述實施形態者，而可在不脫離其內容的範圍作種種變更。
2DEG‧‧‧2次元電子氣體
2S‧‧‧支持基板
AL‧‧‧接合層
CH‧‧‧通道層
CL‧‧‧接觸層
DE‧‧‧汲極電極
ES‧‧‧電子供給層
GE‧‧‧閘極電極
GI‧‧‧閘極絕緣膜
SE‧‧‧源極電極
T‧‧‧溝

Claims (18)

  1. 一種半導體裝置之製造方法，其特徵為具有：(a)經由於第1氮化物半導體層上，使第2氮化物半導體層磊晶成長於〔0001〕方向之時，形成具有前述第1氮化物半導體層與前述第2氮化物半導體層之層積體的工程，和(b)前述層積體之〔000-1〕方向呈成為朝上地，配置前述層積體，於前述第1氮化物半導體層側，形成閘極電極之工程，前述第1氮化物半導體層係能隙則較前述第2氮化物半導體層為寬者。
  2. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，前述(a)工程係具有：(a1)於第1基板之上方，形成前述第1氮化物半導體層之工程，和(a2)經由於前述第1氮化物半導體層上，使前述第2氮化物半導體層磊晶成長於〔0001〕方向之時，形成具有前述第1氮化物半導體層與前述第2氮化物半導體層之前述層積體的工程，和(a3)於前述第2氮化物半導體層之上方，貼合第2基板之工程，和(a4)將前述第1基板，從前述第1氮化物半導體層剝離之工程， 前述(b)工程係前述第2基板則呈成為下側地，配置前述層積體，於前述第1氮化物半導體層側，形成前述閘極電極之工程者。
  3. 如申請專利範圍第2項記載之半導體裝置之製造方法，其中，前述第1氮化物半導體層係具有第1層與第2層，前述(a1)工程係於前述第1基板的上方，形成n型之前述第1層之後，於前述第1層上，形成前述第2層之工程，前述(b)工程係形成貫通前述第1層的溝之後，於露出於前述溝內底部之前述第2層之上方，形成前述閘極電極之工程者。
  4. 如申請專利範圍第3項記載之半導體裝置之製造方法，其中，前述(b)工程係於前述第2層上，藉由閘極絕緣膜，形成前述閘極電極之工程者。
  5. 如申請專利範圍第2項記載之半導體裝置之製造方法，其中，前述(a3)工程係於前述第2氮化物半導體層之上方，藉由接著層而貼合前述第2基板之工程者。
  6. 如申請專利範圍第3項記載之半導體裝置之製造方法，其中，前述(a2)工程係具有：於前述第2氮化物半導體層 上，更加形成具有開口部之第3氮化物半導體層之工程者。
  7. 如申請專利範圍第2項記載之半導體裝置之製造方法，其中，前述(b)工程係於除了前述第1氮化物半導體層上之第1範圍之範圍，經由離子注入而形成n型之半導體層之後，於前述第1範圍之上方，形成前述閘極電極之工程者。
  8. 如申請專利範圍第7項記載之半導體裝置之製造方法，其中，前述(b)工程係於前述第1範圍上，藉由閘極絕緣膜，形成前述閘極電極之工程者。
  9. 如申請專利範圍第7項記載之半導體裝置之製造方法，其中，前述(a2)工程係具有：於前述第2氮化物半導體層上，更加形成具有開口部之第3氮化物半導體層之工程者。
  10. 一種半導體裝置，其特徵為具有：加以形成於基板之上方的第1氮化物半導體層，和加以形成於前述第1氮化物半導體層上，能隙則較前述第1氮化物半導體層為寬之第2氮化物半導體層，和加以配置於前述第2氮化物半導體層之上方的閘極電極，和前述第2氮化物半導體層之上方之中，加以配置於 前述閘極電極之至少一方側的第1電極，和含有前述閘極電極之兩側的形成於前述第2氨化物半導體層中或前述第1氮化物半導體層中之不純物之第1半導體範圍，在前述第1氮化物半導體層，和前述第2氮化物半導體層之層積部中，從前述第1氮化物半導體層朝向於前述第2氮化物半導體層之結晶軸方向則為〔000-1〕方向。
  11. 如申請專利範圍第10項記載之半導體裝置，其中，前述第1半導體範圍係為n型之範圍。
  12. 如申請專利範圍第10項記載之半導體裝置，其中，於前述基板與前述第1氮化物半導體層之間，具有接著層。
  13. 如申請專利範圍第11項記載之半導體裝置，其中，於前述基板之上方，從下依序加以層積前述第1氮化物半導體層，前述第2氮化物半導體層及前述第1半導體範圍，前述閘極電極係於前述第2氮化物半導體層上，藉由閘極絕緣膜而加以配置，前述第1電極係前述第2氮化物半導體層之上方之中，於前述閘極電極之一方側，藉由前述第1半導體範圍而加以配置， 前述第2氮化物半導體層之上方之中，於前述閘極電極之另一方側，具有藉由前述第1半導體範圍而加以配置之第2電極。
  14. 如申請專利範圍第13項記載之半導體裝置，其中，具有貫通前述第1半導體範圍，到達至前述第2氮化物半導體層為止的溝，前述閘極電極係在前述溝的內部，藉由前述閘極絕緣膜而加以配置。
  15. 如申請專利範圍第10項記載之半導體裝置，其中，於前述基板之上方，從下依序加以層積前述第1氮化物半導體層，前述第2氮化物半導體層及前述第1半導體範圍，於前述第1氮化物半導體層之下方，具有與前述第1氮化物半導體層加以電性連接之第2電極。
  16. 如申請專利範圍第15項記載之半導體裝置，其中，具有貫通前述第1半導體範圍，到達至前述第2氮化物半導體層為止的溝，前述閘極電極係在前述溝的內部，藉由前述閘極絕緣膜而加以配置。
  17. 如申請專利範圍第15項記載之半導體裝置，其中， 具有於前述第1氮化物半導體層之下層，具有開口部之第2半導體範圍。
  18. 如申請專利範圍第17項記載之半導體裝置，其中，前述第2半導體範圍係為p型之範圍。
TW103130260A 2013-09-24 2014-09-02 半導體裝置之製造方法及半導體裝置 TWI647846B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013197426A JP2015065241A (ja) 2013-09-24 2013-09-24 半導体装置の製造方法および半導体装置
JP2013-197426 2013-09-24

Publications (2)

Publication Number Publication Date
TW201523879A true TW201523879A (zh) 2015-06-16
TWI647846B TWI647846B (zh) 2019-01-11

Family

ID=52690191

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103130260A TWI647846B (zh) 2013-09-24 2014-09-02 半導體裝置之製造方法及半導體裝置

Country Status (4)

Country Link
US (1) US20150084104A1 (zh)
JP (1) JP2015065241A (zh)
CN (1) CN104465745A (zh)
TW (1) TWI647846B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI769057B (zh) * 2021-04-20 2022-06-21 台灣積體電路製造股份有限公司 半導體裝置及其形成方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITUB20155862A1 (it) * 2015-11-24 2017-05-24 St Microelectronics Srl Transistore di tipo normalmente spento con ridotta resistenza in stato acceso e relativo metodo di fabbricazione
GB2547661A (en) * 2016-02-24 2017-08-30 Jiang Quanzhong Layered vertical field effect transistor and methods of fabrication
JP7028547B2 (ja) * 2016-06-20 2022-03-02 株式会社アドバンテスト 化合物半導体装置の製造方法
JP6712190B2 (ja) * 2016-06-20 2020-06-17 株式会社アドバンテスト エピ基板
US10068986B1 (en) * 2017-10-27 2018-09-04 Vanguard International Semiconductor Corporation Enhanced-mode high electron mobility transistor and method for forming the same
JP7216387B2 (ja) * 2018-01-09 2023-02-01 学校法人立命館 電流狭窄型高出力縦型ヘテロ接合ｆｅｔを製造する方法および装置
CN111902920B (zh) * 2018-03-27 2024-10-01 松下控股株式会社 氮化物半导体装置
JP7052503B2 (ja) * 2018-04-05 2022-04-12 日本電信電話株式会社 トランジスタの製造方法
JP7092051B2 (ja) * 2019-01-18 2022-06-28 日本電信電話株式会社 電界効果トランジスタの作製方法
TW202435452A (zh) 2019-06-21 2024-09-01 日商村田製作所股份有限公司 半導體裝置
JP7516786B2 (ja) * 2019-06-21 2024-07-17 株式会社村田製作所 半導体装置及びその製造方法
CN112530803B (zh) * 2020-12-04 2022-05-17 中国科学院上海微系统与信息技术研究所 GaN基HEMT器件的制备方法
CN113224193B (zh) * 2021-04-12 2022-06-14 华南理工大学 结合嵌入电极与钝化层结构的InGaN/GaN多量子阱蓝光探测器及其制备方法与应用
WO2024124388A1 (en) * 2022-12-13 2024-06-20 Innoscience (Zhuhai) Technology Co., Ltd. Semiconductor device and manufacturing method thereof
WO2024185367A1 (ja) * 2023-03-06 2024-09-12 株式会社ジャパンディスプレイ トランジスタ、およびトランジスタを備える表示装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7449762B1 (en) * 2006-04-07 2008-11-11 Wide Bandgap Llc Lateral epitaxial GaN metal insulator semiconductor field effect transistor
JP5217157B2 (ja) * 2006-12-04 2013-06-19 日本電気株式会社 電界効果トランジスタおよびその製造方法
FR2915625B1 (fr) * 2007-04-27 2009-10-02 Soitec Silicon On Insulator Procede de transfert d'une couche epitaxiale
US7859021B2 (en) * 2007-08-29 2010-12-28 Sanken Electric Co., Ltd. Field-effect semiconductor device
US8343824B2 (en) * 2008-04-29 2013-01-01 International Rectifier Corporation Gallium nitride material processing and related device structures
JP2009289827A (ja) * 2008-05-27 2009-12-10 Toyota Central R&D Labs Inc へテロ接合を有する半導体装置とその製造方法
US8330167B2 (en) * 2008-11-26 2012-12-11 Furukawa Electric Co., Ltd GaN-based field effect transistor and method of manufacturing the same
JP2011077102A (ja) * 2009-09-29 2011-04-14 Toyoda Gosei Co Ltd ウエハ、ｉｉｉ族窒化物系化合物半導体素子、及びそれらの製造方法
JP2011228428A (ja) * 2010-04-19 2011-11-10 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体からなる半導体装置およびその製造方法、電力変換装置
JP5762049B2 (ja) * 2011-02-28 2015-08-12 ルネサスエレクトロニクス株式会社 半導体装置
JP2013055224A (ja) * 2011-09-05 2013-03-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP5957994B2 (ja) * 2012-03-16 2016-07-27 富士通株式会社 半導体装置の製造方法
US9093366B2 (en) * 2012-04-09 2015-07-28 Transphorm Inc. N-polar III-nitride transistors
JP2013235873A (ja) * 2012-05-02 2013-11-21 Renesas Electronics Corp 半導体装置およびその製造方法
JP2014192493A (ja) * 2013-03-28 2014-10-06 Toyoda Gosei Co Ltd 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI769057B (zh) * 2021-04-20 2022-06-21 台灣積體電路製造股份有限公司 半導體裝置及其形成方法

Also Published As

Publication number Publication date
US20150084104A1 (en) 2015-03-26
TWI647846B (zh) 2019-01-11
JP2015065241A (ja) 2015-04-09
CN104465745A (zh) 2015-03-25

Similar Documents

Publication Publication Date Title
TWI647846B (zh) 半導體裝置之製造方法及半導體裝置
TWI770134B (zh) 半導體裝置及半導體裝置之製造方法
JP4744109B2 (ja) 半導体装置とその製造方法
TWI544634B (zh) 半導體裝置
JP2009182107A (ja) 半導体装置
TW201546992A (zh) 半導體裝置
CN104704615B (zh) 开关元件
JP2011124258A (ja) 窒化物系ダイオード
JP6343807B2 (ja) 電界効果トランジスタおよびその製造方法
KR102071019B1 (ko) 노멀리 오프 타입 트랜지스터 및 그 제조방법
CN102148244A (zh) 半导体装置及其制造方法
TWI731077B (zh) 磊晶基板
JP2012019186A (ja) 窒化物系半導体素子及びその製造方法
TW201810377A (zh) 化合物半導體裝置的製造方法
WO2013161478A1 (ja) 窒化物系半導体素子
JP5608969B2 (ja) 化合物半導体装置及びその製造方法
JP5415668B2 (ja) 半導体素子
JP2020080362A (ja) 窒化物半導体装置
JP2014110311A (ja) 半導体装置
JP2018056379A (ja) 化合物半導体装置
JP2021052025A (ja) 半導体装置、半導体装置の製造方法及び電子装置
JP6360239B2 (ja) 半導体装置の製造方法および半導体装置
JP2015119028A (ja) 半導体装置、電界効果トランジスタ、およびダイオード
JP2010267881A (ja) 電界効果トランジスタ及びその製造方法
CN102668092B (zh) 化合物半导体装置及其制造方法