[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP7028547B2 - 化合物半導体装置の製造方法 - Google Patents

化合物半導体装置の製造方法 Download PDF

Info

Publication number
JP7028547B2
JP7028547B2 JP2016121845A JP2016121845A JP7028547B2 JP 7028547 B2 JP7028547 B2 JP 7028547B2 JP 2016121845 A JP2016121845 A JP 2016121845A JP 2016121845 A JP2016121845 A JP 2016121845A JP 7028547 B2 JP7028547 B2 JP 7028547B2
Authority
JP
Japan
Prior art keywords
layer
substrate
gan
manufacturing
growth
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016121845A
Other languages
English (en)
Other versions
JP2017228577A (ja
Inventor
拓 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Priority to JP2016121845A priority Critical patent/JP7028547B2/ja
Priority to TW106115072A priority patent/TWI770023B/zh
Priority to US15/591,697 priority patent/US10115802B2/en
Publication of JP2017228577A publication Critical patent/JP2017228577A/ja
Application granted granted Critical
Publication of JP7028547B2 publication Critical patent/JP7028547B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7781—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with inverted single heterostructure, i.e. with active layer formed on top of wide bandgap layer, e.g. IHEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Bipolar Transistors (AREA)

Description

本発明は、化合物半導体装置に関する。
従来のシリコン系の半導体デバイスの代替として、より高速動作が可能な窒化物系化合物半導体装置の開発が進められている。化合物半導体装置のなかで、特にＧａＮ系半導体装置の実用化に向けた研究開発が盛んである。
ＧａＮ系半導体は、結晶構造として六方晶をとる。通常、六方晶系半導体からなる半導体装置ではｃ面が用いられるが、ＧａＮ系半導体のｃ面には、Ｇａ面（Ｇａ極性、Ga-polar）とＮ面（Ｎ極性、N-polar）の二つの極性面が存在する。一般に、Ｎ極性方向への結晶成長が難しいことから、Ｇａ極性方向に成長させたエピ基板（ウェハ）が用いられている。図１（ａ）は、ＧａＮ系半導体装置の断面図である。
ＧａＮ系半導体装置２ｒは、エピ基板１０を備える。エピ基板１０は、成長用基板１２、ＧａＮ層１４、ＡｌＧａＮ層１６を備える。ＧａＮ層１４はバッファ層および電子走行層であり、ＳｉＣなどの成長用基板１２上に、Ｇａ極性方向に結晶成長され、さらにその上に、電子供給層であるＡｌＧａＮ層１６がエピタキシャル成長により形成される。このＧａＮ系半導体装置では、Ｇａ面がデバイスの表面に現れており、ＨＥＭＴ（High Electron Mobility Transistor）などの半導体素子は、Ｇａ面側に形成される。このようなＧａＮ系半導体装置２ｒは、無線通信の基地局などの用途で実用化が進められている。本明細書において、図１（ａ）のＧａＮ系半導体装置２ｒに形成されるトランジスタ（ＨＥＭＴ）を、Ｇａ面ＨＥＭＴと称する。
ＨＥＭＴを高速化するためには、アクセス抵抗の低減が重要な課題となる。アクセス抵抗は、コンタクト抵抗成分Ｒｃと半導体抵抗成分の直列接続と把握できる。ここでＧａ面ＨＥＭＴでは、チャネル１８がＧａＮ層１４に形成されるところ、電子供給層であるＡｌＧａＮ層１６が、ドレイン電極およびソース電極のチャネル１８に対するコンタクトの障害となり、コンタクト抵抗Ｒｃが大きくなる。
一方で、Ｎ面側に半導体素子を形成したＧａＮ系半導体装置２も提案されている（非特許文献１）。図１（ｂ）は、ＧａＮ系化合物半導体装置の断面図である。本明細書では図１（ｂ）のＧａＮ系半導体装置に形成されるトランジスタを、Ｎ面ＨＥＭＴと称し、図１（ａ）のＧａ面ＨＥＭＴと区別する。ＧａＮ系半導体装置２ｓはエピ基板２０を備える。エピ基板２０は、成長用基板２２、ＧａＮ層２４、ＡｌＧａＮ層２６、ＧａＮ層２８を備える。ＧａＮ層２４はバッファ層であり、ＳｉＣなどの成長用基板２２上に、Ｎ極性の方向に結晶成長され、さらにその上に、電子供給層であるＡｌＧａＮ層２６が、エピタキシャル成長される。さらにＡｌＧａＮ層２６の上には、電子走行層であるＧａＮ層２８がエピタキシャル成長により形成される。
このＧａＮ系半導体装置２ｓでは、ＨＥＭＴのチャネル３０は、ＧａＮ層２８に形成される。したがって表層側に形成されるドレイン電極およびソース電極とチャネル３０の間にエネルギー障壁となるＡｌＧａＮ層２６が介在しないため、オーミックコンタクトがとりやすく、コンタクト抵抗Ｒｃを小さくできる。さらに、ＡｌＧａＮ層２６がチャネル３０よりも成長用基板２２側に配置されるため、必然的にバックバリア構造が形成されることとなり、短チャネル効果が抑制される。これらの理由により理論上、Ｎ面ＨＥＭＴはＧａ面ＨＥＭＴよりも高周波特性に優れる。
Singisetti, Uttam, Man Hoi Wong, and Umesh K. Mishra、"High-performance N-polar GaN enhancement-mode device technology"、Semiconductor Science and Technology 28.7 (2013):074006 Zhong, Can-Tao, and Guo-Yi Zhang、"Growth of N-polar GaN on vicinal sapphire substrate by metal organic chemical vapor deposition"、Rare Metals 33.6 (2014) pp709-713
しかしながら非特許文献２に報告されるように、Ｎ極方向への結晶成長は、Ｇａ極方向への結晶成長に比べて格段に困難であり、量産には至っておらず基礎的研究段階にとどまっている。また作製される結晶の品質に問題があるため、それを用いて製造したＮ面ＨＥＭＴの特性も、理論的な期待値に遠く及ばない。
本発明は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、Ｎ面にトランジスタ素子を形成したＧａＮ系半導体装置の提供にある。
本発明のある態様は、化合物半導体装置の製造方法に関する。この製造方法では、Ｇａ極性方向に積層されるＧａＮエピ基板のＮ面側に半導体素子が形成される。
この態様によれば、Ｇａ極性方向に比べて困難なＮ極性方向への結晶成長が不要となるため、Ｎ面ＧａＮ系半導体装置を簡易に、あるいは安価に製造できる。
支持基板が、ＧａＮエピ基板のＧａ面と対向して接合されてもよい。これにより、支持基板の材料を、ＧａＮエピ基板の結晶成長を考慮せずに選択することができるため材料選択の自由度が高まる。接合は、熱圧着、拡散接合、超音波接合、表面活性化接合法、接着剤による接着などを含む。
ＧａＮエピ基板のＮ面は、ＧａＮエピ基板の結晶成長時に基体となる成長用基板および成長用基板上に形成されるバッファ層を除去することにより露出されてもよい。これにより結晶性の良好なＮ面を得ることができる。
ＧａＮエピ基板は、ｎ型導電層、電子走行層となる第１ＧａＮ層、電子供給層、第２ＧａＮ層を含んでもよい。ＧａＮエピ基板は、Ｇａ極性方向に、コンタクト層となるｎ型導電層、電子走行層、電子供給層がこの順に積層されてもよい。
ｎ型導電層のＮ面にドレイン電極およびソース電極のコンタクトをとることにより、コンタクト抵抗成分ひいてはアクセス抵抗を非常に小さくすることができ、高速なトランジスタを形成できる。またｎ型導電層をＧａＮエピ基板にあらかじめ形成しておくことにより、ｎ型導電層の再成長プロセスが不要となるため、化合物半導体装置の製造コストをさらに下げることができる。
本発明の別の態様は、化合物半導体装置の製造方法である。この製造方法は、支持基板を、成長用基板上に少なくとも電子走行層、電子供給層をＧａ極性方向に積層してなるＧａＮエピ基板のＧａ面と対向して接合するステップと、ＧａＮエピ基板の少なくとも成長用基板を除去し、ＧａＮエピ基板のＮ面を露出させるステップと、Ｎ面側に半導体素子を形成するステップと、を備える。
ＧａＮエピ基板は、成長用基板、バッファ層、ｎ型導電層、電子走行層となる第１ＧａＮ層、電子供給層、第２ＧａＮ層を含んでもよい。ｎ型導電層は、ｎ型ＩｎｘＡｌｙＧａｚＮ層（１≧ｘ，ｙ，ｚ≧０ ｘ＋ｙ＋ｚ＝１）を含んでもよい。
ｎ型導電層のＮ面にドレイン電極およびソース電極のコンタクトをとることにより、コンタクト抵抗成分ひいてはアクセス抵抗を非常に小さくすることができ、高速なトランジスタを形成できる。またｎ型導電層をＧａＮエピ基板にあらかじめ形成しておくことにより、ｎ型導電層の再成長プロセスが不要となるため、化合物半導体装置の製造コストをさらに下げることができる。
Ｎ面を露出させるステップは、成長用基板およびバッファ層を除去してもよい。
成長用基板はＳｉ基板であってもよい。
成長用基板は、研磨およびウェットエッチングの少なくとも一方により除去されてもよい。
バッファ層は、ドライエッチングにより除去されてもよい。
支持基板は、フレキシブル基板またはＡｌＮ基板、ＳｉＣ基板、グラファイト基板、Ｃｕ基板、Ｓｉ基板であってもよい。ＡｌＮ基板、ＳｉＣ基板、グラファイト基板、Ｃｕ基板、は放熱性の観点で有利である。Ｓｉ基板を支持基板とした場合、Ｓｉ基板上にＳｉＣＭＯＳ回路を形成してもよい。この場合、ＣＭＯＳとＧａＮ系ＨＥＭＴの混載デバイスを安価に実現できる。
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
本発明のある態様によれば、Ｎ面ＧａＮ系半導体装置を提供できる。
図１（ａ）、（ｂ）は、ＧａＮ系半導体装置の断面図である。 実施の形態に係るＧａＮ系化合物半導体装置の断面図である。 図３（ａ）～（ｄ）は、実施の形態に係るＧａＮ系半導体装置の製造方法を示す図である。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
図面に記載される各部材の寸法（厚み、長さ、幅など）は、理解の容易化のために適宜、拡大縮小されている場合がある。さらには複数の部材の寸法は、必ずしもそれらの大小関係を表しているとは限らず、図面上で、ある部材Ａが、別の部材Ｂよりも厚く描かれていても、部材Ａが部材Ｂよりも薄いこともあり得る。
図２は、実施の形態に係るＧａＮ系半導体装置１００の断面図である。ＧａＮ系半導体装置１００は、支持基板１１０およびＧａＮエピタキシャル積層構造１３０を備える。ＧａＮエピタキシャル積層構造１３０は、少なくとも電子走行層１３２と電子供給層１３４を含む。ＧａＮエピタキシャル積層構造１３０はさらに、ＧａＮ層１４２を含んでもよい。一例として電子走行層１３２はＧａＮ層であり、電子供給層１３４はＡｌＧａＮ層であるがその限りでは無い。
支持基板１１０とＧａＮエピタキシャル積層構造１３０は、ＧａＮエピタキシャル積層構造１３０のＧａ面１３６と対向して接合されている。図２では、ＧａＮエピタキシャル積層構造１３０のＧａ面１３６と、支持基板１１０とが直接的に接合されているが、その限りではなく、それらの間には別の層が挿入される態様で、間接的に接合されてもよい。接合は、熱圧着、拡散接合、超音波接合、真空中プラズマ照射により基板表面のダングリングボンドを露出させて接合する表面活性化接合法、あるいは接着剤による接着などを利用することができる。ここでの接合は、元々別々であった２つの部材を貼り合わせることを意味し、結晶成長におけるヘテロ接合などは含まない。
ＧａＮエピタキシャル積層構造１３０のＮ面１３８側には、ＨＥＭＴなどのトランジスタや、抵抗、ダイオードなどの回路素子が形成される。チャネル１４０は、電子走行層１３２に形成される。回路素子の構造については公知技術を用いればよいため説明を省略する。
図２のＧａＮ系半導体装置１００と、図１（ｂ）のＧａＮ系半導体装置２ｓには、構造および製造方法において以下の相違点がある。
第１の相違点は、図１（ｂ）では、エピ基板２０がＮ極性方向に結晶成長して製造されるのに対して、図２では、ＧａＮエピタキシャル積層構造１３０は、Ｇａ極性方向に結晶成功されている点である。すなわちＧａＮ系半導体装置１００は、Ｇａ極性方向に積層されるＧａＮエピ基板のＮ面側に半導体素子が形成されることを特徴とする。図１（ｂ）では結晶成長が難しいＮ極性方向への基板成長が必要であるのに対して、図２では、Ｇａ極性方向への結晶成長が利用されるため、Ｎ面ＧａＮ系半導体装置を簡易に、あるいは安価に製造できる。また、Ｇａ極性方向への結晶成長では、良好な結晶構造が得られるため、図１（ｂ）よりも良好なトランジスタの特性を実現できる。
より細かい構造上の相違点を説明すると、図１（ｂ）では、ＧａＮ層２４の成長用基板２２との界面には、結晶成長の最表面に現れる原子層ステップ構造が現れないのに対して、図２では、ＧａＮエピタキシャル積層構造１３０のＧａ面１３６側に、原子層ステップ構造が現れることとなる。また図２では、Ｎ面１３８に近いほど貫通転移密度が高い構造を有するのに対して、図１（ｂ）ではその逆である。
第２の相違点は、図２の支持基板１１０が、ＧａＮの結晶成長時の成長用基板とは無関係であることである。すなわち、図１（ｂ）では、成長用基板２２の上に、ＧａＮ系の半導体化合物を結晶成長させるため、成長用基板２２として、ＧａＮ結晶に対して結晶格子の不整合が小さい材料を選択する必要がある。これに対して図２の支持基板１１０の材料は、結晶格子を考慮せずに選択できる。したがって支持基板１１０は、放熱性に優れるＡｌＮ基板、ＳｉＣ基板、Ｃｕ基板、ダイアモンド基板などを用いることが可能であり、あるいは、実装上の柔軟性を提供するフレキシブル基板を用いることが可能である。そのほか、支持基板１１０としてＳｉ基板を用いることもできる。Ｓｉを支持基板１１０とした場合、Ｓｉの支持基板１１０にＳｉＣＭＯＳ回路を形成してもよく、これによりＳｉＣＭＯＳとＧａＮ系ＨＥＭＴの混載デバイスを安価に実現できる。
本発明は、図２の断面図として把握され、あるいは上述の説明から導かれるさまざまな装置、デバイス、製造方法に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例および製造方法を説明する。
図３（ａ）～（ｄ）は、Ｎ面ＧａＮ系半導体装置の製造方法を示す図である。はじめに、図３（ａ）に示すように、結晶成長が容易なＧａ極性方向に結晶成長（エピタキシャル成長）によって、ＧａＮエピ基板（ウェハ）２００を製造する。ＧａＮエピ基板２００は、成長用基板２０２、バッファ層２０４、ｎ型導電層２０６、第１ＧａＮ層２０８、ＡｌＧａＮ層２１０、第２ＧａＮ層２１２を含む。バッファ層２０４、ｎ型導電層２０６、第１ＧａＮ層２０８、ＡｌＧａＮ層２１０、第２ＧａＮ層２１２は、成長用基板２０２上に、Ｇａ極性方向にエピタキシャル成長によって形成される。第２ＧａＮ層２１２の表層には、Ｇａ面２１４が現れている。
第１ＧａＮ層２０８は、図２の電子走行層１３２であり、ＡｌＧａＮ層２１０は、図２の電子供給層１３４である。成長用基板２０２は、Ｇａ面ＧａＮ系半導体装置のエピ基板に用いられる材料と同じ材料、たとえばＳｉ、ＳｉＣ、サファイヤなどを用いることができるが、その限りでない。後述のように、成長用基板２０２は、後の工程で除去されるため、安価であり、および／または除去が容易な材料を選択することが好ましく、この観点からＳｉを用いるとよい。バッファ層２０４はたとえばＧａＮである。ｎ型導電層２０６は、最終的に形成されるトランジスタのドレインおよびソースのコンタクトを取るために挿入されるコンタクト層である。
続いて、図３（ｂ）に示すように、支持基板３００を、ＧａＮエピ基板２００のＧａ面２１４と対向するように基板接合する。この支持基板３００は、図２の支持基板１１０に対応する。基板接合の方法は特に限定されない。
続いて図３（ｃ）に示すように、ＧａＮエピ基板２００の成長用基板２０２およびバッファ層２０４を除去し、ｎ型導電層２０６のＮ面２１６が露出される。残ったｎ型導電層２０６、第１ＧａＮ層２０８、ＡｌＧａＮ層２１０、第２ＧａＮ層２１２を含む積層構造３０２は、図２のＧａＮエピタキシャル積層構造１３０に対応する。
たとえば成長用基板２０２は、研磨およびウェットエッチングの少なくとも一方により除去される。成長用基板２０２がＳｉの場合、研磨によって厚みを減らした後に、ウェットエッチングによって残りの部分を除去してもよい。続いてエンドポイントを利用して、ドライエッチングによってバッファ層２０４を除去してもよい。
続いて図３（ｄ）に示すように、積層構造３０２のＮ面２１６側に、ＨＥＭＴなどの回路素子が形成される。図３（ｄ）には、ＨＥＭＴが示される。具体的には、ゲート領域においてｎ型導電層２０６がエッチングされ、ゲート電極（Ｇ）が形成される。またドレイン領域、ソース領域において、ｎ型導電層２０６上にドレイン電極（Ｄ）、ソース電極（Ｓ）が形成される。ｎ型導電層２０６は、ｎ型ＧａＮ層であってもよい。
図３（ｄ）に示すように、ｎ型導電層２０６のＮ面２１６にドレイン電極（Ｄ）およびソース電極（Ｓ）のコンタクトをとることにより、コンタクト抵抗成分ひいてはアクセス抵抗を非常に小さくすることができ、これによりＨＥＭＴを高速化できる。すなわち、コンタクト層としてのｎ型導電層２０６が第１ＧａＮ層２０８上に直接堆積した構造が得られるため０．１Ωｍｍ以下の低コンタクト抵抗が実現できる。
従来の半導体装置の製造において、オーミック電極の形成には、５００℃～９００℃の熱処理（オーミックアロイ）が必要であった。これに対して本実施の形態では、縮退半導体であるｎ型導電層２０６がコンタクト層として存在するため、電極金属とｎ型導電体の間に形成されるポテンシャル障壁は、その成長方向厚さが極端に薄くなるため、高温のアロイオーミック無しでも電子が容易にトンネルするようになり、低コンタクト抵抗が実現できる。すなわちオーミックアロイの処理を省略することが可能となる。
またｎ型導電層２０６が存在しない場合、オーミック電極の材料がＡｌ系に限定されるのに対して、ｎ型導電層２０６を設けることにより、オーミック電極の材料の制約が緩和される。
さらに図３（ａ）に示すようにｎ型導電層２０６をＧａＮエピ基板２００にあらかじめ形成しておくことにより、コンタクト層（ｎ型導電層２０６）の再成長プロセスが不要となるため、化合物半導体装置の製造コストをさらに下げることができる。
またＧａＮエピ基板２００の製造工程において、電子供給層１３４の結晶成長の後に電子走行層１３２を製法させるため、良好な結晶を得ることができる。すなわち、図１（ｂ）のエピ基板２０を用いた場合、電子供給層を結晶成長させた後に、電子走行層であるＧａＮ層を結晶成長させることとなり、電子走行層の結晶成長の温度が制約を受けることとなる。一例として電子供給層としてＩｎＡｌＮ（最適成長温度７００℃）を採用する場合、それ以降の結晶成長は７００℃程度で行う必要があり、電子走行層であるＧａＮ層の結晶性（最適成長温度１０００℃）が悪化してしまう。これに対して本実施の形態では、電子走行層である第１ＧａＮ層２０８を結晶成長させた後に、電子供給層（ＩｎＡｌＮ）を結晶成長させるため、第１ＧａＮ層２０８を、ＧａＮ層に最適な温度条件で結晶成長することができるため、良好な結晶構造を得ることができる。
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
図３（ａ）～（ｄ）の製造方法では、ＧａＮエピ基板２００と支持基板３００を接合した後に、成長用基板２０２およびバッファ層２０４を除去したがその限りではない。すなわち、先に成長用基板２０２およびバッファ層２０４を除去してＮ面２１６を露出した後に、支持基板３００と接合してもよい。
図３（ａ）のＧａＮエピ基板２００の製造工程において、バッファ層２０４とｎ型導電層２０６の間に、数原子層の厚みを有する金属層（もしくは絶縁層あるいは半導体層）などの中間層を挿入し、この中間層を利用してバッファ層２０４とｎ型導電層２０６を劈開容易とし、劈開によってＮ面２１６を露出させてもよい。
図３（ｄ）に示すように、第２ＧａＮ層２１２より下の層は、ＨＥＭＴの構造とは直接的な関係が無いため、第２ＧａＮ層２１２と支持基板３００の間に、さらに別の層が挿入されていてもよい。言い換えれば、図３（ａ）のＧａＮエピ基板２００は、第２ＧａＮ層２１２より上に、別の層を含んでもよく、その場合、第２ＧａＮ層２１２のＧａ面２１４と支持基板３００は間接的な接合状態にあってもよい。たとえば図３（ａ）において、第２ＧａＮ層２１２より上に、支持基板３００との接合時に接着剤となる層を形成しておいてもよいし、接合強度を高めるための層を形成しておいてもよい。あるいはＢＮ(ボロンナイトライド)等の犠牲層などを挿入してもよい。
実施の形態では、電子供給層１３４としてＡｌＧａＮ層を例示したが、その限りではなく、たとえばＩｎＡｌＮ層やＡｌＮ層を用いることもできる。
また図３においてコンタクト層として用いたｎ型導電層２０６は、一般化すると、ｎ型ＩｎｘＡｌｙＧａｚＮ層（１≧ｘ，ｙ，ｚ≧０ ｘ＋ｙ＋ｚ＝１）を含むことができる。さらにはｎ型導電層２０６をいわゆる３層キャップ構造としてもよく、たとえばｎ型ＧａＮ層、ｉ型ＡｌＮ層、ｎ型ＧａＮ層の積層構造であってもよい。
図３（ｄ）には、Ｄモード（デプレッション型、ノーマリオン型）のＨＥＭＴが示されるが、公知の、あるいは将来の利用可能な技術を用いて、Ｅモード化してもよい。またゲート電極に関連して、ＭＩＳ構造（Metal-Insulator-Semiconductor）構造のデバイスを形成してもよい。
図３（ａ）～（ｄ）では、再成長が不要な製造方法を説明したがその限りでない。たとえばｎ型導電層２０６を省略したＧａＮエピ基板を製造し、成長用基板２０２、バッファ層２０４を除去して第１ＧａＮ層２０８のＮ面を露出した後に、再成長によってｎ型導電層２０６を形成し、その上にドレイン電極（Ｄ）、ソース電極（Ｓ）を形成してもよい。あるいはｎ型導電層２０６を形成せずに、オーミック電極を形成してもよい。
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
１００…ＧａＮ系半導体装置、１１０…支持基板、１３０…ＧａＮエピタキシャル積層構造、１３２…電子走行層、１３４…電子供給層、１３６…Ｇａ面、１３８…Ｎ面、１４０…チャネル、２００…ＧａＮエピ基板、２０２…成長用基板、２０４…バッファ層、２０６…ｎ型導電層、２０８…第１ＧａＮ層、２１０…ＡｌＧａＮ層、２１２…第２ＧａＮ層、２１４…Ｇａ面、２１６…Ｎ面、３００…支持基板、３０２…積層構造。

Claims (8)

  1. ｎ型導電層、電子走行層となる第１ＧａＮ層、ノンドープの電子供給層、第２ＧａＮ層がＧａ極性方向に順に積層されてなるＧａＮエピ基板の前記ｎ型導電層側にトランジスタを形成し、前記ｎ型導電層に対して、前記トランジスタのドレインおよびソースのコンタクトを取ることを特徴とする化合物半導体装置の製造方法。
  2. 支持基板が、前記ＧａＮエピ基板の前記第２ＧａＮ層と対向して接合されることを特徴とする請求項１に記載の製造方法。
  3. 前記ＧａＮエピ基板の前記第２ＧａＮ層は、前記ＧａＮエピ基板の結晶成長時に基体となる成長用基板および前記成長用基板上に形成されるバッファ層を除去することにより露出されることを特徴とする請求項１または２に記載の製造方法。
  4. 支持基板を、成長用基板上に、バッファ層、ｎ型導電層、電子走行層となるノンドープの第１ＧａＮ層、電子供給層、第２ＧａＮ層をＧａ極性方向に積層してなるＧａＮエピ基板の前記第２ＧａＮ層と対向して接合するステップと、
    前記ＧａＮエピ基板の前記成長用基板および前記バッファ層を除去し、前記ＧａＮエピ基板の前記ｎ型導電層のＮ面を露出させるステップと、
    前記ｎ型導電層の前記Ｎ面に対してドレインおよびソースのコンタクトをとり、トランジスタを形成するステップと、
    を備えることを特徴とする化合物半導体装置の製造方法。
  5. 前記成長用基板はＳｉ基板であることを特徴とする請求項４に記載の製造方法。
  6. 前記成長用基板は、研磨およびウェットエッチングの少なくとも一方により除去されることを特徴とする請求項４または５のいずれかに記載の製造方法。
  7. 前記バッファ層は、ドライエッチングにより除去されることを特徴とする請求項４から６のいずれかに記載の製造方法。
  8. 前記支持基板は、フレキシブル基板、ＡｌＮ基板、ＳｉＣ基板、グラファイト基板、Ｃｕ基板、Ｓｉ基板のいずれかを含むことを特徴とする請求項４から７のいずれかに記載の製造方法。
JP2016121845A 2016-06-20 2016-06-20 化合物半導体装置の製造方法 Active JP7028547B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2016121845A JP7028547B2 (ja) 2016-06-20 2016-06-20 化合物半導体装置の製造方法
TW106115072A TWI770023B (zh) 2016-06-20 2017-05-08 化合物半導體裝置及其製造方法
US15/591,697 US10115802B2 (en) 2016-06-20 2017-05-10 Manufacturing method for compound semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016121845A JP7028547B2 (ja) 2016-06-20 2016-06-20 化合物半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2017228577A JP2017228577A (ja) 2017-12-28
JP7028547B2 true JP7028547B2 (ja) 2022-03-02

Family

ID=60660377

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016121845A Active JP7028547B2 (ja) 2016-06-20 2016-06-20 化合物半導体装置の製造方法

Country Status (3)

Country Link
US (1) US10115802B2 (ja)
JP (1) JP7028547B2 (ja)
TW (1) TWI770023B (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7052503B2 (ja) * 2018-04-05 2022-04-12 日本電信電話株式会社 トランジスタの製造方法
US10636875B1 (en) * 2019-01-21 2020-04-28 Northrop Grumman Systems Corporation Localized tunneling enhancement for semiconductor devices
CN110310981B (zh) * 2019-07-08 2021-04-02 电子科技大学 氮面增强型复合势垒层氮化镓基异质结场效应管
JP7382804B2 (ja) * 2019-11-22 2023-11-17 三菱電機株式会社 半導体装置、半導体装置の製造方法、及び、電界効果型トランジスタ
CN112154544B (zh) * 2019-12-20 2024-03-15 电子科技大学 一种柔性微波功率晶体管及其制备方法
CN113437145B (zh) * 2021-06-08 2024-10-18 苏州奥谱毫通电子科技有限公司 一种iii族氮化物晶体管的制备方法及晶体管
CN113471284A (zh) * 2021-07-01 2021-10-01 广东省科学院半导体研究所 N极性GaN晶体管结构的制备方法和半导体结构
CN114121657B (zh) * 2021-11-25 2023-10-31 深圳大学 一种氮化镓垂直结型场效应管的制备方法
CN114023646B (zh) * 2022-01-05 2022-04-22 季华实验室 一种高阻值GaN基HEMT器件及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277724A (ja) 1999-03-26 2000-10-06 Nagoya Kogyo Univ 電界効果トランジスタとそれを備えた半導体装置及びその製造方法
JP2012513113A (ja) 2008-12-19 2012-06-07 ソイテック 歪み処理複合半導体基板及びそれを形成する方法
JP2012156332A (ja) 2011-01-26 2012-08-16 Toshiba Corp 半導体素子
JP2012169544A (ja) 2011-02-16 2012-09-06 Fujitsu Ltd 半導体装置、電源装置、増幅器及び半導体装置の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4771510B2 (ja) * 2004-06-23 2011-09-14 キヤノン株式会社 半導体層の製造方法及び基板の製造方法
CA2622750C (en) * 2005-09-16 2015-11-03 The Regents Of The University Of California N-polar aluminum gallium nitride/gallium nitride enhancement-mode field effect transistor
US20090085065A1 (en) 2007-03-29 2009-04-02 The Regents Of The University Of California Method to fabricate iii-n semiconductor devices on the n-face of layers which are grown in the iii-face direction using wafer bonding and substrate removal
US7915643B2 (en) 2007-09-17 2011-03-29 Transphorm Inc. Enhancement mode gallium nitride power devices
JP5587564B2 (ja) * 2009-06-19 2014-09-10 ルネサスエレクトロニクス株式会社 電界効果トランジスタおよび電界効果トランジスタの製造方法
KR101671793B1 (ko) * 2010-07-01 2016-11-04 삼성전자주식회사 반도체 발광소자 및 그 제조방법
JP5413338B2 (ja) 2010-09-14 2014-02-12 日立金属株式会社 トランジスタ用エピタキシャルウェハ
KR20120032258A (ko) * 2010-09-28 2012-04-05 삼성엘이디 주식회사 질화갈륨계 반도체소자 및 그 제조방법
JP5762049B2 (ja) * 2011-02-28 2015-08-12 ルネサスエレクトロニクス株式会社 半導体装置
JP6322890B2 (ja) * 2013-02-18 2018-05-16 住友電気工業株式会社 Ｉｉｉ族窒化物複合基板およびその製造方法、ならびにｉｉｉ族窒化物半導体デバイスの製造方法
JP6064628B2 (ja) * 2013-01-29 2017-01-25 富士通株式会社 半導体装置
JP5928366B2 (ja) 2013-02-13 2016-06-01 豊田合成株式会社 Ｉｉｉ族窒化物半導体の製造方法
US9006791B2 (en) 2013-03-15 2015-04-14 The Government Of The United States Of America, As Represented By The Secretary Of The Navy III-nitride P-channel field effect transistor with hole carriers in the channel
JP2015065241A (ja) * 2013-09-24 2015-04-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US9935191B2 (en) * 2014-06-13 2018-04-03 Intel Corporation High electron mobility transistor fabrication process on reverse polarized substrate by layer transfer
JP2016058512A (ja) 2014-09-09 2016-04-21 住友電気工業株式会社 エピ層付ＧａＮ膜複合基板およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277724A (ja) 1999-03-26 2000-10-06 Nagoya Kogyo Univ 電界効果トランジスタとそれを備えた半導体装置及びその製造方法
JP2012513113A (ja) 2008-12-19 2012-06-07 ソイテック 歪み処理複合半導体基板及びそれを形成する方法
JP2012156332A (ja) 2011-01-26 2012-08-16 Toshiba Corp 半導体素子
JP2012169544A (ja) 2011-02-16 2012-09-06 Fujitsu Ltd 半導体装置、電源装置、増幅器及び半導体装置の製造方法

Also Published As

Publication number Publication date
TWI770023B (zh) 2022-07-11
US20170365689A1 (en) 2017-12-21
TW201810377A (zh) 2018-03-16
JP2017228577A (ja) 2017-12-28
US10115802B2 (en) 2018-10-30

Similar Documents

Publication Publication Date Title
JP7028547B2 (ja) 化合物半導体装置の製造方法
JP6712190B2 (ja) エピ基板
JP5351832B2 (ja) モノリシック垂直集積複合ｉｉｉ−ｖ族及びｉｖ族半導体デバイス
JP5696083B2 (ja) 窒化物半導体素子及びその製造方法
TWI647846B (zh) 半導體裝置之製造方法及半導體裝置
TWI796432B (zh) 用於在氮化鎵材料中透過擴散而形成摻雜區的方法及系統
JP4514063B2 (ja) Ｅｄ型インバータ回路および集積回路素子
JP2009182107A (ja) 半導体装置
JP6252122B2 (ja) 半導体装置及び半導体装置の製造方法
JP2020115525A (ja) 電界効果トランジスタの作製方法
JP5520432B2 (ja) 半導体トランジスタの製造方法
CN113939918A (zh) 半导体装置及其制造方法
WO2019194042A1 (ja) トランジスタの製造方法
JP5608969B2 (ja) 化合物半導体装置及びその製造方法
JP2016139655A (ja) 半導体装置及び半導体装置の製造方法
CN109285777A (zh) 具有n-极性氮化镓的外延衬底的形成方法
JP5415668B2 (ja) 半導体素子
US11127743B2 (en) Transistor, semiconductor device, electronic apparatus, and method for producing transistor
JP6623684B2 (ja) 半導体装置及びその製造方法、電源装置、高周波増幅器
JP6166508B2 (ja) 半導体装置及び半導体装置の製造方法
WO2022097193A1 (ja) 半導体積層構造およびその作製方法、ならびに半導体装置の製造方法
JP6360239B2 (ja) 半導体装置の製造方法および半導体装置
JP2006286698A (ja) 電子デバイス及び電力変換装置
JP2010010412A (ja) 半導体素子及びその製造方法
JP6729207B2 (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190314

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191106

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191112

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20200109

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200306

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200519

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200720

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20201222

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20210319

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20210629

C13 Notice of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: C13

Effective date: 20210907

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211108

C23 Notice of termination of proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C23

Effective date: 20211214

C03 Trial/appeal decision taken

Free format text: JAPANESE INTERMEDIATE CODE: C03

Effective date: 20220201

C30A Notification sent

Free format text: JAPANESE INTERMEDIATE CODE: C3012

Effective date: 20220201

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220217

R150 Certificate of patent or registration of utility model

Ref document number: 7028547

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150