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TW200818443A - Semiconductor device and method for manufacturing the same - Google Patents

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Publication number
TW200818443A
TW200818443A TW096113513A TW96113513A TW200818443A TW 200818443 A TW200818443 A TW 200818443A TW 096113513 A TW096113513 A TW 096113513A TW 96113513 A TW96113513 A TW 96113513A TW 200818443 A TW200818443 A TW 200818443A
Authority
TW
Taiwan
Prior art keywords
wiring
hole
substrate
wafer
semiconductor
Prior art date
Application number
TW096113513A
Other languages
English (en)
Inventor
Masaru Kawakami
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
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Description

200818443 九、發明說明: 【發明所屬之技術領域】 本發明係有關在形成於基板之貫通孔之内部,具有貫通 基板之正反面之貫通佈線之半導體裝置,特別是有關在貫 通孔之内部形成有複數個貫通佈線之半導體裴置及其製造 方法。 【先前技術】
為了謀求可攜式機器等電子機器之小型化、輕量化、低 耗電化、低成本化’將複數晶片、被動元件等收納於“固 封裝之SiP (System in Package :系統級封裝)之技術係廣受 利用。 在用以實現SiP之三維封裝中,藉由金屬線接合,晶片 與晶片或晶片與中介層基板係於封裝内連接在三維方向。 於金屬線接合’⑴難.以將相同尺寸之晶片予以層疊複 數’(2) m線接合之佈線長變長,則阻抗變大,晶片 間之信號傳送難以高速化,並且(3) I納於封裝之晶片數 變大或收納端子數多之邏輯LSI之情況時,封裝内之佈線 條數急遽增加,難㈣由金屬線接合來連接。
SiP之缺點在於晶片間之信號之傳送速度方面,不如s〇c (^ystem cm Chlp(系統單晶片):》了謀求數位機器之高性 把化小型化、輕量化,使所需功能在半導體基板積體化 而予以單晶片化之系統)之技術之點。 作為晶片間之遠技古、、也 法’除了金屬線接合以外,尚有經 凸塊而使晶片之電路面相對向而連接之覆晶連接、藉由 118808.doc 200818443 以Cu等金屬填埋從晶片之電路面(主動面斤μ μ 〇 通孔而形成之貫通電極等所進行之連接等。於使用貫通電 極之連接中’由於在晶片内垂直地形成佈線,因此能以最 &距離來連接晶片間或晶片與中介層基板間,可極端地縮 短佈線長,減低佈線延遲時間。 以往,習知有將半導體予以三維地層積所形成之半導體 裝置。 ㈣題為「Si貫通晶片之構造革命」之後述之非專利文 獻1中,S己載有關實現貫通晶片之傳送路徑之Si貫通電極 或無線通信技術。 貫通孔之形成大別為以下步驟:於Si基板開孔之乾蝕刻 步驟,及以導電性材料(例如Cu、w、poly-si(多晶矽)等) 填埋孔之電極形成步驟。藉由適用微加工技術,亦可形成 數μπι之微貫通孔。 於金屬線接合、覆晶連接中,佈線主線數及可連接晶片 _ 數有限制,而於使用貫通電極之連接中,由於能以數千貫 通電極來實現複數晶片之連接,因此可提升晶片間之信號 傳送速度,可克服以往Sip之缺點。 : 於標題為「層積半導體積體電路及其製法」之後述之專 : 利文獻1中記載有··關於將半導體基板之至少一主面上形 成有元件群之主動基板至少層積2片以上而成之積體電 路’其特徵為該主動基板之連接部係藉由相對向之焊墊及 中介焊錫層所構成,且該焊墊之至少一方具有内面由絕緣 膜及導電膜所被覆之貫通孔。 118808.doc 200818443 於標題為「半導體裝i 記載。 之後述之專利文獻2中有以下 專利文獻2之發明係有 使重&曰κ4 百關系統早日日片構造,其目的在於 更且日日片時之位置對 0 ^ ^ ^ 4夂侍今易,且可層積許多晶片。 上述课4之解決係藉由_ 體裝置係居接、“ 裝置來達成,該半導 胜衣直係層積複數丰莫 昔 曰日片而成,該晶片係於其表面及 月面具有經由貫通該曰 曰曰片之通孔而連接之電極,藉由該電
極來進行晶片相互間之連接。 於專利文獻2之發明中,藓 精由於日日片月面,設置從形成 、日日片表面之晶片㈤之相互佈線用t極,、經由貫通晶片 ^通孔而連接之電極,以使各晶片之表面與表面、表面與 月面、月面與背面相對向而可多層地層積。 此時,由於在晶片兩面存在晶片間之相互連接用電極, :此對於晶片之正反面之任一組合,均容易對齊位置,可 貝現日日片之多層層積。 圖23 (A)為專利文獻2所記載之圖1,其係說明專利文獻2 之發明之一實施例之剖面圖。於圖23 (Α),2〇ι為第一晶 片,211為内部電路,212為埋有導電性材料之通孔, 為絕緣膜之si〇2、Si0N膜等,214為晶片間之相互連接用 電極,215為凸塊,202為第二晶片,221為内部電路,222 為埋有V電性材料之通孔,223為絕緣膜之si〇2膜、siON 膜等,224為晶片間之相互連接用電極,225為凸塊,226 為外部連接用電極或相互連接用電極,2〇8為TAB (Tape Automated Bonding :捲帶自動接合)用膜,281為形成於 H8808.doc 200818443 TAB用膜上之對於外部端子連接之佈線。 通孔係藉由各向異性蝕刻來開口,於被開口之通孔之側 壁,藉由氣相沈積(cvd)法而使Si〇24Si〇N膜等絕緣膜沈 積。通孔之蝕刻係使用微影而將對於si選擇性高之膜予以 圖案化,以經圖案化之前述選擇性高之膜作為掩模而進行 各向異性㈣。導電性材料對於通孔之填埋係藉由鶴等之 選擇CVD法、或電解鍍敷法來進行。
於標題為「層積半導體裝置」之後述之專利文獻3中有 以下記載。 專利文獻3之發明係提供一種層積半導體裝置,其係於 各半導體晶片形成共同之貫通電極及相互連接用電極,將 其等經由任意佈線圖案而連接,藉此提升連接半導體晶片 間之佈線之自由度,並Η益强Λ| Okl c 1無須針對各層積半導體裝置,而 將連接半導體晶片間之雷極 j <电極之配置大幅變更設計,容易進 行多種少量生產。 專利文獻3之發明係提供—種層積半導體裝置,其係且 備層積之複數半導體晶片;該半導以片具有:貫通半導 體晶片而設置之貫通電極、設置於半導體晶片之表面之第 -電極、設置於半導體晶片之背面之第二電極、及介由設 置於半導體晶片之表面菸北二> Λ 及月面之貝通電極而選擇性連接第 及第一電極之佈線圖案;且藉由層積半導體晶片,下侧 半導體晶片之第-電極與上側半導體晶片之第二電極會互 相連接。 專利文獻3之層積 半導體裝置亦可分別設有複數第一及 118808.doc 200818443 第二電極,於半導體晶片之表面及背 月®扭照特定配置狀態 配置。而且,具體而言,特定配置狀
At 狀怨亦可為矩陣狀型 悲0 而且’專利文獻3之層積半導體裝置亦可第—電極為突 起電極,第二電極為墊電極。 圖^ (八)、圖21 (8)、圖21 (C)分別為專利文獻3所記載 之圖1、圖2、圖3 ’圖22㈧、圖22 (B)分別為專利文獻3
所記載之圖4、圖5,其為說明專利文獻3之發明之實施⑴ 之圖。 圖21 (A)為專利文獻3所記載之圖i,其係表示構成層積 半導體裝置之半導體晶片之實施例丨之型態之立體圖·,圖 21 (B)為專利文獻3所記載之圖2,其係從背面侧觀看圖η (A)所示之半導體晶片之立體圖;圖21 (c)為專利文獻3所 記載之圖3,其為圖21 (A)所示之半導體晶片之要部放大剖 面圖。 圖22 (A)係表示於上侧層積有具備與圖21 所示之半 &體晶片相同構造之半導體晶片之連接例之說明圖;圖22 (β)係表示於上側層積有具備與圖21 (A)所示之半導體晶片 相同構造之半導體晶片之連接例之說明圖。 如圖21 (A)、21 (B)、圖21 (C)所示,用以構成層積半導 體裝置之半導體晶片101係具有:貫通半導體晶片1〇1而設 置之貫通電極102;設置於半導體晶片1〇1之表面之突起電 極(第一電極;)103、及設置於半導體晶片1〇1之背面之墊電 極(第二電極)1 〇4 ;及介由分別設置於半導體晶片ι〇1之表 H8808.doc 200818443 % 面及背面之貫通電極102,而選擇性地連接突起電極1〇3及 墊電極104之佈線圖案l〇5a,105b。藉由層積如以上所構成 之半導體晶片,下側半導體晶片之突起電極與上侧半導體 晶片之墊電極會相互連接。 而且,特別如圖21 (C)所示,突起電極1〇3及墊電極1〇4 — 之形成處係在半導體晶片丨〇丨之表面及背面相對應之位 • 置。然而,如圖21 (C)所示,貫通電極ι〇2係與突起電極 103及墊電極1〇4形成處不同,突起電極1〇3及墊電極1〇4未 _ 與貫通電極102直接連接,其介由佈線圖案l〇5a,l〇5b而連 接。 此外’由於圖21 (C)為連接墊電極1〇4與突起電極1〇3之 例,因此分別於墊電極104與貫通電極1〇2間配置佈線圖案 l〇5a ’於突起電極103與貫通電極1〇2間配置佈線圖案 105b。然而’如後述,是否設置佈線圖案1〇5a,i〇5b,則 依選擇導通何突起電極與墊電極而與其他半導體晶片連接 來決定。因此,佈線圖案」〇5a,105b之配置未必僅限於圖 21 (C)所示之配置。 而且,於圖21 (C),符號106係將半導體晶片101與貫通 1 電極102、突起電極103、墊電極104及佈線圖案l〇5a,l〇5b , 絕緣之絕緣膜,符號1〇7為半導體晶片1〇1之保護膜。保護 膜107设置於半導體晶片ι〇1之表面及背面,僅於突起電極 103及墊電極1〇4之形成處被開口,突起電極1〇3及墊電極 104露出於半導體晶片101之外面。 如圖21 (A)所示,於半導體晶片101之表面侧,突起電極 118808.doc -10- 200818443 103係以一定間距排列為矩陣狀型態而露出。而且,如圖 21 (B)所示’於半導體晶片10丨之背面侧,墊電極丨〇4同樣 排列為矩陣狀型態而露出。 接著,根據圖22 (A)來說明有關於層積圖21 (a)、圖21 (B)、圖21 (C)所示之上述半導體晶片時之半導體晶片間之 連接構造。圖22 (A)係層積具有相同電極構造及電極配置 之半‘體晶片101及半導體晶片121,並將從半導體晶片 101之墊電極l〇4a輸入之信號傳送至半導體晶片121之貫通 電極l22a之情況之連接例。 於圖22 (A)所示之連接例中,由於必須導通半導體晶片 101之墊電極1〇4a與突起電極103a,因此以佈線圖案^ 連接塾電極1〇4a與貫通電極102a,並且以佈線圖案1〇外連 接貫通電極102a與突起電極103a。另一方面,層積於上側 之半^體晶片121係以佈線圖案i25a,而連接與半導體曰 片101之突起電極103a接觸之墊電極124a及貫通電極 122a。 此外,半導體晶片ιοί之突起電極103a&1〇3b與半導體 晶片121之墊電極124a及124b係於層積半導體晶片1〇1與半 導體晶片121時,藉由將電極材料予以加熱熔解、或利用 外力破壞表面之障壁膜而予以固相擴散接合、或利用填充 於晶片間之樹脂之硬化收縮而壓接等來固定。 藉由如以上而連接,從位於半導體晶片1〇1之更下方之 安裝基板或其他半導體晶片(均未圖示)而輸入墊電極1〇乜 之信號,係介由佈線圖案105a、貫通電極1〇以、佈線圖案 118808.doc -11 - 200818443 105b、突起電極l〇3a、墊電極124a及佈線圖案125a而傳送 至層積於上側之半導體晶片121之貫通電極122a。然後, 傳送至貫通電極122a之信號係藉由未圖示之電路而傳送至 半導體晶片121之内部電路(未圖示)。 而且,圖22 (B)係於下側之半導體晶片ιοί之墊電極 104a,104b分別輸入有不同信號之情況之連接例。從墊電 極104a輸入之信號係與圖22 (A)相同,其介由佈線圖案 l〇5a、貫通電極i〇2a、佈線圖案l〇5b、突起電極l〇3a、塾 電極124a及佈線圖案125a而傳送至上侧之半導體晶片121 之貫通電極122a。另一方面,從墊電極丨〇4b輸入之信號係 介由佈線圖案l〇5c、貫通電極i〇2b、佈線圖案i〇5d、突起 電極103b、墊電極124b及佈線圖案125c、貫通電極122b及 佈線圖案125d而傳送至上側之半導體晶片12丨之貫通電極 123a ’並傳送至更上側之半導體晶片(未圖示)。 總言之,此專利文獻3之發明係無論是否利用於半導體 晶片間之連接,均預先使電極之配置型態為一定型態(例 如矩陣狀型態),僅於半導體晶片間之連接所需之電極, 利用佈線圖案來使信號導通。藉此,連接半導體晶片間之 佈線之自由度提升,並且無須針對各層積半導體裝置,而 將連接半導體晶片間之電極之配置大幅變更設計,因此容 易進行層積半導體裝置之多種少量生產。 於標題為「使用於三維安裝之晶片貫通電極形成技術」 之後述之非專利文獻2中表示:(1)可藉由矽乾蝕刻而形 成開口 ίο μηι、深度70 μηι之孔,並可藉由化學氣相沈積法 118808.doc -12- 200818443 :成掉壁金屬、籽晶層;⑺闡明用以使用cu電場電鍍而 完全填充開口 10 _、深度70叫(深寬比7)之孔之方針, 並可使殘留於孔中央之空洞減低至2 μηι。 /於標題為「對於矽基板形成之深寬比高之貫通佈線」之 後述之非專利文獻3中表示:使用光輔助電解蝕刻法及熔 融金屬吸引法,嘗試製作對於厚度彻_前後之石夕基板填 充有金屬之貫通孔(直徑15 μΓη、深寬比35、最大形成密度 5〇〇條/cm2、耐受電壓5〇〇 ν以上)之結果。 如標題為「半導體密封材料之技術動向」之後述之非專 利文獻4所記載,習知之方式如下.择由舜曰非專 曰 /八划卜,猎由覆晶接合器連接 π u & μ m藉由毛細現象進行底部填充密封之方 式⑷冉為側面填充方式),先對基板供給樹脂,於晶片搭 回谭步驟中,在覆晶連接之料,亦使底部填充密 封、,、。束之非流動類型底部填充方式(亦稱為非流動底部填 充方式);及於基板塗布稱為NCP (N〇n co— p崎: 非導電糊)材料之液狀樹脂後搭載晶μ,以短時間之加壓 力口熱而使機械性之今屬站 孟屬彼此之接合固定化後,進行後烤之 稱為NCP製程之方式。 於標題為「半導髀曰Η +舍』a i 、+、 牛^體曰曰片之製造方法及半導體裝置」之後 述之專利文獻4中記載如下。 專利文獻4之發明目的太热坦 的在於楗供一種具有不會受到形成 塑、貝通電極與半導體基板絕緣之絕緣膜時之熱處理影 保良好特性之半導體元件之半導體晶片之製造方 118808.doc •13· 200818443 根據專利文獻4之發明之半導體晶片之製造方法係於半 導體基板,形成有複數半導體元件及由絕緣膜絕緣之貫通 電極者,其特徵為:於形成前述半導體元件之步驟前,進 行將前述絕緣膜成膜之步驟。 圖23 (B)為專利文獻4所記載之圖i,其係用以說明根據 專利文獻4之第-實施型態之製造半導體晶片之步驟之剖 面圖。 藉由以下所說明之製造方法所製造之半導體晶片35〇係 如圖23 (B)之⑴所示具有:形成於石夕基板310之表面之複 數半導體it件306(圖中僅表示⑽);依序形成於貫通石夕基 板310之貫通孔之内壁之側壁絕緣膜321、層間絕緣膜⑵ 及金屬膜332 ;及由填充於該貫通孔内之導電性材料所組 成之貫通電極333a。 為了製造此半導體晶片35〇,首先如圖23 (B)之⑷所 示’以形成於石夕基板310(以下僅稱「基板31〇」)上之抗餘 劑311作為掩模,於石夕基板31〇形成特定深度之凹部咖。 接著’如圖23(B)之⑻所示’於基板31〇之表面之一部 分’具體而言是在與形成有半導體元件3〇6之區域相對應 之位置,形成元件被覆膜321a後’於凹部32〇之内壁全體 及基板31G之表面全體’形成由絕緣材料所組成之側壁 緣膜321。 ' 接著如圖23⑻之所示,除去前步驟所形成之元# 被覆膜32U,於側壁絕緣膜321形成開口部,於藉其而露 出之基板31〇之表面,形成刪電晶體或雙極電晶體等半 118808.doc -14- 200818443 V體元件3G6纟後’覆蓋半導體元件鳩而形成層間絕緣 •、23如此藉由在形成側壁絕緣膜321後進行半導體元 牛6之形成半導體元件306會不受形成側壁絕緣膜321 時之熱處理影響而形成。 接著,如圖23 (B)之(d)所示,於凹部32〇内填充導電性 材料。於此,作為導電性材料可使用例如銘、鶴、銅、 ?至等至屬,而且作為其填充方法,可利用鍍敷法或金 屬C VD ^布孟屬之樹脂分散糊之方法。於利用鑛敷法之 情況時’藉由利用濺鍍法等將鍍敷基礎之金屬進行成膜, 於其後進行電解鍍敷,藉此於凹部32〇内填充導電性材 料。 於此,如於層間絕緣膜323之表面全體,以濺鍍法將金 屬膜332(例如丁丨/丁出膜)成膜,其後進行電解鍍敷,於凹部 320内填充導電性材料,以於金屬膜332之表面全體形成貫 通電極膜333。作為Ti/TiN膜而形成金屬膜3;32之情況時, 亦可基板溫度設為50°C,以Ti/TiN=12 kW/20 kW之條件來 進行濺鍍。 接著,如圖23 (B)之⑷所示,從形成有半導體元件3〇6 之表面側,藉由例如CMP (Chemical Meehanieal Polishing :化學機械研磨)研磨基板3i〇,從而除去貫通電 極膜333及金屬膜332之不要部分。 接著,如圖23 (B)之(f)所示,從形成有半導體元件3〇6 之表面之相反側(背面側)研磨基板3 10,將基板3 1〇薄膜 化,並且使填充於凹部320内之貫通電極膜333之導電性材 118808.doc -15- 200818443 料在基板310之背面露出。藉此,形成貫通矽基板31〇之貫 通電極333a。 藉由以上一連串之步驟,製造具備貫通電極333a之半導 體晶片350。 於標通為「猎由20 μπι間距微Cu凸塊接合所進行之三維 晶片安裝」之後述之非專利文獻5中記載如下。 'ASET係以始於1999年之「超高密度電子81技術之研究 開發機構」計畫,進行層積Si内部形成有20 μηι間距微Cu 貫通電極之晶片之三維晶片層積構造之開發,以作為適於 高密度、高速化之SiP。其中,晶片層積製程為重要技 術,作為工業層積製程,不於晶片背面形成凸塊,而進行 藉由Cu-Sn擴散來連接Cu貫通電極彼此之微Cu凸塊接合之 檢討,並評估三維晶片層積構造之貫通電極電路之連接可 靠性及電性特性。得知於20 距之微區域中,亦可杵 制Cu-Sn之擴散,使接合界面全部均為金屬間化合物2 CU3Sn,可獲得良好之接合強度。其結果,,於4晶片^積構 造中,確認tct (Temperature Cycling Test :溫度^測 ^)1500循環以上之連接可靠性。而i,使用包含通 電極構造之菊鏈(Daisy Chain)電路及環形据湯_ 、 飘盈裔回授電 路,測定直流電阻及信號延遲時間,結果包含CU凸丨 部之貫通電極電路每1層之電阻上升為15 4 Α σ pi eg ^ 號延遲 寸間為09 ps,可知作為GHz位準之晶片間高速信 充分對應。 〜电路可 於標題為「半導體晶片之製造方法及 $脰衣置之製造 118808.doc -16 - 200818443 方法」之後述之專利文獻5中記載如下。 專利文獻5之發明目的係在於提供—種藉由縮短貫通電 極用之貫通孔之形成時間,以使生產性提升之半導體晶片 之製造方法。而且,其他目的在於提供一種利用該製:方 法:半導體裝置之製造方法。並且,其他目的在於提供一 種猎由使用如上述之製造方法挺在 半導艘裝置。I方从升可*性之半— 專利文獻5之發明之半導體晶片之製造方法係該半導體 晶片具有貫通半導體基板之貫通電極;其具有以下步驟.· 從半2基板之—面,以各向異性㈣形成第—溝槽之步 :性:則述半導體基板之前述一面之相反側之面,以各向 刻形成連通於前述第-溝槽之第二溝槽之步驟;於 猎由财述第-溝槽與前述第二_連通所形成之貫通孔之 内壁面’形成由絕緣性材料所組成之絕緣膜之步驟;及於 ==絕緣膜之前述貫通孔内填充導電性材料,形成 别述貝通電極之步驟。 二二!=獻5之發明之半導體裝置之製造方法係將 = 製造方法所製造之複數半導體晶 =為刖速半導體晶片彼此經由個別之前述貫通電極 而龟性連接,以製成半導體裝置。 而且,專利文獻5之發明之半導 :法來製造;貫通電極係設置於藉由從前述糟半=: 相=各向異性㈣所形成之第一溝槽、與從前述-面之 相反側之面以各向異性姓刻所形成之第二溝槽連通而形成 118808.doc •17- 200818443 之貝通孔内。然後,專利文獻5之半導體裝置係層積該半 導體晶片而構成。 圖23 (C)為專利文獻5所記載之圖2,其係用以說明根據 專利文獻5之發明之第-實施型態之半導體晶片之製造方 法之圖。 首先’如圖23⑹之⑷所示’準㈣基板,於基板上面 形成半導體元件(未圖示)或佈線層(不圖示)後,覆蓋石夕基 板401之上面全體而形成第一絕緣膜々Μ。 接著,如圖23 (C)之⑻所示,進行第一絕緣膜4〇3之圖 案化’於第-絕緣膜彻形成掩模用之掩模開口部彻a。 藉此,矽基板401之上面之一部分露出。 *接著如目23 (C)之(c)所*,將第一絕緣膜作為掩 模構件’從上面侧#刻⑦基板術,利用博施法(b〇灿 p_ess)形成其深度尺寸到,夕基板姻之—半厚度程度之第 一溝槽407a。 接著,如圖23 (C)之(d)所示,於矽基板4〇1之背面全體 形成作為掩模構件之第二絕緣膜·。此第二絕緣膜亦可 例如使用與形成第-絕緣膜彻之方法相同之方法,利用 與第一絕緣膜403相同之材質,且形成相同膜厚。 接著,如圖23 (C)之(e)所示,於第二絕緣膜4〇5形成掩 模用之掩模開口部4〇5a。此掩模開口部405a之大小係愈上 面側之掩模開口部403a約略相同大小,而且其位置係於對 石夕基板4G1之厚度方向投影時,掩模開口部4()3&,彻&分別 一致之位置。 118808.doc •18- 200818443 接著,如圖23 (C)之(f)所示,將篦— 將弟一絕緣膜405作為掩 模構件,例如利用博施法從背面 月曲側蝕刻矽基板401。藉由 該蝕刻’形成與第一溝槽4〇7 I泜面連通之第二溝槽 4〇7b,最後形成包含第一及第— 夂乐—彝槽4〇7a,407b之貫通孔 408。若已形成貫通孔408, 則於*、s π 則於貝通孔408之内壁形成 用以將石夕基板401與貫通電極402绍絡+你 电往402絕緣之第三絕緣膜(不圖 示)。
接著’如圖23(C)之(g)所示,使用鍍敷、濺鍍或cvd 等’形成由金屬#導電性材料所組成之㈣性構件41〇2。 導電性構件4U)Z填充於貫通孔彻内,並且覆蓋第一絕緣 膜3及第二絕緣膜405分別之整面而形成。如此,藉由於貫 通孔408内填充導電性材料,該導電性材料會成為貫通電 極 4 0 2。 接著,如圖23 (C)之(h)所示,藉由將形成於第一絕緣膜 403上及第一絕緣膜405上之導電性構件4i〇z之各個予以圖 案化,形成從各絕緣膜403,405突起之型態之突起電極 404a,404b,最後形成由貫通電極4〇2及突起電極4〇4a, 404b所構成之導電性構件41〇。 藉由上述一連串之步驟來製造半導體晶片42〇。 將如此製造之半導體晶片420層積為晶片彼此經由各向 異性導電膜而電性連接,藉此製造半導體裝置。 此外,第一絕緣膜403及第二絕緣膜405係作為絕緣膜使 用以外’如上述亦作為蝕刻時之掩模構件來使用,因此必 須為對於餘刻具某程度之耐受性之材質,特別其膜厚必須 118808.doc -19· 200818443 是到溝槽407a,407b形成完畢之期間,絕緣膜4〇3, 4〇5不會 因蝕刻而被除去之程度之厚度。 而且’溝槽407a,407b係其内徑未必約略相同,第一溝 槽407a之内徑與第二溝槽4〇7!3之内徑不同亦可。此情況 下,只要變更分別形成於絕緣膜403,405之掩模開口部 403a,405a之大小而變更溝槽4〇7a,4〇7b之内徑形狀即可。 針對基板之貫通部分,整理以上說明之先前技術中之貫 通電極之構造如下。 圖24係說明先前技術之貫通電極之構造之剖面圖;圖μ (A)係與具有圓形剖面之貫通孔之中心軸呈垂直之面之剖 面圖;圖24 (B)係通過具有圓形剖面之貫通孔之中心軸之 面之剖面圖;。 如圖24所示,貫通電極係藉由在形成於矽基板3〇之貫通 孔40之内壁所形成之絕緣層(例如si〇2) 41、形成於此絕緣 層41之内側之障壁層42、及形成於該障壁層(防擴散層, 例如Τι、ΤιΝ)42之内侧之導電層(例如&、W、poly_Si (多 晶矽)等)43所構成。於1個貫通孔40形成有作為單一信號傳 送路徑之導電層43。 【專利文獻1】日本特開昭5、222954號公報(申請專利 範圍) % 【專利文獻2】日本特開平5_63137號公報(段落 0011〜0020) ° 【專利文獻3】日本特開2〇〇1·127243號公報(段落 0Q07〜0024、圖1〜圖5) 118808.doc -20- 200818443 【專利文獻4】日本特開2005-243689號公報(段落 00 13〜0014、段落 0017〜0029、圖 1) 【專利文獻5】曰本特開2006-12889號公報(段落 0029〜0031、段落 0037〜0056、圖 2) 【非專利文獻1】曰經電子、2005年10月10曰號、 ρ·81〜99(摘要、第二部之圖1)
【非專利文獻2】富坂等、DENSO技報(DENSO TECHNICAL REVIEW)、6(2)、78〜84 (2001)(2.電極孔形 成及絕緣膜、障壁金屬、籽晶層之成膜,3·填充電阻,4. 結論) 【非專利文獻3】末益等、藤倉(FUJIKUra)技報、第 102號、53〜57 (2002)(2.用以形成貫通佈線之要素技術) 【非專利文獻4】福井、松下電工技報、Fev.、2〇〇4、 9〜16(圖9、表6、圖12) 【非專利文獻5】谷田等、電子安裝學會學刊、8(4)、 308 〜317(2005)(概要) 【發明内容】 (發明所欲解決之問題) 於收納複數晶片並使用貫通電極來連接晶片間之Sip 中,晶片間之信號傳送之速度提升 然而,為了於晶片形
其之佈線電路。因此, 分,無法形成並配置元件及連結於 若為了提升晶片間之信號傳送速度 118808.doc -21 - 200818443 @增力ϋ貫通孔數,則必須以不妨礙元件或佈線電路之配置 之方式來幵)成貫通孔,因此具有設計之自由度受到阻礙, 並且晶片面積會增大之問題。晶片面積之增大會減少從1 片晶圓可製作之晶片之理論產率,產生導致半導體晶片成 本增加之問題。 晶片面積之增大可藉由使形成之貫通孔直徑微細化來抑 制仁若例如於厚度0.1 mm〜0.15 mm之晶圓基板設想5
μΠΐφ之貫通孔,則深寬比((貫通孔深度)/(貫通孔直徑))為 20〜30。為了形成此深寬比高之貫通孔,需要高度之蝕刻 技術電極埋入技術,以低成本來實現具有許多細微貫通 孔之半導體晶片之生產技術卻尚未普及。藉由一般之生產 技術並以低成本在實用層級所能實現之貫通孔之深寬比為 2 3私度因此,隨著貫通孔直徑微細化,在實用層級所 此形成之貝通孔深度變淺,必須使用薄晶圓製造晶片,或 =曰曰圓之一面形成具細微直徑之凹部後,從另一面研磨晶 圓至凹凸部之底部,使晶圓變薄而形成貫通孔。因此,具 有晶片之製造步驟、組裝步驟之難度升高,技術開發費 用、加工費用增加之問題。 並且’為了抑制晶片尺寸增大,必須高密度地配置貫通 孔钟接之貝通孔間之距離變短,因此具有串音雜訊明顯 之問題。 θ本發明係為了解決如上述之課題所完成者,#目的在於 提供種^形成於在基板形成之貫通孔内部且貫通基板 反面之貝通佈線進行信號傳送時,即使要求甚多貫通佈 118808.doc -22- 200818443 線數之情況,仍不增大貫通孔數,而可於各貫通孔内部形 成複數個貫通佈線而傳送信號之半導體裝置及其製造方 法。 ^ (解決問題之技術手段) 亦即,本發明係有關一種半導體裝置,其係於基板上搭 载有半導體晶片者,其中於貫通前述基板之貫通孔内側, 形成有複數個來自前述半導體晶片之佈線,該等貫通佈線 被導出至前述基板之另一面側。 ' 而且,本發明係有關一種半導體裝置之製造方法,其具 有··第一步驟,其係形成貫通基板之貫通孔;及第二^ 驟,其係於前述貫通孔之内侧,使電性絕緣層介於其間而 形成貫通前述基板之複數貫通佈線。 【實施方式】 (發明之效果) 若根據本發明,由於在形成於基板之貫通孔之内部,形 成複數個貫通基板之正反面之貫通佈線,因此即使是要^ =常多貫通佈線數之情況,仍不增加貫通孔數,即=於各 貝通孔之内部形成複數個貫通佈線而傳送信號,因此 i、犯抑制面積增大之半導體裝置及其製造方法。 σ ^ 於本發明之半導體裝置中,宜製成將前述複數貫通 相互電性絕緣之絕緣層形成於前述貫通孔之結構: 數貝通佈線互相電性絕緣,因此可使各貫通佈為:稷 1_立進行信號傳送之佈線線路。 Μ心 而且,宜製成前述複數貫通佈線形成同心狀之結構。可 118808.doc -23- 200818443 形成剖面積大之複數貫通佈線。 而且,且製成别述貫通孔形成於前述基板之周邊部或其 内側之結構。由於對於i個貫通孔形成複數貫通佈線,因 此無須以高密度形成貫通孔,因此可限制基板尺寸增大。 即使是於形成有元件之基板之區域形成貫通孔之情況,仍 不會大幅妨礙設計之自由度,於基板之周邊部形成貫通孔 之情況時,可在形成有將以往之金屬線接合作為前提所設 計之電極墊之區域,形成貫通孔,因此僅須於以往製造基 板時之設計中’在形成有被進行金屬線接合之電極塾之區 域,將所需數目之貫通孔予以開π,進行為了於其内部形 成複數貫通佈線之追加設計即可,無須大幅變更設計。 而且,製成前述基板層積於半導體晶片之半導體基板之 結構即可。藉由將基板製成制半導體製程所形成之半導 體基板,可藉由晶圓層級製程來製造半導體裝置,因此可 實現低價化。 而且,製成層積有複數個前述半導體基板,於該等各半 導體基板分別形成有前述貫通孔及前述貫通佈線之結構即 可可κ現能面速處理更複雜之功能之半導體裝置。 於本务明之半導體裝置之製造方法中,前述第二步驟宜 於刖:貝通孔之内周面,藉由通孔電鍍形成貫通佈線而構 成。藉由技術上已確立之安定之生產技術,可低價且安定 地形成貫通佈線。 、下參考圖式,詳細說明有關根據本發明之實施型 態。 118808.doc -24- 200818443 本實施型態之半導體裝置係有關於基板上搭載有半導體 晶片之半導體裝置,其具有於貫通基板之貫通孔之内側, 形成有複數個起始於半導體晶片之佈線,該等貫通佈線被 導出至基板之另一面側之構造。作為該基板係使用由絕緣 物所構成之絕緣物中介層基板、由矽等半導體所製作之半 v體中η層基板、及構成形成有各種主動元件且因應於需 要而形成有被動元件之半導體晶片之基板。
基板為中介層基板之情況時,於絕緣物或半導體中介層 基板,内建或安裝有各種被動元件,搭載形成有各種主動 凡件之半導體晶片、SiP等各種電子零件,並因應於需要· 而亦搭載感測器元件。搭載有各種電子零件之中介層基板 係作為模組而使用於電子機器。模組與電子機器間之電性 連接係使用形成於在中介層基板形成之複數貫通孔之各個 之複數貫通佈線來進行。 基板為構成半導體晶片之基板之情況,半導體裝置為層 積有複數半導體晶片之層積型半導體裝置,層積之各半導 體晶片間之信號傳送係使用貫通佈線而高速地進行。以 下,舉例此半導體裝置來說明有關實施型態。 之半導體晶片係具有,對於 之基板之表面侧之主動元件 之1個貫通孔(此係以濕式或 為貫通佈線而具有電性絕緣 在貫通孔之徑向交互地將絕 層積型之半導體裝置所使用 從包含形成於構成半導體晶片 之功能面,貫通至基板之背面 乾式之蝕刻形成)所形成,作 之2層以上之導電層之構造。 例如於1個貫通孔之内部, 118808.doc -25 - 200818443 緣層及導電層成膜,構成貫豸孔内之貫通佈、線,將電性絕 緣之2層以上之導電層作為貫通佈線而形成,將各導電層 作為互相獨立之信號傳送之佈線線路來使用。此外,於 此 仏號傳送之佈線線路」係包含供電線路、接地信號 供給線路。而且,於以下說明中,形成有元件及連結於其 之佈線私路側之面稱為主動面或半導體基板之表面側,與 表面側相對向之面稱為背面側。 圖1係說明發明之實施型態中之藉由具有貫通佈線之晶 片之層積所構成之半導體裝置之構造之圖;圖1 (A)為平面 圖圖1 (B)為Z-Z部之剖面圖,圖i ((^)為A部附近之放大 圖(圖示連結於左端之貫通佈線20 A-1之佈線之剖面)。 於根據本實施型態之半導體晶片1〇A形成有貫通佈線 2〇Ai (丨一I 2,…,1 (1為整數):圖1中表示配置為14列20行 之矩陣狀之貫通佈線,並表示z_z部之剖面上之貫通佈線 2GA-1〜20A-20),其係形成於貫通孔之内部,而該貫通孔 攸形成於晶片之Si(矽)基板3〇之表面側之元件及佈線電路 層31 ’貝通至形成於Si基板之背面側之再佈線層32、絕緣 層33 〇 如圖1 (C)所示,貫通佈線由形成於貫通孔之内 部之第一絕緣層41a、第一障壁層42a、第一導電層43a及 第二絕緣層41b、第二障壁層42b、第二導電層43b所構 成。 第一導電層43a係分別藉由形成於si基板30之表面側之 佈線47al而電性連接於電極墊(於其形成有障壁金屬(底部 H880B.doc -26- 200818443 凸塊金屬)13,其係形成有凸塊12A_2),並藉由形成於Si基 板30之月面側之佈線4以2而電性連接於電極墊(於其形成 有障壁金屬13)。 第二導電層43b係藉由形成於Si基板3〇之表面側之佈線 47M而電性連接於電極墊(於其形成有障壁金屬13,其係 形成有凸塊12A-1),並於Si基板3〇之背面側,電性連接於 形成在電極墊上之障壁金屬13。此外,亦可製成將第二導 電層43b,分別電性連接於形成於在以基板3〇之背面側形 成之佈線47b2之電極墊(於其形成有障壁金屬13)之結構。 於圖1表示Z-Z部之剖面上之凸塊,於半導體 晶片10A形成有凸塊12Ak (k=l,2,…,κ (K為整數)。 此外,再佈線層3 2係包含連結電極塾與第一導電声 43a、第二導電層43b之佈線47a2,47b2;元件及佈線電路 層3 1係包含連結電極墊與第一導電層43a、第二導電層4扑 之佈線 47al,47bl。 如圖1 (A)、圖1 (B)所示,本發明之半導體裝置係層積 有半導體晶片10A及半導體晶片1〇c,介由貫通佈線 20Ai、凸塊12Cn (n=l,2,…,N (N為整數)··圖i中表示ζ·ζ 剖面上之凸塊12C-1〜12C-9)而電性連接,藉由底部填充材 料11保護連接部,並且使2個半導體晶片1〇A,1〇c一體化 而構成之SiP。如後述,當然亦可能為層積2個以上之半導 體晶片’使用貫通半導體晶片間之佈線而互相電性連接之 SiP所組成之半導體裝置。 圖!*表示將14列20行之貫通孔配置為矩陣狀而形成貫 118808.doc -27- 200818443 通佈線之例,而實際裝置則採取藉由形成為非常多之例如 約數千個貝通孔之貫通佈線,來連接2個以上之半導體晶 片之構造。 圖2係說明本發明之實施型態中之半導體晶片之貫通佈 線之構造之剖面圖;圖2(A)為根據垂直於圓形之貫通孔之 中心軸之面之剖面圖,圖2 (B)係根據通過圓形之貫通孔之 中心軸之面之剖面圖。 如圖2所示,根據本實施型態之貫通佈線係由密著於貫 通Si基板30之貫通孔4〇之内壁而形成之中空圓柱狀之第一 絕緣層41a、密著於該第一絕緣層41a而形成之中空圓柱狀 之第一障壁層42a、密著於該第一障壁層42a而形成之第一 導電層43a、及密著於第一導電層43a而形成之中空圓柱狀 之第二絕緣層41b、密著於第二絕緣層41b而形成之中空圓 柱狀之第二障壁層42b、密著於第二障壁層42b而形成之圓 柱狀之第二導電層43b所構成。 於圖2所示之例中,其具有藉由上述各層完.全封閉貫通 孔40之構造,但亦可採取第二導電層43b形成為中空圓2 狀,貝通孔40之一部分成為中空之構造。 根據本實施型態之貫通佈線係與圖24所示之根據以往技 術之貫通佈線大幅不同,於形成於半導體基板之貫通孔仰 之内部,複數個導電層係藉由絕緣層而相互分離形成。於 以往技術中,於i個貫通孔僅形成單一導電層,相對於僅 可確保早一信號傳送路徑,本實施型態係於丨個貫通孔开/ 成有複數導電層,因此可使各導電層成為流有不同信號: 118808.doc -28- 200818443 佈線線路(貫通佈線),因此可於1個貫通孔確保複數信號傳 送路徑。 此外’於圖24、圖2中僅表示有關形成於半導體基板之 内部之貫通孔之部分,省略並未圖示形成於半導體基板之 表面侧及背面側之元件、佈線電路及連接於其之電極墊、 底部凸塊金屬、凸塊電極等。
以下,舉例於1個貫通孔之内部,形成作為信號傳送之 佈線線路之2個導電層以作為貫通佈線之結構,參考圖]〜 圖11來說明有關半導體晶片之貫通佈線之製造方法。於製 造過程係適用晶圓微縮製程。於圖3〜圖u,為了簡化而表 示1個貫通孔之内側形成之貫通佈線之結構。 圖3係說明本發明之實施型態之半導體晶片之貫通佈線 之製造方法之流程圖。 圖4〜圖7係分別說明本發明之實施型態之半導體晶片之 貫通佈線之製造方法A之圖;圖4〜圖7MA)〜⑼之:段為 平面圖,下段為Z-Z部之剖面圖。 於半導體基板形成貫通孔係可適用f知之各種方法,於 形成之貫通孔之内部形成作為㈣傳送之佈線線路(貫通 佈線)之複數導電層時,如以下所說明,藉由以所需之^ 絕緣層t形成、障壁層之形成、導電層之形成: 的之成、之曝光、14刻’可形成具有作為目 的之個數之導電層之貫通佈線之構造。 來:Γ:所示之構造方法中,藉由從晶圓單面之餘刻 成貝通孔。此製造方法係適用於使用厚度30叫〜· 118808.doc -29- 200818443 μιη之晶圓來形成開口直徑10 μπι〜80 μιχ^之貫通孔之情況。 以下,參考圖4〜圖7,說明有關圖3所示之各步驟 S1〜S24 。 S1 :於矽(Si)晶圓形成抗餘劑之步驟。 為了形成於Si晶圓(基板)30之正反面開口之貫通孔, - 於正反面之整面塗布抗蝕劑,形成抗蝕劑層45。 : S2 :將抗钕劑曝光之步驟。 如圖4 (A)所示,於Si基板30,將在形成貫通孔补之位置 • 之正反面形成之抗蝕劑層45曝光,形成抗蝕劑之開口部 45a,45b 〇 53 ··將Si蝕刻之步驟。 如圖4 (B)所示,對於Si基板3〇,使用乾蝕刻技術,形成 於正反面開口之貫通孔4〇。作為乾蝕刻技術可適用使用氟 系或氯系氣體等之泛用技術,更宜適用可進行高速深掘蝕 刻之 ICP-RIE (Inductively Coupled Plasma Reactive Ion
Etchlng :誘導耦合電漿反應性離子蝕刻)之技術。 54 :除去抗钱劑之步驟。 如圖4(C)所示,除去Si基板30之正反面之抗蝕劑層45。 : 如圖4 (D)所示,於貫通孔40之内側,利用以下之 • S5〜S11所示之順序形成各層。 S 5 ·形成第一絕緣層之步驟。 首先’於貫通孔40内之内壁面,si基板3〇之正反面,形 成弟 '一絕緣層41 a。 S6 ·形成第一障壁層之步驟。 I18808.doc -30- 200818443 於貫通孔40内之内壁面之第一絕緣層41a、正反面之第 一絕緣層41a,形成第一障壁層41a。 57 :形成第一導電層之步驟。 於貫通孔40内之内壁面之第一障壁層41a、正反面之第 一障壁層41a,形成第一導電層43a。以上,藉由S5〜S7, 形成用以構成第一貫通佈線之各層。 58 :形成第二絕緣層之步驟。
接著,於貫通孔40之内壁面之第一導電層43a、正反面 之弟一導電層43a’形成第二絕緣層41b。 S9 ·形成第二障壁層之步驟。 於貫通孔40内之内壁面之第二絕緣層4lb、正反面之第 二絕緣層41b,形成第二障壁層42b。 S10:形成第二導電層之步驟。 於貫通孔4〇内之内壁面之第二障壁層42b、正反面之第 二障壁層42b,形成第二導電層43b,藉由第二導電層43b 來填充貫通孔40内,於正反面亦形成第二導電層43b。以 上,藉由S8〜S 10,形成用以構成第二貫通佈線之各層。 S11 :形成抗餘劑之步驟。 最後,於正反面之第二導電層43b之整面 劑’形成抗蝕劑層45 第一及第二絕緣層無通孔,電性絕緣特性良好即可, 用猎由熱氧化處理所形成之熱氧化層、藉由電漿CVD戶) 成之電漿氧化層等,由Si〇2、Si3N4所構成,厚度為命 〇· 1 μηι〜0·3 μιη 〇 118808.doc -31 - 200818443 第一及第二障壁層係防止構成第一及第二導電層之金屬 擴散之層’其由例如TiN等所構成,厚度為例如0 05 μιη〜0·1 μηι 〇 第一及第二導電層係將形成於第一及第二障壁層之金屬 層作為電極,以電解鍍敷法藉由銅(Cu)層來形成,厚度為 例如 1 μιη〜10 μχη 〇 s 12 ·將抗鍅劑予以曝光之步驟。 如圖5 (Α)所示,使用掩模將正反面之抗蝕劑“曝光,留 下位於第二導電層43b之貫通孔之内部部分之延長上之抗 蝕劑,使第二導電層4补在正反面露出。 513 :蝕刻第二導電層、第二障壁層之步驟。 如圖5 (B)所示,將露出於正反面之第二導電層4扑予以 蝕刻除去,進而將第二障壁層42b予以蝕刻除去,使第二 絕緣層41b露出。 514 :除去抗餘劑之步驟。 如圖5 (C)所示,除去殘留於正反面之抗蝕劑仏,使第二 導電層43b露出。 515 :形成抗蝕劑之步驟。 如圖5 (D)所示,於正;« 夂面之弟一導電層43b及第二絕緣 層4lb之整面,塗布抗蝕劑,於不只;f上、t ㈤於正反面形成抗蝕劑層45。 516 :將抗蝕劑曝光之步驟。 如圖6⑷所示,使用用以形成電極端子部之掩模,將貫 通孔40附近以外之正反面區域之抗餘劑層45予以曝光除 去,使第二絕緣層41b露出。 118808.doc -32- 200818443 517 ·蝕刻第一導電層、第一障壁層之步驟。 如圖6 (B)所不’將露出於正反面之第二絕緣層41b以蝕 刻來除去,藉由餘刻來除去露出之第一導電層43a及第一 障壁層42a,使第一絕緣層41&露出。 518 :除去抗餘劑之步驟。 如圖6 (C)所示,除去正反面之抗蝕劑45,於正反面,使 第二導電層43b、第二絕緣層4讣露出。 519 :形成表面絕緣層之步驟。
如圖6 (D)所示,分別於表面形成表面絕緣層49&,於背 面形成背面絕緣層49b。 520 ·形成抗餘劑之步驟。 如圖6 (D)所示,於形成在正反面之絕緣層49b之整 面,塗布抗蝕劑而形成抗蝕劑層45。 521 :將抗蝕劑予以曝光之步驟。 、如圖7 (A)所示,使用掩模將正反面之抗钱劑層μ曝光, 為了形成電極端子部,分別於表面形成開口部45a,於f 面形成開口部45b。 522 :蝕刻表面絕緣層之步驟。 如圖7⑻所示,將表面絕緣層—、背面絕緣層桃予以 U除去$成凹部46a,46b,分別於凹部46a之底部,使 第二·導電層43b露出,於凹部偏之底部,使第—導電層 s23 ·除去抗餘劑之步驟。 於正反面使絕緣層 如圖7 (C)所示,除去抗蝕劑層巧 118808.doc -33 - 200818443 49a,49b露出。 S24 ·•形成凸塊之步驟。 如圖7 (D)所示,於分別形成於正反面之凹部46a,46b’ 形成塾及障壁金屬(底部凸塊金屬)14,並且形成凸塊(或 ^ )44a2, 44b2、凸塊44al,44Μ。其結果,貫通孔仂内之
第一導電層4 3 a係藉由連結於其之表面侧之佈線4 7 a 2、背 面側之佈線47al,分別電性連接於凸塊(墊)4乜2'凸塊 44al。而且,貫通孔4〇内之第二導電層々π係電性連接於 連、、,。於其之正反面側凸塊(或墊)4仆2、凸塊料匕j。 如以上,藉由形成於Si基板3〇之正反面及貫通之各貫通 孔40之内側之各層,形成貫通佈線。 圖8圖9、圖10係分別說明本發明之實施型態之半導體 晶片之貫通佈線之製造方法B之圖。圖8 (A)〜(D)、圖9 (A)、(B)之上段為平面圖,下段為z_z部之剖面圖,圖$ (C)、圖9 (D)、圖1〇 (A)〜(D)之上段為z_z部之剖面圖,上 段為下面。 圖8〜圖10所示之製造方法B係適用於藉由僅從晶圓單面 之蝕刻,在實用層級上難以形成貫通孔之情況,其係從晶 圓之單面進行蝕刻而形成凹部,接著從晶圓之另一面進^ 研磨,藉以於晶圓之兩面形成具開口部之貫通孔之方法 (參考專利文獻4、非專利文獻1、2、5)。此製造方法係適 用於使用厚度300 μπι〜1〇〇〇 μιη之晶圓,來形成具開口直秤 1〇 μπι〜80 μΐη之貫通孔之情況。以此方法,晶圓之厚度最
後會變薄。 X 118808.doc -34- 200818443 於藉由圖3〜圖7所說明之製造方法A中,如圖4 (b)所示 而形成貫通晶圓(Si基板3〇)之貫通孔,但於製造方法B中, 如圖8 (A)、(B)所示,不貫通以基板3〇而於表面側形成具 開口之凹部40a。形成凹部係可適用前述泛用之乾蝕刻技 術、ICP-RIE技術。 接著,如圖8 (C)、(D)所示,於該凹部4〇a之内部側壁及 底面,依序形成第一絕緣層41a、第一障壁層42a、第一導 電層43a、第二絕緣層41b、第二障壁層4孔及第二導電層 43b,藉由第二導電層4讣填充凹部4〇a之内部,於表面亦 形成第二導電層43b,於第二導電層43b之整面塗布抗蝕劑 而形成抗蝕劑層45。以下,與製造方法A相同,於表面側 形成連結於凸塊(或墊)44a25 44b2之佈線。 接著,如圖9 (A)、(B)所示,從背面將基板3〇研磨至從 背面側以虛線所示之面,於背面使第一絕緣層41a、第一 障壁層42a、第一導電層43a、第二絕緣層41b、第二障壁 層42b及第二導電層43b之各層露出。研磨係藉由CMp來進 行。 以下,如圖9 (C)〜圖10(D)所示,於背面形成連結於第一 及第二導電層43a,43b之佈線、墊及障壁金屬、凸塊等。 於背面整面形成抗蝕劑層45(參考圖9 (C)),使用掩模將 抗蝕劑45曝光,形成開口部46b,使第一導電層43 a及連結 於其之部分、與第二導電層43b及連結於其之部分互相分 離而露出(參考圖9 (D))。此後,於開口部46b之内部形成 導電層48,除去抗蝕劑層45(參考圖1〇 (A)、(B))。 118808.doc •35- 200818443 接著’形成背面絕緣層49b及抗#劑層45後,與製造方 法A相同,經由導電層48而形成連結於第一及第二導電層 之墊及障壁金屬、凸塊等,製作與藉由製造方法A所形成 之貫通佈線相同者。 圖11係說明本發明之實施型態之半導體晶片之貫通佈線 之製造方法C之圖。圖u (A)、(c)之上段為平面圖,下段 為z-z部之剖面圖,圖u (B)之上段為平面圖,中段為z_z 部之剖面圖,下段為下面圖。
如上述,圖11所示之製造方法(:係適用於藉由僅從晶圓 單面之蝕刻,在實用層級上難以形成貫通孔之情況,其係 從晶圓之單面進行餘刻而形成第—凹冑,接著從晶圓之另 一面進行蝕刻而形成第二凹部,使第一凹部與第二凹部合 體’以形成於晶圓之兩面形成具開口部之i個貫通孔之方 法(參考專利文獻5)。此製造方法係適用於使用厚度ι〇〇 叫〜300 μΐη之晶圓,來形成具開口直徑Η) pm〜80 μιη之貫 通孔之情況。 '戶不,用以取代製造方法Β中從背面研磨,於製 造方法C中,從背面形成凹部(第二凹部)働,使其與從表 面形成之凹部(第1部)術連通,形成於Si基板30之正反 ::有口之貫通孔40。此2個凹部之形成係可適用前述 泛用之乾蝕刻技術、ICP-RIE技術。 4二如圖U (A)所示’於表面形成第-絕緣層—往 =方向進行藉由抗㈣層之形成、抗_層 表面之以蚀刻之凹部·之形成,並除去抗姑劑層。接 118808.doc -36- 200818443 著,如圖11 (B)所示,於昔 ^ , 、月面形成第一絕緣層41a,往箭頭
方向進仃错由抗蝕劑層 H my ^成、抗蝕劑層之曝光、從背面 =之:之形成,並形成2個凹部 之貝通孔40,除去抗蝕劑層。 接者’以連結於正反面之第'絕緣層…之方式,於貫 通孔40之内部亦形成第—絕緣層4la。 、 後之/驟則轉移至藉由圖3〜圖7所說明之製造方法A中
之第一障壁層仏之形成步驟(參考圖4⑼及前述有關圖4 (D)之說明)即可。 圖12係㊁兒明本發明之訾_么】 4知月之只施型悲中與半導體晶片之貫通佈 線相關之尺寸例之圖· @ 丁』芡圖,圖12 (A)為平面圖,圖12 (B)為剖 面圖(圖7 (D)之放大圖)。 圖12所tf之各部&之尺寸若例如石夕基板(晶圓別之厚度 設為t=0.1 mm〜0·15 mm,貫通孔之直徑設為R=5〇 gm,則 必須形成深寬比為2〜3之貫通孔。若例示各部之尺寸,則 對於此貫通孔,例如第一導電層之厚度u = 1〇 μιη,第二導 電層之直徑r=20 μιη,第一絕緣層及第二絕緣層之厚度 t2=2.4 μιη’第一障壁層及第二障壁層之厚度t3==〇l μιη, 表面絕緣層及背面絕緣層之厚度t4=3 μιη,凸塊或墊之直 徑 d=30 μπι 〇 圖13係說明本發明之實施型態中藉由具有貫通佈線之晶 片之層積所構成之半導體裝置之其他例之構造之圖;圖13 (Α)為平面圖,圖13 (Β)為ζ-ζ部之剖面圖,圖13 (C)為C部 附近之放大圖(圖示連結於左端之貫通佈線20Β-1之佈線之 118808.doc •37- 200818443 剖面)。
根據本實施型態之半導體晶片1 〇 A之結構係與圖1所示之 結構相同,形成有與圖1所示之結構相同之貫通佈線,形 成有貫通佈線20Bj (j = l,2,…,J (J為整數):圖13中表示配 置為14列20行之矩陣狀之貫通佈線,並表示ζ·Ζ部之剖面 上之貫通佈線20Β-1〜20Β-20),其係形成於貫通孔之内 部,而該貫通孔從形成於半導體晶片10B<si基板3〇之表 面侧之元件及佈線電路層31,貫通至形成於Si基板之背面 側之再佈線層32、絕緣層33。 如圖13 (C)所示,貫通佈線20B-1係由形成於貫通孔之内 部之第一絕緣層41a、第一障壁層42a、第一導電層43&及 第二絕緣層41b、第二障壁層42b、第二導電層43b所構 成。 第一導電層43a係分別藉由形成於Si基板3〇之表面側之 佈線47al而電性連接於電極墊(於其形成有凸塊12B_2及障 壁金屬13),並藉由形成於Si基板30之背面側之佈線47心而 電性連接於電極墊(於其形成有障壁金屬13)。 第二導電層43b係分別電性連接於形成在&基板3〇之表 面侧之電極墊(於其形成有凸塊12^、障壁金屬13)、及形 成於Si基板30之背面側之電極墊(於其形成有障壁金屬 13)。 如圖13 (A)、圖13 (B)所示,本發明之半導體裝置係藉 由層積有半導體晶片10A,10B,10C,半導體晶片1〇A,i〇b 介由貫通佈線20Ai、凸塊12Bm (m=1,2,…,M ’ 118808.doc -38- 200818443
數):圖13中表示Z-Z部剖面上之凸塊12B-1〜12B-9)而電性 連接,介由底部填充材料11保護連接部,並且半導體晶片 10B,10C介由貫通佈線 20Bj、凸塊12Cn (n=1,2, ...,N (N 為整數):圖13中表示z-z部剖面上之凸塊而 電丨生連接’半導體晶片1 〇B,10C間則藉由習知之非流動底 部填充方式或稱為NCP製程之方式來密封,將連接部予以 固定保護,並且使3個半導體晶片1〇A,1〇B,1〇c一體化而 構成之SiP。 圖14係說明本發明之實施型態中藉由具有貫通佈線之晶 片之層積所構成之半導體裝置之其他例之構造之圖;圖14 (A)為平面圖,圖14 (B)為z_z部之剖面圖,圖14 (c)為B部 附近之放大圖(圖示連結於左端之貫通佈線20 A-1之佈線之 剖面)。 圖14所示之具備貫通佈線之半導體晶片及使用其之半導 體裝置之結構係與圖1所示之具備貫通佈線之半導體晶片 及使用其之半導體裝置之結構基本上相同,因此以下說明 有關相異點。 ;° 斤示之半導體晶片10A’於形成於其表面側之元 牛佈線電路形成區域34除外之晶片周邊部,形成有貫通 佈線20Ai ^ 、i,2,…,(6x21 + 12x6):於圖14中表示有Ζ-Ζ部 剖面上之貫通佈線20A-1〜20A-6)。 如圖14 f & 、J所示,貫通佈線2〇Α-1係由形成於貫通孔之内 4之第絕緣層41a、第一障壁層、第一導電層43a及 第二絕緣層4lb、第二障壁層42b、第二導電層43b所構 1188D8.doc -39- 200818443 成0 第一導電層43福分別藉由形成於Si基板%之表面側之 佈線47al而電性連接於電極墊(於其形成有障壁金屬η, 其係形成有凸塊12A_2),並藉由形成於Si基板3()之背面侧 之佈線47a2而電性連接於電極墊(於其形成有障壁金屬 13) 〇
第二導電層43b係分別電性連接於形成在&基板3〇之表 面侧之電極墊(於其形成有障壁金屬13,其係形成有凸塊 12A-1),並藉由形成於Si基板3〇之背面側之佈線”…而電 性連接於電極墊(於其形成有障壁金屬13)。 圖15係說明本發明之實施型態中藉由具有貫通佈線之晶 片之層積所構成之半導體裝置之其他例之構造之圖,·圖Η (A)為平面圖圖15 (B)為Z-Z部之剖面圖,圖15 (C)為D部 附近之放大圖(圖示連結於左端之貫通佈線2〇B“之佈線之 剖面)。 圖15所示之具備貫通佈線之半導體晶片及使用其之半導 體裝置之結構係與圖13所示之具備貫通佈線之半導體晶片 及使用其之半導體裝置之結構基本上相同,並且於半導體 晶片10A,在佈線電路形成區域34除外之晶片周邊部,形 成有貫通佈線20Ai,由於圖15所示之半導體晶片1〇A之結 構基本上相同,因此以下說明有關相異點。 如圖15 (C)所示,貫通佈線20B-1係由形成於貫通孔之内 部之第一絕緣層41a、第一障壁層42a、第一導電層43a及 第一絕緣層41b、第二障壁層42b、第二導電層43b所構 118808.doc 200818443 成。 第一導電層43a係分別藉由形成於Si基板3〇之表面側之 佈線47al而電性連接於電極墊(於其形成有障壁金屬η, 其係形成有凸塊12B-2),並藉由形成於Si基板3〇之背面側 之佈線47a2而電性連接於電極墊(於其形成有障壁金屬 13) 〇 第一導電層43b係分別藉由形成於Si基板3〇之表面側之 佈線47al而電性連接於電極墊(於其形成有障壁金屬13, 其係形成有凸塊12B-1),並藉由形成於Si基板3〇之背面側 之佈線47b2而電性連接於電極墊(於其形成有障壁金屬 13) 〇 圖16係說明本發明之實施型態中藉由具有貫通佈線之晶 片之層積所構成之半導體裝置之其他例之構造之圖;圖“ (A)為平面圖’圖i6(b)為z_z部之剖面圖。 圖16所不之具備貫通佈線之半導體晶片及使用其之半導 體裝置之結構係與圖15所示之具備貫通佈線之半導體晶片 及使用其之半導體裝置之結構基本上相同,因此以下說明 有關相異點。 於圖16所示之半導體晶片1〇A,1〇B,於元件及佈線電路 形成區域34除外之晶片周邊部,分別形成有貫通佈線 20Ai,20Bi (i=l,2,…,(4xl9+12x4):於圖 16中表示有z_z 部剖面上之貫通佈線20A-1〜20A-4及20Β·1〜20B-4)。此 外,圖16 (Β)所示之Β部、D部之結構係與先前圖中所示者 相同。 118808.doc • 41 - 200818443 圖17係說明本發明之實施型態中藉由具有貫通佈線之晶 片之層積所構成之半導體裝置之其他例之構造之圖;圖17 為平面圖,圖17(B)為Z-Z部之剖面圖。 圖17所不之具備貫通佈線之半導體晶片及使用其之半導 體裝置之結構係與圖16所示之具備貫通佈線之半導體晶片 及使用其之半導體裝置之結構基本上相同,因此以下說明 有關相異點。 於圖17所示之半導體晶片1〇Α,,於元件及佈線電路 开y成區域34除外之晶片周邊部,形成有貫通佈線2〇Ai, 2〇Βι (1 1,2’ ···,(2χ 17+12x2):於圖 17 中表示有 Z-Z部剖面 上之貫通佈線20A_1〜20A-2及20B-1〜20B-2)。此外,圖π (B)所示之B部、D部之結構係與先前圖中所示者相同。 為了簡化圖而表示將圖14〜圖17所示之半導體晶片之形 成於το件及佈線電路形成區域34除外之晶片周邊部之貫通 佈線數設定為少數之例。連接於構成貫通佈線之筹電層之 電極墊亦可經由絕緣層,而形成於元件及佈線電路形成區 域34之基板外面,而於此則於元件及佈線電路形成區域% 之外部之晶片周邊部,形成貫通孔而形成貫通佈線,概略 計算於元件及佈線電路形成區域34之外部之晶片周邊部可 形成之貫通孔數如下。 於此,若元件及佈線電路形成區域34之邊長設為L1、 L2,並設想邊長為(L1+2A2)及(L2+2A1)之晶片,則可形成 貫通孔之區域之面積為{(LlxA1+L2xA2+2xMxA2)丨χ2。 而且,剖面為圓形或正方形之貫通孔之直徑或邊長設為 118808.doc -42- 200818443 #μιη)胃通孔之正方格子狀之排列間隔假定為^。可形 成於元件及佈線電路形成區域34之外部之晶片周邊部之貫 通孔之概算個數 Ν 為 ν=2 (LlxA1+L2xA2+2xMxA2)) (2dx2d)。右於丨個貫通孔,形成_互相獨立之信號傳送 之佈線線路之導電層以作為貫通佈線,則可確保合計州 個信號傳送之佈線線路。 例如若假定li=L2=5 (mm),(mm),扣5〇
㈣’則N=1100。絕緣層、障壁層、導電層之各厚度之合 e十為10 μιη程度,若於丨個貫通孔形成n=3個貫通佈線的 話,則可確保合計3300個信號傳送之佈線線路。 而且,例如若假定L卜L2 = 5 (mm),Λ1=Λ2 = 1 (mm), d=50 (μΐη),則N=24〇〇,若n=3,則可確保合計72〇〇個信號 傳送之佈線線路。 如此,於晶片之周邊部形成複數貫通孔,於各貫通孔之 内部形成複數貫通佈線之本實施型態之情況時,藉由於元 件及佈線電路形成區域34之外部之晶片周邊部,確保用以 形成貫通孔之小面積之區可形成數目充分之貫通佈 線。此情況下’由於晶片尺寸僅比區域34稍微變大,於區 域34未形成貫通孔,因此無須為了於區域“形成元件而大 幅變更設計。而且,只要於形成有將以往之金屬線接合作 為前提之電極墊之區域,形成貫通孔即可,因此於此區域 將所需數目之貫通料以以,於其㈣形成貫通佈線即 可’故不至於有大幅之設計變更。 圖18圖19、圖2 0係分別說明本發明之實施型態中之貫 118808.doc -43- 200818443 之構造之剖面圖(根據垂直於實際開口之 、或實際未開口之假想貫通孔之甲心軸之 於圖⑷所示之變形例中,如圖2所示之貫通佈線之結 未藉由第一導電層43b完全填充第二障壁層桃之内 側,於第二導電層43b殘留貫通孔4〇c。 圖18 (B)所示之貫通佈線之變形例係藉由沿著具正方形
剖面之貫通孔之内周所形成之中空四角柱狀之第—絕緣層 ?al、中空四角柱狀之第一障壁層偏、中空四角柱狀之 卜導電層43al '中空四角柱狀之第二絕緣層4ιμ、中空 四角柱狀之正第二障壁層42bl、四角柱狀之第二導電層 43bl所構成。 於圖18 (C)所示之貫通佈線之變形例中,如圖8 所示 之貫通佈線之結構,未藉由第二導電層43bl完全填充第二 障壁層42bl之内侧,於第二導電層431)1殘留貫通孔4〇c。
通侔線之變形例 貫通孔之中心軸 面之剖面)。 由於層積複數包含圖18 (A)、圖18 (c)所示之半導體晶 片之晶片之SiP,係搭載於中介層基板,藉由絕緣性樹脂 密封,因此於圖18 (A)、圖18 (C)所示之第二導體層43b, 4 3 b 1之形成後所殘留之貫通孔4 〇 c亦由樹脂所密封。 圖19、圖20所示之貫通佈線之變形例係於實際上未形成 之假想之貫通孔(假想貫通孔)之内部區域,使具有各種形 狀之貫通孔開口(形成)而形成貫通佈線。 於圖19 (A)之左圖中,於具有圓形剖面之假想貫通孔 Ha之内部’形成2個1 /2圓形之貫通孔,於各貫通孔之内 118808.doc • 44 - 200818443 側,形成作為全體具有約1/2圓柱之形狀,且由第一絕緣 層41a2、第—障壁層42a2及第—導電層43&2所構成之貫通 佈線。 於圖19 (A)之右圖中,於具有圓形剖面之假想貫通孔5〇 Ha之内部,形成4個1 /4圓形之貫通孔,於各貫通孔之内 側形成作為全體具有約1/4圓柱之形狀,且由絕緣層 4U3、第一障壁層42a3及第一導電層43a3所構成之貫通佈 線。 於圖19 (B)之左圖中,於具有長方形剖面之假想貫通孔 50 Hb之内部,形成2個長方形剖面之四角柱狀之貫通孔, 於各貫通孔之内側,形成作為全體具有四角柱狀之形狀, 且由第—絕緣層41a4、第一障壁層42a4及第一導電層43以 所構成之貫通佈線。 於圖19 (B)之右圖中,於具有正方形剖面之假想貫通孔 50 Hb之内部,形成4個具有正方形剖面之四角柱狀之貫通 孔,於各貫通孔之内側,形成作為全體具有四角柱狀之形 狀,且由第一絕緣層41a、第一障壁層42a及第一導電層 43a所構成之貫通佈線。 於圖19 (C)中,於具有圓形剖面之假想貫通孔5〇 Ha之内 部,形成4個全圓形之貫通孔,於各貫通孔之内側,形成 作為全體具有全圓形,且由絕緣層41a、第一障壁層42a及 第一導電層43 a所構成之貫通佈線。 於圖20 (A)之左圖中,於具有圓形剖面之假想貫通孔5〇 Ha之内部,形成2個使圓柱成為約1/2之1/2圓柱狀之貫通 Π 8808.doc -45- 200818443 孔、及以包圍此2個1/2貫通孔之方式配置之圓柱狀之㈣ 貫通孔,請圓柱狀之貫通孔内側形成第一導電層 彻,於圓柱狀之貫通孔之内側形成第二導電層咖。 於圖20⑷之右圖中,於具有圓形剖面之假想貫通孔
Ha之内冑,形成4個使圓柱成為約1/4之1/4圓柱狀之貫通 孔、及以包圍此4個1/4圓柱狀貫通孔之方式配置之圓柱狀 之1個貫通孔,於1/4圓柱狀之貫通孔内側形成第-導電層.
43a3,於圓柱狀之貫通孔之内側形成第三♦電層㈣。 於圖20 (B)之左圖中,於呈古τ + v T 於具有正方形剖面之假想貫通孔 之内邛I成2個具有「口」字形剖面之柱狀體之貫 通孔、及四角柱之丄個貫通?L ’於柱狀體之貫通孔之内側 形成具有「〜字形剖面之第—導電層仏5,於四角柱之 貫通孔之内側形成第二導電層431^。 於圖⑻之右圖中’於具有正方形剖面之假想貫通孔 、之内4形成4個具有「L」字形剖面之柱狀體之貫 通孔、及四角柱之1個貫通孔,於柱狀體之貫通孔之内側 形成具有「L」字形剖面之第一導電層偏,於四角柱之 貫通孔之内側形成第二導電層43b 此外’於圖2G中,為了簡化而省略第—絕緣層偏, 偏,41a5, 4la6、第—障壁層仏2,伽,㈤,偏。 :以上說明之本實施型態中,由於在1個貫通孔形成複 數貝通佈線,因此即使從基板表面側取出至背面側之信號 數增加,仍無須增加貫通孔數,可防止晶片面積增加,可 抑制曰日片成本上升。亦即,無須增加形成於基板之貫通孔 118808.doc -46- 200818443 數,即可形成許多信號傳送所需之貫通佈線。 例如若比較以往技術為了進行互相獨立之職信號傳 送,形成具有相同開口徑之貫通孔,形成職貫通孔,於 此等貫通孔之内侧,僅形成丨個貫通佈線而可進行m種信 號傳送,及於本實施型態中,形成例如M/2個貫通孔,於 此等貫通孔之内側形成2個貫通佈線而可進行_信號傳 送之情況,於本實施型態中,由於成為使用以往技術中之 貫通孔數之1/2之結構,因此形成貫通孔所需之面積為以 彺技術之1/2,於元件及佈線電路形成區域34形成貫通孔 之情況(參考圖!、圖13)時,設計自由度特別變高。而且, 於疋件及佈線電路形成區域34之外部形成貫通孔之情況 時’可比以往技術更減低晶片面積。 而且,無須使貫通孔之直徑、形成貫通孔之間距微細 化、使晶片薄型化,可有助於提高加工良率、提升品質。 根據本實施型態而形成於丨個貫通孔之複數貫通佈線可 為了各種目的而使用。例如如前述形成第一及第二導電層 f月况時,藉由將貝通孔内形成於外側之第一導電層作為 電源線或GND線,將形成於内側之第二導電層作為信號 線’對於形成有貫通佈線之貫通孔間之距離變得微細之情 況時會構成問題之串音之對策具有效果。並且,防止電磁 %對於鄰接之貫通孔漏洩,同時電性阻抗可安定化,於高 速信號傳送亦顯現效果。 而且,藉由將第一及第二導電層分別作為信號線,傳輸 弟及第一導電層間之差動(差分)信號,可謀求低電壓 118808.doc -47- 200818443 化、高速化、雜訊耐受性之提升。低電壓化除了有助於低 耗電化以外,由於時鐘之上升變快,因此亦有助於高速 化。由於以弟一及弟一導電層間之電位差來進行信號傳 輸,因此該電位差係與基準電壓無關,亦謀求提升對於流 於電源線、GND線之信號之晃動之雜訊耐受性。 而且,藉由將第一導電層作為GND線,將第二導電層作 為電源線,以增強電源線與GND線間之結合,可期待電源 特性提升。可減低開關時之電源之晃動,發揮去輕合電容 益之功能。相當於所謂功能内建(例如電容器内建)。而 且,藉由於SiP中配置於下側之半導體晶片之外周部或其 内側,以一定間隔配置將第一導電層作為GNd線,將第二 ‘電層作為電源線之貫通孔,亦會產生對於外部之Emi屏 蔽之效果。 並且’使絕緣層介在貫通孔内侧,形成3以上之複數導 電層之情況時,將此等複數導電層區分作為GNd線之貫通 佈線、與#號傳送之佈線線路(信號線)之貫通佈線而使 用’並使信號線之貫通佈線與GND線之貫通佈線交互出 現’使GND線介在2個信號線間,可於信號線極為接近之 个月況時減低串音。 以上’針對實施型態來說明本發明,但本發明不限定於 上述貝&型態,可能有根據本發明之技術思想之各種變 形。 於圖1、圖13〜圖17所示之例中,半導體晶片10A係與層 積於其之其他半導體晶片10B、10C大小不同,但半導體 118808.doc -48· 200818443 晶片10A,10B,10C為相同大小亦可。此情況下,不使用側 面填充方式而使用習知之非流動底部填充方式或稱為NCp 製程之方式來進行半導體晶片之層積。 於圖13、圖15〜圖17之結構中,表示藉由貫通佈線,將 半導體晶片在半導體晶片10A與1〇c間予以電性連接之 例,但可將貫通佈線與半導體晶片1〇B相同地形成之所需 數之半導體晶片,與圖13、圖15〜圖17相同處理且進而層 積於半導體晶片…丑與丨叱間,並藉由貫通佈線予以電1 連接。 換言之,可將複數半導體晶片藉由貫通佈線電性連接而 構成之半導體晶片層積體,配置於圖13、圖15〜圖Η所示 之半導體晶片10B與10C間而電性連接。此情況下,層積 於半導體晶片10A之複數半導體晶片當然具有大小為半導 體晶片10A以下之面積。 而且,晶片之尺寸及厚度、形成有貫通孔之晶片之區域 之位置及該區域之貫通孔之數目或配置、形成於晶片之電 極塾、凸塊電極等之數目、構成貫通佈線之各層之厚度或 面積、材質、製造方法等不限定於前述之例,彳因應於需 要任意變更為所需者。例如作為形成導電層之材料,可使 用鋁、鎢、銅、銀、金等。*且,導電層亦可藉由cvd 法、濺鏡法來形成。並且,亦可於Si#之基板,藉由濕式 餘刻來形成貫通孔或凹部。 (產業上之可利用性) 如以上所說明,本發明可提供一種不增加貫通孔數,即 118808.doc -49- 200818443 可形成許多信號傳送所需之貫通佈線之半導體裝置及其製 造方法。 【圖式簡單說明】 圖1 (A)〜(C)係說明本發明之實施型態中之藉由具有貫通 佈線之晶片之層積所構成之半導體裝置之構造之(A)平面 圖、(B)Z-Z部之剖面圖及(C)A部附近之放大圖。 圖2⑷、(B)係同上為說明半導體晶片之貫通佈線 造之剖面圖。 圖3係同上為說明丰瀑驊曰 乃千等體曰曰片之貝通佈線之製造方法 流程圖。 圖4 (A)〜(D)係同上為說明半導體晶片之貫通佈線 方法A之圖(其一)。 圖5 (A)〜(D)係同上為說明半導體晶片之貫通佈線 方法A之圖(其二)。 圖6 (A)〜(D)係同上為說明半導體 方法A之圖(其三牛¥體曰曰片之貝通佈線之製造 圖7 (A)〜(D)係同上為說明半導體晶片之貫通 方法A之圖(其四)。 、 圖8 (A)〜(D)係同上為說明半導體晶片之 之 之製造 之製造 之製造 方法B之圖(其一) 通佈線之製造 圖9 (A)~(D)係同上為說明半導體晶片之 方法B之圖(其二)。 圖10 (A)〜(D)係同上為說明半導體晶片 線之製造 造方法B之圖(其三) 貝通佈線之製 118808.doc 200818443 圖11 (A)〜(D)係同上為說明半導體晶片之貫通佈線之製 造方法C之圖。 圖12 (A)、(B)係同上為說明與半導體晶片之貫通佈線相 關之尺寸例之(A)平面圖、(B)剖面圖。 圖13 (A)〜(C)係同上為說明藉由具有貫通佈線之晶片之 層積所構成之半導體裝置之其他例之構造之(A)平面圖、 (B)Z-Z部之剖面圖及(c)c部附近之放大圖。 圖14 (A)〜(C)係同上為說明藉由具有貫通佈線之晶片之 層積所構成之半導體裝置之其他例之構造之(A)平面圖、 (B)Z-Z部之剖面圖及部附近之放大圖。 圖15 (A)〜(C)係同上為說明藉由具有貫通佈線之晶片之 層積所構成之半導體裝置之其他例之構造之(A)平面圖、 (B)Z-Z部之剖面圖及(〇D部附近之放大圖。 圖16 (A)、(B)係同上為說明藉由具有貫通佈線之晶片之 層積所構成之半導體裝置之其他例之構造之(八)平面圖及 (B)Z-Z部之剖面圖。 圖17 (A)、(B)係同上為說明藉由具有貫通佈線之晶片之 層積所構成之半導體裝置之其他例之構造之(A)平面圖及 (B)Z-Z部之剖面圖。 圖18 (A)〜(C)係同上為說明貫通佈線之變形例(其一)之 構造之剖面圖。 圖丨9 (A)〜(C)係同上為說明貫通佈線之變形例(其二)之 構造之剖面圖。 圖20 (A)、(B)係同上為說明貫通佈線之變形例(其三)之 118808.doc -51- 200818443 構造之剖面圖。 圖21 (A)〜(C)係說明以往技術中之貫通電極之圖。 圖22 (A)、(B)係同上為說明貫通電極之圖。 圖23 (A)〜(C)係同上為說明貫通電極之圖。 圖24 (A)、(B)係同上為說明貫通電極之圖。 【主要元件符號說明】 10A 10B 10C 12Ak,
半導體晶片 半導體晶片 半導體晶片 12Bm, 12Cn5 凸塊 12A-i, 12B-i,12C-i
11 13 14 20Ai? 20A-i, 20Bi, 20B-i 30 31 32 33 34 40 40a, 40b, 45a, 45b, 底部填充材料 障壁金屬 凸塊及障壁金屬 貫通佈線 矽基板 元件及佈線電路層 再佈線層 絕緣層 元件及佈線電路形成區域 貫通孔 凹部 -52- 118808.doc
200818443 46a,46b 40c 41a,41al,41a2, 41a3, 41a4 42a,42al,42a2, 42a3, 42a4 41b, 41bl 42b, 42bl 43a,43al,43a2,43a3, 43a4 43a5, 43a6 43b, 43bl 44al, 44bl 44a2, 44b2 45 47al, 47a2, 47bl, 47b2 48 49a 49b 50Ha,50Hb 貫通孔 第一絕緣層 第一障壁層 第二絕緣層 第二障壁層 第一導電層 第一導電層 第二導電層 凸塊 凸塊(或墊) 抗餘劑層 佈線 導體層 表面絕緣層 背面絕緣層 假想貫通孔 118808.doc 53-

Claims (1)

  1. 200818443 十、申請專利範圍: ::半導《置,其係於基板上搭載有半導體晶片者, 二::貫通前述基板之貫通孔内側,形成有複數個來自 月「’卜導體晶片之佈線’該等貫通佈線被導出至前述基 板之另一面側。 2. 月长項1之半導體裝置,其中將使前述複數貫通佈線 互相電性絕緣之絕緣層形成於前述貫通孔。 3. 如明求項1之半導體裝置’其中前述複數貫通佈線係形 成同心狀。 4·如明求項1之半導體裝置,其中前述貫通孔係形成於前 述基板之周邊部或其内側。 5·如明求項1之半導體裝置,其中前述基板係層積於半導 體晶片之半導體基板。 6·如叫求項5之半導體裝置,其中前述半導體基板層積有 複數個,於該等各半導體基板分別形成有前述貫通孔及 前述貫通佈線。 _ 7· —種半導體裝置之製造方法,其包含: 第一步驟,其係形成貫通基板之貫通孔;及 第二步驟,其係於前述貫通孔之内側,使介有電性絕 緣層而形成貫通前述基板之複數貫通佈線。 8·如請求項7之半導體裝置之製造方法,其中於前述第二 步驟中’於前述貫通孔之内周面,藉由通孔電錢 (through-hole plating)而形成貫通佈線。 118808.doc
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