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JP2007311676A - 半導体装置とその製造方法 - Google Patents

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JP2007311676A JP2006141130A JP2006141130A JP2007311676A JP 2007311676 A JP2007311676 A JP 2007311676A JP 2006141130 A JP2006141130 A JP 2006141130A JP 2006141130 A JP2006141130 A JP 2006141130A JP 2007311676 A JP2007311676 A JP 2007311676A
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semiconductor
electrode
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勝 川上
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Abstract

【課題】基板に形成された貫通孔の内部に形成され基板の表裏を貫通する貫通配線を使用して信号伝送を行う際に、貫通配線の数が多く要求される場合でも、貫通孔の数を増大させることなく信号伝送を可能とする半導体装置とその製造方法を提供すること。
【解決手段】 基板１０Ａ上に半導体チップ１０Ｃが搭載されている半導体装置において、前記基板１０Ａを貫通する貫通孔の内側に、前記半導体チップからの配線が複数個形成され、それらの貫通配線４３ａ、４３ｂが前記基板の他面側に導出されている。各貫通孔の内部に形成された複数個の貫通配線によって信号伝送の配線線路を多数確保できるので、貫通孔の数を増大させることがない。
【選択図】図１

Description

本発明は、基板に形成された貫通孔の内部に、基板の表裏を貫通する貫通配線を有する半導体装置関し、特に、貫通孔の内部に貫通配線を複数個形成した半導体装置とその製造方法に関する。
携帯機器等の電子機器の小型化、軽量化、低消費電力化、低コスト化を図るために、複数チップ、受動素子等を１つのパッケージに収納したＳｉＰ（System in Package）の技術が広く用いられている。
ＳｉＰを実現するための３次元実装では、ワイヤ・ボンディングによってチップとチップ、あるいはチップとインターポーザ基板が、パッケージ内で３次元方向で接続されていた。ワイヤボンディングでは、（１）同じサイズのチップを複数積層することが困難となる、（２）ワイヤボンディングの配線長が長くなると、インダクタンスなどが大きくなりチップ間での信号伝送の高速化が困難となる、更に、（３）パッケージに収納するチップ数が増大したり、端子数が多い論理ＬＳＩを収納する場合、パッケージ内での配線本数が急激に増加し、ワイヤボンディングによる接続が困難となる。
ＳｉＰのデメリットは、チップ間の信号の伝送速度の点でＳｏＣ（System on Chip：デジタル機器の高性能化、小型化、軽量化を図るために、必要な機能を半導体基板に集積化させてワンチップ化したシステム）の技術より劣る点にある。
チップ間の接続方法としてワイヤボンディングの他に、バンプを介してチップの回路面を対向させて接続するフリップチップ接続、チップの回路面（能動面）から裏面までを貫通する貫通孔をＣｕ等の金属で埋めて形成された貫通電極による接続等がある。貫通電極を用いる接続では、チップ内で垂直に配線を形成するので、チップ間やチップとインターポーザ基板との間を最短距離で接続することができ、配線長を極端に短くでき、配線遅延時間を低減することができる。
従来、半導体チップを３次元に積層して形成される半導体装置は周知である。
「Ｓｉ貫通チップの構造革命」と題する後記の非特許文献１には、チップを貫く伝送路を実現するＳｉ貫通電極や無線通信技術に関する記載がある。
貫通孔の形成は、大きく分けて、Ｓｉ基板に穴を開けるドライエッチング工程と、穴を導電性材料（例えば、Ｃｕ、Ｗ、Ｐｏｌｙ−Ｓｉなど）で埋める電極形成工程からなる。微細加工技術の適用によって数μｍの微細な貫通孔を形成することもできる。
ワイヤボンディング、フリップチップ接続では、配線本線数と接続可能なチップ数に制約があるが、貫通電極を用いる接続では、数千の貫通電極で複数チップの接続を可能にできるため、チップ間の信号伝送の速度向上が可能となり、従来のＳｉＰのデメリットを克服することができる。
「積層半導体集積回路およびその製法」と題する後記の特許文献１には、半導体基板の少なくとも一主面上に素子群が形成された能動基板を少なくとも２以上積層して成る集積回路において、該能動基板の接続部は対向する半田パッド及び介在半田層により構成され、かつ該半田パッドの少なくとも一方に内面が絶縁膜及び導電膜により被覆された貫通孔を有することを特徴とするとの記載がある。
「半導体装置」と題する後記の特許文献２には以下の記載がある。
特許文献２の発明は、チップオンチップ構造において、チップを重ねる際の位置合わせが容易で、且つ多数チップの積層を可能とすることを目的とする。
上記課題の解決は、複数の半導体チップが積層されてなり、該チップはその表面および裏面に該チップを貫通するスルーホールを通じて接続する電極を有し、該電極によりチップ相互間の接続が行われている半導体装置により達成される。
特許文献２の発明では、各チップ表面に形成されたチップ間の相互配線用電極からチップを貫通するスルーホールを通じて接続する電極をチップ裏面に設けることにより、各チップの表面と表面、表面と裏面、裏面と裏面を対向させて多層に積層できるようにしている。
この際、チップ両面にチップ間の相互接続用電極が存在するため、チップの表裏いずれの組み合わせに対しても位置合わせが容易であり、チップの多層積層が可能となる。
図２３（Ａ）は特許文献２に記載の図１であり、特許文献２の発明の一実施例を説明する断面図である。図２３（Ａ）において、２０１は第１チップ、２１１は内部回路、２１２は導電性材料を埋め込んだスルーホール、２１３は絶縁膜でＳｉＯ2、ＳｉＯＮ膜等、２１４はチップ間の相互接続用電極、２１５はバンプ、２０２は第２チップ、２２１は内部回路、２２２は導電性材料を埋め込んだスルーホール、２２３は絶縁膜でＳｉＯ2膜、ＳｉＯＮ膜等、２２４はチップ間の相互接続用電極、２２５はバンプ、２２６は外部接続用電極または相互接続用電極、２０８はＴＡＢ（Tape Automated Bonding）用フイルム、２８１はＴＡＢ用フイルム上に形成された外部端子へ接続する配線である。
スルーホールは異方性エッチングにより開口し、開口されたスルーホールの側壁には気相成長（ＣＶＤ）法によりＳｉＯ2またはＳｉＯＮ膜等の絶縁膜を成長させる。スルーホールのエッチングは、リソグラフィを用いてＳｉに対して選択性の高い膜をパターニングし、パターニングされた前記選択性の高い膜をマスクにし異方性エッチングを行う。スルーホールへの導電性材料の埋め込みは、タングステン等の選択ＣＶＤ法、または電解メッキ法により行う。
「積層半導体装置」と題する後記の特許文献３には以下の記載がある。
特許文献３の発明は、各半導体チップに共通の貫通電極と相互接続用電極とを形成してそれらを任意の配線パターンを介して接続することにより、半導体チップ間を接続する配線の自由度を向上させると共に、半導体チップ間を接続する電極の配置を積層半導体装置ごとに大きく設計変更する必要をなくして他品少量生産を行いやすい積層半導体装置を提供するものである。
特許文献３の発明は、積層された複数の半導体チップを備え、その半導体チップは、半導体チップを貫通して設けられる貫通電極と、半導体チップの表面に第１電極と、半導体チップの裏面に設けられる第２電極と、半導体チップの表面及び裏面に設けられ貫通電極を介して第１及び第２電極を選択的に接続する配線パターンとを有し、半導体チップを積層することにより下側半導体チップの第１電極と上側半導体チップの第２電極とが相互接続されている積層半導体装置を提供するものである。
特許文献３の積層半導体装置は、第１及び第２電極がそれぞれ複数設けられ半導体チップの表面と裏面に所定の配置形態に従って配置されてもよい。また、具体的には、所定の配置形態がマトリックス状形態であってもよい。
また、特許文献３の積層半導体装置は、第１電極が突起電極であり、第２電極がパッド電極であってもよい。
図２１（Ａ）、図２１（Ｂ）、図２１（Ｃ）はそれぞれ、特許文献３に記載の図
１、図２、図３であり、図２２（Ａ）、図２２（Ｂ）はそれぞれ、特許文献３に記載の図４、図５であり、特許文献３の発明の実施例１を説明する図である。
図２１（Ａ）は特許文献３に記載の図１であり、積層半導体装置を構成する半導体チップの実施例１の形態を示す斜視図、図２１（Ｂ）は特許文献３に記載の図２であり、図２１（Ａ）に示す半導体チッを裏面側からみた斜視図、図２１（Ｃ）は特許文献３に記載の図３であり、図２１（Ａ）に示す半導体チップの要部拡大断面図である。
図２２（Ａ）は、図２１（Ａ）に示す半導体チップと同じ構造を備える半導体チップを上側に積層した接続例を示す説明図、図２２（Ｂ）は、図２１（Ａ）に示す半導体チップと同じ構造を備える半導体チップを上側に積層した接続例を示す説明図である。
図２１（Ａ）、図２１（Ｂ）、図２１（Ｃ）に示されるように、積層半導体装置を構成するための半導体チップ１０１は、半導体チップ１０１を貫通して設けられる貫通電極１０２と、半導体チップ１０１の表面に設けられる突起電極（第１電極）１０３と半導体チップ１０１の裏面に設けられるパッド電極（第２電極）１０４と、半導体チップ１０１の表面及び裏面にそれぞれ設けられ貫通電極１０２を介して突起電極１０３及びパッド電極１０４を選択的に接続する配線パターン１０５ａ、１０５ｂを有している。以上のように構成される半導体チップを積層することにより下側半導体チップの突起電極と上側半導体チップのパッド電極とが相互接続されるようになっている。
また、特に、図２１（Ｃ）に示されるように、突起電極１０３とパッド電極１０４の形成箇所は半導体チップ１０１の表面と裏面で相対応した位置とされている。しかし、図２１（Ｃ）に示されるように貫通電極１０２は突起電極１０３及びパッド電極１０４とは形成箇所が異なり、突起電極１０３及びパッド電極１０４と貫通電極１０２とは直接接続されず配線パターンを１０５ａ、１０５ｂを介して接続されている。
なお、図２１（Ｃ）ではパッド電極１０４と突起電極１０３とを接続した例とするために、パッド電極１０４と貫通電極１０２との間に配線パターン１０５ａ、突起電極１０３と貫通電極１０２との間に配線パターン１０５ｂをそれぞれ配置している。しかし、後述するように配線パターン１０５ａ、１０５ｂを設置するか否かはどの突起電極とパッド電極を導通させて他の半導体チップと接続するかを選択することによって決定される。従って、配線パターン１０５ａ、１０５ｂの配置は必ずしも図２１（Ｃ）に示される配置のみに限らない。
また、図２１（Ｃ）において、符号１０６は、半導体チップ１０１と貫通電極１０２、突起電極１０３、パッド電極１０４及び配線パターン１０５ａ、１０５ｂとを絶縁する絶縁膜であり、符号１０７は、半導体チップ１０１の保護膜である。保護膜１０７は半導体チップ１０１の表面及び裏面に設けられるが、突起電極１０３及びパッド電極１０４の形成箇所のみに開口され、突起電極１０３及びパッド電極１０４は半導体チップ１０１の外面に露出している。
図２１（Ａ）に示されるように、半導体チップ１０１の表面側には突起電極１０３が一定のピッチでマトリックス状形態に並んで露出している。また。図２１（Ｂ）に示されるように、半導体チップ１０１の裏面側にはパッド電極１０４が同じくマトリックス状形態に並んで露出している。
次に、図２１（Ａ）、図２１（Ｂ）、図２１（Ｃ）に示される上述の半導体チップを積層した際に、半導体チップ間が接続される構造について図２２（Ａ）に基づいて説明する。図２２（Ａ）は同じ電極構造及び電極配置を有する半導体チップ１０１と半導体チップ１２１を積層し、半導体チップ１０１のパッド電極１０４ａから入力された信号を半導体チップ１２１の貫通電極１２２ａに伝送する場合の接続例である。
図２２（Ａ）に示す接続例では、半導体チップ１０１のパッド電極１０４ａと突起電極１０３ａとを導通させる必要があるため、パッド電極１０４ａと貫通電極１０２ａとを配線パターン１０５ａで接続し、更に、貫通電極１０２ａと突起電極１０３ａとを配線パターン１０５ｂで接続している。一方、上側に積層された半導体チップ１２１は、半導体チップ１０１の突起電極１０３ａと接触しているパッド電極１２４ａと貫通電極１２２ａとを配線パターン１２５ａで接続している。
なお、半導体チップ１０１の突起電極１０３ａ及び１０３ｂと半導体チップ１２１のパッド電極１２４ａ及び１２４ｂとは半導体チップ１０１と半導体チップ１２１を積層する際に電極材料を加熱溶融、または外力により表面のバリア膜を破壊することで固相拡散接合、またはチップ間に充填した樹脂の硬化収縮によって圧接すること等により固着されている。
以上のように接続することにより、半導体チップ１０１の更に下方にある実装基板又は他の半導体チップ（共に図示せず）からパッド電極１０４ａに入力された信号は、配線パターン１０５ａ、貫通電極１０２ａ、配線パターン１０５ｂ、突起電極１０３ａ、パッド電極１２４ａ及び配線パターン１２５ａを介して上側に積層された半導体チップ１２１の貫通電極１２２ａに伝送される。そして、貫通電極１２２ａに伝送された信号は図示しない回路によって半導体チップ１２１の内部回路（図示せず）に伝送される。
また、図２２（Ｂ）は下側の半導体チップ１０１のパッド電極１０４ａ、１０４ｂにそれぞれ異なる信号が入力される場合の接続例である。パッド電極１０４ａから入力された信号は図２２（Ａ）と同様に配線パターン１０５ａ、貫通電極１０２ａ、配線パターン１０５ｂ、突起電極１０３ａ、パッド電極１２４ａ及び配線パターン１２５ａを介して上側の半導体チップ１２１の貫通電極１２２ａまで伝送される。一方、パッド電極１０４ｂから入力された信号は配線パターン１０５ｃ、貫通電極１０２ｂ、配線パターン１０５ｄ、突起電極１０３ｂ、パッド電極１２４ｂ、配線パターン１２５ｃ、貫通電極１２２ｂ及び配線パターン１２５ｄを介して上側の半導体チップ１２１の突起電極１２３ａに伝送され、更に上側の半導体チップ（図示せず）に伝送される。
つまり、この特許文献３の発明は、半導体チップ間の接続に利用するか否かにかかわらず、電極の配置形態を一定の形態（例えば、マトリックス状形態）としておき、半導体チップ間の接続に必要となる電極のみに配線パターンを利用して信号を導通させる。これにより、半導体チップ間を接続する配線の自由度が向上すると共に、積層半導体装置ごとに半導体チップ間を接続する電極の配置を大きく設計変更する必要がなくなるので積層半導体装置の多品種少量生産が行いやすくなるのである。
「３次元実装に用いるチップ貫通電極形成技術」と題する後記の非特許文献２に、（１）シリコンドライエッチにより開口１０μｍ、深さ７０μｍの孔を形成し、化学気相堆積法により、バリアメタル、シード層を形成することが可能であること、（２）Ｃｕ電界メッキを用いて開口１０μｍ深さ７０μｍ（アスペクト比７）の孔を完全に充填するための方針を明確にし、孔中央に残る空洞を２μｍまでに低減できることが示されている。
「シリコン基板へ形成した高アスペクト比貫通配線」と題する後記の非特許文献３に、光アシスト電解エッチング法および溶融金属吸引法を用いて、厚さ５００μｍ前後のシリコン基板へ金属を充填した貫通孔（直径１５μｍ、アスペクト比３５、形成密度最大５００本／ｃｍ2、耐電圧５００Ｖ以上）を試作した結果が示されている。
「半導体封止材料の技術動向」と題する後記の非特許文献４に記載のように、チップと基板との間をフリップチップボンダによって接続した後に毛管現象によりアンダーフィル封止を行う方式（サイドフィル方式とも呼ばれている。）、先に樹脂を基板に供給し、チップ搭載後のリフロー工程でフリップチップ接続と同時にアンダーフィル封止も完了させてしまうノーフロータイプアンダフィル方式（ノーフローアンダフィル方式とも呼ばれている。）、ＮＣＰ（Non Conductive Paste）材と呼ばれる液状樹脂を基板に塗布した後にチップ搭載し、短時間の加圧加熱でメカニカルな金属同士の接合を固定化させた後、アフタキュアを行うＮＣＰプロセスと呼ばれる方式が周知である。
「半導体チップの製造方法および半導体装置」と題する後記の特許文献４には以下の記載がある。
特許文献４の発明の目的は、貫通電極と半導体基板とを絶縁するための絶縁膜を形成する際の熱処理の影響を受けることなく良好な特性を確保した半導体素子を有する半導体チップの製造方法を提供することにある。
特許文献４の発明による半導体チップの製造方法は、半導体基板に、複数の半導体素子と、絶縁膜で絶縁された貫通電極とが形成された半導体チップの製造方法において、前記絶縁膜を成膜する工程を、前記半導体素子を形成する工程より前に行うことを特徴とする。
図２３（Ｂ）は特許文献４に記載の図１であり、特許文献４の第１の実施形態による、半導体チップを製造する工程を説明するための断面図である。
以下に説明する製造方法によって製造される半導体チップ３５０は、図２３（Ｂ）の（ｆ）に示すように、シリコン基板３１０の表面に形成された複数の半導体素子３０６（図では１つのみが示されている）と、シリコン基板３１０を貫通する貫通孔の内壁に順次形成された側壁絶縁膜３２１、層間絶縁膜３２３、および金属膜３３２と、同貫通孔内に充填された導電性材料からなる貫通電極３３３ａとを有している。
このような半導体チップ３５０を製造するため、まず、図２３（Ｂ）の（ａ）に示すように、シリコン基板３１０（以下、単に「基板３１０」という）上に形成したレジスト３１１をマスクとして、シリコン基板３１０に所定の深さの凹部３２０を形成する。
次いで、図２３（Ｂ）の（ｂ）に示すように、基板３１０の表面の一部、具体的には、半導体素子３０６が形成される領域に対応する位置に素子被覆膜３２１ａを形成した後、凹部３２０の内壁全体と基板３１０の表面全体とに、絶縁材料からなる側壁絶縁膜３２１を形成する。
次いで、図２３（Ｂ）の（ｃ）に示すように、前工程で形成した素子被覆膜３２１ａを除去して側壁絶縁膜３２１に開口部を形成し、それにより露出した基板３１０の表面に、ＭＯＳトランジスタやバイポーラトランジスタ等の半導体素子３０６を形成する。その後、半導体素子３０６を覆うように層間絶縁膜３２３を形成する。このように半導体素子３０６の形成を、側壁絶縁膜３２１を形成した後に行うことによって、半導体素子３０６は、側壁絶縁膜３２１を形成する際の熱処理の影響を受けることなく形成される。
次いで、図２３（Ｂ）の（ｄ）に示すように、凹部３２０内に導電性材料を充填する。ここで、導電性材料としては、例えば、アルミ、タングステン、銅、銀、金等の金属を用いることができ、また、その充填方法としては、メッキ法やメタルＣＶＤ、金属の樹脂分散ペーストを塗布する方法を利用することが可能である。メッキ法を利用する場合、メッキのベースとなる金属をスパッタリング法などにより成膜し、その後に電解メッキを行うことにより、凹部３２０内に導電性材料が充填される。
ここでは、層間絶縁膜３２３の表面全体にスパッタリング法で金属膜３３２（例えば、Ｔｉ／ＴｉＮ膜）を成膜し、その後、電解メッキを行って導電性材料が凹部３２０内に充填されるように、金属膜３３２の表面全体に貫通電極膜３３３を形成している。Ｔｉ／ＴｉＮ膜として金属膜３３２を形成する場合、基板温度を５０℃として、Ｔｉ／ＴｉＮ＝１２ｋＷ/２０ｋＷの条件でスパッタリングを行ってもよい。
次いで、図２３（Ｂ）の（ｅ）に示すように、基板３１０を半導体素子３０６が形成された表面側から、例えば、ＣＭＰ（Chemical Mechanical Polishing）によって研磨することにより、貫通電極膜３３３及び金属膜３３２の不要な部分を除去する。
次いで、図２３（Ｂ）の（ｆ）に示すように、基板３１０を半導体素子３０６が形成された表面の反対側（裏面側）から研磨して、基板３１０を薄膜化すると共に、凹部３２０内に充填された貫通電極膜３３３の導電性材料を基板３１０の裏面に露出させる。これにより、シリコン基板３１０を貫通する貫通電極３３３ａが形成される。
以上の一連の工程により、貫通電極３３３ａを備えた半導体チップ３５０が製造される。
「２０μｍピッチ微細Ｃｕバンプ接合による３次元チップ実装」と題する後記の非特許文献５には以下の記載がある。
ＡＳＥＴでは１９９９年から始まった「超高密度電子ＳＩ技術の研究開発機構」プロジェクトにて、高密度・高速化に適したＳｉＰとしてＳｉ内部に２０μｍピッチ微細Ｃｕ貫通電極を形成したチップを積層する３次元チップ積層構造の開発を行ってきた。その中でチップ積層プロセスは重要な技術であり、工業的な積層プロセスとしてチップ裏面にバンプを形成せずに、Ｃｕ−Ｓｎ拡散によりＣｕ貫通電極同士を接続する微細Ｃｕバンプ接合の検討を行い、３次元チップ積層構造における貫通電極回路の接続信頼性と電気特性を評価した。２０μｍピッチという微細な領域においてもＣｕ−Ｓｎ拡散は制御可能であることがわかり、接合界面をすべて金属間化合物であるＣｕ3Ｓｎとすることで良好な接合強度が得られることがわかった。その結果、４チップ積層構造にて、ＴＣＴ（Temperature Cycling Test）１５００サイクル以上の接続信頼性を確認した。また、Ｃｕ貫通電極構造を含むディージーチェーン回路およびリングオシレータ帰還回路を用いて、直流抵抗および信号遅延時間を測定した結果、Ｃｕバンプ接合部を含む貫通電極回路１層当たりの抵抗上昇は１５．４ｍΩ、信号遅延時間は０９ｐｓであり、ＧＨｚレベルのチップ間高速信号回路として十分対応できることを明らかにした。
「半導体チップの製造方法および半導体装置の製造方法」と題する後記の特許文献５には以下の記載がある。
特許文献５の発明の目的は、貫通電極用の貫通孔の形成時間を短縮化することで生産性を向上させた半導体チップの製造方法を提供することにある。また、他の目的は、そのような製造方法を利用した半導体装置の製造方法を提供することにある。さらに他の目的は、上記のような製造方法を用いることによって信頼性を向上させた半導体チップおよび半導体装置を提供することにある。
特許文献５の発明の半導体チップの製造方法は、半導体基板を貫通する貫通電極を有する半導体チップの製造方法であって、半導体基板の一方の面から、異方性エッチングにて第１のトレンチを形成する工程と、前記半導体基板の前記一方の面の反対側の面から、異方性エッチングにて前記第１のトレンチに連通する第２のトレンチを形成する工程と、前記第１のトレンチと前記第２のトレンチとが連通することによって形成された貫通孔の内壁面に絶縁性材料からなる絶縁膜を形成する工程と、前記絶縁膜が形成された前記貫通孔内に導電性材料を充填して前記貫電極を形成する工程を有するものである。
また、特許文献５の発明の半導体装置の製造方法は、上記半導体チップの製造方法によって製造された複数の半導体チップを、前記半導体チップ同士がそれぞれの前記貫通電極を介して電気的に接続されるように積層して半導体装置とするものである。
また、特許文献５の発明の半導体チップは、上記製造方法によって製造可能であり、貫通電極が、前記半導体基板の一方の面から異方性エッチングにて形成された第1のトレンチと、前記一方の面の反対側の面から異方性エッチングにて形成された第２のトレンチとが連通することによって形成された貫通孔内に設けられたものである。そして、特許文献５の半導体装置は、そのような半導体チップを積層して構成されるものである。
図２３（Ｃ）は特許文献５に記載の図２であり、特許文献５の発明の第１の実施形態による半導体チップの製造方法を説明するための図である。
まず、図２３（Ｃ）の（ａ）に示すように、シリコン基板を用意して、基板上面に半導体素子（不図示）や配線層（不図示）を形成した後、シリコン基板４０１の上面全体を覆うように第１の絶縁膜４０３を形成する。
次いで、図２３（Ｃ）の（ｂ）に示すように、第１の絶縁膜４０３のパターニングを行い、第１の絶縁膜４０３にマスク用のマスク開口部４０３ａを形成する。これにより、シリコン基板４０１の上面の一部が露出される。
次いで、図２３（Ｃ）の（ｃ）に示すように、第１の絶縁膜４０３をマスク部材として、シリコン基板４０１を上面側からエッチングし、その深さ寸法がシリコン基板４０１の厚さの半分程度まである第１のトレンチ４０７ａをボッシュプロセスを利用して形成する。
次いで、図２３（Ｃ）の（ｄ）に示すように、シリコン基板４０１の裏面全体にマスク部材となる第２の絶縁膜４０５を形成する。この第２の絶縁膜は、例えば、第１の絶縁膜４０３を形成する方法と同じ方法を用いて、第１の絶縁膜４０３と同一の材質で、かつ、同一の膜厚に形成してもよい。
次いで、図２３（Ｃ）の（ｅ）に示すように、第２の絶縁膜４０５にマスク用のマスク開口部４０５ａを形成する。このマスク開口部４０５ａは、その大きさが、上面側のマスク開口部４０３ａとほぼ同じ大きさとなっており、また、その位置は、シリコン基板４０１の厚さ方向に投影したときにそれぞれマスク開口部４０３ａ、４０５ａが一致するような位置となっている。
次いで、図２３（Ｃ）の（ｆ）に示すように、第２の絶縁膜４０５をマスク部材として、例えば、ボッシュプロセスを利用してシリコン基板４０１を裏面側からエッチングする。このエッチングにより、第１のトレンチ４０７ａの底面と連通する第２のトレンチ４０７ｂが形成され、最終的に第１及び第２のトレンチ４０７ａ、４０７ｂからなる貫通孔４０８が形成される。貫通孔４０８が形成されたら、貫通孔４０８の内壁にシリコン基板４０１と貫通電極４０２とを絶縁するための第３の絶縁膜（不図示）を形成する。
次いで、図２３（Ｃ）の（ｇ）に示すように、金属などの導電性材料からなる導電性部材４１０ｚを、メッキ、スパッタ、またはＣＶＤなどを用いて形成する。導電性部材４１０ｚは、貫通孔４０８内に充填されると共に、第１の絶縁膜３及び第２の絶縁膜４０５のそれぞれの全面を覆うように形成される。このように、貫通孔４０８内に導電性材料が充填されることにより、その導電性材料が貫通電極４０２となる。
次いで、図２３（Ｃ）の（ｈ）に示すように、第１の絶縁膜４０３上及び第２の絶縁膜４０５上に形成された導電性部材４１０ｚのそれぞれをパターンニングすることで、各絶縁膜４０３、４０５から突起した形態の突起電極４０４ａ、４０４ｂが形成され、最終的に、貫通電極４０２と突起電極４０４ａ、４０４ｂとで構成される導電性部材４１０が形成される。
上記一連の工程により、半導体チップ４２０が製造される。
このようにして製造された半導体チップ４２０を、異方性導電膜を介してチップ同士が電気的に接続されるように積層することによって半導体装置が製造される。
なお、第１の絶縁膜４０３および第２の絶縁膜４０５は、絶縁膜として用いられる他にも、上述のようにエッチング時のマスク部材として用いられるものであるため、エッチングに対してある程度耐性のある材質であることが必要であり、特にその膜厚は、トレンチ４０７ａ、４０７ｂを形成し終わるまでの間の絶縁膜４０３、４０５がエッチングによって除去されてしまうことがない程度の厚さとされることが必要である。
また、トレンチ４０７ａ、４０７ｂは、その内径がほぼ同一となっているものに限られるものではなく、第１のトレンチ４０７ａの内径と第２のトレンチ４０７ｂの内径とが異なっていてもよい。この場合、絶縁膜４０３、４０５にそれぞれ形成するマスク開口部４０３ａ、４０５ａの大きさを変更してトレンチ４０７ａ、４０７ｂの内径形状を変更すればよい。
以上説明した従来技術における貫通電極の構造を、基板の貫通部分において整理すると以下のようになる。
図２４は、従来技術における貫通電極の構造を説明する断面図であり、図２４（Ａ）は円形の断面をもつ貫通孔の中心軸に垂直な面による断面図、図２４（Ｂ）は円形の断面をもつ貫通孔の中心軸を通る面による断面図である。
図２４に示すように、貫通電極は、シリコン基板３０に形成された貫通孔４０の内壁に形成された絶縁層（例えば、ＳｉＯ2）４１、この絶縁層４１の内側に形成されたバリア層４２、このバリア層（拡散防止層、例えば、Ｔｉ、ＴｉＮ）４２の内側に形成された導電層（例えば、Ｃｕ、Ｗ、Ｐｏｌｙ−Ｓｉなど）４３によって構成されている。１つの貫通孔４０には単一の信号伝送路となる導電層４３が形成されている。
特開昭５９−２２２９５４号公報（特許請求の範囲） 特開平５−６３１３７号公報（段落００１１〜００２０） 特開２００１−１２７２４３号公報（段落０００７〜００２４、図１〜図５） 特開２００５−２４３６８９号公報（段落００１３〜００１４、段落００１７〜００２９、図１） 特開２００６−１２８８９号公報（段落００２９〜００３１、段落００３７から００５６、図２） 日経エレクトロ二クス、２００５年１０月１０日号、ｐ．８１−９９（アブストラクト、第２部の図１） 富坂他、デンソーテクニカルレビュー、６（２）、７８−８４（２００１）（２.電極孔形成および絶縁膜、バリアメタル、シード層の成膜、３．充てんメッキ、４．結論） 末益他、フジクラ技報、第１０２号、５３−５７（２００２）（２．貫通配線を形成するための要素技術） 福井、松下電工技報、Ｆｅｖ．、２００４、９−１６（図９、表６、図１２） 谷田他、エレクトロニクス実装学会誌、８（４）、３０８−３１７（２００５）（概要）
複数のチップを収納しチップ間を貫通電極を用いて接続するＳｉＰでは、チップ間での信号伝送の速度が向上する。しかし、チップに貫通電極を形成するためには、チップの能動面（素子及びこれに繋がる配線回路が形成された側の表面）から対向する裏面まで貫通する貫通孔を形成する必要があるため、貫通孔の部分には、素子及びこれに繋がる配線回路を形成して配置することができない。そのため、チップ間での信号伝送の速度を向上させるために貫通孔の数を増大させると、素子や配線回路の配置を妨げないように貫通孔を形成する必要があるので、設計の自由度が阻害されると共にチップの面積が増大してしまうという問題がある。チップ面積の増大は、１枚のウエハから作製可能なチップの理論収率を減少させてしまい、半導体チップのコストアップにつながるという問題を生じる。
チップ面積の増大は、形成される貫通孔の径を微細化させることによって、抑制することができるが、例えば、厚さ０．１ｍｍ〜０．１５ｍｍのウエハ基板に５μｍφの貫通孔を想定すると、アスペクト比（（貫通孔の深さ）／（貫通孔の径））は２０〜３０となってしまう。このような、高アスペクト比の貫通孔の形成には、高度なエッチング技術、電極埋め込み技術が要求され、微細な貫通孔を多数もつ半導体チップを低コストで実現する生産技術は一般的なものとなっていない。一般的な生産技術によって低コストで実用レベルで実現可能な貫通孔のスペクト比は、２〜３程度である。従って、貫通孔の径を微細化させるに伴い、実用レベルで形成可能な貫通孔の深さは浅くなってしまい、チップを薄いウエハを使用して製造する、又は、微細な径をもつ凹部をウエハの一面から形成した後、他面からウエハを凹凸部の底部に到るまで研磨してウエハを薄くして貫通孔を形成する必要がある。このため、チップの製造工程、組立工程の難易度が上がり、技術開発費用、加工費用が増加してしまうという問題がある。
更に、チップサイズの増大を抑制するために貫通孔を高密度に配置する必要があり、隣接する貫通孔の間の距離が短くなるので、クロストークノイズが顕著となるという問題がある。
本発明は、上述したような課題を解決するためになされたものであって、その目的は、基板に形成された貫通孔の内部に形成され基板の表裏を貫通する貫通配線を使用して信号伝送を行う際に、貫通配線の数が非常に多く要求される場合でも、貫通孔の数を増大させることなく、各貫通孔の内部に複数個の貫通配線を形成して信号伝送を可能とする半導体装置とその製造方法を提供することにある。
即ち、本発明は、基板上に半導体チップが搭載されている半導体装置において、前記基板を貫通する貫通孔の内側に、前記半導体チップからの配線が複数個形成され、それらの貫通配線が前記基板の他面側に導出されている半導体装置に係るものである。
また、本発明は、基板を貫通する貫通孔を形成する第１の工程と、前記貫通孔の内側に、電気的絶縁層を介在させて前記基板を貫通する複数の貫通配線を形成する第２の工程とを有する、半導体装置の製造方法に係るものである。
本発明によれば、基板に形成された貫通孔の内部に、基板の表裏を貫通する貫通配線を複数個形成するので、貫通配線の数が非常に多く要求される場合でも、貫通孔の数を増大させることなく、各貫通孔の内部に複数個の貫通配線を形成して信号伝送を可能とするので、面積の増大を抑制することが可能な半導体装置とその製造方法を提供することができる。
本発明の半導体装置では、前記複数の貫通配線を相互に電気的に絶縁する絶縁層が前記貫通孔に形成された構成するのがよい。複数の貫通配線は相互に電気的に絶縁されているので、各貫通配線を、相互に独立して信号伝送を行うための配線線路とすることができる。
また、前記複数の貫通配線が同心状に形成された構成とするのがよい。断面積の大きな複数の貫通配線を形成することができる。
また、前記貫通孔が前記基板の周辺部又はその内側に形成された構成とするのがよい。１つの貫通孔に対して複数の貫通配線が形成されるので、貫通孔を高密度で形成する必要がないので、基板サイズの増大を抑制することができ、素子が形成された基板の領域に貫通孔を形成する場合でも、設計の自由度を大きく阻害することがなく、基板の周辺部に貫通孔を形成する場合には、従来のワイヤボンディングを前提として設計された電極パッドが形成された領域に貫通孔を形成することができるので、従来の基板を製造する際の設計において、ワイヤボンディングがなされる電極パッドが形成された領域に、必要とされる数の貫通孔を開口してこの内部に複数の貫通配線を形成するための設計追加を行うだけでよく、大幅な設計変更が必要でない。
また、前記基板が半導体チップに積層された半導体基板である構成とするのがよい。基板を半導体プロセスによって形成される半導体基板とすることによって、半導体装置をウエハレベルプロセスによって製造することができるので、低価格化が可能となる。
また、前記半導体基板が複数個積層され、それらの各半導体基板に前記貫通孔と前記貫通配線がそれぞれ形成されている構成とするのがよい。より複雑な機能を高速で処理可能な半導体装置を実現することができる。
本発明の半導体装置の製造方法では、前記第２の工程において、前記貫通孔の内周面にスルーホールメッキによって貫通配線を形成する構成とするのがよい。技術的に確立された安定した生産技術によって、安価に安定して貫通配線を形成することができる。
以下、図面を参照しながら本発明による実施の形態について詳細に説明する。
本実施の形態の半導体装置では、基板上に半導体チップが搭載されている半導体装置において、基板を貫通する貫通孔の内側に、半導体チップからの配線が複数個形成され、それらの貫通配線が基板の他面側に導出されている構造をもっている。この基板としては、絶縁物から構成された絶縁物インターポーザ基板、シリコン等の半導体から作成された半導体インターポーザ基板、種々の能動素子、必要に応じて受動素子が形成された半導体チップを構成する基板が使用される。
基板がインターポーザ基板である場合、絶縁物又は半導体インターポーザ基板には、各種の受動素子が内蔵又は実装されており、各種能動素子が形成された半導体チップ、ＳｉＰ等の各種電子部品が搭載され、必要に応じてセンサ素子も搭載される。各種電子部品を搭載したインターポーザ基板はモジュールとして電子機器に使用される。モジュールと電子機器との間の電気的接続は、インターポーザ基板に形成された複数の貫通孔のそれぞれに形成された複数の貫通配線を用いて行われる。
基板が半導体チップを構成する基板である場合、半導体装置は複数の半導体チップが積層された積層型の半導体装置となり、積層された各半導体チップの間での信号の伝送は貫通配線を用いて高速に行われる。以下、このような半導体装置を例にとって実施の形態について説明する。
積層型の半導体装置で使用される半導体チップは、半導体チップを構成する基板の表面側に形成され能動素子を含む機能面から基板の裏面までを貫く１つの貫通孔（これは、湿式又は乾式のエッチングで形成される。）に対して形成された、電気的に絶縁された２つ以上の導電層を貫通配線として有する構造をもつ。
例えば、１つの貫通孔の内部に、貫通孔の径方向で絶縁層と導電層を交互に成膜して貫通孔内の貫通配線を構成し、電気的に絶縁された２つ以上の導電層を貫通配線として形成して、各導電層を相互に独立した信号伝送の配線線路として使用する。なお、ここで、「信号伝送の配線線路」には、電力供給線路、接地信号供給線路を含むものとする。また、以下の説明では、素子及びこれに繋がる配線回路が形成された側の面を能動面又は半導体基板の表面側をと呼び、表面側に対向する面を裏面側と呼ぶ。
図１は、発明の実施の形態における、貫通配線を有するチップの積層によって構成される半導体装置の構造を説明する図であり、図１（Ａ）は平面図、図１（Ｂ）はＺ−Ｚ部の断面図、図１（Ｃ）はＡ部近傍の拡大図（左端の貫通配線２０Ａ−１に繋がる配線の断面を図示する。）である。
本実施の形態による半導体チップ１０Ａには、チップのＳｉ（シリコン）基板３０の表面側に形成される素子及び配線回路層３１からＳｉ基板の裏面側に形成される再配線層３２、絶縁層３３までを貫通する貫通孔の内部に形成された貫通配線２０Ａｉ（ｉ＝１、２、…、Ｉ（Ｉは整数）：図１では１４行２０列のマトリックス状に配置される貫通配線が示され、Ｚ−Ｚ部の断面上の貫通配線２０Ａ−１〜２０Ａ−２０が示されている。）が形成されている。
図１（Ｃ）に示すように、貫通配線２０Ａ−１は、貫通孔の内部に形成された第１絶縁層４１ａ、第１バリア層４２ａ、第１導電層４３ａ、及び、第２絶縁層４１ｂ、第２バリア層４２ｂ、第２導電層４３ｂから構成されている。
第１導電層４３ａは、Ｓｉ基板３０の表面側に形成された配線４７ａ１によって電極パッド（これにはバンプ１２Ａ−２が形成されたバリアメタル（アンダーバンプメタル）１３が形成されている。）に、及び、Ｓｉ基板３０の裏面側に形成された配線４７ａ２によって電極パッド（これにはバリアメタル１３が形成されている。）に、それぞれ電気的に接続されている。
第２導電層４３ｂは、Ｓｉ基板３０の表面側に形成された配線４７ｂ１によって電極パッド（これにはバンプ１２Ａ−１が形成されたバリアメタル１３が形成されている。）に、及び、Ｓｉ基板３０の裏面側で電極パッドの上に形成されているバリアメタル１３に電気的に接続されている。なお、第２導電層４３ｂを、Ｓｉ基板３０の裏面側に形成された配線４７ｂ２に形成される電極パッド（これにはバリアメタル１３が形成される。）に、それぞれ電気的に接続する構成としてもよい。図１では、Ｚ−Ｚ部の断面上のバンプ１２Ａ−１〜１２Ａ−６を示しているが、半導体チップ１０Ａには、バンプ１２Ａｋ（ｋ＝１、２、…、Ｋ（Ｋは整数））が形成されている。
なお、再配線層３２は、電極パッドと第１導電層４３ａ、第２導電層４３ｂとを結ぶ配線４７ａ２、４７ｂ２を含み、素子及び配線回路層３１は、電極パッドと第１導電層４３ａ、第２導電層４３ｂとを結ぶ配線４７ａ１、４７ｂ１を含む。
図１（Ａ）、図１（Ｂ）に示すように、本発明の半導体装置は、半導体チップ１０Ａと半導体チップ１０Ｃとが積層され、貫通配線２０Ａｉ、バンプ１２Ｃｎ（ｎ＝１、２、…、Ｎ（Ｎは整数）：図１では、Ｚ−Ｚ部の断面上のバンプ１２Ｃ−１〜１２Ｃ−９が示されている。）を介して電気的に接続され、アンダーフィル材１１によって接続部を保護すると共に、２つの半導体チップ１０Ａ、１０Ｃを一体化させることによって構成されるＳｉＰである。後述するように、２個以上の半導体チップを積層して半導体チップ間を貫通配線を用いて相互に電気的に接続したＳｉＰによる半導体装置が可能であることは言うまでもない。
図１では、１４行２０列の貫通孔をマトリックス状に配置して貫通配線を形成する例を示しているが、実際の装置では、非常に多数、例えば、約数千個の貫通孔に形成した貫通配線によって２つ以上の半導体チップを接続する構造をとる。
図２は、本発明の実施の形態における、半導体チップの貫通配線の構造を説明する断面図であり、図２（Ａ）は円形の貫通孔の中心軸に垂直な面による断面図、図２（Ｂ）は円形の貫通孔の中心軸を通る面による断面図である。
図２に示すように、本実施の形態による貫通配線は、Ｓｉ基板３０を貫通する貫通孔４０の内壁に密着して形成された中空円柱状の第１絶縁層４１ａ、この第１絶縁層４１ａに密着して形成された中空円柱状の第１バリア層４２ａ、この第１バリア層４２ａに密着して形成された第１導電層４３ａ、及び、第１導電層４３ａに密着して形成された中空円柱状の第２絶縁層４１ｂ、第２絶縁層４に密着して形成された中空円柱状の第２バリア層４２ｂ、第２バリア層４２ｂに密着して形成された円柱状の第２導電層４３ｂから構成されている。
図２に示す例では、上記した各層によって貫通孔４０は完全に閉ざされた構造をもっているが、第２導電層４３ｂが中空円柱状に形成され、貫通孔４０の一部が中空となった構造をとってもよい。
本実施の形態による貫通配線は、図２４に示す従来技術による貫通電極と大きく異なり、半導体基板に形成された貫通孔４０の内部に複数個の導電層が絶縁層によって相互に分離されて形成されている。従来技術では、１つの貫通孔には単一の導電層しか形成されておらず、単一の信号伝送路しか確保できないのに対して、本実施の形態では、１つの貫通孔に複数の導電層が形成されているので、各導電層を異なる信号を流す配線線路（貫通配線）とすることがきるので、１つの貫通孔に複数の信号伝送路を確保することができる。
なお、図２４、図２では、半導体基板の内部に形成される貫通孔に係る部分のみを示しており、半導体基板の表面側及び裏面側に形成される素子、配線回路とこれに繋がる電極パッド、アンダーバンプメタル、バンプ電極等は、省略し図示していない。
以下、１つの貫通孔の内部に信号伝送の配線線路となる２つの導電層を貫通配線として形成する構成を例にとって、図３〜図１１を参照しながら、半導体チップの貫通配線の製造方法について説明する。製造プロセスにはウエハスケールプロセスが適用される。図３〜図１１では、簡略のために、１個の貫通孔の内側に形成される貫通配線の構成を示している。
図３は、本発明の実施の形態における、半導体チップの貫通配線の製造方法を説明するフロー図である。
図４〜図７はそれぞれ、本発明の実施の形態における、半導体チップの貫通配線の製造方法Ａを説明する図であり、図４〜図７の（Ａ）〜（Ｄ）の上段は平面図、下段はＺ−Ｚ部の断面図である。
半導体基板に貫通孔を形成するには、周知の各種の方法を適用することができ、形成された貫通孔の内部に信号伝送の配線線路（貫通配線）となる複数の導電層を形成する際に、以下に説明するように、絶縁層の形成、バリア層の形成、導電層の形成、レジストの形成、レジストの露光、エッチングを所望の手順で繰り返すことによって、目的とする個数の導電層をもつ貫通配線の構造を形成することができる。
図４〜図７に示す製造方法では、ウエハの片面よりのエッチングによって貫通孔を形成する。この製造方法は、厚さ３０μｍ〜２００μｍのウエハを使用して、開口直径１０μｍ〜８０μｍをもつ貫通孔を形成する場合に適用される。
以下、図３に示す各工程Ｓ１〜Ｓ２４について、図４〜図７を参照しながら説明する。
Ｓ１：シリコン（Ｓｉ）ウエハにレジストを形成する工程。
Ｓｉウエハ（基板）３０の表裏面に開口する貫通孔４０を形成するために、表裏面の全面にレジストを塗布してレジスト層４５を形成する。
Ｓ２：レジストを露光する工程。
図４（Ａ）に示すように、Ｓｉ基板３０に貫通孔４０を形成する位置の表裏面に形成されたレジスト層４５を露光して、レジストの開口部４５ａ、４５ｂを形成する。
Ｓ３：Ｓｉをエッチングする工程。
図４（Ｂ）に示すように、Ｓｉ基板３０に対してドライエッチング技術を用いて表裏面に開口する貫通孔４０を形成する。ドライエッチング技術として、弗素系又は塩素系ガス等を用いる汎用的技術を適用できるが、高速な深掘エッチングが可能なＩＣＰ−ＲＩＥ（Inductively Coupled Plasma Reactive Ion Etching：誘導結合プラズマ−反応性イオンエッチング）の技術の適用がより好ましい。
Ｓ４：レジストを除去する工程。
図４（Ｃ）に示すように、Ｓｉ基板３０の表裏面のレジスト層４５を除去する。
図４（Ｄ）に示すように、貫通孔４０の内側に各層を以下のＳ５〜Ｓ１１に示す順で形成する。
Ｓ５：第１絶縁層を形成する工程。
先ず、貫通孔４０内の内壁面、Ｓｉ基板３０の表裏面に第１絶縁層４１ａを形成する。
Ｓ６：第１バリア層を形成する工程。
貫通孔４０内の内壁面の第１絶縁層４１ａ、表裏面の第１絶縁層４１ａに第１バリア層４１ａを形成する。
Ｓ７：第１導電層を形成する工程。
貫通孔４０内の内壁面の第１バリア層４１ａ、表裏面の第１バリア層４１ａに第１導電層４３ａを形成する。以上、Ｓ５〜Ｓ７によって、第１貫通配線を構成するための各層が形成される。
Ｓ８：第２絶縁層を形成する工程。
次に、貫通孔４０内の内壁面の第１導電層４３ａ、表裏面の第１導電層４３ａに第２絶縁層４１ｂを形成する。
Ｓ９：第２バリア層を形成する工程。
貫通孔４０内の内壁面の第２絶縁層４１ｂ、表裏面の第２絶縁層４１ｂに第２バリア層４２ｂを形成する。
Ｓ１０：第２導電層を形成する工程。
貫通孔４０内の内壁面の第２バリア層４２ｂ、表裏面の第２バリア層４２ｂに第２導電層４３ｂを形成して、貫通孔４０内を第２導電層４３ｂによって充填し、表裏面にも第２導電層４３ｂを形成する。以上、Ｓ８〜Ｓ１０によって、第２貫通配線を構成するための各層が形成される。
Ｓ１１：レジストを形成する工程。
最後に、表裏面の第２導電層４３ｂの全面にレジストを塗布してレジスト層４５を形成する。
第１及び第２絶縁層は、ピンホールがなく、電気的絶縁特性が良好であればよく、熱酸化処理によって形成される熱酸化層、プラズマＣＶＤによって形成されるプラズマ酸化層等が使用され、ＳｉＯ2、Ｓｉ3Ｎ4から構成され、厚さは、例えば、０．１μｍ〜０．３μｍである。
第１及び第２バリア層は、第１及び第２導電層を構成する金属の拡散を防止する層であり、例えば、ＴｉＮ等から構成され、厚さは、例えば、０．０５μｍ〜０．１μｍである。
第１及び第２導電層は、第１及び第２バリア層に形成される金属層を電極として、電解メッキ法で銅（Ｃｕ）層によって形成され、厚さは、例えば、１μｍ〜１０μｍである。
Ｓ１２：レジストを露光する工程。
図５（Ａ）に示すように、マスクを用いて表裏面のレジスト４５を露光して、第２導電層４３ｂの貫通孔の内部の部分の延長上にあるレジストを残すて、表裏面に第２導電層４３ｂを露出させる。
Ｓ１３：第２導電層、第２バリア層をエッチングする工程。
図５（Ｂ）に示すように、表裏面に露出した第２導電層４３ｂをエッチング除去し、更に、第２バリア層４２ｂをエッチング除去して、第２絶縁層４１ｂを露出させる。
Ｓ１４：レジストを除去する工程。
図５（Ｃ）に示すように、表裏面に残るレジスト４５を除去して、第２導電層４３ｂを露出させる。
Ｓ１５：レジストを形成する工程。
図５（Ｄ）に示すように、表裏面の第２導電層４３ｂ及び第２絶縁層４１ｂの全面にレジストを塗布して、レジスト層４５を表裏面に形成する。
Ｓ１６：レジストを露光する工程。
図６（Ａ）に示すように、電極端子部を形成するためのマスクを用いて貫通孔４０の近傍以外の表裏面の領域のレジスト層４５を露光して除去して、第２絶縁層４１ｂを露出させる。
Ｓ１７：第１導電層、第１バリア層をエッチングする工程。
図６（Ｂ）に示すように、表裏面に露出する第２絶縁層４１ｂをエッチングで除去し、露出されてくる第１導電層４３ａ及び第バリア層４２ａをエッチングによって除去して、第１絶縁層４１ａを露出させる。
Ｓ１８：レジストを除去する工程。
図６（Ｃ）に示すように、表裏面のレジスト４５を除去して、表裏面において、第２導電層４３ｂ、第２絶縁層４１ｂを露出させる。
Ｓ１９：表面絶縁層を形成する工程。
図６（Ｄ）に示すように、表面に表面絶縁層４９ａ、裏面に裏面絶縁層４９ｂをそれぞれ形成する。
Ｓ２０：レジストを形成する工程。
図６（Ｄ）に示すように、表裏面に形成された絶縁層４９ａ、４９ｂの全面にレジストを塗布してレジスト層４５を形成する。
Ｓ２１：レジストを露光する工程。
図７（Ａ）に示すように、マスクを用いて表裏面のレジスト層４５露光して、電極端子部を形成するために、表面に開口部４５ａ、裏面に開口部４５ｂをそれぞれ形成する。
Ｓ２２：表面絶縁層をエッチングする工程。
図７（Ｂ）に示すように、表面絶縁層４９ａ、裏面絶縁層４９ｂをエッチングして除去して、凹部４６ａ、４６ｂを形成し、凹部４６ａの底部に第２導電層４３ｂ、凹部４６ｂの底部に第１導電層４３ａをそれぞれ露出させる。
Ｓ２３：レジストを除去する工程。
図７（Ｃ）に示すように、レジスト層４５を除去して、表裏面に絶縁層４９ａ、４９ｂを露出させる。
Ｓ２４：バンプを形成する工程。
図７（Ｄ）に示すように、表裏面にそれぞれ形成されている凹部４６ａ、４６ｂにパッド及びバリアメタル（アンダーバンプメタル）１４を形成して、更に、バンプ（又はパッド）４４ａ２、４４ｂ２、バンプ４４ａ１、４４ｂ１を形成する。この結果、貫通孔４０内の第１導電層４３ａは、これに繋がる表面側の配線４７ａ２、裏面側の配線４７ａ１によってそれぞれ、バンプ（又はパッド）４４ａ２、バンプ４４ａ１に電気的に接続される。また、貫通孔４０内の第２導電層４３ｂは、これに繋がる表裏面側バンプ（又はパッド）４４ば、バンプ４４ｂ１に電気的に接続される。
以上のようにして、Ｓｉ基板３０の表裏面、及び、貫通する各貫通孔４０の内側に形成される各層によって、貫通配線が形成される。
図８、図９、図１０はそれぞれ、本発明の実施の形態における、半導体チップの貫通配線の製造方法Ｂを説明する図であり、図８の（Ａ）〜（Ｄ）、図９の（Ａ）、（Ｂ）の上段は平面図、下段はＺ−Ｚ部の断面図であり、図９（Ｃ）、図９（Ｄ）、図１０の（Ａ）〜（Ｄ）の上段はＺ−Ｚ部の断面図、上段は下面である。
図８〜図１０に示す製造方法Ｂでは、貫通孔の形成が、ウエハの片面のみからのエッチングによって実用レベルで困難である場合に適用され、ウエハの片面からエッチングを行って凹部を形成して、次に、ウエハの他面から研磨を行うことにより、ウエハの両面に開口部をもつ貫通孔を形成する方法である（特許文献４、非特許文献１、２、５を参照）。この製造方法は、厚さ３００μｍ〜１０００μｍのウエハを使用して、開口直径１０μｍ〜８０μｍをもつ貫通孔を形成する場合に適用される。この方法では、最終的にウエハの厚さが薄くなってしまう。
図３〜図７によって説明した製造方法Ａでは、ウエハ（Ｓｉ基板３０）を貫通する貫通孔を図４（Ｂ）に示すように形成するが、製造方法Ｂでは、図８（Ａ）、（Ｂ）に示すように、Ｓｉ基板３０を貫通せず、表面側に開口をもつ凹部４０ａを形成する。凹部の形成には、先述の汎用的なドライエッチング技術、ＩＣＰ−ＲＩＥの技術が適用可能である。
次に、図８（Ｃ）、（Ｄ）に示すように、この凹部４０ａの内部側壁及び底面に、第１絶縁層４１ａ、第１バリア層４２ａ、第１導電層４３ａ、第２絶縁層４１ｂ、第２バリア層４２ｂ、第２導電層４３ｂの順に形成し、凹部４０ａの内部を第２導電層４３ｂによって充填して表面にも第２導電層４３ｂを形成し、第２導電層４３ｂの全面にレジストを塗布してれジスト層４５を形成する。以下、製造方法Ａと同様にして、表面側にバンプ（又はパッド）４４ａ２、４４ｂ２に繋がる配線を形成する。
次に、図９（Ａ）、（Ｂ）に示すように、裏面側より点線で示す面まで基板３０を裏面から研磨して、裏面に、第１絶縁層４１ａ、第１バリア層４２ａ、第１導電層４３ａ、第２絶縁層４１ｂ、第２バリア層４２ｂ、第２導電層４３ｂの各層を露出させる。研磨はＣＭＰによる。
以下、図９（Ｃ）〜図１０（Ｄ）に示すようにして、裏面に、第１及び第２導電層４３ａ、４３ｂに繋がる配線、パッド及びバリアメタル、バンプ等を形成する。
裏面全面にレジスト層４５を形成し（図９（Ｃ）を参照。）、マスクを用いてレジスト層４５を露光して開口部４６ｂを形成して、第１導電層４３ａ及びこれに繋がる部分と、第２導電層４３ｂ及びこれに繋がる部分とを、相互に分離させて露出させる（図９（Ｄ）を参照。）。この後、開口部４６ｂの内部に導電層４８を形成し、レジスト層４５を除去する（図）１０（Ａ）、（Ｂ）を参照。）。
次に、裏面絶縁層４９ｂ及びレジスト層４５を形成した後、製造方法Ａと同様にして、導電層４８を介して第１及び第２導電層に繋がるパッド及びバリアメタル、バンプ等が形成され、製造方法Ａによって形成される貫通配線と同様のものが作成される。
図１１は、本発明の実施の形態における、半導体チップの貫通配線の製造方法Ｃを説明する図であり、図１１の（Ａ）、（Ｃ）の上段は平面図、下段はＺ−Ｚ部の断面図であり、図１１の（Ｂ）の上段は平面図、中段はＺ−Ｚ部の断面図、下段は下面図である。
図１１に示す製造方法Ｃでは、上記したように、貫通孔の形成が、ウエハの片面のみからのエッチングによって実用レベルで困難である場合に適用され、ウエハの片面からエッチングを行って第１の凹部を形成して、次に、ウエハの他面からエッチングを行って第２の凹部を形成して、第１の凹部と第２の凹部とを合体させることによって、ウエハの両面に開口部をもった１つの貫通孔を形成する方法である（特許文献５を参照）。この製造方法は、厚さ１００μｍ〜３００μｍのウエハを使用して、開口直径１０μｍ〜８０μｍをもつ貫通孔を形成する場合に適用される。
図１１に示すように、製造方法Ｃでは、製造方法Ｂにおいて、裏面から研磨する代わりに、裏面から凹部（第２の凹部）４０ｂを形成して、表面から形成された凹部（第１の凹部）４０ａとを連通させて、Ｓｉ基板３０の表裏面に開口をもつ貫通孔４０を形成する。この２つの凹部の形成には、先述の汎用的なドライエッチング技術、ＩＣＰ−ＲＩＥの技術が適用可能である。
即ち、図１１（Ａ）に示すように、表面に第１絶縁層４１ａを形成し、レジスト層の形成、レジスト層の露光、表面からのＳｉエッチングによる凹部４０ａの形成を矢印の方向に行いレジスト層を除去する。次に、図１１（Ｂ）に示すように、裏面に第１絶縁層４１ａを形成し、レジスト層の形成、レジスト層の露光、裏面からのＳｉエッチングによる凹部４０ｂの形成を矢印の方向に行って、２つの凹部４０ａ、４０ｂが連通した貫通孔４０を形成し、レジスト層を除去する。
次に、表裏面の第１絶縁層４１ａに繋がるように、貫通孔４０の内部にも第１絶縁層４１ａを形成する。
この後の工程は、図３〜図７によって説明した製造方法Ａにおける第バリア層４２ａの形成工程（図４（Ｄ）及び先述の図４（Ｄ）弐冠する説明を参照。）に移行すればよい。
図１２は、本発明の実施の形態における、半導体チップの貫通配線に関連する寸法例を説明する図であり、図１２（Ａ）は平面図、図１２（Ｂ）は断面図（図７（Ｄ）の拡大図である。）である。
図１２に示した各部位の寸法は、例えば、シリコン基板（ウエハ）３０の厚さをｔ＝０．１ｍｍ〜０．１５ｍｍとし、貫通孔の直径をＲ＝５０μｍとすると、アスペクト比が２〜３である貫通孔を形成する必要がある。各部の寸法を例示すると、この貫通孔に対して、例えば、第１導電層の厚さｔ１＝１０μｍ、第２導電層の直径ｒ＝２０μｍ、第１絶絶層及び第２絶縁層の厚さｔ２＝２．４μｍ、第１バリア層及び第２バリア層の厚さｔ３＝０．１μｍ、表面絶縁層及び裏面絶縁層の厚さｔ４＝３μｍ、バンプ又はパッドの直径ｄ＝３０μｍである。
図１３は、本発明の実施の形態における、貫通配線を有するチップの積層によって構成される半導体装置の他の例の構造を説明する図あり、図１３（Ａ）は平面図、図１３（Ｂ）はＺ−Ｚ部の断面図、図１３（Ｃ）はＣ部近傍の拡大図（左端の貫通配線２０Ｂ−１に繋がる配線の断面を図示）である。
本実施の形態による半導体チップ１０Ａの構成は、図１に示した構成と同様であり、図１に示した構成と同様の貫通配線が形成されており、半導体チップ１０ＢのＳｉ基板３０の表面側に形成される素子及び配線回路層３１からＳｉ基板の裏面側に形成される再配線層３２、絶縁層３３までを貫通する貫通孔の内部に形成された貫通配線２０Ｂｊ（ｊ＝１、２、…、J（Ｊは整数）：図１３では１４行２０列のマトリックス状に配置される貫通配線が示され、Ｚ−Ｚ部の断面上の貫通配線２０Ｂ−１〜２０Ｂ−２０が示されている。）が形成されている。
図１３（Ｃ）に示すように、貫通配線２０Ｂ−１は、貫通孔の内部に形成された第１絶縁層４１ａ、第１バリア層４２ａ、第１導電層４３ａ、及び、第２絶縁層４１ｂ、第２バリア層４２ｂ、第２導電層４３ｂから構成されている。
第１導電層４３ａは、Ｓｉ基板３０の表面側に形成された配線４７ａ１によって電極パッド（これにはバンプ１２Ｂ−２及びバリアメタル１３が形成されている。）に、及び、Ｓｉ基板３０の裏面側に形成された配線４７ａ２によって電極パッド（これにはバリアメタル１３が形成されている。）に、それぞれ電気的に接続されている。
第２導電層４３ｂは、Ｓｉ基板３０の表面側に形成された電極パッド（これにはバンプ１２Ｂ−１、バリアメタル１３が形成されている）に、及び、Ｓｉ基板３０の裏面側に形成された電極パッド（これにはバリアメタル１３が形成されている。）に、それぞれ電気的に接続されている。
図１３（Ａ）、図１３（Ｂ）に示すように、本発明の半導体装置は、半導体チップ１０Ａ、１０Ｂ、１０Ｃが積層されており、半導体チップ１０Ａ、１０Ｂは、貫通配線２０Ａｉ、バンプ１２Ｂｍ（ｍ＝１、２、…、Ｍ（Ｍは整数））：図１３では、Ｚ−Ｚ部の断面上のバンプ１２Ｂ１〜１２Ｂ−９が示されている。）を介して電気的に接続され、アンダーフィル材１１によって接続部を保護すると共に、半導体チップ１０Ｂ、１０Ｃは、貫通配線２０Ｂｊ、バンプ１２Ｃｎ（ｎ＝１、２、…、Ｎ（Ｎは整数）：図１３では、Ｚ−Ｚ部の断面上のバンプ１２Ｃ−１〜１２Ｃ−９が示されている。）を介して電気的に接続され、半導体チップ１０Ｂ、１０Ｃの間は、周知のノーフローアンダフィル方式又はＮＣＰプロセスと呼ばれる方式によって封止されており、接続部を固定保護すると共に、３つの半導体チップ１０Ａ、１０Ｂ、１０Ｃを一体化させることによって構成されるＳｉＰである。
図１４は、本発明の実施の形態における、貫通配線を有するチップの積層によって構成される半導体装置の他の例の構造を説明する図であり、図１４（Ａ）は平面図、図１４（Ｂ）はＺ−Ｚ部の断面図、図１４（Ｃ）はＢ部近傍の拡大図（左端の貫通配線２０Ａ−１に繋がる配線の断面を図示）である。
図１４に示す、貫通配線を具備する半導体チップ及びこれを用いた半導体装置の構成は、図１に示す、貫通配線を具備する半導体チップ及びこれを用いた半導体装置の構成と基本的に同じであるので、相違点について以下説明する。
図１４に示す半導体チップ１０Ａには、その表面側に形成される素子及び配線回路形成領域３４を除いたチップ周辺部に、貫通配線２０Ａｉ（ｉ＝１、２、…、（６×２１＋１２×６））：図１４では、Ｚ−Ｚ部の断面上の貫通配線２０Ａ−１〜２０Ａ−６が示されている。）が形成されている。
図１４（Ｃ）に示すように、貫通配線２０Ａ−１は、貫通孔の内部に形成された第１絶縁層４１ａ、第１バリア層４２ａ、第１導電層４３ａ、及び、第２絶縁層４１ｂ、第２バリア層４２ｂ、第２導電層４３ｂから構成されている。
第１導電層４３ａは、Ｓｉ基板３０の表面側に形成された配線４７ａ１によって電極パッド（これにはバンプ１２Ａ−２が形成されたバリアメタル１３が形成されている。）に、及び、Ｓｉ基板３０の裏面側に形成された配線４７ａ２によって電極パッド（これにはバリアメタル１３が形成されている。）に、それぞれ電気的に接続されている。
第２導電層４３ｂは、Ｓｉ基板３０の表面側に形成された電極パッド（これにはバンプ１２Ａ−１が形成されたバリアメタル１３が形成されている。）に、及び、Ｓｉ基板３０の裏面側に形成された配線４７ｂ２によって電極パッド（これにはバリアメタル１３が形成されている。）に、それぞれ電気的に接続されている。
図１５は、本発明の実施の形態における、貫通配線を有するチップの積層によって構成される半導体装置の他の例の構造を説明する図であり、図１５（Ａ）は平面図、図１５（Ｂ）はＺ−Ｚ部の断面図、図１５（Ｃ）はＤ部近傍の拡大図（左端の貫通配線２０Ｂ−１に繋がる配線の断面を図示）である。
図１５に示す、貫通配線を具備する半導体チップ及びこれを用いた半導体装置の構成は、図１３に示す、貫通配線を具備する半導体チップ及びこれを用いた半導体装置の構成と基本的に同じであり、更に、半導体チップ１０Ａには、配線回路形成領域３４を除いたチップ周辺部に、貫通配線２０Ａｉが形成されており、図１５に示す半導体チップ１０Ａの構成は基本的に同じであるので、相違点について以下説明する。
図１５（Ｃ）に示すように、貫通配線２０Ｂ−１は、貫通孔の内部に形成された第１絶縁層４１ａ、第１バリア層４２ａ、第１導電層４３ａ、及び、第２絶縁層４１ｂ、第２バリア層４２ｂ、第２導電層４３ｂから構成されている。
第１導電層４３ａは、Ｓｉ基板３０の表面側に形成された配線４７ａ１によって電極パッド（これにはバンプ１２Ｂ−２が形成されたバリアメタル１３が形成されている。）に、及び、Ｓｉ基板３０の裏面側に形成された配線４７ａ２によって電極パッド（これにはバリアメタル１３が形成されている。）に、それぞれ電気的に接続されている。
第２導電層４３ｂは、Ｓｉ基板３０の表面側に形成された配線４７ｂ１によって電極パッド（これにはバンプ１２Ｂ−１が形成されたバリアメタル１３が形成されている。）に、及び、Ｓｉ基板３０の裏面側に形成された配線４７ｂ２によって電極パッド（これにはバリアメタル１３が形成されている。）に、それぞれ電気的に接続されている。
図１６は、本発明の実施の形態における、貫通配線を有するチップの積層によって構成される半導体装置の他の例の構造を説明する図であり、図１６（Ａ）は平面図、図１６（Ｂ）はＺ−Ｚ部の断面図である。
図１６に示す、貫通配線を具備する半導体チップ及びこれを用いた半導体装置の構成は、図１５に示す、貫通配線を具備する半導体チップ及びこれを用いた半導体装置の構成と基本的に同じであるので、相違点について以下説明する。
図１６に示す半導体チップ１０Ａ、１０Ｂには、素子及び配線回路形成領域３４を除いたチップ周辺部にそれぞれ、貫通配線２０Ａｉ、２０Ｂｉ（ｉ＝１、２、…、（４×１９＋１２×４））：図１６では、Ｚ−Ｚ部の断面上の貫通配線２０Ａ−１〜２０Ａ−４、及び、２０Ｂ−１〜２０Ｂ−４が示されている。）が形成されている。なお、図１６（Ｂ）に示すＢ部、Ｄ部の構成は、先の図で示したものと同じである。
図１７は、本発明の実施の形態における、貫通配線を有するチップの積層によって構成される半導体装置の他の例の構造を説明する図であり、図１７（Ａ）は平面図、図１７（Ｂ）はＺ−Ｚ部の断面図である。
図１７に示す、貫通配線を具備する半導体チップ及びこれを用いた半導体装置の構成は、図１６に示す、貫通配線を具備する半導体チップ及びこれを用いた半導体装置の構成と基本的に同じであるので、相違点について以下説明する。
図１７に示す半導体チップ１０Ａ、１０Ｂには、素子及び配線回路形成領域３４を除いたチップ周辺部にそれぞれ、貫通配線２０Ａｉ、２０Ｂｉ（ｉ＝１、２、…、（２×１７＋１２×２）：図１７では、Ｚ−Ｚ部の断面上の貫通配線２０Ａ−１〜２０Ａ−２、及び、２０Ｂ−１〜２０Ｂ−２が示されている。）が形成されている。なお、図１７（Ｂ）に示すＢ部、Ｄ部の構成は、先の図で示したものと同じである。
図１４〜図１７に示した半導体チップの、素子及び配線回路形成領域３４を除いたチップ周辺部に形成される貫通配線の数を、図を簡略とするために少数とした例を示している。貫通配線を構成する導電層に接続される電極パッドは、絶縁層を介して素子及び配線回路形成領域３４の基板外面にも形成することができるが、ここでは、素子及び配線回路形成領域３４の外部のチップ周辺部に貫通孔を形成し貫通配線を形成するものとして、素子及び配線回路形成領域３４の外部のチップ周辺部に形成可能な貫通孔の数を概算すると以下のようになる。
ここで、素子及び配線回路形成領域３４の辺長をＬ１、Ｌ２とし、（Ｌ１＋２Δ２）及び（Ｌ２＋２Δ１）を辺長とするチップを想定すると、貫通孔を形成可能な領域の面積は、｛（Ｌ１×Δ１＋Ｌ２×Δ２＋２×Δ１×Δ２）｝×２となる。また、断面が円形又は正方形の貫通孔の直径又は辺長をｄ（μｍ）とし、貫通孔の正方格子状の配列間隔を２ｄと仮定する。素子及び配線回路形成領域３４の外部のチップ周辺部に形成できる貫通孔の概算個数Ｎは、Ｎ＝２（Ｌ１×Δ１＋Ｌ２×Δ２＋２×Δ１×Δ２）／（２ｄ×２ｄ）となる。１つの貫通孔に、相互に独立した信号伝送の配線線路となる導電層を貫通配線としてｎ個形成するとすれば、合計ｎ×Ｎ個の信号伝送の配線線路を確保することができる。
例えば、Ｌ１＝Ｌ２＝５（ｍｍ）、Δ１＝Δ２＝０．５（ｍｍ）とし、ｄ＝５０（μｍ）と仮定すると、Ｎ＝１１００となる。絶縁層、バリア層、導電層の各厚さの合計が１０μｍｍ程度として、１つの貫通孔にｎ＝３個の貫通配線を形成するものとすれば合計３３００個の信号伝送の配線線路を確保することができる。
また、例えば、Ｌ１＝Ｌ２＝５（ｍｍ）、Δ１＝Δ２＝１（ｍｍ）、ｄ＝５０（μｍ）と仮定すると、Ｎ＝２４００となり、ｎ＝３とすると合計７２００個の信号伝送の配線線路を確保することができる。
このように、チップの周辺部に複数の貫通孔を形成し各貫通孔の内部に複数の貫通配線を形成する本実施の形態の場合には、素子及び配線回路形成領域３４の外部のチップ周辺部に、貫通孔を形成するために小面積の領域を確保することによって、十分な数の貫通配線を形成することができる。この場合、チップ寸法は領域３４より僅かに大きくなるだけであり、領域３４に貫通孔を形成しないので、領域３４に素子を形成するために大幅な設計変更が必要でない。また、従来のワイヤボンディングを前提とした電極パッドが形成された領域に、貫通孔を形成すればよいので、この領域に必要数の貫通孔を開口してこの内部に貫通配線を形成すればよいので、大幅な設計変更とはならない。
図１８、図１９、図２０はそれぞれ、本発明の実施の形態における、貫通配線の変形例の構造を説明する断面図（実際に開口させる貫通孔の中心軸又は実際には開口させない仮想的な貫通孔の中心軸に垂直な面による断面）である。
図１８（Ａ）に示す貫通配線の変形例では、図２に示す貫通配線の構成のように、第２バリア層４２ｂの内側を全て第２導電層４３ｂによって充填されずに、第２導電層４３ｂに貫通孔４０ｃが残っている。
図１８（Ｂ）に示す貫通配線の変形例は、正方形の断面をもつ貫通孔の内周に沿って形成された、中空四角柱状の第１絶縁層４１ａ１、中空四角柱状の第１バリア層４２ａ１、中空四角柱状の第１導電層４３ａ１、中空四角柱状の第２絶縁層４１ｂ１、中空四角柱状の正第２バリア層４２ｂ１、四角柱状の第２導電層４３ｂ１によって構成されている。
図１８（Ｃ）に示す貫通配線の変形例では、図８（Ｂ）に示す貫通配線の構成のように、第２バリア層４２ｂ１の内側を全て第２導電層４３ｂ１によって充填されずに、第２導電層４３ｂ１に貫通孔４０ｃが残っている。
図１８（Ａ）、図１８（Ｃ）に示す半導体チップを含むチップが複数積層されたＳｉＰは、インターポーザ基板に搭載され、絶縁性の樹脂によって封止されるので、図１８（Ａ）、図１８（Ｃ）に示す第２導電層４３ｂ、４３ｂ１の形成後に残される貫通孔４０ｃも樹脂で封止されることになる。
図１９、図２０に示す貫通配線の変形例は、実際に形成しない仮想的な貫通孔（仮想貫通孔）の内部の領域に各種の形状をもつ貫通孔を開口（形成）させて貫通配線を形成している例である。
図１９（Ａ）の左図では、円形の断面をもつ仮想貫通孔５０Ｈａの内部に、１/２円形状の貫通孔が２個形成され、各貫通孔の内側に、円柱を約１／２とした形状を全体としてもち、第１絶縁層４１ａ２、第１バリア層４２ａ２、第１導電層４３ａ２から構成される貫通配線が形成されている。
図１９（Ａ）の右図では、円形の断面をもつ仮想貫通孔５０Ｈａの内部に、円形の断面をもつ仮想貫通孔５０Ｈａの内部に、１／４円形状の貫通孔が４個形成され、各貫通孔の内側に、円柱を約１／４とした形状を全体としてもち、絶縁層４１ａ３、第１バリア層４２ａ３、第１導電層４３ａ３から構成される貫通配線が形成されている。
図１９（Ｂ）の左図では、長方形の断面をもつ仮想貫通孔５０Ｈｂの内部に、長方形の断面をもつ四角柱状の貫通孔が２個形成され、各貫通孔の内側に、全体として四角柱状の形状をもち、第１絶縁層４１ａ４、第１バリア層４２ａ４、第１導電層４３ａ４から構成される貫通配線が形成されている。
図１９（Ｂ）の右図では、正方形の断面をもつ仮想貫通孔５０Ｈｂの内部に、正方形の断面をもつ四角柱状の貫通孔が４個形成され、各貫通孔の内側に、全体として四角柱状の形状をもち、第１絶縁層４１ａ、第１バリア層４２ａ、第１導電層４３ａから構成される貫通配線が形成されている。
図１９（Ｃ）では、円形の断面をもつ仮想貫通孔５０Ｈａの内部に、全円形状の貫通孔が４個形成され、各貫通孔の内側に、全体として全円形状もち、絶縁層４１ａ、第１バリア層４２ａ、第１導電層４３ａから構成される貫通配線が形成されている。
図２０（Ａ）の左図では、円形の断面をもつ仮想貫通孔５０Ｈａの内部に、円柱を約１／２とした１／２円柱状の貫通孔を２個と、この２個の１／２貫通孔に囲まれるように配置される円柱状の１個の貫通孔とを形成し、１／２円柱状の貫通孔の内側に第１導電層４３ａ２、円柱状の貫通孔の内側に第２導電層４３ｂを形成している。
図２０（Ａ）の右図では、円形の断面をもつ仮想貫通孔５０Ｈａの内部に、円柱を約１／４とした１／４円柱状の貫通孔を４個と、この４個の１／４円柱状の貫通孔に囲まれるように配置される円柱状の１個の貫通孔とを形成し、１／４円柱状の貫通孔の内側に第１導電層４３ａ３、円柱状の貫通孔の内側に第２導電層４３ｂを形成している。
図２０（Ｂ）の左図では、正方形の断面をもつ仮想貫通孔５０Ｈｂの内部に、コ字形の断面をもつ柱状体の貫通孔を２個と、四角柱の１個の貫通孔とを形成し、柱状体の貫通孔の内側にコ字形の断面をもつ第１導電層４３ａ５、四角柱の貫通孔の内側に第２導電層４３ｂを形成している。
図２０（Ｂ）の右図では、正方形の断面をもつ仮想貫通孔５０Ｈｂの内部に、Ｌ字形の断面をもつ柱状体の貫通孔を４個と、四角柱の１個の貫通孔とを形成し、柱状体の貫通孔の内側にＬ字形の断面をもつ第１導電層４３ａ６、四角柱の貫通孔の内側に第２導電層４３ｂを形成している。
なお、図２０では、簡略化のために、第１絶縁層４１ａ２、４１ａ３、４１ａ５、４１ａ６、第１バリア層４２ａ２、４２ａ３、４２ａ５、４２ａ６は省略している。
以上説明した本実施の形態では、１つの貫通孔に複数の貫通配線を形成するので、基板の表面側から裏面側へ取り出す信号の数が増大しても、貫通孔の数を増やす必要がなく、チップ面積の増加を防ぐことができ、チップコストアップの抑制ができる。即ち、基板に形成する貫通孔の数を増大させることなく、信号伝送に必要な貫通配線を多数形成することができる。
例えば、互いに独立したＭ種類信号伝送を行うために、同じ開口径をもつ貫通孔を形成するものとして、Ｍ個の貫通孔を形成してこれら貫通孔の内側に貫通配線を１個だけ形成して、Ｍ種類信号伝送を可能とする従来技術と、本実施の形態において、例えば、Ｍ／２個の貫通孔を形成してこれら貫通孔の内側に貫通配線を２個形成して、Ｍ種類信号伝送を可能とする場合とを比較すると、本実施の形態では、従来技術における貫通孔の数の１／２を使用する構成となるので、貫通孔を形成するに必要な面積は従来技術の１／２となり、素子及び配線回路形成領域３４に貫通孔を形成する場合（図１、図１３を参照）では、特に、設計の自由度が高くなる。また、素子及び配線回路形成領域３４の外部に貫通孔を形成する場合には、従来技術よりもチップ面積を低減することができる。
また、貫通孔の径、貫通孔を形成するピッチを微細化させること、チップを薄型化させることは不必要であり、加工歩留り向上、品質向上に寄与することができる。
本実施の形態により１つの貫通孔に形成される複数の貫通配線は、種々の目的のために使用することができる。例えば、先述のように第１及び第２導電層を形成する場合、貫通孔内で外側に形成される第１導電層を電源線又はＧＮＤ線とし、内側に形成される第２導電層を信号線とすることによって、貫通配線が形成される貫通孔の間の距離が微細になった場合に問題となるクロストークノイズの対策に効果がある。さらに、隣接する貫通孔への電磁界の漏れを防止すると同時に、電気的なインピーダンスの安定化が可能となり高速信号伝送にも効果が現れる。
また、第１及び第２導電層をそれぞれ信号線として、第１及び第２導電層の間での差動（差分）信号を伝達することで、低電圧化、高速化、ノイズ耐性の向上が図れる。低電圧化は、低消費電力化以外にもクロックの立ち上がりが早くなるため高速化にもつながる。第１及び第２導電層の間の電位差で信号伝達するため、この電位差は基準電圧と無関係であり、電源線、ＧＮＤ線を流れる信号の揺れに対するノイズ耐性の向上も図れる。
また、第１導電層をＧＮＤ線、第２導電層を電源線とすることによって、電源線とＧＮＤ線との間の結合を強くさせ、電源特性の向上が望める。スイッチング時の電源の揺れを低減させることができ、デカップリングコンデンサの機能となる。いわゆる機能内蔵（例えば、コンデンサー内蔵）に通じる。また、第１導電層をＧＮＤ線、第２導電層を電源線とする貫通孔を、ＳｉＰにおいて下側に配置される半導体チップの外周部又はその内側に一定間隔で配置することによって、外部へのＥＭＩシールドの効果も生じる。
更に、貫通孔の内側に絶縁層を介在させて導電層を３以上の複数個形成する場合、これらの複数の導電層を、ＧＮＤ線とする貫通配線、信号伝送の配線線路（信号線）とする貫通配線とに分けて使用し、信号線とする貫通配線とＧＮＤ線とする貫通配線とが交互になるようにして、２つの信号線の間にＧＮＤ線が介在するようにして、信号線が極めて近接する場合に、クロストークノイズを低減させることができる。
以上、本発明を実施の形態について説明したが、本発明は、上述の実施の形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。
図１、図１３〜図１７に示す例では、半導体チップ１０Ａはこれに積層されている他の半導体チップ１０Ｂ、１０Ｃと大きさが異なっているが、半導体チップ１０Ａ、１０Ｂ、１０Ｃが同じ大きさであってもよい。この場合、サイドフィル方式を使用せず、周知のノーフローアンダフィル方式又はＮＣＰプロセスと呼ばれる方式を用いて、半導体チップの積層を行う。
図１３、図１５〜図１７の構成において、半導体チップ１０Ｂを半導体チップ１０Ａと１０Ｃとの間で貫通配線によって電気的に接続する例を示しているが、貫通配線が半導体チップ１０Ｂと同様に形成されている所望の数の半導体チップを、図１３、図１５〜図１７と同様にして、更に、半導体チップ１０Ｂと１０Ｃとの間に積層して貫通配線によって電気的に接続することができる。
言い換えると、複数の半導体チップが貫通配線によって電気的接続されて構成された半導体チップ積層体を、図１３、図１５〜図１７に示す半導体チップ１０Ｂと１０Ｃとの間に、配置して電気的に接続することができる。この場合、半導体チップ１０Ａに積層される複数の半導体チップは、半導体チップ１０Ａ以下の大きさの面積をもつことは言うまでもない。
また、チップのサイズ及び厚さ、貫通孔が形成されるチップの領域の位置及びその領域における貫通孔の数や配置、チップに形成される、電極パッド、バンプ電極等の数、貫通配線を構成する各層の厚さや面積、材質、製造方法等は、先述した例に限定されるものではなく、必要に応じて任意に所望のものに変更することができる。例えば、導電層を形成する材料としては、アルミニウム、タングステン、銅、銀、金等を使用することができる。また、導電層は、ＣＶＤ法、スパッタ法によっても形成することができる。更に、Ｓｉ等の基板に貫通孔又は凹部を、湿式エッチングによって形成することもできる。
以上説明したように、本発明は、貫通孔の数を増大させることなく、信号伝送に必要な貫通配線を多数形成することができる半導体装置及びその製造方法を提供することができる。
本発明の実施の形態における、貫通配線を有するチップの積層によって構成される半導体装置の構造を説明する、（Ａ）平面図、（Ｂ）Ｚ−Ｚ部の断面図、（Ｃ）Ａ部近傍の拡大図である。 同上、半導体チップの貫通配線の構造を説明する断面図である。 同上、半導体チップの貫通配線の製造方法を説明するフロー図である。 同上、半導体チップの貫通配線の製造方法Ａを説明する図（その１）である。 同上、半導体チップの貫通配線の製造方法Ａを説明する図（その２）である。 同上、半導体チップの貫通配線の製造方法Ａを説明する図（その３）である。 同上、半導体チップの貫通配線の製造方法Ａを説明する図（その４）である。 同上、半導体チップの貫通配線の製造方法Ｂを説明する図（その１）である。 同上、半導体チップの貫通配線の製造方法Ｂを説明する図（その２）である。 同上、半導体チップの貫通配線の製造方法Ｂを説明する図（その３）である。 同上、半導体チップの貫通配線の製造方法Ｃを説明する図である。 同上、半導体チップの貫通配線に関連する寸法例を説明する、（Ａ）平面図、（Ｂ）断面図である。 同上、貫通配線を有するチップの積層によって構成される半導体装置の他の例の構造を説明する、（Ａ）平面図、（Ｂ）Ｚ−Ｚ部の断面図、（Ｃ）Ｃ部近傍の拡大図である。 同上、貫通配線を有するチップの積層によって構成される半導体装置の他の例の構造を説明する、（Ａ）平面図、（Ｂ）Ｚ−Ｚ部の断面図、（Ｃ）Ｂ部近傍の拡大図である。 同上、貫通配線を有するチップの積層によって構成される半導体装置の他の例の構造を説明する、（Ａ）平面図、（Ｂ）Ｚ−Ｚ部の断面図、（Ｃ）Ｄ部近傍の拡大図である。 同上、貫通配線を有するチップの積層によって構成される半導体装置の他の例の構造を説明する、（Ａ）平面図、（Ｂ）Ｚ−Ｚ部の断面図である。 同上、貫通配線を有するチップの積層によって構成される半導体装置の他の例の構造を説明する、（Ａ）平面図、（Ｂ）Ｚ−Ｚ部の断面図である。 同上、貫通配線の変形例（その１）の構造を説明する断面図である。 同上、貫通配線の変形例（その２）の構造を説明する断面図である。 同上、貫通配線の変形例（その３）の構造を説明する断面図である。 従来技術における、貫通電極を説明する図である。 同上、貫通電極を説明する図である。 同上、貫通電極を説明する図である。 同上、貫通電極を説明する図である。
符号の説明
１０Ａ…導体チップ、１０Ｂ…半導体チップ、１０Ｃ…半導体チップ、
１２Ａｋ、１２Ｂｍ、１２Ｃｎ、１２Ａ−ｉ、１２Ｂ−ｉ、１２Ｃ−ｉ…バンプ、
1１…アンダーフィル材、1３…バリアメタル、１４…パッド及びバリアメタル、
２０Ａｉ、２０Ａ−ｉ、２０Ｂｉ、２０Ｂ−ｉ…貫通配線、３０…シリコン基板、
３１…素子及び配線回路層、３２…再配線層、３３…絶縁層、
３４…素子及び配線回路形成領域、４０…貫通孔、
４０ａ、４０ｂ、４５ａ、４５ｂ、４６ａ、４６ｂ…凹部、４０ｃ…貫通孔、
４１ａ、４１ａ１、４１ａ２、４１ａ３、４１ａ４…第１絶縁層、
４２ａ、４２ａ１、４２ａ２、４２ａ３、４２ａ４…第１バリア層、
４１ｂ、４１ｂ１…第２絶縁層、４２ｂ、４２ｂ１…第２バリア層、
４３ａ、４３ａ１、４３ａ２、４３ａ３、４３ａ４…第１導電層、
４３ａ５、４３ａ６…第１導電層、４３ｂ、４３ｂ１…第２導電層、
４４ａ１、４４ｂ１…バンプ、４４ａ２、４４ｂ２…バンプ(又はパッド)、
４５…レジスト層、７ａ１、４７ａ２、４７ｂ１、４７ｂ２…配線、４８…導体層、
４９ａ…表面絶縁層、４９ｂ…裏面絶縁層、５０Ｈａ、５０Ｈｂ…仮想貫通孔

Claims (8)

  1. 基板上に半導体チップが搭載されている半導体装置において、前記基板を貫通する貫通孔の内側に、前記半導体チップからの配線が複数個形成され、それらの貫通配線が前記基板の他面側に導出されている半導体装置。
  2. 前記複数の貫通配線を相互に電気的に絶縁する絶縁層が前記貫通孔に形成された、請求項１に記載の半導体装置。
  3. 前記複数の貫通配線が同心状に形成された、請求項１に記載の半導体装置。
  4. 前記貫通孔が前記基板の周辺部又はその内側に形成された、請求項１に記載の半導体装置。
  5. 前記基板が半導体チップに積層された半導体基板である、請求項１に記載の半導体装置。
  6. 前記半導体基板が複数個積層され、それらの各半導体基板に前記貫通孔と前記貫通配線がそれぞれ形成されている、請求項５に記載の半導体装置。
  7. 基板を貫通する貫通孔を形成する第１の工程と、
    前記貫通孔の内側に、電気的絶縁層を介在させて前記基板を貫通する複数の貫通配線
    を形成する第２の工程と
    を有する、半導体装置の製造方法。
  8. 前記第２の工程において、前記貫通孔の内周面にスルーホールメッキによって貫通配線を形成する、請求項７に記載の半導体チップの製造方法。
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