RU2207612C2 - Device for numeric control of electric drives, elrectronic switches, and alarms - Google Patents
Device for numeric control of electric drives, elrectronic switches, and alarms Download PDFInfo
- Publication number
- RU2207612C2 RU2207612C2 RU2001119626/09A RU2001119626A RU2207612C2 RU 2207612 C2 RU2207612 C2 RU 2207612C2 RU 2001119626/09 A RU2001119626/09 A RU 2001119626/09A RU 2001119626 A RU2001119626 A RU 2001119626A RU 2207612 C2 RU2207612 C2 RU 2207612C2
- Authority
- RU
- Russia
- Prior art keywords
- output
- input
- inputs
- outputs
- block
- Prior art date
Links
Images
Landscapes
- Logic Circuits (AREA)
Abstract
Description
Устройство относится к средствам управления и может применяться в системах управления технологическими объектами. The device relates to controls and can be used in control systems of technological objects.
Известно устройство, содержащее входной и выходной блоки, блоки оперативной памяти и синхронизации, адресные шины, генератор импульсов, программный блок, блок коммутации и вычисления, состоящий из трехвходового дешифратора, трех двухвходовых элементов И, элемента ИЛИ, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и управляемой ячейки памяти, командных шин, поступающих, как и адресные шины, с выходов программного блока [1]. A device is known that contains input and output blocks, RAM and synchronization blocks, address buses, a pulse generator, a program block, a switching and computing unit, consisting of a three-input decoder, three two-input AND elements, an OR element, an EXCLUSIVE OR element, and a controlled memory cell, command buses, arriving, like address buses, from the outputs of the software unit [1].
Недостатком данного устройства является относительно низкое быстродействие, большой объем ячеек памяти в программном блоке при реализации, например, процесса сравнения двоичных кодов. The disadvantage of this device is the relatively low speed, a large amount of memory cells in the program unit when implementing, for example, the process of comparing binary codes.
Наиболее технически близким является устройство, содержащее соединенные между собой определенным образом входной блок, принимающий сигналы от датчиков и формирующий определенный код на съем выходе, выходной блок для записи и хранения полученных значений кодов, поступающих из логических каналов многоканального операционного блока, а также из коммутационно-вычислительного блока, программный блок, где хранится программа работы устройства, блок оперативной памяти для хранения промежуточных результатов вычислений и других логических операций, блок синхронизации, обеспечивающий устойчивую работу всего устройства [2]. The most technically closest is a device that contains an input unit interconnected in a certain way that receives signals from sensors and generates a specific code for output output, an output unit for recording and storing the received code values coming from the logical channels of a multi-channel operating unit, as well as from switching a computational unit, a program unit where the program of the device’s operation is stored, a RAM unit for storing intermediate results of calculations and other logical options operations, synchronization unit, providing stable operation of the entire device [2].
К недостаткам этого устройства можно отнести большое число линий связи между блоками, большое количество входов-выходов в многоканальном операционном блоке и отсутствие возможности непосредственного поразрядного вычисления основных логических функций от более чем двух кодовых слов, что снижает быстродействие устройства, а также в невозможности сдвига разрядов двоичного кода, хранящегося непосредственно в логических каналах операционного блока. The disadvantages of this device include a large number of communication lines between the blocks, a large number of inputs and outputs in a multi-channel operating unit and the inability to directly bitwise calculate the basic logical functions of more than two codewords, which reduces the speed of the device, as well as the impossibility of shifting binary bits code stored directly in the logical channels of the operating unit.
Целью предлагаемого изобретения является сокращение числа линий связи в устройстве и входов-выходов в многоканальном операционном блоке, а также повышение быстродействия устройства. The aim of the invention is to reduce the number of communication lines in the device and inputs / outputs in a multi-channel operating unit, as well as improving the speed of the device.
С этой целью в устройство, содержащее входной блок, принимающий сигналы от датчиков и формирующий определенный код на своем выходе, выходной блок для записи значений кодов, поступающих из всех логических каналов в ячейки памяти и передачи их, через цифро-аналоговые преобразователи, на электроисполнительные механизмы, программный блок, блок оперативной памяти, блок синхронизации и коммутационно-вычислительный блок, состоящий из элемента И-ИЛИ, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, пяти элементов И, ячейки памяти, элементов ИЛИ и НЕ, первые входы двух И элемента И-ИЛИ соединены, соответственно с третьим и четвертым выходами дешифратора, а вторые входы подключены к выходу входного блока, соединенного первой и второй группами входов с группой информационных выходов объекта управления и с группой адресных выходов программного блока, а также к выходу блока оперативной памяти, выход элемента И- ИЛИ подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с определенным выходом программного блока, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ связан с первым входом третьего элемента И, соединенного выходом с управляющим входом ячейки памяти и управляемого сигналом с выхода блока синхронизации, а ее информационный вход связан с выходом элемента ИЛИ, второй вход которого подключен к выходу пятого элемента И, второй вход последнего соединен с определенной шиной программного блока, первый вход пятого элемента И подключен к выходу элемента НЕ, а вход последнего связан с вторым входом четвертого элемента И и с соответствующей шиной программного блока, первый вход четвертого элемента И подключен к инверсному выходу ячейки памяти, а его выход соединен с первым входом элемента ИЛИ, прямой выход ячейки памяти связан с информационными входами выходного блока и блока оперативной памяти, первые входы первого и второго элементов И подключены к первому и второму выходам дешифратора, их вторые входы объединены и связаны с соответствующим выходом блока синхронизации, а выходы соединены с соответствующими входами выходного блока и блока оперативной памяти, для управления записью информации, многоканальный операционный блок, содержащий восемь элементов И, триггер, элементы ИЛИ с первого по пятый, первый и второй дешифраторы, управляемую ячейку памяти и "n" параллельно работающих логических каналов, имеющих одинаковую структуру, каждый из которых содержит внутри самого себя элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый, второй и третий элементы И, первый и второй элементы ИЛИ, первый и второй счетные триггеры, при этом в каждом логическом канале многоканального операционного блока, выход логического элемента ИСКЛЮЧАЮЩЕЕ ИЛИ связан с первым входом первого элемента ИЛИ, второй вход которого подключен к первому входу первого элемента И и к выходу второго элемента И, а выход соединен с первым входом третьего элемента И, выход последнего связан со счетным входом первого счетного триггера, выход которого подключен к второму входу первого элемента И и к счетному входу второго счетного триггера, выход последнего соединен с первым входом второго элемента ИЛИ, второй вход которого подключен к выходу первого элемента И, при этом внутри многоканального операционного блока, выход первого элемента ИЛИ связан с вторыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ логических каналов, первый и второй входы первого элемента ИЛИ связаны соответственно с выходами первого и второго элементов И, причем два входа первого элемента И подключены к одному из выходов второго дешифратора и выходу третьего элемента ИЛИ, входы которого соединены с двумя соответствующими выходами первого дешифратора, первый вход второго элемента И связан с одним из входов третьего элемента ИЛИ и с определенным выходом первого дешифратора, второй вход второго элемента И подключен к выходу седьмого элемента И, первый и второй входы второго элемента ИЛИ подключены к выходам шестого и седьмого элементов И, а третий вход к выходу третьего элемента И, входы которого соединены с соответствующим выходом второго дешифратора и с логической "1", первые входы шестого и седьмого элементов И подключены к соответствующим выходам второго дешифратора, а вторые входы соответственно к прямому и инверсному выходам ячейки памяти, информационный вход которой соединен с выходом второго элемента ИЛИ последнего логического канала, а управляющий вход управляемой ячейки памяти связан с выходом четвертого элемента И, первый вход которого подключен, вместе с первыми входами вторых элементов И всех логических каналов, к соответствующему выходу первого дешифратора, второй вход четвертого элемента И, вместе с вторыми входами третьих элементов И всех логических каналов соединены с определенным выходом блока синхронизация, а третий вход четвертого элемента И связан с определенным выходом второго дешифратора, в многоканальном операционном блоке выход пятого элемента ИЛИ, соответствующие выходы первого дешифратора и инверсный выход второго счетного триггера последнего логического канала связаны с определенными входами коммутационно-вычислительного блока, работающего с одноразрядными переменными, в котором первые входы третьего и также четвертого И элемента И-ИЛИ подключены к определенным выходам первого дешифратора, а вторые входы связаны соответственно с выходом пятого элемента ИЛИ и с инверсным выходом второго счетного триггера последнего логического канала в многоканальном операционном блоке, входы первого и второго дешифраторов подключены к командным шинам программного блока, выход второго элемента ИЛИ первого логического канала соединен с вторым входом второго элемента И второго логического канала, выход второго элемента ИЛИ второго логического канала связан с вторым входом второго элемента И третьего логического канала и т.д. до последнего логического канала, второй вход второго элемента И первого логического канала подключен к выходу второго элемента ИЛИ многоканального операционного блока, где инверсный выход управляемой ячейки памяти соединен с соответствующим входом выходного блока, а управляющий и информационный входы триггера связаны соответственно с выходом пятого элемента И и с шиной, передающей младший разряд информационного кодового слова, в составе общих шин, входы восьмого элемента И соединены с соответствующими выходами первого дешифратора и блока синхронизации, а выход связан с первым входом четвертого элемента ИЛИ, выход последнего соединен с входами сброса в "0" вторых счетных триггеров всех логических каналов, входы пятого элемента И подключены к определенным выходам программного блока и блока синхронизации, а выход соединен с вторым входом четвертого элемента ИЛИ и с входами сброса в "0" первых счетных триггеров всех логических каналов, выход триггера связан с определенным входом первого дешифратора, еще один вход которого подключен к запирающему выходу второго дешифратора многоканального операционного блока, отличающееся тем, что в него введена система связи, охватывающая соответствующие блоки и содержащая первый и второй электронные ключи, общие шины, логический элемент, в многоканальный операционный блок введены шестой и седьмой элементы ИЛИ, элемент НЕ и электронный выключатель, а каждый логический канал дополнен четвертым элементом И, модулем сдвига разрядов (МСР) и модулем реализации логических функция (МРФ), модули MCР1 введены во все каналы, кроме первого и последнего, и реализуют логические функции (1) и (2), имеют шесть входов и два выхода, из которых первые входы модулей МСР1 всех логических каналов, кроме первого и последнего, объединены и связаны с выходом элемента НЕ, остальные входы модулей МСР1 соединены соответственно с двумя определенными выходами программного блока, с выходами двух первых счетных триггеров данного и последующего каналов, а выходы модуля MCP1 подключены соответственно к третьему и четвертому входам первых элементов ИЛИ данного и последующего канала, модуль МСР2 первого канала имеет шесть входов, три выхода, реализует булевы функции (3), (4), (5), два выхода модуля МСР2 связаны соответственно с третьим и четвертым входами первого элемента ИЛИ первого канала, а третий выход модуля МСР2 соединен с четвертым входом первого элемента ИЛИ второго логического канала, входы модуля МСР2 подключены соответственно к выходу элемента НЕ многоканального операционного блока, к двум определенным выходам программного блока и к выходам двух первых счетных триггеров первого и второго логических каналов, модуль МСР3 последнего логического канала имеет один выход, четыре входа, реализует булеву функцию (6), выход модуля МСР3 соединен с третьим входом первого элемента ИЛИ последнего канала, а входы МСР3 связаны соответственно с выходом элемента НЕ многоканального операционного блока, с одним из выходов программного блока и с выходом первого счетного триггера последнего логического канала, модули МРФ в каждом логическом канале реализуют одинаковые булевы функции (7), входы модуля МРФ в каждом логическом канале подключены соответственно к выходам первого и второго счетных триггеров внутри каждого логического канала и к двум определенным выходам программного блока, а выходы модулей MРФ являются выходами соответствующих логических каналов и соединены в многоканальном операционном блоке с входами пятого элемента ИЛИ и с входами информации электронного выключателя, управляющий вход которого объединен с входом элемента НЕ и связан с выходом седьмого элемента ИЛИ, два входа которого и два входа шестого элемента ИЛИ подключены к соответствующим четырем выходам первого дешифратора, выход шестого элемента ИЛИ соединен с первыми входами четвертых элементов И в каждом логическом канале, вторые входы четвертых элементов И каждого логического канала, вместе с информационными выходами электронного выключателя связаны с общими шинами системы связи, а выходы четвертых элементов И в каждом логическом канале соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, общие шины также подключены к выходам первого и второго электронных ключей и к многоразрядным входам блока оперативной памяти и выходного блока, входы первого и второго электронных ключей связаны с многоразрядными выходами входного блока и блока оперативной памяти, управляющие входы первого и второго электронных ключей, блока оперативной памяти и выходного блока соединены с соответствующими выходами логического элемента, три входа которого объединены с соответствующими тремя входами первого дешифратора многоканального операционного блока и связаны с определенными выходами программного блока, шестые входы модулей МСР1 и МСР2 и четвертый вход модуля МСР3 объединены и связаны с определенным выходом е6 дешифратора 8 в блоке 7.To this end, an output unit for recording the values of codes coming from all logical channels to memory cells and transmitting them, through digital-to-analog converters, to electrical actuating mechanisms, into a device containing an input unit that receives signals from sensors and generates a specific code at its output , program block, random access memory block, synchronization block and switching and computing unit, consisting of an AND-OR element, an EXCLUSIVE OR element, five AND elements, a memory cell, OR and NOT elements, the first inputs of two The AND-OR element is connected, respectively, to the third and fourth outputs of the decoder, and the second inputs are connected to the output of the input block connected by the first and second groups of inputs to the group of information outputs of the control object and to the group of address outputs of the program block, as well as to the output of the RAM block , the output of the AND- OR element is connected to the first input of the EXCLUSIVE OR element, the second input of which is connected to a specific output of the program unit, the output of the EXCLUSIVE OR element is connected to the first input of the third element nta And, connected by the output to the control input of the memory cell and controlled by the signal from the output of the synchronization unit, and its information input is connected to the output of the OR element, the second input of which is connected to the output of the fifth AND element, the second input of the last is connected to a certain bus of the program unit, the first input the fifth element And is connected to the output of the element NOT, and the input of the last is connected to the second input of the fourth element And and with the corresponding bus of the program unit, the first input of the fourth element And is connected to the inverse output of the cell memory, and its output is connected to the first input of the OR element, the direct output of the memory cell is connected to the information inputs of the output block and the RAM block, the first inputs of the first and second elements AND are connected to the first and second outputs of the decoder, their second inputs are combined and connected to the corresponding output of the synchronization unit, and the outputs are connected to the corresponding inputs of the output unit and the random access memory block, to control the recording of information, a multi-channel operating unit containing eight AND elements, trig er, first to fifth OR elements, first and second decoders, a controlled memory cell and "n" parallel logical channels having the same structure, each of which contains an EXCLUSIVE OR element inside itself, the first, second and third AND elements, the first and the second OR element, the first and second counting triggers, while in each logical channel of the multichannel operational block, the output of the EXCLUSIVE OR logic element is connected to the first input of the first OR element, the second input of which is connected to the first the first element And to the output of the second element And, and the output is connected to the first input of the third element And, the output of the last is connected to the counting input of the first counting trigger, the output of which is connected to the second input of the first element And to the counting input of the second counting trigger, the output of the last connected to the first input of the second OR element, the second input of which is connected to the output of the first AND element, while inside the multi-channel operating unit, the output of the first OR element is connected to the second inputs of the elements EXCLUSIVE OR logs channels, the first and second inputs of the first OR element are connected respectively with the outputs of the first and second AND elements, and the two inputs of the first AND element are connected to one of the outputs of the second decoder and the output of the third OR element, the inputs of which are connected to two corresponding outputs of the first decoder, the first the input of the second element And is connected with one of the inputs of the third element OR and with a specific output of the first decoder, the second input of the second element And is connected to the output of the seventh element And, the first and second inputs are of the first OR element connected to the outputs of the sixth and seventh AND elements, and the third input to the output of the third AND element, the inputs of which are connected to the corresponding output of the second decoder and from logic “1”, the first inputs of the sixth and seventh AND elements are connected to the corresponding outputs of the second decoder, and the second inputs, respectively, to the direct and inverse outputs of the memory cell, the information input of which is connected to the output of the second OR element of the last logical channel, and the control input of the controlled memory cell is connected to the output ohm of the fourth AND element, the first input of which is connected, together with the first inputs of the second elements AND of all logical channels, to the corresponding output of the first decoder, the second input of the fourth element And, together with the second inputs of the third elements AND of all logical channels, are connected to a specific output of the synchronization block, and the third input of the fourth AND element is associated with a specific output of the second decoder, in the multi-channel operation unit, the output of the fifth OR element, the corresponding outputs of the first decoder and inverse to the course of the second counting trigger of the last logical channel is associated with certain inputs of the switching and computing unit working with single-bit variables, in which the first inputs of the third and also fourth AND elements of an AND-OR are connected to certain outputs of the first decoder, and the second inputs are connected respectively with the output of the fifth element OR and with the inverse output of the second counting trigger of the last logical channel in the multi-channel operating unit, the inputs of the first and second decoders are connected to the command to the program block buses, the output of the second OR element of the first logical channel is connected to the second input of the second AND element of the second logical channel, the output of the second OR element of the second logical channel is connected to the second input of the second AND element of the third logical channel, etc. to the last logical channel, the second input of the second AND element of the first logical channel is connected to the output of the second OR element of the multichannel operational unit, where the inverse output of the managed memory cell is connected to the corresponding input of the output unit, and the control and information inputs of the trigger are connected respectively to the output of the fifth element And and with a bus transmitting the least significant bit of the information code word, as part of common buses, the inputs of the eighth element And are connected to the corresponding outputs of the first decoder synchronization unit, and the output is connected to the first input of the fourth OR element, the output of the latter is connected to the reset inputs at "0" of the second counting triggers of all logical channels, the inputs of the fifth AND element are connected to certain outputs of the program unit and the synchronization unit, and the output is connected to the second input of the fourth OR element and with reset inputs to "0" of the first countable triggers of all logical channels, the trigger output is associated with a specific input of the first decoder, another input of which is connected to the locking output of the second decoder An ora of a multi-channel operating unit, characterized in that a communication system is inserted into it, covering the corresponding units and containing the first and second electronic keys, common buses, a logic element, the sixth and seventh OR elements, the NOT element and the electronic switch are inserted into the multi-channel operating unit, and each logical channel is supplemented by a fourth AND element, a bit shift module (MCP) and a logical function implementation module (MFF), MCP1 modules are inserted into all channels except the first and last, and implement logical functions and (1) and (2), have six inputs and two outputs, of which the first inputs of the MCP1 modules of all logical channels, except the first and last, are combined and connected to the output of the element NOT, the remaining inputs of the MCP1 modules are connected respectively to two specific program outputs unit, with the outputs of the first two counting triggers of this and subsequent channels, and the outputs of the MCP1 module are connected respectively to the third and fourth inputs of the first elements OR of this and subsequent channel, the MCP2 module of the first channel has six inputs, three outputs, loses Boolean functions (3), (4), (5), two outputs of the MCP2 module are connected respectively to the third and fourth inputs of the first OR element of the first channel, and the third output of the MCP2 module is connected to the fourth input of the first OR element of the second logical channel, module inputs MCP2 are connected respectively to the output of an element of NOT a multi-channel operating unit, to two specific outputs of the program unit and to the outputs of the first two countable triggers of the first and second logical channels, the MCP3 module of the last logical channel has one output, four e of the input, implements the Boolean function (6), the output of the MCP3 module is connected to the third input of the first OR element of the last channel, and the MCP3 inputs are connected respectively to the output of the NOT element of the multichannel operational unit, to one of the outputs of the program unit and to the output of the first counting trigger of the last logical the channel, the МРФ modules in each logical channel implement the same Boolean functions (7), the inputs of the МРФ module in each logical channel are connected respectively to the outputs of the first and second counting triggers inside each logical channel and to two specific outputs of the program unit, and the outputs of the modules of the RFM are outputs of the corresponding logical channels and are connected in the multi-channel operating unit with the inputs of the fifth OR element and with the information inputs of the electronic switch, the control input of which is combined with the input of the element NOT and connected to the output of the seventh OR element, two inputs of which and two inputs of the sixth OR element are connected to the corresponding four outputs of the first decoder, the output of the sixth OR element is connected to the first inputs of the fourth of the AND elements in each logical channel, the second inputs of the fourth AND elements of each logical channel, together with the information outputs of the electronic switch, are connected to the common buses of the communication system, and the outputs of the fourth AND elements in each logical channel are connected to the first inputs of the EXCLUSIVE OR elements, the common buses are also connected to the outputs of the first and second electronic keys and to the multi-bit inputs of the RAM block and the output block, the inputs of the first and second electronic keys are connected to multi-bit outputs the input block and the RAM block, the control inputs of the first and second electronic keys, the RAM block and the output block are connected to the corresponding outputs of the logic element, the three inputs of which are combined with the corresponding three inputs of the first decoder of the multichannel operational block and are associated with certain outputs of the program block, sixth the inputs of the modules MCP1 and MCP2 and the fourth input of the module MCP3 are combined and connected to a specific output e 6 of the decoder 8 in block 7.
Устройство состоит из изображенных на фиг.1 входного блока 1, одна группа входов которого подключена к дискретным датчикам и источникам двоичного кода (на схеме не показаны) Х1...ХR, а вторая группа входов соединена с адресными шинами С12...Сj, связанными с коммутационно-вычислительным блоком 2, подключенным к блоку оперативной памяти 3, выходному блоку 4, блоку программ 5 и блоку синхронизации 6, выход которого соединен с многоканальным операционным блоком 7, содержащим первый и второй дешифраторы 8 и 9, последний связан с первым входом первого элемента И 10, подключенным вторым входом к выходу третьего элемента ИЛИ 11, соединенному своим входом с первым входом второго элемента И 12, подключенному вторым входом, через второй элемент ИЛИ 13 к третьему элементу И 14, а выходом к первому элементу ИЛИ 15, выход которого связан с соответствующими входами всех логических каналов из "n", пятый элемент ИЛИ 16, управляемую ячейку памяти 17, шестой элемент И 18, седьмой элемент И 19, четвертый элемент И 20, пятый элемент И 21, четвертый элемент ИЛИ 22, восьмой элемент И 72, триггер 73, шестой элемент ИЛИ 74, седьмой элемент ИЛИ 75, элемент НЕ 76, электронный выключатель 77, и изображенных на фиг. 11 общих шин 80, логического элемента 81, два выхода которого связаны с первым электронным ключом 82 и вторым электронным ключом 83 и управляют их работой, а два других выхода логического элемента 81 соединены с соответствующими входами блока оперативной памяти и выходного блока е5... е8, D1...D3 - выходы дешифраторов соответственно 8 и 9.The device consists of the
Два выхода элемента 81, связанных с входами ключей 82 и 83, обозначены через е1 и е2 соответственно, а два других выхода элемента 81, связанных с блоками 3 и 4, обозначены соответственно через е3 и е4. Значения сигналов е1...е4 на выходе элемента 81 аналогичны значениям сигналов е1...е4 на выходах дешифратора 8 в блоке 7 соответственно. Одновременно активизируется только один сигнал. Two outputs of the
Электронный выключатель 77 в блоке 7, ключи 82 и 83, элемент 81 и общие шины 80 введены для организации обмена информацией по общим шинам 80, между блоками 1, 3, 4 и блоком 7 в обе стороны. При активизации сигнала е1 соответственно на выходах элемента 81 и дешифратора 8 блока 7, ключ 82 пропускает значение кода Q1...Qn с выходов входного блока 1 на входы логических каналов в блоке 7 по общим шинам 80. При этом выходы (сигналы) е2... е4 не активизированы, выключатель 77 в блоке 7 и ключ 83 закрыты и на их выходах присутствует высокий импеданс сопротивления. В случае активизации сигнала (выходов) е2 ключ 83 пропускает код Р1...Pn с выходов блока 3 на входы логических каналов в блоке 7 по общим шинам 80. При этом ключ 82 и выключатель 77 в блоке 7 закрыты и на их выходах имеется высокий импеданс сопротивления. При активизации е3, либо е4 активизируется выход элемента ИЛИ 75 и выключатель 77 в блоке 7 пропускает значение кода B1...Вn с выходов логических каналов на ряды ячеек памяти соответственно в блок 3, либо в блок 4, а на выходах ключей 82 и 83 присутствует высокий импеданс сопротивления.An electronic switch 77 in block 7,
С1. . .С11, С'...С''' - командные сигналы (шины), управляющие блоками 2, 7. C1. . .С11, С '... С' '' - command signals (buses), controlling
С12. . . Сj - адресные команды (шины), определяющие адреса источников и приемников информации в блоках 1, 3, 4, идут с выходов блока 5. C12. . . Сj - address commands (buses) that determine the addresses of sources and receivers of information in
Хк+1. . . ХR - входные дискретные сигналы от датчиков (кнопки, путевые выключатели и т.д.). В1...Вn - выходы логических каналов.X to + 1 . . . X R - discrete input signals from sensors (buttons, directional switches, etc.). B1 ... B n - outputs of logical channels.
Х1. .. Хn,...,Хm...Хк - многоразрядные двоичные коды (сигналы), например с аналого-цифровых преобразователей, где левые разряды являются младшими. Т1...Тn+1 -информационные данные на общих шинах 80.X 1 . .. X n , ..., X m ... X k - multi-bit binary codes (signals), for example, from analog-to-digital converters, where the left bits are the least significant. T1 ... T n + 1 -information data on shared
Входы блоков, каналов и элементов указаны входящими стрелками. The inputs of blocks, channels, and elements are indicated by incoming arrows.
На фиг. 2 изображена структура логических каналов, входящих в многоканальный операционный блок 7. Каждый из "n" логических каналов состоит из четвертого элемента И 23, связанного выходом с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 24, выход которого соединен с первым входом первого элемента ИЛИ 25, второй вход последнего подключен к первому входу первого элемента И 26 и выходу второго элемента И 27, а выход соединен с входом третьего элемента И 28, выход которого связан с счетным входом первого счетного триггера 29, выход которого связан со счетным входом второго счетного триггера 30, к выходу последнего подключен первый вход второго элемента ИЛИ 31, второй вход этого элемента связан с выходом элемента И 26, модуля сдвига разрядов двоичного кода МСР2 для первого канала, модуля сдвига разрядов МСР3 для последнего канала и модулей сдвига разрядов МСР1 для остальных каналов, модуля реализуемой функции МРФ для вычисления различных логических функций поразрядно от двух или трех кодов, поочередно подаваемых на входы логических каналов. In FIG. 2 shows the structure of the logical channels included in the multi-channel operating unit 7. Each of the "n" logical channels consists of a fourth AND 23 element connected by an output to the first input of an EXCLUSIVE OR 24 element, the output of which is connected to the first input of the
Пример входного блока 1 представлен на фиг.3 и содержит ряд электронных ключей 32, на входы которых поступают разряды двоичных кодов Х1...Хn,..., Хm. . .Хк и которые поочередно, по соответствующему сигналу первого дешифратора 33, пропускают определенный двоичный код на выходы Q1...Qn в зависимости от значений адресных команд С12...Се, элементы И 34, на первые входы которых поступают биты информационных сигналов Хк+1...XR, вторые входы элементов И 34 подключены к выходам второго дешифратора 35 и в зависимости от значений адресных команд Се+1...Cj, при помощи активизации определенного выхода дешифратора 35, соответствующий бит информации появляется на выходе элемента ИЛИ 36.An example of an
Пример коммутационно-вычислительного блока 2 представлен на фиг.4. Он состоит из дешифратора 37, подключенного входами к блоку программ 5, первыми двумя выходами дешифратор 37 соединен с входами первого и второго элементов И 38 и И 39, а вторыми двумя выходами к входам элемента 2-2-2-2И-4ИЛИ 40, выход которого соединен с входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 41, выход последнего связан с входом третьего элемента И 42, подключенного выходом к управляющему входу ячейки памяти 43, информационный вход которой соединен с выходом элемента ИЛИ 44, первый вход этого элемента связан с выходом четвертого элемента И 45, а второй вход подключен к выходу пятого элемента И 46, первый вход которого соединен с выходом элемента НЕ 47. An example of a switching and
Пример блока оперативной памяти 3 представлен на фиг.5, и он содержит ряды ячеек памяти 48, в один из этих рядов ячеек памяти записываются значения двоичного кода Т1...Тn, поступающие с выходов модулей МPФ, через выключатель 77, блока 7, по импульсу d2 и команде е3, поступающих на входы элемента И 70, из блоков 6 и 7 и выхода элемента 81, формируя импульс разрешения записи в ряды ячеек памяти 48. Считывание двоичного кода с выходов одного из рядов ячеек памяти 48 осуществляется электронными ключами 50 по команде с выхода дешифратора 49, в зависимости от значений адресов С12...Се, ряд однобитовых ячеек памяти 51, куда записываются результаты промежуточных вычислений булевых функций в блоке 2, по команде из блока 2 и по адресу, определяемому выходом второго дешифратора 52 в соответствии с адресными командами Се+1...Cj, считывание из ячеек памяти 51 происходит, через элементы И 53 и элемент ИЛИ 54, по адресу, определяемому выходом второго дешифратора 52. Запись и считывание происходит на разных тактах.An example of a random
Пример структуры выходного блока 4 представлен на фиг.6, он состоит из рядов ячеек памяти 55, куда записываются значения двоичных кодов с выходов модулей МРФ логических каналов, через выключатель 77 Блока 7, по команде с выхода элемента И 71, на вход которого поступают d2 и е4 из блока 6 и элемента 81 и по адресам, определяемым выходами дешифратора 56, значения В'1... В'n на выходах рядов ячеек памяти 55 могут поступать на входы цифроаналоговых преобразователей и далее в виде аналоговых сигналов, например на входы электроисполнительных механизмов, из ряда ячеек памяти 57, в которые записываются результаты вычислений булевых функций в виде бит информации из блока 2 по команде F2, также из блока 2 и по адресу, определяемому выходом второго дешифратора 58, в зависимости от значений Се+1...Сj.An example of the structure of the
Пример структуры программного блока 5 представлен на фиг.7, он содержит счетчик импульсов 59, на вход которого поступают импульсы с определенного выхода блока синхронизации 6, дешифратора 60, связанного выходами с входами ППЗУ 61, откуда считываются командные и адресные сигналы С1...Cj, причем выходы счетчика 59 подключены к входам дешифратора 60. Считывание происходит по тактам известным способом. An example of the structure of the program unit 5 is shown in Fig. 7; it contains a
Пример блока синхронизации 6 представлен на фиг.8, он содержит первый счетный триггер 62, подключенный прямым выходом к элементу И 63, а инверсным выходом к первым входам элементов И 64 и И 65, второй вход последнего подключен к выходу элемента И 66, входы которого связаны с прямым выходом второго счетного триггера 67 и с выходом инвертора 68, вход последнего вместе с входом триггера 62 подключены к генератору прямоугольных импульсов 69. Работа блока 6 поясняется диаграммами на фиг.9 и 10. An example of a synchronization unit 6 is shown in Fig. 8, it contains a
В блоке 7 нижний выход дешифратора 9 есть инверсия выхода D2. In block 7, the lower output of the decoder 9 is the inverse of the output D2.
Оговоримся, что все триггеры и ячейки памяти срабатывают по заднему фронту импульсов, поступающих на их управляющие или счетные входы, и перед началом работы устройства сброшены в "0". We make a reservation that all the triggers and memory cells are triggered on the trailing edge of the pulses arriving at their control or counting inputs, and before the device starts to work, they are reset to "0".
Принцип работы блока 2 известен, он состоит в реализации булевых функций И, ИЛИ, НЕ, при С3=0 и функции ИСКЛЮЧАЮЩЕЕ ИЛИ, при С3=1, последовательно по тактам, а также в управлении соответствующими процессами в блоках 3 и 4. Под активизацией выхода или сигнала подразумевается появление логической "1". The principle of operation of
Работа устройства состоит в вычислении булевых функций но битам в блоке 2, с одновременной реализацией операций с многоразрядными двоичными кодами в блоке 7, и при необходимости устройство обеспечивает совместную работу блоков 2 и 7, например в случае сравнения двух двоичных кодов. Устройство работает по тактам, сформированным в блоке 5. The operation of the device consists in calculating Boolean functions but the bits in
Работу устройства поясним на нескольких примерах. We explain the operation of the device with a few examples.
Сравним два двоичных числа A1 и А2, при A1=A2 и для примера число А1 равно числу А2 и оба выражены двоичным кодом 11001011. Допустим, число А1 находится в блоке 1 в виде Х1...Хn, где n=8, а число А2 хранится в блоке оперативной памяти 3 в значениях Р1......Рn, где n=8, и блок 7 имеет восемь логических каналов. Равенство чисел определим методом алгебраического сложения числа А1 и отрицательного числа А2, представленного в дополнительном коде, т. е. инвертировав его и прибавив "1" к младшему разряду. Примем, что
На первом такте значения X1...Х8, при соответствующих значениях С12...Се и е1=1, поступят в виде Т1...Т8 на входы элементов 23 всех каналов, из блока 1 в блок 7, далее под действием команд С9...С11, дешифратор 8 блока 7 активизирует выход е1 и число А1, через элементы 23 всех каналов при активизации выхода элемента ИЛИ 74, поступит на входы элементов 24 и при D1=0, е2= 0, d1=1, значение числа А1 запишется в счетные триггеры 29, т.к. К1=0 и К2= 0. At the first clock cycle, the values of X1 ... X8, with the corresponding values of C12 ... Ce and e1 = 1, will arrive in the form of T1 ... T8 at the inputs of the
На втором такте, при соответствующих сигналах С12...Се и е2=1 в блоке 3 активизируется верхний выход дешифратора 49 и число А2 в виде значений Р1... Pn, с выхода электронного ключа 50 поступает на входы элемента 23 всех каналов блока 7 и при е2=1, D1=1, е1=0, К1=0 и К2=0, значение инверсии числа А2 поступает на счетные входы счетных триггеров 29 всех каналов в третьей четверти такта при d1= 1 и реализуется поразрядно функция ИСКЛЮЧАЮЩЕЕ ИЛИ для чисел А1 и
На третьем такте, для окончания перевода числа А2 в дополнительный код, под действием команд С7...С11 активизируется выход D1 и выход е5, дешифраторов 9 и 8 блока 7 и логическая "1" с выхода элемента 14, через элементы ИЛИ 13 и И 27 первого канала поступит на второй и первый входы элементов ИЛИ 25 и И 26, на второй вход последнего поступает "1" с выхода триггера 29, при этом логическая "1" с выхода элемента И 26, через элемент ИЛИ 31 первого канала появится на входе элемента И 27 второго канала и далее, через элементы И 27, И 26 и ИЛИ 31 последующих каналов, указанная логическая "1" появится на выходах элементов ИЛИ 31 всех каналов блока 7, и в третьей четверти такта при импульсе d1, все счетные триггеры 29 всех каналов переключатся в состояние логического "0" на выходе, т.е. мы получили результат разности двух равных чисел, при этом триггеры 30 всех каналов переключились в состояние "1" и произошла запись информации с выхода триггера 30 последнего канала в ячейку памяти 17, по сигналу с выхода элемента И 20 блока 7. At the third step, to complete the translation of the number A2 into the additional code, the C1 ... C11 commands activate output D1 and output e5, decoders 9 and 8 of block 7 and logical "1" from the output of element 14, via OR 13 and AND 27 of the first channel will go to the second and first inputs of the elements OR 25 and AND 26, the second input of the last receives "1" from the output of the
На четвертом такте при С'=1 логический "0" с выхода элемента ИЛИ 16, при соответствующих сигналах С9...С11 по команде е6 с выхода дешифратора 8 блока 7, поступает, через элемент 40 на вход элемента 41 блока 2, где инвертируется при С1=1 и затем в третьей четверти такта, когда d1=1 и С2=1, а С3=0, единичное значение сигнала с выхода элемента ИЛИ 44 запишется в ячейку памяти 43 по команде с выхода элемента И 42. On the fourth step, with C '= 1, the logical "0" from the output of the OR element 16, with the corresponding signals C9 ... C11, by the command e6 from the output of the decoder 8 of block 7, is passed through
На пятом такте логическая "1" с выхода ячейки 43 при определенных командах С4...С6, активизации нижнего выхода дешифратора 37 блока 2 и выхода элемента И 39, в момент d2=1, запишется в определенную значениями Се+1...Сj ячейку памяти 57 выходного блока 4, как информация о том, что А1=А2.On the fifth step, the logical "1" from the output of
Рассмотрим второй пример, когда А1<А2 и А1= 11001011, а А2 равно 10011011. Учтем, что выход
На первом такте по аналогии с первым примером число А1 записывается в счетные триггеры 29 по разрядам в каждый канал блока 7. At the first clock, by analogy with the first example, the number A1 is recorded in the counting flip-
На втором такте при е1=1, D1=1 инверсия числа А2, т.е. 01100100 поступает на входы элементов И 28 и по импульсу d1=1, в третьей четверти такта, единичные значения разрядов числа
На третьем такте по сигналам D1 и е5 логическая "1", через элементы И 14, ИЛИ 13 и И 27 первого канала поступает на второй и первый входы элементов ИЛИ 25 и И 26 первого канала и с выхода последнего элемента И 26, через элемент ИЛИ 31 логическая "1" поступает на вход элемента 27 второго канала и далее на входы элементов ИЛИ 25 и И 26, с выхода элемента ИЛИ 31 логическая "1", как результат переноса, о котором говорилось выше (на втором такте), поступила на вход элемента И 27 третьего канала и далее на входы элементов И 28 и И 26, с выхода последнего элемента логическая "1", через элемент ИЛИ 31 поступает на вход элемента И 27 четвертого канала и затем на входы И 26 и И 28, далее перенос не проходит, т.к. на выходах триггеров 29 и 30 логические нули. Таким образом элементы И 26 и ИЛИ 31 обеспечивают сквозной перенос из канала (разряда) в канал (разряд), когда перенос имеется, затем в третьей четверти такта при d1=1 происходит изменение состояний триггеров 29 в первых четырех каналах и на выходах всех триггеров 29 всех каналов устанавливается результат алгебраической суммы А1+/-А2/ в дополнительном коде 01011111, одновременно по сигналу с выхода элемента 20 произойдет запись информации (0) с выхода триггера 30 последнего канала, через элемент ИЛИ 31 в ячейку памяти 17 блока 7, при этом нулевое значение выхода триггера 30 показывает, что А1<А2 и получен результат алгебраической суммы А1+/-А2/ в дополнительном коде. На этом же такте в блоке 2, при С1=1, С2=1, С3...С6, равных "0", через элементы И 46 и ИЛИ 44 на информационный вход ячейки 43 поступает логическая "1", которая при нулевых выходах дешифратора 37 записывается в ячейку 43 по сигналу, поступающему с выхода элемента 41, через элемент И 42 на управляющий вход ячейки 43, при d1=1. On the third step, according to the signals D1 and e5, the logical “1”, through the elements AND 14, OR 13 and AND 27 of the first channel, enters the second and first inputs of the elements OR 25 and AND 26 of the first channel and from the output of the last element And 26, through the
На четвертом такте по сигналу с выхода дешифратора 8 блока 7, е7=1, значение L2= 1, с инверсного выхода триггера 30 последнего канала поступает на выход элемента 40 блока 2 и затем при С1=1 на выходе элемента 41 находится "0" и значение ячейки памяти 43 не меняется, оставаясь "1". At the fourth step, according to the signal from the output of the decoder 8 of block 7, е7 = 1, the value L2 = 1, from the inverse output of the
На пятом такте при С'=1 значение L1=1 с выхода элемента ИЛИ 16, при е6=1 поступит, через элемент 40, на вход элемента 41 и при С1=1 на выходе последнего будет "0" и единичное значение ячейки 43 не изменится, мы получили результат вычисления функции L2•L1, подтверждающий, что А1<А2. On the fifth step, with C '= 1, the value L1 = 1 from the output of the OR element 16, with e6 = 1, through
На шестом такте результат вычисления функции L2•L1 с выхода ячейки 43 блока 2 при соответствующей команде с выхода дешифратора 37 и при d2=1, т.е. во второй четверти такта, по команде с выхода элемента И 39 запишется в выходной блок 4, в одну из ячеек, памяти по адресу Се+1...Сj.At the sixth step, the result of calculating the function L2 • L1 from the output of
Дальше следовало бы описанным выше образом в блоке 2 вычислить функцию
Вернемся к третьему такту, когда мы получили результат алгебраической суммы чисел А1 и -А2, в дополнительном коде и продолжим для нового примера выполнения операций по решению задачи определения окончательного результата вычисления суммы А1+/-А2/. Let us return to the third measure, when we received the result of the algebraic sum of the numbers A1 and -A2, in the additional code and continue for a new example of performing operations to solve the problem of determining the final result of calculating the sum A1 +/- A2 /.
Для этого на четвертом такте в блоке 7 полученный результат с выходов триггеров 29 всех каналов при С'=1 записывается в блок оперативной памяти 3 по сигналу с выхода элемента И 70 при е3=1 и d2=1, в ряд ячеек памяти, определенными значениями С12...Се и выходом дешифратора 49. Одновременно под действием сигнала q1=1 с выхода элемента И 21 все счетные триггеры всех каналов сбрасываются в "0", при этом на выходе элемента ИЛИ 22 имеется логическая "1" в виде импульса, т.к. С'''=1.For this, on the fourth clock in block 7, the result obtained from the outputs of flip-
На пятом такте, записанная на предыдущем такте информация из блока 7 в блок 3, в соответствии с адресом С12...Се, считывается из ряда электронных ключей 50 по сигналу с выхода дешифратора 49 и при активизации выхода е2 элемента 81 и дешифратора 8 блока 7, указанная информация, через элементы 23 всех каналов поступает на входы элементов 24, где все разряды инвертируются под действием сигнала с выхода элемента ИЛИ 15, при D2=1 и поступают, через элементы ИЛИ 25 при К1=1, на счетные входы триггеров 29, при этом единичные разряды меняют состояния триггеров 29, на выходах которых устанавливается инверсное значение указанной информации, т.е. 10100000.On the fifth step, the information recorded on the previous step from block 7 to block 3, in accordance with the address C12 ... C e , is read from a number of
На шестом такте к полученному результату в виде кода 10100000 прибавляется логическая "1" путем поступления с выхода элемента 19, D2=1 блока 7 единичного значения К1, которое с выхода элемента ИЛИ 13 приходит, через элемент И 27, при е5=1 на вход элемента И 28 и на вход элемента И 26, учитывая, что на втором входе элемента И 26 присутствует "1", с его выхода единичный сигнал, через элементы ИЛИ 31 и И 27 второго канала поступит на вход элемента И 28 второго канала и в третьей четверти такта при d1=1 на выходах триггеров 29 появится результат вычисления А1+/-А2/ в прямом коде 01100000, при этом состояние ячейки памяти 17 блока 7 не изменится
На седьмом такте, полученный на предыдущем такте результат и знаковый разряд с выходов триггеров 29 через модуль МРФ и с инверсного выхода ячейки 17, запишутся, под действием сигналов С'=1, е4=1 и d2=1 и соответственно единичном выходе элемента И 71, в группу ячеек памяти 55 выходного блока 4. At the seventh step, the result obtained at the previous step and the sign discharge from the outputs of the
Модуль сдвига разрядов МСР1 для каждого логического канала из "n" логических каналов, кроме первого и последнего в многоканальном операционном блоке 7, имеет два выхода Y1 и Y2 и шесть входов, обозначенных через t1, С', С'', b', b'', его работа определяется следующими булевыми функциями:
где первый выход Y'1 соединен с третьим входом первого элемента ИЛИ 25 данного логического канала, второй выход Y'2 связан с четвертым входом элемента ИЛИ 25 последующего канала, вход b' подключен к выходу счетного триггера 29 данного логического канала, вход b'' соединен с выходом первого счетного триггера 29 последующего логического канала, входы С' и С'' связаны с соответствующими выходами программного блока 5, t1 соединен с выходом элемента НЕ 76,
where the first output Y'1 is connected to the third input of the first OR
Модуль сдвига разрядов MCP2 первого логического канала блока 7 имеет три выхода Y1, Y2, Y3 и шесть входов, обозначенных через b1, b2, t1, С', С'' и e6 и его работа определяется булевыми функциями:
где первый выход Y1 соединен с четвертым входом элемента ИЛИ 25 первого логического канала, второй выход Y2 связан с третьим входом элемента ИЛИ 25 того же канала, третий выход Y3 подключен к четвертому входу элемента ИЛИ 25 второго логического канала, вход b1 связан с выходом первого счетного триггера 29 первого логического канала, вход b2 подключен к выходу счетного триггера 29 второго логического канала блока 7, входы С' и С'' соединены с соответствующими выходами программного блока 5, вход t1 связан с выходом элемента НЕ 76 и вход
where the first output Y1 is connected to the fourth input of the
Модуль сдвига разрядов MCP3 последнего логического канала имеет один выход Y''1 и четыре входа, обозначенных через bn, С'', t1 и
где выход Y1" соединен с третьим вводом элемента ИЛИ 25 последнего логического канала, вход bn связан с выходом триггера 29 последнего канала, вход С" подключен к соответствующему выходу блока 5, вход t1 соединен с выходом элемента НЕ 76 блока 7, вход e6 соединен с соответствующим выходом дешифратора блока 7.The bit shift module MCP3 of the last logical channel has one output Y '' 1 and four inputs, denoted by b n , С '', t1 and
where output Y 1 "is connected to the third input of the
Напомним, что все триггеры срабатывают по заднему фронту импульса, а например сигнал
Сдвиг разрядов кода вниз от первого к "n" каналу осуществляется по команде С'= 1 при С''= 0, t1=1 и e6=0. В этом случае, при условии, что все счетные триггеры 29 содержат определенный код, для модуля МСР2 в соответствии с функциями (3) и (5) на выходе Y1 установится логическая "1", если b1= 1, и, проходя через элемент ИЛИ 25, логическая "1" окажется на входе элемента И 28 и в момент окончания импульса d1 на выходе триггера 29 первого канала установится "0". Одновременно при неравенстве сигналов на входах b1 и b2 выход Y3 активизируется и логическая "1" поступает на вход элемента И 28 и по окончанию импульса d1 выход триггера 29 второго канала примет противоположное значение, т.е. значение, которое было на выходе триггера 29 первого логического канала. Одновременно в модулях MCP1 в соответствии с функцией (2) при неравенстве значений сигналов на выходах триггеров 29 данного и последующего логических каналов блока 7 активизируется выход Y2 во всех модулях МСР1 и логические "1" через соответствующие элементы ИЛИ 25 поступят на входы элементов И 28 соответствующих логических каналов и при окончании импульса d1 на выходе триггера 29 каждого последующего канала появится значение выхода триггера 29 данного логического канала, т.е. произойдет сдвиг вниз разрядов кода, записанного ранее в триггеры 29, начиная с третьего логического канала. The code bits are shifted down from the first to the "n" channel by the command C '= 1 with C' '= 0, t1 = 1 and e6 = 0. In this case, provided that all the counting triggers 29 contain a certain code, for the MCP2 module, in accordance with functions (3) and (5),
Сдвиг разрядов кода, записанного в триггеры 29 вверх, имеет место при наличии команды С''=1, когда С'=0, е6=0, t1=1. Тогда, в соответствии с функциями (1)...(6) могут активизироваться выходы Y2 в модуле МСР2, Y'1 в модуле МСР1 и выход Y''1 в модуле МСР3, при этом выход Y2 активизируется, если входные сигналы b1 и b2 на соответствующих входах модуля МСР2 не равны и в этом случае, через элемент ИЛИ 25 на вход элемента И 28 первого логического канала поступит логическая "1" и по заднему фронту импульса d1 триггер 29 первого канала примет значение триггера 29 второго логического канала. Одновременно, т.е. на этом же такте, для любого модуля МСР1 при неравенстве сигналов на его входах b' и b'' активизируется выход Y'1 и логическая "1", через элемент ИЛИ 25 поступает на вход элемента 28 данного канала, где находится соответствующий модуль МСР1, и в момент окончания импульса d1 на выходе триггера 29 данного канала устанавливается значение выхода триггера 29 последующего логического канала. Одновременно, если bn=1, активизируется выход Y''1 модуля МСР3 и на входе элемента И 28 появится логическая "1" и по окончанию импульса d1 триггер 29 последнего логического канала перейдет в состояние "0". Таким образом произойдет сдвиг разрядов кода, зализанного в триггеры 29 снизу-вверх.The shift of the digits of the code recorded in the
Каждый модуль МРФ поразрядной реализации булевых функций от двоичных кодов имеет четыре входа и один выход. Входы модуля МРФ а1 и а2 связаны с выходами соответственно триггеров 29 и 30 в каждом логическом канале, а входы С' и С'' соединены с соответствующими командными шинами программного блока 5. Модуль МРФ содержится в каждом логическом канале блока 7. Выход модуля МРФ является выходом соответствующего логического канала, обозначен через Вi и каждый из них подключен к определенному входу электронного выключателя 77 и соответствующему входу элемента ИЛИ 16 блока 7. Работа каждого модуля М определяется булевой функцией:
Допустим, требуется определить поразрядное логическое И, поразрядное ИЛИ и поразрядное ИСКЛЮЧАЮЩЕЕ ИЛИ от трех двоичных кодов, хранящихся либо во входном блоке, либо в блоке оперативной памяти, записать результат в выходной блок или в блок оперативной памяти. На первых трех тактах, предварительно сбросив триггеры 29 всех логических каналов в "0", поочередно записываем (подаем) описанным выше способом указанные коды в счетные триггеры 29 логических каналов. Затем в соответствии с функцией (7) при значении команд С'= 1 и С''=0 на выходах модулей МРФ будут находиться результаты вычисления функции ИСКЛЮЧАЮЩЕЕ ИЛИ (поразрядно) от трех двоичных кодов, который по команде е3=1 можно записать в блок 3. Далее на следующем такте при С'=1 и С''= 1 на выходах МРФ имеется результат поразрядного вычисления функции ИЛИ от трех указанных кодов и его также можно записать в блок 3 на этом же такте при е3=1. Затем на третьем такте при С'=0 и С''=0 на выходах модулей МРФ будет иметь место результат вычисления поразрядного И от тех же трех кодов и его можно записать в блок 3 при е3=1. Таким образом введенные модули МРФ позволяют поразрядно вычислять указанные логические функции непосредственно от трех кодов, издавая их в логические каналы один раз, что повышает быстродействие устройства при вычислении указанных функций.Each module of the MYFF bitwise implementation of Boolean functions from binary codes has four inputs and one output. The inputs of the MPF module a 1 and a 2 are connected to the outputs of flip-
Suppose you want to determine the bitwise logical AND, bitwise OR, and bitwise EXCLUSIVE OR from three binary codes stored either in the input block or in the RAM block, write the result to the output block or to the RAM block. On the first three clock strokes, having previously flushed the
Триггер 73 в блоке 7 служит для определения и запоминания значения сигнала на шине T1 общих шин 80, связанной с информационным входом триггера 73, при С=1 и единичном выходе элемента И 21, и если это значение равно "1", то на выходе триггера 73 появится "1" и дешифратор 8 работает в обычном режиме, при значении "0" на выходе триггера 73 и С7=0, С8=0 выходы дешифратора 8 не активизированы. The trigger 73 in block 7 is used to determine and store the value of the signal on the T1 bus of the
Единичное значение прямого выхода ячейки памяти 17 в блоке 7 означает наличие переноса, например после арифметического сложения n разрядов двух двоичных чисел, в следующий n+1 разряд указанных чисел, значение переноса активизируется при D3=1 на выходе дешифратора 9 блока 7 и поступает, через элемент ИЛИ 13 на вход элемента И 27 первого логического канала блока 7. A single value of the direct output of the memory cell 17 in block 7 means that there is a transfer, for example, after arithmetic addition of n bits of two binary numbers to the next n + 1 bit of the indicated numbers, the transfer value is activated when D3 = 1 at the output of the decoder 9 of block 7 and comes through OR element 13 to the input of AND
Технико-экономический эффект от использования предлагаемого изобретения по сравнению с прототипом состоит в сокращении числа входов-выходов в многоканальном операционном блоке и числа линий связи между блоками, что сможет снизить стоимость устройства и уменьшить его габариты, а также в повышении быстродействия, что позволит сократить время реакции системы управления, на изменение входных параметров, тем самым повышая качество управления технологическими процессами. The technical and economic effect of the use of the invention in comparison with the prototype is to reduce the number of inputs and outputs in the multi-channel operating unit and the number of communication lines between the units, which can reduce the cost of the device and reduce its dimensions, as well as to increase speed, which will reduce time reaction of the control system to a change in input parameters, thereby improving the quality of process control.
Источники информации
1. Патент на изобретение 2154852 от 20.08.2000 г.Sources of information
1. Patent for invention 2154852 from 08.20.2000
2. Положительное решение на выдачу патента по заявке 2000112671 от 24.05.2000 г. (пошлина оплачена). 2. A positive decision to grant a patent on the application 2000112671 of 05.24.2000 (the fee has been paid).
Claims (1)
где Y'1 и Y'2 - сигналы на выходах модуля МСР1;
сигналы b', b'', C', C'', t1, e6 являются входными для модуля МСР1, при этом b' и b'' поступают соответственно с выходов первых счетных триггеров данного и последующего логических каналов;
С' и С'' приходят с определенных выходов программного блока;
t1, e6 поступают соответственно с выхода элемента НЕ и выхода первого дешифратора многоканального операционного блока,
а выходы модуля МСР1 связаны с третьим и четвертым входами первого элемента ИЛИ данного и последующего логических каналов, модуль МСР2 в первом логическом канале реализует булевы функции
где сигналы Y1, Y2 и Y3 с выходов модуля МСР2 поступают соответственно на третий, четвертый входы первого элемента ИЛИ первого логического канала и на четвертый вход первого элемента ИЛИ второго логического канала; сигналы b1, b2, C', C'', t1, e6 поступают на входы модуля МСР2 соответственно с выходов первых счетных триггеров первого и второго логических каналов, с двух выходов программного блока, с выхода элемента НЕ и с выхода первого дешифратора многоканального операционного блока, модуль МСР3 реализует булеву функцию
где сигнал Y1'' поступает с выхода модуля МСРЗ на третий вход первого элемента ИЛИ последнего логического канала; сигналы bn, C'', t1, e6 приходят на входы модуля МСР3 соответственно с выходов первого счетного триггера последнего логического канала, с выхода программного блока, с выхода элемента НЕ и с выхода первого дешифратора многоканального операционного блока, модули МРФ в каждом логическом канале реализуют булеву функцию
где сигналы а1, а2, C', C'' поступают на входы модулей МРФ соответственно с выходов первого и второго счетных триггеров данного логического канала и с двух выходов программного блока, а выходные сигналы Вi модулей МРФ поступают, в многоканальном операционном блоке, на входы пятого элемента ИЛИ и электронного выключателя, управляющий вход которого объединен с входом элемента НЕ и связан с выходом седьмого элемента ИЛИ, два входа которого и два входа шестого элемента ИЛИ подключены к соответствующим четырем выходам первого дешифратора, выход шестого элемента ИЛИ соединен с первыми входами четвертых элементов И в каждом логическом канале, вторые входы четвертых элементов И каждого логического канала, вместе с информационными выходами электронного выключателя многоканального операционного блока, связаны с общими шинами системы связи, а выходы четвертых элементов И в каждом логическом канале соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, общие шины также подключены к выходам первого и второго электронных ключей системы связи и к многоразрядным входам блока оперативной памяти и выходного блока, входы первого и второго электронных ключей связаны с многоразрядными выходами входного блока и блока оперативной памяти, управляющие входы первого и второго электронных ключей, блока оперативной памяти и выходного блока соединены с соответствующими выходами логического элемента, три входа которого объединены с соответствующими тремя входами первого дешифратора многоканального операционного блока и с определенными выходами программного блока.A device for programmed control of electric drives, electronic keys and alarms, containing an input unit that receives signals from sensors and generates a specific code at its output, an output unit for recording the values of codes coming from all logical channels to memory cells and transmitting them through digital-to-analog converters to electrical mechanisms, program block, random access memory block, synchronization block and switching and computing unit, consisting of an AND-OR element, an EXCLUSIVE OR element, of five AND elements, memory cells, OR and NOT elements, the first inputs of two AND elements, an AND-OR element are connected respectively to the third and fourth outputs of the decoder, and the second inputs are connected to the output of the input unit connected by the first and second groups of inputs to the group of information outputs the control object and with the group of address outputs of the program block, as well as to the output of the RAM block, the output of the AND-OR element is connected to the first input of the EXCLUSIVE OR element, the second input of which is connected to a specific program output of the second block, the output of the EXCLUSIVE OR element is connected to the first input of the third AND element, connected by the output to the control input of the memory cell and controlled by the signal from the output of the synchronization unit, and its information input is connected to the output of the OR element, the second input of which is connected to the output of the fifth AND element, the second input of the latter is connected to a certain bus of the program unit, the first input of the fifth AND element is connected to the output of the element NOT, and the input of the last is connected to the second input of the fourth AND element and with the corresponding program bus block, the first input of the fourth AND element is connected to the inverse output of the memory cell, and its output is connected to the first input of the OR element, the direct output of the memory cell is connected to the information inputs of the output block and the RAM block, the first inputs of the first and second elements AND are connected to the first and the second outputs of the decoder, their second inputs are combined and connected to the corresponding output of the synchronization block, and the outputs are connected to the corresponding inputs of the output block and the RAM block, to control the recording of inf formations, a multi-channel operating unit containing eight AND elements, a trigger, first to fifth OR, first and second decoders, a managed memory cell and n parallel logical channels having the same structure, each of which contains an EXCLUSIVE OR element inside itself, the first, second and third AND elements, the first and second OR elements, the first and second counting triggers, while in each logical channel of a multichannel operational block the output of the EXCLUSIVE OR logical element is associated with the first input of the first OR element, the second input of which is connected to the first input of the first And element and to the output of the second And element, and the output is connected to the first input of the third And element, the output of the last is connected to the counting input of the first counting trigger, the output of which is connected to the second input of the first element And and to the counting input of the second counting trigger, the output of the latter is connected to the first input of the second OR element, the second input of which is connected to the output of the first AND element, while the output is inside the multi-channel operating unit the first OR element is connected to the second inputs of the EXCLUSIVE OR logical channel elements, the first and second inputs of the first OR element are associated with the outputs of the first and second AND elements, and the two inputs of the first AND element are connected to one of the outputs of the second decoder and the output of the third OR element, the inputs which are connected to two corresponding outputs of the first decoder, the first input of the second AND element is connected to one of the inputs of the third OR element and to a specific output of the first decoder, the second input is about the AND element is connected to the output of the seventh AND element, the first and second inputs of the second OR element are connected to the outputs of the sixth and seventh AND elements, and the third input is to the output of the third AND element, the inputs of which are connected to the corresponding output of the second decoder and to logic “1”, the first inputs of the sixth and seventh AND elements are connected to the corresponding outputs of the second decoder, and the second inputs, respectively, to the direct and inverse outputs of the managed memory cell, the information input of which is connected to the output of the second element OR of the last logical channel, and the control input of the controlled memory cell is connected to the output of the fourth element And, the first input of which is connected, together with the first inputs of the second elements And of all logical channels, to the corresponding output of the first decoder, the second input of the fourth element And, together with the second inputs of the third And elements of all logical channels are connected to a specific output of the synchronization unit, and the third input of the fourth And element is connected to a specific output of the second decoder, in a multi-channel operating the output of the fifth OR element, the corresponding outputs of the first decoder and the inverse output of the second counting trigger of the last logical channel are connected to certain inputs of the switching and computing unit working with single-bit variables, in which the first inputs of the third and also fourth AND elements of the AND-OR are connected to certain outputs the first decoder, and the second inputs are connected respectively with the output of the fifth OR element and with the inverse output of the second counting trigger of the last logical channel in many channel operating unit, the inputs of the first and second decoders are connected to the command buses of the program unit, the output of the second OR element of the first logical channel is connected to the second input of the second AND element of the second logical channel, the output of the second OR element of the second logical channel is connected to the second input of the second AND element of the third logical channel, etc. to the last logical channel, the second input of the second AND element of the first logical channel is connected to the output of the second OR element of the multichannel operational unit, where the inverse output of the managed memory cell is connected to the corresponding input of the output unit, and the control and information inputs of the trigger are connected respectively to the output of the fifth element And and with a bus transmitting the least significant bit of the information codeword as part of the common buses, the inputs of the eighth element And are connected to the corresponding outputs of the first decoder and synchronization unit, and the output is connected to the first input of the fourth OR element, the output of the latter is connected to the reset inputs at "0" of the second counting triggers of all logical channels, the inputs of the fifth AND element are connected to certain outputs of the program unit and the synchronization unit, and the output is connected to the second input of the fourth OR element and with reset inputs to "0" of the first countable triggers of all logical channels, the trigger output is associated with a specific input of the first decoder, another input of which is connected to the locking output of the second decoder ra of a multi-channel operating unit, characterized in that a communication system is introduced into it, covering the corresponding blocks and containing the first and second electronic keys, common buses, a logic element generating signals at its outputs similar to the signals at the first four outputs of the first decoder of the multi-channel operating unit, which is introduced by the sixth and seventh elements of OR, the element NOT and an electronic switch, and each logical channel is supplemented by a fourth element AND, a discharge shift module (MCP) and a realization module and logical functions (MYFF), module MCP1 is introduced into all channels except the first and last, and implements logical functions
where Y ' 1 and Y' 2 - signals at the outputs of the module MCP1;
the signals b ', b'',C', C '', t 1 , e 6 are input to the MCP1 module, while b 'and b''come respectively from the outputs of the first counting triggers of this and subsequent logical channels;
C 'and C''come from certain outputs of the program block;
t 1 , e 6 come respectively from the output of the element NOT and the output of the first decoder of the multi-channel operating unit,
and the outputs of the MCP1 module are connected with the third and fourth inputs of the first OR element of the given and subsequent logical channels, the MCP2 module in the first logical channel implements Boolean functions
where the signals Y 1 , Y 2 and Y 3 from the outputs of the MCP2 module are respectively supplied to the third, fourth inputs of the first OR element of the first logical channel and to the fourth input of the first OR element of the second logical channel; signals b 1 , b 2 , C ', C'', t 1 , e 6 are fed to the inputs of the MCP2 module, respectively, from the outputs of the first counting triggers of the first and second logical channels, from the two outputs of the program unit, from the output of the element NOT and from the output of the first multi-channel operation unit decoder, the MCP3 module implements a Boolean function
where the signal Y 1 '' comes from the output of the module MSRZ to the third input of the first element OR of the last logical channel; signals b n , C '', t 1 , e 6 arrive at the inputs of the MCP3 module, respectively, from the outputs of the first counting trigger of the last logical channel, from the output of the program block, from the output of the element NOT and from the output of the first decoder of the multi-channel operational block, the MPF modules in each logical channel implement Boolean function
where the signals a 1 , a 2 , C ', C''arrive at the inputs of the МРФ modules, respectively, from the outputs of the first and second counting triggers of a given logical channel and from the two outputs of the program unit, and the output signals В i of the МРФ modules are received, in a multi-channel operating unit , to the inputs of the fifth OR element and electronic switch, the control input of which is combined with the input of the element NOT and is connected to the output of the seventh OR element, two inputs of which and two inputs of the sixth OR element are connected to the corresponding four outputs of the first decoder, output of the sixth OR element is connected to the first inputs of the fourth AND elements in each logical channel, the second inputs of the fourth AND elements of each logical channel, together with the information outputs of the electronic switch of the multichannel operational unit, are connected to the common buses of the communication system, and the outputs of the fourth AND elements in each logical channel connected to the first inputs of EXCLUSIVE OR elements, common buses are also connected to the outputs of the first and second electronic keys of the communication system and to the multi-bit inputs of the operating unit of the memory and the output block, the inputs of the first and second electronic keys are connected to the multi-bit outputs of the input block and the RAM block, the control inputs of the first and second electronic keys, the RAM block and the output block are connected to the corresponding outputs of the logic element, the three inputs of which are combined with the corresponding three inputs of the first decoder of the multi-channel operating unit and with specific outputs of the program unit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2001119626/09A RU2207612C2 (en) | 2001-07-17 | 2001-07-17 | Device for numeric control of electric drives, elrectronic switches, and alarms |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2001119626/09A RU2207612C2 (en) | 2001-07-17 | 2001-07-17 | Device for numeric control of electric drives, elrectronic switches, and alarms |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2207612C2 true RU2207612C2 (en) | 2003-06-27 |
| RU2001119626A RU2001119626A (en) | 2003-06-27 |
Family
ID=29210019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2001119626/09A RU2207612C2 (en) | 2001-07-17 | 2001-07-17 | Device for numeric control of electric drives, elrectronic switches, and alarms |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2207612C2 (en) |
-
2001
- 2001-07-17 RU RU2001119626/09A patent/RU2207612C2/en not_active IP Right Cessation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2446442C1 (en) | Device for determining number of ones (zeros) in binary number | |
| EP0273954B1 (en) | An electronic counter | |
| RU2374672C1 (en) | Device for construction of programmable digital microprocessor systems | |
| US3911218A (en) | Time division information transmitting and receiving systems | |
| RU2207612C2 (en) | Device for numeric control of electric drives, elrectronic switches, and alarms | |
| RU2419174C1 (en) | Device of controlled cyclic shift | |
| RU2319192C2 (en) | Device for building programmable digital microprocessor systems | |
| RU2222822C2 (en) | Device for programmed control over electric motor drives, electron keys and signaling | |
| RU2616153C2 (en) | Device for constructing programmable digital microprocessor systems | |
| RU2273042C2 (en) | Device for building programmable digital microprocessor systems | |
| RU2254603C1 (en) | Device for building programmable digital microprocessor systems | |
| RU2232412C1 (en) | Apparatus for constructing programmable digital microprocessor systems | |
| SU888115A1 (en) | Random number sensor | |
| SU1293727A1 (en) | Polyfunctional calculating device | |
| SU1278842A1 (en) | Random markovian process generator | |
| RU2726497C1 (en) | Device for constructing programmable digital microprocessor systems | |
| RU2199774C1 (en) | Programmable device for controlling electric drives, electronic switches, and signaling facilities | |
| RU2022339C1 (en) | Multiplier | |
| RU2002126713A (en) | DEVICE FOR BUILDING PROGRAMMABLE DIGITAL MICROPROCESSOR SYSTEMS | |
| RU2117978C1 (en) | Programmable device for logical control of electric drives and alarm | |
| SU1005189A1 (en) | Device for reading-out information from associative storage | |
| RU2041493C1 (en) | Device for determination of average time to full failure of system having complex structure | |
| SU991421A1 (en) | Random number generator | |
| RU1835529C (en) | Appliance for information collecting and coding from hodoscope detectors and multi-wired proportional cameras | |
| SU622085A1 (en) | Arrangement for monitoring "2 from n" code |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20050718 |