[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

RU1838814C - Источник опорного напр жени - Google Patents

Источник опорного напр жени

Info

Publication number
RU1838814C
RU1838814C SU904831913A SU4831913A RU1838814C RU 1838814 C RU1838814 C RU 1838814C SU 904831913 A SU904831913 A SU 904831913A SU 4831913 A SU4831913 A SU 4831913A RU 1838814 C RU1838814 C RU 1838814C
Authority
RU
Russia
Prior art keywords
output
terminal
voltage
source
mos transistor
Prior art date
Application number
SU904831913A
Other languages
English (en)
Inventor
Джио-Джин-Хан
Original Assignee
Самсунг Электроникс Ко., Лтд.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Самсунг Электроникс Ко., Лтд. filed Critical Самсунг Электроникс Ко., Лтд.
Application granted granted Critical
Publication of RU1838814C publication Critical patent/RU1838814C/ru

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
    • H03F3/505—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower with field-effect devices
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current 
    • G05F1/46—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC
    • G05F1/462—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • G05F3/247—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Dram (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)
  • Control Of Electrical Variables (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Область использовани : в качестве вторичного источника электропитани . Сущность изобретени : устр-во содержит узел формировани  опорного напр жени , узел считывани  и фиксации уровн  напр жени  питани  и два дифференциальных усилительных каскада, одни из входов которых соединены с выводом дл  подключени  нагрузки , а другие - с выходным выводом узла. В устр-ве также имеютс  выводы дл  подключени  трех источников сигналов управлени  и узел считывани  и фиксации уровн  напр жени  питани , выходной вывод которого соединен с входной цепью узла. Все узлы устр-ва построены на МДП-транзисторах. Устр-во значительно надежнее известных аналогичных устр-в и имеет низкую потребл емую мощность. 8 з.п.ф-лы, 4 ил.

Description

Изобретение относитс  к электронике и может быть использовано в качестве источника вторичного электропитани  в полупроводниковых запоминающих устройствах.
Целью изобретени   вл етс  повышение надежности и снижение потребл емой мощности.
На фиг. 1 представлена схема описываемого источника опорного напр жени , на фиг.2 - характеристика зависимости выходного напр жени  от напр жени  питани  дл  описываемого устройства, на фиг.З - характеристика синхронизации, на фиг.4 - один из вариантов описываемого источника .
Источник опорного напр жени  (фиг.1) содержит узел 1 формировани  опорного напр жени , вход которого соединен с выводом дл  подключени  источника напр жени  питани , вывод 2 дл  подключени  нагрузки, узел 3 считывани  и фиксации
уровн  напр жени  питани , входами соединенный с выводами дл  подключени  ис- точника напр жени  питани  и два дифференциальных усилительных каскада 4, 5. Каскад 4 одним входом соединен с выводом 2 дл  подключени  нагрузки, другим входом - с выходом узла 1, а третьим - с выходом узла 3, каскад 5 одним входом соединен с выводом 2 дл  подключени  нагрузки , а другим - с выходом узла 1. В каскадах 4, 5 предусмотрены выводы 6, 7 дл  подключени  первого и второго источников сигналов управлени  соответственно.
Узел 1 формировани  опорного напр жени  состоит из включенных последовательно между выводом дл  подключени  источника напр жени  питани  и выводом
8 дл  подключени  третьего источника сигнала управлени , первый МОП-транзистор
9 с каналом n-типа и второй МОП-транзистор 10с каналом р-типа в диодном включеСО
с
оо
CJ 00 00
со
ним, параллельную цепочку из резистора 11 и разгрузочного МОП-транзистора 12 с каналом р-типа, включенную между выводом 8 и заземленной общей шиной, задающий МОП-транзистор 13с каналом n-типа, включенным между выводом дл  подключени  источника напр жени  питани  и выходным выводом 14 узла 1, соединенным также с затвором транзистора 9, а затвор транзистора 13 соединен с выводом 8. Кроме того, узел 1 содержит цепочку из последовательно соединенных МОП-транзистора 15-18 в диодном включении, включенную между выходным выводом 14 узла 1 и заземленной общей шиной,
Узел 3 считывани  и фиксации уровн  напр жени  питани  включает в себ  резистор 19, включенный между выходным выводом 20 узла 3 и заземленной общей шиной, последовательную цепочку из двух МОП- транзисторов 21. 22 в диодном включении с каналами n-типа, одним выводом соединенную с выходным выводом 20, первый МОП Транзистор 23 с каналом n-типа, включенный между вторым выводом указанной последовательной цепочки и заземленной общей шиной и затвором соединенный с выводом 24 дл  подключени  первого источника сигнала управлени , второй МОП- транзистор 25 в диодном включении с каналом n-типа, подключенный одним выводом к выходному выводу 20, третий МОП-транзистор 26 с каналом n-типа, включенный между вторым выводом второго МОП-транзистора 25 и заземленной общей шиной и затвором соединенный с выводом 24 дл  подключени  первого источника сигнала управлени . Кроме того в узле 3 имеетс  последовательна  цепочка из МОП-транзи- стороа 27+31 в диодном включении с каналами n-типа, включенна  между выходным выводом 20 и выводом дл  подключени  источников напр жени  питани .
Первый дифференциальный узел 4 включает в себ  дифференциальный усилитель 32 с заземленным входом и выходом на МОП-транзисторах 33,34 с каналами р-типа и МОП-транзисторах 35, 36, 37 с каналами n-типа, один вход усилител  32 соединен с выходным выводом 14 узла 1, а другой вход - с выводом 2 дл  подключени  нагрузки. Кроме того, узел 4 включает в себ  первый МОП-транзистор 38 с каналом р-типа, включенным и между выводом дл  подключени  источника напр жени  питани  и выходом 39 усилител  2, причем затвор МОП-транзистора 38 соединен с выводом 24 дл  подключени  первого источника сигнала управлени , второй-и третий МОП-транзисторы 40, 41 с каналами п-типа. последовательно включенные между выходом 39 усилител  32 и заземленной общей шиной, при этом затворы первого и третьего МОП-транзисторов 38, 41 соединены соответственно
с выходом узла 3 и с выводом 24, и четвертый МОП-транзистор 42 с каналом р-типа. включенным между выводом дл  подключени  источника напр жени  питани  и выводом 2 дл  подключени  нагрузки, а затвор
транзистора 42 соединен с выходом 39 дифференциального усилител  32.
Второй дифференциальный усилительный узел 5 включает в себ  второй дифференциальный усилитель 43, выполненный
5 на МОП-транзисторах 44, 45 с каналом р-типа и МОП-транзисторах 46. 47, 48 с каналами п-типа, одним входом соединенный с выходным выводом 14 узла 1, а другим - с выводом 2 дл  подключени  нагрузки, п 0 тый МОП-транзистор 49 с каналом п-типа, включенным между выводом дл  подключени  источника напр жени  питани  и выходом 50 усилител  43, причем затвор 49 соединен с выводом 51 дл  подключени 
5
второго источника сигнала управлени , и
шестой МОП-транзистор 52 с каналом р-типа , включенным между выводом дл  подключени  источника напр жени  питани  и выводом 2 дл  подключени  нагрузки, а за0 твор транзистора 52 соединен с выходом 50 . усилител .
Источник опорного напр жени  (фиг.4) кроме тех же элементов источника, изобра- женного на фиг,1 узла 2 с выходным выво5 дом 14, и узлом 4, 5, включает в себ  дополнительные дифференциальные усилительные узлы 53, 54, первыми входами соединенные с выходом 14 узла 1, а вторыми входами - с выводом 2 дл  подключени 
0 нагрузки и управл емые логические элементы 55, 56 на МОП-транзисторах с каналами р-типа, каждый из которых включен между . вторыми входами смежных узлов 5,53, 54, а затворы транзисторов 55, 56 соединены с
5 выводом 24 дл  подключени  первого источника сигнала управлени . Узлы 53, 54 имеют выходные выводы 57, 58соответственно.
На фиг.2 показана диаграмма, иллюстрирующа  зависимость опорного напр же0 ни  от изменений в напр жении питани , подаваемого от внешнего источника. Горизонтальна  ось представл ет напр жение внешнего питани , а вертикальна  ось - напр жение внутреннего питани . Буквенные
5 позиции, а, Ь, с указывают на напр жени  внутреннего питани , имеющие различные градиенты относительно друг друга, тогда как буквенна  позици  обозначает резервное напр жение внутреннего питани , которое одновременно будет и опорным
напр жением узла 1 формировани  опорного напр жени .
С ссылкой на желаемое значение в 3,3 В и на точно установленное значение в 7 В внутреннего напр жени , напр жение внешнего питани  делитс  на три интервала, из которых первый интервал 57 относитс  к напр жению ниже 3, 3 В, второй интервал 58 относитс  к напр жению в диапазоне от 3,3 В до 7 В и третий интервал 59 относитс  к напр жению выше 7 В.
На фиг. 3 буква А обозначает диаграмму синхронизации дл  сигнала выбора внешнего кристалла, буква В - диаграмму синхронизации дл  первого сигнала управлени , подаваемого в первый дифференциальный усилительный узел 4 и буква С - диаграмму синхронизации дл  второго сигнала управлени , подаваемого во второй дифференциальный усилительный узел 5.
Если сигнал выбора внешнего кристалла А находитс  в низком состо нии, тогда первый сигнал управлени  В переходит в высокое состо ние, чтобы допустить срабатывание первого узла 4, чтобы схема управлени  внешнего питани  могла войти в активный период 60. С другой стороны, если сигнал выбора внешнего кристалла А находитс  в высоком состо нии, тогда второй сигнал управлени  С переходит в низкое состо ние, чтобы допустить срабатывание второго узла 5, чтобы схема управлени  напр жением питани  могла войти в резервный период 61.
Теперь более детально опишем принцип работы схемы по насто щему изобретению с ссылками на фиг. 1, 2 и 3.
Если напр жение внешнего питани  находитс  в пределах первого интервала 57, а именно, если оно будет меньше желаемого значени  в 3,3 В, тогда затвор задающего МОП-транзистора 13с каналом р-типа образует полное соединение с заземленной шиной с помощью резистора 11 узла 1 формирований опорного напр жени . Следовательно, в данном случае полностью включаетс  в работу задающий МОП-транзистор 13 с каналом р-типа, так что теперь опорное напр жение на выходном выводе 14 зависит от напр жени  внешнего питани  Vcc.
Если напр жение внешнего питани  постепенно повышаетс  и вступает во второй интервал 58, тогда напр жение затвора задающего МОП-транзистора 13 будет повышатьс  с помощью тока, проход щего через резистор 11 и МОП-транзистор 12 с каналом р-типа. Следовательно, в данном случае то- копропускающа  способность задающего МОП-транзистора 13 уменьшаетс , чтобы опорное напр жение Vref на выходном выводе 14 поддерживалось на посто нном уровне в 3,3 В, независимо от повышени  напр жени  внешнего питани .
Таким образом, по мере повышени  на- 5 внешнего питани  за пределы уровн  в 3,3 В будет соответственно уменьшатьс  токопропускающа  способность задающего МОП-транзистора 13 с каналом р-типа, чтобы опорное напр жение Vref на 10 выходном выводе 14 поддерживалось на посто нном уровне в 3,3 В, что и показано на фиг.2 позицией буквы d.
С другой стороны, если опорное напр жение измен етс  .в зависимости от измене- 5 ний температуры или других параметров, тогда это измененное напр жение подаетс  на затвор МОП-транзистора 9 с каналом п- типа и повторно отрицательно возвращаетс , т.е. с помощью действи  отрицательной 0 обратной св зи через МОП-транзистор 9 задающий МОП-транзистор 13 и тем самым изменение в опорном напр жении Vref сводитс  к минимуму.
Следовательно, если опорное напр же- 5 ние повышаетс  за пределы определенного порогового значени , тогда подаваемое на затвор МОП-транзистора 9 высокое напр жение заставл ет этот транзистор работать в более интенсивном режиме. Следователь- 0 но, подаваемое на вывод 8 дл  подключени  третьего источника сигнала управлени  напр жение будет повышатьс , чтобы уменьшить токопропускаемую способность задающего МОП-транзистора 13 и чтобы 5 тем самым можно было поддерживать опорное напр жение на выводе 14 на посто нном уровне.
Подобный же принцип работы используетс  в случае, когда опорное напр жение 0 понижаетс  ниже желаемого уровн , Посто нное опорное напр жение на выводе 14 выполн ет функцию первого ввода первого и второго дифференциальных усилительных узлов 4, 5, а в активном режиме сигнал уп- 5 равлени  на выводе 24, который находитс  в высоком состо нии, заставл ет срабатывать первый узел 4. В резервном режиме сигнал управлени  на выводе 51, который находитс  а низком состо нии, заставл ет 0 срабатывать второй узел 5.
Поскольку сигнал управлени  на выводе 24 в активном режиме находитс  в высоком состо нии, то в работу будет включатьс  МОП-транзистор 37 с каналом п-типа 5 первого дифференциального усилител  32, чтобы дать возможность включитьс  в работу усилителю 32. С другой стороны, первый Сигнал управлени  на выводе 24, который в этот момент находитс  в высоком состо нии , включ ет транзистор 38. чтобы включить в работу первый дифференциальный усилительный узел 4.
Если напр жение внешнего питани  находитс  в пределах первого интервала 57 (фиг.2), то включение в работу МОП-транзистора 35 с каналом n-типа первого дифференциального усилител  32 будет в большей степени находитьс  в пропорциональной зависимости от повышени  опорного напр жени  на выходном выводе 14 узла 1. Следовательно, уровень напр жени  на выходе 39 первого дифференциального усилител  32 будет постепенно понижатьс , чтобы увеличить токопропускающую способность МОП-транзистора 42 с каналом р- типа и чтобы в данном случае напр жение внутреннего питани  было пропорциональным напр жению внешнего питани , подаваемого на исток МОП-транзистора 42.
Далее, если напр жение внешнего питани  находитс  в пределах второго интервала 58(фиг.2), то посто нное опорное напр жение подаетс  на затвор МОП-транзистора 35с каналом n-типа первого дифференциального усилител  32i, чтобы поддерживать проход щий черщз МОП- транзисторы 35, 36 посто нный ток. Следовательно , на затвор МОП-транзистора 42 подаетс  посто нное напр жение, чтобы даже в случае повышени  напр жени  внешнего питани  посто нна  токопропу- скающа  способность давали возможность поддерживать стабильное внутреннее напр жение .
Хот  полупроводниковое запоминающее устройство будет удерживать стабильное напр жение внутреннего питани  в нормальном режиме работы независимо от изменени  в напр жении внешнего питани , однако чтобы проверить надежность работы полупроводникового запоминающего устройства в услови х превышени  точно установленного уровн  напр жени  внешнего питани , необходимо будет повысить напр жение внутреннего питани .
В описываемом варианте изобретени  после превышени  напр жением внешнего питани  уровн  в 7 В, напр жение внутреннего питани  будет повышатьс  в принудительном пор дке. Если напр жение внешнего литани  находитс  в пределах третьего интервала 59 (фиг.2) и превышает уровень в 7 В, то напр жение узла 1 формировани  опорного напр жени  узла 3 считывани  и фиксировани  уровн  напр жени  питани  будет иметь значение, которое будет вполне достаточным дл  включени  в работу МОП-транзистора 40 с каналом п-ти- па, соединенного с -выходным выводом 20 узла 3.
Следовательно, наход щийс  имеющийс  на выходе 39 первого дифференциального усилител  4 электрический ток будет проходить в МОП-транзистор 34 с каналом n-типа, а также в МОП-транзисторы 40, 41 с каналами n-типа, чтобы во все большей степени включить в работу МОП-транзистор 42 с каналом р-типа, затвор которого соединен с выходным выводом 2. Таким об0 разом, на выходе описываемого устройства будет находитьс  линейно повышенное напр жение питани .
В то же врем , если возникает необходимость в регулировании градиента напр 5 жени  внутреннего питани  выше точно обусловленного значени  напр жени  внешнего питани  с учетом специфических особенностей каждого из кристаллов полупроводникового запоминающего устройст0 ва, тогда необходимо будет лишь изменить размер восьмого МОП-транзистора 40 с каналом n-типа, чь  токопропускающа  способность зависит от напр жени  на выходе 20 узла 3 считывани  и фиксировани  уров5 н  напр жени  питани , что значительно упрощает весь процесс регулировани  по сравнению с обычной схемой источника опорного напр жени .
Во второй схеме дифференциальном
0 усилительном каскаде 5 второй сигнал управлени  на выводе 51, который в данном случае блокирован в высоком состо нии, заставл ет включатьс  МОП-транзистор 49 с каналом n-типа. Следовательно, в данном
5 случае исключаетс  то, что образованное в результате срабатывани  первого дифференциального усилительного узла 4 напр жение внутреннего питани  будет возвращатьс  через МОП-транзистор 52 и попадать во вто0 рой дифференциальный усилительный узел 5. В данном случае второй узел 5 имеет очень небольшой размер по сравнению с первым узлом 4, что и дает возможность свести к минимуму потребление тока в ре5 зервном режиме, а следовательно, второй узел 5 имеет очень медленную посто нную времени пор дка нескольких микросекунд. Если в результате воздействи  какого- то конкретного фактора происходит повы0 шение напр жени  внутреннего питани , тогда включаетс  в работу МОП-транзистор 36 с каналом n-типа первого дифференциального усилительного узла 4, чтобы выходной сигнал на выходном выводе 39
5 приобретал высокое состо ние. Следовательно , выключаетс  из работы дес тый МОП-транзистор 42 с каналом р-типа и тем самым исключаетс  веро тность дальнейшего повышени  напр жени  внутреннего питани .
Иногда из-за инерционного МОП-тран- Зистора 47 с каналом n-типа дл  полного Включени  второго узла 5 требуетс  кака - то конкретна  задержка во времени, В данном случае, если по какой-либо причине не используетс  МОП-транзистор 49, то в течение упом нутой задержки во времени выходной сигнал на выводе 50 поддерживаетс  в низком состо нии, чтобы включить в рабо ту МОП-транзистор 52. Следовательно, мо- жет иметь место случай, когда напр жение внутреннего питани  повышаетс  в соответствии с повышением напр жени  внешнего Питани .
И тем не менее, обладающа  признаками изобретени  схема обеспечивает включение в активную работу МОП-транзистора 49, чтобы выключить из работы МОП-транзистор 52. Следовательно, в активном режиме работает лишь первый дифференциальный усилительный узел 4.
В резервном режиме работы источника опорного напр жени  второй сигнал управлени  на выводе 51 МОП-транзистор 49. Следовательно, если напр жение внешнего питани  находитс  в пределах второго интервала в активном режиме работы, тогда второй дифференциальный усилительный узел 5 должен иметь ту же конструкцию, что и первый дифференциальный усилительный узел 4, чтобы поддерживать, стабильное напр жение внутреннего питани  на основе идентичного рабочего принципа. Более того , даже если напр жение внешнего питани  превышает точно установленное значение в 7 В, то и в этом случае токопро- пускающа  способность МОП-транзистора 52 будет всегда поддерживатьс  на посто нном уровне, поскольку в данном случае нет какой-либо другой токопропускающей схемы, например , нет МОП-транзистора 40 с каналом n-типа первого узла 4. Следовательно , даже в случае продолжени  превышени  напр жением внешнего питани  точно установленного значени  (7 BJ, напр жение внутреннего питани  будет поддерживатьс  на уровне стабильного напр жени  в 3,3 В.
После блокировани  первого сигнала управлени  на выводе 24 в первом узле 4 включаетс  в работу МОП-транзистор 38 с каналом р-типа. Следовательно, напр жение внешнего питани  Vcc подаетс  непосредственно на затвор МОП-транзистора 42 с каналом р-типа, в результате чего узел 4 будет выключен из работы.
Более того, как это  сно видно из фиг.З, при переходе из активного периода 60 и резервный период 61 первый сигнал управлени  А будет непосредственно переходить из низкого состо ни  в высокое, однако
второй сигнал управлени  В будет переходить из высокого состо ни  через какую- то конкретную задержку во времени Td в низкое состо ние. Таким образом, даже в 5 случаев блокировани  всех сигналов внутри устройства первый дифференциальный усилительный узел 4 продолжит функционировать в течение этой задержки во времени Td, чтобы исключить веро тность падени  на10 пр жени  внутреннего питани  из-за продолжающегос  потреблени  тока. Именно поэтому в данном случае достигаетс  стабильна  работа как в резервном режиме, так и а активном режиме.
15 Теперь обратимс  к фиг.4, где показан по насто щему изобретению вариант источника опорного напр жени .
Дл  активного режима работы используютс  первый, второй и третий дифферен0 циальные узлы 4, 53 и 54, а дл  резервного режима используетс  дифференциальный усилительный узел 5, причем каждый из упом нутых узлов соединен между выходным выводом 14 узла 1 формировани  опорного
5 напр жени  и выходным выводом 2, 57, 58 соответственно. МОП-транзистор 55 с каналом р-типа имеет канал, который включен между выводами 2 и 57 и затвор, который соединен с выводом 24 дл  подключени 
0 первого источника сигнала управлени . МОП-транзистор 56 с каналом р-типа имеет канал, который включен между выводами 57, 58 и затвор, который соединен с выводом 24..
5 Выходной вывод узла 5 дл  резервного режима соединен с выводом 2 первого дифференциального усилительного узла 4 дл  активного режима.
Обычно, чтобы исключить по вление по0 мех и повысить надежность работы, используют источник опорного напр жени , в котором дифференциальные усилители раздел ютс  в соответствии с каждой из шин внутреннего питани . Однако испо ьзова5 ние такой схемы св зано с проблемой потреблени  большого тока в резервном режиме по мере увеличени  количества резервных дифференциальных усилителей. По насто щему изобретению первый и
0 второй МОП-транзисторы 55, 56,затворы которых соединены с выводом 24 дл  подключени  первого источника сигнала управлени , используютс  дл  соединени  каждой из шин внутреннего питани  с целью исключе5 ни  веро тности образовани  помех и повышени  надежности работы.
Таким образом, в активном режиме первый и. второй МОП-транзисторы 55, 56 выключаютс  из работы первым сигналом управлени  на выводе 24, который находитс  в высоком состо нии, чтобы отделить руг от друга шины внутреннего питани . В резервном режиме, когда первый сигнал управлени  на выводе 24 переходит в низкое состо ние, происходит включение в работу первого и второго МОП-транзисторов 55,56, посредством чего происходит также соединение шин внутреннего питани  друг с другом . Таким образом, в активном режиме происходит отделение шин внутреннего питани  друг от друга с целью исключени  веро тности образовани  помех и повышени  надежности работы, тогда как в резервном режиме происходит соединение шин внутреннего питани  друг с другом с целью минимизации потреблени  тока в резервном состо нии.
Как уже отмечалось в источнике опорного напр жени  по насто щему изобретению МОП-транзистор 40 с каналом n-типа, затвор которого соединен с выходным выводом 20 узла 3 считывани  и фиксировани  уровн  напр жени  питани , соедин ютс  с
выходом 39 первого дифференциального усилител  4, на вход которого подаетс  опорное напр жение Vref. чтобы в случае подачи превышающего установленное значение напр жени  внешнего питани  токопро- пускающа  способность МОП-транзистора с каналом n-типа также повышалась, чтобы
ожно было линейно повысить напр жение внутреннего питани .
Следовательно, чтобы отрегулировать градиент напр жени  внутреннего питани  сверх установленного напр жени  внешнего питани , необходимо будет изменить одно из входных напр жений двух дифференциальных усилителей и первого и второго резисторов в обычной схеме, однако в обладающей признаками изобретени  схеме дл  этого необходимо лишь отрегулировать размер МОП-транзистора с каналом n-типа. Следовательно , в описываемом случае можно очень легко и просто отрегулировать градиент внутреннего напр жени .
Кроме того, в известном источнике опорного напр жени  об зательным условием  вл етс  схема источника, включающа  в себ  какой-то дифференциальный усилитель , который потребл ет больший ток, однако в источнике опорного напр жени  по насто щему изобретению вообще нет никакого дифференциального усилител  и она выполн етс  с таким расчетом, чтобы в ней всегда было посто нное напр жение, за счет чего собственно и достигаетс  значительное сокращение потреблени  тока в резервном режиме.
Кроме того, устройство по насто щему изобретению осуществл ет отрицательную
обратную св зь опорного напр жени  с узлом формировани  опорного напр жени  и тем самым сводит к минимуму колебани  в опорном напр жении из-за вли ни  температуры или других параметров.
Более того, по насто щему изобретению шины внутреннего питани  соедин ютс  с помощью МОП-транзисторов с каналами р-типа, что дает возможность разъединить
0 эти шины друг от друга в активном или рабочем режиме и соедин ть эти же шины друг с другом в резервном режиме. Следовательно , в данном случае устран етс  веро тность образовани  помех полупроводникового ус5 тройства, повышаетс  надежность его работы и сводитс  к минимуму потребление тока в резервном режиме.

Claims (9)

1. Источник опорного напр жени , со0 держащий узел формировани  опорного нэ- пр жени , вход которого соединен с выводами дл  подключени  источника напр жени  питани , и выводы дл  подключени  нагрузки, отличающийс  тем, что,
5 с целью повышени  надежности и снижени  потребл емой мощности, в него введены узел считывани  и фиксации уровн  напр жени  питани , предназначенный дл  линейного повышени  выходного напр жени 
0 в случае, когда напр жение питани  равно или больше заданного значени  напр жени , а входом соединенный с выводами дл  подключени  источника напр жени  питани , и два дифференциальных усилитель5 ных узла, один из которых одним входом соединен с выводами дл  подключени  нагрузки , другим входом - с выходом узла формировани  опорного напр жени , а третьим входом - с выходом узла считывани  и фик0 сации уровн  напр жени  питани , а второй дифференциальный усилительный узел одним входом соединен с выводами дл  подключени  нагрузки, а другим входом - с выходом узла формировани  опорного на-.
5 пр жени . причем в обоих дифференциальных усилительных узлах предусмотрены выводы дл  подключени  первого и второго источников сигналов управлени .
2. Источник по п.1, отличающийс  0 тем, что узел формировани  опорного на-. пр жени  включает в себ  первый МОП- транзистор с каналом n-типа, второй МОП-транзистор в диодном включении с каналом р-типа, включенные последовательно 5 между выводом дл  подключени  источника напр жени  питани  и выводом дл  подключени  третьего источника сигнала управлени , резистор и разгрузочный МОП-транзистор с каналом р-типа, соединенные между собой параллельно и включенные между выводом дл  подключени  третьего источника сигнала управлени  и заземленной общей шиной, задающий МОП-транзистор с каналом n-типа, вклю- ченным между выводом дл  подключени  источника напр жени  и выходным выводом узла формировани  опорного напр же- ни , соединенным также с затвором первого МОП-транзистора, причем затвор задающего МОП-транзистора соединен с выводом дл  подключени  третьего источника сигнала управлени .
3. Источник по пп.1 и 2, о т л и ч а ю щ и- й с   тем, что в узел формировани  опорного напр жени  введена дополнительна  це- почка из последовательно соединенных N МОП-транзисторов в диодном включении с каналами р-типа, включенна  между выход- ны выводом узла формировани  опорного напр жени  и заземленной общей шиной.
4. Источник по п. 1, о т л и ч а ю щ и и с   тем. что узел считывани  и фиксации уровн  напр жени  питани  включает в себ  резистор , включенный между выходным выводом узла считывани  и фиксации уровн  напр жени  питани  и заземленной общей шиной, последовательную цепочку из двух МОП-транзисторов в диодном включении с каналами n-типа, одним выводом соединенную; с выходным выводом узла считывани  и фиксации уровн  напр жени  питани , первый МОП-транзистор с каналом п-типа. включенным между вторым выводом указанной последовательной цепочки и заземленной общей шиной, при этом затвор первого МОП-транзистора соединен с выводом дл  подключени  первого источника сигнала управлени , второй МОП-транзистор в диодном включении с каналом п-типа , подключенный одним выводом к выходному выводу узла считывани  и фиксации уровн  напр жени  питани , третий МОП-транзистор с каналом n-типа, включенным между вторым выводом второго МОП-транзистора и заземленной общей шиНой, а затвор третьего МОП-транзистора соединен с выводом дл  подключени  первого источника сигнала управлени .
5. Источник по пп.1 и 4, отличающийс  тем, что в узел считывани  и фиксации уровн  напр жени  питани  введена последовательна  цепочка из N МОП-транзисторов feдиодном включении с каналами п-типа, включенна  между выводом дл  подключени  источника напр жени  питани  и вы- ходным выводом узла считывани  и фиксации уровн  напр жени  питани .
6. Источник по п. 1,отличающийс  тем, что первый дифференциальный усилительный узел включает в себ  первый дифференциальный усилитель с заземленными входом и выходом, с двум  входами, один из которых соединен с выходным выводом узла формировани  опорного напр жени , а другой -с выводом дл  подключени  нагрузки , первый МОП-транзистор с каналом р-типа , включенным между выводом дл  подключени  источника напр жени  питани  и выходом первого дифференциального усилител , причем затвор первого МОП- транзистора соединен с выводом дл  подключени  первого источника сигнала управлени , второй и третий МОП-транзисторы с каналами n-типа, последовательно включенными между выходом первого дифференциального усилител  и заземленной общей шиной, при этом затворы первого и третьего МОП-транзисторов соединены соответственно с выходом узла считывани  и фиксации уровн  напр жени  питани  и с выводом дл  подключени  первого источника сигнала управлени , и четвертый МОП- транзистор с каналом р-типа, включенным между выводом дл  подключени  источника напр жени  питани  и выводом подклюие- ни  нагрузки, а затвор четвертого МОП- транзистора соединен с выходом первого дифференциального усилител ,
7. Источник по п.1, о т л и ч а ю щ и и с   тем, что второй дифференциальный усилительный узел включает в себ  второй дифференциальный усилитель с заземленными входом и выходом, с двум  входами, один из которых соединен с выходным выводом узла формировани  опорного напр жени , а другой - с выводом дл  подключени  нагрузки , п тый МОП-транзистор с каналом n-типа, включенным между выводом дл  подключени  источника напр жени  питани  и выходом второго дифференциального усилител , причем затвор п того МОП-транзистора соединен с выводом дл  подключени  второго источника сигнала управлени , и шестой МОП-транзистор с каналом р-типа, включенным между выводом дл  подключени  источника напр жени  питани  и выводом дл  подключени  нагрузки, а затвор шестого МОП-транзистора соединен с выходом второго дифференциального усилител .
8. Источник по п. 1,отличающийс  тем; что в него введены N дополнительных дифференциальных усилительных узлов и N управл емых логических элементов, выключенных в активном режиме и включенных в резервном режиме, причем первые входы дополнительных дифференциальных усилительных узлов соединены с выходом узла формировани  опорного напр жени , а вторые входы - с выводом дл  подключени  нагрузки, управл емые логические элементы включены между вторыми входами смежных дифференциальных усилительных узлов,
9. Источник по пп.1 и 8. отличающийс  тем, что в качестве управл емых логи
а управл ющими входами подсоединены кческих элементов использованы МОП-транвыводу дл  подключени  первого источниказисторы с каналами р-типа.
сигнала управлени .5
Г
f 2 3J.3 5 6 &6 7 8 9 М 57, SB , S9
Фи г. 2
фиг. 1
И
SU904831913A 1990-09-29 1990-12-05 Источник опорного напр жени RU1838814C (ru)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019900015678A KR930009148B1 (ko) 1990-09-29 1990-09-29 전원전압 조정회로

Publications (1)

Publication Number Publication Date
RU1838814C true RU1838814C (ru) 1993-08-30

Family

ID=19304259

Family Applications (1)

Application Number Title Priority Date Filing Date
SU904831913A RU1838814C (ru) 1990-09-29 1990-12-05 Источник опорного напр жени

Country Status (11)

Country Link
US (1) US5077518A (ru)
JP (1) JPH07101374B2 (ru)
KR (1) KR930009148B1 (ru)
CN (1) CN1044412C (ru)
DE (1) DE4037206C2 (ru)
FR (1) FR2667409B1 (ru)
GB (1) GB2248357B (ru)
HK (1) HK36197A (ru)
IT (1) IT1250783B (ru)
NL (1) NL193038C (ru)
RU (1) RU1838814C (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102289243A (zh) * 2011-06-30 2011-12-21 西安电子科技大学 Cmos带隙基准源

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910005599B1 (ko) * 1989-05-01 1991-07-31 삼성전자 주식회사 고밀도 반도체 메모리장치의 전원 공급전압 변환회로
JP2566067B2 (ja) * 1991-04-26 1996-12-25 株式会社東芝 論理回路
JP2727809B2 (ja) * 1991-08-26 1998-03-18 日本電気株式会社 半導体集積回路
US5177431A (en) * 1991-09-25 1993-01-05 Astec International Ltd. Linear programming circuit for adjustable output voltage power converters
JP2785548B2 (ja) * 1991-10-25 1998-08-13 日本電気株式会社 半導体メモリ
JPH05151773A (ja) * 1991-11-29 1993-06-18 Mitsubishi Electric Corp ダイナミツク型半導体記憶装置
JPH05217370A (ja) * 1992-01-30 1993-08-27 Nec Corp 内部降圧電源回路
KR950008453B1 (ko) * 1992-03-31 1995-07-31 삼성전자주식회사 내부전원전압 발생회로
EP0565806B1 (en) * 1992-04-16 1996-08-28 STMicroelectronics S.r.l. Accurate MOS threshold voltage generator
DE69229995T2 (de) * 1992-06-30 2000-03-16 Stmicroelectronics S.R.L. Spannungsregler für Speichergeräte
US5483152A (en) * 1993-01-12 1996-01-09 United Memories, Inc. Wide range power supply for integrated circuits
DE69319402T2 (de) * 1992-10-22 1999-04-01 Nippon Steel Semiconductor Corp., Tateyama, Chiba Stromversorgung mit grossem Bereich für integrierte Schaltungen
US5532618A (en) * 1992-11-30 1996-07-02 United Memories, Inc. Stress mode circuit for an integrated circuit with on-chip voltage down converter
JP3156447B2 (ja) * 1993-06-17 2001-04-16 富士通株式会社 半導体集積回路
JP3356223B2 (ja) * 1993-07-12 2002-12-16 富士通株式会社 降圧回路及びこれを内蔵した半導体集積回路
JPH07105682A (ja) * 1993-10-06 1995-04-21 Nec Corp ダイナミックメモリ装置
US5504450A (en) * 1993-12-08 1996-04-02 At&T Corp. High voltage components for EEPROM system
JP3417630B2 (ja) * 1993-12-17 2003-06-16 株式会社日立製作所 半導体集積回路装置とフラッシュメモリ及び不揮発性記憶装置
KR970010284B1 (en) * 1993-12-18 1997-06-23 Samsung Electronics Co Ltd Internal voltage generator of semiconductor integrated circuit
KR960004573B1 (ko) * 1994-02-15 1996-04-09 금성일렉트론주식회사 기동회로를 갖는 기준전압발생회로
JP2006203248A (ja) * 1994-08-04 2006-08-03 Renesas Technology Corp 半導体装置
US5604430A (en) * 1994-10-11 1997-02-18 Trw Inc. Solar array maximum power tracker with arcjet load
KR0152905B1 (ko) * 1994-11-15 1998-12-01 문정환 반도체 메모리장치의 내부전압 발생회로
JP3523718B2 (ja) 1995-02-06 2004-04-26 株式会社ルネサステクノロジ 半導体装置
US5570060A (en) * 1995-03-28 1996-10-29 Sgs-Thomson Microelectronics, Inc. Circuit for limiting the current in a power transistor
US5753841A (en) * 1995-08-17 1998-05-19 Advanced Micro Devices, Inc. PC audio system with wavetable cache
US5694035A (en) * 1995-08-30 1997-12-02 Micron Technology, Inc. Voltage regulator circuit
US5838150A (en) 1996-06-26 1998-11-17 Micron Technology, Inc. Differential voltage regulator
JPH10133754A (ja) * 1996-10-28 1998-05-22 Fujitsu Ltd レギュレータ回路及び半導体集積回路装置
DE19716430A1 (de) * 1997-04-18 1998-11-19 Siemens Ag Schaltungsanordnung zur Erzeugung einer internen Versorgungsspannung
DE69719188T2 (de) * 1997-11-05 2003-12-04 Stmicroelectronics S.R.L., Agrate Brianza Hochspannungsregelungsschaltung und entsprechendes Spannungsregelungsverfahren
KR19990047008A (ko) * 1997-12-02 1999-07-05 구본준 외부조건 변화에 둔감한 기준전압 발생회로
US6037762A (en) * 1997-12-19 2000-03-14 Texas Instruments Incorporated Voltage detector having improved characteristics
KR100273278B1 (ko) * 1998-02-11 2001-01-15 김영환 반도체 소자의 펌핑회로
KR100506046B1 (ko) * 1998-06-30 2005-10-12 주식회사 하이닉스반도체 내부전압 발생장치
US6226205B1 (en) * 1999-02-22 2001-05-01 Stmicroelectronics, Inc. Reference voltage generator for an integrated circuit such as a dynamic random access memory (DRAM)
KR100308126B1 (ko) * 1999-07-21 2001-11-01 김영환 불휘발성 강유전체 메모리 장치의 레퍼런스 레벨 발생회로
US6333671B1 (en) * 1999-11-03 2001-12-25 International Business Machines Corporation Sleep mode VDD detune for power reduction
KR100576491B1 (ko) * 1999-12-23 2006-05-09 주식회사 하이닉스반도체 이중 내부전압 발생장치
US6669253B2 (en) * 2000-12-18 2003-12-30 David W. Benzing Wafer boat and boat holder
JP3964182B2 (ja) * 2001-11-02 2007-08-22 株式会社ルネサステクノロジ 半導体装置
US6933769B2 (en) * 2003-08-26 2005-08-23 Micron Technology, Inc. Bandgap reference circuit
DE10361724A1 (de) * 2003-12-30 2005-08-04 Infineon Technologies Ag Spannungsregelsystem
JP5458234B2 (ja) * 2008-01-25 2014-04-02 ピーエスフォー ルクスコ エスエイアールエル バンドギャップ基準電源回路
US8068356B2 (en) * 2008-05-28 2011-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Low power one-shot boost circuit
JP5325628B2 (ja) * 2009-03-26 2013-10-23 ラピスセミコンダクタ株式会社 半導体メモリの基準電位発生回路
US8493795B2 (en) * 2009-12-24 2013-07-23 Samsung Electronics Co., Ltd. Voltage stabilization device and semiconductor device including the same, and voltage generation method
US9035629B2 (en) * 2011-04-29 2015-05-19 Freescale Semiconductor, Inc. Voltage regulator with different inverting gain stages
CN102541133A (zh) * 2011-05-11 2012-07-04 电子科技大学 一种全温度范围补偿的电压基准源
EP2774267A1 (en) * 2011-11-02 2014-09-10 Marvell World Trade Ltd. Differential amplifier
JP5749299B2 (ja) * 2013-07-18 2015-07-15 ラピスセミコンダクタ株式会社 半導体メモリの基準電位発生回路及び半導体メモリ
CN103809646B (zh) * 2014-03-07 2015-07-08 上海华虹宏力半导体制造有限公司 分压电路及其控制方法
KR102685617B1 (ko) * 2016-10-31 2024-07-17 에스케이하이닉스 주식회사 레퍼런스 선택 회로
CN109274362A (zh) * 2018-12-03 2019-01-25 上海艾为电子技术股份有限公司 控制电路
US11245367B2 (en) * 2019-07-08 2022-02-08 Eta Wireless, Inc. Multi-output supply generator for RF power amplifiers with differential capacitive energy transfer
CN111710351B (zh) * 2020-05-18 2022-05-10 中国人民武装警察部队海警学院 支持差分放大和单端放大两种功能的灵敏放大电路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1233812A (ru) * 1969-05-16 1971-06-03
JP2592234B2 (ja) * 1985-08-16 1997-03-19 富士通株式会社 半導体装置
JPH0770216B2 (ja) * 1985-11-22 1995-07-31 株式会社日立製作所 半導体集積回路
JP2721151B2 (ja) * 1986-04-01 1998-03-04 株式会社東芝 半導体集積回路装置
JPH083766B2 (ja) * 1986-05-31 1996-01-17 株式会社東芝 半導体集積回路の電源電圧降下回路
JPS6370451A (ja) * 1986-09-11 1988-03-30 Mitsubishi Electric Corp 半導体集積回路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Иванчук Б.Н.идр. Параметрические стабилизаторы напр жени на полупроводниковых приборах и магнитных усилител х. М.: Энерги , 1971, с.58, рис. 1-19а. *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102289243A (zh) * 2011-06-30 2011-12-21 西安电子科技大学 Cmos带隙基准源

Also Published As

Publication number Publication date
GB2248357A (en) 1992-04-01
NL9100497A (nl) 1992-04-16
NL193038B (nl) 1998-04-01
NL193038C (nl) 1998-08-04
CN1051438A (zh) 1991-05-15
GB2248357B (en) 1994-07-06
GB9112078D0 (en) 1991-07-24
HK36197A (en) 1997-04-04
JPH04145509A (ja) 1992-05-19
JPH07101374B2 (ja) 1995-11-01
CN1044412C (zh) 1999-07-28
ITRM910727A0 (it) 1991-09-27
DE4037206C2 (de) 1995-08-10
KR920007339A (ko) 1992-04-28
ITRM910727A1 (it) 1992-03-30
DE4037206A1 (de) 1992-04-09
FR2667409A1 (fr) 1992-04-03
US5077518A (en) 1991-12-31
IT1250783B (it) 1995-04-21
FR2667409B1 (fr) 1993-07-16
KR930009148B1 (ko) 1993-09-23

Similar Documents

Publication Publication Date Title
RU1838814C (ru) Источник опорного напр жени
EP0157905B1 (en) Semiconductor device
US5982162A (en) Internal voltage generation circuit that down-converts external power supply voltage and semiconductor device generating internal power supply voltage on the basis of reference voltage
US6177785B1 (en) Programmable voltage regulator circuit with low power consumption feature
USRE39374E1 (en) Constant voltage power supply with normal and standby modes
KR100301368B1 (ko) 파워온리셋회로
US7205682B2 (en) Internal power supply circuit
US6195307B1 (en) Booster circuit and semiconductor memory device having the same
US5352935A (en) Semiconductor integrated circuit device with internal voltage controlling circuit
JP2638533B2 (ja) 不揮発性メモリ用電圧ブースタ
US5406141A (en) High voltage CMOS switching circuit
US6570367B2 (en) Voltage generator with standby operating mode
EP0195525A1 (en) Low power CMOS reference generator with low impedance driver
KR950010129B1 (ko) 전원 조절 회전 장치
JP2869791B2 (ja) 半導体集積回路装置およびそれを応用した電子装置
EP0718741B1 (en) Voltage regulator for an output driver with reduced output impedance
US6005434A (en) Substrate potential generation circuit that can suppress variation of output voltage with respect to change in external power supply voltage and environment temperature
US4873673A (en) Driver circuit having a current mirror circuit
JPH0770216B2 (ja) 半導体集積回路
US4937469A (en) Switched current mode driver in CMOS with short circuit protection
US5278798A (en) Semiconductor memory device
US5831419A (en) Circuit and method for regulating a voltage
EP0052504A1 (en) Semiconductor buffer circuit
KR0173934B1 (ko) 내부전원전압 공급장치
US4267465A (en) Circuit for recharging the output nodes of field effect transistor circuits