JP3156447B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- 238000010586 diagram Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 5
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- 238000005259 measurement Methods 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is DC as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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Description
【０００１】
【産業上の利用分野】本発明は、外部から供給される電
源電圧を降圧する降圧回路を内蔵して構成される半導体
集積回路に関する。
源電圧を降圧する降圧回路を内蔵して構成される半導体
集積回路に関する。
【０００２】
【従来の技術】従来、半導体集積回路、例えば、ＤＲＡ
Ｍ（dynamic random access memory）として、図６に、
その要部を示すようなものが知られている。
Ｍ（dynamic random access memory）として、図６に、
その要部を示すようなものが知られている。
【０００３】図中、１はチップ本体、２はメモリ回路、
３は外部電源電圧ＶＣＣが入力される外部電源電圧入力
端子、４は外部電源電圧入力端子３に入力される外部電
源電圧ＶＣＣを降圧する降圧回路であり、５はｎＭＯＳ
トランジスタである。
３は外部電源電圧ＶＣＣが入力される外部電源電圧入力
端子、４は外部電源電圧入力端子３に入力される外部電
源電圧ＶＣＣを降圧する降圧回路であり、５はｎＭＯＳ
トランジスタである。
【０００４】即ち、この降圧回路４は、ｎＭＯＳトラン
ジスタ５のソースに得られる降圧電圧ＶＡ＝ＶＣＣ−Ｖ
ＴＨ（ｎＭＯＳトランジスタ５のスレッショルド電圧）
を内部電源電圧としてメモリ回路２に供給するというも
のである。
ジスタ５のソースに得られる降圧電圧ＶＡ＝ＶＣＣ−Ｖ
ＴＨ（ｎＭＯＳトランジスタ５のスレッショルド電圧）
を内部電源電圧としてメモリ回路２に供給するというも
のである。
【０００５】
【発明が解決しようとする課題】このＤＲＡＭにおいて
は、製造プロセス上にバラツキがあると、ｎＭＯＳトラ
ンジスタ５の特性、即ち、降圧電圧ＶＡにバラツキが生
じ、メモリ回路２の特性が不安定になってしまうという
問題点があった。
は、製造プロセス上にバラツキがあると、ｎＭＯＳトラ
ンジスタ５の特性、即ち、降圧電圧ＶＡにバラツキが生
じ、メモリ回路２の特性が不安定になってしまうという
問題点があった。
【０００６】本発明は、かかる点に鑑み、製造プロセス
上にバラツキがある場合においても、期待する一定電圧
値の降圧電圧を得ることができるようにし、降圧電圧を
電源電圧として使用する内部回路の特性の安定化を図る
ことができるようにした半導体集積回路を提供すること
を目的とする。
上にバラツキがある場合においても、期待する一定電圧
値の降圧電圧を得ることができるようにし、降圧電圧を
電源電圧として使用する内部回路の特性の安定化を図る
ことができるようにした半導体集積回路を提供すること
を目的とする。
【０００７】
【課題を解決するための手段】図１は本発明の原理説明
図であり、図中、６はチップ本体、７は高電圧側の外部
電源電圧ＶＣＣが入力される外部電源電圧入力端子、８
は低電圧側の外部電源電圧ＶＳＳが入力される外部電源
電圧入力端子である。
図であり、図中、６はチップ本体、７は高電圧側の外部
電源電圧ＶＣＣが入力される外部電源電圧入力端子、８
は低電圧側の外部電源電圧ＶＳＳが入力される外部電源
電圧入力端子である。
【０００８】また、９は降圧回路であり、１０は定電流
源、１１はヒューズの切断により両端間電圧を可変可能
とされた負荷回路、１２は降圧電圧ＶＢが得られるノー
ドである。
源、１１はヒューズの切断により両端間電圧を可変可能
とされた負荷回路、１２は降圧電圧ＶＢが得られるノー
ドである。
【０００９】また、１３は降圧回路９により得られる降
圧電圧ＶＢを高電圧側の電源電圧として動作する内部回
路である。
圧電圧ＶＢを高電圧側の電源電圧として動作する内部回
路である。
【００１０】即ち、本発明による半導体集積回路は、高
電圧側の外部電源電圧ＶＣＣが入力される外部電源電圧
入力端子７に一端を接続された定電流源１０と、この定
電流源１０の他端と低電圧側の外部電源電圧ＶＳＳが入
力される外部電源電圧入力端子８との間に設けられ、ヒ
ューズの切断により両端間電圧を可変可能とされた負荷
回路１１とを設け、定電流源１０の他端と負荷回路１１
との接続点１２に高電圧側の外部電源電圧ＶＣＣを降圧
してなる降圧電圧ＶＢを得ることができるようにされた
降圧回路９を設けて構成するというものである。
電圧側の外部電源電圧ＶＣＣが入力される外部電源電圧
入力端子７に一端を接続された定電流源１０と、この定
電流源１０の他端と低電圧側の外部電源電圧ＶＳＳが入
力される外部電源電圧入力端子８との間に設けられ、ヒ
ューズの切断により両端間電圧を可変可能とされた負荷
回路１１とを設け、定電流源１０の他端と負荷回路１１
との接続点１２に高電圧側の外部電源電圧ＶＣＣを降圧
してなる降圧電圧ＶＢを得ることができるようにされた
降圧回路９を設けて構成するというものである。
【００１１】
【作用】本発明においては、降圧電圧ＶＢは、負荷回路
１１の両端間電圧で決定されるが、この負荷回路１１
は、ヒューズの切断により両端間電圧を可変可能とされ
ている。
１１の両端間電圧で決定されるが、この負荷回路１１
は、ヒューズの切断により両端間電圧を可変可能とされ
ている。
【００１２】この結果、製造プロセス上にバラツキがあ
り、降圧回路９の特性にバラツキが生じてしまう場合で
あっても、負荷回路１１に設けられているヒューズを切
断することによって、降圧回路９の特性を揃え、期待す
る一定電圧値の降圧電圧ＶＢを得ることができる。
り、降圧回路９の特性にバラツキが生じてしまう場合で
あっても、負荷回路１１に設けられているヒューズを切
断することによって、降圧回路９の特性を揃え、期待す
る一定電圧値の降圧電圧ＶＢを得ることができる。
【００１３】なお、図２に示すように、ノード１２に降
圧電圧ＶＣ（＜ＶＢ）を得るようにし、この降圧電圧Ｖ
Ｃを昇圧する昇圧回路１４を設け、この昇圧回路１４の
出力端１４Ａに降圧電圧ＶＢを得るようにされた降圧回
路１５を設けるように構成することもできる。
圧電圧ＶＣ（＜ＶＢ）を得るようにし、この降圧電圧Ｖ
Ｃを昇圧する昇圧回路１４を設け、この昇圧回路１４の
出力端１４Ａに降圧電圧ＶＢを得るようにされた降圧回
路１５を設けるように構成することもできる。
【００１４】このようにする場合において、例えば、負
荷回路１１をエンハンスメント型のｎＭＯＳトランジス
タで構成し、このエンハンスメント型のｎＭＯＳトラン
ジスタのスレッショルド電圧を利用して降圧電圧ＶＣを
得るようにし、昇圧回路１４においては、デプレッショ
ン型のｎＭＯＳトランジスタを利用して降圧電圧ＶＣを
昇圧するようにして降圧電圧ＶＢを得るようにする場合
には、温度特性の良好な降圧回路１５とすることができ
る。
荷回路１１をエンハンスメント型のｎＭＯＳトランジス
タで構成し、このエンハンスメント型のｎＭＯＳトラン
ジスタのスレッショルド電圧を利用して降圧電圧ＶＣを
得るようにし、昇圧回路１４においては、デプレッショ
ン型のｎＭＯＳトランジスタを利用して降圧電圧ＶＣを
昇圧するようにして降圧電圧ＶＢを得るようにする場合
には、温度特性の良好な降圧回路１５とすることができ
る。
【００１５】
【実施例】以下、図３〜図５を参照して、本発明の一実
施例について、本発明をＤＲＡＭに適用した場合を例に
して説明する。
施例について、本発明をＤＲＡＭに適用した場合を例に
して説明する。
【００１６】図３は本発明の一実施例の要部を示すブロ
ック図である。図中、１６はチップ本体、１７はメモリ
回路、１８は外部電源電圧ＶＣＣが入力される外部電源
電圧入力端子である。
ック図である。図中、１６はチップ本体、１７はメモリ
回路、１８は外部電源電圧ＶＣＣが入力される外部電源
電圧入力端子である。
【００１７】また、１９は外部電源電圧入力端子１８に
入力される外部電源電圧ＶＣＣを降圧する降圧回路、２
０はバーンイン（burn-in）用の電圧を発生するバーン
イン用電圧発生回路である。
入力される外部電源電圧ＶＣＣを降圧する降圧回路、２
０はバーンイン（burn-in）用の電圧を発生するバーン
イン用電圧発生回路である。
【００１８】また、２１は通常動作時には降圧回路１９
から出力される降圧電圧を電源電圧としてメモリ回路１
７に供給し、バーンイン試験時にはバーンイン用電圧発
生回路から出力されるバーンイン用電圧、例えば、７
［Ｖ］を４.５［Ｖ］に変換して、これを電源電圧とし
てメモリ回路１７に供給する切換え回路（レギュレー
タ）である。
から出力される降圧電圧を電源電圧としてメモリ回路１
７に供給し、バーンイン試験時にはバーンイン用電圧発
生回路から出力されるバーンイン用電圧、例えば、７
［Ｖ］を４.５［Ｖ］に変換して、これを電源電圧とし
てメモリ回路１７に供給する切換え回路（レギュレー
タ）である。
【００１９】ここに、降圧回路１９は、図４に示すよう
に構成されている。図中、２２は定電流源回路であり、
２３は外部電源電圧ＶＣＣを供給するＶＣＣ電源線、２
４、２５はカレントミラー回路を構成するｐＭＯＳトラ
ンジスタである。
に構成されている。図中、２２は定電流源回路であり、
２３は外部電源電圧ＶＣＣを供給するＶＣＣ電源線、２
４、２５はカレントミラー回路を構成するｐＭＯＳトラ
ンジスタである。
【００２０】また、２６はｐＭＯＳトランジスタ２４、
２５に流れる電流を決定するデプレッション型のｎＭＯ
Ｓトランジスタ、ＶＤは降圧回路１９により出力される
降圧電圧であり、本実施例では、ｎＭＯＳトランジスタ
２６のバイアス電圧としても使用されている。
２５に流れる電流を決定するデプレッション型のｎＭＯ
Ｓトランジスタ、ＶＤは降圧回路１９により出力される
降圧電圧であり、本実施例では、ｎＭＯＳトランジスタ
２６のバイアス電圧としても使用されている。
【００２１】また、２７は定電流源回路２２の負荷回路
であり、２８〜３４はゲートをドレインに接続してなる
エンハンスメント型のｎＭＯＳトランジスタ、３５〜３
７はレーザによる切断が可能とされたヒューズである。
であり、２８〜３４はゲートをドレインに接続してなる
エンハンスメント型のｎＭＯＳトランジスタ、３５〜３
７はレーザによる切断が可能とされたヒューズである。
【００２２】また、３８は抵抗による分圧回路、３９は
試験用のブローブを接触させることができるようにされ
た試験用のパッド（電極）であり、分圧回路３８は、図
５に示すように構成されている。図中、４０〜４７は抵
抗、４８〜５６はレーザによる切断が可能とされたヒュ
ーズである。
試験用のブローブを接触させることができるようにされ
た試験用のパッド（電極）であり、分圧回路３８は、図
５に示すように構成されている。図中、４０〜４７は抵
抗、４８〜５６はレーザによる切断が可能とされたヒュ
ーズである。
【００２３】また、図４において、５７は昇圧回路であ
り、５８〜６８はデプレッション型のｎＭＯＳトランジ
スタ、６９〜７２はｐＭＯＳトランジスタ、７３〜８０
はレーザによる切断が可能とされたヒューズ、８１は抵
抗、８２、８３は試験用のブローブを接触させることが
できるようにされた試験用のパッドである。
り、５８〜６８はデプレッション型のｎＭＯＳトランジ
スタ、６９〜７２はｐＭＯＳトランジスタ、７３〜８０
はレーザによる切断が可能とされたヒューズ、８１は抵
抗、８２、８３は試験用のブローブを接触させることが
できるようにされた試験用のパッドである。
【００２４】なお、この降圧回路１９においては、ｎＭ
ＯＳトランジスタ６２のソース、即ち、ノード８４に降
圧電圧ＶＢを得るようにされている。
ＯＳトランジスタ６２のソース、即ち、ノード８４に降
圧電圧ＶＢを得るようにされている。
【００２５】ここに、負荷回路２７におけるヒューズ３
５〜３７の切断状況と、ノード８５の電圧との関係は、
表１に示すようになる。但し、ＶTHEはエンハンスメン
ト型のｎＭＯＳトランジスタのスレッショルド電
圧、「」は非切断状態、「×」は切断状態を示す。表
２、表３においても、同様である。
５〜３７の切断状況と、ノード８５の電圧との関係は、
表１に示すようになる。但し、ＶTHEはエンハンスメン
ト型のｎＭＯＳトランジスタのスレッショルド電
圧、「」は非切断状態、「×」は切断状態を示す。表
２、表３においても、同様である。
【００２６】
【表１】
【００２７】また、分圧回路３８におけるヒューズ４８
〜５６（図５参照）の切断状況と、ノード８６、８５間
の電圧との関係は、表２に示すようになる。
〜５６（図５参照）の切断状況と、ノード８６、８５間
の電圧との関係は、表２に示すようになる。
【００２８】
【表２】
【００２９】また、昇圧回路５７におけるヒューズ７３
〜８０の切断状況と、ノード８４、８７間の電圧との関
係は、表３に示すようになる。但し、ＶTHDはデプレッ
ション型のｎＭＯＳトランジスタのスレッショルド電圧
である。
〜８０の切断状況と、ノード８４、８７間の電圧との関
係は、表３に示すようになる。但し、ＶTHDはデプレッ
ション型のｎＭＯＳトランジスタのスレッショルド電圧
である。
【００３０】
【表３】
【００３１】したがって、ヒューズ７３の切断及びヒュ
ーズ３５〜３７、４８〜５６、７４〜８０の選択的切断
を行うことにより、降圧電圧ＶＢとして、３ＶTHE＋２
ＶTHD、３ＶTHE＋１／８ＶTHE＋２ＶTHD、３ＶTHE＋２
／８ＶTHE＋２ＶTHD、・・・、６ＶTHE＋７／８ＶTHE＋
５ＶTHD、６ＶTHE＋ＶTHE＋５ＶTHDを得ることができ
る。
ーズ３５〜３７、４８〜５６、７４〜８０の選択的切断
を行うことにより、降圧電圧ＶＢとして、３ＶTHE＋２
ＶTHD、３ＶTHE＋１／８ＶTHE＋２ＶTHD、３ＶTHE＋２
／８ＶTHE＋２ＶTHD、・・・、６ＶTHE＋７／８ＶTHE＋
５ＶTHD、６ＶTHE＋ＶTHE＋５ＶTHDを得ることができ
る。
【００３２】そこで、本実施例においては、次のように
して、ヒューズ７３の切断及びヒューズ３５〜３７、４
８〜５６、７４〜８０の選択的切断が行われ、期待する
降圧電圧ＶＢを得るようにされる。
して、ヒューズ７３の切断及びヒューズ３５〜３７、４
８〜５６、７４〜８０の選択的切断が行われ、期待する
降圧電圧ＶＢを得るようにされる。
【００３３】即ち、まず、ウエハ試験時、ＬＳＩ試験装
置（ＬＳＩテスタ）において、外部電源電圧ＶＣＣ、Ｖ
ＳＳが供給される。この場合、ノード８８はＨレベルと
なり、ｐＭＯＳトランジスタ６９〜７１＝ＯＦＦとされ
る。
置（ＬＳＩテスタ）において、外部電源電圧ＶＣＣ、Ｖ
ＳＳが供給される。この場合、ノード８８はＨレベルと
なり、ｐＭＯＳトランジスタ６９〜７１＝ＯＦＦとされ
る。
【００３４】このようにｐＭＯＳトランジスタ６９〜７
１をＯＦＦとしないと、ｎＭＯＳトランジスタ６１の出
力電圧がヒューズ８０及び７７を介してｎＭＯＳトラン
ジスタ５９のゲートに帰還されてしまい、動作が不安定
となってしまう。
１をＯＦＦとしないと、ｎＭＯＳトランジスタ６１の出
力電圧がヒューズ８０及び７７を介してｎＭＯＳトラン
ジスタ５９のゲートに帰還されてしまい、動作が不安定
となってしまう。
【００３５】また、この場合、パッド８２は、何ら電圧
を印加されない状態とされる。この結果、ｐＭＯＳトラ
ンジスタ７２のゲートの電圧はＶＳＳで、このｐＭＯＳ
トランジスタ７２はＯＮ状態とされる。
を印加されない状態とされる。この結果、ｐＭＯＳトラ
ンジスタ７２のゲートの電圧はＶＳＳで、このｐＭＯＳ
トランジスタ７２はＯＮ状態とされる。
【００３６】そして、このような状態の下に、パッド３
９の電圧と、パッド８３の電圧とが測定される。
９の電圧と、パッド８３の電圧とが測定される。
【００３７】ここに、「パッド３９の電圧÷３（エンハ
ンスメント型のｎＭＯＳトランジスタ２９〜３１の
数）」の値からエンハンスメント型のｎＭＯＳトランジ
スタ２９〜３１のスレッショルド電圧ＶTHE、即ち、エ
ンハンスメント型のｎＭＯＳトランジスタ２８〜３４の
スレッショルド電圧ＶTHEを知ることができる。
ンスメント型のｎＭＯＳトランジスタ２９〜３１の
数）」の値からエンハンスメント型のｎＭＯＳトランジ
スタ２９〜３１のスレッショルド電圧ＶTHE、即ち、エ
ンハンスメント型のｎＭＯＳトランジスタ２８〜３４の
スレッショルド電圧ＶTHEを知ることができる。
【００３８】また、「パッド８３の電圧−パッド３９の
電圧」の値からデプレッション型のｎＭＯＳトランジス
タ５８のスレッショルド電圧ＶTHD、即ち、デプレッシ
ョン型のｎＭＯＳトランジスタ５８〜６１のスレッショ
ルド電圧ＶTHDを知ることができる。
電圧」の値からデプレッション型のｎＭＯＳトランジス
タ５８のスレッショルド電圧ＶTHD、即ち、デプレッシ
ョン型のｎＭＯＳトランジスタ５８〜６１のスレッショ
ルド電圧ＶTHDを知ることができる。
【００３９】次に、パッド８２に正の電圧ＶＲＣが印加
され、ｐＭＯＳトランジスタ７２をＯＦＦ状態とし、デ
プレッション型のｎＭＯＳトランジスタ６２のソース、
即ち、ノード８４に降圧回路１９による電圧が出力され
ないようにされる。
され、ｐＭＯＳトランジスタ７２をＯＦＦ状態とし、デ
プレッション型のｎＭＯＳトランジスタ６２のソース、
即ち、ノード８４に降圧回路１９による電圧が出力され
ないようにされる。
【００４０】そして、パッド８３に、本来、降圧回路１
９により得るべき降圧電圧ＶＢと同一の電圧が印加さ
れ、メモリ回路１７（図３参照）の試験が行われ、冗長
すべきアドレスが決定される。
９により得るべき降圧電圧ＶＢと同一の電圧が印加さ
れ、メモリ回路１７（図３参照）の試験が行われ、冗長
すべきアドレスが決定される。
【００４１】次に、本実施例は、トリミング装置（ヒュ
ーズ切断装置）に移され、測定されたスレッショルド電
圧ＶTHE、ＶTHDが考慮され、降圧電圧ＶＢが期待されて
いる電圧値となるように、ヒューズ７３の切断及びヒュ
ーズ３５〜３７、４８〜５６、７４〜８０の選択的切断
が行われると共に、冗長を行うために必要なヒューズの
切断も行われる。
ーズ切断装置）に移され、測定されたスレッショルド電
圧ＶTHE、ＶTHDが考慮され、降圧電圧ＶＢが期待されて
いる電圧値となるように、ヒューズ７３の切断及びヒュ
ーズ３５〜３７、４８〜５６、７４〜８０の選択的切断
が行われると共に、冗長を行うために必要なヒューズの
切断も行われる。
【００４２】なお、ヒューズ７３が切断されることによ
り、動作時、ノード８８はＬレベルとされ、ｐＭＯＳト
ランジスタ６９〜７１はＯＮ状態とされる。
り、動作時、ノード８８はＬレベルとされ、ｐＭＯＳト
ランジスタ６９〜７１はＯＮ状態とされる。
【００４３】以上のように、本実施例によれば、製造プ
ロセス上にバラツキがあり、エンハンスメント型のｎＭ
ＯＳトランジスタ２８〜３４及びデプレッション型のｎ
ＭＯＳトランジスタ５８〜６２に特性のバラツキが生じ
た場合においても、ヒューズ７３の切断及びヒューズ３
５〜３７、４８〜５６、７４〜８０の選択的切断を行う
ことにより、期待する降圧電圧ＶＢを得ることができる
ので、メモリ回路１７の特性の安定化を図ることができ
る。
ロセス上にバラツキがあり、エンハンスメント型のｎＭ
ＯＳトランジスタ２８〜３４及びデプレッション型のｎ
ＭＯＳトランジスタ５８〜６２に特性のバラツキが生じ
た場合においても、ヒューズ７３の切断及びヒューズ３
５〜３７、４８〜５６、７４〜８０の選択的切断を行う
ことにより、期待する降圧電圧ＶＢを得ることができる
ので、メモリ回路１７の特性の安定化を図ることができ
る。
【００４４】しかも、本実施例によれば、パッド３９、
８３が設けられ、これらパッド３９、８３の電圧を測定
することにより、エンハンスメント型のｎＭＯＳトラン
ジスタ２８〜３４のスレッショルド電圧ＶTHE及びデプ
レッション型のｎＭＯＳトランジスタ５８〜６２のスレ
ッショルド電圧ＶTHDを知ることができるようにされて
いるので、降圧電圧ＶＢの精度の高い調整を行うことが
できる。
８３が設けられ、これらパッド３９、８３の電圧を測定
することにより、エンハンスメント型のｎＭＯＳトラン
ジスタ２８〜３４のスレッショルド電圧ＶTHE及びデプ
レッション型のｎＭＯＳトランジスタ５８〜６２のスレ
ッショルド電圧ＶTHDを知ることができるようにされて
いるので、降圧電圧ＶＢの精度の高い調整を行うことが
できる。
【００４５】また、本実施例においては、ｐＭＯＳトラ
ンジスタ７２をＯＦＦ状態とするための電圧ＶＲＣを印
加するためのパッド８２を設け、メモリ回路１７の試験
を行う場合、ｐＭＯＳトランジスタ７２をＯＦＦ状態と
し、降圧回路１９から電圧が出力されないようにし、パ
ッド８３からメモリ回路１７に必要な電圧を供給するよ
うにしている。
ンジスタ７２をＯＦＦ状態とするための電圧ＶＲＣを印
加するためのパッド８２を設け、メモリ回路１７の試験
を行う場合、ｐＭＯＳトランジスタ７２をＯＦＦ状態と
し、降圧回路１９から電圧が出力されないようにし、パ
ッド８３からメモリ回路１７に必要な電圧を供給するよ
うにしている。
【００４６】この結果、ＬＳＩ試験回路において、エン
ハンスメント型のｎＭＯＳトランジスタ２８〜３４のス
レッショルド電圧ＶTHE及びデプレッション型のｎＭＯ
Ｓトランジスタ５８〜６２のスレッショルド電圧ＶTHD
を知るためのパッド３９、８３の電圧の測定と、メモリ
回路１７の試験とを行い、その後、トリミング装置にお
いて、降圧電圧ＶＢを得るためのヒューズの切断と、冗
長を行うために必要なヒューズの切断とを行うことがで
きるので、試験工程、トリミング工程を効率的に行うこ
とができる。
ハンスメント型のｎＭＯＳトランジスタ２８〜３４のス
レッショルド電圧ＶTHE及びデプレッション型のｎＭＯ
Ｓトランジスタ５８〜６２のスレッショルド電圧ＶTHD
を知るためのパッド３９、８３の電圧の測定と、メモリ
回路１７の試験とを行い、その後、トリミング装置にお
いて、降圧電圧ＶＢを得るためのヒューズの切断と、冗
長を行うために必要なヒューズの切断とを行うことがで
きるので、試験工程、トリミング工程を効率的に行うこ
とができる。
【００４７】ちなみに、パッド８２が設けられていない
と、ＬＳＩ試験装置におけるスレッショルド電圧
ＶTHE、ＶTHDを知るためのパッド３９、８３の電圧の測
定→トリミング装置における降圧電圧ＶＢを得るための
ヒューズの切断→ＬＳＩ試験装置におけるメモリ回路１
７の試験→トリミング装置における冗長に必要なヒュー
ズの切断の順に各工程を行う必要があり、ウエハを必要
以上に移動させなければならない。
と、ＬＳＩ試験装置におけるスレッショルド電圧
ＶTHE、ＶTHDを知るためのパッド３９、８３の電圧の測
定→トリミング装置における降圧電圧ＶＢを得るための
ヒューズの切断→ＬＳＩ試験装置におけるメモリ回路１
７の試験→トリミング装置における冗長に必要なヒュー
ズの切断の順に各工程を行う必要があり、ウエハを必要
以上に移動させなければならない。
【００４８】なお、降圧電圧ＶＢを得るためのヒューズ
の切断においては、エンハンスメント型のｎＭＯＳトラ
ンジスタ２８〜３４のうち、最終的に使用されるトラン
ジスタの数と、デプレッション型のｎＭＯＳトランジス
タ５８〜６２のうち、最終的に使用されるトランジスタ
の数との差が小さくなるように、出来れば、同一数とな
るように、ヒューズ３５〜３７、７４〜８０の選択的切
断を行うことが、温度特性上、好適である。
の切断においては、エンハンスメント型のｎＭＯＳトラ
ンジスタ２８〜３４のうち、最終的に使用されるトラン
ジスタの数と、デプレッション型のｎＭＯＳトランジス
タ５８〜６２のうち、最終的に使用されるトランジスタ
の数との差が小さくなるように、出来れば、同一数とな
るように、ヒューズ３５〜３７、７４〜８０の選択的切
断を行うことが、温度特性上、好適である。
【００４９】
【発明の効果】本発明によれば、降圧電圧（ＶＢ）は、
降圧回路（９）を構成する負荷回路（１１）の両端間電
圧で決定されるが、この負荷回路（１１）は、ヒューズ
の切断により両端間電圧を可変可能としたことにより、
製造プロセス上にバラツキがあり、降圧回路（９）の特
性にバラツキが生じてしまう場合であっても、負荷回路
（１１）に設けられているヒューズを切断することによ
り、降圧回路（９）の特性を揃え、一定電圧値の降圧電
圧（ＶＢ）を得ることができるので、降圧電圧（ＶＢ）
を電源電圧として使用する内部回路（１３）の特性の安
定化を図ることができる。
降圧回路（９）を構成する負荷回路（１１）の両端間電
圧で決定されるが、この負荷回路（１１）は、ヒューズ
の切断により両端間電圧を可変可能としたことにより、
製造プロセス上にバラツキがあり、降圧回路（９）の特
性にバラツキが生じてしまう場合であっても、負荷回路
（１１）に設けられているヒューズを切断することによ
り、降圧回路（９）の特性を揃え、一定電圧値の降圧電
圧（ＶＢ）を得ることができるので、降圧電圧（ＶＢ）
を電源電圧として使用する内部回路（１３）の特性の安
定化を図ることができる。
【図１】本発明の原理説明図（その１）である。
【図２】本発明の原理説明図（その２）である。
【図３】本発明の一実施例の要部を示すブロック図であ
る。
る。
【図４】本発明の一実施例を構成する降圧回路を示す回
路図である。
路図である。
【図５】本発明の一実施例を構成する降圧回路の一部分
をなす分圧回路を示す回路図である。
をなす分圧回路を示す回路図である。
【図６】従来のＤＲＡＭの一例の要部を示すブロック図
である。
である。
６ チップ本体 ７ 高電圧側の外部電源電圧ＶＣＣが入力される外部電
源電圧入力端子 ８ 低電圧側の外部電源電圧ＶＳＳが入力される外部電
源電圧入力端子 ９ 降圧回路 １０ 定電流源 １１ ヒューズの切断により両端間電圧を可変可能とさ
れた負荷回路 １２ 降圧電圧ＶＢが得られるノード １３ 降圧電圧ＶＢを高電圧側の電源電圧として動作す
る内部回路 １４ 昇圧回路 １５ 降圧回路
源電圧入力端子 ８ 低電圧側の外部電源電圧ＶＳＳが入力される外部電
源電圧入力端子 ９ 降圧回路 １０ 定電流源 １１ ヒューズの切断により両端間電圧を可変可能とさ
れた負荷回路 １２ 降圧電圧ＶＢが得られるノード １３ 降圧電圧ＶＢを高電圧側の電源電圧として動作す
る内部回路 １４ 昇圧回路 １５ 降圧回路
フロントページの続き (56)参考文献 特開 昭59−121854（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/419 G06F 1/56 G06F 3/24
Claims (5)
- 【請求項１】高電圧側の外部電源電圧が入力される第１
の外部電源電圧入力端子に一端を接続された定電流源
と、 この定電流源の他端と低電圧側の外部電源電圧が入力さ
れる第２の外部電源電圧入力端子との間に設けられ、ヒ
ューズの切断により両端間電圧を可変可能とされた負荷
回路とを設け、前記負荷回路は、 それぞれゲートをドレインに接続し、ドレインを前記定
電流源側、ソースを前記第２の外部電源電圧入力端子側
として直列接続されてなる第１〜第ｎのエンハンスメン
ト型のｎＭＯＳトランジスタと、 これら第１〜第ｎのエンハンスメント型のｎＭＯＳトラ
ンジスタのうち、第ｉ〜第ｎのエンハンスメント型のｎ
ＭＯＳトランジスタのドレインと前記第２の外部電源電
圧入力端子との間に接続された第１〜第ｎ−ｉ＋１のヒ
ューズと、 前記第１〜第ｎのエンハンスメント型のｎＭＯＳトラン
ジスタのうち、第１〜第ｉ−１のエンハンスメント型の
ｎＭＯＳトランジスタのいずれか１個のエンハンスメン
ト型のｎＭＯＳトランジスタのドレイン・ソース間に直
列接続された第１〜第ｍの抵抗と、 前記いずれか１個のエンハンスメント型のｎＭＯＳトラ
ンジスタのドレイン、前記第１〜第ｍの抵抗のそれぞれ
の接続点及び前記いずれか１個のエンハンスメント型の
ｎＭＯＳトランジスタのソースのうち対応するものにそ
れぞれ一端を接続され、他端を共通接続された第ｎ−ｉ
＋２〜第ｍ＋ｎ−ｉ＋２のヒューズとから構成され、 前記定電流源の他端と前記負荷回路との接続点に前記高
電圧側の外部電源電圧を降圧してなる降圧電圧を得るこ
とができるようにされた降圧回路を設けて構成されてい
ることを特徴とする半導体集積回路。 - 【請求項２】高電圧側の外部電源電圧が入力される第１
の外部電源電圧入力端子に一端を接続された定電流源
と、 この定電流源の他端と低電圧側の外部電源電圧が入力さ
れる第２の外部電源電圧入力端子との間に設けられ、ヒ
ューズの切断により両端間電圧を可変可能とされた負荷
回路と、 前記定電流源の他端と前記負荷回路との接続点に得られ
る前記高電圧側の外部電源電圧を降圧してなる降圧電圧
を昇圧する昇圧回路とを設け、 この昇圧回路の出力端に降圧電圧を得ることができるよ
うにされている降圧回路を設けて構成されていることを
特徴とする半導体集積回路。 - 【請求項３】前記負荷回路は、 それぞれゲートをドレインに接続し、ドレインを前記定
電流源側、ソースを前記第２の外部電源電圧入力端子側
として直列接続されてなる第１〜第ｎのエンハンスメン
ト型のｎＭＯＳトランジスタと、 これら第１〜第ｎのエンハンスメント型のｎＭＯＳトラ
ンジスタのうち、第ｉ〜第ｎのエンハンスメント型のｎ
ＭＯＳトランジスタのドレインと前記第２の外部電源電
圧入力端子との間に接続された第１〜第ｎ−ｉ＋１のヒ
ューズと、 前記第１〜第ｎのエンハンスメント型のｎＭＯＳトラン
ジスタのうち、第１〜第ｉ−１のエンハンスメント型の
ｎＭＯＳトランジスタのいずれか１個のエンハンスメン
ト型のｎＭＯＳトランジスタのドレイン・ソース間に直
列接続された第１〜第ｍの抵抗と、 前記いずれか１個のエンハンスメント型のｎＭＯＳトラ
ンジスタのドレイン、前記第１〜第ｍの抵抗のそれぞれ
の接続点及び前記いずれか１個のエンハンスメント型の
ｎＭＯＳトランジスタのソースのうち対応するものにそ
れぞれ一端を接続され、他端を共通接続された第ｎ−ｉ
＋２〜第ｍ＋ｎ−ｉ＋２のヒューズとから構成されてい
ることを特徴とする請求項２記載の半導体集積回路。 - 【請求項４】前記昇圧回路は、 ドレインを前記第１の外部電源電圧入力端子に接続さ
れ、ゲートを前記定電流源の他端と前記負荷回路との接
続点に接続された第１のデプレッション型のｎＭＯＳト
ランジスタと、 一端を前記第１のデプレッション型のｎＭＯＳトランジ
スタのソースに接続され、他端を前記第２の外部電源電
圧入力端子に接続された第２の定電流源と、 前記第１のデプレッション型のｎＭＯＳトランジスタの
後段に設けられ、ドレインを前記第１の外部電源電圧入
力端子に接続され、ゲートを前段のデプレッション型の
ｎＭＯＳトランジスタのソースに接続された第２〜第ｐ
のデプレッション型のｎＭＯＳトランジスタと、 これら第２〜第ｐのデプレッション型のｎＭＯＳトラン
ジスタのソースのうち対応するものにそれぞれ一端を接
続された第ｍ＋ｎ−ｉ＋３〜第ｍ＋ｎ−ｉ＋ｐ＋１のヒ
ューズと、 これら第ｍ＋ｎ−ｉ＋３〜第ｍ＋ｎ−ｉ＋ｐ＋１のヒュ
ーズの他端にそれぞれ一端を接続された第１〜第ｐ−１
のスイッチ素子と、 これら第１〜第ｐ−１のスイッチ素子の他端のうち対応
するものにそれぞれ一端を接続され、他端を前記第２の
外部電源電圧入力端子に接続された第３〜第ｐ＋１の定
電流源と、 前記第１のデプレッション型のｎＭＯＳトランジスタの
ソース、前記第１〜第ｐ−１のスイッチ素子の他端のう
ち対応するものにそれぞれ一端を接続され、他端を共通
接続された第ｍ＋ｎ−ｉ＋ｐ＋２〜第ｍ＋ｎ−ｉ＋２ｐ
＋１のヒューズと、 一端を前記第１の外部電源電圧入力端子に接続された第
ｐのスイッチ素子と、 ドレインを前記第ｐのスイッチ素子の他端に接続され、
ゲートを前記第ｍ＋ｎ−ｉ＋ｐ＋２〜第ｍ＋ｎ−ｉ＋２
ｐ＋１のヒューズの他端に接続された第ｐ＋１のデプレ
ッション型のｎＭＯＳトランジスタと、 一端を前記第ｐ＋１のデプレッション型のｎＭＯＳトラ
ンジスタのソースに接続され、他端を前記第２の外部電
源電圧入力端子に接続された第ｐ＋２の定電流源とを設
け、 前記第ｐ＋１のデプレッション型のｎＭＯＳトランジス
タのソースを出力端として構成されていることを特徴と
する請求項２記載の半導体集積回路。 - 【請求項５】第１の電源と、 前記第１の電源より低電圧の第２の 電源と、前記第１の電源に接続され、 電流出力を有する定電流源
と、 前記電流出力及び前記第２の電源に接続された負荷回路
を有し、 この負荷回路は、一端が前記電流出力 に接続され、第１の抵抗ノードが形
成された第１の抵抗と、この第１の抵抗と直列に接続さ
れ、第２の抵抗ノードが形成された第２の抵抗と、前記
第１の抵抗ノード及び電圧出力に接続された第１のヒュ
ーズと、前記第２の抵抗ノードと前記電圧出力の間に接
続された第２のヒューズからなる分圧回路と、前記分圧回路の他端 と前記第２の電源の間に接続され、
ダイオードノードにおいて直列に接続された第１及び第
２のダイオードと、 前記直列に接続された第１及び第２のダイオードと並列
に接続され、かつ、前記分圧回路の他端と前記第２の電
源の間に接続された第３のヒューズと、 前記第２のダイオードと並列に接続され、かつ、前記ダ
イオードノードと前記第２の電源の間に接続された第４
のヒューズを有することを特徴とする降圧回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14612593A JP3156447B2 (ja) | 1993-06-17 | 1993-06-17 | 半導体集積回路 |
| US08/654,786 US5675280A (en) | 1993-06-17 | 1996-05-28 | Semiconductor integrated circuit device having built-in step-down circuit for stepping down external power supply voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14612593A JP3156447B2 (ja) | 1993-06-17 | 1993-06-17 | 半導体集積回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH0714383A JPH0714383A (ja) | 1995-01-17 |
| JP3156447B2 true JP3156447B2 (ja) | 2001-04-16 |
Family
ID=15400718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14612593A Expired - Lifetime JP3156447B2 (ja) | 1993-06-17 | 1993-06-17 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5675280A (ja) |
| JP (1) | JP3156447B2 (ja) |
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