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KR20220129999A - 디스플레이 기판 및 디스플레이 디바이스 - Google Patents

디스플레이 기판 및 디스플레이 디바이스 Download PDF

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Publication number
KR20220129999A
KR20220129999A KR1020217038802A KR20217038802A KR20220129999A KR 20220129999 A KR20220129999 A KR 20220129999A KR 1020217038802 A KR1020217038802 A KR 1020217038802A KR 20217038802 A KR20217038802 A KR 20217038802A KR 20220129999 A KR20220129999 A KR 20220129999A
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KR
South Korea
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line
display area
winding
display
sub
Prior art date
Application number
KR1020217038802A
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English (en)
Inventor
웨이윈 황
야오 황
츠 위
싱량 샤오
보 스
번롄 왕
Original Assignee
보에 테크놀로지 그룹 컴퍼니 리미티드
청두 비오이 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
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Publication date
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Priority claimed from PCT/CN2020/073996 external-priority patent/WO2021147083A1/zh
Priority claimed from PCT/CN2020/073993 external-priority patent/WO2021147081A1/zh
Priority claimed from PCT/CN2020/074001 external-priority patent/WO2021147086A1/zh
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Abstract

디스플레이 기판(01) 및 디스플레이 디바이스(03). 디스플레이 기판(01)은 디스플레이 영역(10), 적어도 하나의 제1 신호 라인(20), 및 적어도 하나의 접속 와이어(60)를 포함한다. 디스플레이 영역(10)은 제1 디스플레이 영역(11) 및 제2 디스플레이 영역(12)을 포함하고; 제2 디스플레이 영역(12)은 제1 디스플레이 영역(11)을 적어도 부분적으로 둘러싸고; 제1 디스플레이 영역(11)은 적어도 하나의 제1 발광 소자(411)를 포함하고, 제2 디스플레이 영역(12)은 적어도 하나의 제1 픽셀 회로(412)를 포함하고; 적어도 하나의 제1 신호 라인(20)은 제1 본체부(21) 및 제1 권선부(22)를 포함하고; 제1 본체부(21)는 제1 방향(D1)을 따라 연장하고, 제1 권선부(22)의 적어도 일부는 제1 방향(D1)과 교차하는 방향을 따라 연장하고, 적어도 하나의 제1 신호 라인(20)은 적어도 하나의 제1 픽셀 회로(412)에 대한 제1 구동 신호를 제공하기 위해, 적어도 하나의 제1 픽셀 회로(412)에 전기적으로 접속되고; 적어도 하나의 제1 픽셀 회로(412)는 대응하는 접속 와이어(60)에 의해 적어도 하나의 제1 발광 소자(411)에 각각 전기적으로 접속되고; 적어도 하나의 제1 픽셀 회로(412)는 적어도 하나의 제1 발광 소자(411)를 각각 구동하도록 구성된다. 디스플레이 기판(01) 및 디스플레이 디바이스(03)는 제1 디스플레이 영역(11)의 투과율을 개선할 수 있다.

Description

디스플레이 기판 및 디스플레이 디바이스
본 출원은 모든 목적을 위해, 그 개시내용이 그대로 본 출원의 부분으로서 본 명세서에 참조로서 합체되어 있는, 2020년 1월 23일자로 출원된 PCT 특허 출원 PCT/CN2020/073993, PCT/CN2020/073995, PCT/CN2020/073996 및 PCT/CN2020/074001의 우선권을 주장한다.
기술분야
본 개시내용의 실시예들은 디스플레이 기판 및 디스플레이 디바이스에 관한 것이다.
유기 발광 다이오드(OLED) 디스플레이 디바이스들은 넓은 시야각, 높은 콘트라스트, 높은 응답 속도, 넓은 색 재현율(color gamut), 높은 스크린 비중(screen-to-body ratio), 광 자기-발광(self-emission), 명도(lightness) 및 박형화(thinness) 등의 특성들을 갖는다. 게다가, 무기 발광 디스플레이 디바이스들에 비교하여, OLED 디스플레이 디바이스는 더 높은 발광 휘도(brightness), 더 낮은 구동 전압 등의 장점들을 갖는다. 전술된 특성들 및 장점들로 인해, OLED 디스플레이 디바이스는 점차적으로 사람들의 광범위한 주의를 받고, 이동 전화, 디스플레이, 노트북 컴퓨터, 스마트워치, 디지털 카메라, 기기들 및 장치, 플렉시블 웨어러블 장치 등과 같은, 디스플레이 기능을 갖는 장치에 적용 가능할 수 있다. 디스플레이 기술의 추가의 개발로, 높은 스크린 비중을 갖는 디스플레이 디바이스는 이미 사람들의 요구들을 만족시킬 수 없고, 풀 스크린을 갖는 디스플레이 디바이스가 미래에 디스플레이 기술의 개발 트렌드가 된다.
본 개시내용의 적어도 하나의 실시예는 디스플레이 영역, 적어도 하나의 제1 신호 라인, 및 적어도 하나의 접속 와이어를 포함하는 디스플레이 기판을 제공한다. 디스플레이 영역은 제1 디스플레이 영역 및 제2 디스플레이 영역을 포함하고; 제2 디스플레이 영역은 제1 디스플레이 영역을 적어도 부분적으로 둘러싸고; 제1 디스플레이 영역은 적어도 하나의 제1 발광 소자를 포함하고, 제2 디스플레이 영역은 적어도 하나의 제1 픽셀 회로를 포함하고; 적어도 하나의 제1 신호 라인은 제1 본체부 및 제1 권선부를 포함하고; 제1 본체부는 제1 방향을 따라 연장하고, 제1 권선부의 적어도 일부는 제1 방향과 교차하는 방향을 따라 연장하고; 적어도 하나의 제1 신호 라인은 적어도 하나의 제1 픽셀 회로에 대한 제1 구동 신호를 제공하기 위해, 적어도 하나의 제1 픽셀 회로에 전기적으로 접속되고; 적어도 하나의 제1 픽셀 회로는 대응하는 접속 와이어를 통해 적어도 하나의 제1 발광 소자에 각각 접속되고; 적어도 하나의 제1 픽셀 회로는 적어도 하나의 제1 발광 소자를 각각 구동하도록 구성된다.
예를 들어, 디스플레이 기판의 적어도 하나의 예에서, 디스플레이 영역은 제3 디스플레이 영역을 더 포함한다. 제3 디스플레이 영역은 제2 디스플레이 영역을 적어도 부분적으로 둘러싸고; 적어도 하나의 제1 발광 소자는 복수의 제1 발광 소자들을 포함하고; 제2 디스플레이 영역은 복수의 제2 발광 소자들을 포함하고; 제3 디스플레이 영역은 복수의 제3 발광 소자들을 포함하고; 적어도 하나의 제1 신호 라인은 제1 방향을 따라 병렬로 배열되는 제1 발광 소자들 및 제3 발광 소자들을 구동하도록 구성된다.
예를 들어, 디스플레이 기판의 적어도 하나의 예에서, 디스플레이 기판은 적어도 하나의 제2 신호 라인을 더 포함한다. 적어도 하나의 제2 신호 라인은 제2 본체부를 포함하고, 제2 본체부는 제1 방향과 교차하는 제2 방향을 따라 연장되고; 제1 본체부의, 제1 방향을 따라 연장되는 더미 연장 라인은 제1 디스플레이 영역에서 제2 본체부의, 제2 방향을 따라 연장되는 더미 연장 라인과 교차하고; 적어도 하나의 제2 신호 라인의 제2 본체부는 적어도 하나의 제1 픽셀 회로에 대한 제1 구동 신호와는 상이한 제2 구동 신호를 제공하기 위해, 적어도 하나의 제1 픽셀 회로에 전기적으로 접속된다.
예를 들어, 디스플레이 기판의 적어도 하나의 예에서, 적어도 하나의 접속 와이어는 제2 방향을 따라 제1 디스플레이 영역으로부터 제2 디스플레이 영역으로 연장된다.
예를 들어, 디스플레이 기판의 적어도 하나의 예에서, 제1 본체부는 제1 디스플레이 영역에 의해 이격된 제1 서브부 및 제2 서브부를 포함하고; 제1 서브부와 제2 서브부는 제1 권선부를 통해 전기적으로 접속되고; 제1 권선부의 적어도 일부는 제1 서브부와 제2 서브부 사이에 위치되고 제1 방향을 따라 연장하는 더미 접속 라인과 교차한다.
예를 들어, 디스플레이 기판의 적어도 하나의 예에서, 제1 권선부는 아크 라인이고, 아크 라인의 제1 단부는 제1 서브부의, 제2 서브부에 가까운 단부 부분과 접속되고, 아크 라인의 제2 단부는 제2 서브부의, 제1 서브부에 가까운 단부 부분과 접속되고; 또는 제1 권선부는 순차적으로 접속된 제1 라인 세그먼트, 제2 라인 세그먼트, 및 제3 라인 세그먼트를 포함하고, 제1 라인 세그먼트의, 제2 라인 세그먼트와 접속되지 않은 단부 부분은 제1 서브부의, 제2 서브부에 가까운, 단부 부분과 접속되고, 제3 라인 세그먼트의, 제2 라인 세그먼트와 접속되지 않은 단부 부분은 제2 서브부의, 제1 서브부에 가까운, 단부 부분과 접속되고, 제2 라인 세그먼트는 제1 방향을 따라 연장되고, 제1 라인 세그먼트 및 제3 라인 세그먼트는 제1 방향과 교차하는 제2 방향을 따라 연장된다.
예를 들어, 디스플레이 기판의 적어도 하나의 예에서, 제2 디스플레이 영역은 내부 에지 및 외부 에지를 갖고, 제2 디스플레이 영역의 내부 에지는 제1 권선부를 둘러싼다.
예를 들어, 디스플레이 기판의 적어도 하나의 예에서, 적어도 하나의 제1 신호 라인은 제2 권선부를 더 포함하고; 제2 권선부의 제1 단부는 제2 서브부에 전기적으로 접속되고, 제2 권선부의 제2 단부는 대응하는 제1 픽셀 회로에 전기적으로 접속되고; 제2 권선부는 순차적으로 접속된 제1 라인부 및 제2 라인부를 포함하고, 제1 라인부의, 제2 라인부와 접속되지 않는 단부는 제2 권선부의 제1 단부로서 기능하고; 제2 라인부의, 제1 라인부와 접속되지 않은 단부는 제2 권선부의 제2 단부로서 기능하고; 제1 라인부는 제1 방향과 교차하는 제2 방향을 따라 연장되고; 제2 라인부는 제1 방향을 따라 연장되고, 제2 방향에서 제2 서브부에 평행하게 배열되고; 작업 프로세스에서, 제2 라인부에서의 전류 추세는 본체부에서의 전류 추세와 반대이다.
예를 들어, 디스플레이 기판의 적어도 하나의 예에서, 디스플레이 기판은 디스플레이 영역을 둘러싸는 주변 영역을 더 포함한다. 제1 라인부는 주변 영역에 일체로 되어 있고, 제1 방향에서 제2 디스플레이 영역에 평행하게 배열된다.
예를 들어, 디스플레이 기판의 적어도 하나의 예에서, 제1 라인부는 제2 디스플레이 영역에 일체로 되어 있고, 제1 라인부의 적어도 일부는 제1 방향에서 제1 디스플레이 영역에 평행하게 배열된다.
예를 들어, 디스플레이 기판의 적어도 하나의 예에서, 디스플레이 기판은 디스플레이 영역을 둘러싸는 주변 영역을 더 포함한다. 제1 라인부는 순차적으로 접속되는 제1 부분, 제2 부분 및 제3 부분을 포함하고, 제1 라인부의 제1 부분은 제2 서브부에 전기적으로 접속되고, 제1 라인부의 제3 부분은 제2 라인부에 전기적으로 접속되고, 제1 라인부의 제1 부분은 주변 영역 내에 있고, 제1 방향에서 제2 디스플레이 영역에 평행하게 배열되고; 제1 라인부의 제2 부분은 제1 방향을 따라 주변 영역으로부터 제2 디스플레이 영역으로 연장되고; 제1 라인부의 제3 부분은 제2 디스플레이 영역 내에 있고, 제1 라인부의 제3 부분의, 제2 방향을 따라 연장되는 더미 연장 라인은 제1 방향에서 제1 디스플레이 영역에 평행하게 배열된다.
예를 들어, 디스플레이 기판의 적어도 하나의 예에서, 적어도 하나의 제1 신호 라인은 제3 권선부를 더 포함하고; 제3 권선부의 제1 단부는 제1 서브부에 전기적으로 접속되고, 제3 권선부의 제2 단부는 대응하는 제1 픽셀 회로에 전기적으로 접속되고, 제2 권선부에 접속된 제1 픽셀 회로는 제3 권선부에 접속된 제1 픽셀 회로와는 상이하다.
예를 들어, 디스플레이 기판의 적어도 하나의 예에서, 제3 권선부는 순차적으로 접속된 제3 라인부 및 제4 라인부를 포함하고; 제3 라인부의, 제4 라인부와 접속되지 않은 단부는 제3 권선부의 제1 단부로서 기능하고, 제4 라인부의, 제3 라인부와 접속되지 않은 단부는 제3 권선부의 제2 단부로서 기능하고; 제3 라인부는 제2 방향을 따라 연장되고, 제1 방향에서 제1 라인부에 평행하게 배열되고; 제4 라인부는 제1 방향을 따라 연장되고, 제2 방향에서 제1 서브부에 평행하게 배열되고; 작업 프로세스에서, 제4 라인부에서의 전류 추세는 본체부에서의 전류 추세와 동일하다.
예를 들어, 디스플레이 기판의 적어도 하나의 예에서, 제1 본체부, 제1 권선부, 및 제2 라인부는 디스플레이 기판의 제1 전극층에 있고; 제1 라인부는 디스플레이 기판의 제2 전극층에 있고; 제1 전극층 및 제2 전극층은 디스플레이 기판의 디스플레이 표면의 법선 방향으로 적층되고; 제1 라인부는 제1 전극층과 제2 전극층 사이의 절연층의 제1 비아 홀 및 제2 비아 홀을 통해 제2 서브부 및 제2 라인부에 각각 전기적으로 접속된다.
예를 들어, 디스플레이 기판의 적어도 하나의 예에서, 적어도 하나의 제1 픽셀 회로의 각각은 박막 트랜지스터를 포함하고; 박막 트랜지스터는 게이트 전극과 소스 및 드레인 전극들을 포함하고; 소스 및 드레인 전극들은 제1 전극층에 있고, 게이트 전극은 제2 전극층에 있다.
예를 들어, 디스플레이 기판의 적어도 하나의 예에서, 제1 권선부는 제1 디스플레이 영역을 둘러싸고, 제2 디스플레이 영역 내에 일체로 되어 있고; 제1 권선부는 순차적으로 접속된 제5 라인부, 제6 라인부 및 제7 라인부를 포함하고, 제5 라인부는 제1 서브부에 전기적으로 접속되고, 제7 라인부는 제2 서브부에 전기적으로 접속되고; 제6 라인부는 제1 방향을 따라 연장되고, 제5 라인부 및 제7 라인부는 제1 방향과 교차하는 제2 방향을 따라 연장되고; 제6 라인부, 및 제1 서브부와 제2 서브부 사이에 위치되고 제1 방향을 따라 연장하는 더미 접속 라인은 제1 방향에서 병렬로 배열되고; 제6 라인부는 제6 라인부에 전기적으로 접속된 제1 픽셀 회로와 적어도 부분적으로 중첩하고; 작업 프로세스에서, 제6 라인부에서의 전류 추세는 본체부에서의 전류 추세와 동일하다.
예를 들어, 디스플레이 기판의 적어도 하나의 예에서, 제1 권선부는 제1 디스플레이 영역을 둘러싸고, 제2 디스플레이 영역 내에 일체로 되어 있고; 제1 권선부는 순차적으로 접속된 제8 라인부와 제9 라인부를 포함하고, 제8 라인부는 제1 본체부에 전기적으로 접속되고, 제2 방향을 따라 연장되고; 제9 라인부는 제1 방향을 따라 연장되고, 제1 방향에서 제1 본체부의 더미 연장 라인에 평행하게 배열되고; 작업 프로세스에서, 제9 라인부에서의 전류 추세는 본체부에서의 전류 추세와 동일하고; 제9 라인부는, 제1 방향을 따라 제1 디스플레이 영역에서 병렬로 배열된 제1 수의 제1 발광 소자들을 구동하도록 구성된 제1 픽셀 회로에 전기적으로 접속된다.
예를 들어, 디스플레이 기판의 적어도 하나의 예에서, 제2 신호 라인은 제4 권선부를 더 포함하고, 제4 권선부는 제2 방향을 따라 제2 본체부의 더미 연장 라인으로부터 벗어나서 라우팅되고; 제2 본체부는 제1 디스플레이 영역에 의해 이격된 제3 서브부 및 제4 서브부를 포함하고, 제3 서브부는 제4 권선부를 통해 제4 서브부에 전기적으로 접속되고; 제4 권선부는 제3 서브부와 제4 서브부 사이에 위치되고 제2 방향을 따라 연장하는 더미 접속 라인으로부터 벗어나서 라우팅된다.
예를 들어, 디스플레이 기판의 적어도 하나의 예에서, 적어도 하나의 제1 픽셀 회로의 각각은 박막 트랜지스터를 포함하고, 박막 트랜지스터는 게이트 전극과 소스 및 드레인 전극들을 포함하고; 소스 및 드레인 전극들, 제1 권선부 및 제2 신호 라인은 모두 제1 전극층에 있고, 제1 본체부 및 게이트 전극은 제2 전극층에 있다.
예를 들어, 디스플레이 기판의 적어도 하나의 예에서, 적어도 하나의 접속 와이어의, 제1 디스플레이 영역 내의 부분은 투명 와이어이다.
본 개시내용의 적어도 하나의 실시예는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 디스플레이 기판을 포함하는 디스플레이 디바이스를 추가로 제공한다.
예를 들어, 디스플레이 디바이스의 적어도 하나의 예에서, 디스플레이 디바이스는 센서를 더 포함한다. 센서는 디스플레이 기판의 비-디스플레이 측 상에 있고, 디스플레이 기판의 디스플레이 표면의 법선 방향으로 제1 디스플레이 영역 상에 적층되고, 제1 디스플레이 영역을 통과하는 광학 신호를 수신 및 처리하도록 구성된다.
본 개시내용의 실시예들의 기술적 해결책을 명확하게 예시하기 위해, 실시예들의 도면들이 이하에서 간략하게 설명될 것이다. 이하에 설명되는 도면들은 본 개시내용의 몇몇 실시예들에만 관련되고 따라서 본 개시내용을 한정하지 않는다는 것이 명백하다.
도 1a는 디스플레이 기판의 단면 개략도이다.
도 1b는 도 1a에 도시되어 있는 디스플레이 기판의 평면 개략도이다.
도 1c는 도 1b에 도시되어 있는 디스플레이 기판의 부분 영역의 개략도이다.
도 1d는 도 1b에 도시되어 있는 디스플레이 기판의 제1 디스플레이 영역의 부분 및 제2 디스플레이 영역의 부분의 개략도이다.
도 2a는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 디스플레이 기판의 평면 개략도이다.
도 2b는 도 2a에 도시되어 있는 디스플레이 기판의 제1 디스플레이 영역 및 제2 디스플레이 영역의 평면 개략도이다.
도 2c는 도 2b에 도시되어 있는 디스플레이 기판의 제1 디스플레이 영역 및 제2 디스플레이 영역의 예이다.
도 2d는 도 2c의 부분 영역의 확대도이다.
도 2e는 도 2d에 도시되어 있는 제1 디스플레이 영역의 부분 영역의 확대도이다.
도 2f는 도 2a에 도시되어 있는 디스플레이 기판의 제3 디스플레이 영역의 부분 영역의 확대도이다.
도 3은 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 디스플레이 디바이스의 단면 개략도이다.
도 4는 도 2a에 도시되어 있는 디스플레이 기판의 제1 예이다.
도 5a는 도 4에 도시되어 있는 디스플레이 기판의 제1 디스플레이 영역, 제2 디스플레이 영역 및 주변 영역의 부분을 예시하기 위한 제1 개략도이다.
도 5b는 도 4에 도시되어 있는 디스플레이 기판의 제1 디스플레이 영역, 제2 디스플레이 영역 및 주변 영역의 부분을 예시하기 위한 제2 개략도이다.
도 5c는 도 4에 도시되어 있는 디스플레이 기판의 제1 디스플레이 영역, 제2 디스플레이 영역 및 주변 영역의 부분을 예시하기 위한 제3 개략도이다.
도 5d는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는, 제1 발광 소자 및 제1 발광 소자를 구동하기 위한 제1 픽셀 회로의 적층 구조의 개략도를 도시하고 있다.
도 5e는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 제2 픽셀 유닛의 적층 구조의 개략도를 도시하고 있다.
도 5f는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 제3 픽셀 유닛의 적층 구조의 개략도를 도시하고 있다.
도 5g는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는, 제2 픽셀 유닛, 제2 권선부의 제1 라인부, 및 제1 본체부의 제2 서브부의 적층 구조의 개략도이다.
도 5h는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 제2 픽셀 유닛의 적층 구조의 다른 개략도를 도시하고 있다.
도 5i는 도 5a에 도시되어 있는 HH' 라인을 따른 단면 개략도이다.
도 6은 도 2a에 도시되어 있는 디스플레이 기판의 제2 예이다.
도 7a는 도 6에 도시되어 있는 디스플레이 기판의 제1 디스플레이 영역, 제2 디스플레이 영역 및 주변 영역의 부분을 예시하기 위한 제1 개략도이다.
도 7b는 도 6에 도시되어 있는 디스플레이 기판의 제1 디스플레이 영역, 제2 디스플레이 영역 및 주변 영역의 부분을 예시하기 위한 제2 개략도이다.
도 8은 도 2a에 도시되어 있는 디스플레이 기판의 제3 예이다.
도 9a는 도 8에 도시되어 있는 디스플레이 기판의 제1 디스플레이 영역, 제2 디스플레이 영역 및 주변 영역의 부분을 예시하기 위한 제1 개략도이다.
도 9b는 도 8에 도시되어 있는 디스플레이 기판의 제1 디스플레이 영역, 제2 디스플레이 영역 및 주변 영역의 부분을 예시하기 위한 제2 개략도이다.
도 10은 도 2a에 도시되어 있는 디스플레이 기판의 제4 예이다.
도 11은 도 2a에 도시되어 있는 디스플레이 기판의 제5 예이다.
도 12a는 도 11에 도시되어 있는 디스플레이 기판의 제1 디스플레이 영역, 제2 디스플레이 영역 및 주변 영역의 부분을 예시하기 위한 제1 개략도이다.
도 12b는 도 11에 도시되어 있는 디스플레이 기판의 제1 디스플레이 영역, 제2 디스플레이 영역 및 주변 영역의 부분을 예시하기 위한 제2 개략도이다.
도 12c는 도 12b의 부분 영역에 대응하는 평면 개략도이다.
도 13a는 도 2a에 도시되어 있는 디스플레이 기판(01)의 제6 예의 평면 개략도이다.
도 13b는 도 2a에 도시되어 있는 디스플레이 기판의 제6 예의 다른 평면 개략도이다.
도 13c는 도 2a에 도시되어 있는 디스플레이 기판의 제6 예의 또 다른 평면 개략도이다.
도 13d는 도 13c에 도시되어 있는 부분 영역 REG_B에 대응하는 평면 개략도이다.
도 14는 도 2a에 도시되어 있는 디스플레이 기판의 제7 예의 평면 개략도이다.
도 15는 도 2a에 도시되어 있는 디스플레이 기판의 제8 예의 평면 개략도이다.
도 16은 도 2a에 도시되어 있는 디스플레이 기판의 제8 예의 다른 평면 개략도이다.
도 17은 본 개시내용의 적어도 하나의 실시예에 의해 제공되는, 픽셀 전극에 의해 구동되는 픽셀 회로 및 발광 소자를 도시하고 있다.
도 18은 도 17에 도시되어 있는 7T1C 픽셀 회로의 구조 개략도이다.
도 19는 본 개시내용의 실시예에 따른 서브픽셀을 도시하고 있는 구조 개략도이다.
도 20 내지 도 23은 본 개시내용의 몇몇 실시예들에 따른 서브픽셀들 내의 특정 층들을 각각 도시하고 있는 레이아웃 개략도들이다.
도 24는 본 개시내용의 실시예에 따른 서브픽셀 내의 도 20 내지 도 23에 도시되어 있는 층들의 라미네이션의 레이아웃 개략도이다.
도 25는 본 개시내용의 실시예에 따른 서브픽셀 내의 도 20 내지 도 23에 도시되어 있는 층들의 라미네이션의 레이아웃 개략도이다.
본 개시내용의 실시예들의 목적들, 기술적 상세들 및 장점들을 분명히 하기 위해, 실시예들의 기술적 해결책들이 본 개시내용의 실시예들에 관련된 도면들과 관련하여 명확하고 완전히 이해 가능한 방식으로 설명될 것이다. 명백하게, 설명된 실시예들은 본 개시내용의 실시예들의 전부가 아니라 일부일 뿐이다. 본 명세서에 설명된 실시예들에 기초하여, 통상의 기술자는 임의의 창의적 작업 없이, 본 개시내용의 범주 내에 있어야 하는 다른 실시예(들)를 획득할 수 있다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 기술적 및 과학적 용어들은 본 개시내용이 속하는 기술분야의 통상의 기술자에 의해 일반적으로 이해되는 것과 동일한 의미들을 갖는다. 개시를 위해 본 출원의 설명 및 청구항들에서 사용되는 용어들 "제1", "제2" 등은, 임의의 시퀀스, 양 또는 중요도를 나타내도록 의도되는 것이 아니라, 다양한 컴포넌트들을 구별하도록 의도된다. 또한, 단수 표현의 용어들은 양을 제한하도록 의도되지 않고, 적어도 하나의 존재를 나타낸다. 용어들 "포함한다", "포함하는", "구비한다", "구비하는" 등은 이들 용어들 앞에 기재된 요소들 또는 물체들이 이들 용어들 이후에 열거된 요소들 또는 물체들 및 그 등가물들을 망라하지만, 다른 요소들 또는 물체들을 배제하지 않는다는 것을 특정하도록 의도된다. 어구들 "접속", "접속된", "결합된" 등은 물리적 접속 또는 기계적 접속을 정의하도록 의도된 것이 아니라, 직접 또는 간접의 전기적 접속을 포함할 수도 있다. "위", "아래", "우측", "좌측" 등은 단지 상대 위치 관계를 나타내기 위해 사용되고, 설명되는 물체의 위치가 변경될 때, 상대 위치 관계는 그에 따라 변경될 수도 있다.
본 개시내용의 발명자는, 인-스크린 센서(in-screen sensor)(예를 들어, 카메라)를 갖는 현재 디스플레이 기판에 대해, 디스플레이 기판의, 인-스크린 센서(예를 들어, 카메라)에 대응하는, 디스플레이 영역의 투과율을 개선하기 위해, 인-스크린 센서(카메라)에 대응하는 디스플레이 영역 내의 발광 소자들의 단위 면적 분포 밀도(또는 인치 당 픽셀(pixel per inch: PPI)이라 칭함)가 디스플레이 기판의 다른 디스플레이 영역들 내의 발광 소자들의 단위 면적 분포 밀도보다 작다는 점을 주목한다. 예시적인 예시가 도 1a 및 도 1b와 관련하여 이하에 수행된다.
도 1a는 디스플레이 기판(500)의 단면 개략도이고, 도 1b는 도 1a에 도시되어 있는 디스플레이 기판(500)의 평면 개략도이며, 도 1a에 도시되어 있는 디스플레이 기판(500)은 도 1b에 도시되어 있는 디스플레이 기판(10)의 BB' 라인에 대응한다. 도 1c는 도 1b에 도시되어 있는 디스플레이 기판(500)의 부분 영역(513)의 개략도이다.
도 1a에 도시되어 있는 바와 같이, 디스플레이 기판(500)은 디스플레이층(510) 및 감지층(520)을 포함하고, 감지층(520)은 디스플레이 기판(500)의 비-디스플레이 측(즉, 사용자로부터 이격하여 향하는 일 측) 상에 배열된다. 도 1a 내지 도 1c에 도시되어 있는 바와 같이, 디스플레이층(510)은 제1 디스플레이 영역(511) 및 제2 디스플레이 영역(512)을 포함하고; 제1 디스플레이 영역(511)은 어레이로 배열된 복수의 제1 픽셀 유닛(531)을 포함하고, 복수의 제1 픽셀 유닛들(531)의 각각은 제1 발광 소자 및 제1 픽셀 회로를 포함하고; 제2 디스플레이 영역(512)은 어레이로 배열된 복수의 제2 픽셀 유닛(532)을 포함하고, 복수의 제2 픽셀 유닛(532)의 각각은 제2 발광 소자 및 제2 픽셀 회로를 포함한다. 예를 들어, 복수의 제1 발광 소자들 및 복수의 제2 발광 소자들은 동일한 구조 및 성능 특성들을 갖고; 복수의 제1 픽셀 회로 및 복수의 제2 픽셀 회로는 동일한 구조 및 성능 특성들을 갖는다.
도 1a에 도시되어 있는 바와 같이, 감지층(520)은 센서(521)를 포함하고, 센서(521)는 디스플레이 기판(500)의 디스플레이 표면의 법선 방향으로 제1 디스플레이 영역(511)과 적층되고, 제1 디스플레이 영역(511)을 통과하는 광학 신호를 수신 및 처리하도록 구성된다.
도 1c에 도시되어 있는 바와 같이, 제1 디스플레이 영역(511)에 입사하고 센서(521)를 향해 전송되는 광학 신호에 대한 제1 디스플레이 영역(511) 내의 요소들의 차폐를 감소시키기 위해, 제1 디스플레이 영역(511) 내의 복수의 제1 픽셀 유닛들(531)의 단위 면적 분포 밀도는 제2 디스플레이 영역(512) 내의 복수의 제2 픽셀 유닛들(532)의 단위 면적 분포 밀도보다 작고, 제1 디스플레이 영역(511) 내의 복수의 제1 발광 소자들의 단위 면적 분포 밀도는 제2 디스플레이 영역(512) 내의 복수의 제2 발광 소자들의 단위 면적 분포 밀도보다 더 작다.
본 개시내용의 발명자는 디스플레이 기판의, 인-스크린 센서(카메라)에 대응하는, 디스플레이 영역의 디스플레이 기판의 투과율이 제1 발광 소자들의 단위 면적 분포 밀도(PPI)를 감소시키고 인접한 제1 발광 소자들 사이의 간격을 증가시킴으로써 특정 정도로 개선될 수 있지만, 투과율에 대한 이 해결책의 촉진 효과는 여전히 제한되고, 이 해결책은 인-스크린 카메라에 의해 고품질 화상들을 취득하기 위한 사용자의 요구를 완전히 만족시키기 어렵다는 것을 또한 주목하였다.
도 1a 내지 도 1c에 도시되어 있는 바와 같이, 디스플레이 기판의 데이터 라인(541) 및 게이트 라인(542)은 제1 디스플레이 영역(511)을 통과한다. 도 1d는 도 1b에 도시되어 있는 디스플레이 기판(500)의 제1 디스플레이 영역의 부분 및 제2 디스플레이 영역의 부분의 개략도이다. 도 1d에 도시되어 있는 바와 같이, 데이터 라인(541)은 제1 디스플레이 영역(511)을 통과한다.
본 개시내용의 발명자는 제1 디스플레이 영역(511)을 통과하는 데이터 라인(541) 및 게이트 라인(542)이 제1 디스플레이 영역(511)에 입사하고 센서(521)를 향해 전송되는 광을 차단할 수도 있을 뿐만 아니라, 회절을 유발할 수도 있어, 센서에 의해 출력되는 이미지가 고스팅 또는 고스트 이미지를 갖게 하여, 센서에 의해 출력되는 이미지의 이미지 품질이 더 감소된다는 점을 또한 주목하였다.
본 개시내용의 적어도 하나의 실시예는 디스플레이 기판 및 디스플레이 디바이스를 제공한다. 디스플레이 기판은 디스플레이 영역, 적어도 하나의 제1 신호 라인, 및 적어도 하나의 접속 와이어를 포함한다. 디스플레이 영역은 제1 디스플레이 영역 및 제2 디스플레이 영역을 포함하고; 제2 디스플레이 영역은 제1 디스플레이 영역을 적어도 부분적으로 둘러싸고; 제1 디스플레이 영역은 적어도 하나의 제1 발광 소자를 포함하고, 제2 디스플레이 영역은 적어도 하나의 제1 픽셀 회로를 포함하고; 적어도 하나의 제1 신호 라인은 제1 본체부 및 제1 권선부를 포함하고; 제1 본체부는 제1 방향을 따라 연장하고, 제1 권선부의 적어도 일부는 제1 방향과 교차하는 방향을 따라 연장하고; 적어도 하나의 제1 신호 라인은 적어도 하나의 제1 픽셀 회로에 대한 제1 구동 신호를 제공하기 위해, 적어도 하나의 제1 픽셀 회로에 전기적으로 접속되고; 적어도 하나의 제1 픽셀 회로는 대응하는 접속 와이어를 통해 적어도 하나의 제1 발광 소자에 각각 접속되고; 적어도 하나의 제1 픽셀 회로는 적어도 하나의 제1 발광 소자를 각각 구동하도록 구성된다.
본 개시내용의 적어도 하나의 실시예는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 디스플레이 기판들 중 어느 하나를 포함하는 디스플레이 디바이스를 추가로 제공한다. 디스플레이 기판 및 디스플레이 디바이스는 제1 디스플레이 영역의 투과율을 촉진할 수 있다.
본 개시내용의 적어도 하나의 실시예에 의해 제공되는 디스플레이 기판 및 디스플레이 디바이스는 몇몇 예들 또는 실시예들에 의해 이하에서 비한정적인 방식으로 예시되고, 이하에 설명되는 바와 같이, 이들 특정 예들 또는 실시예들에서의 상이한 특성들은 모두가 본 개시내용의 보호 범주 내에 속할 새로운 예들 또는 실시예들을 획득하기 위해, 상호 충돌이 없는 경우에 서로 조합될 수 있다.
도 2a는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 디스플레이 기판(01)의 평면 개략도이다. 도 2a에 도시되어 있는 바와 같이, 디스플레이 기판(01)은 디스플레이 영역(10) 및 주변 영역(14)을 포함하고, 디스플레이 영역(10)은 제1 디스플레이 영역(11), 제2 디스플레이 영역(12) 및 제3 디스플레이 영역(13)을 포함하고, 주변 영역(14)은 제3 디스플레이 영역(13)을 적어도 부분적으로 둘러싼다(예를 들어, 완전히 둘러쌈). 예를 들어, 도 2a에 도시되어 있는 바와 같이, 제1 디스플레이 영역(11), 제2 디스플레이 영역(12) 및 제3 디스플레이 영역(13)은 서로 중첩하지 않는다. 예를 들어, 도 2a에 도시되어 있는 바와 같이, 제3 디스플레이 영역(13)은 제2 디스플레이 영역(12)을 적어도 부분적으로 둘러싼다(예를 들어, 부분적으로 둘러쌈). 예를 들어, 도 2a에 도시되어 있는 바와 같이, 제3 디스플레이 영역(13)은 제2 디스플레이 영역(12)을 부분적으로 둘러싼다. 몇몇 예들에서, 디스플레이 기판(01)은 또한 주변 영역(14)을 갖지 않을 수도 있다는 것이 주목되어야 한다.
도 2b는 도 2a에 도시되어 있는 디스플레이 기판(01)의 제1 디스플레이 영역(11) 및 제2 디스플레이 영역(12)의 평면 개략도이다. 예를 들어, 도 2a 및 도 2b에 도시되어 있는 바와 같이, 제2 디스플레이 영역(12)은 제1 디스플레이 영역(11)을 적어도 부분적으로 둘러싼다(예를 들어, 완전히 둘러쌈).
예를 들어, 도 2a 및 도 2b에 도시되어 있는 바와 같이, 제1 디스플레이 영역(11)은 둥근 형상일 수도 있고, 제2 디스플레이 영역(12)은 직사각형 형상일 수도 있지만, 본 개시내용의 실시예들은 이에 한정되는 것은 아니다. 다른 예로서, 제1 디스플레이 영역(11) 및 제2 디스플레이 영역(12)의 모두는 직사각형 형상 또는 다른 적절한 형상들일 수도 있다.
도 2c는 도 2b에 도시되어 있는 디스플레이 기판(01)의 제1 디스플레이 영역(11) 및 제2 디스플레이 영역(12)의 예이다. 도 2d는 도 2c의 부분 영역 REG1의 확대도이다. 도 2e는 도 2d에 도시되어 있는 제1 디스플레이 영역(11)의 부분 영역 REG3의 확대도이다.
예를 들어, 도 2c 내지 도 2e에 도시되어 있는 바와 같이, 제1 디스플레이 영역(11)은 복수의 제1 발광 소자들(411)을 포함한다. 명료성을 위해, 제1 발광 소자(411)의 애노드 구조체(4111)가 제1 발광 소자(411)를 개략적으로 예시하기 위해 관련 도면들에서 사용된다는 것이 주목되어야 한다. 예를 들어, 도 2c 내지 도 2e에 도시되어 있는 바와 같이, 제1 디스플레이 영역(11)은 어레이로 배열된 복수의 제1 픽셀 유닛들(41)을 포함하고, 복수의 제1 픽셀 유닛들(41)의 각각은 제1 수의 제1 발광 소자들(411)을 포함하고, 제1 수의 제1 발광 소자들(411)은 제2 수의 컬러들의 광을 방출하도록 구성된다. 예를 들어, 도 2c 내지 도 2e에 도시되어 있는 바와 같이, 제1 수의 제1 발광 소자들(411) 중의 상이한 제1 발광 소자들(411)의 애노드 구조체들(4111)은 상이한 형상들이고, 대응적으로, 제1 수의 제1 발광 소자들(411) 중의 상이한 제1 발광 소자들(411)은 상이한 형상들이다.
예를 들어, 도 2c 내지 도 2e에 도시되어 있는 바와 같이, 제1 수는 4일 수도 있고, 제2 수는 3일 수도 있는데, 즉, 복수의 제1 픽셀 유닛들(41)의 각각은 4개의 제1 발광 소자들(411)을 포함하고, 4개의 제1 발광 소자들(411)은 3개의 컬러들(예를 들어, 적색, 녹색, 및 청색)의 광을 방출하도록 구성된다. 예를 들어, 복수의 제1 픽셀 유닛들(41)의 각각은 4개의 제1 발광 소자들(411)(예를 들어, GGRB, 즉, 2개의 녹색 발광 소자들, 하나의 적색 발광 소자 및 하나의 청색 발광 소자)을 포함하고, 4개의 발광 소자들(예를 들어, GGRB)은 녹색, 녹색, 적색 및 청색 광을 방출하도록 각각 구성된다. 다른 예로서, 복수의 제1 픽셀 유닛들(41)의 각각이 4개의 제1 발광 소자들(411)을 포함하는 경우에, 4개의 제1 발광 소자들(411)의 배열 모드는 GGRB에 한정되지 않고, 4개의 제1 발광 소자들(411)의 배열 모드는 또한 RGBG 또는 다른 적용 가능한 배열 모드들일 수도 있다. 몇몇 예들에서, 제1 수와 제2 수의 모두는 3일 수도 있고; 이 경우, 복수의 제1 픽셀 유닛들(41)의 각각은 3개의 제1 발광 소자들(411)(예를 들어, RGB)을 포함한다는 것이 주목되어야 한다.
예를 들어, 도 2c 및 도 2d에 도시되어 있는 바와 같이, 제2 디스플레이 영역(12)은 복수의 제1 픽셀 회로들(412)을 포함한다. 예를 들어, 복수의 제1 픽셀 회로들(412)은 복수의 제1 발광 소자들(411)을 일대일 대응으로 구동하도록 구성된다. 예를 들어, 도 2c 및 도 2d에 도시되어 있는 백색 직사각형 박스는 제1 픽셀 구동 유닛을 나타내고, 각각의 제1 픽셀 구동 유닛은 제1 수의 픽셀 회로들을 포함한다. 예를 들어, 도 2c 및 도 2d에 도시되어 있는 제2 디스플레이 영역(12) 내의 제1 픽셀 유닛들(41)의 수에 대한 제1 픽셀 구동 유닛의 수의 비는 3이고; 대응적으로, 3개의 제1 픽셀 구동 유닛들마다 단지 하나의 제1 픽셀 구동 유닛의 픽셀 회로는 제1 발광 소자(411)를 구동하기 위해 사용되고, 따라서 제1 발광 소자(411)를 구동하기 위해 사용되는 제1 픽셀 구동 유닛에 의해 포함되는 픽셀 회로는 제1 픽셀 회로(412)라 칭하고, 제1 발광 소자(411)를 구동하기 위해 사용되지 않는 제1 픽셀 구동 유닛에 의해 포함되는 픽셀 회로는 더미 픽셀 회로라 칭한다. 예를 들어, 제1 픽셀 회로(412) 및 더미 픽셀 회로는 동일한 회로 구조를 갖는다. 예를 들어, 제1 발광 소자(411)를 구동하기 위해 사용되는 각각의 제1 픽셀 구동 유닛에 의해 포함되는 제1 수의 제1 픽셀 회로들(412)은 복수의 제1 픽셀 유닛(41) 내의 하나의 대응하는 제1 픽셀 유닛(41)의 제1 수의 제1 발광 소자들(411)을 일대일 대응으로 구동하도록 구성된다. 예를 들어, 도 2c 내지 도 2e에 도시되어 있는 바와 같이, 복수의 제1 발광 소자들(411)은 어레이로 배열되고, 복수의 제1 픽셀 회로들(412)은 어레이로 배열된다. 명료성을 위해, 제1 발광 소자(411) 및 제1 픽셀 회로(412)의 특정 구조들은 도 5d에 도시되어 있는 예에서 설명되고, 여기서 반복되지 않는다.
예를 들어, 도 2c 및 도 2d에 도시되어 있는 바와 같이, 제2 디스플레이 영역(12)은 복수의 제2 픽셀 유닛들(42)을 더 포함하고, 복수의 제2 픽셀 유닛들(42)의 각각은 제2 발광 소자(421)(예를 들어, 제1 수의 제2 발광 소자들(421)) 및 제2 발광 소자(421)를 구동하기 위한 제2 픽셀 회로(422)(예를 들어, 제1 수의 제2 픽셀 회로들(422))를 포함한다. 예를 들어, 도 2c 및 도 2d에 도시되어 있는 바와 같이, 제2 픽셀 유닛들(42)의 각각에 의해 포함되는 제2 발광 소자(421) 및 제2 픽셀 회로(422)(즉, 제2 발광 소자(421)와 적어도 부분적으로 중첩하는 직사각형 박스)는 디스플레이 기판(01)의 디스플레이 표면의 법선 방향(예를 들어, 디스플레이 기판(01)에 수직인 방향)에서 적어도 부분적으로 중첩한다. 예를 들어, 도 2c 및 도 2d에 도시되어 있는 바와 같이, 복수의 제2 픽셀 유닛들(42)은 어레이로 배열된다. 명료성을 위해, 제2 픽셀 유닛(42)의 특정 구조는 도 5e에 도시되어 있는 예에서 설명되고, 여기서 반복되지 않는다. 도 2d에 도시되어 있는 직사각형 박스는 단지 제2 픽셀 회로(422)를 예시하기 위해 사용되지만, 제2 픽셀 회로(422)의 특정 형상 및 제2 픽셀 회로(422)의 특정 경계를 나타내지 않는다는 것이 주목되어야 한다.
예를 들어, 제2 픽셀 유닛(42)에 의해 포함되는 제1 수의 제2 발광 소자들(421) 및 제1 픽셀 유닛(41)에 의해 포함되는 제1 수의 제1 발광 소자들(411)은 동일한 배열 모드 및 구조를 갖는다. 예를 들어, 제2 픽셀 유닛(42)에 의해 포함되는 제1 수의 제2 픽셀 회로들(422) 및 제1 발광 소자(411)를 구동하기 위해 사용되는 제1 픽셀 구동 유닛에 의해 포함되는 제1 수의 제1 픽셀 회로들(412)은 동일한 배열 모드 및 구조를 갖는다.
도 2f는 도 2a에 도시되어 있는 디스플레이 기판(01)의 제3 디스플레이 영역(13)의 부분 영역 REG2의 확대도이다. 예를 들어, 도 2f에 도시되어 있는 바와 같이, 제3 디스플레이 영역(13)은 복수의 제3 픽셀 유닛들(43)을 포함하고, 복수의 제3 픽셀 유닛들(43)의 각각은 제3 발광 소자(431)(예를 들어, 제1 수의 제3 발광 소자들(431)) 및 제3 발광 소자(431)를 구동하기 위한 제3 픽셀 회로(432)(예를 들어, 제1 수의 제3 픽셀 회로들(432))를 포함한다. 예를 들어, 도 2f에 도시되어 있는 바와 같이, 복수의 제3 픽셀 유닛들(43)의 각각에 의해 포함되는 제3 발광 소자(431) 및 제3 픽셀 회로(432)는 디스플레이 기판(01)의 디스플레이 표면의 법선 방향으로 적어도 부분적으로 중첩한다. 명료성을 위해, 제3 픽셀 유닛(43)의 특정 구조는 도 5f에 도시되어 있는 예에서 설명되고, 여기서 반복되지 않는다. 도 2f에 도시되어 있는 직사각형 박스는 단지 제3 픽셀 회로(432)를 예시하기 위해 사용되지만, 제3 픽셀 회로(432)의 특정 형상 및 제3 픽셀 회로(432)의 특정 경계를 나타내지 않는다는 것이 주목되어야 한다.
예를 들어, 제3 픽셀 유닛(43)에 의해 포함되는 제1 수의 제3 발광 소자들(431) 및 제1 픽셀 유닛(41)에 의해 포함되는 제1 수의 제1 발광 소자들(411)은 동일한 배열 모드 및 구조를 갖는다. 예를 들어, 제3 픽셀 유닛(43)에 의해 포함되는 제1 수의 제3 픽셀 회로들(432) 및 제1 발광 소자(411)를 구동하기 위해 사용되는 제1 픽셀 구동 유닛에 의해 포함되는 제1 수의 제1 픽셀 회로들(412)은 동일한 배열 모드 및 구조를 갖는다.
예를 들어, 도 2d 및 도 2f에 도시되어 있는 바와 같이, 제1 디스플레이 영역(11) 내의 복수의 제1 발광 소자들(411)의 단위 면적 분포 밀도는 제2 디스플레이 영역(12) 내의 복수의 제3 발광 소자들(431)의 단위 면적 분포 밀도보다 더 작고; 제2 디스플레이 영역(12) 내의 복수의 제2 발광 소자들(421)의 단위 면적 분포 밀도는 제2 디스플레이 영역(12) 내의 복수의 제3 발광 소자들(431)의 단위 면적 분포 밀도보다 더 작다. 예를 들어, 제1 디스플레이 영역(11) 및 제2 디스플레이 영역(12)은 디스플레이 기판(01)의 저해상도 영역들이라 칭할 수 있다. 예를 들어, 도 2d에 도시되어 있는 바와 같이, 제1 디스플레이 영역(11) 내의 복수의 제1 발광 소자들(411)의 단위 면적 분포 밀도는 제2 디스플레이 영역(12) 내의 복수의 제2 발광 소자들(421)의 단위 면적 분포 밀도와 동일하다.
도 3은 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 디스플레이 디바이스(03)의 단면 개략도이다. 도 3에 도시되어 있는 바와 같이, 디스플레이 디바이스(03)는 도 2a에 도시되어 있는 디스플레이 기판(01)을 포함한다. 도 3에 도시되어 있는 디스플레이 디바이스(03)의 단면 개략도는 도 2a의 AA' 라인에 대응한다. 도 3에 도시되어 있는 바와 같이, 디스플레이 디바이스(03)는 센서(02)를 더 포함한다.
예를 들어, 디스플레이 기판(01)은 서로 대향하는 디스플레이 측 및 비-디스플레이 측을 포함하고, 디스플레이 기판(01)은 디스플레이 기판(01)의 디스플레이 측 상에서 디스플레이 동작을 실행하도록 구성되는데, 즉 디스플레이 기판(01)의 디스플레이 측은 디스플레이 기판(01)의 광 출사 측이고 사용자를 향한다. 디스플레이 측 및 비-디스플레이 측은 디스플레이 기판(01)의 디스플레이 표면의 법선 방향에서 대향한다.
도 3에 도시되어 있는 바와 같이, 센서(02)는 디스플레이 기판(01)의 디스플레이 표면의 법선 방향(예를 들어, 디스플레이 기판(01)에 수직인 방향)으로 제1 디스플레이 영역(11)과 적층되고, 제1 디스플레이 영역(11)을 통과하는 광학 신호를 수신 및 처리하도록 구성되고, 광학 신호는 가시 광, 적외선 광 등일 수도 있다. 예를 들어, 픽셀 회로는 제1 디스플레이 영역(11)에 배열되지 않고; 이 경우, 제1 디스플레이 영역(11)의 투과율이 개선될 수 있다.
예를 들어, 제2 디스플레이 영역(12)에서 복수의 제1 발광 소자들(411)을 대응적으로 구동하도록 구성되는 복수의 제1 픽셀 회로들(412)을 배열하고, 센서(02)가 디스플레이 기판(01)의 디스플레이 표면의 법선 방향으로 제1 디스플레이 영역(11)과 공격될 수 있게 함으로써, 제1 디스플레이 영역(11)에 입사하고 센서(02)를 향해 전송되는 광학 신호에 대한 제1 디스플레이 영역(11) 내의 소자의 차폐가 감소될 수 있어, 센서(02)에 의해 출력되는 이미지의 신호 대 노이즈비가 개선될 수 있게 된다. 예를 들어, 제1 디스플레이 영역(11)은 디스플레이 기판(01)의 저해상도 영역의 고투과율 영역이라 칭할 수 있다.
예를 들어, 센서(02)는 이미지 센서일 수도 있고, 센서(02)의 집광 표면이 향하는 외부 환경의 이미지를 취득하기 위해 사용될 수 있고, 예를 들어, CMOS 이미지 센서 또는 CCD 이미지 센서일 수도 있고; 센서(02)는 또한 적외선 센서, 거리 센서 등일 수도 있다. 예를 들어, 디스플레이 디바이스(03)가 이동 전화 및 노트북과 같은 모바일 단말인 경우, 센서(02)는 이동 전화 및 노트북과 같은 모바일 단말의 카메라를 구현하기 위해 사용될 수 있고, 또한 광학 경로를 변조하기 위해, 필요에 따라, 광학 디바이스, 예를 들어, 렌즈, 반사기, 광학 도파로 등을 포함할 수 있다. 예를 들어, 센서(02)는 어레이로 배열된 감광성 픽셀들을 포함할 수도 있다. 예를 들어, 각각의 감광성 픽셀은 감광 검출기(예를 들어, 포토다이오드, 또는 포토트랜지스터) 및 스위칭 트랜지스터(예를 들어, 스위칭 트랜지스터)를 포함할 수 있다. 예를 들어, 포토다이오드는 포토다이오드 상에 조사되는 광학 신호를 전기 신호로 변환할 수 있고, 스위칭 트랜지스터는 포토다이오드가 광학 신호를 취득하는 상태에 있는지 여부 및 광학 신호를 취득하는 제어 시간을 제어하기 위해 포토다이오드에 전기적으로 접속될 수 있다.
몇몇 예들에서, 제1 디스플레이 영역(11) 내의 제1 발광 소자(411)의 애노드만이 차광성(lightproof)인데, 즉, 제1 발광 소자(411)를 구동하기 위한 와이어는 제1 디스플레이 영역(11)을 바이패스하거나 투명 와이어로서 설정되고; 이 경우, 제1 디스플레이 영역(11)의 투과율이 더 개선될 수 있을 뿐만 아니라, 제1 디스플레이 영역(11) 내의 각각의 소자에 의해 유발되는 회절도 감소될 수 있다. 예시적인 예시가 도 4에 도시되어 있는 예와 관련하여 이하에서 수행된다.
도 4는 도 2a에 도시되어 있는 디스플레이 기판(01)의 제1 예이다. 도 5a는 도 4에 도시되어 있는 디스플레이 기판(01)의 제1 디스플레이 영역(11), 제2 디스플레이 영역(12) 및 주변 영역(14)의 부분을 예시하기 위한 제1 개략도이다.
도 4 및 도 5a에 도시되어 있는 바와 같이, 디스플레이 기판(01)은 적어도 하나의 제1 신호 라인(20), 적어도 하나의 제2 신호 라인(30), 및 적어도 하나의 접속 와이어(60)를 포함한다. 명료성을 위해, 도 4에서, 제1 디스플레이 영역(11) 및 제2 디스플레이 영역(12)의 크기들 확대되어 있고, 제1 방향(D1)에서의 제3 디스플레이 영역(13)의 크기는 축소되어 있다는 것이 주목되어야 한다. 설명을 용이하게 하기 위해, 도 4는 또한 데이터 구동 회로를 도시하고 있다.
일 예에서, 적어도 하나의 제1 신호 라인은 복수의 제1 신호 라인들을 포함하고, 적어도 하나의 제1 픽셀 회로는 복수의 제1 픽셀 회로들을 포함하고; 다른 예에서, 적어도 하나의 제1 신호 라인은 하나의 제1 신호 라인을 포함하고, 적어도 하나의 제1 픽셀 회로는 복수의 제1 픽셀 회로들을 포함하고; 또 다른 예에서, 적어도 하나의 제1 신호 라인은 복수의 제1 신호 라인들을 포함하고, 적어도 하나의 제1 픽셀 회로는 하나의 제1 픽셀 회로를 포함한다.
예를 들어, 도 4 및 도 5a에 도시되어 있는 바와 같이, 제1 디스플레이 영역(11)은 적어도 하나의 제1 발광 소자(411)를 포함하고, 제2 디스플레이 영역(12)은 적어도 하나의 제1 픽셀 회로(412)를 포함하고; 적어도 하나의 접속 와이어(60)가 적어도 하나의 제1 픽셀 회로(412) 및 적어도 하나의 제1 발광 소자(411)에 일대일 대응으로 전기적으로 접속되고; 적어도 하나의 제1 픽셀 회로(412)는 적어도 하나의 제1 발광 소자(411)를 일대일 대응으로 구동하도록 구성된다.
예를 들어, 도 4 및 도 5a에 도시되어 있는 바와 같이, 적어도 하나의 접속 와이어(60)는 제2 방향(D2)을 따라 제1 디스플레이 영역(11)으로부터 제2 디스플레이 영역(12)으로 연장된다. 도 5a에 도시되어 있고 각각의 제1 픽셀 유닛(41)에 의해 포함되는 제1 수의 제1 발광 소자들(411)과 제1 발광 소자(411)를 구동하기 위한 각각의 제1 픽셀 구동 유닛에 의해 포함되는 제1 수의 제1 픽셀 회로들(412) 사이에 접속되는 라인 세그먼트들은 제1 수(예를 들어, 4개)의 접속 와이어들(60)을 나타낸다는 것이 주목되어야 한다.
예를 들어, 도 4 및 도 5a에 도시되어 있는 바와 같이, 적어도 하나의 제1 픽셀 회로(412) 및 적어도 하나의 제1 픽셀 회로(412)에 의해 대응적으로 구동되는 적어도 하나의 제1 발광 소자(411)는 제1 방향(D1)과 교차하는(예를 들어, 수직인) 제2 방향(D2)으로 병렬로 각각 배열된다.
예를 들어, 적어도 하나의 접속 와이어(60)의, 제1 디스플레이 영역(11) 내에 위치된 부분은 투명 와이어이고; 이 경우, 제1 디스플레이 영역(11)의 투과율 및 센서(02)에 의해 출력되는 이미지의 신호 대 노이즈비가 더 개선될 수 있을 뿐만 아니라, 불투명 와이어에 의해 유발되는 회절도 감소될 수 있어, 센서에 의해 출력되는 이미지의 이미지 품질이 더 개선될 수 있게 된다. 예를 들어, 적어도 하나의 접속 와이어(60)는 투명 전도성 재료로 일체로 제조된다. 예를 들어, 투명 전도성 재료는 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등과 같은 투명 금속 산화물로부터 선택될 수도 있다.
몇몇 예들에서, 접속 와이어(60)의 저항을 감소시키고 접속 와이어(60) 상의 신호의 전송 속도를 개선하기 위해, 접속 와이어는 서로 전기적으로 접속되어 있는 제1 디스플레이 영역 내의 제1 부분 및 제2 디스플레이 영역 내의 제2 부분을 포함할 수 있고, 제1 부분은 투명 전도성 재료로 제조된 제1 광 투과 와이어 층을 포함하고, 제2 부분은 금속 재료로 제조된 금속 와이어 층을 포함하고, 이들은 여기서 반복 설명되지 않는다.
예를 들어, 도 4 및 도 5a에 도시되어 있는 바와 같이, 적어도 하나의 접속 와이어(60)는 복수의 접속 와이어들(60)을 포함하고, 적어도 하나의 제1 발광 소자(411)는 복수의 제1 발광 소자들(411)을 포함하고; 복수의 접속 와이어들(60) 중 적어도 하나의 길이는 2개의 인접한 제1 픽셀 유닛들(41) 사이의 간격의 2배보다 크다.
예를 들어, 복수의 접속 와이어들(60)의 저항들은 서로 동일하여, 구동 전류의 균일성(예를 들어, 데이터 신호들이 서로 동일한 경우)이 개선될 수 있다. 예를 들어, 도 4 및 도 5a에 도시되어 있는 바와 같이, 복수의 접속 와이어들(60)의 길이들은 서로 동일하여, 복수의 접속 와이어들(60)의 저항들은 복수의 접속 와이어들(60)이 동일한 재료로 제조되는 경우에 서로 동일할 수 있게 된다.
예를 들어, 도 4 및 도 5a에 도시되어 있는 바와 같이, 적어도 하나의 제1 신호 라인(20)은 제1 본체부(21) 및 제1 권선부(22)를 포함하고; 제1 본체부(21)는 제1 방향(D1)을 따라 연장하고, 제1 권선부(22)는 제1 방향(D1)을 따라 제1 본체부(21)의 더미 연장 라인(213)으로부터 벗어나 라우팅된다. 예를 들어, 제1 권선부(22)의 적어도 일부는 제1 방향(D1)과 교차하는 방향을 따라 연장한다. 예를 들어, 제1 권선부(22)의 적어도 일부는 제1 방향(D1)에 수직인 방향을 따라 연장한다.
예를 들어, 도 4에 도시되어 있는 바와 같이, 적어도 하나의 제2 신호 라인(30)은 제2 본체부(32)를 포함하고, 제2 본체부(32)는 제2 방향(D2)을 따라 연장되고; 제1 방향(D1)을 따른 제1 본체부(21)의 더미 연장 라인은 제1 디스플레이 영역(11)에서 제2 방향(D2)을 따른 제2 본체부(32)의 더미 연장 라인과 교차한다. 몇몇 예들에서, 제2 신호 라인(30)은 권선부(예를 들어, 제1 디스플레이 영역(11)을 둘러싸는 권선부)를 또한 포함하여, 제2 신호 라인은 제1 디스플레이 영역을 통과하지 않는 경우에, 제2 방향(D2)으로 그리고 동일한 행으로, 제1 디스플레이 영역(11)의 양 측들 상에 위치된 픽셀 회로들을 여전히 동시에 구동할 수 있는데, 이는 여기서 반복 설명되지 않는다.
제1 신호 라인 및 제2 신호 라인이 대응하는 픽셀 회로들을 구동하기 위해 사용되는 것을 나타내기 위해, 제1 신호 라인은 대응적으로 구동되는 픽셀 회로들의 위치들에서 제2 신호 라인과 교차하지만, 본 개시내용의 실시예들은 이에 한정되는 것은 아니라는 것이 주목되어야 한다. 예를 들어, 제1 신호 라인 및 제2 신호 라인은 제1 신호 라인 및 제2 신호 라인에 의해 구동된 픽셀 회로들에 밀접하게 인접할 수 있지만, 픽셀 회로들의 위치들에서 서로 교차하지 않고, 픽셀 회로들은 대응하는 와이어들을 사용함으로써 대응하는 제1 신호 라인 및 제2 신호 라인에 전기적으로 접속될 수 있다.
예를 들어, 도 4에 도시되어 있는 바와 같이, 적어도 하나의 제1 신호 라인(20)은 적어도 하나의 제1 픽셀 회로(412)에 대한 제1 구동 신호를 제공하기 위해, 적어도 하나의 제1 픽셀 회로(412)에 전기적으로 접속되고; 적어도 하나의 제2 신호 라인(30)의 제2 본체부(32)는 적어도 하나의 제1 픽셀 회로(412)에 대한 제1 구동 신호와는 상이한 제2 구동 신호를 제공하기 위해, 적어도 하나의 제1 픽셀 회로(412)에 전기적으로 접속된다.
예를 들어, 도 4에 도시되어 있는 바와 같이, 적어도 하나의 제1 신호 라인(20)은 데이터 구동 회로(50)로부터 제1 구동 신호를 수신하기 위해, 데이터 구동 회로(50)에 전기적으로 접속되는데, 즉, 제1 신호 라인(20)은 데이터 라인이고 제1 구동 신호는 데이터 신호이다.
예를 들어, 도 4에 도시되어 있는 바와 같이, 제1 방향(D1) 및 제2 방향(D2)은 각각 디스플레이 기판(01)의 열 방향 및 행 방향이고; 제1 신호 라인(20) 및 제2 신호 라인(30)은 각각 디스플레이 기판(01)의 데이터 라인 및 게이트 라인이고; 제1 구동 신호 및 제2 구동 신호는 각각 데이터 신호 및 게이트 스캐닝 신호이다.
예를 들어, 도 4 및 도 5a에 도시되어 있는 바와 같이, 적어도 하나의 제1 신호 라인(20)은 제1 방향(D1)을 따라 평행하게 배열되는 제1 발광 소자(411) 및 제3 발광 소자(431)를 구동하도록 구성되는데, 즉, 동일한 제1 신호 라인(20)에 의해 구동되는 제1 발광 소자(411) 및 제3 발광 소자(431)는 디스플레이 기판(01)의 동일한 열 내에 위치된다. 예를 들어, 적어도 하나의 제1 신호 라인(20)은 제1 방향(D1)을 따라 평행하게 배열되는 제1 발광 소자(411), 제2 발광 소자(421), 및 제3 발광 소자(431)를 구동하도록 구성되는데, 즉, 동일한 제1 신호 라인(20)에 의해 구동되는 제1 발광 소자(411), 제2 발광 소자(421), 및 제3 발광 소자(431)는 디스플레이 기판(01)의 디스플레이 영역의 동일한 열에 위치된다.
디스플레이 기판은 제3 신호 라인(예를 들어, 데이터 라인) 및 제4 신호 라인(예를 들어, 게이트 라인)을 더 포함하고, 제3 신호 라인은 제1 방향(D1)을 따라 연장되고, 제4 신호 라인은 제2 방향(D2)을 따라 연장되며; 제3 신호 라인 및 제4 신호 라인의 모두는 직선 라인 세그먼트들이고, 제1 디스플레이 영역(11)과 중첩되지 않는다는 것(즉, 제1 디스플레이 영역(11)을 통과하지 않음)이 주목되어야 한다.
예를 들어, 도 4 및 도 5a에 도시되어 있는 바와 같이, 제1 본체부(21)는 제1 디스플레이 영역(11)에 의해 이격된 제1 서브부(211) 및 제2 서브부(212)를 포함하고(즉, 제1 서브부(211) 및 제2 서브부(212)는 제1 방향(D1)에서 제1 디스플레이 영역(11)의 상이한 측들에 각각 위치됨); 제1 서브부(211)는 제1 권선부(22)를 통해 제2 서브부(212)에 전기적으로 접속되고; 제1 권선부(22)는 제1 서브부(211)와 제2 서브부(212) 사이에 위치되고 제1 방향(D1)을 따라 연장하는 더미 접속 라인(즉, 제1 방향(D1)을 따른 제1 본체부(21)의 더미 연장 라인(213))으로부터 벗어나서 라우팅된다. 예를 들어, 제1 서브부(211) 및 제2 서브부(212)의 모두는 직선 라인 세그먼트들이다.
예를 들어, 도 4 및 도 5a에 도시되어 있는 바와 같이, 제1 권선부(22)가 제1 방향(D1)을 따라 제1 본체부(21)의 더미 연장 라인으로부터 벗어나서 라우팅될 수 있게 함으로써, 제1 신호 라인(20)과 제1 신호 라인(20)에 의해 구동되는 제1 발광 소자(411) 뿐만 아니라 그 이웃 영역들의 중첩이 회피될 수 있어, 제1 신호 라인(20)에 의해 구동되는 제1 발광 소자(411) 부근의 디스플레이 영역(10)의 투과율이 개선될 수 있게 된다.
예를 들어, 도 4 및 도 5a에 도시되어 있는 바와 같이, 제2 디스플레이 영역(12)은 내부 에지(121) 및 외부 에지(122)를 갖는다. 예를 들어, 도 4 및 도 5a에 도시되어 있는 바와 같이, 제2 디스플레이 영역(12)의 내부 에지(121)는 제2 디스플레이 영역(12)의 최내측 상의 픽셀 회로들(예를 들어, 제1 픽셀 회로(412) 및 제2 픽셀 회로(422))의 하나의 원의, 제1 디스플레이 영역(11)에 가까운 경계에 의해 형성되는데, 즉, 제2 디스플레이 영역(12)의 내부 에지(121)는 제2 디스플레이 영역(12)에 위치되고 제1 디스플레이 영역(11)에 가장 가까운 픽셀 회로들의 하나의 원의, 제1 디스플레이 영역(11)에 가까운 경계에 의해 형성된다.
예를 들어, 도 4 및 도 5a에 도시되어 있는 바와 같이, 제2 디스플레이 영역(12)의 내부 에지(121)는 제1 권선부(22)를 둘러싸고; 이 경우, 제1 권선부(22)와 제2 디스플레이 영역(12) 내의 픽셀 회로들(예를 들어, 제1 픽셀 회로(412) 및 제2 픽셀 회로(422)) 사이의 단락이 회피될 수 있다.
제1 예에서, 제2 디스플레이 영역(12)의 내부 에지(121)는 제1 권선부(22)를 둘러싸고 제1 권선부(22)는 제1 디스플레이 영역(11)을 둘러싸며, 이 경우, 제1 디스플레이 영역(11)에 입사하여 센서(02)를 향해 전송된 광학 신호에 대한 제1 권선부(22)의 차폐가 회피될 수 있을 뿐만 아니라, 제1 디스플레이 영역(11)의 제1 발광 소자(411)에 의해 방출된 광에 대한 제1 권선부(22)의 차폐가 회피될 수 있어, 센서(02)에 의해 출력된 이미지의 신호 대 노이즈비가 개선될 수 있고 제1 권선부(22)에 의해 유발된 회절이 회피될 수 있을 뿐만 아니라, 제1 디스플레이 영역(11)의 디스플레이 품질이 개선될 수 있게 된다.
제2 예에서, 제2 디스플레이 영역(12)의 내부 에지(121)는 제1 권선부(22)를 둘러싸고 제1 권선부(22)는 제1 디스플레이 영역(11)의 활성 경계를 둘러싸며, 이 경우, 제1 디스플레이 영역(11)의 활성 경계 내에 입사하여 센서(02)를 향해 전송된 광학 신호에 대한 제1 권선부(22)의 차폐가 회피될 수 있어, 센서(02)에 의해 출력된 이미지의 신호 대 노이즈비와 제1 디스플레이 영역(11)의 디스플레이 품질이 개선될 수 있게 된다. 예를 들어, 제1 디스플레이 영역(11)의 활성 경계는 제1 디스플레이 영역(11)의 최외측 상의 제1 발광 소자들(411)의 하나의 원의 외부 경계에 의해 형성되고, 이 경우, 제1 디스플레이 영역(11)의 제1 발광 소자(411)에 의해 방출된 광에 대한 제1 권선부(22)의 차폐가 회피될 수 있어, 제1 디스플레이 영역(11)의 디스플레이 품질이 개선될 수 있게 된다. 다른 예로서, 제1 디스플레이 영역(11)의 활성 경계는 제1 디스플레이 영역(11)의 2차 외부측 상의 제1 발광 소자들(411)의 하나의 원의 외부 경계(즉, 제1 디스플레이 영역(11)의 최외측 상의 제1 발광 소자들(411)의 원을 제외한, 잔여 제1 발광 소자들(411)의 최외측 상의 발광 소자들의 하나의 원)에 의해 형성되고; 이 경우, 제1 권선부(22)는 제1 디스플레이 영역(11)의 최외측 상의 제1 발광 소자들(411)의 원과 적어도 부분적으로 중첩될 수 있어, 제1 권선부(22)의 배선 공간은 제1 디스플레이 영역(11)의 활성 면적을 약간 감소시키는 경우에 증가될 수 있게 된다.
예를 들어, 도 5a에 도시되어 있는 바와 같이, 제1 디스플레이 영역(11)은 직사각형 형상이고; 제1 권선부(22)는 순차적으로 접속되는 제1 라인 세그먼트(221), 제2 라인 세그먼트(222) 및 제3 라인 세그먼트(223)를 포함하고, 제1 라인 세그먼트(221)의, 제2 라인 세그먼트(222)와 접속되지 않은, 단부 부분은 제1 서브부(211)의, 제2 서브부(212)에 가까운, 단부 부분과 접속되고; 제3 라인 세그먼트(223)의, 제2 라인 세그먼트(222)와 접속되지 않은, 단부 부분은 제2 서브부(212)의, 제1 서브부(211)에 가까운, 단부 부분과 접속되고; 제2 라인 세그먼트(222)는 제1 방향(D1)을 따라 연장되고, 제1 라인 세그먼트(221) 및 제3 라인 세그먼트(223)는 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 연장된다. 예를 들어, 제1 라인 세그먼트(221), 제2 라인 세그먼트(222) 및 제3 라인 세그먼트(223)는 모두 직선 라인 세그먼트들이다.
예를 들어, 도 4 및 도 5a에 도시되어 있는 바와 같이, 제2 라인 세그먼트(222)는 제2 방향(D2)에서 제2 디스플레이 영역(12)의 최내측(즉, 제1 디스플레이 영역(11)에 가까운 일 측) 상의 픽셀 회로와 제1 디스플레이 영역(11)의 최외측 상의 픽셀 회로 사이에 위치될 수 있다.
예를 들어, 도 4 및 도 5a에 도시되어 있는 바와 같이, 디스플레이 기판(01)은 제2 권선부(23)를 더 포함할 수 있다. 예를 들어, 제2 권선부(23)의 적어도 일부는 제1 방향(D1)과 교차하는(예를 들어, 수직인) 방향을 따라 라우팅된다. 예를 들어, 제2 권선부(23)의 제1 단부는 제2 서브부(212)에 전기적으로 접속되고, 제2 권선부(23)의 제2 단부는 대응하는 제1 픽셀 회로(412)에 전기적으로 접속된다. 예를 들어, 도 4 및 도 5a에 도시되어 있는 바와 같이, 제2 권선부(23)의 제2 단부는 제1 픽셀 회로들(412)의 동일한 열(예를 들어, 제2 권선부(23)의 제2 라인부(232)에 바로 인접한 제1 픽셀 회로들(412)의 동일한 열)에 전기적으로 접속될 수 있다.
예를 들어, 도 4 및 도 5a에 도시되어 있는 바와 같이, 제2 권선부(23)는 순차적으로 접속되는 제1 라인부(231) 및 제2 라인부(232)를 포함하고; 제1 라인부(231)의, 제2 라인부(232)와 접속되지 않는 단부는 제2 권선부(23)의 제1 단부로서 기능하고; 제2 라인부(232)의, 제1 라인부(231)와 접속되지 않는 단부는 제2 권선부(23)의 제2 단부로서 기능하고; 제1 라인부(231)는 제2 방향(D2)을 따라 연장되고; 제2 라인부(232)는 제1 방향(D1)을 따라 연장되고, 제2 방향(D2)으로 제2 서브부(212)에 평행하게 배열된다. 예를 들어, 제2 라인부(232)는 직선 라인 세그먼트이다. 예를 들어, 제1 라인부(231)는 직선 라인 세그먼트일 수 있다. 다른 예로서, 제1 라인부(231)는 만곡된 구조일 수 있고, 제2 방향(D2)을 따라 일체로 연장된다.
예를 들어, 제1 신호 라인(20)이 제2 권선부(23)를 포함할 수 있게 함으로써, 동일한 열 내의 제1 발광 소자(411) 및 제3 발광 소자(431)를 구동하기 위해 각각 사용되는 픽셀 회로들의 상이한 열들은 동일한 제1 신호 라인(20)을 사용하여 접속될 수 있고, 이 경우, 데이터 구동 회로(50)에 의해 제공되는 데이터 신호는 발광 소자의 위치에 직접 대응할 수 있어, 데이터 신호 또는 데이터 구동 회로(50)의 설정을 제공하는 알고리즘이 변경될 필요가 없고 데이터 구동 회로는 권선부를 갖는 데이터 라인에 대해 개별적으로 제공될 필요가 없고, 따라서, 데이터 구동 회로 또는 관련된 제어기 및 프로세서의 계산량이 감소될 수 있게 된다. 예를 들어, 제1 신호 라인(20)이 제2 권선부(23)를 포함할 수 있게 함으로써, 제1 발광 소자를 구동하도록 구성된 제1 픽셀 회로에 데이터 신호를 제공하기 위한 제1 신호 라인은 제1 발광 소자와 동일한 열 내의 제1 신호 라인(제1 신호 라인의, 제3 디스플레이 영역에 위치된 부분은 제1 발광 소자와 동일한 열에 위치됨)으로부터 제1 픽셀 회로의 동일한 열 내의 제1 신호 라인(제1 신호 라인의, 제3 디스플레이 영역에 위치된 부분은 제1 픽셀 회로와 동일한 열에 위치됨)으로 조절될 필요가 없다.
예를 들어, 작업 프로세스에서, 제2 라인부(232)에서의 전류 추세는 본체부에서의 전류 추세와 반대이다. 예를 들어, 제1 본체부(21)의 전류 추세는 디스플레이 기판(01)의 하부 측(데이터 구동 회로(50)가 배열되는 일 측)으로부터 디스플레이 기판(01)의 상부 측으로 흐르고, 제2 라인부(232)의 전류 추세는 디스플레이 기판(01)의 상부 측으로부터 디스플레이 기판(01)의 하부 측으로 흐른다.
도 5b는 도 4에 도시되어 있는 디스플레이 기판(01)의 제1 디스플레이 영역(11), 제2 디스플레이 영역(12) 및 주변 영역(14)의 부분을 예시하기 위한 제2 개략도이고, 도 5c는 도 4에 도시되어 있는 디스플레이 기판(01)의 제1 디스플레이 영역(11), 제2 디스플레이 영역(12) 및 주변 영역(14)의 부분을 예시하기 위한 제3 개략도이다. 도 5b는 도 5c의 상반부이다.
도 5c는 도 5a와 유사하고, 도 5c와 도 5a 사이의 차이점들은, 도 5c가 더 많은 제1 발광 소자들(411), 접속 와이어들(60), 제1 픽셀 회로들(412), 제1 신호 라인들(20), 제2 발광 소자들(421) 및 제2 픽셀 회로들(422)을 도시하고 있고, 도 5c가 또한 제2 픽셀 회로(422)에 전기적으로 접속되는 제5 신호 라인(71)(예를 들어, 데이터 라인)을 도시하고 있다는 것이다.
예를 들어, 도 5b 및 도 5c에 도시되어 있는 바와 같이, 제5 신호 라인(71)은 또한 권선부를 갖는다. 예를 들어, 제5 신호 라인(71)은 또한 제1 디스플레이 영역(11)의 활성 경계를 둘러싸는 권선부를 갖고, 제2 디스플레이 영역(12)의 내부 에지는 제5 신호 라인(71)의 권선부를 둘러싼다.
예를 들어, 도 5a 내지 도 5c에 도시되어 있는 바와 같이, 디스플레이 기판(01)은 복수의 제1 신호 라인들(20)을 포함하고, 복수의 제1 신호 라인들(20)에 의해 포함된 복수의 제1 라인부들(231)은 제1 방향(D1)에서 병렬로 배열된다(즉, 제1 방향(D1)에서 서로 적어도 부분적으로 중첩함).
예를 들어, 도 5a 내지 도 5c에 도시되어 있는 바와 같이, 제2 방향(D2)에서 복수의 제1 신호 라인들(20)에 의해 포함된 복수의 제1 라인부들(231)의 길이들은 서로 동일하여, 제1 라인부(231) 상의 구동 전류의 균일성(예를 들어, 데이터 신호들이 서로 동일한 경우)이 더 개선될 수 있게 된다.
예를 들어, 제1 본체부(21), 제1 권선부(22) 및 제2 라인부(232)는 디스플레이 기판(01)의 제1 전극층에 위치되고; 제1 라인부(231)는 디스플레이 기판(01)의 제2 전극층에 위치되고; 제1 전극층 및 제2 전극층은 디스플레이 기판(01)의 디스플레이 표면의 법선 방향으로 적층되고; 제1 라인부(231)는 각각 제1 전극층과 제2 전극층 사이의 절연층의 제1 비아 홀 및 제2 비아 홀을 통해 제2 서브부(212) 및 제2 라인부(232)에 전기적으로 접속된다.
예를 들어, 각각의 제1 신호 라인(20)의 제2 권선부(23)의 제1 라인부(231)가 각각의 제1 신호 라인(20)의 다른 부분들(예를 들어, 제2 라인부(232) 및 제2 서브부(212))과는 상이한 층에 위치될 수 있게 함으로써, 각각의 제1 신호 라인(20)의 제2 권선부(23)의 제1 라인부(231)와 다른 제1 신호 라인(20) 사이의 단락이 회피될 수 있다.
예를 들어, 제1 전극층 및 제2 전극층의 모두는 금속 재료로 제조된다. 예를 들어, 금속 재료는 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 알루미늄 합금 또는 다른 적절한 재료들로부터 선택될 수 있다.
제1 발광 소자(411), 제1 픽셀 회로(412), 제2 픽셀 유닛(42) 및 제3 픽셀 유닛(43)의 특정 구조들 및 제1 신호 라인(20)의 각각의 부분과 픽셀 회로의 박막 트랜지스터의 각각의 부분 사이의 관계는 도 5d 내지 도 5g와 관련하여 이하에 예시적으로 예시된다.
도 5d는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는, 제1 발광 소자(411) 및 제1 발광 소자(411)를 구동하기 위한 제1 픽셀 회로(412)의 적층 구조의 개략도를 도시하고 있다. 예를 들어, 제1 픽셀 회로(412)는 박막 트랜지스터(412T), 저장 커패시터(412C) 등과 같은 구조체들을 포함한다. 제1 발광 소자(411)는 제1 애노드 구조체(4111), 제1 캐소드 구조체(4113), 및 제1 애노드 구조체(4111)와 제1 캐소드 구조체(4113) 사이의 제1 발광층(4112)을 포함하고, 제1 애노드 구조체(4111)는 비아 홀을 통해 제1 픽셀 회로(412)에 의해 포함되는 박막 트랜지스터(412T)에 전기적으로 접속된다. 예를 들어, 제1 애노드 구조체(4111)는 복수의 애노드 서브층들을 포함할 수 있고, 예를 들어, ITO/Ag/ITO 등의 구조체들의 3개의 층들(도면들에 도시되어 있지 않음)을 포함할 수 있으며, 본 개시내용의 실시예들은 제1 애노드 구조체(4111)의 특정 형태에 어떠한 제한도 하지 않는다. 예를 들어, 제1 캐소드 구조체(4113)는 디스플레이 기판(01) 상의 전체 표면 상에 형성된 구조체일 수 있고, 제1 캐소드 구조체(4113)는, 예를 들어, 리튬(Li), 알루미늄(Al), 마그네슘(Mg), 은(Ag) 등과 같은 금속 재료들을 포함할 수 있다. 예를 들어, 제1 캐소드 구조체(4113)는 하나의 매우 얇은 층을 형성할 수 있고, 따라서, 제1 캐소드 구조체(4113)는 우수한 광 투과를 갖는다.
예를 들어, 박막 트랜지스터(412T)는 활성층(4121), 게이트 전극(4122) 및 소스 및 드레인 전극들(즉, 소스 전극(4123) 및 드레인 전극(4124)) 등과 같은 구조체들을 포함하고, 저장 커패시터(412C)는 제1 커패시터 플레이트(4125) 및 제2 커패시터 플레이트(4126)를 포함한다. 예를 들어, 활성층(4121)은 베이스 기판(74) 상에 배열되고, 제1 게이트 절연층(741)은 활성층(4121)의, 베이스 기판(74)으로부터 이격된, 일 측 상에 배열되고, 게이트 전극(4122) 및 제1 커패시터 플레이트(4125)는 동일 층 상에 배열되고 제1 게이트 절연층(741)의, 베이스 기판(74)으로부터 이격된, 일 측 상에 위치되고, 제2 게이트 절연층(742)은 게이트 전극(4122) 및 제1 커패시터 플레이트(4125)의, 베이스 기판(74)으로부터 이격된, 일 측 상에 배열되고, 제2 커패시터 플레이트(4126)는 제2 게이트 절연층(742)의, 베이스 기판(74)으로부터 이격된 일 측 상에 배열되고, 층간 절연층(743)은 제2 커패시터 플레이트(4126)의, 베이스 기판(74)으로부터 이격된 일 측 상에 배열되고, 소스 및 드레인 전극들은 층간 절연층(743)의, 베이스 기판(74)으로부터 이격된 일 측 상에 배열되고 제1 게이트 절연층(741), 제2 게이트 절연층(742) 및 층간 절연층(743)에 위치된 비아 홀들을 통해 활성층(4121)에 전기적으로 접속되고, 평탄화 층(744)은 제1 픽셀 회로(412)를 평탄화하기 위해 소스 및 드레인 전극들의, 베이스 기판(74)으로부터 이격된 측 상에 배열된다.
예를 들어, 비아 홀이 평탄화 층(744)에 형성되고, 제1 애노드 구조체(4111)는 평탄화 층(744) 내의 비아 홀을 통해 박막 트랜지스터(412T)의 소스 전극(4123) 또는 드레인 전극(4124)에 전기적으로 접속된다.
예를 들어, 제1 디스플레이 영역(11)은 베이스 기판(74) 상에 위치된 투명 지지층(78)을 더 포함하고, 제1 발광 소자(411)는 투명 지지층(78)의, 베이스 기판(74)으로부터 이격된 일 측 상에 위치된다. 따라서, 베이스 기판(74)에 대해, 제1 디스플레이 영역(11) 내의 제1 발광 소자(411)는 제2 디스플레이 영역(12) 내의 제2 발광 소자(421) 및 제3 디스플레이 영역(13) 내의 제3 발광 소자(431)와 기본적으로 동일한 높이에 있을 수 있어, 디스플레이 기판의 디스플레이 효과가 개선될 수 있게 된다.
도 5e는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 제2 픽셀 유닛(42)의 적층 구조의 개략도를 도시하고 있고, 도 5e에 도시되어 있는 바와 같이, 제2 픽셀 유닛(42)은 제2 발광 소자(421) 및 제2 발광 소자(421)를 구동하기 위한 제2 픽셀 회로(422)를 포함한다. 예를 들어, 제2 픽셀 회로(422)는 박막 트랜지스터(422T), 저장 커패시터(422C) 등과 같은 구조체들을 포함한다. 제2 발광 소자(421)는 제2 애노드 구조체(4211), 제2 캐소드 구조체(4213), 및 제2 애노드 구조체(4211)와 제2 캐소드 구조체(4213) 사이의 제2 발광층(4212)을 포함하고, 제2 애노드 구조체(4211)는 비아 홀(744A)을 통해 제2 픽셀 회로(422)에 의해 포함되는 박막 트랜지스터(422T)에 전기적으로 접속된다. 예를 들어, 제2 애노드 구조체(4211)는 복수의 애노드 서브층들을 포함할 수 있고, 예를 들어, ITO/Ag/ITO 등의 구조체들의 3개의 층들(도면들에 도시되어 있지 않음)을 포함할 수 있으며, 본 개시내용의 실시예들은 제2 애노드 구조체(4211)의 특정 형태에 어떠한 제한도 하지 않는다.
예를 들어, 박막 트랜지스터(422T)는 활성층(4221), 게이트 전극(4222) 및 소스 및 드레인 전극들(즉, 소스 전극(4223) 및 드레인 전극(4224)) 등과 같은 구조체들을 포함하고, 저장 커패시터(422C)는 제1 커패시터 플레이트(4225) 및 제2 커패시터 플레이트(4226)를 포함한다. 예를 들어, 활성층(4221)은 베이스 기판(74) 상에 배열되고, 제1 게이트 절연층(741)은 활성층(4221)의, 베이스 기판(74)으로부터 이격된, 일 측 상에 배열되고, 게이트 전극(4222) 및 제1 커패시터 플레이트(4225)는 동일 층 상에 배열되고 제1 게이트 절연층(741)의, 베이스 기판(74)으로부터 이격된, 일 측 상에 배열되고, 제2 게이트 절연층(742)은 게이트 전극(4222) 및 제1 커패시터 플레이트(4225)의, 베이스 기판(74)으로부터 이격된, 일 측 상에 배열되고, 제2 커패시터 플레이트(4226)는 제2 게이트 절연층(742)의, 베이스 기판(74)으로부터 이격된 일 측 상에 배열되고, 층간 절연층(743)은 제2 커패시터 플레이트(4226)의, 베이스 기판(74)으로부터 이격된 일 측 상에 배열되고, 소스 및 드레인 전극들은 층간 절연층(743)의, 베이스 기판(74)으로부터 이격된 일 측 상에 배열되고 제1 게이트 절연층(741), 제2 게이트 절연층(742) 및 층간 절연층(743)에 위치된 비아 홀들을 통해 활성층(4221)에 전기적으로 접속되고, 평탄화 층(744)은 제2 픽셀 회로(422)를 평탄화하기 위해 소스 및 드레인 전극들의, 베이스 기판(74)으로부터 이격된 측 상에 배열된다.
예를 들어, 비아 홀(744A)이 평탄화 층(744)에 형성되고, 제2 애노드 구조체(4211)는 평탄화 층(744) 내의 비아 홀(744A)을 통해 박막 트랜지스터(422T)의 소스 전극(4223) 또는 드레인 전극(4224)에 전기적으로 접속된다.
명료성을 위해, 도 5e는 단지 제2 픽셀 유닛(42)에 의해 포함되는 하나의 제2 발광 유닛(421) 및 하나의 제2 픽셀 회로(422)를 도시하고 있고 단지 제2 픽셀 회로(422)에 의해 포함되는 하나의 박막 트랜지스터(422T) 및 하나의 저장 커패시터(422C)를 도시하고 있지만, 본 개시내용의 실시예들은 이에 한정되는 것은 아니라는 것이 주목되어야 한다.
예를 들어, 도 5f는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 제3 픽셀 유닛(43)의 적층 구조의 개략도를 도시하고 있고, 도 5f에 도시되어 있는 바와 같이, 각각의 제3 서브픽셀은 제3 발광 소자(431) 및 제3 발광 소자에 전기적으로 접속되는 제3 픽셀 회로(432)를 포함하고, 제3 픽셀 회로(432)는 제3 발광 소자(431)를 구동하도록 구성된다. 제3 발광 소자(431)는 제3 애노드 구조체(4311), 제3 캐소드 구조체(4313), 및 제3 애노드 구조체(4311)와 제3 캐소드 구조체(4313) 사이의 제3 발광층(4312)을 포함하고, 제3 애노드 구조체(4311)는 비아 홀을 통해 제3 픽셀 회로(432)에 전기적으로 접속된다. 예를 들어, 제3 애노드 구조체(4311)는 복수의 애노드 서브층들을 포함할 수 있고, 예를 들어, ITO/Ag/ITO 등의 구조체들의 3개의 층들(도면들에 도시되어 있지 않음)을 포함할 수 있으며, 본 개시내용의 실시예들은 제3 애노드 구조체(4311)의 특정 형태에 어떠한 제한도 하지 않는다.
예를 들어, 제3 픽셀 회로(432)는 박막 트랜지스터(432T), 저장 커패시터(432C) 등과 같은 구조체들을 포함한다. 예를 들어, 박막 트랜지스터(432T)는 활성층(4321), 게이트 전극(4322) 및 소스 및 드레인 전극들(즉, 소스 전극(4323) 및 드레인 전극(4324)) 등과 같은 구조체들을 포함하고, 저장 커패시터(432C)는 제1 커패시터 플레이트(4325) 및 제2 커패시터 플레이트(4326)를 포함한다. 예를 들어, 활성층(4321)은 베이스 기판(74) 상에 배열되고, 제1 게이트 절연층(741)은 활성층(4321)의, 베이스 기판(74)으로부터 이격된, 일 측 상에 배열되고, 게이트 전극(4322) 및 제1 커패시터 플레이트(4325)는 동일 층 상에 배열되고 제1 게이트 절연층(741)의, 베이스 기판(74)으로부터 이격된, 일 측 상에 배열되고, 제2 게이트 절연층(742)은 게이트 전극(4322) 및 제1 커패시터 플레이트(4325)의, 베이스 기판(74)으로부터 이격된, 일 측 상에 배열되고, 제2 커패시터 플레이트(4326)는 제2 게이트 절연층(742)의, 베이스 기판(74)으로부터 이격된 일 측 상에 배열되고, 층간 절연층(743)은 제2 커패시터 플레이트(4326)의, 베이스 기판(74)으로부터 이격된 일 측 상에 배열되고, 소스 및 드레인 전극들은 층간 절연층(743)의, 베이스 기판(74)으로부터 이격된 일 측 상에 배열되고 제1 게이트 절연층(741), 제2 게이트 절연층(742) 및 층간 절연층(743)에 위치된 비아 홀들을 통해 활성층(4321)에 전기적으로 접속되고, 평탄화 층(744)은 제3 픽셀 회로(432)를 평탄화하기 위해 소스 및 드레인 전극들의, 베이스 기판(74)으로부터 이격된 측 상에 배열된다.
예를 들어, 비아 홀(744B)이 평탄화 층(744)에 형성되고, 제3 애노드 구조체(4311)는 절연층(745)의 비아 홀(744B)을 통해 박막 트랜지스터(432T)의 소스 전극(4323) 또는 드레인 전극(4324)에 전기적으로 접속된다.
명료성을 위해, 도 5f는 단지 제3 픽셀 유닛(43)에 의해 포함되는 하나의 제3 발광 소자(431) 및 하나의 제3 픽셀 회로(432)를 도시하고 있고, 단지 제3 픽셀 회로(432)에 의해 포함되는 하나의 박막 트랜지스터(432T) 및 하나의 저장 커패시터(432C)를 도시하고 있지만, 본 개시내용의 실시예들은 이에 한정되는 것은 아니라는 것이 주목되어야 한다.
예를 들어, 제1 픽셀 회로(412), 제2 픽셀 회로(422) 및 제3 픽셀 회로(432)는 동일한 층 상에 배열되고, 따라서, 준비 프로세스에서 동일한 패터닝 프로세스를 채택함으로써 형성될 수 있다. 예를 들어, 제1 게이트 절연층들(741), 제2 게이트 절연층들(742), 층간 절연층들(743) 및 평탄화 층들(744)은 제1 디스플레이 영역(11) 내의 동일한 층들 상에 배열되고, 제2 디스플레이 영역(12) 및 제3 디스플레이 영역(13)은 또한 몇몇 실시예들에서 일체로 접속되고(즉, 일체로 형성되고 서로 접속됨), 따라서 동일한 참조 부호들이 도면들에서 채택된다.
예를 들어, 몇몇 실시예들에서, 디스플레이 기판은, 픽셀 정의 층(746), 패키징 층(747) 등과 같은 구조체들을 더 포함하고, 예를 들어, 픽셀 정의 층(746)은 제1 애노드 구조체 상에 배열되고 상이한 픽셀들 또는 서브픽셀들을 정의하기 위한 복수의 개구들을 포함하고, 제1 발광층은 픽셀 정의 층(746)의 개구 내에 형성된다. 예를 들어, 패키징 층(747)은 단층 또는 다층 패키징 구조체를 포함할 수도 있고, 다층 패키징 구조체는, 예를 들어, 디스플레이 기판에 대한 패키징 효과를 개선하기 위해 무기 패키징 층 및 유기 패키징 층의 라미네이션을 포함한다.
예를 들어, 제1 디스플레이 영역(11), 제2 디스플레이 영역(12) 및 제3 디스플레이 영역(13) 내의 픽셀 정의 층들(746)은 동일한 층 상에 배열되고, 제1 디스플레이 영역(11), 제2 디스플레이 영역(12) 및 제3 디스플레이 영역(13) 내의 패키징 층들(747)은 동일한 층 상에 배열되고, 픽셀 정의 층들(746) 및 패키징 층들(747)은 또한 몇몇 실시예들에서 각각 일체로 접속되고, 따라서 동일한 참조 부호들이 도면들에서 채택된다.
예를 들어, 본 개시내용의 각각의 실시예에서, 베이스 기판(74)은 유리 기판, 석영 기판, 금속 기판, 수지 기판 등일 수도 있고, 강성 기판 또는 가요성 기판일 수도 있다. 본 개시내용의 실시예들은 이 양태에 한정되지 않는다.
예를 들어, 제1 게이트 절연층(741), 제2 게이트 절연층(742), 층간 절연층(743), 평탄화 층(744), 절연층(745), 픽셀 정의 층(746), 패키징 층(747) 및 절연층(748)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 재료를 포함할 수도 있거나, 폴리이미드, 폴리프탈이미드, 폴리프탈아미드, 아크릴 수지, 벤조시클로부텐, 페놀 수지 등과 같은 유기 절연 재료를 포함할 수도 있다. 본 개시내용의 실시예들은 상기 각각의 기능 층의 재료에 특정 제한을 두지 않는다.
예를 들어, 활성층(4121/4221/4321)의 재료는 다결정 실리콘 또는 산화물 반도체(예를 들어, 인듐 갈륨 아연 산화물) 등과 같은 반도체 재료를 포함할 수도 있다. 예를 들어, 활성층(4121/4221/4321)의 부분은 높은 전도성을 갖기 위해, 도핑 등에 의해 도통 처리를 받게 될 수 있다.
예를 들어, 상기 각각의 예에서, 게이트 전극(4122/4222/4322), 제1 커패시터 플레이트(4125/4225/4325) 및 제2 커패시터 플레이트(4126/4226/4326)의 재료들은 금속 재료 또는 합금 재료를 포함할 수도 있고, 예를 들어 몰리브덴, 알루미늄, 티타늄 등을 포함할 수도 있다.
예를 들어, 소스 전극(4123/4223/4323) 및 드레인 전극(4124/4224/4324)의 재료들은 금속 재료 또는 합금 재료를 포함할 수도 있고, 예를 들어, 소스 전극(4123/4223/4323) 및 드레인 전극(4124/4224/4324)은 몰리브덴, 알루미늄, 티타늄 등에 의해 형성된 금속 단층 또는 다층 구조체이고, 예를 들어, 다층 구조체는 다중 금속 층 라미네이션, 예를 들어, 티타늄, 알루미늄 및 티타늄 3층 금속 라미네이션(Ti/Al/Ti) 등이다.
예를 들어, 본 개시내용의 실시예들에 의해 제공되는 디스플레이 기판은 OLED 디스플레이 기판 또는 양자점 발광 다이오드(quantum dot light emitting diode: QLED) 디스플레이 기판 또는 다른 디스플레이 기판들일 수도 있고, 본 개시내용의 실시예들은 디스플레이 기판의 특정 타입에 대해 어떠한 제한도 하지 않는다.
예를 들어, 디스플레이 기판이 OLED 디스플레이 기판인 경우, 발광층(4111/4211/4311)은 소분자 유기 재료 또는 폴리머 분자 유기 재료를 포함할 수도 있고, 형광 발광 재료 또는 인광 발광 재료로 제조될 수도 있고, 적색 광, 녹색 광, 청색 광을 방출할 수 있거나 백색 광 등을 방출할 수 있다. 게다가, 상이한 실제 요구들에 따라, 상이한 예들에서, 발광층(4111/4211/4311)은 전자 주입층, 전자 수송층, 정공 주입층, 정공 수송층 등과 같은 기능층들을 더 포함할 수도 있다.
예를 들어, 디스플레이 기판이 QLED 디스플레이 기판인 경우에, 발광층(4111/4211/4311)은 양자점 재료, 예를 들어, 실리콘 양자점들, 게르마늄 양자점들, 카드뮴 설파이드 양자점들, 카드뮴 셀레나이드 양자점들, 카드뮴 텔루라이드 양자점들, 아연 셀레나이드 양자점들, 납 설파이드 양자점들, 납 셀레나이드 양자점들, 인듐 포스파이드 양자점들, 인듐 비소 양자점들 등을 포함할 수도 있고, 양자점들의 입경은 2 nm 내지 20 nm의 범위이다.
도 5g는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는, 제2 픽셀 유닛(42), 제2 권선부(23)의 제1 라인부(231) 및 제1 본체부(21)의 제2 서브부(212)의 적층 구조의 개략도이다. 예를 들어, 도 5g에 도시되어 있는 바와 같이, 제1 본체부(21)의 제2 서브부(212), 소스 전극(4223) 및 드레인 전극(4224)은 디스플레이 기판(01)의 제1 전극층(251)에 위치되고, 예를 들어, 제1 본체부(21)의 제1 서브부(211), 제1 권선부(22) 및 제2 권선부(23)의 제2 라인부(232)는 또한 제1 전극층(251)에 위치된다. 예를 들어, 도 5f에 도시되어 있는 바와 같이, 제2 권선부(23)의 제1 라인부(231), 게이트 전극(4222) 및 제1 커패시터 플레이트(4225)는 디스플레이 기판(01)의 제2 전극층(252)에 위치된다. 예를 들어, 도 5g에 도시되어 있는 바와 같이, 제1 라인부(231)는 각각 제1 전극층(251)과 제2 전극층(252) 사이의 절연층의 제1 비아 홀(254) 및 제2 비아 홀(255)을 통해 제2 서브부(212) 및 제2 라인부(232)에 전기적으로 접속되는데, 즉, 제1 신호 라인(20)은 점퍼 디자인을 채택하고, 예를 들어, 반복된 점퍼를 포함하는 디자인을 채택할 수 있다. 몇몇 예들에서, 제2 권선부(23)의 제1 라인부(231) 및 제2 커패시터 플레이트(4226)는 디스플레이 기판(01)의 제2 전극층(252)에 위치되고, 이는 여기서 반복 설명되지 않는다. 예를 들어, 제2 신호 라인(30)의 제2 본체부(32)는 또한 디스플레이 기판(01)의 제2 전극층(252)에 위치된다.
도 5h는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 제2 픽셀 유닛(42)의 적층 구조의 다른 개략도를 도시하고 있고, 도 5h에 도시되어 있는 바와 같이, 제2 픽셀 유닛(42)은 제2 발광 소자(421) 및 제2 발광 소자(421)를 구동하기 위한 제2 픽셀 회로(422)를 포함한다. 예를 들어, 제2 픽셀 회로(422)는 박막 트랜지스터(422T), 저장 커패시터(422C) 등과 같은 구조체들을 포함한다. 제2 발광 소자(421)는 제2 애노드 구조체(4211), 제2 캐소드 구조체(4213), 및 제2 애노드 구조체(4211)와 제2 캐소드 구조체(4213) 사이의 제2 발광층(4212)을 포함하고, 제2 애노드 구조체(4211)는 비아 홀(744A)을 통해 어댑터 전극(749)에 전기적으로 접속되고, 어댑터 전극(749)은 비아 홀(744B)을 통해 제2 픽셀 회로(422)에 의해 포함된 박막 트랜지스터(422T)에 전기적으로 접속된다. 예를 들어, 제2 애노드 구조체(4211)는 복수의 애노드 서브층들을 포함할 수 있고, 예를 들어, ITO/Ag/ITO 등의 구조체들의 3개의 층들(도면들에 도시되어 있지 않음)을 포함할 수 있으며, 본 개시내용의 실시예들은 제2 애노드 구조체(4211)의 특정 형태에 어떠한 제한도 하지 않는다. 예를 들어, 어댑터 전극(749)은 투명 전도성 재료로 제조될 수도 있다. 예를 들어, 투명 전도성 재료는 ITO, IZO 등과 같은 투명 금속 산화물로부터 선택될 수도 있다.
예를 들어, 박막 트랜지스터(422T)는 활성층(4221), 게이트 전극(4222) 및 소스 및 드레인 전극들(즉, 소스 전극(4223) 및 드레인 전극(4224)) 등과 같은 구조체들을 포함하고, 저장 커패시터(422C)는 제1 커패시터 플레이트(4225) 및 제2 커패시터 플레이트(4226)를 포함한다. 예를 들어, 활성층(4221)은 베이스 기판(74) 상에 배열되고, 제1 게이트 절연층(741)은 활성층(4221)의, 베이스 기판(74)으로부터 이격된, 일 측 상에 배열되고, 게이트 전극(4222) 및 제1 커패시터 플레이트(4225)는 동일 층 상에 배열되고 제1 게이트 절연층(741)의, 베이스 기판(74)으로부터 이격된, 일 측 상에 배열되고, 제2 게이트 절연층(742)은 게이트 전극(4222) 및 제1 커패시터 플레이트(4225)의, 베이스 기판(74)으로부터 이격된, 일 측 상에 배열되고, 제2 커패시터 플레이트(4226)는 제2 게이트 절연층(742)의, 베이스 기판(74)으로부터 이격된 일 측 상에 배열되고, 층간 절연층(743)은 제2 커패시터 플레이트(4226)의, 베이스 기판(74)으로부터 이격된 일 측 상에 배열되고, 소스 및 드레인 전극들은 층간 절연층(743)의, 베이스 기판(74)으로부터 이격된 일 측 상에 배열되고 제1 게이트 절연층(741), 제2 게이트 절연층(742) 및 층간 절연층(743)에 위치된 비아 홀들을 통해 활성층(4221)에 전기적으로 접속되고; 패시베이션 층(748)이 소스 및 드레인 전극들의, 베이스 기판(74)으로부터 이격된 측 상에 배열되고; 제1 평탄화 층(7441)은 제2 픽셀 회로(422)를 평탄화하기 위해 패시베이션 층(748)의, 베이스 기판(74)으로부터 이격된, 일 측 상에 배열되고; 어댑터 전극(749)은 제1 평탄화 층(7441)의, 베이스 기판(74)으로부터 이격된, 일 측 상에 배열되고; 제2 평탄화 층(7442)은 어댑터 전극(749)의, 베이스 기판(74)으로부터 이격된, 일 측 상에 배열된다.
예를 들어, 비아 홀(744B)이 제1 평탄화 층(7441)에 형성되고, 어댑터 전극(749)은 제1 평탄화 층(7441)의 비아 홀(744B)을 통해 박막 트랜지스터(422T)의 소스 전극(4223) 또는 드레인 전극(4224)에 전기적으로 접속된다. 예를 들어, 비아 홀(744A)이 평탄화 층(744)에 형성되고, 제2 애노드 구조체(4211)는 제2 평탄화 층(7442)의 비아 홀(744A)을 통해 어댑터 전극(749)에 전기적으로 접속되어, 제2 애노드 구조체(4211)는 박막 트랜지스터(422T)의 소스 전극(4223) 또는 드레인 전극(4224)에 전기적으로 접속될 수 있게 된다.
예를 들어, 도 5h에 도시되어 있는 바와 같이, 디스플레이 기판은, 픽셀 정의 층(746), 패키징 층(747) 등과 같은 구조체들을 더 포함하고, 예를 들어, 픽셀 정의 층(746)은 제1 애노드 구조체 상에 배열되고 상이한 픽셀들 또는 서브픽셀들을 정의하기 위한 복수의 개구들을 포함하고, 제1 발광층은 픽셀 정의 층(746)의 개구 내에 형성된다. 예를 들어, 패키징 층(747)은 디스플레이 기판에 수직인 방향으로 제2 캐소드 구조체(4213) 상에 순차적으로 배열되는 제1 패키징 층(7471), 제2 패키징 층(7472) 및 제3 패키징 층(7473)을 포함할 수도 있다. 예를 들어, 제1 패키징 층(7471), 제2 패키징 층(7472) 및 제3 패키징 층(7473)은 각각 무기 패키징 층, 유기 패키징 층 및 무기 패키징 층이다.
명료성을 위해, 도 5h는 단지 제2 픽셀 유닛(42)에 의해 포함되는 하나의 제2 발광 유닛(421) 및 하나의 제2 픽셀 회로(422)를 도시하고 있고 단지 제2 픽셀 회로(422)에 의해 포함되는 하나의 박막 트랜지스터(422T) 및 하나의 저장 커패시터(422C)를 도시하고 있지만, 본 개시내용의 실시예들은 이에 한정되는 것은 아니라는 것이 주목되어야 한다.
본 개시내용의 적어도 하나의 실시예에 의해 제공되는 제2 픽셀 유닛(42)이 도 5h에 도시되어 있는 구조체를 채택하는 경우, 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 제3 픽셀 유닛(43), 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 제1 발광 소자(411) 및 제1 발광 소자(411)를 구동하기 위한 제1 픽셀 회로(412)가 또한 도 5h에 도시되어 있는 구조체를 채택할 수 있고, 이는 여기서 반복 설명되지 않는다는 것이 주목되어야 한다.
도 5i는 도 5a에 도시되어 있는 HH' 라인을 따르는 단면 개략도이다. 예를 들어, 도 5i에 도시되어 있는 바와 같이, 제1 본체부(21)의 제2 서브부(212) 및 제2 권선부(23)의 제2 라인부(232)는 층간 절연층(743)의, 베이스 기판(74)으로부터 이격된 측 상에 위치되는데, 즉 제1 본체부(21)의 제2 서브부(212) 및 제2 권선부(23)의 제2 라인부(232)는 박막 트랜지스터의 소스 및 드레인 전극들(예를 들어, 소스 전극(4223) 및 드레인 전극(4224))과 동일한 전극층(예를 들어, 제1 전극층(251))에 배열된다. 예를 들어, 제1 본체부(21)의 제1 서브부(211) 및 제1 권선부(22)는 또한 동일한 전극층(예를 들어, 제1 전극층(251))에 위치된다.
예를 들어, 도 5i에 도시되어 있는 바와 같이, 제2 권선부(23)의 제1 라인부(231)는 제1 게이트 절연층(741)과 제2 게이트 절연층(742) 사이에 위치되는데, 즉 제2 권선부(23)의 제1 라인부(231), 게이트 전극(4222) 및 제1 커패시터 플레이트(4225)는 동일 전극층 내에 위치된다(예를 들어, 디스플레이 기판(01)의 제2 전극층(252) 내에 위치됨). 예를 들어, 도 5i에 도시되어 있는 바와 같이, 제1 라인부(231)는 각각 제1 전극층(251)과 제2 전극층(252) 사이의 절연층의 제1 비아 홀(254) 및 제2 비아 홀(255)을 통해 제2 서브부(212) 및 제2 라인부(232)에 전기적으로 접속되는데, 즉, 제1 신호 라인(20)은 점퍼 디자인을 채택하고, 예를 들어, 반복된 점퍼를 포함하는 디자인을 채택할 수 있다. 예를 들어, 제2 신호 라인(30)의 제2 본체부(32)는 또한 디스플레이 기판(01)의 제2 전극층(252)에 위치된다. 몇몇 예들에서, 제2 권선부(23)의 제1 라인부(231)와 제2 커패시터 플레이트(4226)는 동일한 전극층(예를 들어, 디스플레이 기판(01)의 제2 전극층(252))에 위치되고, 게이트 전극(4222)은 전술된 동일한 전극층(예를 들어, 디스플레이 기판(01)의 제2 전극층(252))에 위치되지 않는다.
예를 들어, 도 4, 도 5a 내지 도 5c 및 도 5g에 도시되어 있는 바와 같이, 제1 라인부(231)는 주변 영역(14)에 일체로 위치되고, 제1 방향(D1)에서 제2 디스플레이 영역(12)에 평행하게 배열된다. 예를 들어, 주변 영역(14)은 픽셀 회로들(제1 픽셀 회로(412) 내지 제3 픽셀 회로(432))을 갖지 않고, 따라서 제1 라인부(231)의 배선 어려움이 낮아질 수 있다.
예를 들어, 도 4 및 도 5a 내지 도 5c에 도시되어 있는 바와 같이, 제1 라인부(231)는 제1 방향(D1)에서 제2 디스플레이 영역(12)의, 제3 디스플레이 영역(13)으로부터 이격된 일 측 상에 일체로 위치된다. 예를 들어, 도 4 및 도 5a 내지 도 5c에 도시되어 있는 바와 같이, 제1 라인부(231)는 디스플레이 기판(01)의 상부 에지에 일체로 위치된다.
도 4, 도 5a 내지 도 5c 및 도 5g에 도시되어 있는 제1 라인부(231)는 주변 영역(14) 내에 일체로 위치되지만, 본 개시내용의 실시예들은 이에 한정되는 것은 아니고, 실제 적용 요구들에 따라, 제1 라인부(231)는 또한 제2 디스플레이 영역(12)에 일체로 위치될 수 있거나, 제1 라인부(231)는 주변 영역(14) 및 제2 디스플레이 영역(12)에 동시에 위치된다는 것이 주목되어야 한다. 예시적인 예시가 도 6, 도 7a, 도 7b, 도 8, 도 9a 및 도 9b와 관련하여 이하에서 수행된다.
도 6은 도 2a에 도시되어 있는 디스플레이 기판(01)의 제2 예이다. 도 7a는 도 6에 도시되어 있는 디스플레이 기판(01)의 제1 디스플레이 영역(11), 제2 디스플레이 영역(12) 및 주변 영역(14)의 부분을 예시하기 위한 제1 개략도이고, 도 7b는 도 6에 도시되어 있는 디스플레이 기판(01)의 제1 디스플레이 영역(11), 제2 디스플레이 영역(12) 및 주변 영역(14)의 부분을 예시하기 위한 제2 개략도이다.
예를 들어, 도 6, 도 7a 및 도 7b에 도시되어 있는 바와 같이, 제1 라인부(231)는 제2 디스플레이 영역(12)에 일체로 위치되고, 제1 방향(D1)에서 제1 디스플레이 영역(11)에 평행하게 배열된다. 예를 들어, 도 6, 도 7a 및 도 7b에 도시되어 있는 바와 같이, 제1 라인부(231)는 제1 방향(D1)에서 제1 디스플레이 영역(11)의, 제3 디스플레이 영역(13)으로부터 이격된 일 측 상에 위치된다.
일 예에서, 복수의 제1 신호 라인들(20)에 의해 포함된 복수의 제1 라인부들(231)은 모두 직선이다(즉, 직선 라인 세그먼트들). 다른 예에서, 복수의 제1 신호 라인들(20)에 의해 포함된 제1 라인부들(231)의 적어도 일부는, 제1 라인부들(231)의 일부가 제2 발광 소자(421)와 중첩하여 제2 발광 소자(421)에 의해 방출된 광을 차폐하는 경우를 회피하기 위해 만곡된 구조일 수 있다.
예를 들어, 제1 라인부(231)가 제2 디스플레이 영역(12)에 일체로 위치될 수 있게 함으로써, 디스플레이 기판(01)의 주변 영역(14)의 크기는 디스플레이 기판(01)의 좁은-프레임 또는 풀 스크린 디자인에 이익을 주기 위해 감소될 수 있다.
도 6에 도시되어 있는 디스플레이 기판(01)의 다른 구조들 및 특정 구현 모드는 도 4에 도시되어 있는 디스플레이 기판(01)의 것들과 동일하거나 유사하고, 동일하거나 유사한 점들은 여기서 반복되지 않는다는 것이 주목되어야 한다.
접속 와이어(60)와 비교하여, 제1 발광 소자(411) 및 제2 발광 소자(421)는 디스플레이 기판(01)의 베이스 기판으로부터 더 멀리 이격되어 있고; 도 7a에 도시되어 있는 평면 개략도 및 다른 관련 평면 개략도들은 디스플레이 기판(01)의 베이스 기판에 평행한 평면에서 디스플레이 기판(01)의 각각의 요소의 배열 모드 및 접속 모드를 예시하기 위해 사용되지만, 디스플레이 기판(01)의 베이스 기판에 수직인 방향에서 디스플레이 기판(01)의 각각의 요소의 배열 모드 또는 상대 위치 관계를 제한하기 위해 사용되지 않는다는 것이 주목되어야 한다. 디스플레이 기판(01)의 베이스 기판에 수직인 방향에서 디스플레이 기판(01)의 각각의 요소의 배열 모드 또는 상대 위치 관계는 도 5d 내지 도 5h에 도시되어 있는 적층 구조들의 개략도들 및 도 5i에 도시되어 있는 단면 개략도를 참조할 수 있고, 이들은 여기서는 반복 설명되지 않는다.
도 8은 도 2a에 도시되어 있는 디스플레이 기판(01)의 제3 예이다. 도 9a는 도 8에 도시되어 있는 디스플레이 기판(01)의 제1 디스플레이 영역(11), 제2 디스플레이 영역(12) 및 주변 영역(14)의 부분을 예시하기 위한 제1 개략도이고, 도 9b는 도 8에 도시되어 있는 디스플레이 기판(01)의 제1 디스플레이 영역(11), 제2 디스플레이 영역(12) 및 주변 영역(14)의 부분을 예시하기 위한 제2 개략도이다.
예를 들어, 도 8, 도 9a 및 도 9b에 도시되어 있는 바와 같이, 제1 라인부(231)는 순차적으로 접속되는 제1 부분(2311), 제2 부분(2312) 및 제3 부분(2313)을 포함하고; 제1 라인부(231)의 제1 부분(2311)은 제2 서브부(212)와 전기적으로 접속되고, 제1 라인부(231)의 제3 부분(2313)은 제2 라인부(232)와 전기적으로 접속되고; 제1 라인부(231)의 제1 부분(2311)은 주변 영역(14)에 위치되고, 제1 방향(D1)에서 제2 디스플레이 영역(12)에 평행하게 배열되고; 제1 라인부(231)의 제2 부분(2312)은 제1 방향(D1)을 따라 주변 영역(14)으로부터 제2 디스플레이 영역(12)으로 연장되고; 제1 라인부(231)의 제3 부분(2313)은 제2 디스플레이 영역(12)에 위치되고, 제1 라인부(231)의 제3 부분(2313)의, 제2 방향(D2)을 따라 연장하는 더미 연장 라인은 제1 방향(D1)에서 제1 디스플레이 영역(11)에 평행하게 배열된다.
몇몇 예들에서, 제1 라인부(231)의 제3 부분(2313)은 제2 서브부(212)와 전기적으로 접속되고, 제1 라인부(231)의 제1 부분(2311)은 제2 라인부(232)와 전기적으로 접속되는데, 즉, 제1 라인부(231)의 제2 서브부(212)와 전기적으로 접속된 부분은 제2 디스플레이 영역(12)에 위치되고, 제1 라인부(231)의, 제2 라인부(232)와 전기적으로 접속된 부분은 주변 영역(14)에 위치되고, 이는 여기서 반복 설명되지 않는다.
도 8에 도시되어 있는 디스플레이 기판(01)의 다른 구조들 및 특정 구현 모드는 도 4에 도시되어 있는 디스플레이 기판(01)의 것들과 동일하거나 유사하고, 동일하거나 유사한 점들은 여기서 반복되지 않는다는 것이 주목되어야 한다.
도 4, 도 6 및 도 8에 도시되어 있는 디스플레이 기판들(01)의 제2 권선부들(23)은 모두 제1 방향(D1)에서 제1 디스플레이 영역(11)의, 제3 디스플레이 영역(13)으로부터 이격된, 일 측을 통해 제1 본체부(21)의 제2 서브부(212)로부터 제1 본체부(21)의 제2 서브부(212)에 평행한(제2 방향(D2)에서 평행한) 위치로의 권취를 수행하지만, 본 개시내용의 실시예들은 이에 한정되는 것은 아니라는 것이 주목되어야 한다. 몇몇 예들에서, 제2 권선부(23)는 제1 방향(D1)에서 제1 디스플레이 영역(11)의, 제3 디스플레이 영역(13)에 가까운, 일 측을 통해 제1 본체부(21)의 제1 서브부(211)로부터 제1 본체부(21)의 제2 서브부(212)에 평행한(제2 방향(D2)에서 평행한) 위치로의 권취를 수행할 수 있고, 예시적인 예시가 도 10과 관련하여 이하에서 수행된다.
도 10은 도 2a에 도시되어 있는 디스플레이 기판(01)의 제4 예이다. 도 10에 도시되어 있는 디스플레이 기판(01)은 도 6에 도시되어 있는 디스플레이 기판(01)과 유사하고, 이들 사이의 차이점들이 여기서 예시될 것이며, 동일한 점들은 여기서 반복 설명되지 않는다. 도 10에 도시되어 있는 디스플레이 기판(01)과 도 6에 도시되어 있는 디스플레이 기판(01) 사이의 차이점들은, 도 10에 도시되어 있는 디스플레이 기판(01)의 제1 라인부(231)가 제1 방향(D1)에서 제1 디스플레이 영역(11)의, 제3 디스플레이 영역(13)에 가까운, 일 측 상에 위치되고, 작업 프로세스에서, 도 10에 도시되어 있는 디스플레이 기판(01)의 제2 라인부(232)에서의 전류 추세가 본체부에서의 전류 추세와 동일하다는 것이다.
몇몇 예들에서, 제1 방향(D1)에서, 제1 라인부(231)의 적어도 일부(예를 들어, 모두)는 제1 디스플레이 영역(11)에 평행하게 배열될 수 있고, 제3 디스플레이 영역(13)의, 제1 디스플레이 영역(11)에 가까운, 일 단부에 위치될 수 있고, 이는 여기서 반복 설명되지 않는다.
도 4, 도 6, 도 8 및 도 10에 도시되어 있는 디스플레이 기판들(01)의 제1 신호 라인들(20)은 모두 제1 방향(D1)에서 제1 디스플레이 영역(11)의 일 측으로부터 제1 본체부(21)에 평행한(제2 방향(D2)에서 평행한) 위치로 권취를 수행하지만, 본 개시내용의 실시예들은 이에 한정되는 것은 아니라는 것이 주목되어야 한다. 몇몇 예들에서, 디스플레이 기판들(01)의 제1 신호 라인(20)은 제1 방향(D1)에서 제1 디스플레이 영역(11)의 양 측들로부터 제1 본체부(21)에 평행한(제2 방향(D2)에서 평행한) 위치로 권취될 수 있다. 예시적인 예시가 도 11 및 도 12a 내지 도 12c와 관련하여 이하에서 수행된다.
도 11은 도 2a에 도시되어 있는 디스플레이 기판(01)의 제5 예이다. 도 12a는 도 11에 도시되어 있는 디스플레이 기판(01)의 제1 디스플레이 영역(11), 제2 디스플레이 영역(12) 및 주변 영역(14)의 부분을 예시하기 위한 제1 개략도이고, 도 12b는 도 11에 도시되어 있는 디스플레이 기판(01)의 제1 디스플레이 영역(11), 제2 디스플레이 영역(12) 및 주변 영역(14)의 부분을 예시하기 위한 제2 개략도이고; 도 12c는 도 12b의 부분 영역 REG_E에 대응하는 평면 개략도이다.
도 11에 도시되어 있는 디스플레이 기판(01)은 도 4에 도시되어 있는 디스플레이 기판(01)과 유사하고, 단지 이들 사이의 차이점만이 여기서 예시될 것이며, 동일한 점들은 여기서 반복 설명되지 않는다. 도 11에 도시되어 있는 디스플레이 기판(01)과 도 4에 도시되어 있는 디스플레이 기판(01) 사이의 차이점은 디스플레이 기판(01)이 제3 권선부(24)를 더 포함한다는 것이다. 예를 들어, 제3 권선부(24)의 적어도 일부는 제1 방향(D1)과 교차하는(예를 들어, 수직인) 방향을 따라 라우팅된다.
예를 들어, 도 11, 도 12a 및 도 12b에 도시되어 있는 바와 같이, 제3 권선부(24)의 제1 단부는 제1 서브부(211)와 전기적으로 접속되고, 제3 권선부(24)의 제2 단부는 대응하는 제1 픽셀 회로(412)와 전기적으로 접속되고, 제2 권선부(23)와 접속된 제1 픽셀 회로(412)는 제3 권선부(24)와 접속된 제1 픽셀 회로(412)와는 상이하다.
예를 들어, 도 11, 도 12a 및 도 12b에 도시되어 있는 바와 같이, 제2 권선부(23)와 접속된 제1 픽셀 회로(412) 및 제3 권선부(24)와 접속된 제1 픽셀 회로(412)는 동일한 열에 위치되는데, 즉, 제2 권선부(23)와 접속된 제1 픽셀 회로(412) 및 제3 권선부(24)와 접속된 제1 픽셀 회로(412)는 제1 방향(D1)으로 배열된다. 예를 들어, 제2 권선부(23)와 접속된 제1 픽셀 회로들(412)은 제1 픽셀 회로들(412)의 전술한 동일한 열의 제1 픽셀 회로들(412)의 제1 절반 열이고, 제2 권선부(23)와 접속된 제1 픽셀 회로들(412)은 제1 픽셀 회로들(412)의 전술한 동일한 열의 제1 픽셀 회로들(412)의 제2 절반 열이다.
예를 들어, 제1 신호 라인(20)이 제3 권선부(24)를 또한 포함할 수 있게 함으로써, 데이터 라인은 제2 디스플레이 영역(12)의, 제2 방향(D2)에서 제1 디스플레이 영역(11)에 평행한 영역에서의 픽셀 회로들(제1 픽셀 회로(412) 및 제2 픽셀 회로(422))에 대한 양방향 구동을 수행하기 위해 사용될 수 있는데, 즉, 데이터 신호들은, 제2 방향 영역(12)의, 제2 방향(D2)에서 제1 디스플레이 영역(11)에 평행한 영역의 위 아래의 위치들로부터 영역에서 픽셀 회로들에 입력되고; 이 경우, 제2 디스플레이 영역(12)의 개구(예를 들어, 제2 디스플레이 영역(12)의 내부 에지(121))의 크기는 더 크다.
예를 들어, 도 11, 도 12a 및 도 12b에 도시되어 있는 바와 같이, 제3 권선부(24)는 순차적으로 접속되는 제3 라인부(241) 및 제4 라인부(242)를 포함하고; 제3 라인부(241)의, 제4 라인부(242)와 접속되지 않은 단부는 제3 권선부(24)의 제1 단부로서 기능하고, 제4 라인부(242)의, 제3 라인부(241)와 접속되지 않은 단부는 제3 권선부(24)의 제2 단부로서 기능하며; 제3 라인부(241)는 제2 방향(D2)을 따라 연장되고, 제1 방향(D1)에서 제1 라인부(231)에 평행하게 배열되고; 제4 라인부(242)는 제1 방향(D1)을 따라 연장되고, 제2 방향(D2)에서 제1 서브부(211)에 평행하게 배열되고; 작업 프로세스에서, 제4 라인부(242)에서의 전류 추세는 본체부에서의 전류 추세와 동일하다. 예를 들어, 제4 라인부(242)는 직선 라인 세그먼트이다. 예를 들어, 제3 라인부(241)는 직선 라인 세그먼트일 수 있다. 다른 예로서, 제3 라인부(241)는 만곡된 구조일 수 있고, 제2 방향(D2)을 따라 일체로 연장된다.
예를 들어, 제4 라인부(242)는 디스플레이 기판(01)의 제1 전극층에 위치되고; 제3 라인부(241)는 디스플레이 기판(01)의 제2 전극층에 위치되고; 제3 라인부(241)는 각각 제1 전극층과 제2 전극층 사이의 절연층의 제3 비아 홀 및 제4 비아 홀을 통해 제1 서브부(211) 및 제4 라인부(242)에 전기적으로 접속된다.
예를 들어, 각각의 제1 신호 라인(20)의 제2 권선부(23)의 제1 라인부(231) 뿐만 아니라 각각의 제1 신호 라인(20)의 제3 권선부(24)의 제3 라인부(241)가 각각의 제1 신호 라인(20)의 다른 부분들(예를 들어, 제4 라인부(242) 및 제1 서브부(211))과는 상이한 층에 위치될 수 있게 함으로써, 각각의 제1 신호 라인(20)의 제2 권선부(23)의 제1 라인부(231) 뿐만 아니라 제3 권선부(24)의 제3 라인부(241)와 다른 제1 신호 라인(20) 사이의 단락이 회피될 수 있다.
예를 들어, 도 12c에 도시되어 있는 바와 같이, 제1 디스플레이 영역(11)은 단지 병렬로 배열된 복수의 투명 와이어들 및 애노드 구조(4111)를 포함하여, 제1 디스플레이 영역(11)의 투과율이 개선될 수 있게 된다. 예를 들어, 도 12c에 도시되어 있는 바와 같이, 병렬로 배열된 복수의 투명 와이어들은 접속 와이어(60) 및 더미 와이어(601)를 포함한다. 예를 들어, 더미 와이어(601)는 균열을 갖고, 따라서 더미 와이어(601)는 불연속 와이어이다. 예를 들어, 균열을 갖는 더미 와이어(601)를 배열함으로써, 제1 디스플레이 영역(11)의 에칭 균일성이 개선될 수 있다. 도 12c의 화살표들이 가리키는 라인들은 음영이지만, 실제 와이어들은 아니라는 것이 주목되어야 한다.
도 11, 도 12a 및 도 12b에 도시되어 있는 디스플레이 기판들의 제1 라인부들(231)은 주변 영역(14)에 위치되는 것에 한정되지 않고; 제3 라인부(241)는 제1 방향(D1)에서 제1 디스플레이 영역(11)에 평행하게 배열되고 제3 디스플레이 영역(13)의, 제1 디스플레이 영역(11)에 가까운 단부에 위치되는 것에 한정되지 않는다는 것이 주목되어야 한다. 일 예에서, 제1 라인부(231) 및 제3 라인부(241)는 모두 제2 디스플레이 영역(12)에 위치될 수 있고, 게다가, 제1 라인부(231)는 제1 방향(D1)에서 제1 디스플레이 영역(11)의, 제3 디스플레이 영역(13)으로부터 이격된 일 측 상에 위치되고, 반면 제3 라인부(241)는 제1 방향(D1)에서 제1 디스플레이 영역(11)과 제3 디스플레이 영역(13) 사이에 위치된다. 다른 예에서, 제1 라인부(231)는 주변 영역(14) 및 제2 디스플레이 영역(12)에 동시에 위치될 수도 있고, 제3 라인부(241)는 제3 디스플레이 영역(13) 및 제2 디스플레이 영역(12)에 동시에 위치될 수도 있다.
도 4, 도 6, 도 8, 도 10 및 도 11에 도시되어 있는 디스플레이 기판들(01)의 제1 디스플레이 영역들(11)은 모두 직사각형 형상이지만, 본 개시내용의 실시예들은 이에 한정되는 것은 아니라는 것이 주목되어야 한다. 예를 들어, 실제 적용 요구들에 따라, 제1 디스플레이 영역(11)은 또한 원 형상 또는 다른 적절한 형상들일 수도 있고; 대응적으로, 제1 권선부(22)의 형상은 적응적으로 변경된다. 예를 들어, 제1 권선부(22)의 형상은, 제1 디스플레이 영역(11) 및 제2 디스플레이 영역(12) 내의 요소들에 대한 제1 권선부(22)의 영향을 감소시키기 위해, 제1 디스플레이 영역(11)의 형상과 정합된다. 예시적인 예시가 도 13a 내지 도 13d와 관련하여 아래에 수행된다.
도 13a는 도 2a에 도시되어 있는 디스플레이 기판(01)의 제6 예의 평면 개략도이고, 도 13b는 도 2a에 도시되어 있는 디스플레이 기판(01)의 제6 예의 다른 평면 개략도이고, 도 13c는 도 2a에 도시되어 있는 디스플레이 기판(01)의 제6 예의 또 다른 평면 개략도이다. 도 13d는 도 13c에 도시되어 있는 부분 영역 REG_B에 대응하는 평면 개략도이다.
명료성을 위해, 도 13a는 단지 디스플레이 기판(01)의 제2 디스플레이 영역(12)의 부분 및 주변 영역(14)의 부분을 도시하고 있고, 도 13b 및 도 13c는 단지 디스플레이 기판(01)의 제1 디스플레이 영역(11)의 부분, 제2 디스플레이 영역(12)의 부분 및 주변 영역(14)의 부분을 도시하고 있다는 것이 주목되어야 한다.
도 13a 내지 도 13c에 도시되어 있는 디스플레이 기판들(01)은 도 5a 내지 도 5c에 도시되어 있는 디스플레이 기판들(01)과 유사하며, 단지 이들 사이의 차이점들만이 여기서 예시되고, 동일한 점들은 여기서 반복 설명되지 않는다. 도 13a 내지 도 13c에 도시되어 있는 디스플레이 기판들(01)과 도 5a 내지 도 5c에 도시되어 있는 디스플레이 기판들(01) 사이의 차이점은 도 13a 내지 도 13c에 도시되어 있는 디스플레이 기판들(01)에 대해 제1 디스플레이 영역들(11)의 형상들 및 제1 권선부들(22)의 형상들이 상이하다는 것이다.
도 13a 내지 도 13c에 도시되어 있는 바와 같이, 제1 디스플레이 영역(11)은 원 형상이고; 제1 권선부(22)는 아크 라인이고, 아크 라인의 제1 단부는 제1 서브부(211)의, 제2 서브부(212)에 가까운 단부 부분과 접속되고, 아크 라인의 제2 단부는 제2 서브부(212)의, 제1 서브부(211)에 가까운 단부 부분과 접속된다. 예를 들어, 아크 라인의 곡률은 원 형상의 곡률과 상호 정합된다(예를 들어, 동일함).
실제 적용 요구들에 따라, 도 6, 도 8, 도 10 및 도 11에 도시되어 있는 디스플레이 기판들(01)의 제1 디스플레이 영역들(11)의 형상들은 또한 원 형상으로 변경될 수 있고, 제1 권선부들(22)은 아크 라인들로 변경된다는 것이 주목되어야 하고, 이는 여기서 반복 설명되지 않는다.
예를 들어, 도 13c 및 도 13d에 도시되어 있는 바와 같이, 주변 영역(14)은 복수의 와이어들(2911) 및 복수의 와이어들(2921)을 더 포함하고; 복수의 와이어들(2911)은 전극층(291)에 위치되고, 복수의 와이어들(2921)은 전극층(292)에 위치된다. 예를 들어, 전극층(291) 및 전극층(292)은 디스플레이 기판에 수직인 방향에서 상이한 전극층들이다. 예를 들어, 복수의 와이어들(2911) 및 복수의 와이어들(2921)은 와이어들(2911)의 연장 방향에 수직인 방향으로 교대로 배열된다. 예를 들어, 복수의 와이어들(2911) 및 복수의 와이어들(2921)이 와이어들(2911)의 연장 방향에 수직인 방향으로 교대로 배열될 수 있게 하고 와이어들(2911) 및 와이어들(2921)이 상이한 전극층들에 위치될 수 있게 함으로써, 와이어들(일체형 와이어들(2911) 및 와이어들(2921))의 배열 밀도가 증가될 수 있다.
예를 들어, 제1 신호 라인(20)의 제2 서브부(212) 및 복수의 와이어들(2911)은 상이한 전극층들에 위치되고, 제1 신호 라인(20)의 제2 서브부(212) 및 복수의 와이어들(2921)은 상이한 전극층들에 위치된다. 예를 들어, 도 5h에 도시되어 있는 게이트 전극(4222) 및 제1 커패시터 플레이트(4225)는 또한 전극층(291)에 위치되고; 도 5h에 도시되어 있는 제2 커패시터 플레이트(4226)는 또한 전극층(292)에 위치되고; 제1 신호 라인(20)의 제2 서브부(212)는 도 5h에 도시되어 있는 소스 전극(4223) 및 드레인 전극(4224)과 동일한 전극층에 위치된다.
예를 들어, 도 13c 및 도 13d에 도시되어 있는 바와 같이, 제2 픽셀 회로(422)를 통과하는 제1 신호 라인(20)의 제2 서브부(212)는 대응하는 와이어(2911) 또는 대응하는 와이어(2921)와 전기적으로 접속되어(예를 들어, 비아 홀을 통해 전기적으로 접속됨), 제1 신호 라인(20)의 제2 서브부(212) 상의 신호는 전송을 위해 대응하는 와이어(2911) 또는 대응하는 와이어(2921)로 층 변경을 받게 된다. 예를 들어, 제1 신호 라인(20)의 제2 서브부(212)와 전기적으로 접속된 와이어(2911) 또는 와이어(2921)는 제1 라인부(231)라 칭한다. 예를 들어, 제2 픽셀 회로(422)를 통과하는 제1 신호 라인(20)의 제2 서브부(212)는 대응하는 와이어(2911) 또는 대응하는 와이어(2921)와 전기적으로 접속된다.
예를 들어, 각각의 픽셀 유닛으로부터 유도된 제1 신호 라인(SD 층에 위치됨)은 Gat1 층(전극층(291)) 또는 Gat2 층(전극층(292))으로의 층 변경을 받게 될 수 있다. 예를 들어, 종방향 리드가 횡방향 리드와 교차하면, 종방향 리드(제1 신호 라인(20)의 제2 서브부(212))는 SD 층을 채택하고, 이는 SD 층과 Gat 층(전극층(291 또는 292)) 사이의 거리가 Gat1 층(전극층(291))과 Gat2 층(전극층(292)) 사이의 거리보다 클 수 있어, 용량성 결합이 감소될 수 있기 때문이다.
도 4, 도 6, 도 8, 도 10, 도 11 및 도 13a 내지 도 13c에 도시되어 있는 디스플레이 기판들(01)의 제2 디스플레이 영역들(12)은 모두 직사각형 형상이지만, 본 개시내용의 실시예들은 이에 한정되는 것은 아니라는 것이 주목되어야 한다. 예를 들어, 실제 적용 요구들에 따라, 제2 디스플레이 영역(12)은 또한 원 형상 또는 다른 적절한 형상들일 수도 있고; 이는 여기서 반복 설명되지 않는다.
도 4, 도 6, 도 8, 도 10, 도 11 및 도 13a 내지 도 13c에 도시되어 있는 디스플레이 기판(01)의 제1 신호 라인들(20)은 모두 제1 본체부(21)에 평행한(제2 방향(D2)에서 평행한) 위치들에 제1 신호 라인들(20)을 권취하기 위해 2개 이상의 권선부들을 채택하고, 본 개시내용의 실시예들은 이에 한정되는 것은 아니라는 것이 주목되어야 한다. 예를 들어, 실제 적용 요구에 따라, 디스플레이 기판(01)의 제1 신호 라인(20)은 단지 제1 본체부(21)에 평행한(제2 방향(D2)에서 평행한) 위치에 제1 신호 라인(20)을 권취하기 위해 하나의 권선부를 채택할 수 있고, 예시적인 예시가 도 14와 관련하여 이하에 수행된다.
도 14는 도 2a에 도시되어 있는 디스플레이 기판(01)의 제7 예의 평면 개략도이다. 도 14에 도시되어 있는 디스플레이 기판(01)은 도 4에 도시되어 있는 디스플레이 기판(01)과 유사하고, 단지 이들 사이의 차이점들만이 여기서 예시될 것이며, 동일한 점들은 여기서 반복 설명되지 않는다. 도 14에 도시되어 있는 디스플레이 기판(01)과 도 4에 도시되어 있는 디스플레이 기판(01) 사이의 차이점은: 도 14에 도시되어 있는 디스플레이 기판(01)은 단지 제1 권선부(22)만을 갖고, 제2 권선부(23)는 갖지 않는다는 것을 포함한다.
예를 들어, 도 14에 도시되어 있는 바와 같이, 제1 권선부(22)는 제1 디스플레이 영역(11)을 둘러싸고, 제2 디스플레이 영역(12)에 일체로 위치된다. 예를 들어, 도 14에 도시되어 있는 바와 같이, 제1 권선부(22)는 순차적으로 접속된 제5 라인부(271), 제6 라인부(272) 및 제7 라인부(273)를 포함하고; 제5 라인부(271)는 제1 서브부(211)와 전기적으로 접속되고, 제7 라인부(273)는 제2 서브부(212)와 전기적으로 접속되고; 제6 라인부(272)는 제1 방향(D1)을 따라 연장되고, 제5 라인부(271) 및 제7 라인부(273)는 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 연장되고; 제6 라인부(272) 및 제1 서브부(211)와 제2 서브부(212) 사이에 위치되고 제1 방향(D1)을 따라 연장하는 더미 접속 라인은 제1 방향(D1)에서 병렬로 배열되고; 제6 라인부(272) 및 제6 라인부(272)와 전기적으로 접속된 제1 픽셀 회로(412)는 적어도 부분적으로 서로 중첩하고(또는 동일한 열에 위치되고, 서로 밀접하게 인접하지만, 서로 중첩하지 않음); 작업 프로세스에서, 제6 라인부(272)에서의 전류 추세는 제1 본체부(211)에서의 전류 추세와 동일하다. 예를 들어, 제5 라인부(271), 제6 라인부(272), 및 제7 라인부(273)는 모두 직선 라인 세그먼트이다.
예를 들어, 데이터 구동 회로(50)는 구동 칩으로서 구현될 수 있다. 예를 들어, 구동 칩은 가요성 회로 보드를 통해 디스플레이 기판(01) 상에 바인딩될 수 있고, 디스플레이 기능을 달성하도록 디스플레이 기판(01)을 구동하기 위해 가요성 회로를 통해 복수의 데이터 라인들에 디스플레이를 위한 데이터 신호들을 제공할 수 있다. 예를 들어, 주변 영역(14)에는, 게이트 구동 칩이 또한 배열될 수 있거나, 어레이 기판 상의 게이트 구동 회로(GOA, 도면들에 도시되어 있지 않음)가 또한 형성될 수 있고, 게이트 구동 칩 또는 GOA의 복수의 출력 단부들은 복수의 게이트 라인들에 게이트 스캐닝 신호들을 제공하기 위해, 복수의 게이트 라인들과 각각 접속된다. 디스플레이 기판(01)은 하나의 단일 데이터 구동 회로에 의해 구동되는 것에 한정되지 않고, 몇몇 예들에서, 디스플레이 기판(01)은 2개의 데이터 구동 회로들에 의해 구동될 수 있고, 2개의 데이터 구동 회로들은 디스플레이 기판(01)의 상이한 측면들 상에 위치된다는 것(예를 들어, 제1 방향(D1)에서 디스플레이 기판(01)의 상이한 측면들 상에 위치됨)이 주목되어야 한다.
도 15는 도 2a에 도시되어 있는 디스플레이 기판(01)의 제8 예의 평면 개략도이고, 도 16은 도 2a에 도시되어 있는 디스플레이 기판(01)의 제8 예의 다른 평면 개략도이다. 명료성을 위해, 도 15는 단지 디스플레이 기판(01)의 제1 디스플레이 영역(11) 및 제2 디스플레이 영역(12)의 부분을 도시하고 있다는 것이 주목되어야 한다.
도 15에 도시되어 있는 디스플레이 기판(01)은 도 4에 도시되어 있는 디스플레이 기판(01)과 유사하고, 단지 이들 사이의 차이점들만이 여기서 예시될 것이며, 동일한 점들은 여기서 반복 설명되지 않는다. 도 15에 도시되어 있는 디스플레이 기판(01)과 도 4에 도시되어 있는 디스플레이 기판(01) 사이의 차이점들은: 도 15에 도시되어 있는 디스플레이 기판(01)의 제1 방향(D1)은 디스플레이 패널의 행 방향이고; 도 15에 도시되어 있는 디스플레이 기판(01)의 접속 와이어(60)는 열 방향을 따라 연장하고; 도 15에 도시되어 있는 디스플레이 기판(01)의 제1 신호 라인(20)은 게이트 라인이고, 반면 제2 신호 라인(30)은 데이터 라인이고; 도 15에 도시되어 있는 디스플레이 기판(01)의 제1 신호 라인(20) 및 제2 신호 라인(30)의 권선부들의 구조들은 도 4에 도시되어 있는 디스플레이 기판(01)의 제1 신호 라인(20) 및 제2 신호 라인(30)의 권선부들의 구조들과 각각 상이하다.
예를 들어, 도 15에 도시되어 있는 바와 같이, 제1 권선부(22)는 제1 디스플레이 영역(11)을 둘러싸고, 제2 디스플레이 영역(12)에 일체로 위치되고; 제1 권선부(22)는 순차적으로 접속되는 제8 라인부(281) 및 제9 라인부(282)를 포함하고; 제8 라인부(281)는 제1 본체부(21)와 전기적으로 접속되고, 제2 방향(D2)을 따라 연장되고; 제9 라인부(282)는 제1 방향(D1)을 따라 연장되고, 제1 방향(D1)에서 제1 본체부(21)의 더미 연장 라인에 평행하게 배열되고; 작업 프로세스에서, 제9 라인부(282)에서의 전류 추세는 본체부에서의 전류 추세와 동일하고; 제9 라인부(282)는 제1 방향(D1)을 따라 제1 디스플레이 영역(11)에서 병렬로 배열된 제1 수의 제1 발광 소자들(411)을 구동하도록 구성된 제1 픽셀 회로(412)에 전기적으로 접속된다. 예를 들어, 제8 라인부(281)와 제9 라인부(282)의 모두는 직선 라인 세그먼트들이다.
몇몇 예들에서, 제1 본체부(21)는 제1 서브부(211) 및 제2 서브부(212)(도면들에 도시되어 있지 않음)를 포함하고, 제1 권선부(22)는 제10 라인부(도면들에 도시되어 있지 않음)를 더 포함하고, 제10 라인부의 제1 단부는 제9 라인부(282)와 접속되고, 제10 라인부의 제2 단부는 제2 서브부(212)와 접속되고, 제10 라인부는 제2 방향(D2)을 따라 연장된다.
예를 들어, 도 15에 도시되어 있는 바와 같이, 제2 신호 라인(30)은 제2 본체부(32), 제4 권선부(33) 및 제5 권선부(34)를 포함하고; 제4 권선부(33)는 제2 방향(D2)을 따라 제2 본체부(32)의 더미 연장 라인으로부터 벗어나 라우팅되고; 제2 본체부(32)는 제1 디스플레이 영역(11)에 의해 이격된 제3 서브부(321) 및 제4 서브부(322)를 포함하고, 제3 서브부(321)는 제4 권선부(33)를 통해 제4 서브부(322)와 전기적으로 접속되고; 제4 권선부(33)는 제3 서브부(321)와 제4 서브부(322) 사이에 위치되고 제2 방향(D2)을 따라 연장하는 더미 접속 라인으로부터 벗어나서 라우팅된다. 예를 들어, 제4 권선부(33)의 적어도 일부는 제2 방향(D2)과 교차하는 방향을 따라 연장한다. 예를 들어, 제5 권선부(34)의 적어도 일부는 제2 방향(D2)과 교차하는 방향을 따라 연장한다. 예를 들어, 제3 서브부(321) 및 제4 서브부(322)의 모두는 직선 라인 세그먼트들이다.
예를 들어, 도 15에 도시되어 있는 바와 같이, 제4 권선부(33)는 순차적으로 접속되는 제4 라인 세그먼트(331), 제5 라인 세그먼트(332) 및 제6 라인 세그먼트(333)를 포함한다. 제4 라인 세그먼트(331)의, 제5 라인 세그먼트(332)와 접속되지 않은 단부 부분은 제3 서브부(321)의, 제4 서브부(322)에 가까운 단부 부분과 접속된다. 제6 라인 세그먼트(333)의, 제5 라인 세그먼트(332)와 접속되지 않은 단부 부분은 제4 서브부(322)의, 제3 서브부(321)에 가까운 단부 부분과 접속된다. 제4 라인 세그먼트(331) 및 제6 라인 세그먼트(333)는 제1 방향(D1)을 따라 연장되고, 제5 라인 세그먼트(332)는 제2 방향(D2)을 따라 연장된다. 예를 들어, 제4 라인 세그먼트(331), 제5 라인 세그먼트(332) 및 제6 라인 세그먼트(333)는 모두 직선 라인 세그먼트들이다.
예를 들어, 도 15에 도시되어 있는 바와 같이, 제5 권선부(34)의 제1 단부는 제2 서브부(212)와 전기적으로 접속되고, 제5 권선부(34)의 제2 단부는 대응하는 제1 픽셀 회로(412)와 전기적으로 접속된다. 예를 들어, 도 15에 도시되어 있는 바와 같이, 제5 권선부(34)의 제2 단부는 제1 픽셀 회로들(412)의 동일한 열(예를 들어, 제2 권선부(23)의 제2 라인부(232)에 바로 인접한 제1 픽셀 회로들(412)의 동일한 열)과 전기적으로 접속될 수도 있다.
예를 들어, 도 15에 도시되어 있는 바와 같이, 제5 권선부(34)는 순차적으로 접속되는 제7 라인 세그먼트(341) 및 제8 라인 세그먼트(342)를 포함하고; 제7 라인 세그먼트(341)의, 제8 라인 세그먼트(342)와 접속되지 않은 단부는 제5 권선부(34)의 제1 단부로서 기능하고; 제8 라인 세그먼트(342)의, 제7 라인 세그먼트(341)와 접속되지 않은 단부는 제5 권선부(34)의 제2 단부로서 기능하고; 제7 라인 세그먼트(341)는 제1 방향(D1)을 따라 연장되고; 제8 라인 세그먼트(342)는 제2 방향(D2)을 따라 연장되고, 제1 방향(D1)에서 제2 서브부(212)에 평행하게 배열되고; 작업 프로세스에서, 제8 라인 세그먼트(342)에서의 전류 추세는 제2 서브부(212)에서의 전류 추세와 반대이다. 예를 들어, 제7 라인 세그먼트(341) 및 제8 라인 세그먼트(342)의 모두는 직선 라인 세그먼트들이다.
예를 들어, 도 15에 도시되어 있는 바와 같이, 제1 발광 소자(411) 및 제1 발광 소자(411)를 구동하기 위한 제1 픽셀 회로(412)는 디스플레이 패널의 인접한 열들 상에 위치된다. 예를 들어, 도 15에 도시되어 있는 바와 같이, 적어도 하나의 제2 신호 라인(30)은 제2 방향(D2)을 따라 평행하게 배열되는 제1 발광 소자(411) 및 제2 발광 소자(421)를 구동하도록 구성되는데, 즉, 동일한 하나의 제2 신호 라인(30)에 의해 구동되는 제1 발광 소자(411) 및 제3 발광 소자(431)는 디스플레이 기판(01)의 동일한 열 내에 위치된다.
몇몇 예들에서, 제1 발광 소자(411) 및 제1 발광 소자(411)를 구동하기 위한 제1 픽셀 회로(412)는 또한 디스플레이 패널의 동일한 열에 위치될 수 있는데, 즉, 제1 발광 소자(411) 및 제1 발광 소자(411)를 구동하기 위한 제1 픽셀 회로(412)는 열 방향에서 평행하게 배열된다는 것이 주목되어야 한다.
예를 들어, 도 15에 도시되어 있는 바와 같이, 제1 방향(D1)은 디스플레이 패널의 행 방향이고, 제2 방향(D2)은 디스플레이 패널의 열 방향이고; 제1 신호 라인(20)은 게이트 라인이고, 제2 신호 라인(30)은 데이터 라인이다.
열 방향을 따르는 도 15에 도시되어 있는 디스플레이 기판(01)의 접속 와이어(60)의 연장부는 디스플레이 기판(01)의 접속 와이어(60)가 직선인 경우에 한정되지 않고(즉, 디스플레이 기판(01)의 접속 와이어(60)가 직선 라인 세그먼트인 경우에 한정되지 않음), 몇몇 예들에서, 도 15에 도시되어 있는 디스플레이 기판(01)의 접속 와이어(60)는 행 방향을 따라 연장하는 부분을 더 포함한다는 것이 주목되어야 한다.
예를 들어, 소스 및 드레인 전극들, 제1 권선부 및 제2 신호 라인은 모두 제1 전극층에 위치되고, 제1 본체부, 게이트 전극 및 제1 커패시터 플레이트는 제2 전극층에 위치된다. 다른 예로서, 제1 권선부와 제2 신호 라인의 모두는 제1 전극층에 위치되고, 저장 커패시터의 제1 본체부 및 제2 커패시터 플레이트는 제2 전극층에 위치된다.
도 16은 도 15와 유사하고, 도 16은 더 많은 제1 신호 라인(20)을 도시하고 있고, 제2 신호 라인(30)의 제5 권선부(34)는 도 16에 도시되어 있지 않으며, 도 16은 여기서 반복 설명되지 않는다.
도 17은 본 개시내용의 적어도 하나의 실시예에 의해 제공되는, 픽셀 회로에 의해 구동되는 픽셀 회로(921) 및 발광 소자(920)를 도시하고 있다. 예를 들어, 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 제1 픽셀 회로(412), 제2 픽셀 회로(422) 및 제3 픽셀 회로(432) 중의 적어도 하나(예를 들어, 모두)는 도 17에 도시되어 있는 픽셀 회로(921)로서 구현될 수 있다.
예를 들어, 도 17에 도시되어 있는 바와 같이, 픽셀 회로(921)는 제1 발광 제어 회로(923) 및 제2 발광 제어 회로(924)를 더 포함한다. 구동 회로(922)는 제어 단부, 제1 단부 및 제2 단부를 포함하고, 유기 발광 소자(920)에 광을 방출하기 위해 유기 발광 소자(920)를 구동하기 위한 구동 전류를 제공하도록 구성된다. 예를 들어, 제1 발광 제어 회로(923)는 구동 회로(922)의 제1 단부 및 제1 전압 단부(VDD)에 접속되고, 구동 회로(922)와 제1 전압 단부(VDD) 사이의 접속 또는 접속해제를 구현하도록 구성된다. 제2 발광 제어 회로(924)는 구동 회로(922)의 제2 단부 및 유기 발광 소자(920)의 제1 전극에 전기적으로 접속되고, 구동 회로(922)와 유기 발광 소자(920) 사이의 접속 또는 접속해제를 구현하도록 구성된다.
예를 들어, 도 17에 도시되어 있는 바와 같이, 픽셀 회로(921)는 데이터 기입 회로(926), 저장 회로(927), 임계값 보상 회로(928) 및 리셋 회로(929)를 더 포함한다. 데이터 기입 회로(926)는 구동 회로(922)의 제1 단부에 전기적으로 접속되고, 스캐닝 신호의 제어 하에서 데이터 신호를 저장 회로(927)에 기입하도록 구성되고; 저장 회로(927)는 구동 회로(922)의 제어 단부 및 제1 전압 단부(VDD)에 전기적으로 접속되고, 데이터 신호를 저장하도록 구성되고; 임계값 보상 회로(928)는 구동 회로(922)의 제어 단부 및 제2 단부에 전기적으로 접속되고, 구동 회로(922)에 대해 임계값 보상을 수행하도록 구성되고; 리셋 회로(929)는 구동 회로(922)의 제어 단부와 유기 발광 소자(920)의 제1 전극에 전기적으로 접속되고, 리셋 제어 신호의 제어 하에 구동 회로(922)의 제어 단부 및 유기 발광 소자(920)의 제1 전극에 대해 리셋을 수행하도록 구성된다.
예를 들어, 도 17에 도시되어 있는 바와 같이, 구동 회로(922)는 구동 트랜지스터(T1)를 포함하고, 구동 회로(922)의 제어 단부는 구동 트랜지스터(T1)의 게이트 전극을 포함하고, 구동 회로(922)의 제1 단부는 구동 트랜지스터(T1)의 제1 전극을 포함하고, 구동 회로(922)의 제2 단부는 구동 트랜지스터(T1)의 제2 전극을 포함한다.
예를 들어, 도 17에 도시되어 있는 바와 같이, 데이터 기입 회로(926)는 데이터 기입 트랜지스터(T2)를 포함하고, 저장 회로(927)는 커패시터(C)를 포함하고, 임계값 보상 회로(928)는 임계값 보상 트랜지스터(T3)를 포함하고, 제1 발광 제어 회로(923)는 제1 발광 제어 트랜지스터(T4)를 포함하고, 제2 발광 제어 회로(924)는 제2 발광 제어 트랜지스터(T5)를 포함하고, 리셋 회로(929)는 제1 리셋 트랜지스터(T6) 및 제2 리셋 트랜지스터(T7)를 포함하고, 리셋 제어 신호는 제1 리셋 제어 서브 신호 및 제2 리셋 제어 서브 신호를 포함할 수도 있다.
예를 들어, 도 17에 도시되어 있는 바와 같이, 데이터 기입 트랜지스터(T2)의 제1 전극은 구동 트랜지스터(T1)의 제1 전극에 전기적으로 접속되고, 데이터 기입 트랜지스터(T2)의 제2 전극은 데이터 신호를 수신하도록 데이터 라인(Vd)에 전기적으로 접속되고, 데이터 기입 트랜지스터(T2)의 게이트 전극은 스캐닝 신호를 수신하도록 제1 스캐닝 신호 라인(Ga1)에 전기적으로 접속되고; 커패시터(C)의 제1 전극은 제1 전원 단부(VDD)에 전기적으로 접속되고, 커패시터(C)의 제2 전극은 구동 트랜지스터(T1)의 게이트 전극에 전기적으로 접속되고; 임계값 보상 트랜지스터(T3)의 제1 전극은 구동 트랜지스터(T1)의 제2 전극에 전기적으로 접속되고, 임계값 보상 트랜지스터(T3)의 제2 전극은 구동 트랜지스터(T1)의 게이트 전극에 전기적으로 접속되고, 임계값 보상 트랜지스터(T3)의 게이트 전극은 보상 제어 신호를 수신하도록 제2 스캐닝 신호 라인(Ga2)에 전기적으로 접속되고; 제1 리셋 트랜지스터(T6)의 제1 전극은 제1 리셋 신호를 수신하도록 제1 리셋 전력 단부(Vinit1)에 전기적으로 접속되고, 제1 리셋 트랜지스터(T6)의 제2 전극은 구동 트랜지스터(T1)의 게이트 전극에 전기적으로 접속되고, 제1 리셋 트랜지스터(T6)의 게이트 전극은 제1 리셋 제어 서브 신호를 수신하도록 제1 리셋 제어 신호 라인(Rst1)에 전기적으로 접속되고; 제2 리셋 트랜지스터(T7)의 제1 전극은 제2 리셋 신호를 수신하도록 제2 리셋 전력 단부(Vinit2)에 전기적으로 접속되고, 제2 리셋 트랜지스터(T7)의 제2 전극은 유기 발광 소자(920)의 제1 전극에 전기적으로 접속되고, 제2 리셋 트랜지스터(T7)의 게이트 전극은 제2 리셋 제어 서브 신호를 수신하도록 제2 리셋 제어 신호 라인(Rst2)에 전기적으로 접속되고; 제1 발광 제어 트랜지스터(T4)의 제1 전극은 제1 전원 단부(VDD)에 전기적으로 접속되고, 제1 발광 제어 트랜지스터(T4)의 제2 전극은 구동 트랜지스터(T1)의 제1 전극에 전기적으로 접속되고, 제1 발광 제어 트랜지스터(T4)의 게이트 전극은 제1 발광 제어 신호를 수신하도록 제1 발광 제어 신호 라인(EM1)에 전기적으로 접속되고; 제2 발광 제어 트랜지스터(T5)의 제1 전극은 구동 트랜지스터(T1)의 제2 전극에 전기적으로 접속되고, 제2 발광 제어 트랜지스터(T5)의 제2 전극은 유기 발광 소자(920)의 제2 전극에 전기적으로 접속되고, 제2 발광 제어 트랜지스터(T5)의 게이트 전극은 제2 발광 제어 신호를 수신하도록 제2 발광 제어 신호 라인(EM2)에 전기적으로 접속되고; 유기 발광 소자(920)의 제1 전극은 제2 전원 단부(VSS)에 전기적으로 접속된다.
예를 들어, 제1 전원 단부(VDD) 및 제2 전원 단부(VSS) 중 하나는 고전압 단부이고, 다른 하나는 저전압 단부이다. 예를 들어, 도 17에 도시되어 있는 실시예에서, 제1 전원 단부(VDD)는 일정한 제1 전압을 출력하기 위한 전압원이고, 제1 전압은 양의 전압이고; 제2 전원 단부(VSS)는 일정한 제2 전압을 출력하기 위한 전압원일 수 있고, 제2 전압은 음의 전압인 등이다. 예를 들어, 몇몇 예들에서, 제2 전원 단부(VSS)는 접지될 수 있다.
예를 들어, 도 17에 도시되어 있는 바와 같이, 스캐닝 신호와 보상 제어 신호는 동일할 수 있는데, 즉, 데이터 기입 트랜지스터(T2)의 게이트 전극과 임계값 보상 트랜지스터(T3)의 게이트 전극은 동일한 신호(예를 들어, 스캐닝 신호)를 수신하기 위해, 동일한 신호 라인, 예를 들어, 제1 스캐닝 신호 라인(Ga1)에 전기적으로 접속될 수 있고, 이 경우, 제2 스캐닝 신호 라인(Ga2)은 신호 라인들의 수를 감소시키기 위해, 디스플레이 기판(1000) 상에 배열될 수 없다. 다른 예로서, 데이터 기입 트랜지스터(T2)의 게이트 전극과 임계값 보상 트랜지스터(T3)의 게이트 전극은 또한 각각 상이한 신호 라인들에 전기적으로 접속될 수 있는데, 즉 데이터 기입 트랜지스터(T2)의 게이트 전극은 제1 스캐닝 신호 라인(Ga1)에 전기적으로 접속되고 임계값 보상 트랜지스터(T3)의 게이트 전극은 제2 스캐닝 신호 라인(Ga2)에 전기적으로 접속되고, 제1 스캐닝 신호 라인(Ga1) 및 제2 스캐닝 신호 라인(Ga2)에 의해 전송된 신호들은 동일하다.
스캐닝 신호 및 보상 제어 신호는 또한 상이할 수도 있어, 데이터 기입 트랜지스터(T2) 및 임계값 보상 트랜지스터(T3)의 게이트 전극은 픽셀 회로를 제어하는 유연성을 개선하기 위해, 별개로 그리고 개별적으로 제어될 수 있다는 것이 주목되어야 한다.
예를 들어, 도 17에 도시되어 있는 바와 같이, 제1 발광 제어 신호와 제2 발광 제어 신호는 동일할 수 있는데, 즉, 제1 발광 제어 트랜지스터(T4)의 게이트 전극과 제2 발광 제어 트랜지스터(T5)의 게이트 전극은 동일한 신호(예를 들어, 제1 발광 제어 신호)를 수신하기 위해, 동일한 신호 라인, 예를 들어, 제1 발광 제어 신호 라인(EM1)에 전기적으로 접속될 수 있고, 이 경우, 제2 발광 제어 신호 라인(EM2)은 신호 라인들의 수를 감소시키기 위해, 디스플레이 기판(1000) 상에 배열될 수 없다. 다른 예로서, 제1 발광 제어 트랜지스터(T4)의 게이트 전극 및 제2 발광 제어 트랜지스터(T5)의 게이트 전극은 또한 각각 상이한 신호 라인들에 전기적으로 접속될 수 있는데, 즉 제1 발광 제어 트랜지스터(T4)의 게이트 전극은 제1 발광 제어 신호 라인(EM1)에 전기적으로 접속되고, 제2 발광 제어 트랜지스터(T5)의 게이트 전극은 제2 발광 제어 신호 라인(EM2)에 전기적으로 접속되고, 제1 발광 제어 신호 라인(EM1) 및 제2 발광 제어 신호 라인(EM2)에 의해 전송된 신호들은 동일하다.
제1 발광 제어 트랜지스터(T4) 및 제2 발광 제어 트랜지스터(T5)가 상이한 타입들의 트랜지스터들일 때, 예를 들어, 제1 발광 제어 트랜지스터(T4)가 P형 트랜지스터이고 제2 발광 제어 트랜지스터(T5)가 N형 트랜지스터일 때, 제1 발광 제어 신호 및 제2 발광 제어 신호는 또한 상이할 수 있고, 본 개시내용의 실시예들은 이 양태에서 어떠한 제한도 하지 않는다는 것이 주목되어야 한다.
예를 들어, 제1 리셋 제어 서브 신호 및 제2 리셋 제어 서브 신호는 동일할 수 있는데, 즉, 제1 리셋 트랜지스터(T6)의 게이트 전극 및 제2 리셋 트랜지스터(T7)의 게이트 전극은 동일한 신호(예를 들어, 제1 리셋 제어 서브 신호)를 수신하기 위해, 동일한 신호 라인, 예를 들어, 제1 리셋 제어 신호 라인(Rst1)에 전기적으로 접속될 수 있고, 이 경우에, 제2 리셋 제어 신호 라인(Rst2)은 신호 라인들의 수를 감소시키기 위해, 디스플레이 기판(1000) 상에 배열될 수 없다. 다른 예로서, 제1 리셋 트랜지스터(T6)의 게이트 전극 및 제2 리셋 트랜지스터(T7)의 게이트 전극은 또한 상이한 신호 라인들에 각각 전기적으로 접속될 수 있는데, 즉, 제1 리셋 트랜지스터(T6)의 게이트 전극은 제1 리셋 제어 신호 라인(Rst1)에 전기적으로 접속되고 제2 리셋 트랜지스터(T7)의 게이트 전극은 제2 리셋 제어 신호 라인(Rst2)에 전기적으로 접속되고, 제1 리셋 제어 신호 라인(Rst1) 및 제2 리셋 제어 신호 라인(Rst2)에 의해 전송된 신호는 동일하다. 제1 리셋 제어 서브 신호와 제2 리셋 제어 서브 신호는 또한 상이할 수 있다는 것이 주목되어야 한다.
예를 들어, 몇몇 예들에서, 제2 리셋 제어 서브 신호는 스캐닝 신호와 동일할 수 있는데, 즉, 제2 리셋 트랜지스터(T7)의 게이트 전극은 제2 리셋 제어 서브 신호로서 기능하는 스캐닝 신호를 수신하기 위해 제1 스캐닝 신호 라인(Ga1)에 전기적으로 접속될 수 있다.
예를 들어, 제1 리셋 트랜지스터(T6)의 게이트 전극 및 제2 리셋 트랜지스터(T7)의 소스 전극은 제1 리셋 전력 단부(Vinit1) 및 제2 리셋 전력 단부(Vinit2)에 각각 접속되고, 제1 리셋 전력 단부(Vinit1) 및 제2 리셋 전력 단부(Vinit2)는 일정한 직류 기준 전압을 출력하기 위해 직류 기준 전압 단부들일 수 있다. 제1 리셋 전력 단부(Vinit1) 및 제2 리셋 전력 단부(Vinit2)는 동일할 수 있고, 예를 들어, 제1 리셋 트랜지스터(T6)의 게이트 전극 및 제2 리셋 트랜지스터(T7)의 소스 전극은 동일한 리셋 전력 단부에 접속된다. 제1 리셋 전력 단부(Vinit1) 및 제2 리셋 전력 단부(Vinit2)는 고전압 단부들일 수도 있고, 또는 제1 리셋 전력 단부(Vinit1) 및 제2 리셋 전력 단부(Vinit2)가 구동 트랜지스터(T1)의 게이트 전극 및 발광 소자(920)의 제1 전극 상에서 리셋을 수행하기 위해 제1 리셋 신호 및 제2 리셋 신호를 제공할 수 있는 한, 저전압 단부들일 수도 있고, 본 개시내용은 이 양태에서 어떠한 제한도 하지 않는다.
도 17에 도시되어 있는 픽셀 회로 내의 구동 회로(922), 데이터 기입 회로(926), 저장 회로(927), 임계값 보상 회로(928) 및 리셋 회로(929)는 단지 개략적인 것이고, 구동 회로(922), 데이터 기입 회로(926), 저장 회로(927), 임계값 보상 회로(928), 리셋 회로(929) 등과 같은 회로들의 특정 구조들은 실제 적용 요구들에 따라 설정될 수 있고, 본 개시내용의 실시예들은 이 양태에서 어떠한 특정 제한도 하지 않는다는 것이 주목되어야 한다.
예를 들어, 트랜지스터들의 특성들에 따르면, 트랜지스터들은 N형 트랜지스터들 및 P형 트랜지스터들로 분할될 수 있고, 명료성을 위해, 본 개시내용의 실시예들은 트랜지스터들이 예로서 P형 트랜지스터들(예를 들어, P형 MOS 트랜지스터들)인 경우를 취함으로써 본 개시내용의 기술적 해결책들을 상세히 예시하고 있는데, 달리 말하면, 본 개시내용의 설명에서, 구동 트랜지스터(T1), 데이터 기입 트랜지스터(T2), 임계값 보상 트랜지스터(T3), 제1 발광 제어 트랜지스터(T4), 제2 발광 제어 트랜지스터(T5), 제1 리셋 트랜지스터(T6), 제2 리셋 트랜지스터(T7) 등은 모두 P형 트랜지스터들일 수 있다. 그러나, 본 개시내용의 실시예들의 트랜지스터들은 P형 트랜지스터들에 한정되지 않고, 통상의 기술자들은 또한 실제 요구들에 따라 본 개시내용의 실시예들에서 하나 또는 복수의 트랜지스터들의 기능들을 달성하기 위해 N형 트랜지스터(예를 들어, N형 MOS 트랜지스터)를 이용할 수 있다.
본 개시내용의 실시예들에서 채택되는 트랜지스터는 동일한 특성들을 갖는 박막 트랜지스터 또는 전계 효과 트랜지스터 또는 다른 스위칭 디바이스들일 수 있고, 박막 트랜지스터는 산화물 반도체 박막 트랜지스터, 비정질 실리콘 박막 트랜지스터 또는 폴리 실리콘 박막 트랜지스터 등을 포함할 수 있다는 것이 주목되어야 한다. 박막 트랜지스터의 소스 전극 및 드레인 전극은 구조가 대칭적일 수 있고, 따라서 물리적 구조에서 박막 트랜지스터의 소스 전극과 드레인 전극 사이에 차이점이 없다. 본 개시내용의 실시예들에서, 트랜지스터들을 구별하기 위해, 제어 전극으로서 사용되는 게이트 전극을 제외하고, 하나의 전극은 제1 전극이고 다른 전극은 제2 전극인 것이 직접 설명되고, 따라서, 본 개시내용의 실시예들에서, 트랜지스터들의 전부 또는 일부의 제1 전극들 및 제2 전극들은 필요에 따라 교환될 수 있다.
본 개시내용의 적어도 하나의 실시예에 의해 제공되는 제1 픽셀 회로(412), 제2 픽셀 회로(422) 및 제3 픽셀 회로(432)는 7개의 트랜지스터들 및 하나의 커패시터를 포함하도록 구현된 픽셀 회로에 한정되지 않고(즉, 도 17에 도시되어 있는 7T1C 픽셀 회로에 한정되지 않음), 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 제1 픽셀 회로(412), 제2 픽셀 회로(422) 및 제3 픽셀 회로(432)는 적용 가능한 수의 트랜지스터들 및 적용 가능한 수의 커패시터들을 포함할 수 있다는 것이 주목되어야 한다. 예를 들어, 실제 적용 요구들에 따르면, 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 제1 픽셀 회로(412), 제2 픽셀 회로(422) 및 제3 픽셀 회로(432)는 7T2C 픽셀 회로들, 6T1C 픽셀 회로들, 6T2C 픽셀 회로들 또는 9T2C 픽셀 회로들일 수 있다.
도 18은 도 17에 도시되어 있는 7T1C 픽셀 회로의 구조 개략도이다. 7T1C 픽셀 회로에 의해 포함되는 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7)의 위치들은 도 18에 도시되어 있고, 이들은 여기서 반복 설명되지 않는다.
도 19는 본 개시내용의 일 실시예에 따른 서브픽셀을 도시하고 있는 구조 개략도이다. 도 20 내지 도 23은 본 개시내용의 몇몇 실시예들에 따른 서브픽셀들 내의 특정 층들을 각각 도시하고 있는 레이아웃 개략도들이다. 도 20은 본 개시내용의 일 실시예에 따른 서브픽셀의 LTPS 층(저온 폴리 실리콘 층)의 평면 개략도이고; 도 21은 본 개시내용의 일 실시예에 따른 서브픽셀의 SD 층(소스 및 드레인 전극층)의 평면 개략도이고; 도 22는 본 개시내용의 일 실시예에 따른 서브픽셀의 Gat1 층(제1 게이트 층)의 평면 개략도이고; 도 23은 본 개시내용의 일 실시예에 따른 서브픽셀의 Gat2 층(제2 게이트 층)의 평면 개략도이다. 도 24는 본 개시내용의 일 실시예에 따른 서브픽셀 내의 도 20, 도 22 및 도 23에 도시되어 있는 층들의 라미네이션의 레이아웃 개략도이다. 도 25는 본 개시내용의 일 실시예에 따른 서브픽셀 내의 도 20 내지 도 23에 도시되어 있는 층들의 라미네이션의 레이아웃 개략도이다. 예를 들어, LTPS 층(저온 폴리 실리콘 층), Gat1 층(제1 게이트 층), Gat2 층(제2 게이트 층) 및 SD 층(소스 및 드레인 전극층)은 서브픽셀에 수직인 방향으로 아래로부터 위로 순차적으로 배열된다. SD 층(소스 및 드레인 전극층)의 데이터 라인은 인출된 후에 Gat1 층(제1 게이트 층) 및 Gat2 층(제2 게이트 층)으로 교환될 수 있다.
도 19에 도시되어 있는 바와 같이, 서브픽셀은 발광 소자(D), 제1 트랜지스터(T1), 커패시터(C), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 포함할 수 있다. 발광 소자(D)는 애노드(D1) 및 캐소드(D2)를 포함한다. 몇몇 구현 모드들에서, 발광 소자(D)는 OLED일 수 있다. 여기서, 제1 트랜지스터(T1)는 또한 스위칭 트랜지스터라 칭할 수 있고, 제2 트랜지스터(T2)는 또한 구동 트랜지스터라 칭할 수 있고, 제3 트랜지스터(T3)는 또한 리셋 트랜지스터라 칭할 수 있다.
제1 트랜지스터(T1)는, 제1 트랜지스터(T1)가 게이트 라인(Gat)의 스캐닝 신호에 응답하여 턴온될 때 데이터 라인(Dat)으로부터 제2 트랜지스터(T2)로 데이터 신호를 전송하도록 구성된다. 제2 트랜지스터(T2)는, 제2 트랜지스터(T2)가 광을 방출하도록 발광 소자(D)를 구동하기 위해 턴온될 때 발광 소자(D)에 구동 전류(Id)를 전송하도록 구성된다. 제3 트랜지스터(T3)는, 제3 트랜지스터(T3)가 리셋 라인(Rese)의 리셋 신호에 응답하여 턴온될 때 제2 트랜지스터(T2)의 게이트 전극(G2)의 전압을 초기 전압 라인(Vinit)의 전압으로 리셋하도록 구성된다.
상이한 실시예들에서, 도 19에 도시되어 있는 바와 같이, 서브픽셀은 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7) 중 하나 이상을 더 포함할 수 있다. 여기서, 제4 트랜지스터(T4)는 보상 트랜지스터라 칭할 수 있고, 제5 트랜지스터(T5)는 구동 제어 트랜지스터라 칭할 수 있고, 제6 트랜지스터(T6)는 방출 제어 트랜지스터라 칭할 수 있고, 제7 트랜지스터(T7)는 바이패스 트랜지스터라 칭할 수 있다. 예를 들어, 제4 트랜지스터(T4)는, 제4 트랜지스터(T4)가 스캐닝 라인(Gat)의 스캐닝 신호에 응답하여 턴온될 때 제2 트랜지스터(T2)가 다이오드 접속 상태에 있을 수 있게 하도록 구성된다. 예를 들어, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 제어 라인(EM)의 제어 신호에 응답하여 턴온될 때 방출 전류(Id)가 발광 소자(D)로 흐를 수 있게 하도록 구성된다. 예를 들어, 제7 트랜지스터(T7)는, 제7 트랜지스터(T7)가 리셋 라인(Rese)의 리셋 신호에 응답하여 턴온될 때 구동 전류(Id)의 일부가 바이패스 전류(Ibp)로서 흐를 수 있게 하도록 구성된다. 도 19에 도시되어 있는 제3 트랜지스터(T3)의 제3 게이트 전극(G3) 및 제7 트랜지스터(T7)의 제7 게이트 전극(G7)이 모두 동일한 리셋 라인(Rese)에 접속되지만, 이는 제한적이지 않다는 것이 주목되어야 한다. 예를 들어, 특정 실시예들에서, 제7 트랜지스터(T7)의 제7 게이트 전극(G7)은 리셋 라인(Rese)과는 상이한 다른 리셋 라인에 접속될 수 있다.
몇몇 실시예들에서, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7) 모두는 P-채널 박막 트랜지스터들이다. 몇몇 다른 실시예들에서, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)의 하나 이상은 N-채널 박막 트랜지스터들일 수 있다.
예를 들어, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)의 각각의 활성층이 도 20에 예시될 수 있다. 활성층의 재료는 예를 들어, 폴리 실리콘, 예를 들어 저온 폴리 실리콘 등을 포함할 수 있다. 각각의 트랜지스터의 활성층은 2개의 전극 영역들 및 2개의 전극 영역들 사이에 위치된 채널 영역을 포함한다. 여기서, 2개의 전극 영역들 중 하나는 소스 영역으로서 기능하고, 반면 다른 하나는 드레인 영역으로서 기능한다. 2개의 전극 영역들에서의 도핑 농도는 채널 영역에서의 도핑 농도보다 크다는 것이 이해되어야 한다. 달리 말하면, 2개의 전극 영역들의 각각은 도체 영역이고, 채널 영역은 반도체 영역이다.
도 19 및 도 20을 참조하면, 제1 트랜지스터(T1)는 제1 활성층(ACT1) 및 스캐닝 라인(Gat)에 접속된 제1 게이트 전극(G1)을 포함한다. 몇몇 실시예들에서, 스캐닝 라인(Gat) 및 제1 게이트 전극(G1)은 일체로 배열될 수 있다. 도 20에 도시되어 있는 바와 같이, 제1 활성층(ACT1)은 제1 전극 영역(ACT11), 제2 전극 영역(ACT12), 및 제1 전극 영역과 제2 전극 영역 사이에 위치된 제1 채널 영역(ACT13)을 포함한다. 여기서, 제1 전극 영역(ACT11)은 데이터 라인(Dat)에 접속되고, 제2 전극 영역(ACT12)은 전력 라인(VDD)에 접속된다. 예를 들어, 제1 전극 영역(ACT11)은 도 25에 도시되어 있는 비아 홀(V1)을 통해 데이터 라인(Dat)에 접속될 수 있다. 몇몇 실시예들에서, 제2 전극 영역(ACT12)은 제5 트랜지스터(T5)의 제5 활성층(ACT5)을 통해 전력 라인(VDD)에 접속될 수 있다. 예를 들어, 제5 활성층(ACT5)은 도 25에 도시되어 있는 비아 홀(V2)을 통해 전력 라인(VDD)에 접속될 수 있다. 몇몇 실시예들에서, 도 21을 참조하면, 데이터 라인(Dat) 및 전력 라인(VDD)은 동일 층 내에 위치될 수 있다.
본 개시내용에서, 2개의 부분들이 동일한 층 내에 위치되는 사례는, 2개의 부분들이 동일한 패터닝 프로세스에 의해 형성되는 것, 즉, 2개의 부분들이 동일한 재료 층 상에 1회 패터닝을 수행함으로써 형성되고; 또는 2개의 부분들이 동일한 필름 층 상에 위치되고, 필름 층과 직접 접촉하는 것을 의미한다는 것이 주목되어야 한다.
커패시터(C)는 전력 라인(VDD)에 접속된 제1 전극 플레이트(C1) 및 제2 전극 플레이트(C2)를 포함한다. 예를 들어, 제2 전극 플레이트(C2)는 도 25에 도시되어 있는 비아 홀(V3)을 통해 전력 라인(VDD)에 접속될 수 있다.
제2 트랜지스터(T2)는 제2 활성층(ACT2) 및 제1 전극 플레이트(C1)에 접속된 제2 게이트 전극(G2)을 포함한다. 몇몇 실시예들에서, 제1 전극 플레이트(C1) 및 제2 게이트 전극(G2)은 일체로 배열될 수 있다. 도 20에 도시되어 있는 바와 같이, 제2 활성층(ACT2)은 제3 전극 영역(ACT21), 제4 전극 영역(ACT22) 및 제3 전극 영역(ACT21)과 제4 전극 영역(ACT22) 사이에 위치된 제2 채널 영역(ACT23)을 포함한다. 제3 전극 영역(ACT21)은 제2 전극 영역(ACT12)에 접속되고, 제4 전극 영역(ACT22)은 애노드(D1)에 접속된다. 몇몇 실시예들에서, 제3 전극 영역(ACT21)과 제2 전극 영역(ACT12)은 일체로 형성될 수 있다. 몇몇 실시예들에서, 제3 전극 영역(ACT21)은 제5 트랜지스터(T5)의 제5 활성층(ACT5)을 통해 전력 라인(VDD)에 접속될 수 있다.
제3 트랜지스터(T3)는 제3 활성층(ACT3) 및 리셋 라인(Rese)에 접속된 제3 게이트 전극(G3)을 포함한다. 몇몇 실시예들에서, 리셋 라인(Rese) 및 제3 게이트 전극(G3)은 일체로 배열될 수 있다. 도 20에 도시되어 있는 바와 같이, 제3 활성층(ACT3)은 제5 전극 영역(ACT31), 제6 전극 영역(ACT32) 및 제5 전극 영역(ACT31)과 제6 전극 영역(ACT32) 사이에 위치된 제3 채널 영역(ACT33)을 포함한다. 제5 전극 영역(ACT31)은 제1 전극 플레이트(C1)에 접속되고, 제6 전극 영역(ACT32)은 초기 전압 라인(Vinit)에 접속된다. 예를 들어, 제5 전극 영역(ACT31)은 도 25에 도시되어 있는 비아 홀(V4)을 통해 제1 커넥터(CT1)에 접속될 수 있고, 제1 전극 플레이트(C1)는 도 25에 도시되어 있는 비아 홀(V5)을 통해 제1 커넥터(CT1)에 접속될 수 있다. 예를 들어, 제6 전극 영역(ACT32)은 도 25에 도시되어 있는 비아 홀(V6)을 통해 제2 커넥터(CT2)에 접속될 수 있고, 초기 전압 라인(Vinit)은 도 25에 도시되어 있는 비아 홀(V7)을 통해 제2 커넥터(CT2)에 접속될 수 있다. 몇몇 실시예들에서, 도 21을 참조하면, 제1 커넥터(CT1), 제2 커넥터(CT2), 데이터 라인(Dat) 및 전력 라인(VDD)은 동일 층 내에 위치될 수 있다. 몇몇 실시예들에서, 도 22를 참조하면, 스캐닝 라인(Gat), 제1 전극 플레이트(C1) 및 리셋 라인(Rese)은 동일 층 내에 위치될 수 있다. 몇몇 실시예들에서, 도 23을 참조하면, 제2 전극 플레이트(C2) 및 초기 전압 라인(Vinit)은 동일 층 내에 위치될 수 있다.
도 20 및 도 24를 참조하면, 제1 채널 영역(ACT13)은 제1 활성층(ACT1)과 스캐닝 라인(Gat)의 중첩 영역일 수 있고, 제2 채널 영역(ACT23)은 제2 활성층(ACT2)과 제1 전극 플레이트(C1)의 중첩 영역일 수 있고, 제3 채널 영역(ACT33)은 제3 활성층(ACT3)과 리셋 라인(Rese)의 중첩 영역일 수 있고, 제4 채널 영역(ACT43)은 제4 활성층(ACT4)과 스캐닝 라인(Gat)의 중첩 영역일 수 있다.
도 19 및 도 20을 참조하면, 발광 소자(D)는 애노드(D1) 및 캐소드(D2)를 포함한다. 제1 트랜지스터(T1)는 제1 활성층(ACT1) 및 스캐닝 라인(Gat)에 접속된 제1 게이트 전극(G1)을 포함하고, 제1 활성층(ACT1)은 제1 전극 영역(ACT11), 제2 전극 영역(ACT12), 및 제1 전극 영역과 제2 전극 영역 사이에 위치된 제1 채널 영역(ACT13)을 포함하고, 제1 전극 영역(ACT11)은 데이터 라인(Dat)에 접속되고, 제2 전극 영역(ACT12)은 전력 라인(VDD)에 접속된다.
커패시터(C)는 전력 라인(VDD)에 접속된 제1 전극 플레이트(C1) 및 제2 전극 플레이트(C2)를 포함한다. 제2 트랜지스터(T2)는 제2 활성층(ACT2) 및 제1 전극 플레이트(C1)에 접속된 제2 게이트 전극(G2)을 포함하고, 제2 활성층(ACT2)은 제3 전극 영역(ACT21), 제4 전극 영역(ACT22), 및 제3 전극 영역(ACT21)과 제4 전극 영역(ACT22) 사이에 위치된 제2 채널 영역(ACT23)을 포함하고, 제3 전극 영역(ACT21)은 제2 전극 영역(ACT12)에 접속되고, 제4 전극 영역(ACT22)은 애노드(D1)에 접속된다.
제3 트랜지스터(T3)는 제3 활성층(ACT3) 및 리셋 라인(Rese)에 접속된 제3 게이트 전극(G3)을 포함하고, 제3 활성층(ACT3)은 제5 전극 영역(ACT31), 제6 전극 영역(ACT32), 및 제5 전극 영역(ACT31)과 제6 전극 영역(ACT32) 사이에 위치된 제3 채널 영역(ACT33)을 포함하고, 제5 전극 영역(ACT31)은 제1 전극 플레이트(C1)에 접속되고, 제6 전극 영역(ACT32)은 초기 전압 라인(Vinit)에 접속된다.
제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)는 도 19 및 도 20과 관련하여 아래에 예시된다.
제4 트랜지스터(T4)는 제4 활성층(ACT4) 및 스캐닝 라인(Gat)에 접속된 제4 게이트 전극(G4)을 포함한다. 몇몇 실시예들에서, 스캐닝 라인(Gat) 및 제4 게이트 전극(G4)은 일체로 배열될 수 있다. 도 20에 도시되어 있는 바와 같이, 제4 활성층(ACT4)은 제7 전극 영역(ACT41), 제8 전극 영역(ACT42) 및 제7 전극 영역(ACT41)과 제8 전극 영역(ACT42) 사이에 위치된 제4 채널 영역(ACT43)을 포함한다. 제7 전극 영역(ACT41)은 제2 게이트 전극(G2)에 접속되고, 제8 전극 영역(ACT42)은 제4 전극 영역(ACT22)에 접속된다. 예를 들어, 제7 전극 영역(ACT41)은 도 25에 도시되어 있는 비아 홀(V4)을 통해 제1 커넥터(CT1)에 접속될 수 있고, 제2 게이트 전극(G2)은 도 25에 도시되어 있는 비아 홀(V5)을 통해 제1 커넥터(CT1)에 접속될 수 있다. 몇몇 실시예들에서, 제7 전극 영역(ACT41)과 제5 전극 영역(ACT31)은 일체로 형성될 수 있다. 몇몇 실시예들에서, 제8 전극 영역(ACT42)과 제4 전극 영역(ACT22)은 일체로 형성될 수 있다. 특정 실시예들에서, 제4 채널 영역(ACT43)은 2개의 이격된 부분을 포함할 수 있는데, 즉 제4 게이트 전극(G4)은 2개의 게이트 전극들을 포함할 수 있다.
제5 트랜지스터(T5)는 제5 활성층(ACT5) 및 제어 라인(EM)에 접속되는 제5 게이트 전극(G5)을 포함한다. 도 20에 도시되어 있는 바와 같이, 제5 활성층(ACT5)은 제9 전극 영역(ACT51), 제10 전극 영역(ACT52) 및 제9 전극 영역(ACT51)과 제10 전극 영역(ACT52) 사이에 위치된 제5 채널 영역(ACT53)을 포함한다. 제9 전극 영역(ACT51)은 전력 라인(VDD)에 접속되고, 제10 전극 영역(ACT52)은 제2 전극 영역(ACT12)에 접속된다. 예를 들어, 제9 전극 영역(ACT51)은 도 25에 도시되어 있는 비아 홀(V2)을 통해 전력 라인(VDD)에 접속될 수 있다. 예를 들어, 제10 전극 영역(ACT52)은 제3 전극 영역(ACT21)을 통해 제2 전극 영역(ACT12)에 접속될 수 있다. 몇몇 실시예들에서, 도 22를 참조하면, 제어 라인(EM), 스캐닝 라인(Gat), 제1 전극 플레이트(C1) 및 리셋 라인(Rese)은 동일 층 내에 위치될 수 있다.
제6 트랜지스터(T6)는 제6 활성층(ACT6) 및 제어 라인(EM)에 접속되는 제6 게이트 전극(G6)을 포함한다. 도 20에 도시되어 있는 바와 같이, 제6 활성층(ACT6)은 제11 전극 영역(ACT61), 제12 전극 영역(ACT62), 및 제11 전극 영역(ACT61)과 제12 전극 영역(ACT62) 사이에 위치된 제6 채널 영역(ACT63)을 포함한다. 제11 전극 영역(ACT61)은 제4 전극 영역(ACT22)에 접속되고, 제12 전극 영역(ACT62)은 애노드(D1)에 접속된다. 몇몇 실시예들에서, 제11 전극 영역(ACT61)과 제4 전극 영역(ACT22)은 일체로 형성될 수 있다. 몇몇 실시예들에서, 제12 전극 영역(ACT62)은 도 25에 도시되어 있는 비아 홀(V8)을 통해 전도층(M)(예를 들어, 금속층)에 접속될 수 있고, 전도층(M)은 다른 비아 홀들을 통해 애노드(D1)에 접속될 수 있다. 몇몇 실시예들에서, 도 21을 참조하면, 전도층(M), 제1 커넥터(CT1), 제2 커넥터(CT2), 데이터 라인(Dat) 및 전력 라인(VDD)은 동일 층 내에 위치될 수 있다.
제7 트랜지스터(T7)는 제7 활성층(ACT7) 및 리셋 라인(Rese)에 접속된 제7 게이트 전극(G7)을 포함한다. 몇몇 실시예들에서, 리셋 라인(Rese) 및 제7 게이트 전극(G7)은 일체로 배열될 수 있다. 도 20에 도시되어 있는 바와 같이, 제7 활성층(ACT7)은 제13 전극 영역(ACT71), 제14 전극 영역(ACT72) 및 제13 전극 영역(ACT71)과 제14 전극 영역(ACT72) 사이에 위치된 제7 채널 영역(ACT73)을 포함한다. 제13 전극 영역(ACT71)은 제12 전극 영역(ACT62)에 접속되고, 제14 전극 영역(ACT72)은 초기 전압 라인(Vinit)에 접속된다. 예를 들어, 제14 전극 영역(ACT72)은 도 25에 도시되어 있는 비아 홀(V6)을 통해 제2 커넥터(CT2)에 접속될 수 있고, 초기 전압 라인(Vinit)은 도 25에 도시되어 있는 비아 홀(V7)을 통해 제2 커넥터(CT2)에 접속될 수 있다. 몇몇 실시예들에서, 제14 전극 영역(ACT72)과 제6 전극 영역(ACT32)은 일체로 형성될 수 있다.
도 20 및 도 24를 참조하면, 제5 채널 영역(ACT53)은 제5 활성층(ACT5)과 제어 라인(EM)의 중첩 영역일 수 있고, 제6 채널 영역(ACT63)은 제6 활성층(ACT6)과 제어 라인(EM)의 중첩 영역일 수 있고, 제7 채널 영역(ACT73)은 제7 활성층(ACT7)과 리셋 라인의 중첩 영역일 수 있다.
몇몇 실시예들에서, 도 20을 참조하면, 제1 활성층(ACT1), 제2 활성층(ACT2), 제3 활성층(ACT3), 제4 활성층(ACT4), 제5 활성층(ACT5), 제6 활성층(ACT6) 및 제7 활성층(ACT7)은 동일한 층에 위치될 수 있다.
본 개시내용의 몇몇 실시예들에 따른 서브픽셀의 구동 방법이 이하에 예시된다. 이하의 설명에서, 서브픽셀은 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)을 포함하고, 모든 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)은 P형 채널 트랜지스터들인 것으로 가정된다는 것이 주목되어야 한다.
리셋 페이즈에서, 제3 트랜지스터(T3)는 리셋 라인(Rese)의 리셋 신호에 응답하여 턴온되고, 제2 트랜지스터(T2)의 제2 게이트 전극(G2)은 제3 트랜지스터(T3)를 통해 초기 전압 라인(Vinit)에 접속된다. 따라서, 구동 트랜지스터(T1)의 제2 게이트 전극(G2)의 전압은 초기 전압 라인(Vinit)의 전압으로서 리셋된다.
보상 페이즈에서, 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)는 스캐닝 라인(Gat)의 스캐닝 신호에 응답하여 턴온된다. 이 경우, 제2 트랜지스터(T2)는 다이오드 접속 상태에 있고, 순방향 바이어스된다. 제2 트랜지스터(T2)의 제2 게이트 전극(G2)의 전압은 데이터 라인(Dat)으로부터의 데이터 신호의 전압(Vdata)과 제2 트랜지스터(T2)의 임계 전압(Vth)(음의 값)의 합, 즉, Vdata+Vth이다. 이 경우, 커패시터(Cst)의 제1 전극 플레이트(C1)의 전압은 Vdata+Vth이고, 커패시터(Cst)의 제2 전극 플레이트(C2)의 전압은 전력 라인(VDD)의 전압(ELVDD)이다. 제1 전극 플레이트(C1)와 제2 전극 플레이트(C2) 사이의 전압차에 대응하는 전하들이 커패시터(Cst) 내에 충전된다.
발광 페이즈에서, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 제어 라인(EM)의 제어 신호에 응답하여 턴온된다. 구동 전류(Id)가 제2 트랜지스터(T2)의 제2 게이트 전극(G2)의 전압과 전력 라인(VDD)의 전압 사이의 전압차에 응답하여 생성되고, 구동 전류(Id)는 제6 트랜지스터(T6)에 의해 발광 소자(D)에 공급된다. 발광 페이즈에서, 제2 트랜지스터(T2)의 게이트-소스 전압(Vgs)은 (Vdata+Vth)-ELVDD로서 유지된다. 구동 전류(Id)는 (Vdata-ELVDD)2에 비례한다. 따라서, 구동 전류(Id)는 제1 트랜지스터(T1)의 임계 전압(Vth)과 관련되지 않는다.
게다가, 리셋 페이즈에서, 제7 트랜지스터(T7)는 리셋 라인(Rese)의 리셋 신호에 응답하여 턴온된다. 게다가, 제7 트랜지스터(T7)는 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)와 동시에 턴온될 수 있다. 제2 트랜지스터(T2)가 턴오프되는 경우에 구동 전류(Id)가 발광 소자(D)를 구동하여 광을 방출하는 것을 방지하기 위해, 구동 전류(Id)의 일부는 제7 트랜지스터(T7)를 통해 바이패스 전류(Ibp)로서 흐를 수 있다.
디스플레이 기판(01) 및 디스플레이 디바이스(03)의 다른 컴포넌트들(예를 들어, 이미지 데이터 인코딩/디코딩 디바이스, 클록 회로 등)에 대해, 적용 가능한 컴포넌트들이 채택될 수 있으며, 이는 통상의 기술자들에 의해 이해되어야 하며, 여기서 반복 설명되지 않고 본 개시내용에 대한 한정으로서 간주되지 않아야 한다는 것이 주목되어야 한다.
본 개시내용의 적어도 하나의 실시예는 본 개시내용에 따른 전술된 디스플레이 기판들 중 어느 하나를 포함하는 디스플레이 디바이스를 추가로 제공한다. 디스플레이 디바이스는 이동 전화, 태블릿 개인용 컴퓨터, 텔레비전, 디스플레이, 노트북 컴퓨터, 디지털 포토 프레임, 내비게이터 등과 같은, 디스플레이 기능을 갖는 임의의 제품 또는 컴포넌트로서 구현될 수 있다.
일반적인 설명들 및 특정 구현들이 본 개시내용을 상세히 설명하기 위해 상기에 사용되었지만, 몇몇 수정들 또는 개선들이 본 개시내용의 실시예들에 기초하여 이루어질 수 있고, 이는 통상의 기술자들에게 명백하다. 따라서, 본 개시내용의 사상으로부터 벗어나지 않고 이루어지는 이들 수정들 또는 개선들은 모두 본 개시내용에 의해 청구되는 보호의 범주 내에 있다.
전술된 것은 단지 본 개시내용의 예시적인 실시예들이고, 본 개시내용의 보호 범주를 제한하도록 의도되지 않고, 본 개시내용의 보호 범주는 첨부된 청구범위에 의해 결정된다.

Claims (22)

  1. 디스플레이 기판이며, 디스플레이 영역, 적어도 하나의 제1 신호 라인, 및 적어도 하나의 접속 와이어를 포함하고,
    상기 디스플레이 영역은 제1 디스플레이 영역 및 제2 디스플레이 영역을 포함하고;
    상기 제2 디스플레이 영역은 상기 제1 디스플레이 영역을 적어도 부분적으로 둘러싸고;
    상기 제1 디스플레이 영역은 적어도 하나의 제1 발광 소자를 포함하고, 상기 제2 디스플레이 영역은 적어도 하나의 제1 픽셀 회로를 포함하고;
    상기 적어도 하나의 제1 신호 라인은 제1 본체부 및 제1 권선부를 포함하고;
    상기 제1 본체부는 제1 방향을 따라 연장하고, 상기 제1 권선부의 적어도 일부는 상기 제1 방향과 교차하는 방향을 따라 연장하고;
    상기 적어도 하나의 제1 신호 라인은 상기 적어도 하나의 제1 픽셀 회로에 대한 제1 구동 신호를 제공하기 위해, 상기 적어도 하나의 제1 픽셀 회로에 전기적으로 접속되고;
    상기 적어도 하나의 제1 픽셀 회로는 대응하는 접속 와이어를 통해 상기 적어도 하나의 제1 발광 소자에 각각 접속되고;
    상기 적어도 하나의 제1 픽셀 회로는 상기 적어도 하나의 제1 발광 소자를 각각 구동하도록 구성되는, 디스플레이 기판.
  2. 제1항에 있어서, 상기 디스플레이 영역은 제3 디스플레이 영역을 더 포함하고;
    상기 제3 디스플레이 영역은 상기 제2 디스플레이 영역을 적어도 부분적으로 둘러싸고;
    상기 적어도 하나의 제1 발광 소자는 복수의 제1 발광 소자들을 포함하고;
    상기 제2 디스플레이 영역은 복수의 제2 발광 소자들을 포함하고;
    상기 제3 디스플레이 영역은 복수의 제3 발광 소자들을 포함하고;
    상기 적어도 하나의 제1 신호 라인은 상기 제1 방향을 따라 병렬로 배열되는 상기 제1 발광 소자들 및 상기 제3 발광 소자들을 구동하도록 구성되는, 디스플레이 기판.
  3. 제1항 또는 제2항에 있어서, 적어도 하나의 제2 신호 라인을 더 포함하고,
    상기 적어도 하나의 제2 신호 라인은 제2 본체부를 포함하고, 상기 제2 본체부는 상기 제1 방향과 교차하는 제2 방향을 따라 연장되고;
    상기 제1 본체부의, 상기 제1 방향을 따라 연장되는 더미 연장 라인은 상기 제1 디스플레이 영역에서 상기 제2 본체부의, 상기 제2 방향을 따라 연장되는 더미 연장 라인과 교차하고;
    상기 적어도 하나의 제2 신호 라인의 상기 제2 본체부는 상기 적어도 하나의 제1 픽셀 회로에 대한 상기 제1 구동 신호와는 상이한 제2 구동 신호를 제공하기 위해, 상기 적어도 하나의 제1 픽셀 회로에 전기적으로 접속되는, 디스플레이 기판.
  4. 제3항에 있어서, 상기 적어도 하나의 접속 와이어는 상기 제2 방향을 따라 상기 제1 디스플레이 영역으로부터 상기 제2 디스플레이 영역으로 연장되는, 디스플레이 기판.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1 본체부는 상기 제1 디스플레이 영역에 의해 이격된 제1 서브부 및 제2 서브부를 포함하고;
    상기 제1 서브부와 상기 제2 서브부는 상기 제1 권선부를 통해 전기적으로 접속되고;
    상기 제1 권선부의 적어도 일부는 상기 제1 서브부와 상기 제2 서브부 사이에 위치되고 상기 제1 방향을 따라 연장하는 더미 접속 라인과 교차하는, 디스플레이 기판.
  6. 제5항에 있어서, 상기 제1 권선부는 아크 라인이고, 상기 아크 라인의 제1 단부는 상기 제1 서브부의, 상기 제2 서브부에 가까운 단부 부분과 접속되고, 상기 아크 라인의 제2 단부는 상기 제2 서브부의, 상기 제1 서브부에 가까운 단부 부분과 접속되고; 또는
    상기 제1 권선부는 순차적으로 접속된 제1 라인 세그먼트, 제2 라인 세그먼트, 및 제3 라인 세그먼트를 포함하고, 상기 제1 라인 세그먼트의, 상기 제2 라인 세그먼트와 접속되지 않은 단부 부분은 상기 제1 서브부의, 상기 제2 서브부에 가까운, 상기 단부 부분과 접속되고, 상기 제3 라인 세그먼트의, 상기 제2 라인 세그먼트와 접속되지 않은 단부 부분은 상기 제2 서브부의, 상기 제1 서브부에 가까운, 상기 단부 부분과 접속되고, 상기 제2 라인 세그먼트는 상기 제1 방향을 따라 연장되고, 상기 제1 라인 세그먼트 및 상기 제3 라인 세그먼트는 상기 제1 방향과 교차하는 제2 방향을 따라 연장되는, 디스플레이 기판.
  7. 제5항 또는 제6항에 있어서, 상기 제2 디스플레이 영역은 내부 에지 및 외부 에지를 갖고, 상기 제2 디스플레이 영역의 상기 내부 에지는 상기 제1 권선부를 둘러싸는, 디스플레이 기판.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서, 상기 적어도 하나의 제1 신호 라인은 제2 권선부를 더 포함하고;
    상기 제2 권선부의 제1 단부는 상기 제2 서브부에 전기적으로 접속되고, 상기 제2 권선부의 제2 단부는 대응하는 제1 픽셀 회로에 전기적으로 접속되고;
    상기 제2 권선부는 순차적으로 접속된 제1 라인부 및 제2 라인부를 포함하고,
    상기 제1 라인부의, 상기 제2 라인부와 접속되지 않는 단부는 상기 제2 권선부의 상기 제1 단부로서 기능하고;
    상기 제2 라인부의, 상기 제1 라인부와 접속되지 않은 단부는 상기 제2 권선부의 상기 제2 단부로서 기능하고;
    상기 제1 라인부는 상기 제1 방향과 교차하는 제2 방향을 따라 연장되고;
    상기 제2 라인부는 상기 제1 방향을 따라 연장되고, 상기 제2 방향에서 상기 제2 서브부에 평행하게 배열되고;
    작업 프로세스에서, 상기 제2 라인부에서의 전류 추세는 상기 본체부에서의 전류 추세와 반대인, 디스플레이 기판.
  9. 제8항에 있어서, 상기 디스플레이 영역을 둘러싸는 주변 영역을 더 포함하고,
    상기 제1 라인부는 상기 주변 영역에 일체로 되어 있고, 상기 제1 방향에서 상기 제2 디스플레이 영역에 평행하게 배열되는, 디스플레이 기판.
  10. 제8항에 있어서, 상기 제1 라인부는 상기 제2 디스플레이 영역에 일체로 되고, 상기 제1 라인부의 적어도 일부는 상기 제1 방향에서 상기 제1 디스플레이 영역에 평행하게 배열되는, 디스플레이 기판.
  11. 제8항에 있어서, 상기 디스플레이 영역을 둘러싸는 주변 영역을 더 포함하고,
    상기 제1 라인부는 순차적으로 접속되는 제1 부분, 제2 부분 및 제3 부분을 포함하고,
    상기 제1 라인부의 상기 제1 부분은 상기 제2 서브부에 전기적으로 접속되고, 상기 제1 라인부의 상기 제3 부분은 상기 제2 라인부에 전기적으로 접속되고,
    상기 제1 라인부의 상기 제1 부분은 상기 주변 영역 내에 있고, 상기 제1 방향에서 상기 제2 디스플레이 영역에 평행하게 배열되고;
    상기 제1 라인부의 상기 제2 부분은 상기 제1 방향을 따라 상기 주변 영역으로부터 상기 제2 디스플레이 영역으로 연장되고;
    상기 제1 라인부의 상기 제3 부분은 상기 제2 디스플레이 영역 내에 있고, 상기 제1 라인부의 상기 제3 부분의, 상기 제2 방향을 따라 연장되는 더미 연장 라인은 상기 제1 방향에서 상기 제1 디스플레이 영역에 평행하게 배열되는, 디스플레이 기판.
  12. 제8항 내지 제11항 중 어느 한 항에 있어서, 상기 적어도 하나의 제1 신호 라인은 제3 권선부를 더 포함하고;
    상기 제3 권선부의 제1 단부는 상기 제1 서브부에 전기적으로 접속되고, 상기 제3 권선부의 제2 단부는 대응하는 제1 픽셀 회로에 전기적으로 접속되고, 상기 제2 권선부에 접속된 상기 제1 픽셀 회로는 상기 제3 권선부에 접속된 상기 제1 픽셀 회로와는 상이한, 디스플레이 기판.
  13. 제12항에 있어서, 상기 제3 권선부는 순차적으로 접속되는 제3 라인부 및 제4 라인부를 포함하고;
    상기 제3 라인부의, 상기 제4 라인부와 접속되지 않은 단부는 상기 제3 권선부의 상기 제1 단부로서 기능하고, 상기 제4 라인부의, 상기 제3 라인부와 접속되지 않은 단부는 상기 제3 권선부의 상기 제2 단부로서 기능하고;
    상기 제3 라인부는 상기 제2 방향을 따라 연장되고, 상기 제1 방향에서 상기 제1 라인부에 평행하게 배열되고;
    상기 제4 라인부는 상기 제1 방향을 따라 연장되고, 상기 제2 방향에서 상기 제1 서브부에 평행하게 배열되고;
    작업 프로세스에서, 상기 제4 라인부에서의 전류 추세는 상기 본체부에서의 전류 추세와 동일한, 디스플레이 기판.
  14. 제8항 내지 제13항 중 어느 한 항에 있어서, 상기 제1 본체부, 상기 제1 권선부, 및 상기 제2 라인부는 상기 디스플레이 기판의 제1 전극층에 있고;
    상기 제1 라인부는 상기 디스플레이 기판의 제2 전극층에 있고;
    상기 제1 전극층 및 상기 제2 전극층은 상기 디스플레이 기판의 디스플레이 표면의 법선 방향으로 적층되고;
    상기 제1 라인부는 상기 제1 전극층과 상기 제2 전극층 사이의 절연층의 제1 비아 홀 및 제2 비아 홀을 통해 상기 제2 서브부 및 상기 제2 라인부에 각각 전기적으로 접속되는, 디스플레이 기판.
  15. 제14항에 있어서, 상기 적어도 하나의 제1 픽셀 회로의 각각은 박막 트랜지스터를 포함하고;
    상기 박막 트랜지스터는 게이트 전극과 소스 및 드레인 전극들을 포함하고;
    상기 소스 및 드레인 전극들은 상기 제1 전극층에 있고, 상기 게이트 전극은 상기 제2 전극층에 있는, 디스플레이 기판.
  16. 제5항에 있어서, 상기 제1 권선부는 상기 제1 디스플레이 영역을 둘러싸고, 상기 제2 디스플레이 영역에 일체로 있고;
    상기 제1 권선부는 순차적으로 접속된 제5 라인부, 제6 라인부 및 제7 라인부를 포함하고,
    상기 제5 라인부는 상기 제1 서브부에 전기적으로 접속되고, 상기 제7 라인부는 상기 제2 서브부에 전기적으로 접속되고;
    상기 제6 라인부는 상기 제1 방향을 따라 연장되고, 상기 제5 라인부 및 상기 제7 라인부는 상기 제1 방향과 교차하는 제2 방향을 따라 연장되고;
    상기 제6 라인부, 및 상기 제1 서브부와 상기 제2 서브부 사이에 위치되고 상기 제1 방향을 따라 연장하는 상기 더미 접속 라인은 상기 제1 방향에서 병렬로 배열되고;
    상기 제6 라인부는 상기 제6 라인부에 전기적으로 접속된 상기 제1 픽셀 회로와 적어도 부분적으로 중첩하고;
    작업 프로세스에서, 상기 제6 라인부에서의 전류 추세는 상기 본체부에서의 전류 추세와 동일한, 디스플레이 기판.
  17. 제4항에 있어서, 상기 제1 권선부는 상기 제1 디스플레이 영역을 둘러싸고, 상기 제2 디스플레이 영역에 일체로 있고;
    상기 제1 권선부는 순차적으로 접속된 제8 라인부와 제9 라인부를 포함하고,
    상기 제8 라인부는 상기 제1 본체부에 전기적으로 접속되고, 상기 제2 방향을 따라 연장되고;
    상기 제9 라인부는 상기 제1 방향을 따라 연장되고, 상기 제1 방향에서 상기 제1 본체부의 상기 더미 연장 라인에 평행하게 배열되고;
    작업 프로세스에서, 상기 제9 라인부에서의 전류 추세는 상기 본체부에서의 전류 추세와 동일하고;
    상기 제9 라인부는, 상기 제1 방향을 따라 상기 제1 디스플레이 영역에서 병렬로 배열된 제1 수의 제1 발광 소자들을 구동하도록 구성된 상기 제1 픽셀 회로에 전기적으로 접속되는, 디스플레이 기판.
  18. 제17항에 있어서, 상기 제2 신호 라인은 제4 권선부를 더 포함하고, 상기 제4 권선부는 상기 제2 방향을 따라 상기 제2 본체부의 상기 더미 연장 라인으로부터 벗어나서 라우팅되고;
    상기 제2 본체부는 상기 제1 디스플레이 영역에 의해 이격된 제3 서브부 및 제4 서브부를 포함하고, 상기 제3 서브부는 상기 제4 권선부를 통해 상기 제4 서브부에 전기적으로 접속되고;
    상기 제4 권선부는 상기 제3 서브부와 상기 제4 서브부 사이에 위치되고 상기 제2 방향을 따라 연장하는 더미 접속 라인으로부터 벗어나서 라우팅되는, 디스플레이 기판.
  19. 제18항에 있어서, 상기 적어도 하나의 제1 픽셀 회로의 각각은 박막 트랜지스터를 포함하고, 상기 박막 트랜지스터는 게이트 전극과 소스 및 드레인 전극들을 포함하고;
    상기 소스 및 드레인 전극들, 상기 제1 권선부 및 상기 제2 신호 라인은 모두 제1 전극층에 있고, 상기 제1 본체부 및 상기 게이트 전극은 제2 전극층에 있는, 디스플레이 기판.
  20. 제1항 내지 제19항 중 어느 한 항에 있어서, 상기 적어도 하나의 접속 와이어의, 상기 제1 디스플레이 영역의 부분은 투명 와이어인, 디스플레이 기판.
  21. 제1항 내지 제20항 중 어느 한 항에 따른 디스플레이 기판을 포함하는, 디스플레이 디바이스.
  22. 제21항에 있어서, 센서를 더 포함하고, 상기 센서는 상기 디스플레이 기판의 비-디스플레이 측 상에 있고, 상기 디스플레이 기판의 디스플레이 표면의 법선 방향으로 상기 제1 디스플레이 영역 상에 적층되고, 상기 제1 디스플레이 영역을 통과하는 광학 신호를 수신 및 처리하도록 구성되는, 디스플레이 디바이스.
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