[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20210116832A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20210116832A
KR20210116832A KR1020200032738A KR20200032738A KR20210116832A KR 20210116832 A KR20210116832 A KR 20210116832A KR 1020200032738 A KR1020200032738 A KR 1020200032738A KR 20200032738 A KR20200032738 A KR 20200032738A KR 20210116832 A KR20210116832 A KR 20210116832A
Authority
KR
South Korea
Prior art keywords
area
pixels
disposed
display area
layer
Prior art date
Application number
KR1020200032738A
Other languages
English (en)
Inventor
복승룡
유선미
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020200032738A priority Critical patent/KR20210116832A/ko
Priority to US17/029,873 priority patent/US11626466B2/en
Priority to CN202011472855.6A priority patent/CN113410263A/zh
Publication of KR20210116832A publication Critical patent/KR20210116832A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H01L27/3225—
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G09F9/33—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements being semiconductor devices, e.g. diodes
    • H01L27/3223—
    • H01L27/3276—
    • H01L51/5271—
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/57—Mechanical or electrical details of cameras or camera modules specially adapted for being embedded in other devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/85—Arrangements for extracting light from the devices
    • H10K50/856—Arrangements for extracting light from the devices comprising reflective means
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/86—Arrangements for improving contrast, e.g. preventing reflection of ambient light
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/88—Dummy elements, i.e. elements having non-functional features
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/549—Organic PV cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Optics & Photonics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

표시 장치가 제공된다. 표시 장치는 전면 표시 영역, 상기 전면 표시 영역의 일측으로부터 연장된 측면 표시 영역, 적어도 일부가 상기 전면 표시 영역과 평면 상 중첩되는 투과 영역을 포함하는 기판을 포함하는 표시 패널, 및 상기 기판 하부에 위치하고, 적어도 일부가 상기 투과 영역과 평면 상 중첩된 센서 장치를 포함하되, 상기 표시 패널은, 상기 전면 표시 영역에 배치된 제1 화소들, 상기 측면 표시 영역에 배치된 로드 보상 소자, 및 상기 투과 영역을 우회하여, 상기 제1 화소들과 상기 로드 보상 소자를 전기적으로 연결하는 연결 라인을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치 중 유기 발광 표시 장치는 전자와 정공의 재결합에 의해 빛을 생성하는 유기 발광 소자(Organic Light Emitting Diode: OLED)를 이용하여 영상을 표시한다. 유기 발광 표시 장치는 빠른 응답속도, 높은 휘도, 큰 시야각을 가지며, 낮은 소비 전력으로 구동할 수 있다.
한편, 표시 장치는 일반적으로 전면부에만 영상을 표시하나, 최근에는 측면부에서도 영상을 표시하는 표시 장치가 개발되고 있다.
본 발명이 해결하고자 하는 과제는 전면 표시 영역 내에 센서 장치를 위한 투과 영역을 형성하더라도, 전면 표시 영역 내의 휘도 차이를 최소화할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속한 기술분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 전면 표시 영역, 상기 전면 표시 영역의 일측으로부터 연장된 측면 표시 영역, 적어도 일부가 상기 전면 표시 영역과 평면 상 중첩되는 투과 영역을 포함하는 기판을 포함하는 표시 패널, 및 상기 기판 하부에 위치하고, 적어도 일부가 상기 투과 영역과 평면 상 중첩된 센서 장치를 포함하되, 상기 표시 패널은, 상기 전면 표시 영역에 배치된 제1 화소들, 상기 측면 표시 영역에 배치된 로드 보상 소자, 및 상기 투과 영역을 우회하여, 상기 제1 화소들과 상기 로드 보상 소자를 전기적으로 연결하는 연결 라인을 포함한다.
상기 전면 표시 영역은 서로 다른 면적을 갖는 제1 내지 제3 영역을 포함하고, 상기 연결 라인은 상기 투과 영역을 우회하여, 상기 제2 영역의 제1 화소들과 상기 제3 영역의 제1 화소들을 전기적으로 연결할 수 있다.
상기 제1 영역의 면적은 상기 제2 영역 및 상기 제3 영역의 면적보다 클 수 있다.
상기 로드 보상 소자는 상기 제2 영역 및 상기 제3 영역 각각의 로드 값과 상기 제1 영역의 로드 값의 차이를 보상할 수 있다.
상기 연결 라인의 일측에 연결되는 제2 영역의 제1 화소들과 상기 연결 라인의 타측에 연결되는 제3 영역의 제1 화소들은 동일한 화소 행에 제공될 수 있다.
상기 로드 보상 소자는 순차적으로 적층된 제1 도전층, 반도체층, 및 제2 도전층을 포함하고, 상기 제1 도전층과 상기 제2 도전층은 전기적으로 연결되어 상기 로드 보상 소자의 제1 커패시터 전극을 구성하고, 상기 반도체층은 상기 로드 보상 소자의 제2 커패시터 전극을 구성할 수 있다.
상기 연결 라인은 상기 제1 도전층과 동일한 도전층으로 이루어질 수 있다.
상기 로드 보상 소자는 광을 방출하지 않는 더미 화소일 수 있다.
상기 표시 패널은, 기판, 상기 기판 상에 배치되고, 복수의 트랜지스터들을 포함하는 회로 소자층, 상기 트랜지스터들과 전기적으로 연결된 제1 전극, 상기 제1 전극 상에 배치된 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하되, 상기 제1 전극, 상기 제2 전극, 및 상기 발광층 중 적어도 하나는 상기 더미 화소와 중첩하지 않을 수 있다.
상기 연결 라인은 복수의 굴곡부를 포함할 수 있다.
상기 표시 패널은 상기 투과 영역에 배치된 제2 화소들을 더 포함할 수 있다.
단위 면적당 상기 제1 화소들의 개수는 상기 제2 화소들의 개수보다 많을 수 있다.
상기 투과 영역은 상기 제2 화소들과 중첩하지 않는 투광부를 더 포함하고, 상기 센서 장치는 상기 투광부와 중첩할 수 있다.
상기 제2 화소들은 상기 투광부에 의해 둘러싸일 수 있다.
상기 센서 장치는 카메라 장치로서, 상기 투광부와 중첩하여 상기 투광부로부터 광을 제공받을 수 있다.
상기 표시 장치는 상기 투광부로부터 제공된 빛을 반사하여 상기 센서 장치로 전달하는 반사 부재를 더 포함할 수 있다.
상기 표시 패널은 상기 투광부를 우회하여 동일한 화소 행 또는 열에 제공된 상기 제1 화소들과 연결된 제1 신호 라인을 더 포함할 수 있다.
상기 제1 신호 라인과 상기 연결 라인은 서로 다른 도전층으로 이루어질 수 있다.
상기 표시 패널은 상기 투광부를 우회하여 상기 제2 화소들과 연결된 제2 신호 라인을 더 포함하고, 상기 제2 신호 라인과 상기 제1 신호 라인은 서로 다른 도전층으로 이루어질 수 있다.
상기 측면 표시 영역은, 상기 전면 표시 영역의 제1 측으로부터 연장된 제1 측면 표시 영역, 및 상기 전면 표시 영역의 제2 측으로부터 연장된 제2 측면 표시 영역을 포함하고, 상기 표시 패널은 상기 제1 측면 표시 영역과 상기 제2 측면 표시 영역 사이에 배치된 코너 영역을 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 측면 표시 영역에 배치된 로드 보상 소자를 포함하고, 제2 영역 및 제3 영역의 화소들은 투과 영역을 우회하는 연결 라인에 의해 로드 보상 소자와 전기적으로 연결될 수 있다.
이에 따라, 제2 영역 및 제3 영역의 화소 행들이 투과 영역으로 인해 상대적으로 적은 수의 화소들을 갖더라도, 로드 보상 소자에 의해 제2 영역 및 제3 영역의 화소 행의 스캔 라인 로드가 증가될 수 있다.
즉, 제2 영역 및 제3 영역 각각의 로드 값과 제1 영역의 로드 값의 차이가 최소화될 수 있으므로, 주 표시 영역인 전면 표시 영역의 해상도 저하를 방지함과 동시에, 투과 영역으로 인한 전면 표시 영역 내의 휘도 차이를 최소화할 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다.
도 2 및 도 3은 도 1의 A-A' 선을 기준으로 자른 단면도들이다.
도 4 및 도 5는 도 2의 표시 패널의 전개도들이다.
도 6은 도 4의 A 영역의 확대도이다.
도 7은 일 실시예에 따른 표시 장치의 화소의 단면도이다.
도 8 및 도 9는 다양한 실시예에 따른 로드 보상 소자를 나타내는 단면도들이다.
도 10은 도 6의 B-B' 선을 기준으로 자른 단면도이다.
도 11은 다른 실시예에 따른 표시 장치의 확대도이다.
도 12는 도 11의 C-C' 선을 기준으로 자른 단면도이다.
도 13은 도 11의 화소를 나타내는 단면도이다.
도 14는 또 다른 실시예에 따른 표시 장치의 확대도이다.
도 15는 도 14의 D-D' 선을 기준으로 자른 단면도이다.
도 16은 도 14의 화소를 나타내는 단면도이다.
도 17 및 도 18은 또 다른 실시예에 따른 표시 장치의 확대도들이다.
도 19는 또 다른 실시예에 따른 표시 장치의 센싱층을 나타내는 전개도이다.
도 20 및 도 21은 또 다른 실시예에 따른 표시 장치의 단면도들이다.
도 22는 또 다른 실시예에 따른 표시 장치의 사시도이다.
도 23은 도 22의 E-E' 선을 기준으로 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다른 형태로 구현될 수도 있다. 즉, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
이하, 첨부된 도면을 참조하여 실시예들을 상세히 설명한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다. 도 2 및 도 3은 도 1의 A-A' 선을 기준으로 자른 단면도들이다. 도 4 및 도 5는 도 2의 표시 패널의 전개도들이다.
도 1을 참조하면, 표시 장치(1)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
도 2 및 도 3을 참조하면, 표시 장치(1)는 표시 패널(DP), 표시 패널(DP) 상부에 배치된 커버 윈도우(CW), 및 표시 패널(DP) 하부에 배치된 센서 장치(CM)를 포함할 수 있다.
표시 패널(DP)은 유기 발광 다이오드를 발광 소자로 이용하는 유기 발광 표시 패널, 및 초소형 발광 다이오드를 발광 소자로 이용하는 초소형 발광 다이오드 표시 패널, 양자점과 유기 발광 다이오드를 이용하는 양자점 유기 발광 표시 패널, 또는 무기물 반도체를 발광 소자로 이용하는 무기 발광 표시 패널일 수 있다. 이하에서는, 표시 패널(DP)이 유기 발광 표시 패널인 것을 중심으로 설명한다. 표시 패널(DP)은 표시 장치(1) 외부에서 센서 장치(CM)로 진행하는 광의 통로 역할을 하는 투과 영역(TA)을 포함할 수 있다. 투과 영역(TA)은 부분적으로 화소가 형성되지 않는 투광부(TP)를 포함할 수 있다. 투광부(TP)에 대한 상세한 설명은 도 6을 참조하여 후술하기로 한다.
커버 윈도우(CW)는 표시 패널(DP)의 상부에 배치될 수 있다. 커버 윈도우(CW)는 표시 패널(DP)의 상면과 측면들을 보호하는 기능을 할 수 있다. 커버 윈도우(CW)는 투명 접착 필름(optically cleared adhesive film, OCA) 또는 투명 접착 레진(optically cleared resin, OCR)을 통해 표시 패널(DP)과 결합될 수 있다. 커버 윈도우(CW)는 유리, 사파이어, 및/또는 플라스틱으로 이루어질 수 있다. 커버 윈도우(CW)는 리지드(rigid)하거나 플렉서블(flexible)하게 형성될 수 있다.
센서 장치(CM)는 표시 패널(DP)의 하부에 배치될 수 있다. 센서 장치(CM)는 카메라 장치로서, 투과 영역(TA)의 투광부(TP)를 통해 제공된 빛을 수광하는 이미지 센서를 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 센서 장치(CM)는 근접 센서, 조도 센서, 홍채 센서, 적외선 센서, 및/또는 초음파 센서 중 적어도 하나를 포함할 수도 있다. 센서 장치(CM)는 도 2에 도시된 바와 같이, 투과 영역(TA) 내에 배치될 수 있다. 투과 영역(TA)이 후술할 전면 표시 영역(DA0) 내에 배치되는 경우, 센서 장치(CM) 또한 전면 표시 영역(DA0) 내에 배치될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 도 3에 도시된 바와 같이 센서 장치(CM) 및 투과 영역(TA)은 후술할 제1 측면 표시 영역(DA1) 및/또는 제1 벤딩 라인(BL1)과 중첩할 수도 있다. 제1 측면 표시 영역(DA1)은 그 위치 및 표시 품질(외광 반사)을 고려할 때, 보조 표시 영역으로 기능할 수 있으며, 주 표시 영역인 전면 표시 영역(DA0) 대비 해상도 저하 우려가 적을 수 있다. 따라서, 센서 장치(CM) 및 투과 영역(TA)이 제1 측면 표시 영역(DA1) 및/또는 제1 벤딩 라인(BL1)과 중첩하도록 배치되는 경우, 주 표시 영역인 전면 표시 영역(DA0)의 해상도 저하를 최소화할 수 있다.
도 4를 참조하면, 표시 패널(DP)은 복수의 벤딩 라인(BL1, BL2, BL3, BL4)을 기준으로 일 측들이 벤딩되어 곡면을 이루거나, 제3 방향(Z축 방향)의 반대 방향으로 절곡될 수 있다.
표시 패널(DP)은 평탄하게 형성된 전면 표시 영역(DA0), 및 전면 표시 영역(DA0)으로부터 연장되어 벤딩 라인(BL1, BL2, BL3, BL4)을 기준으로 벤딩 또는 절곡된 측면 표시 영역(DA1, DA2, DA3, DA4)을 포함할 수 있다. 전면 표시 영역(DA0)과 측면 표시 영역(DA1, DA2, DA3, DA4)은 복수의 화소가 배치되어 영상을 표시하는 표시 영역일 수 있다.
전면 표시 영역(DA0)은 제1 방향(X축 방향)으로 연장하는 제1 벤딩 라인(BL1) 및 제3 벤딩 라인(BL3)과, 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)으로 연장하는 제2 벤딩 라인(BL2) 및 제4 벤딩 라인(BL4)으로 둘러싸인 직사각형 형태의 평면 형상을 가질 수 있다. 복수의 벤딩 라인(BL1, BL2, BL3, BL4)들이 만나는 모서리(corner)는 소정의 곡률을 갖도록 둥글게 형성될 수 있다.
상술한 투과 영역(TA)은 전면 표시 영역(DA0)과 적어도 부분적으로 중첩할 수 있다. 투과 영역(TA)은 센서 장치(CM)와 중첩하여 표시 장치(1) 외부에서 센서 장치(CM)로 진행하는 광의 통로 역할을 할 수 있다. 투과 영역(TA)은 센서 장치(CM)의 수에 따라, 센서 장치(CM) 각각에 대응되는 복수의 투과 영역(TA)으로 구성되거나, 복수의 센서 장치(CM)들과 대응되는 라인 형상을 가질 수 있으나, 반드시 이에 제한되는 것은 아니다.
투과 영역(TA)은 제1 벤딩 라인(BL1)(또는, 제1 측면 표시 영역(DA1))과 인접하도록 배치될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 투과 영역(TA)은 제2 벤딩 라인(BL2)(또는, 제2 측면 표시 영역(DA2)) 또는 제4 벤딩 라인(BL4)(또는, 제4 측면 표시 영역(DA4))에 인접하도록 배치될 수도 있다.
전면 표시 영역(DA0)은 서로 다른 면적을 갖는 제1 영역(A1), 제2 영역(A2), 및 제3 영역(A3)을 포함할 수 있다. 제1 영역(A1)의 면적은 제2 영역(A2) 및/또는 제3 영역(A3)의 면적보다 클 수 있다. 또한, 제1 영역(A1)의 제2 방향(Y축 방향)의 폭(L1)은 제2 영역(A2)의 제2 방향(Y축 방향)의 폭(L2) 및/또는 제3 영역(A3)의 제2 방향(Y축 방향)의 폭(L3)보다 클 수 있다. 제2 영역(A2)과 제3 영역(A3)은 상술한 투과 영역(TA)을 사이에 두고 제1 방향(X축 방향)으로 이격될 수 있다.
측면 표시 영역(DA1, DA2, DA3, DA4)은 제1 측면 표시 영역(DA1), 제2 측면 표시 영역(DA2), 제3 측면 표시 영역(DA3), 및 제4 측면 표시 영역(DA4)을 포함할 수 있다. 제1 내지 제4 측면 표시 영역(DA1, DA2, DA3, DA4)은 각각 전면 표시 영역(DA0)의 제1 내지 제4 측으로부터 연장하여 제1 내지 제4 벤딩 라인(BL1, BL2, BL3, BL4)을 기준으로 벤딩 또는 절곡되는 영역일 수 있다. 제1 측면 표시 영역(DA1)은 센서 장치(CM)와 상대적으로 인접한 영역일 수 있다. 센서 장치(CM)가 배치되는 공간을 확보하기 위해, 제1 측면 표시 영역(DA1)의 곡률 반경은 제2 내지 제4 측면 표시 영역(DA2, DA3, DA4)의 곡률 반경보다 크게 형성될 수 있다.
전면 표시 영역(DA0) 및 측면 표시 영역(DA1, DA2, DA3, DA4)의 가장자리에는 비표시 영역(NDA)이 위치할 수 있다.
비표시 영역(NDA)은 측면 표시 영역(DA1, DA2, DA3, DA4) 사이에 위치하는 코너 영역(C1, C2, C3, C4)을 포함할 수 있다. 코너 영역(C1, C2, C3, C4)은 배선들이 경유하는 공간을 제공할 수 있다. 코너 영역(C1, C2, C3, C4)은 제1 내지 제4 측면 표시 영역(DA1, DA2, DA3, DA4) 사이에 각각 위치하는 제1 내지 제4 코너 영역(C1, C2, C3, C4)을 포함할 수 있다. 제1 내지 제4 코너 영역(C1, C2, C3, C4)은 각각 벤딩 라인(BL1, BL2, BL3, BL4)이 만나는 네 개의 코너에 인접하여 배치될 수 있다. 실시예에 따라서 코너 영역(C1, C2, C3, C4)은 생략될 수도 있다.
제3 측면 표시 영역(DA3)의 가장자리로부터 연장된 비표시 영역(NDA) 상에는 구동칩(IC)이 배치될 수 있다. 구동칩(IC)은 화소의 구동에 필요한 구동 신호를 생성하여 전면 표시 영역(DA0), 및/또는 측면 표시 영역(DA1, DA2, DA3, DA4)에 배치된 화소에 제공할 수 있다. 구동칩(IC)은 이방성 도전 필름을 통해 표시 패널(DP) 상에 부착되거나, 초음파 접합 본딩을 통해 표시 패널(DP) 상에 부착될 수 있다. 표시 패널(DP)의 비표시 영역(NDA)의 단부에는 구동 기판(FPCB)이 연결될 수 있다. 표시 패널(DP)의 비표시 영역(NDA)의 단부에는 패드부가 마련되고, 상기 패드부 상에 구동 기판(FPCB)이 연결될 수 있다. 구동 기판(FPCB)은 연성 인쇄 회로 기판이나 필름일 수 있다.
도 6은 도 4의 A 영역의 확대도이다. 도 7은 일 실시예에 따른 표시 장치의 화소의 단면도이다. 도 8 및 도 9는 다양한 실시예에 따른 로드 보상 소자를 나타내는 단면도들이다. 도 10은 도 6의 B-B' 선을 기준으로 자른 단면도이다.
도 6을 참조하면, 표시 패널(DP)은 표시 영역(DA0, DA1, DA2, DA3, DA4) 및/또는 투과 영역(TA)에 배치된 화소(PX1, PX2)들, 화소(PX1, PX2)들에 신호를 인가하기 위한 신호 라인(SL, DL)들, 로드 보상 소자(LM), 및 로드 보상 소자(LM)와 전기적으로 연결된 연결 라인(CL) 등을 포함할 수 있다.
구체적으로, 화소(PX1, PX2)들은 전면 표시 영역(DA0) 및 측면 표시 영역(DA1, DA2, DA3, DA4)에 배치된 제1 화소(PX1)들, 투과 영역(TA)에 배치된 제2 화소(PX2)들을 포함할 수 있다. 화소(PX1, PX2)들은 각각 계조를 표현할 수 있는 한 그룹의 서브 화소들을 포함할 수 있다. 예를 들어, 화소(PX1, PX2)들은 제1 색(예를 들어, 적색)을 발광하는 제1 서브 화소, 제2 색(예를 들어, 녹색)을 발광하는 제2 서브 화소, 및/또는 제3 색(예를 들어, 청색)을 발광하는 제3 서브 화소를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
화소(PX1, PX2)들은 신호 라인(SL, DL)들을 통해 구동부로부터 신호를 제공받을 수 있다. 신호 라인(SL, DL)은 화소(PX1, PX2)들에 접속되어 스캔 신호를 제공하는 스캔 라인(SL)들, 및 데이터 신호를 제공하는 데이터 라인(DL)들을 포함할 수 있다. 스캔 라인(SL)들은 각각 제1 방향(X축 방향)을 따라 연장하고, 제2 방향(Y축 방향)을 따라 특정 간격을 가지고 순차적으로 배열될 수 있다. 데이터 라인(DL)들은 각각 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)을 따라 연장하고, 제1 방향(X축 방향)을 따라 특정 간격을 가지고 순차적으로 배열될 수 있다. 도 6에서, 설명의 편의 상, 각각의 화소들(PX1, PX2)에 연결되는 데이터 라인(DL) 및 스캔 라인(SL)은 하나씩 도시하였다. 하지만, 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소가 동일한 스캔 라인(SL)에 연결되는 경우, 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소는 3 개의 서로 다른 데이터 라인들(DL)에 연결될 수 있다. 이하에서 데이터 라인(DL)은 제1 서브 화소에 연결된 것으로 가정하며, 도시되지 않은 나머지 2 개의 데이터 라인들은 제2 서브 화소 및 제3 서브 화소에 각각 연결된 것으로 가정한다. 이하에서, 도시되지 않은 나머지 2 개의 데이터 라인들은 데이터 라인(DL1)과 실질적으로 동일한 형태를 가지게 되므로, 중복된 설명은 생략한다.
도 7을 참조하면, 표시 패널(DP)은 기판(SUB) 상에 배치된 회로 소자층(PCL), 발광 소자층(EML), 박막 봉지층(TFEL), 및 센싱층(TSL)을 포함할 수 있다.
기판(SUB)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이트(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다. 또는, 기판(SUB)은 금속 재질의 물질을 포함할 수도 있다.
기판(SUB) 상에는 회로 소자층(PCL)이 배치될 수 있다. 회로 소자층(PCL)은 기판(SUB) 상에 배치된 복수의 트랜지스터(T)들과 트랜지스터(T)들을 구성하는 도전층들 사이에 배치된 절연층(BFL, IL1, IL2, IL3)을 포함할 수 있다.
상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
기판(SUB) 상에는 하부 금속 패턴(BML)이 배치될 수 있다. 하부 금속 패턴(BML)은 후술할 반도체층(ACT)에 외광이 입사되는 것을 차단하는 역할을 할 수 있다. 기판(SUB)과 하부 금속 패턴(BML) 사이에는 배리어층이 더 배치될 수 있다. 하부 금속 패턴(BML)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
하부 금속 패턴(BML) 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 기판(SUB)의 전면 상에 배치될 수 있다. 버퍼층(BFL)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼층(BFL)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
버퍼층(BFL) 상에는 반도체층(ACT)이 배치될 수 있다. 반도체층(ACT)은 화소(PX1, PX2)들의 트랜지스터(T)들의 채널을 이룰 수 있다. 반도체층(ACT)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 반도체층(ACT)에 이온을 도핑하는 경우, 이온 도핑된 반도체층(ACT)은 도전성을 가질 수 있다. 이로 인해, 반도체층(ACT)은 복수의 트랜지스터의 채널 영역뿐만 아니라 소스 영역과 드레인 영역을 포함할 수 있다. 소스 영역 및 드레인 영역은 각 채널 영역의 양 옆에 연결될 수 있다.
다른 실시예에서, 반도체층(ACT)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘이나, 산화물 반도체를 포함할 수 있다. 산화물 반도체는 예를 들어, 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있으며, ITZO(인듐, 주석, 아연 산화물)나 IGZO(인듐, 갈륨, 아연 산화물)를 포함할 수도 있다.
반도체층(ACT) 상에는 제1 절연층(IL1)이 배치될 수 있다. 제1 절연층(IL1)은 기판(SUB)의 전면 상에 배치될 수 있다. 제1 절연층(IL1)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 제1 절연층(IL1)은 상술한 버퍼층(BFL)과 동일한 물질을 포함하거나, 버퍼층(BFL)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 절연층(IL1) 상에는 게이트 전극(GE)이 배치될 수 있다. 게이트 전극(GE)은 상술한 하부 금속 패턴(BML)과 동일한 물질을 포함하거나, 하부 금속 패턴(BML)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다. 상술한 스캔 라인(SL)은 게이트 전극(GE)과 동일한 도전층으로 이루어질 수 있다.
게이트 전극(GE) 상에는 제2 절연층(IL2)이 배치될 수 있다. 제2 절연층(IL2)은 기판(SUB)의 전면 상에 배치될 수 있다. 제2 절연층(IL2)은 상술한 제1 절연층(IL1)과 동일한 물질을 포함하거나, 제1 절연층(IL1)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
제2 절연층(IL2) 상에는 소스 전극(SE) 및/또는 드레인 전극(DE)이 배치될 수 있다. 소스 전극(SE) 및/또는 드레인 전극(DE)은 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 소스 전극(SE) 및/또는 드레인 전극(DE)은 단일막 또는 다층막일 수 있다. 예를 들어, 소스 전극(SE) 및/또는 드레인 전극(DE)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층 구조로 형성될 수 있다. 상술한 데이터 라인(DL)은 소스 전극(SE) 및/또는 드레인 전극(DE)과 동일한 도전층으로 이루어질 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 각각 제1 절연층(IL1)과 제2 절연층(IL2)을 관통하는 컨택홀을 통해 반도체층(ACT)의 소스 영역 및 드레인 영역과 접속될 수 있다.
소스 전극(SE) 및 드레인 전극(DE) 상에는 제3 절연층(IL3)이 배치될 수 있다. 제3 절연층(IL3)은 비아층일 수 있다. 제3 절연층(IL3)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
회로 소자층(PCL) 상에는 발광 소자층(EML)이 배치될 수 있다. 발광 소자층(EML)은 회로 소자층(PCL) 상에 배치된 제1 전극(ANO), 화소 정의막(PDL), 발광층(EL), 및 제2 전극(CAT)을 포함할 수 있다.
상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
제1 전극(ANO)은 회로 소자층(PCL)의 제3 절연층(IL3) 상에 배치될 수 있다. 제1 전극(ANO)은 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pb), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다. 제1 전극(ANO)은 제3 절연층(IL3)을 관통하는 컨택홀을 통해 드레인 전극(DE)에 접속될 수 있다.
제1 전극(ANO) 상에는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(baenzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 화소 정의막(PDL)은 제1 전극(ANO)을 노출하는 개구부를 포함할 수 있다. 상기 개구부는 화소(PX1, PX2)들의 발광 영역을 정의할 수 있다.
화소 정의막(PDL)의 상기 개구부 내에는 발광층(EL)이 배치될 수 있다. 발광층(EL)은 유기 발광층, 정공 주입/수송층, 전자 주입/수송층을 포함할 수 있다.
발광층(EL)과 화소 정의막(PDL) 상에는 제2 전극(CAT)이 배치될 수 있다. 제2 전극(CAT)은 기판(SUB)의 전면 상에 배치될 수 있다. 제2 전극(CAT)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)과 같은 일함수가 작은 물질층을 포함할 수 있다. 제2 전극(CAT)은 상기 일함수가 작은 물질층 상에 배치된 투명 금속 산화물층을 더 포함할 수 있다.
발광 소자층(EML) 상에는 박막 봉지층(TFEL)이 배치될 수 있다. 박막 봉지층(TFEL)은 발광 소자층(EML)에 산소 또는 수분이 침투하는 것을 방지하는 역할을 할 수 있다. 이를 위해, 박막 봉지층(TFEL)은 적어도 하나의 무기막을 포함할 수 있다. 무기막은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 또는 티타늄 산화물을 포함할 수 있다. 또한, 박막 봉지층(TFEL)은 이물들(particles)이 발광 소자층(EML) 투입되는 것을 방지하기 위해 적어도 하나의 유기막을 포함할 수 있다. 상기 유기막은 에폭시, 아크릴레이트 또는 우레탄아크릴레이트을 포함할 수 있다.
박막 봉지층(TFEL) 상에는 센싱층(TSL)이 배치될 수 있다. 센싱층(TSL)이 박막 봉지층(TFEL) 상에 직접 배치되는 경우, 센싱층(TSL)을 포함하는 별도의 센싱 패널이 부착되는 경우 대비 표시 장치(1)의 두께를 줄일 수 있는 장점이 있다. 센싱층(TSL)은 사용자의 터치를 감지하기 위한 센싱 전극들, 상기 센싱 전극들과 센싱 패드들을 연결하기 위한 센싱 라인들을 포함할 수 있다.
다시 도 6을 참조하면, 투과 영역(TA)은 제2 화소(PX2)들이 부분적으로 생략된 투광부(TP)를 포함할 수 있다. 투광부(TP)는 제2 화소(PX2)들과 중첩하지 않으므로, 표시 장치(1) 외부에서 제공되는 광이 표시 장치(1) 내부의 센서 장치(CM)로 진행하는 경로를 제공할 수 있다. 이를 위해, 투광부(TP)는 센서 장치(CM)와 적어도 부분적으로 중첩하도록 배치될 수 있다. 투광부(TP)는 상술한 스캔 라인(SL) 및/또는 데이터 라인(DL)과 적어도 부분적으로 중첩될 수 있다. 이 경우, 외부에서 제공되는 광이 표시 장치(1) 내부의 센서 장치(CM)로 진행하는 경로를 제공하기 위해 스캔 라인(SL) 및/또는 데이터 라인(DL)은 투명한 도전성 물질로 이루어질 수 있다.
투광부(TP)의 면적은 제2 화소(PX2)들의 면적보다 클 수 있다. 예를 들어, 도 6에 도시된 바와 같이 투광부(TP)의 면적은 제2 화소(PX2)들의 면적의 약 3배일 수 있으나, 반드시 이에 제한되는 것은 아니다. 제2 화소(PX2)들은 투광부(TP)를 제외한 영역에 배치되므로, 단위 면적당 제2 화소(PX2)들의 개수는 단위 면적당 제1 화소(PX1)들의 개수보다 적을 수 있다. 제2 화소(PX2)들은 투광부(TP)에 의해 둘러싸일 수 있다.
한편, 투과 영역(TA)의 투광부(TP)에서 제2 화소(PX2)들이 부분적으로 생략됨에 따라, 표시 패널(DP)의 화소 행들 중 투광부(TP)와 동일한 행에 배치된 화소 행은 다른 화소 행들에 비해 적은 수의 화소들로 구성될 수 있다. 투과 영역(TA)의 일측 및 타측에 배치된 제2 영역(A2) 및 제3 영역(A3)의 화소 행은 제1 영역(A1)의 화소 행들보다 적은 수의 화소들을 가질 수 있다. 여기서 화소 행은 동일한 스캔 라인(SL)에 연결된 화소들을 의미할 수 있다. 제2 영역(A2) 및 제3 영역(A3)의 화소 행이 제1 영역(A1)의 화소 행들보다 적은 수의 화소들을 가짐에 따라, 제2 영역(A2) 및 제3 영역(A3) 각각의 로드 값과 제1 영역(A1)의 로드 값이 달라질 수 있다. 이러한 로드 값의 차이는 전면 표시 영역(DA0) 내에서 제1 내지 제3 영역(A1, A2, A3) 간의 휘도 차이를 야기할 수 있다. 이에, 일 실시예에 따른 표시 장치(1)는 표시 영역 특히, 주 표시 영역인 전면 표시 영역(DA0) 내의 로드 값의 차이를 보상하기 위한 로드 보상 소자(LM)를 포함할 수 있다. 로드 보상 소자(LM)는 투과 영역(TA)으로 인해 상대적으로 적은 화소들을 갖는 제2 영역(A2) 및 제3 영역(A3)의 화소 행의 스캔 라인 로드를 증가시킴으로써 제1 영역(A1)의 화소 행들과의 로드 값 차이를 보상할 수 있다. 로드 보상 소자(LM)에 대한 상세한 설명을 위해 도 8 및 도 9이 참조된다.
도 8을 참조하면, 로드 보상 소자(LM)는 커패시터로 구현될 수 있다.
커패시터로 구현되는 로드 보상 소자(LM)는 순차적으로 적층된 제1 도전층(CE11), 반도체 패턴(CE21), 제2 도전층(CE12), 제3 도전층(CE22), 및 상술한 각 층 사이에 배치된 절연층(IL)을 포함할 수 있다.
제1 도전층(CE11)은 상술한 하부 전극 패턴(BML)과 동일한 도전층으로 이루어질 수 있다.
제1 도전층(CE11) 상에는 반도체 패턴(CE21)이 배치될 수 있다. 반도체 패턴(CE21)은 상술한 반도체층(ACT)과 동일한 층으로 이루어질 수 있다.
반도체 패턴(CE21) 상에는 제2 도전층(CE12)이 배치될 수 있다. 제2 도전층(CE12)은 상술한 게이트 전극(GE)과 동일한 도전층으로 이루어질 수 있다. 제2 도전층(CE12)은 제1 도전층(CE11)과 전기적으로 연결되어 로드 보상 소자(LM)의 제1 커패시터 전극을 구성할 수 있다.
제2 도전층(CE12) 상에는 제3 도전층(CE22)이 배치될 수 있다. 제3 도전층(CE22)은 상술한 소스 전극(SE) 및/또는 드레인 전극(DE)과 동일한 도전층으로 이루어질 수 있다. 제3 도전층(CE22)은 반도체 패턴(CE21)과 전기적으로 연결되어 로드 보상 소자(LM)의 제2 커패시터 전극을 구성할 수 있다. 로드 보상 소자(LM)의 상기 제1 커패시터 전극과 제2 커패시터 전극은 절연층(IL)에 의해 전기적으로 분리될 수 있다. 절연층(IL)은 상술한 제1 내지 제3 절연층(IL1, IL2, IL3)과 동일한 물질을 포함하거나, 제1 내지 제3 절연층(IL1, IL2, IL3)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
한편, 도 8에 도시된 로드 보상 소자(LM)는 예시적인 것으로서, 반드시 이에 제한되는 것은 아니다. 예를 들어, 도 8에 도시된 로드 보상 소자(LM)의 구조에서 일부 도전층이 생략되거나 추가되는 등 다른 커패시터 배열이 적용될 수도 있다.
도 9를 참조하면, 로드 보상 소자(LM)는 광을 방출하지 않는 더미 화소로 구현될 수 있다.
더미 화소로 구현되는 로드 보상 소자(LM)는 발광을 방지하기 위해 화소(PX1, PX2)들의 구성 중 일부 구성이 생략될 수 있다. 예를 들어, 로드 보상 소자(LM)는 발광 소자층(EML)의 일부 구성이 생략될 수 있다. 도 9에서는 로드 보상 소자(LM)가 제2 전극(CAT)을 포함하되, 화소(PX1, PX2)들의 제1 전극(ANO) 및 발광층(EL)이 생략된 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다. 다른 실시예에서, 로드 보상 소자(LM)는 발광 소자층(EML)의 모든 구성을 포함하되, 회로 소자층(PCL)의 일부 구성이 생략될 수도 있다.
다시 도 6을 참조하면, 로드 보상 소자(LM)는 제2 영역(A2) 및 제3 영역(A3)의 제1 화소(PX1)들과 전기적으로 연결될 수 있다. 로드 보상 소자(LM)는, 로드 보상 소자(LM)와 전기적으로 연결되는 제2 영역(A2) 및 제3 영역(A3)의 제1 화소(PX1)들의 행과 다른 행에 배치될 수 있다. 일 실시예에서, 로드 보상 소자(LM)는 측면 표시 영역(DA1, DA2, DA3, DA4)에 배치될 수 있다. 이때 로드 보상 소자(LM)는 투광 영역(TA)과 인접한 측면 표시 영역(DA1, DA2, DA3, DA4)에 배치될 수 있다. 이하에서는 로드 보상 소자(LM)가 배치되는 측면 표시 영역(DA1, DA2, DA3, DA4)로서 제1 측면 표시 영역(DA1)을 중심으로 설명하나, 반드시 이에 제한되는 것은 아니다.
로드 보상 소자(LM)는 연결 라인(CL)에 의해 제2 영역(A2) 및 제3 영역(A3)의 제1 화소(PX1)들과 전기적으로 연결될 수 있다. 연결 라인(CL)의 일단은 제2 영역(A2)의 스캔 라인(SL)과 전기적으로 연결될 수 있다. 연결 라인(CL)은 제2 영역(A2)으로부터 연장하고, 투과 영역(TA)을 우회하여 제1 측면 표시 영역(DA1)의 로드 보상 소자(LM)와 전기적으로 연결될 수 있다. 연결 라인(CL)은 다시 제1 측면 표시 영역(DA1)으로부터 연장하고, 투과 영역(TA)을 우회하여 타단이 제3 영역(A3)의 스캔 라인(SL)과 전기적으로 연결될 수 있다. 즉, 제1 측면 표시 영역(DA1)에 배치된 로드 보상 소자(LM)는 연결 라인(CL)에 의해 제2 영역(A2) 및 제3 영역(A3)의 제1 화소(PX1)들과 전기적으로 연결될 수 있다. 연결 라인(CL)의 일측에 연결되는 제2 영역(A2)의 제1 화소(PX1)들과 연결 라인(CL)의 타측에 연결되는 제3 영역(A3)의 제1 화소(PX1)들은 동일한 화소 행에 제공될 수 있다.
도 10을 참조하면, 연결 라인(CL)은 스캔 라인(SL)과 다른 도전층으로 이루어질 수 있다. 예를 들어, 연결 라인(CL)은 상술한 하부 전극 패턴(BML)과 동일한 도전층으로 이루어질 수 있다. 스캔 라인(SL)은 버퍼층(BFL) 및 제1 절연층(IL1)을 관통하는 컨택홀을 통해 연결 라인(CL)과 전기적으로 연결될 수 있다.
상술한 바와 같이, 일 실시예에 따른 표시 장치(1)는 측면 표시 영역(DA1, DA2, DA3, DA4)에 배치된 로드 보상 소자(LM)를 포함하고, 제2 영역(A2) 및 제3 영역(A3)의 제1 화소(PX1)들은 투과 영역(TA)을 우회하는 연결 라인(CL)에 의해 로드 보상 소자(LM)와 전기적으로 연결될 수 있다.
이에 따라, 제2 영역(A2) 및 제3 영역(A3)의 화소 행들이 투과 영역(TA)으로 인해 상대적으로 적은 수의 화소들을 갖더라도, 로드 보상 소자(LM)에 의해 제2 영역(A2) 및 제3 영역(A3)의 스캔 라인 로드가 증가될 수 있다.
즉, 제2 영역(A2) 및 제3 영역(A3) 각각의 로드 값과 제1 영역(A1)의 로드 값의 차이가 최소화될 수 있으므로, 주 표시 영역인 전면 표시 영역(DA0)의 해상도 저하를 방지함과 동시에, 투과 영역(TA)으로 인한 전면 표시 영역(DA0) 내의 휘도 차이를 최소화할 수 있다.
이하, 다른 실시예에 대해 설명한다. 이하에서는 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 11은 다른 실시예에 따른 표시 장치의 확대도이다. 도 12는 도 11의 C-C' 선을 기준으로 자른 단면도이다. 도 13은 도 11의 화소를 나타내는 단면도이다.
도 11 내지 도 13을 참조하면, 본 실시예에 따른 표시 장치는 신호 연결 패턴(SCP)을 더 포함하고, 신호 라인(SL, DL) 및/또는 신호 연결 패턴(SCP)이 투광부(TP)와 비중첩한다는 점에서 도 1 내지 도 10의 실시예와 상이하다.
스캔 라인(SL)은 제1 방향(X축 방향)으로 연장하되, 투광부(TP)를 우회하여 동일한 화소 행에 배치된 화소(PX1, PX2)들에 연결될 수 있다. 데이터 라인(DL)은 제2 방향(Y축 방향)으로 연장하되, 투광부(TP)를 우회하여 동일한 화소 열에 배치된 화소(PX1, PX2)들에 연결될 수 있다. 여기서 동일한 화소 행은 동일한 스캔 라인(SL)에 연결된 화소들을 의미하고, 동일한 화소 열은 동일한 데이터 라인(DL)에 연결된 화소들을 의미할 수 있다.
이와 같이, 신호 라인(SL, DL)들이 투광부(TP)를 우회하여 화소(PX1, PX2)과 연결되는 경우, 투광부(TP)의 투과율이 향상될 수 있고, 불필요한 회절/반사 등이 방지될 수 있다.
실시예에 따라, 신호 라인(SL, DL)은 일 방향을 따라 연장하되, 투광부(TP)를 우회하는 신호 연결 패턴(SCP)에 의해 동일한 화소 행 또는 열에 배치된 화소(PX1, PX2)들에 연결될 수 있다. 예를 들어, 도 11에 도시된 바와 같이, 신호 연결 패턴(SCP)은 투광부(TP)를 우회하여 일단 및 타단이 데이터 라인(DL)에 전기적으로 연결되어 동일한 화소 열에 배치된 화소(PX1, PX2)들에 연결될 수 있다. 신호 라인(SL, DL) 및/또는 신호 연결 패턴(SCP)이 투광부(TP)를 우회하여 화소(PX1, PX2)들과 연결되는 경우, 투광부(TP)의 투과율이 향상될 수 있음은 앞서 설명한 바와 같다.
한편, 도 11에서는 신호 연결 패턴(SCP)의 일단 및 타단이 데이터 라인(DL)에 연결되는 경우를 중심으로 설명하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 신호 연결 패턴(SCP)은 투광부(TP)를 우회하여 일단 및 타단이 스캔 라인(SL)에 전기적으로 연결되어 동일한 화소 행에 배치된 화소(PX1, PX2)들에 연결될 수 있다.
도 12를 참조하면, 신호 라인(SL, DL) 및/또는 신호 연결 패턴(SCP)은 각각 서로 다른 도전층으로 이루어질 수 있다. 예를 들어, 스캔 라인(SL)은 제1 절연층(IL1)과 제2 절연층(IL2) 사이에 배치되고, 데이터 라인(DL)은 제2 절연층(IL2)과 제3 절연층(IL3) 사이에 배치되고, 신호 연결 패턴(SCP)은 제3 절연층(IL3) 상에 배치될 수 있다. 신호 연결 패턴(SCP)은 상술한 소스 전극(SE) 및/또는 드레인 전극(DE)과 동일한 물질을 포함하거나, 소스 전극(SE) 및/또는 드레인 전극(DE)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
신호 연결 패턴(SCP) 상에는 제4 절연층(IL4)이 배치될 수 있다. 제4 절연층(IL4)은 비아층일 수 있다. 제4 절연층(IL4)은 상술한 제3 절연층(IL3)과 동일한 물질을 포함하거나, 제3 절연층(IL3)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다. 신호 라인(SL, DL) 및 신호 연결 패턴(SCP)이 각각 서로 다른 도전층으로 이루어지는 경우, 신호 라인(SL, DL) 및/또는 신호 연결 패턴(SCP)이 투광부(TP)를 우회함에 따라 배선들 간의 간격이 좁게 형성되더라도, 배선들이 단락되는 것을 방지할 수 있다.
도 13을 참조하면, 회로 소자층(PCL)은 복수의 트랜지스터(T)과 제1 전극(ANO) 사이에 배치된 연결 전극(ANOCE)을 더 포함할 수 있다.
연결 전극(ANOCE)은 제3 절연층(IL3)을 관통하는 컨택홀을 통해 복수의 트랜지스터(T)의 드레인 전극(DE)과 접속될 수 있다. 연결 전극(ANOCE)은 상술한 신호 연결 패턴(SCP)과 동일한 도전층으로 이루어질 수 있다.
연결 전극(ANOCE) 상에는 제4 절연층(IL4)이 배치되고, 제4 절연층(IL4) 상에는 화소(PX1, PX2)들의 제1 전극(ANO)이 배치될 수 있다. 제1 전극(ANO)은 제4 절연층(IL4)을 관통하는 컨택홀을 통해 연결 전극(ANOCE)과 접속될 수 있다.
본 실시예에 의하면, 신호 연결 패턴(SCP) 및/또는 신호 라인(SL, DL)이 투광부(TP)를 우회하여 화소(PX1, PX2)들과 연결됨에 따라, 투광부(TP)의 투과율을 향상시키고, 불필요한 회절/반사 등이 방지될 수 있다.
아울러, 측면 표시 영역(DA1, DA2, DA3, DA4)에 배치된 로드 보상 소자(LM)에 의해 제2 영역(A2) 및 제3 영역(A3)의 스캔 라인 로드가 증가될 수 있으므로, 제2 영역(A2) 및 제3 영역(A3) 각각의 로드 값과 제1 영역(A1)의 로드 값의 차이를 최소화할 수 있다. 따라서, 주 표시 영역인 전면 표시 영역(DA0)의 해상도 저하를 방지함과 동시에, 투과 영역(TA)으로 인한 전면 표시 영역(DA0) 내의 휘도 차이를 최소화할 수 있음은 앞서 설명한 바와 같다.
도 14는 또 다른 실시예에 따른 표시 장치의 확대도이다. 도 15는 도 14의 D-D' 선을 기준으로 자른 단면도이다. 도 16은 도 14의 화소를 나타내는 단면도이다.
도 14 내지 도 16을 참조하면, 본 실시예에 따른 표시 장치는 제1 화소(PX1)들을 구동하는 제1 신호 라인(SL1, DL1) 및 제2 화소(PX2)들을 구동하는 제2 신호 라인(SL2, DL2)을 각각 포함한다는 점에서 도 1 내지 도 10의 실시예와 상이하다.
구체적으로, 제1 화소(PX1)들 및 제2 화소(PX2)들은 각각 제1 신호 라인(SL1, DL1) 및 제2 신호 라인(SL2, DL2)을 통해 구동부와 연결되어 별도로 구동될 수 있다. 다만, 화소(PX1, PX2)들의 구동 방식이 반드시 이에 제한되는 것은 아니다. 예를 들어, 상기 구동부는 제1 신호 라인(SL1, DL1)을 통해 제1 화소(PX1)들을 구동하는 제1 구동부 및 제2 신호 라인(SL2, DL2)을 통해 제2 화소(PX2)들을 구동하는 제2 구동부를 포함할 수 있다.
제1 신호 라인(SL1, DL1)은 제1 화소(PX1)들에 접속되어 스캔 신호를 제공하는 제1 스캔 라인(SL1)들, 및 데이터 신호를 제공하는 제1 데이터 라인(DL1)들을 포함할 수 있다. 제1 스캔 라인(SL1)들은 각각 제1 방향(X축 방향)을 따라 연장하되, 투광부(TP)를 우회하여 동일한 화소 행에 배치된 제1 화소(PX1)들과 연결될 수 있다. 제1 데이터 라인(DL1)들은 각각 제2 방향(Y축 방향)을 따라 연장하되, 투광부(TP)를 우회하여 동일한 화소 열에 배치된 제1 화소(PX1)들과 연결될 수 있다.
제2 신호 라인(SL2, DL2)은 제2 화소(PX2)들에 접속되어 스캔 신호를 제공하는 제2 스캔 라인(SL2)들, 및 데이터 신호를 제공하는 제2 데이터 라인(DL2)들을 포함할 수 있다. 제2 스캔 라인(SL2)들은 제1 방향(X축 방향)을 따라 연장하되, 투광부(TP)를 우회하여 제2 화소(PX2)들과 연결될 수 있다. 제2 데이터 라인(DL2)들은 제2 방향(Y축 방향)을 따라 연장하되, 투광부(TP)를 우회하여 제2 화소(PX2)들과 연결될 수 있다. 제1 신호 라인(SL1, DL1) 및 제2 신호 라인(SL2, DL2)이 각각 투광부(TP)를 우회하여 제1 화소(PX1) 및 제2 화소(PX2)들에 연결되는 경우, 투광부(TP)의 투과율이 향상될 수 있음은 앞서 설명한 바와 같다.
도 15를 참조하면, 제1 신호 라인(SL1, DL1) 및 제2 신호 라인(SL2, DL2)은 각각 서로 다른 도전층으로 이루어질 수 있다. 예를 들어, 제1 스캔 라인(SL1)은 제1 절연층(IL1)과 제2 절연층(IL2) 사이에 배치되고, 제2 스캔 라인(SL2)은 제2 절연층(IL2)과 제3 절연층(IL3) 사이에 배치되고, 제1 데이터 라인(DL1)은 제3 절연층(IL3)과 제4 절연층(IL4) 사이에 배치되고, 제2 데이터 라인(DL2)은 제4 절연층(IL4) 상에 배치될 수 있다.
제2 데이터 라인(DL2) 상에는 제5 절연층(IL5)이 배치될 수 있다. 제5 절연층(IL5)은 비아층일 수 있다. 제5 절연층(IL5)은 상술한 제3 절연층(IL3)과 동일한 물질을 포함하거나, 제3 절연층(IL3)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다. 제1 신호 라인(SL1, DL1) 및 제2 신호 라인(SL2, DL2)이 각각 서로 다른 도전층으로 이루어지는 경우, 제1 신호 라인(SL1, DL1) 및 제2 신호 라인(SL2, DL2)이 투광부(TP)를 우회함에 따라 배선들 간의 간격이 좁게 형성되더라도, 배선들이 단락되는 것을 방지할 수 있다.
도 16을 참조하면, 복수의 트랜지스터(T)는 게이트 전극(GE) 상에 배치된 제2 게이트 전극(GE2)을 더 포함할 수 있다. 게이트 전극(GE)은 상술한 제1 스캔 라인(SL1)과 동일한 도전층으로 이루어지고, 제2 게이트 전극(GE2)은 상술한 제2 스캔 라인(SL2)과 동일한 도전층으로 이루어질 수 있다. 제2 게이트 전극(GE2)은 상술한 게이트 전극(GE)과 동일한 물질을 포함하거나, 게이트 전극(GE)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
제2 게이트 전극(GE2) 상에는 제3 절연층(IL3)이 배치되고, 제3 절연층(IL3) 상에는 소스 전극(SE) 및/또는 드레인 전극(DE)이 배치될 수 있다. 소스 전극(SE) 및/또는 드레인 전극(DE)은 상술한 제1 데이터 라인(DL1)과 동일한 도전층으로 이루어질 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 각각 제1 내지 제3 절연층(IL1, IL2, IL3)을 관통하는 컨택홀을 통해 반도체층(ACT)의 소스 영역 및 드레인 영역과 접속될 수 있다.
소스 전극(SE) 및/또는 드레인 전극(DE) 상에는 제4 절연층(IL4)이 배치되고, 제4 절연층(IL4) 상에는 연결 전극(ANOCE)이 배치될 수 있다. 연결 전극(ANOCE)은 상술한 제2 데이터 라인(DL2)과 동일한 도전층으로 이루어질 수 있다. 연결 전극(ANOCE)은 제4 절연층(IL4)을 관통하는 컨택홀을 통해 드레인 전극(DE)과 접속될 수 있다.
연결 전극(ANOCE) 상에는 제5 절연층(IL5)이 배치되고, 제5 절연층(IL5) 상에는 화소(PX1, PX2)들의 제1 전극(ANO)이 배치될 수 있다. 제1 전극(ANO)은 제5 절연층(IL5)을 관통하는 컨택홀을 통해 연결 전극(ANOCE)과 접속될 수 있다.
본 실시예에 의하면, 제1 화소(PX1)들을 구동하는 제1 신호 라인(SL1, DL1) 및 제2 화소(PX2)들을 구동하기 위한 제2 신호 라인(SL2, DL2)을 각각 포함하고, 제1 신호 라인(SL1, DL1) 및 제2 신호 라인(SL2, DL2)이 각각 투광부(TP)를 우회하여 제1 화소(PX1) 및 제2 화소(PX2)들에 연결되어 투광부(TP)의 투과율이 향상될 수 있다.
아울러, 측면 표시 영역(DA1, DA2, DA3, DA4)에 배치된 로드 보상 소자(LM)에 의해 제2 영역(A2) 및 제3 영역(A3)의 스캔 라인 로드가 증가될 수 있으므로, 제2 영역(A2) 및 제3 영역(A3) 각각의 로드 값과 제1 영역(A1)의 로드 값의 차이를 최소화할 수 있다. 따라서, 주 표시 영역인 전면 표시 영역(DA0)의 해상도 저하를 방지함과 동시에, 투과 영역(TA)으로 인한 전면 표시 영역(DA0) 내의 휘도 차이를 최소화할 수 있음은 앞서 설명한 바와 같다.
도 17 및 도 18은 또 다른 실시예에 따른 표시 장치의 확대도들이다.
도 17 및 도 18을 참조하면, 본 실시예에 따른 표시 장치는 연결 라인(CL)이 복수의 굴곡부를 포함한다는 점에서 도 1 내지 도 10의 실시예와 상이하다.
구체적으로, 연결 라인(CL)은 복수의 굴곡부를 포함할 수 있다. 이에 따라, 연결 라인(CL)은 한정된 공간에서 배선의 길이를 증가시킬 수 있으므로, 높은 저항 값을 가질 수 있다. 연결 라인(CL)의 일단은 제2 영역(A2)의 스캔 라인(SL)과 연결되고, 연결 라인(CL)의 타단은 제3 영역(A3)의 스캔 라인(SL)과 연결될 수 있다. 즉, 연결 라인(CL)에 의해 제2 영역(A2) 및 제3 영역(A3)의 스캔 라인 로드가 증가될 수 있다.
도 17을 참조하면, 연결 라인(CL)은 투과 영역(TA)에 배치될 수 있다. 즉, 연결 라인(CL)은 투광부(TP)와 적어도 부분적으로 중첩할 수 있다. 이 경우, 외부에서 제공되는 광이 표시 장치(1) 내부의 센서 장치(CM)로 진행하는 경로를 제공하기 위해 연결 라인(CL)은 투명한 도전성 물질로 이루어질 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 실시예에 따라 연결 라인(CL)은 투과 영역(TA)과 비중첩하도록 배치될 수도 있다. 예를 들어, 도 18을 참조하면, 연결 라인(CL)은 투과 영역(TA)을 우회하여 제1 측면 표시 영역(DA1)에 배치될 수 있다. 연결 라인(CL)이 투과 영역(TA)을 우회하여 스캔 라인(SL)과 연결되는 경우, 투광부(TP)의 투과율이 향상될 수 있다.
본 실시예에 의하면, 복수의 굴곡부를 포함하는 연결 라인(CL)에 의해 제2 영역(A2) 및 제3 영역(A3)의 스캔 라인 로드가 증가될 수 있으므로, 제2 영역(A2) 및 제3 영역(A3) 각각의 로드 값과 제1 영역(A1)의 로드 값의 차이를 최소화할 수 있다. 따라서, 주 표시 영역인 전면 표시 영역(DA0)의 해상도 저하를 방지함과 동시에, 투과 영역(TA)으로 인한 전면 표시 영역(DA0) 내의 휘도 차이를 최소화할 수 있음은 앞서 설명한 바와 같다.
도 19는 또 다른 실시예에 따른 표시 장치의 센싱층을 나타내는 전개도이다.
도 19를 참조하면, 본 실시예에 따른 표시 장치의 센싱층(TSL)은 센싱 영역(SA0, SA1, SA2, SA3, SA4)에 배치된 제1 센싱 전극(SE1) 및 투과 센싱 영역(TSA)에 배치된 제2 센싱 전극(SE2)을 포함할 수 있다.
구체적으로, 센싱층(TSL)은 사용자의 터치를 감지하기 위한 센싱 영역(SA0, SA1, SA2, SA3, SA4)과 센싱 영역(SA0, SA1, SA2, SA3, SA4)의 주변에 배치되는 센싱 주변 영역(SPA)을 포함한다.
센싱 영역(SA0, SA1, SA2, SA3, SA4)은 전면 센싱 영역(SA0), 및 전면 센싱 영역(SA0)으로부터 연장된 측면 센싱 영역(SA1, SA2, SA3, SA4)을 포함할 수 있다.
전면 센싱 영역(SA0)은 상술한 전면 표시 영역(DA0)과 중첩하고, 전면 표시 영역(DA0)의 평면 형상을 추종할 수 있다. 전면 센싱 영역(SA0)에는 투과 센싱 영역(TSA)이 배치될 수 있다. 투과 센싱 영역(TSA)은 상술한 투과 영역(TA)과 중첩하는 영역으로서, 센서 장치(CM)와 중첩하는 영역일 수 있다. 투과 센싱 영역(TSA)은 투과 영역(TA)의 위치 및 형상을 추종할 수 있다.
측면 센싱 영역(SA1, SA2, SA3, SA4)은 제1 측면 센싱 영역(SA1), 제2 측면 센싱 영역(SA2), 제3 측면 센싱 영역(SA3), 및 제4 측면 센싱 영역(SA4)을 포함할 수 있다. 제1 내지 제4 측면 센싱 영역(SA1, SA2, SA3, SA4)은 각각 전면 센싱 영역(SA0)의 제1 내지 제4 측으로부터 연장될 수 있다. 제1 내지 제4 측면 센싱 영역(SA1, SA2, SA3, SA4)은 각각 상술한 제1 내지 제4 측면 표시 영역(SA1, SA2, SA3, SA4)과 중첩하고, 제1 내지 제4 측면 표시 영역(SA1, SA2, SA3, SA4)의 평면 형상을 추종할 수 있다.
전면 센싱 영역(SA0) 및 측면 센싱 영역(SA1, SA2, SA3, SA4)의 가장자리에는 센싱 주변 영역(SPA)이 위치할 수 있다.
센싱층(TSL)은 자기 정전 용량(self-capacitance) 방식 및/또는 상호 정전 용량(mutual capacitance) 방식으로 사용자의 터치를 감지할 수 있다. 예를 들어, 센싱층(TSL)은 전면 센싱 영역(SA0) 및 측면 센싱 영역(SA1, SA2, SA3, SA4)에서는 상호 정전 용량(mutual capacitance) 방식으로 사용자의 터치를 감지하고, 투과 센싱 영역(TSA)에서는 자기 정전 용량(self-capacitance) 방식으로 사용자의 터치를 감지할 수 있다.
예를 들어, 센싱층(TSL)은 전면 센싱 영역(SA0) 및/또는 측면 센싱 영역(SA1, SA2, SA3, SA4)에 배치된 제1 센싱 전극(SE1)을 포함할 수 있다. 예를 들어, 제1 센싱 전극(SE1)은 구동 전극 및 감지 전극을 포함하고, 상기 구동 전극과 상기 감지 전극은 센싱 절연층을 사이에 두고 제3 방향(Z축 방향)으로 중첩될 수 있다. 상기 구동 전극과 상기 감지 전극이 중첩되는 교차부에 상호 정전 용량이 형성되며, 센싱층(TSL)은 상호 정전 용량의 변화량을 감지하여 사용자의 터치 여부를 판단할 수 있다. 제1 센싱 전극(SE1)은 메쉬 금속막을 포함하며, 상기 메쉬 금속막은 표시 영역(DA0, DA1, DA2, DA3, DA4)에 매트릭스 형태로 배열된 제1 화소(PX1)들의 발광 영역을 정의하는 화소 정의막(PDL)과 중첩하도록 배치될 수 있다.
센싱층(TSL)은 투과 센싱 영역(TSA)에 배치된 제2 센싱 전극(SE2)을 포함할 수 있다. 제2 센싱 전극(SE2)은 각각 전기적으로 독립된 자기 정전 용량을 가지며, 센싱층(TSL)은 사용자의 터치에 의한 정전 용량 변화를 감지하여 사용자의 터치 여부를 판단할 수 있다. 제2 센싱 전극(SE2)은 투명 도전막으로 이뤄지거나, 메쉬 금속막을 포함할 수 있다. 제2 센싱 전극(SE2)이 메쉬 금속막을 포함하는 경우, 투과 영역(TA)에 배치된 제2 화소(PX2)들의 발광 영역을 정의하는 화소 정의막(PDL)과 중첩하도록 배치될 수 있다. 이 경우, 제2 화소(PX2)들은 투광부(TP)로 인해 제1 화소(PX1)들의 매트릭스 형태와 같이 배열될 수 없으므로, 제2 센싱 전극(SE2)의 배열 및 형상은 제1 센싱 전극(SE1)과 상이할 수 있다.
한편, 도 19에서는 센싱층(TSL)이 전면 센싱 영역(SA0) 및 측면 센싱 영역(SA1, SA2, SA3, SA4)에서는 상호 정전 용량(mutual capacitance) 방식으로 사용자의 터치를 감지하고, 투과 센싱 영역(TSA)에서는 자기 정전 용량(self-capacitance) 방식으로 사용자의 터치를 감지하는 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다.
도 20 및 도 21은 또 다른 실시예에 따른 표시 장치의 단면도들로서, 도 1의 A-A' 선에 대응되는 단면을 나타낸다.
도 20 및 도 21을 참조하면, 본 실시예에 따른 표시 장치는 투과 영역(TA)에 배치된 반사 부재(MR)를 더 포함한다는 점에서 도 1 내지 도 10의 실시예와 상이하다.
구체적으로, 반사 부재(MR)는 투과 영역(TA)으로부터 제공된 빛을 반사하여 센서 장치(CM)로 전달하는 역할을 할 수 있다. 이를 위해, 반사 부재(MR)는 투과 영역(TA)과 제3 방향(Z축 방향)으로 적어도 부분적으로 중첩하도록 배치될 수 있다. 이 경우, 반사 부재(MR)에 의해 투과 영역(TA)으로부터 제공된 빛이 센서 장치(CM)에 제공될 수 있으므로, 센서 장치(CM)는 투과 영역(TA)의 중첩 여부와 무관하게 배치될 수 있다. 예를 들어, 센서 장치(CM)는 도 20에 도시된 바와 같이, 투과 영역(TA)을 제외한 전면 표시 영역(DA0) 내에 배치될 수 있다. 또한, 센서 장치(CM)는 도 21에 도시된 바와 같이, 제1 측면 표시 영역(DA1)에 배치될 수 있다. 이와 같이, 센서 장치(CM)가 투과 영역(TA)과 비중첩하도록 배치되는 경우, 센서 장치(CM)의 렌즈 등에 의해 외광이 반사되어 다시 투과 영역(TA)으로 시인되는 것을 방지할 수 있다.
도 22는 또 다른 실시예에 따른 표시 장치의 사시도이다. 도 23는 도 22의 E-E' 선을 기준으로 자른 단면도이다.
도 22 및 도 23을 참조하면, 본 실시예에 따른 표시 장치는 투과 영역(TA)이 보조 발광 영역(ADA)을 더 포함한다는 점에서 도 1 내지 도 10의 실시예와 상이하다.
구체적으로, 보조 발광 영역(ADA)은 투과 영역(TA) 내에 배치될 수 있다. 보조 발광 영역(ADA)은 센서 장치(CM)의 가장자리를 따라 배치되며 센서 장치(CM)의 상면을 노출하는 개구 영역을 포함할 수 있다. 보조 발광 영역(ADA)은 표시 패널(DP)과 별도로 발광 소자를 구비하여 투과 영역(TA)의 휘도를 보상할 수 있다. 보조 발광 영역(ADA)은 센서 장치(CM)의 가장자리와 제3 방향(Z축 방향)으로 적어도 부분적으로 중첩할 수 있으나, 반드시 이에 제한되는 것은 아니다.
보조 발광 영역(ADA)에는 보조 발광 소자(LED) 및/또는 도광 부재(LGP)가 배치될 수 있다. 보조 발광 소자(LED) 및 도광 부재(LGP)는 단면상 센서 장치(CM)와 표시 패널(DP) 사이에 배치될 수 있다.
보조 발광 소자(LED)는 센서 장치(CM)의 상부에 배치될 수 있다. 보조 발광 소자(LED)는 마이크로미터(um) 단위의 크기를 갖는 마이크로 발광 다이오드(Micro LED)일 수 있다. 예를 들어, 보조 발광 소자(LED)의 한 변의 길이는 100um 이하일 수 있으나, 반드시 이에 제한되는 것은 아니다. 보조 발광 소자(LED)는 투과 영역(TA) 내에서 센서 장치(CM)의 가장자리를 따라 배치되어 투과 영역(TA)의 휘도를 보상할 수 있다.
도광 부재(LGP)는 단면상 보조 발광 소자(LED)와 표시 패널(DP) 사이에 배치될 수 있다. 도광 부재(LGP)는 보조 발광 소자(LED)로부터 출사된 광을 가이드하여 보조 발광 영역(ADA)에 이미지를 표시하는 역할을 할 수 있다. 한편, 도 23에서는 보조 발광 소자(LED), 도광 부재(LGP), 센서 장치(CM) 및/또는 표시 패널(DP)에 의해 둘러싸인 공간이 비어 있는 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 상기 공간에는 투명 접착 필름(optically cleared adhesive film, OCA) 또는 투명 접착 레진(optically cleared resin, OCR)이 배치될 수 있다.
실시예에 따라, 제1 측면 표시 영역(DA1)과 보조 발광 영역(ADA) 사이에는 차광부(BM)가 더 배치될 수 있다. 차광부(BM)는 블랙 염료와 같은 불투명한 물질을 포함할 수 있다. 차광부(BM)는 보조 발광 소자(LED)에서 방출된 광이 제1 측면 표시 영역(DA1)에서 시인되는 것을 방지하는 역할을 할 수 있다.
본 실시예와 관련된 기술 분야에서 통상의 지식을 가진 자는 상기된 기재의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 방법들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
1: 표시 장치
DA0: 전면 표시 영역
DA1, DA2, DA3, DA4: 측면 표시 영역
TA: 투과 영역
TP: 투광부
PX1, PX2: 화소들
LM: 로드 보상 소자
CL: 연결 라인
SL, DL: 신호 라인

Claims (20)

  1. 전면 표시 영역, 상기 전면 표시 영역의 일측으로부터 연장된 측면 표시 영역, 적어도 일부가 상기 전면 표시 영역과 평면 상 중첩되는 투과 영역을 포함하는 기판을 포함하는 표시 패널; 및
    상기 기판 하부에 위치하고, 적어도 일부가 상기 투과 영역과 평면 상 중첩된 센서 장치를 포함하되,
    상기 표시 패널은,
    상기 전면 표시 영역에 배치된 제1 화소들;
    상기 측면 표시 영역에 배치된 로드 보상 소자; 및
    상기 투과 영역을 우회하여, 상기 제1 화소들과 상기 로드 보상 소자를 전기적으로 연결하는 연결 라인을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 전면 표시 영역은 서로 다른 면적을 갖는 제1 내지 제3 영역을 포함하고,
    상기 연결 라인은 상기 투과 영역을 우회하여, 상기 제2 영역의 제1 화소들과 상기 제3 영역의 제1 화소들을 전기적으로 연결하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 영역의 면적은 상기 제2 영역 및 상기 제3 영역의 면적보다 큰 표시 장치.
  4. 제2 항에 있어서,
    상기 로드 보상 소자는 상기 제2 영역 및 상기 제3 영역 각각의 로드 값과 상기 제1 영역의 로드 값의 차이를 보상하는 표시 장치.
  5. 제2 항에 있어서,
    상기 연결 라인의 일측에 연결되는 제2 영역의 제1 화소들과 상기 연결 라인의 타측에 연결되는 제3 영역의 제1 화소들은 동일한 화소 행에 제공되는 표시 장치.
  6. 제5 항에 있어서,
    상기 로드 보상 소자는 순차적으로 적층된 제1 도전층, 반도체층, 및 제2 도전층을 포함하고,
    상기 제1 도전층과 상기 제2 도전층은 전기적으로 연결되어 상기 로드 보상 소자의 제1 커패시터 전극을 구성하고, 상기 반도체층은 상기 로드 보상 소자의 제2 커패시터 전극을 구성하는 표시 장치.
  7. 제6 항에 있어서,
    상기 연결 라인은 상기 제1 도전층과 동일한 도전층으로 이루어진 표시 장치.
  8. 제5 항에 있어서,
    상기 로드 보상 소자는 광을 방출하지 않는 더미 화소인 표시 장치.
  9. 제8 항에 있어서,
    상기 표시 패널은,
    기판;
    상기 기판 상에 배치되고, 복수의 트랜지스터들을 포함하는 회로 소자층;
    상기 트랜지스터들과 전기적으로 연결된 제1 전극;
    상기 제1 전극 상에 배치된 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하되,
    상기 제1 전극, 상기 제2 전극, 및 상기 발광층 중 적어도 하나는 상기 더미 화소와 중첩하지 않는 표시 장치.
  10. 제5 항에 있어서,
    상기 연결 라인은 복수의 굴곡부를 포함하는 표시 장치.
  11. 제5 항에 있어서,
    상기 표시 패널은 상기 투과 영역에 배치된 제2 화소들을 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    단위 면적당 상기 제1 화소들의 개수는 상기 제2 화소들의 개수보다 많은 표시 장치.
  13. 제11 항에 있어서,
    상기 투과 영역은 상기 제2 화소들과 중첩하지 않는 투광부를 더 포함하고, 상기 센서 장치는 상기 투광부와 중첩하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제2 화소들은 상기 투광부에 의해 둘러싸인 표시 장치.
  15. 제13 항에 있어서,
    상기 센서 장치는 카메라 장치로서, 상기 투광부와 중첩하여 상기 투광부로부터 광을 제공받는 표시 장치.
  16. 제15 항에 있어서,
    상기 투광부로부터 제공된 빛을 반사하여 상기 센서 장치로 전달하는 반사 부재를 더 포함하는 표시 장치.
  17. 제13 항에 있어서,
    상기 표시 패널은 상기 투광부를 우회하여 동일한 화소 행 또는 화소 열에 제공된 상기 제1 화소들과 연결된 제1 신호 라인을 더 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 신호 라인과 상기 연결 라인은 서로 다른 도전층으로 이루어진 표시 장치.
  19. 제17 항에 있어서,
    상기 표시 패널은 상기 투광부를 우회하여 상기 제2 화소들과 연결된 제2 신호 라인을 더 포함하고,
    상기 제2 신호 라인과 상기 제1 신호 라인은 서로 다른 도전층으로 이루어진 표시 장치.
  20. 제5 항에 있어서,
    상기 측면 표시 영역은,
    상기 전면 표시 영역의 제1 측으로부터 연장된 제1 측면 표시 영역; 및
    상기 전면 표시 영역의 제2 측으로부터 연장된 제2 측면 표시 영역을 포함하고,
    상기 표시 패널은 상기 제1 측면 표시 영역과 상기 제2 측면 표시 영역 사이에 배치된 코너 영역을 더 포함하는 표시 장치.
KR1020200032738A 2020-03-17 2020-03-17 표시 장치 KR20210116832A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200032738A KR20210116832A (ko) 2020-03-17 2020-03-17 표시 장치
US17/029,873 US11626466B2 (en) 2020-03-17 2020-09-23 Display device
CN202011472855.6A CN113410263A (zh) 2020-03-17 2020-12-15 显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200032738A KR20210116832A (ko) 2020-03-17 2020-03-17 표시 장치

Publications (1)

Publication Number Publication Date
KR20210116832A true KR20210116832A (ko) 2021-09-28

Family

ID=77675727

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200032738A KR20210116832A (ko) 2020-03-17 2020-03-17 표시 장치

Country Status (3)

Country Link
US (1) US11626466B2 (ko)
KR (1) KR20210116832A (ko)
CN (1) CN113410263A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210081513A (ko) * 2019-12-23 2021-07-02 삼성디스플레이 주식회사 표시 패널 및 이를 구비한 전자 기기
US20220328597A1 (en) * 2020-10-19 2022-10-13 Chengdu Boe Optoelectronics Technology Co., Ltd. Display substrate and display device
CN114253430B (zh) * 2021-12-06 2024-01-19 厦门天马微电子有限公司 显示面板和显示装置
KR20230085392A (ko) * 2021-12-07 2023-06-14 엘지디스플레이 주식회사 터치 센서를 갖는 표시 장치 및 이의 구동 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112419985A (zh) 2016-03-28 2021-02-26 苹果公司 发光二极管显示器
KR102613863B1 (ko) * 2016-09-22 2023-12-18 삼성디스플레이 주식회사 표시 장치
KR102653367B1 (ko) 2016-12-08 2024-04-02 삼성전자 주식회사 벤디드 디스플레이를 구비한 전자 장치 및 그 제어 방법
KR102326386B1 (ko) * 2017-05-11 2021-11-15 삼성디스플레이 주식회사 표시 장치
KR102417989B1 (ko) * 2017-05-23 2022-07-07 삼성디스플레이 주식회사 표시 장치
CN107481669A (zh) * 2017-09-08 2017-12-15 武汉天马微电子有限公司 一种显示面板及显示装置
CN107633807B (zh) * 2017-09-08 2019-10-15 上海天马有机发光显示技术有限公司 一种显示面板及显示装置
CN107611142B (zh) * 2017-09-11 2020-06-09 上海天马有机发光显示技术有限公司 显示面板及显示装置
CN107705756B (zh) * 2017-11-22 2020-01-07 武汉天马微电子有限公司 一种显示面板及显示装置
KR102664717B1 (ko) 2018-04-13 2024-05-10 삼성전자 주식회사 표시 영역에 의해 둘러싸인 홀 영역을 우회하는 복수의 배선들을 포함하는 디스플레이 및 이를 포함하는 전자 장치
US11201307B2 (en) 2018-04-17 2021-12-14 Samsung Display Co., Ltd. Display panel and electronic apparatus including the same
KR20190121690A (ko) 2018-04-17 2019-10-28 삼성디스플레이 주식회사 표시 패널 및 이를 포함하는 전자 장치
CN109801950B (zh) * 2019-01-31 2021-02-26 厦门天马微电子有限公司 显示面板、显示装置及显示面板的制作方法
CN110289296B (zh) * 2019-06-28 2022-03-29 武汉天马微电子有限公司 显示面板和显示装置
CN110610675B (zh) * 2019-09-30 2022-04-15 武汉天马微电子有限公司 一种显示面板及显示装置
KR20210080686A (ko) * 2019-12-20 2021-07-01 삼성디스플레이 주식회사 표시 장치
KR20210138211A (ko) * 2020-05-11 2021-11-19 삼성디스플레이 주식회사 표시 패널 및 이를 구비하는 표시 장치

Also Published As

Publication number Publication date
US20210296420A1 (en) 2021-09-23
US11626466B2 (en) 2023-04-11
CN113410263A (zh) 2021-09-17

Similar Documents

Publication Publication Date Title
US11169634B2 (en) Display device including a touch member
CN110928437B (zh) 触摸感测单元和包括其的显示装置
KR20210116832A (ko) 표시 장치
US11385751B2 (en) Sensing unit and display device including the same
KR20210080674A (ko) 표시 장치
KR20210012086A (ko) 표시 장치
US20240008307A1 (en) Display device and electronic apparatus
KR20210093420A (ko) 표시 장치
US12061756B2 (en) Touch sensing unit and display device comprising same
EP3748425B1 (en) Display device
US11812653B2 (en) Display device
KR20240112623A (ko) 표시 장치
JP2024526058A (ja) 表示パネル及びそれを含む電子機器
KR20230048177A (ko) 표시 장치
KR20220120770A (ko) 표시 장치
US20240126390A1 (en) Display panel and electronic apparatus including the same
KR20240027917A (ko) 표시패널 및 이를 포함하는 표시장치
KR20240101135A (ko) 표시 장치
KR20240038891A (ko) 표시 장치
KR20240101147A (ko) 표시 장치
KR20210111935A (ko) 표시 장치
KR20230082743A (ko) 표시패널, 표시장치 및 표시패널의 제조방법
CN115224080A (zh) 显示装置
KR20230049191A (ko) 디스플레이 장치 및 그 제조방법
CN116096162A (zh) 显示装置和制造该显示装置的方法