[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20210081513A - 표시 패널 및 이를 구비한 전자 기기 - Google Patents

표시 패널 및 이를 구비한 전자 기기 Download PDF

Info

Publication number
KR20210081513A
KR20210081513A KR1020190173464A KR20190173464A KR20210081513A KR 20210081513 A KR20210081513 A KR 20210081513A KR 1020190173464 A KR1020190173464 A KR 1020190173464A KR 20190173464 A KR20190173464 A KR 20190173464A KR 20210081513 A KR20210081513 A KR 20210081513A
Authority
KR
South Korea
Prior art keywords
display area
wirings
pixels
wiring
layer
Prior art date
Application number
KR1020190173464A
Other languages
English (en)
Inventor
서영완
김형석
박준현
이유진
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020190173464A priority Critical patent/KR20210081513A/ko
Priority to US17/117,128 priority patent/US11574984B2/en
Publication of KR20210081513A publication Critical patent/KR20210081513A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H01L27/3276—
    • H01L51/50—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명은 전자컴포넌트가 배치되는 영역에서도 이미지 표현이 가능하도록표시영역이 확장된 표시 패널 및 이를 구비한 전자 기기를 위하여, 제1 표시영역에 배치된 복수의 제1 화소들을 포함하는 제1 화소 어레이; 상기 제1 표시영역에 의해 둘러싸인 제2 표시영역에 배치되며, 투과부를 사이에 두고 상호 이격된 제2 화소들을 포함하는, 제2 화소 어레이; 상기 복수의 제1 화소들과 전기적으로 연결되고, 전체적으로 제1 방향을 따라 연장되는 복수의 제1 배선들; 및 상기 복수의 제2 화소들과 전기적으로 연결되고, 전체적으로 상기 제1 방향을 따라 연장되는 복수의 제2 배선들;을 포함하고, 상기 복수의 제1 배선들 중 적어도 하나의 제1 배선은, 제1 부분; 및 상기 제1 부분과 상이한 층 상에 놓이며, 상기 복수의 제2 배선들 중 어느 하나의 제2 배선과 중첩하는 제2 부분을 포함하는, 표시 패널을 제공한다.

Description

표시 패널 및 이를 구비한 전자 기기{Display panel and electronic device including the same}
본 발명은 표시 패널 및 이를 구비한 전자 기기에 관한 것이다.
근래에 표시 장치는 그 용도가 다양해지고 있다. 또한, 표시 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
표시 장치가 다양하게 활용됨에 따라 표시 장치의 형태를 설계하는데 다양한 방법이 있을 수 있고, 또한 표시 장치에 접목 또는 연계할 수 있는 기능이 증가하고 있다.
본 발명의 실시예들은, 표시 영역의 내측에 센서나 카메라 등의 전자컴포넌트가 배치될 수 있는 영역을 구비한 표시 패널 및 이를 구비한 전자 기기를 제공하는 것을 목적으로 한다. 특히, 전자컴포넌트의 빛/신호가 통과하는 투과부의 영역에서 높은 광 투과율을 확보할 수 있는 표시 패널 및 이를 구비한 전자 기기를 제공할 수 있다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 제1 표시영역에 배치된 복수의 제1 화소들을 포함하는 제1 화소 어레이; 상기 제1 표시영역에 의해 둘러싸인 제2 표시영역에 배치되며, 투과부를 사이에 두고 상호 이격된 제2 화소들을 포함하는, 제2 화소 어레이; 상기 복수의 제1 화소들과 전기적으로 연결되고, 전체적으로 제1 방향을 따라 연장되는 복수의 제1 배선들; 및 상기 복수의 제2 화소들과 전기적으로 연결되고, 전체적으로 상기 제1 방향을 따라 연장되는 복수의 제2 배선들;을 포함하고, 상기 복수의 제1 배선들 중 적어도 하나의 제1 배선은, 제1 부분; 및 상기 제1 부분과 상이한 층 상에 놓이며, 상기 복수의 제2 배선들 중 어느 하나의 제2 배선과 중첩하는 제2 부분을 포함하는, 표시 패널이 제공될 수 있다.
일 실시예에 있어서, 상기 적어도 하나의 제1 배선의 상기 제2 부분과 상기 어느 하나의 제2 배선 사이에 개재되는 도전층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 도전층은, 상기 적어도 하나의 제1 배선의 상기 제2 부분 및 상기 어느 하나의 제2 배선과 중첩될 수 있다.
일 실시예에 있어서, 상기 복수의 제1 화소들 또는 상기 복수의 제2 화소들과 전기적으로 연결되고, 전체적으로 상기 제1 방향을 따라 연장되는 복수의 제3 배선을 더 포함하고, 상기 도전층은 상기 복수의 제3 배선과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 제3 배선과 상기 도전층 사이에 개재된 절연층을 더 포함하고, 상기 도전층은 상기 절연층의 콘택홀을 통해 상기 제3 배선과 접속될 수 있다.
일 실시예에 있어서, 상기 제1부분과 상기 제2부분 사이에 개재된 제1절연층 및 제2절연층을 더 포함하고, 상기 도전층은 상기 제1절연층과 상기 제2절연층 사이에 위치할 수 있다.
일 실시예에 있어서, 상기 제1절연층 및 상기 제2절연층은 유기절연물을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 절연층 및 제2 절연층은 각각, 상기 복수의 투과부들 각각에 대응하는 홀을 포함할 수 있다.
일 실시예에 있어서, 도전층의 폭은 제1 배선 및 제2 배선의 폭 각각보다 더 넓을 수 있다.
일 실시예에 있어서, 상기 제1 표시영역에서, 상기 복수의 제1 배선들 중 인접한 제1 배선들 사이의 제1 거리는, 상기 제2 표시영역에서 상기 복수의 제1 배선들 중 인접한 제1 배선들 사이의 제2 거리 보다 클 수 있다.
일 실시예에 있어서, 상기 제1 표시영역에서, 상기 복수의 제2 배선들 중 인접한 제2 배선들 사이의 제3 거리는, 상기 제2 표시영역에서 상기 복수의 제2 배선들 중 인접한 제2 배선들 사이의 제3 거리 보다 클 수 있다.
일 실시예에 있어서, 상기 기판과 상기 제2 화소들 사이에 개재되는 차광층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 차광층은 금속 또는 블랙잉크를 포함할 수 있다.
일 실시예에 있어서, 상기 복수의 제1 배선들은 각각, 상기 복수의 제1 및 제2 화소들에 데이터 신호를 전달하고, 상기 복수의 제2 배선들은 각각, 상기 복수의 제1 화소들에 데이터 신호를 전달할 수 있다.
일 실시예에 있어서, 동일 면적 당 상기 제2 화소의 개수는 상기 제1 화소의 개수 보다 작을 수 있다.
본 발명의 다른 관점에 따르면, 제1 표시영역, 및 상기 제1 표시영역을 둘러싸는 제2 표시영역을 포함하는, 표시 패널; 및 상기 표시 패널의 상기 제2 표시영역에 대응하여 배치된, 전자컴포넌트;를 구비하고, 상기 표시 패널은, 상기 제1 표시영역에 배치된 복수의 제1 화소들을 포함하는 제1 화소 어레이; 상기 제1 표시영역에 의해 둘러싸인 제2 표시영역에 배치되며, 투과부를 사이에 두고 상호 이격된 제2 화소들을 포함하는 제2 화소 어레이; 상기 복수의 제1 화소들과 전기적으로 연결되고, 전체적으로 제1 방향을 따라 연장되는 복수의 제1 배선들; 및 상기 복수의 제2 화소들과 전기적으로 연결되고, 전체적으로 상기 제1 방향을 따라 연장되는 복수의 제2 배선들;을 포함하고, 상기 복수의 제1 배선들 중 적어도 하나의 제1 배선의 일 부분, 및 상기 복수의 제2 배선들 중 적어도 어느 하나의 제2 배선의 일 부분은, 상기 투과부의 주변에서 서로 중첩하는, 전자 기기가 제공될 수 있다.
일 실시예에 있어서, 상기 전자컴포넌트는 촬상소자 또는 센서를 포함할 수 있다.
일 실시예에 있어서, 상기 적어도 하나의 제1 배선의 일 부분과 상기 적어도 어느 하나의 제2 배선의 일 부분 사이에 개재되는 도전층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 도전층은, 상기 적어도 하나의 제1 배선의 일 부분 및 상기 적어도 하나의 제2 배선의 일 부분과 중첩될 수 있다.
일 실시예에 있어서, 도전층의 폭은 상기 제1 배선 및 제2 배선의 폭 각각보다 더 넓을 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 전자컴포넌트가배치되는 영역에서도 이미지 표현이 가능하도록 표시 영역이 확장된 표시 패널 및 이를 구비한 전자 기기를 구현할 수 있다. 특히, 전자컴포넌트의 빛/신호가 통과하는 투과부의 면적을 증가시킴으로써, 표시 패널은 다양한 기능을 가지는 동시에 확장된 표시 영역을 구비한 표시 패널을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 도시한 사시도이다.
도 2는 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 도시한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 패널에 포함될 수 있는 화소의 등가회로도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 화소 배치 구조를 개략적으로 도시한 평면도들이다.
도 5는 본 발명의 일 실시예에 따른 화소의 화소회로를 개략적으로 나타낸 단면도이다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 표시 패널의 화소 및 배선의 배치 관계를 개략적으로 도시한 평면도이다.
도 7a 및 도 7b는 도 6e의 VII-VII' 선을 따라 취한 단면도이다.
도 8은 도 6e의 VIII-VIII' 선을 따라 취한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 전자 기기(1)를 개략적으로 도시한 사시도이다.
도 1을 참조하면, 전자 기기(1)는, 제1 표시영역(DA1), 제1 표시영역(DA1)에 의해 둘러싸인 제2 표시영역(DA2) 및 제1 표시영역(DA1) 외측의 주변영역(SA)을 포함한다.
일 실시예로, 도 1은 제1 표시영역(DA1)의 내측에 하나의 제2 표시영역(DA2)이 배치된 것을 도시한다. 다른 실시예로, 제2 표시영역(DA2)의 개수는 2개 이상일 수 있고, 복수 개로 구비되는 제2 표시영역(DA2)들의 형상 및 크기는 서로 상이할 수 있다. 주변영역(SA)은 화소들이 배치되지 않은 일종의 비표시영역일 수 있다. 제1 표시영역(DA1)은 주변영역(SA)에 의해 전체적으로 또는 부분적으로 둘러싸일 수 있다.
도 1에서는 제2 표시영역(DA2)이 대략 원형인 것을 도시하고 있으나 본 발명은 이에 한정되지 않는다. 평면 상에서(또는 기판의 일 면에 수직인 방향에서 보았을 때) 제2 표시영역(DA2) 각각의 형상은 원형, 타원형, 사각형 등의 다각형, 별 형상, 다이아몬드 형상 등 다양하게 변경될 수 있다.
또한, 도 1에서는 제2 표시영역(DA2)이 사각형인 제1 표시영역(DA1)의 일측(우상측)에 배치된 것을 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예로, 제2 표시영역(DA2)은 사각형인 제1 표시영역(DA1)의 일측(예, 좌상측 또는 상측 중앙)에 배치될 수도 있다.
이하에서는, 본 발명의 일 실시예에 따른 전자 기기(1)로서, 유기 발광 표시 패널을 구비한 전자 기기(1)를 예로 하여 설명하지만, 본 발명의 전자 기기(1)는 이에 제한되지 않는다. 다른 실시예로서, 본 발명의 전자 기기(1)는 무기 발광 표시(Inorganic Light Emitting Display) 패널 또는 양자점 발광 표시(Quantum dot Light Emitting Display) 패널과 같은 표시 패널을 구비할 수 있다. 예컨대, 표시 패널(10)에 구비된 표시요소의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.
전자 기기(1)는 제1 표시영역(DA1) 및 제2 표시영역(DA2)에 배치된 복수의 화소들 각각에 포함된 표시요소에서 방출되는 빛을 이용하여 소정의 이미지를 제공할 수 있다. 제1 표시영역(DA1)에는 제1 화소(PX1)들이 이차원적으로 배열된 제1화소 어레이가 위치하고, 제2 표시영역(DA2)에는 제2 화소(PX2)들이 이차원적으로 배열된 제2화소 어레이가 위치할 수 있다.
전자 기기(1)는 제1 표시영역(DA1)에 배치된 복수의 제1 화소(PX1)들 각각에 포함된 표시요소에서 방출되는 빛을 이용하여 제1 이미지(또는 메인 이미지)를 제공할 수 있으며, 제2 표시영역(DA2)에 배치된 복수의 제2 화소(PX2)들 각각에 포함된 표시요소에서 방출되는 빛을 이용하여 제2 이미지(또는 보조 이미지)를 제공할 수 있다. 제1 이미지와 제2 이미지는 각각 하나의 이미지의 부분들에 해당하거나, 각각 독립적인 이미지일 수 있다. 제2 표시영역(DA2)에서 제공되는 제2 이미지는 제1 표시영역(DA1)에서 제공하는 제1 이미지에 비해서 해상도가 낮을 수 있다.
전자 기기(1)는 제2 표시영역(DA2)에 위치하는 전자컴포넌트를 포함할 수 있으며, 전자컴포넌트의 구동을 위해 제2 표시영역(DA2)은 투과부(TA)를 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 전자 기기(1)를 개략적으로 도시한 단면도이다. 도 2는 도 1의 A-A' 선을 따라 취한 단면에 대응될 수 있다.
도 2를 참조하면, 전자 기기(1)는 표시요소를 포함하는 표시 패널(10) 및 표시 패널(10) 하부에 위치하며 제2 표시영역(DA2)에 대응하는 전자컴포넌트(20)를 포함할 수 있다.
표시 패널(10)은 기판(100), 기판(100) 상에 배치된 버퍼층(111), 버퍼층(111) 상에 배치된 표시요소층(200), 표시요소층(200)을 밀봉하는 밀봉하는 밀봉부재로서 박막봉지층(300)을 포함할 수 있다. 또한, 기판(100) 상에 또는 기판(100)의 다층 구조 사이에 개재된 차광층(400)을 더 포함할 수 있다. 또한, 표시 패널(10)은 기판(100)의 하부에 배치된 하부보호필름(175)을 더 포함할 수 있다.
기판(100)은 글래스 또는 고분자 수지를 포함할 수 있다. 일 실시예로, 기판(100)은 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다. 고분자 수지를 포함하는 기판(100)은 플렉서블, 롤러블 또는 벤더블 특성을 가질 수 있다. 기판(100)은 전술한 고분자 수지를 포함하는 층 및 무기층(미도시)을 포함하는 다층 구조일 수 있다.
표시요소층(200)은 박막트랜지스터(TFT)를 포함하는 회로층, 표시요소로서 유기발광다이오드(organic light-emitting diode, OLED) 및 이들 사이의 절연층(IL)을 포함할 수 있다.
제1 표시영역(DA1)에는 박막트랜지스터(TFT)를 포함하는 화소회로 및 이와 관련된 유기발광다이오드(OLED)로 구성되는, 제1 화소(PX1)가 배치된다. 또한, 제1 표시영역(DA1)에는 제1 화소(PX1)들과 전기적으로 연결된 배선들(미도시)이 배치될 수 있다.
제2 표시영역(DA2)에는 박막트랜지스터(TFT)를 포함하는 화소회로 및 이와 관련된 유기발광다이오드(OLED)로 구성되는, 제2 화소(PX2)가 배치된다. 또한, 제2 표시영역(DA2)에는 제1 화소(PX1)들 및 제2 화소(PX2)들과 전기적으로 연결된 배선들(미도시)이 배치될 수 있다.
제2 표시영역(DA2)에는 투과부(TA)가 배치될 수 있다. 투과부(TA)는 제2 화소(PX2)들 및 제2 화소(PX2)들에 연결된 배선들이 배치되지 않은 영역으로, 빛 또는 신호가 투과할 수 있다. 투과부(TA)는 전자컴포넌트(20)로부터 방출되는 빛/신호 또는 전자컴포넌트(20)로 입사되는 빛/신호가 투과(transmission)되는 영역에 해당한다.
박막봉지층(300)은 적어도 하나의 무기봉지층과 적어도 하나의 유기봉지층을 포함할 수 있다. 이와 관련하여, 도 2는 제1 및 제2 무기봉지층(310, 330)과 이들 사이의 유기봉지층(320)을 나타낸다.
제1 및 제2 무기봉지층(310, 330)은 알루미늄옥사이드, 티타늄옥사이드, 타탈륨옥사이드, 하프늄옥사이드, 아연옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 하나 이상의 무기 절연물을 포함할 수 있다. 유기봉지층(320)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산, 아크릴계 수지(예를 들면, 폴리메틸메타크릴레이트, 폴리아크릴산 등) 또는 이의 임의의 조합을 포함할 수 있다.
차광층(400)은 기판(100)과 표시요소층(200) 사이에 개재될 수 있다. 예를 들어, 차광층(400)은 화소(PX) 하부에서, 예컨대 제2 화소(PX2)의 박막트랜지스터(TFT)와 기판(100) 사이에 배치될 수 있다.
차광층(400)은 투과부(TA)와 대응하는 개구(400OP)를 포함할 수 있다. 차광층(400)은, 전술한 개구(400OP)를 정의하며 차광층(400)에 구비된 차광물질(예컨대, 금속 또는 블랙잉크 등)을 포함하는 부분을 포함하며, 전술한 물질을 포함하는 차광층(400)의 부분은 제1 표시영역(DA1)의 제1 화소(PX1) 및 제2 표시영역(DA2) 중 제2 화소(PX2)를 커버하도록 배치될 수 있다. 제1 표시영역(DA1)의 제1 화소(PX1)를 커버하는 부분과 제2 표시영역(DA2) 중 제2 화소(PX2)를 커버하는 부분은 일체(one body)로 연결될 수 있다. 예컨대, 차광층(400)은 표시 패널(10)의 제1 표시영역(DA1) 및, 제2 표시영역(DA2) 중 투과부(TA)를 제외한 전체 영역에 대응하여 배치될 수 있다. 또한, 다른 실시예로 차광층(400)은 화소(PX)들의 하부에, 예컨대 제1 화소(PX1)들 및/또는 제2 화소(PX2)들의 박막트랜지스터(TFT) 하부에 아일랜드(island) 형태로 부분적으로 배치될 수 있다.
차광층(400)은 도 2에 도시된 바와 같이 기판(100) 상에 배치될 수 있다. 또는, 차광층(400)은 기판(100)의 다층 구조 사이에 개재될 수 있다. 예를 들어, 차광층(400)은 기판(100)을 구성하는 복수의 서브층들 사이에 개재될 수 있다.
전자컴포넌트(20)가 소정의 빛을 방출하는 센서를 포함하는 경우, 차광층(400)은 전자컴포넌트(20)로부터 방출된 광이 제2 화소(PX2)의 화소회로(도 3의 PC)에 입사되는 것을 차단할 수 있다.
차광층(400)은 박막트랜지스터(TFT)에 포함되는 게이트전극, 소스전극 또는 드레인전극과 연결될 수 있다. 또는, 차광층(400)은 화소(PX)에 전원전압을 제공하는 구동전압선(PL)과 연결될 수 있다.
차광층(400)은 금속과 같은 도전성 물질을 포함할 수 있으며, 차광층(400)에는 정전압 또는 신호가 인가되어 정전기 방전에 의한 화소회로(PC)의 손상을 방지할 수 있다. 차광층(400)은 제2 표시영역(DA2) 내에 복수 개 구비될 수 있으며, 경우에 따라 각 차광층(400)은 서로 다른 전압을 제공받을 수 있다.
차광층(400)은, 예컨대 크롬, 크롬 산화물 등과 같이, 금속 또는 금속산화물로 형성될 수 있다. 이 경우 차광층(400)은, 스퍼터링 또는 E-빔 증착법을 이용하여 단일막 또는 적층막 형태로 차광층(400)을 형성할 수 있다. 다른 실시예에 따르면, 차광층(400)은 흡광물질을 포함할 수 있다. 이 경우 차광층(400)은 외부 광을 적어도 흡수할 수 있다. 흡광물질은 카본 블랙 또는 유기절연 물질을 포함할 수 있다.
하부보호필름(175)은 기판(100)의 하부에 부착되어, 기판(100)을 지지하고 보호하는 역할을 할 수 있다. 하부보호필름(175)은 제2 표시영역(DA2)에 대응하는 개구(175OP)를 구비할 수 있다. 하부보호필름(175)에 개구(175OP)를 구비함으로써, 제2 표시영역(DA2)의 광 투과율을 향상시킬 수 있다. 하부보호필름(175)은 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate) 또는 폴리이미드(PI, polyimide)를 포함하여 구비될 수 있다.
전자컴포넌트(20)는 제2 표시영역(DA2)에 위치할 수 있다. 전자컴포넌트(20)는 빛을 이용하는 전자요소일 수 있다. 예컨대, 전자컴포넌트(20)는 카메라와 같은 촬상 소자, 적외선 센서와 같이 광을 수광하여 이용하는 센서, 빛을 출력하고 감지하여 거리를 측정하거나 지문 등을 인식하는 센서, 빛을 출력하는 소형 램프 등일 수 있다. 빛을 이용하는 전자컴포넌트(20)의 경우, 가시광, 적외선광, 자외선광 등 다양한 파장 대역의 빛을 이용할 수 있다.
전자컴포넌트(20)에서 출력되거나 또는/및 전자컴포넌트(20)로 향하는 빛은 투과부(TA)를 통과할 수 있다. 본 발명의 일 실시예로, 제2 표시영역(DA2)을 통해 적외선이 투과하는 경우, 광 투과율은 약 50% 이상이거나, 60% 이상이거나, 70%이상이거나, 85% 이상이거나, 90% 이상일 수 있다.
제2 표시영역(DA2)에 배치된 전자컴포넌트(20)는 하나 또는 복수 개의 구성요소를 포함할 수 있다. 예컨대, 전자컴포넌트(20)는 이웃하게 배치된 발광소자 및 수광소자를 구비될 수 있다. 또는, 하나의 전자컴포넌트(20) 자체가 발광부 및 수광부의 기능을 동시에 가질 수 있다.
제2 표시영역(DA2)의 면적은 전자컴포넌트(20)가 배치되는 면적에 비해서 크게 구비될 수 있다. 도 2에서는 제2 표시영역(DA2)과 하부보호필름의 개구(175OP)의 면적이 동일한 것으로 도시되나, 하부보호필름의 개구(175OP)의 면적은 상기 제2 표시영역(DA2)의 면적과 일치하지 않을 수도 있다. 예컨대, 하부보호필름의 개구(175OP)의 면적은 제2 표시영역(DA2)의 면적에 비해 작게 구비될 수 있다.
도시되지는 않았으나, 표시 패널(10) 상에는 터치입력을 감지하는 입력감지부재, 편광자(polarizer)와 지연자(retarder) 또는 컬러필터와 블랙매트릭스를 포함하는 반사 방지부재 및 투명한 윈도우와 같은 구성요소가 더 배치될 수 있다.
한편, 본 실시예에서 표시요소층(200)을 밀봉하는 봉지부재로 박막봉지층(300)을 이용한 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 예컨대, 표시요소층(200)을 밀봉하는 부재로써, 실런트 또는 프릿에 의해서 기판(100)과 합착되는 밀봉기판(예, 글래스 기판 등)을 이용할 수도 있다.
도 3은 본 발명의 일 실시예에 따른 표시 패널(10)에 포함될 수 있는 화소(PX)의 등가회로도이다.
도 3을 참조하면, 하나의 화소(PX)는 복수의 박막트랜지스터(T1 내지 T7) 및 스토리지 캐패시터(storage capacitor, Cst)를 포함하는 화소회로(PC)를 포함한다. 그리고, 화소(PX)는 화소회로(PC)를 통해 구동 전압을 전달받아 발광하는 유기발광다이오드(OLED)를 포함한다. 도 3에서의 화소(PX)는 앞서 도 1 및 도 2를 참조하여 설명한 제1 화소(PX1), 및/또는 제2 화소(PX2)에 해당한다.
박막트랜지스터(TFT)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 제1,2 보상 박막트랜지스터(T3, T7), 초기화 박막트랜지스터(T4), 동작 제어 박막트랜지스터(T5) 및 발광 제어 박막트랜지스터(T6)를 포함한다.
화소회로(PC)는 스위칭 박막트랜지스터(T2) 및 제1,2 보상 박막트랜지스터(T3, T7)에 제1 스캔신호를 전달하는 제1 스캔라인(SLn), 초기화 박막트랜지스터(T4)에 이전 스캔신호인 제2 스캔신호를 전달하는 제2 스캔라인(SLn-1), 동작 제어 박막트랜지스터(T5) 및 발광 제어 박막트랜지스터(T6)에 발광 제어 신호를 전달하는 발광제어라인(ELn), 제1 스캔라인(SLn)과 교차하며 데이터 신호를 전달하는 데이터라인(DL), 제1 전원전압을 전달하며 데이터라인(DL)과 거의 평행하게 형성되어 있는 구동전압선(PL), 구동 박막트랜지스터(T1)를 초기화하는 초기화 전압을 전달하며 제2 스캔라인(SLn-1)과 거의 평행하게 형성되어 있는 초기화 전압선(VL)을 포함한다.
복수의 박막트랜지스터(T1 내지 T7) 각각은 적어도 하나의 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호를 전달받아 유기발광다이오드(OLED)에 구동 전류를 공급한다.
스위칭 박막트랜지스터(T2)는 제1 스캔라인(SLn)을 통해 전달받은 제1 스캔신호에 따라 턴 온되어 데이터라인(DL)으로 전달된 데이터 신호를 구동 박막트랜지스터(T1)의 소스 전극으로 전달하는 스위칭 동작을 수행한다.
제1 보상 박막트랜지스터(T3) 및 제2 보상 박막트랜지스터(T7)는 더블 게이트 구조이며, 이들의 게이트 전극은 제1 스캔라인(SLn)에 연결되어 있다. 제1,2 보상 박막트랜지스터(T3, T4)는 제1 스캔라인(SLn)을 통해 전달받은 제1 스캔신호에 따라 턴 온되어 구동 박막트랜지스터(T1)의 게이트 전극과 드레인 전극을 서로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
초기화 박막트랜지스터(T4)는 제2 스캔라인(SLn-1)을 통해 전달받은 제2 스캔신호에 따라 턴 온되어 초기화 전압을 구동 박막트랜지스터(T1)의 게이트 전극에 전달하여 구동 박막트랜지스터(T1)의 게이트 전극의 전압을 초기화시키는 초기화 동작을 수행한다.
동작 제어 박막트랜지스터(T5)는 발광 제어선(ELn)에 의해 전달된 발광 제어 신호에 의해 턴 온되어 구동 전압을 구동 박막트랜지스터(T1)로 전달한다.
동작 제어 박막트랜지스터(T5) 및 발광 제어 박막트랜지스터(T6)는 발광 제어선(ELn)을 통해 전달받은 발광 제어 신호에 따라 동시에 턴 온되어 제1 전원전압이 유기발광다이오드(OLED)에 전달되어 유기발광다이오드(OLED)에 구동 전류가 흐르게 된다.
스토리지 커패시터(Cst)의 일 전극은 구동전압선(PL)과 연결되어 있다. 스토리지 커패시터(Cst)의 다른 전극은 구동 박막트랜지스터(T1)의 게이트 전극, 보상 박막트랜지스터(T3)의 드레인 전극 및, 초기화 박막트랜지스터(T4)의 드레인 전극에 함께 연결되어 있다.
유기발광다이오드(OLED)의 캐소드(cathode) 전극은 제2 전원전압과 연결되어 있다. 유기발광다이오드(OLED)는 구동 박막트랜지스터(T1)로부터 구동 전류를 전달받아 발광함으로써 화상을 표시한다. 제1 전원전압은 소정의 하이 레벨 전압일 수 있고, 제2 전원전압은 제1 전원전압보다 낮은 전압이거나 접지 전압일 수 있다.
이상 화소회로(PC)가 7개의 박막트랜지스터(T1 내지 T7) 및 1개의 스토리지 커패시터(Cst)를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 발광 영역을 개략적으로 도시한 평면도들이다. 도 4a는 제1 표시영역(DA1) 내의 발광 영역을 나타내고, 도 4b는 제2 표시영역(DA2) 내의 발광 영역을 나타낸다.
도 4a를 참조하면, 제1 표시영역(DA1)에는 제1 화소(PX1)들이 배치되고, 각각의 제1 화소(PX1)는 유기발광다이오드를 통해 빛을 방출한다. 이와 관련하여, 도 4a는 제1 표시영역(DA1)에 배치된 적색의 발광영역(Pr), 녹색의 발광영역(Pg), 및 청색의 발광영역(Pb)를 도시한다.
도 4a에서는 적색의 발광영역(Pr), 녹색의 발광영역(Pg), 및 청색의 발광영역(Pb)이 펜타일형(pentile type)으로 배열된 것을 도시하나, 적색의 발광영역(Pr), 녹색의 발광영역(Pg), 및 청색의 발광영역(Pb)은 스트라이프형과 같이 다양한 형상으로 배열될 수도 있다.
도 4b를 참조하면, 제2 표시영역(DA2)에는 제2 화소(PX2)들이 배치되고, 각각의 제2 화소(PX2)는 유기발광다이오드를 통해 빛을 방출한다. 이와 관련하여, 도 4b는 제2 표시영역(DA2)에 배치된 적색의 발광영역(Pr), 녹색의 발광영역(Pg), 및 청색의 발광영역(Pb)를 도시한다.
제2표시영역(DA)은 반복 배열된 표시단위(DU)를 포함할 수 있다. 이 경우, 복수의 제2 화소(PX2)들 사이에 투과부(TA)가 위치할 수 있다. 예컨대, 제2 화소(PX2)들을 포함하는 화소세트(PS)들 사이에 투과부(TA)가 위치할 수 있다. 화소세트(PS)는 복수의 제2 화소(PX2)들을 기 설정된 단위로 묶은 화소 집합체로 정의할 수 있다. 도 4b에서는 화소세트(PS)가 8개의 제2 화소(PX2)들을 포함하는 것으로 정의되나, 본 발명이 반드시 이에 한정되는 것은 아니다. 화소세트(PS)에 포함된 제2 화소(PX2)의 개수는 제2 표시영역(DA2)의 해상도에 따라 변형 설계될 수 있다.
도 4a 및 도 4b를 참조하면, 동일한 면적 당 제1 표시영역(DA1)에서의 제1 화소(PX1)들의 개수는 제2 표시영역(DA2)에서의 제2 화소(PX2)들의 개수 보다 많을 수 있다. 에컨대, 제1 표시영역(DA1)의 표시단위(DU) 당 제1 화소(PX1)들의 개수는 제2 표시영역(DA2)의 표시단위(DU) 당 제2 화소(PX2)들의 개수 보다 클 수 있으며, 제1 표시영역(DA1)의 표시단위(DU)와 제2 표시영역(DA2)의 표시단위(DU)는 동일한 면적을 가질 수 있다.
도 4b에서는 하나의 화소세트(PS)와 그 주위에 L자형으로 배치된 세 개의 투과부(TA)로 형성된 표시단위(DU)가 도시되어있어 있으나, 표시단위(DU)는 투과부(TA)들이 서로 인접한 복수의 화소세트(PS)들 전체를 둘러싸도록 배치되어 형성될 수 있다. 또한, 표시단위(DU)는 복수의 투과부(TA)들과 복수의 화소세트(PS)들이 격자 형상으로 엇갈려 배치되어 형성될 수도 있다.
도 4b에서는 적색의 발광영역(Pr), 녹색의 발광영역(Pg), 및 청색의 발광영역(Pb)이 펜타일형(pentile type)으로 배열된 것을 도시하나, 적색의 발광영역(Pr), 녹색의 발광영역(Pg), 및 청색의 발광영역(Pb)은 스트라이프형과 같이 다양한 형상으로 배열될 수도 있다.
투과부(TA)에는 제2 화소(PX2)가 배치되지 않을 수 있다. 투과부(TA)가 제2 화소(PX2)가 배치되지 않는다고 함은, 제2 화소(PX2)의 유기발광다이오드 및 화소회로가 투과부(TA)에 배치되지 않는 다는 것을 의미할 수 있다. 또한, 투과부(TA)에는 제2 화소(PX2)에 신호를 공급하기 위해 연결된 신호선들(예컨대, PL, VL, DL, SLn, SLn-1, ELn, 도 3 참조)이 배치되지 않을 수 있다.
투과부(TA)의 면적을 높이기 위해, 상기 신호선들(PL, VL, DL, SLn, SLn-1, ELn)은 투과부(TA)에 인접한 영역에서 조밀하게 배치될 수 있다. 투과부(TA) 주변에서의 배선들, 예컨대 신호선들의 배치는 이하 도 6 내지 도 8을 참조하여 해당 부분에서 설명한다.
도 5a는 본 발명의 일 실시예에 따른 제1 화소(PX1)를 개략적으로 나타낸 단면도이다. 도 5a는 도 4a의 Va-Va' 선을 따라 취한 단면에 대응될 수 있다.
도 5a를 참조하면, 기판(100) 상에는 화소회로(PC)가 배치된고, 화소회로(PC) 상에 유기발광다이오드(OLED)가 배치될 수 있다.
화소회로(PC)는 앞서 도 3을 참조하여 설명한 바와 같이 복수의 박막트랜지스터(T1 내지 T7) 및 스토리지 캐패시터(Cst)를 포함할 수 있으며, 이와 관련하여 도 5는 구동 박막트랜지스터(T1) 및 발광 제어 박막트랜지스터(T6)를 도시한다.
기판(100) 상에는 버퍼층(111)이 배치되고, 버퍼층(111) 상에는 제1 화소(PX1)의 박막트랜지스터(TFT), 예컨대 구동 박막트랜지스터(T1)와 발광 제어 박막트랜지스터(T6)가 배치된다.
구동 박막트랜지스터(T1)는 제1 반도체층(A1), 제1 게이트전극(G1), 제1 소스전극(S1) 및 제1 드레인전극(D1)을 포함하고, 발광 제어 박막트랜지스터(T6)는 제2 반도체층(A2), 제2 게이트전극(G2), 제2 소스전극(미도시) 및 제2 드레인전극(D2)을 포함할 수 있다. 발광 제어 박막트랜지스터(T6)는 유기발광다이오드(OLED)와 연결되어 유기발광다이오드(OLED)를 구동할 수 있다.
제1 반도체층(A1) 및 제2 반도체층(A2)은 상기 버퍼층(111) 상에 배치되며, 폴리실리콘을 포함할 수 있다. 다른 실시예로, 제1 반도체층(A1) 및 제2 반도체층(A2)은 비정질 실리콘(amorphous silicon)을 포함할 수 있다. 다른 실시예로, 제1 반도체층(A1) 및 제2 반도체층(A2)은 인듐(In), 갈륨(Ga), 스태늄, 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 제1 반도체층(A1) 및 제2 반도체층(A2)은 채널영역과 불순물이 도핑된 소스 영역 및 드레인 영역을 포함할 수 있다.
제1 및 제2 반도체층(A1, A2) 상에 제1 게이트절연층(112)이 구비될 수 있다. 제1 게이트절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등과 같은 무기 절연물을 포함할 수 있다. 제1 게이트절연층(112)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제1 게이트절연층(112) 상부에는 상기 제1 및 제2 반도체층(A1, A2)과 각각 중첩되도록 제1 및 제2 게이트전극(G1, G2)이 배치된다. 제1 및 제2 게이트전극(G1, G2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 제1 및 제2 게이트전극(G1, G2)은 몰리브덴(Mo)을 포함하는 단층일 수 있다.
제2 게이트절연층(113)은 제1 및 제2 게이트전극(G1, G2) 상에 구비될 수 있다. 제2 게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)등과 같은 무기 절연물을 포함할 수 있다. 제2 게이트절연층(113)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제2 게이트절연층(113) 상부에는 스토리지 커패시터(Cst)의 상부전극(CE2)이 배치될 수 있다. 제1 표시영역(DA1)에서 상부전극(CE2)은 그 아래의 제1 게이트전극(G1)과 중첩할 수 있다. 제2 게이트절연층(113)을 사이에 두고 중첩하는 제1 게이트전극(G1) 및 상부전극(CE2)은 스토리지 커패시터(Cst)를 이룰 수 있다. 제1 게이트전극(G1)은 스토리지 커패시터(Cst)의 하부전극(CE1)일 수 있다.
상부전극(CE2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질의 단일층 또는 다층일 수 있다.
층간절연층(115)은 상부전극(CE2)을 덮도록 형성될 수 있다. 층간절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
소스전극(S1) 및 드레인전극(D1, D2)은 층간절연층(115) 상에 배치된다. 소스전극(S1) 및 드레인전극(D1, D2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 소스전극(S1)과 드레인전극(D1, D2)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
소스전극(S1) 및 드레인전극(D1, D2)과 동일한 층 상에, 제1 및 제3 배선(WL1, WL3)이 배치될 수 있다. 제1 배선(WL1)은 데이터라인을 포함하고, 제3 배선(WL3)은 구동전압선을 포함할 수 있다.
소스전극(S1) 및 드레인전극(D1, D2) 상에 제1 절연층(117)이 배치될 수 있다. 제1 절연층(117) 상에는 제2 절연층(118)이 배치될 수 있다. 제2 절연층(118) 상에는 제3 절연층(119) 이 배치될 수 있다. 제1 내지 제3 절연층(117, 118, 119)는 각각 제1 내지 제3 평탄화층일 수 있고, 그 상부에 배치되는 화소전극(210)이 평탄하게 형성될 수 있도록 평탄한 상면을 가질 수 있다.
제1 내지 제3 절연층(117, 118, 119)은 유기 물질 또는 무기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 제1 내지 제3 절연층(117, 118, 119)은 유기절연물을 포함할 수 있다. 이러한, 제1 내지 제3 절연층(117, 118, 119)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 한편, 제1 내지 제3 절연층(117, 118, 119)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 제1 내지 제3 절연층(117, 118, 119)을 형성한 후, 평탄한 상면을 제공하기 위해서 화학적 기계적 폴리싱이 수행될 수 있다.
층간절연층(115) 및 제1 내지 제3 절연층(117, 118, 119)에는 발광 제어 박막트랜지스터(T6)의 제2 소스전극(미도시) 및 제2 드레인전극(D2) 중 어느 하나를 노출시키는 콘택홀(CNT)이 존재할 수 있다. 콘택홀(CNT)에는 콘택메탈부(CM)가 위치할 수 있다. 즉, 제1 절연층(117)에 형성된 콘택홀에 위치하는 제1 콘택메탈부(CM1), 제2 절연층(118)에 형성된 콘택홀에 위치하는 제2 콘택메탈부(CM2)가 위치할 수 있다.
화소전극(210)은 콘택메탈부(CM)들을 통해 제2 소스전극(미도시) 또는 제2 드레인전극(D2)과 컨택하여 박막트랜지스터(TFT)들과 전기적으로 연결될 수 있다.
화소전극(210)은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3: indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 또는 알루미늄징크옥사이드(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 다른 실시예로, 화소전극(210)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 또 다른 실시예로, 화소전극(210)은 전술한 반사막의 위/아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막을 더 포함할 수 있다. 일부 실시예에서, 화소전극(210)은 ITO/Ag/ITO로 적층된 구조로 구비될 수 있다.
화소정의막(120)은 화소전극(210)의 가장자리를 커버할 수 있다. 화소정의막(120)은 화소전극(210)에 중첩하며, 화소의 발광영역을 정의하는 개구를 포함한다. 화소정의막(120)은 화소전극(210)의 가장자리와 화소전극(210) 상부의 대향전극(230)의 사이의 거리를 증가시킴으로써 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다. 화소정의막(120)는 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
화소정의막(120) 상부에는 화소전극(210)에 대응되도록 형성된 중간층(220)이 배치된다. 중간층(220)은 고분자 물질 또는 저분자 물질을 포함할 수 있으며, 적색, 녹색, 또는 청색의 빛을 방출할 수 있다.
중간층(220) 상부에는 대향전극(230)이 배치된다. 대향전극(230)은 일함수가 낮은 도전성 물질을 포함할 수 있다. 예컨대, 대향전극(230)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(230)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다. 대향전극(230)은 제1 및 제2 표시영역(DA1, DA2, 도 1)을 전체적으로 커버하도록 일체로 형성될 수 있다.
화소전극(210), 중간층(220), 및 대향전극(230)까지의 층들은 유기발광다이오드(OLED)를 이룰 수 있다.
대향전극(230) 상에는 캡핑층(미도시)이 형성될 수 있다. 캡핑층(capping layer)은 LiF를 포함할 수 있다. 또는, 캡핑층은 실리콘나이트라이드와 같은 무기 절연물을 포함하거나, 및/또는 유기 절연물을 포함할 수 있다. 일부 실시예에서, 캡핑층은 생략될 수 있다.
도 5b는 본 발명의 일 실시예에 따른 제2 화소(PX2)를 개략적으로 나타낸 단면도이다. 도 5b는 도 4b의 Vb-Vb' 선을 따라 취한 단면에 대응될 수 있다.
도 5b를 참조하면, 제2 화소(PX2)에 해당하는 화소회로(PC) 및 유기발광다이오드(OLED)의 구조는 앞서 도 5a를 참조하여 설명한 제1 화소(PX1)와 동일하므로, 이하에서는 차이점을 중심으로 설명한다.
제1 게이트절연층(112), 제2 게이트절연층(113) 및 층간절연층(115)이 무기절연층들을 포함하고, 이들을 통칭하여 무기절연구조(IL)라 할 때, 무기절연구조(IL)는 투과부(TA)에 대응하는 제1 홀(IL-H)를 구비할 수 있다. 무기절연구조(IL)는 버퍼층(111)을 포함할 수 있으며, 이 경우 제1 홀(IL-H)은 기판(100)의 상면을 노출하도록 형성될 수 있다. 제1 홀(IL-H)은 투과부(TA)에 대응되도록 형성된 제1 게이트절연층(112), 제2 게이트절연층(113) 및 층간절연층(115)의 개구들이 중첩되어 형성될 수 있다. 상기 개구들은 별도의 공정을 통해서 각각 형성되거나 동일한 공정을 통해서 동시에 형성될 수 있다. 상기 개구들이 별도의 공정으로 형성되는 경우, 제1 홀(IL-H)의 내측면에는 단차가 형성될 수도 있다.
다른 실시예로, 무기절연구조(IL)은 버퍼층(111)을 노출하는 제1 홀(IL-H)이 아닌 그루브(groove)를 구비할 수도 있다. 다른 실시예로, 무기절연구조(IL)은 투과부(TA)에 대응한 제1 홀(IL-H)을 구비하지 않을 수 있다.
제1 내지 제3 절연층(117, 118, 119) 각각 투과부(TA)에 대응하여 제2 홀(117H) 제3 홀(118H) 및 제4 홀(119H)을 구비할 수 있다. 제2 홀(117H), 제3 홀(118H) 및 제4 홀(119H)은 제1 홀(IL-H)과 중첩되어 배치될 수 있다.
화소정의막(120)은 투과부(TA)에 대응하여 위치하는 제5 홀(120H)을 포함할 수 있다. 제5 홀(120H)은 제2 홀(117H), 제3 홀(118H) 및 제4 홀(119H)과 중첩할 수 있다. 대향전극(230)도 제5 홀(120H)과 중첩하는 제6 홀(230H)을 포함할 수 있다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 표시 패널(10)의 화소 및 배선의 배치 관계를 개략적으로 도시한 평면도이고, 도 7a 및 도 7b는 도 6e의 VII-VII' 선을 따라 취한 단면도이다. 도 8은 도 6e의 VIII-VIII' 선을 따라 취한 단면도이다. 설명의 편의를 위하여, 도 6a 및 도 6b는 도 6c에 도시된 배선들 중 일부를 발췌하여 나타낸다. 도 6a는 복수의 제1 배선(WL1)들을 도시하고, 도 6b는 복수의 제2 배선(WL2)들을 도시하며, 도 6c는 제1 배선(WL1)들 및 제2 배선(WL2)을 도시한다. 도 6d는 제1 배선(WL1)들과 제2 배선(WL2)들 사이의 도전층(CL) 및 제3 배선(WL3)들을 도시한다. 도 6e는 제1 배선(WL1)들, 제2 배선(WL2)들, 제1 배선(WL1)들과 제2 배선(WL2)들 사이의 도전층(CL), 및 제3 배선(WL3)들을 도시한다.
제1 표시영역(DA1) 상에는 복수의 제1 배선(WL1)들이 배치될 수 있다. 복수의 제1 배선(WL1)들은, 동일 열에 배치된 복수의 화소들을 연결하기 위해 전체적으로 제1 방향(DR1)을 따라 연장되어 배치될 수 있다. 여기서 배선이 '전체적으로 제1 방향을 따라 연장되어' 있다고 함은 배선이 기본적으로 제1 방향을 따라 연장되되, 배선의 배치를 고려하여 배선의 일부분이 제1 방향 이외의 방향을 따라 연장되는 것을 포함하는 의미일 수 있다.
제1 배선(WL1)의 일부는 제2 표시영역(DA2)을 지나도록 배치될 수 있다. 이러한 제1 배선(WL1)은 제1 표시영역(DA1)과 제2 표시영역(DA2) 모두에 위치하게 된다. 도 6a은 제1 표시영역(DA1)과 제2 표시영역(DA2) 모두를 지나면서 연장되는 복수의 제1 배선(WL1)의 배치의 일 실시예를 도시한다.
도 6a를 참조하면, 제1 배선(WL1)은, 제1 부분(WL11) 및 제2 부분(WL12)을 포함할 수 있다. 제1 배선(WL1)의 제1 부분(WL11)은 제1 표시영역(DA1) 상에 놓이며, 제2 부분(WL12)은 제2 표시영역(DA2) 상에 놓일 수 있다. 제1 부분(WL11)과 제2 부분(WL12)은 서로 다른 층 상에 놓일 수 있으며, 콘택홀(CNT)을 통해 연결될 수 있다.
제1 배선(WL1)은 복수의 제1 화소(PX1)들과 전기적으로 연결되며, 제2 화소(PX2)와는 연결되지 않을 수 있다. 즉, 제2 표시영역(DA2) 상에 놓이는 제1 배선(WL1)들은 복수의 제2 화소(PX2)들이 위치하는 영역을 우회하거나 통과할 뿐이다. 이러한 배치는, 동일면적 당 제1 표시영역(PA1)에서의 제1 화소(PX1)의 개수와 동일면적 당 제2 표시영역(PA2)에서의 제2 화소(PX2)의 개수가 서로 상이하기 때문에 비롯된다.
예를 들어, 제1 배선(WL1)의 제1 부분(WL11)은 복수의 제1 화소(PX1)들과 전기적으로 연결될 수 있다. 제1 배선(WL1)의 제2 부분(WL12)은 제2 화소(PX2)와 연결되지 않고, 제2 화소(PX2)들이 위치하는 영역을 지나간다.
제1 표시영역(DA1)에서 복수의 제1 배선(WL1)들 중 인접한 제1 배선(WL1)들 사이의 제1 거리(d1)는, 제2 표시영역(DA2)에서 복수의 제1 배선(WL1)들 중 인접한 제1 배선(WL1)들 사이의 제2 거리(d2)보다 클 수 있다.. 다시 말하면, 인접한 제1 배선(WL1)들의 제1 부분(WL11)들 사이의 거리(d1)는 인접한 제2 부분(WL12)들 사이의 거리(d2)보다 크다. 이에 의해, 제2 표시영역(DA2)에서 제1 배선(WL1)들 사이의 피치를 줄일 수 있으며, 피치가 줄어듦에 따라 투과부(TA) 면적을 증가시킬 수 있는 장점이 있다. 도 6a에서의 배치는 예시적인 것이며, 복수의 제1 배선(WL1)들은 본 명세서의 맥락을 벗어나지 않는 한 다양하게 배치될 수 있다.
도 6b를 참조하면, 복수의 제2 배선(WL2)들은 제2 표시영역(DA2)을 지나가되, 복수의 제2 배선(WL2)들은 동일 열에 배치된 복수의 화소들을 연결하기 위해 전체적으로 제1 방향(DR1)을 따라 연장되어 배치될 수 있다. 제2 배선(WL2)은 제1 방향(DR1)을 따라 연장되어 배치되기 때문에, 제1 표시영역(DA1) 상에도 위치할 수 있다.
제2 배선(WL2)은 동일한 열에 배치된 복수의 제2 화소(PX2)들과 전기적으로 연결될 수 있다. 제1 배선(WL1)과는 달리, 제2 배선(WL2)은 복수의 제2 화소(PX2)들과 각각 동일 열에 배치된 복수의 제1 화소(PX1)들과도 전기적으로 연결될 수 있다.
제1 표시영역(DA1)에서 복수의 제2 배선(WL2)들 중 인접한 제2 배선(WL2)들 사이의 제3 거리(d3)는, 제2 표시영역(DA2)에서 복수의 제2 배선(WL2)들 중 인접한 제2 배선(WL2)들 사이의 제4 거리(d4)보다 클 수 있다. 이에 의해, 제2 표시영역(DA2)에서 인접한 제2 배선(WL2)들 간의 피치를 줄일 수 있으며, 투과부(TA) 면적을 증가시킬 수 있다.
일 실시예로, 제1 배선(WL1)들과 제2 배선(WL2)들은 데이터라인(DL)일 수 있다. 제1 배선(WL1)들과 제2 배선(WL2)들은 복수의 화소(PX)들에 데이터 신호를 전달할 수 있다. 복수의 제1 배선(WL1)들은 각각, 복수의 제1 및 제2 화소(PX1, PX2)들에 데이터 신호를 전달하고, 복수의 제2 배선(WL2)들은 각각, 복수의 제1 화소(PX1)들에 데이터 신호를 전달할 수 있다.
도 6c는 도 6a에서 도시된 복수의 제1 배선(WL1)들 및 도 6b에서 도시된 복수의 제2 배선(W2)들을 함께 도시한다.
도 6c를 참조하면, 제2 표시영역(DA2)에서 각각의 제1 배선(WL1)의 일부 및 각각의 제2 배선(WL2)의 일부는 서로 중첩할 수 있다. 제2 배선(WL2)의 일부와 제1 배선(WL1)의 일부, 예컨대 제2 부분(WL12)은 각각 서로 대응하며, 중첩되어 위치할 수 있다. 제2 표시영역(DA2)에 위치하는 제1 배선(WL1)들이 대응하는 제2 배선(WL2)들과 중첩되어 위치함으로써, 배선들에 의해 점유되는 면적을 줄일 수 있어, 투과부(TA) 면적을 증가시킬 수 있다.
도 6d은 복수의 제3 배선(WL3)들과 도전층(CL)의 배치의 일 실시예를 도시한다. 여기서, 설명의 편의를 위해 다른 배선들은 도시되지 않았다.
복수의 제3 배선(WL3)들은 제1 표시영역(DA1) 상에 위치하며, 도전층(CL)은 제2 표시영역(DA2) 상에 위치할 수 있다. 도전층(CL)은 제3 배선(WL3)들과 다른 층 상에 위치할 수 있으며, 도전층(CL) 및 제3배선(WL3)들은 콘택홀(CNT)을 통해 서로 전기적으로 연결될 수 있다. 도전층(CL)은 제3 배선(WL3)의 일부일 수 있다. 제3 배선(WL3)과 도전층(CL)은 동일 물질을 포함할 수 있다.
제3 배선(WL3)과 도전층(CL)은 서로 상이한 층 상에 놓일 수 있다. 또한, 도전층(CL)은, 제1 배선(WL1)의 제1 부분(WL11) 및 제2 부분(WL12)과 상이한 층 상에 놓일 수 있다. 도전층(CL)은 제2 배선(WL2)들의 일 부분 및 제1 배선(WL1)들의 제2 부분(WL12)들 사이에서 중첩되어 위치할 수 있다.
제3 배선(WL3)은 동일 열에 배치된 복수의 제1 화소(PX1)들을 연결하기 위해 전체적으로 제1 방향(DR1)을 따라 연장되어 배치될 수 있다. 도전층(CL)은 복수의 제2 화소(PX2)들을 연결하기 위해 전체적으로 제1 방향(DR1)을 따라 연장되어 배치될 수 있다.
도전층(CL)은 도 6d에 도시된 바와 같이 판 형태(plate-type)로 이루어질 수 있다. 예를 들어, 도전층(CL)의 폭은 제3 배선(WL3)의 폭 보다 크게 형성될 수 있다. 도전층(CL)은 그 폭이 일정하지 않을 수 있다. 도전층(CL) 중 일부 영역의 폭은 다른 부분의 폭 보다 작을 수 있다. 도전층(CL)이 놓이는 위치에 따라 도전층(CL)의 폭을 다르게 형성하여, 투과부(TA) 면적을 증가시킬 수 있다. 도전층(CL)은 배선과 화소 사이의 전기적 연결을 위해 그 일부 영역에 홀을 포함할 수 있다.
다른 실시예로, 도전층(CL)은 복수의 선들이 연결된 형태일 수 있다. 도 6d의 도전층(CL)의 형태와 배치는 예시적인 것이며, 도전층(CL)은 다양한 형태로 배치될 수 있다.
제3 배선(WL3)은 복수의 제1 화소(PX1)들과 전기적으로 연결되며, 도전층(CL)은 복수의 제2 화소(PX2)들과 전기적으로 연결될 수 있다. 복수의 제3 배선(WL3)들 및 도전층(CL)은 전원전압을 공급하는 구동전압선(PL)일 수 있다.
도 6e를 참조하면, 앞서 언급한 제1 배선(WL1)들, 제2 배선(WL2)들, 제1 배선(WL1)들과 제2 배선(WL2)들 사이의 도전층(CL), 및 제3 배선(WL3)들의 배치의 일 실시예를 도시한다.
제1 배선(WL1)의 제2 부분(WL12), 제2 배선(WL2) 및 도전층(CL)은 서로 중첩되어 배치될 수 있다. 제3 배선(WL3)들은 제1 배선(WL1)의 제1 부분(WL11) 및 제2 배선(WL2)과 중첩되지 않을 수 있다.
도 7a 및 도 7b는 도 6e의 VII-VII' 선을 따라 취한 단면도로서, 제2 표시영역(DA2) 상에 위치하는 제2 배선(WL2)들, 제1 배선(WL1)들 및 도전층(CL)의 단면을 도시하고, 도 8은 도 6e의 VIII-VIII' 선을 따라 취한 단면도로서, 제1 배선(WL1), 제2 배선(WL2) 및 도전층(CL)의 단면을 도시한다.
도 7a를 참조하면, 제1 배선(WL1)들 중 일부는 제2 절연층(WL2)의 일부와 중첩할 수 있다.
앞서 도 6a를 참조하여 설명한 것과 같이 그리고 도 8에 도시된 바와 같이, 제1 배선(WL1)의 제1 부분(WL11)과 제2 부분(WL12)은 서로 다른 층 상에 위치할 수 있다. 제1 부분(WL11)은 층간절연층(115) 상에 위치하고, 제2 부분(WL12)은 제2 절연층(118) 상에 위치할 수 있다. 제2 배선(WL2)은 제1 배선(WL1)의 일부, 예컨대 제1 부분(WL11)과 동일한 층 상에 위치할 수 있다.
제1 배선(WL1)의 제1 부분(WL11)과 제2 부분(WL12)은, 도 8에 도시된 바와 같이 제1 절연층(117) 및 제2 절연층(118)에 형성된 콘택홀(CNT)을 통해 서로 전기적으로 연결될 수 있다. 제1 배선(WL1)의 제1 부분(WL11)과 제2 부분(WL12)은 동일 물질을 포함할 수 있다.
제1 배선(WL1)의 제1 부분(WL11)과 제2 배선(WL2)의 일부는 서로 중첩할 수 있다. 제1 배선(WL1)의 제1 부분(WL11)과 제2 배선(WL2) 사이에는 도 7a에 도시된 바와 같이 제1 및 제2 절연층(117, 118)이 개재될 수 있으며, 제1 및 제2 절연층(117, 118) 사이에는 도전층(CL)이 배치될 수 있다.
제1 배선(WL1)들 및 제2 배선(WL2)들은 각각 데이터 신호를 전달하는 데이터라인일 수 있다. 데이터라인들이 중첩하는 경우, 이들 사이에 기생 커패시턴스(capacitance)가 야기되어 데이터 신호가 지연되는 등의 문제가 야기될 수 있다. 그러나, 본 발명의 실시예들에 따르면 제1 배선(WL1)과 제2 배선(WL2) 사이에 도전층(CL)이 중첩되도록 배치시킴으로써, 중첩되는 데이터라인(DL)들 사이에 발생할 수 있는 기생 커패시턴스의 문제를 줄일 수 있다.
도전층(CL)은 도 8에 도시된 바와 같이 제3 배선(WL3)과 전기적으로 연결될 수 있다. 도전층(CL)은 제1 절연층(117)에 형성된 콘택홀(CNT)을 통해 제3 배선(WL3)과 전기적으로 연결될 수 있다. 도전층(CL)과 제3 배선(WL3)은 동일 물질을 포함하거나, 서로 다른 물질을 포함할 수 있다.
제1 배선(WL1)과 제2 배선(WL2) 사이의 도전층(CL)의 폭(WD3)은 도 7a에 도시된 바와 같이 제1 배선(WL1)의 제2 부분(WL12)의 폭(WD1)보다 넓을 수 있고, 또한 제2 배선(WL2)의 폭(WD2)보다 넓을 수 있다. 일부 실시예로서, 도전층(CL)은 대응되는 복수의 제1 배선(WL1)의 제2 부분(WL12)들과 복수의 제2 배선(WL2)들과 중첩되도록 배치될 수 있다.
다른 실시예로서, 도 7b에 도시된 바와 같이, 도전층(CL)은 이웃하는 배선들 사이에 위치하는 홀을 포함할 수 있다. 이와 같은 구조의 경우에도, 제1 배선(WL1)과 제2 배선(WL2) 사이의 도전층(CL)의 폭(WD3)은 제1 배선(WL1)의 제2 부분(WL12)의 폭(WD1)보다 넓을 수 있고, 또한 제2 배선(WL2)의 폭(WD2)보다 넓을 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
1 전자 기기
10 표시 패널
20 전자컴포넌트
100 기판
200 표시요소층
300 박막봉지층
400 차광층
CL 도전층
DA1 제1 표시영역
DA2 제2 표시영역
PC 화소회로
PX1 제1 화소
PX2 제2 화소
PC 화소회로
SA 주변영역
TA 투과부
TFT 박막트랜지스터
WL1 제1 배선
WL11 제1 배선의 제1 부분
WL12 제1 배선의 제2 부분
WL2 제2 배선
WL3 제3 배선

Claims (20)

  1. 제1 표시영역에 배치된 복수의 제1 화소들을 포함하는 제1 화소 어레이;
    상기 제1 표시영역에 의해 둘러싸인 제2 표시영역에 배치되며, 투과부를 사이에 두고 상호 이격된 제2 화소들을 포함하는, 제2 화소 어레이;
    상기 복수의 제1 화소들과 전기적으로 연결되고, 전체적으로 제1 방향을 따라 연장되는 복수의 제1 배선들; 및
    상기 복수의 제2 화소들과 전기적으로 연결되고, 전체적으로 상기 제1 방향을 따라 연장되는 복수의 제2 배선들;을 포함하고,
    상기 복수의 제1 배선들 중 적어도 하나의 제1 배선은,
    제1 부분; 및
    상기 제1 부분과 상이한 층 상에 놓이며, 상기 복수의 제2 배선들 중 어느 하나의 제2 배선과 중첩하는 제2 부분을 포함하는, 표시 패널.
  2. 제1항에 있어서,
    상기 적어도 하나의 제1 배선의 상기 제2 부분과 상기 어느 하나의 제2 배선 사이에 개재되는 도전층을 더 포함하는, 표시 패널.
  3. 제2항에 있어서,
    상기 도전층은,
    상기 적어도 하나의 제1 배선의 상기 제2 부분 및 상기 어느 하나의 제2 배선과 중첩되는, 표시 패널.
  4. 제2항에 있어서,
    상기 복수의 제1 화소들 또는 상기 복수의 제2 화소들과 전기적으로 연결되고, 전체적으로 상기 제1 방향을 따라 연장되는 복수의 제3 배선을 더 포함하고,
    상기 도전층은 상기 복수의 제3 배선과 전기적으로 연결된, 표시 패널.
  5. 제4항에 있어서,
    상기 제3 배선과 상기 도전층 사이에 개재된 절연층을 더 포함하고, 상기 도전층은 상기 절연층의 콘택홀을 통해 상기 제3 배선과 접속된, 표시 패널.
  6. 제2항에 있어서,
    상기 제1 부분과 상기 제2 부분 사이에 개재된 제1 절연층 및 제2 절연층을 더 포함하고,
    상기 도전층은 상기 제1 절연층과 상기 제2 절연층 사이에 위치하는, 표시 패널.
  7. 제6항에 있어서,
    상기 제1 절연층 및 상기 제2 절연층은 유기절연물을 포함하는, 표시 패널.
  8. 제6항에 있어서,
    상기 제1 절연층 및 제2 절연층은 각각, 상기 복수의 투과부들 각각에 대응하는 홀을 포함하는, 표시 패널.
  9. 제2항에 있어서,
    도전층의 폭은 제1 배선 및 제2 배선의 폭 각각보다 더 넓은, 표시 패널.
  10. 제1항에 있어서,
    상기 제1 표시영역에서, 상기 복수의 제1 배선들 중 인접한 제1 배선들 사이의 제1 거리는,
    상기 제2 표시영역에서, 상기 복수의 제1 배선들 중 인접한 제1 배선들 사이의 제2 거리 보다 큰, 표시 패널.
  11. 제1항에 있어서,
    상기 제1 표시영역에서, 상기 복수의 제2 배선들 중 인접한 제2 배선들 사이의 제3 거리는,
    상기 제2 표시영역에서 상기 복수의 제2 배선들 중 인접한 제2 배선들 사이의 제3 거리 보다 큰, 표시 패널.
  12. 제1항에 있어서,
    상기 제2 화소들 하부에 위치하는 차광층을 더 포함하는, 표시 패널.
  13. 제12항에 있어서,
    상기 차광층은 금속 또는 블랙잉크를 포함하는, 표시 패널.
  14. 제1항에 있어서,
    상기 복수의 제1 배선들은 각각, 상기 복수의 제1 및 제2 화소들에 데이터 신호를 전달하고,
    상기 복수의 제2 배선들은 각각, 상기 복수의 제1 화소들에 데이터 신호를 전달하는, 표시 패널.
  15. 제1항에 있어서,
    동일 면적 당 상기 제2 화소의 개수는 상기 제1 화소의 개수 보다 작은, 표시 패널.
  16. 제1 표시영역, 및 상기 제1 표시영역을 둘러싸는 제2 표시영역을 포함하는, 표시 패널; 및
    상기 표시 패널의 상기 제2 표시영역에 대응하여 배치된, 전자컴포넌트;를 구비하고,
    상기 표시 패널은,
    상기 제1 표시영역에 배치된 복수의 제1 화소들을 포함하는 제1 화소 어레이;
    상기 제1 표시영역에 의해 둘러싸인 제2 표시영역에 배치되며, 투과부를 사이에 두고 상호 이격된 제2 화소들을 포함하는 제2 화소 어레이;
    상기 복수의 제1 화소들과 전기적으로 연결되고, 전체적으로 제1 방향을 따라 연장되는 복수의 제1 배선들; 및
    상기 복수의 제2 화소들과 전기적으로 연결되고, 전체적으로 상기 제1 방향을 따라 연장되는 복수의 제2 배선들;을 포함하고,
    상기 복수의 제1 배선들 중 적어도 하나의 제1 배선의 일 부분, 및 상기 복수의 제2 배선들 중 적어도 어느 하나의 제2 배선의 일 부분은, 상기 투과부의 주변에서 서로 중첩하는, 전자 기기.
  17. 제16항에 있어서,
    상기 전자컴포넌트는 촬상소자 또는 센서를 포함하는, 전자 기기.
  18. 제16항에 있어서,
    상기 적어도 하나의 제1 배선의 일 부분과 상기 적어도 어느 하나의 제2 배선의 일 부분 사이에 개재되는 도전층을 더 포함하는, 전자 기기.
  19. 제18항에 있어서,
    상기 도전층은,
    상기 적어도 하나의 제1 배선의 일 부분 및 상기 적어도 하나의 제2 배선의 일 부분과 중첩되는, 전자 기기.
  20. 제18항에 있어서,
    도전층의 폭은 상기 제1 배선 및 제2 배선의 폭 각각보다 더 넓은, 전자 기기.
KR1020190173464A 2019-12-23 2019-12-23 표시 패널 및 이를 구비한 전자 기기 KR20210081513A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020190173464A KR20210081513A (ko) 2019-12-23 2019-12-23 표시 패널 및 이를 구비한 전자 기기
US17/117,128 US11574984B2 (en) 2019-12-23 2020-12-10 Display panel and electronic device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190173464A KR20210081513A (ko) 2019-12-23 2019-12-23 표시 패널 및 이를 구비한 전자 기기

Publications (1)

Publication Number Publication Date
KR20210081513A true KR20210081513A (ko) 2021-07-02

Family

ID=76438406

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190173464A KR20210081513A (ko) 2019-12-23 2019-12-23 표시 패널 및 이를 구비한 전자 기기

Country Status (2)

Country Link
US (1) US11574984B2 (ko)
KR (1) KR20210081513A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220086418A (ko) * 2020-12-16 2022-06-23 엘지디스플레이 주식회사 표시패널과 그 제조 방법
CN113539161B (zh) * 2021-06-30 2022-05-31 武汉天马微电子有限公司 显示面板及显示装置
US20240107829A1 (en) * 2021-07-19 2024-03-28 Chengdu Boe Optoelectronics Technology Co., Ltd. Display panel and display device
KR20230019313A (ko) * 2021-07-29 2023-02-08 삼성디스플레이 주식회사 표시 패널 및 이를 구비하는 표시 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7830591B2 (en) 2006-11-20 2010-11-09 Seiko Epson Corporation Active-matrix circuit board and display
KR102228269B1 (ko) 2014-07-09 2021-03-17 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
KR20170113066A (ko) 2016-03-24 2017-10-12 삼성전자주식회사 디스플레이를 가진 전자 장치 및 그의 이미지 표시 방법
KR102326386B1 (ko) 2017-05-11 2021-11-15 삼성디스플레이 주식회사 표시 장치
CN113555375A (zh) * 2018-02-22 2021-10-26 群创光电股份有限公司 显示设备
KR102531674B1 (ko) * 2018-12-31 2023-05-12 삼성디스플레이 주식회사 표시 패널
KR20210116832A (ko) * 2020-03-17 2021-09-28 삼성디스플레이 주식회사 표시 장치
KR20220027365A (ko) * 2020-08-26 2022-03-08 삼성디스플레이 주식회사 표시장치

Also Published As

Publication number Publication date
US20210193782A1 (en) 2021-06-24
US11574984B2 (en) 2023-02-07

Similar Documents

Publication Publication Date Title
CN111261085B (zh) 显示面板
US11251235B2 (en) Display panel
KR102698881B1 (ko) 디스플레이 장치
KR102631254B1 (ko) 표시 패널
US11730018B2 (en) Display panel having photorefractive portion and electronic device including the same
US11733813B2 (en) Display device and electronic device including the same
US11844248B2 (en) Display panel and display apparatus including the same
KR20210081513A (ko) 표시 패널 및 이를 구비한 전자 기기
KR20210059091A (ko) 표시 장치
KR20210074447A (ko) 표시 장치
KR102448029B1 (ko) 표시 장치
CN112992072A (zh) 显示设备及其控制器的操作方法
KR20210138211A (ko) 표시 패널 및 이를 구비하는 표시 장치
KR20210025748A (ko) 표시 장치
CN112750869A (zh) 显示面板及包括该显示面板的显示装置
KR20220019888A (ko) 표시 패널 및 이를 구비하는 표시 장치
CN114300509A (zh) 显示面板和显示设备
KR20220068308A (ko) 표시 장치
US11930678B2 (en) Display apparatus
KR20220037550A (ko) 디스플레이 장치 및 그 제조방법
KR20220061338A (ko) 디스플레이 장치 및 전자기기
KR20210103632A (ko) 표시 장치
US12089458B2 (en) Display panel and display apparatus including the same
US20230217758A1 (en) Display panel and electronic device including the same
KR20220045602A (ko) 디스플레이 장치