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KR20190141632A - 반도체 장치 - Google Patents

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KR20190141632A
KR20190141632A KR1020190167526A KR20190167526A KR20190141632A KR 20190141632 A KR20190141632 A KR 20190141632A KR 1020190167526 A KR1020190167526 A KR 1020190167526A KR 20190167526 A KR20190167526 A KR 20190167526A KR 20190141632 A KR20190141632 A KR 20190141632A
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KR
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oxide
oxide layer
transistor
oxide semiconductor
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KR1020190167526A
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순페이 야마자키
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Publication date
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Abstract

본 발명은, 신뢰성이 높고 안정된 전기 특성을 가지는 반도체 장치를 제공하는 것을 과제로 한다. 채널이 형성되는 산화물 반도체층의 상층과 하층에 접하고, 이 산화물 반도체층을 구성하는 금속 원소 중, 1종류 이상의 같은 금속 원소를 포함한 산화물층을 형성함으로써, 이 산화물 반도체층의 상측 계면과 하측 계면에 계면 준위가 생성되기 어렵게 한다. 또, 산화물 반도체층과 접하는 산화물층에 전자 친화력이 산화물 반도체층의 전자 친화력보다 작은 재료를 이용함으로써, 채널에 흐르는 전자는 산화물 반도체층과 접하는 산화물층 내로 거의 이동하지 않고, 주로서 산화물 반도체층 내를 이동한다. 따라서, 산화물층의 외측에 형성되는 절연층과 산화물층의 계면에 준위가 존재한다고 해도, 이 준위는 전자의 이동에 거의 영향을 주지 않는다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 트랜지스터, 반도체 회로, 기억 장치, 촬영 장치, 표시 장치, 전기광학 장치 및 전자 기기 등은 모두 반도체 장치라고 할 수 있다.
반도체 박막을 이용하여 트랜지스터(박막 트랜지스터(TFT라고도 함))를 구성하는 기술이 주목받고 있다. 이 트랜지스터는 집적 회로(IC)나 화상 표시 장치와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목되고 있다.
예를 들면, 트랜지스터의 채널 형성 영역으로서 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함한 비정질 산화물을 이용한 트랜지스터가 개시되어 있다(특허문헌 1 참조).
또, 산화물 반도체는 제조 프로세스 중에서 산소가 이탈하여 산소 결손을 형성하는 것이 알려져 있다(특허문헌 2 참조).
일본국 특개 2006-165528호 공보 일본국 특개 2011-222767호 공보
산화물 반도체층 중에 발생한 산소 결손은 국재 준위를 생성하고, 이 산화물 반도체층을 이용한 트랜지스터 등의 반도체 장치의 전기 특성 저하의 원인이 된다.
또, 산화물 반도체층 중, 산화물 반도체층과 절연층이 적층하는 계면 근방에서는 산소 결손에 기인하는 계면 준위가 생성되기 쉽다. 계면 준위의 증가는 캐리어의 산란이나 포획을 발생시키고 트랜지스터의 전계 효과 이동도의 저하나, 오프 전류가 증가하는 원인이 된다. 또, 계면 준위의 증가는 트랜지스터의 문턱 전압을 변동시켜, 전기 특성의 편차가 증가하는 원인이 된다. 따라서, 계면 준위의 증가는 트랜지스터의 전기 특성을 열화시켜 트랜지스터의 신뢰성을 저하시킨다.
본 발명의 일 양태는, 국재 준위가 적은 산화물 반도체를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 양태는, 전기 특성의 편차가 작은 반도체 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 양태는, 신뢰성이 높고 안정된 전기 특성을 가지는 반도체 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 양태는, 전기 특성이 양호한 반도체 장치를 제공하는 것을 과제의 하나로 한다.
채널이 형성되는 산화물 반도체층에 접하고, 이 산화물 반도체층을 구성하는 금속 원소 중, 1종류 이상의 같은 금속 원소를 포함한 산화물층을 형성한다. 이와 같은 산화물층과 산화물 반도체층의 적층은 그 계면에 계면 준위가 생성되기 어렵다.
또, 채널이 형성되는 산화물 반도체층을 2개의 산화물층으로 끼움으로써, 이 산화물 반도체층의 상측 계면과 하측 계면에, 계면 준위가 생성되기 어렵게 할 수 있다. 구체적으로는, 채널이 형성되는 산화물 반도체층의 상층과 하층에 접하고, 이 산화물 반도체층을 구성하는 금속 원소 중 1종류 이상의 같은 금속 원소를 포함한 산화물층을 형성한다.
또, 산화물 반도체층과 접하는 산화물층에, 전자 친화력이 산화물 반도체층의 전자 친화력보다 작은 재료를 이용한다. 이와 같은 구조로 함으로써, 채널에 흐르는 전자는 산화물 반도체층과 접하는 산화물층 내에 거의 이동하지 않고, 주로 산화물 반도체층 내를 이동한다. 따라서, 산화물층의 외측에 형성되는 절연층과 산화물층의 계면에 준위가 존재한다고 해도 이 준위는 전자의 이동에 거의 영향을 주지 않는다.
즉, 산화물층과 절연층의 계면 근방에는, 불순물이나 결함에 기인한 트랩 준위가 형성될 수 있지만, 절연층과 산화물 반도체층 사이에 산화물층이 개재함으로써 산화물 반도체층을 이 트랩 준위로부터 멀리할 수 있다.
또, 산화물 반도체층과 접하는 산화물층과 절연층 사이에 산화물층을 더 형성함으로써, 산화물 반도체층을 상기 트랩 준위로부터 더 멀리할 수 있다. 또한, 산화물 반도체층과 접하는 산화물층과 절연층 사이에 형성하는 산화물층은 산화물 반도체층과 접하는 산화물층을 구성하는 금속 원소 중, 1종류 이상의 같은 금속 원소를 포함하는 것이 바람직하다.
또, 산화물 반도체층과 접하는 산화물층과 절연층 사이에 형성하는 산화물층은 산화물 반도체층과 접하는 산화물층의 전자 친화력보다 작은 전자 친화력을 가지는 것이 바람직하다.
본 발명의 일 양태는, 제 1 산화물층 위에 형성된 산화물 반도체층과, 산화물 반도체층 위에 형성된 제 2 산화물층과, 제 2 산화물층에 접하여 형성된 제 1 전극 및 제 2 전극과, 산화물 반도체층의 일부에 접하고, 제 1 전극 및 제 2 전극 위에 형성된 제 3 산화물층과, 제 3 산화물층 위에 형성된 절연층과, 절연층 위에 형성된 제 3 전극을 가지는 것을 특징으로 한다.
제 1 전극 또는 제 2 전극의 한쪽은 소스 전극으로서 기능하고, 제 1 전극 또는 제 2 전극의 다른 한쪽은 드레인 전극으로서 기능할 수 있다. 제 3 전극은 게이트 전극으로서 기능할 수 있다.
본 발명의 일 양태는, 제 1 산화물층과 제 2 산화물층 사이에 산화물 반도체층을 가지는 적층체와, 소스 전극과, 드레인 전극과, 제 3 산화물층과, 게이트 절연층과, 게이트 전극을 가지고, 소스 전극과 드레인 전극은 적층체의 일부에 접하여 형성되고, 제 3 산화물층은 적층체의 일부에 접하여, 소스 전극과 드레인 전극 위의 일부와 중첩하여 형성되고, 게이트 전극은 게이트 절연층을 통하여, 산화물 반도체층과 중첩하고 있는 것을 특징으로 한다.
본 발명의 일 양태에 의해, 국재 준위가 적은 산화물 반도체를 제공할 수 있다.
본 발명의 일 양태에 의해, 전기 특성의 편차가 작은 반도체 장치를 제공할 수 있다.
본 발명의 일 양태에 의해, 신뢰성이 높고 안정된 전기 특성을 가지는 반도체 장치를 제공할 수 있다.
본 발명의 일 양태에 의해, 전기 특성이 양호한 반도체 장치를 제공할 수 있다.
도 1은 반도체 장치의 일례를 설명하는 상면도 및 단면도이다.
도 2는 반도체 장치의 제작 방법의 일례를 설명하는 단면도이다.
도 3은 섬 형상으로 가공한 적층체의 단부 단면 형상의 일례를 설명하는 도면이다.
도 4는 타겟으로부터 스퍼터링 입자가 박리하는 양태를 도시하는 도면이다.
도 5는 In-Ga-Zn 산화물의 결정 구조의 일례를 도시하는 도면이다.
도 6은 스퍼터링 입자가 피형성면에 도달하여 퇴적하는 양태를 도시하는 도면이다.
도 7은 적층체의 ToF-SIMS 분석 결과를 도시하는 도면이다.
도 8은 적층체의 CPM 측정 결과를 도시하는 도면이다.
도 9는 적층체의 에너지 밴드 구조를 설명하는 도면이다.
도 10은 적층체의 에너지 밴드 구조를 설명하는 도면이다.
도 11은 반도체 장치의 일례를 설명하는 상면도 및 단면도이다.
도 12는 반도체 장치의 일례를 설명하는 상면도 및 단면도이다.
도 13은 반도체 장치의 제작 방법의 일례를 설명하는 단면도이다.
도 14는 반도체 장치의 일례를 설명하는 상면도 및 단면도이다.
도 15는 반도체 장치의 일례를 설명하는 상면도 및 단면도이다.
도 16은 반도체 장치의 일례를 설명하는 상면도 및 단면도이다.
도 17은 MCU의 구성예를 설명하는 블럭도이다.
도 18은 불휘발성 기억부를 가지는 레지스터의 일례를 설명하는 회로도이다.
도 19는 반도체 장치의 일례를 설명하는 도면이다.
도 20은 표시 장치의 일례를 설명하는 도면이다.
도 21은 표시 장치의 일례를 설명하는 도면이다.
도 22는 표시 장치에 적용 가능한 화소 회로의 일례를 설명하는 도면이다.
도 23은 전자 기기의 일례를 도시하는 도면이다.
도 24는 산화물 반도체층을 이용한 트랜지스터의 전기 특성의 변동을 설명하는 도면이다.
도 25는 산화물 반도체층을 이용한 트랜지스터에 있어서의 에너지 밴드 구조도이다.
도 26은 산화물 반도체층을 이용한 트랜지스터의 열화 모드를 도시하는 도면이다.
도 27은 산화물 반도체층을 이용한 트랜지스터의 에너지 밴드 구조도와 대응하는 열화 모델을 도시하는 도면이다.
도 28은 산화물 반도체층을 이용한 트랜지스터의 에너지 밴드 구조도와 대응하는 열화 모델을 도시하는 도면이다.
도 29는 산화물 반도체층을 이용한 트랜지스터의 에너지 밴드도와 대응하는 열화 모델을 도시하는 도면이다.
이하에서는, 본 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않고, 그 형태 및 세부 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 또, 본 발명은 이하에 나타내는 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다. 또한, 도면을 이용하여 발명의 구성을 설명할 때, 같은 것을 가리키는 부호는 다른 도면 사이에서도 공통하여 이용한다. 또한, 같은 것을 가리킬 때에는 해치 패턴을 같게 하며, 특별히 부호를 붙이지 않는 경우가 있다.
또, 도면 등에서 나타내는 각 구성의 위치, 크기, 범위 등은 이해를 간단히 하기 위해, 실제의 위치, 크기, 범위 등을 나타내지 않는 경우가 있다. 따라서, 개시하는 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되는 것은 아니다. 예를 들면, 실제의 제조 공정에서, 에칭 등의 처리에 의해 레지스트 마스크등이 의도치 않게 감소하는 경우가 있지만, 이해를 용이하게 하기 위해 생략하여 나타내는 경우가 있다.
제 1, 제 2 로 첨부되는 서수사는 구성 요소의 혼동을 피하기 위해 편의상 이용하는 것이며, 공정순 또는 적층순 등 어떠한 순서나 순위를 나타내는 것이 아니다.
또, 전압은 어느 전위와 기준의 전위(예를 들면 접지 전위(GND) 또는 소스 전위)의 전위차를 나타내는 경우가 많다. 따라서, 전압을 전위라고 바꾸어 말할 수 있다.
또한, 본 명세서 등에 있어서 「전기적으로 접속」에는 「어떠한 전기적 작용을 가지는 것」을 통하여 접속되어 있는 경우가 포함된다. 여기에서, 「어떠한 전기적 작용을 가지는 것」은 접속 대상간에서의 전기 신호의 수수를 가능하게 하는 것이라면, 특별히 제한을 받지 않는다. 따라서, 「전기적으로 접속한다」라고 표현되는 경우라도, 현실의 회로에서는 물리적인 접속 부분 없이 배선만 연장되어 있는 경우도 있다.
또, 소스 및 드레인의 기능은 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등, 동작 조건 등에 의해 서로 바뀌기 때문에, 어느 것이 소스 또는 드레인인지를 한정하기가 어렵다. 이 때문에, 본 명세서에서는 소스 및 드레인이라는 용어는 서로 바꾸어 이용할 수 있는 것으로 한다.
또, 본 명세서 등에 있어서 「전극」이나 「배선」이라는 용어는 이들의 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들면, 「전극」은 「배선」의 일부로서 이용되는 경우가 있고, 그 반대도 마찬가지이다. 또한 「전극」이나 「배선」의 용어는 복수의 「전극」이나 「배선」이 일체가 되어 형성되어 있는 경우 등도 포함한다.
본 명세서에 있어서, 「평행」이란 2개의 직선이 -10°이상 10°이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5°이상 5°이하의 경우도 포함된다. 또, 「수직」이란 2개의 직선이 80°이상 100°이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85°이상 95°이하의 경우도 포함된다.
또, 본 명세서에서, 결정이 삼방정 또는 능면체정인 경우, 육방정계로서 나타낸다.
(실시형태 1)
본 실시형태에서는, 반도체 장치의 일 형태로서 트랜지스터(100)를 예시하여 설명한다.
[1-1. 반도체 장치의 구성예]
도 1에 반도체 장치의 일 형태인 트랜지스터(100)를 도시한다. 트랜지스터(100)는 탑 게이트형의 트랜지스터 중 하나이다. 도 1(A)은 트랜지스터(100)의 상면도이다. 또, 도 1(B)은 도 1(A) 중의 일점 쇄선 A1-A2로 나타내는 부위의 단면도이며, 도 1(C)은 도 1(A) 중의 일점 쇄선 B1-B2로 나타내는 부위의 단면도이다. 또, 도 1(D)은 도 1(B)에 도시하는 부위(110)의 확대도이다. 또한, 도 1(A)에서는 일부의 구성 요소의 기재를 생략하였다.
트랜지스터(100)는 절연층(102) 위에 형성되어 있다. 또, 절연층(102)은 기판(101) 위에 형성되어 있다. 트랜지스터(100)는 절연층(102) 위에 형성된 적층체(103)를 가지고, 적층체(103) 위에 형성된 소스 전극(104a) 및 드레인 전극(104b)을 가진다. 또, 소스 전극(104a), 드레인 전극(104b), 및 적층체(103) 위에 산화물층(105)이 형성되고, 산화물층(105) 위에 절연층(106)이 형성되어 있다.
또, 절연층(106) 위에 게이트 전극(107)이 형성되어 있다. 게이트 전극(107)은 절연층(106) 및 산화물층(105)을 통하여 적층체(103)와 중첩하고 있다.
또, 게이트 전극(107) 위에 절연층(108)이 형성되어 있다. 절연층(108)은 게이트 전극(107), 절연층(106), 산화물층(105), 소스 전극(104a), 드레인 전극(104b), 및 적층체(103)를 덮어 형성된다.
[1-1-1. 기판]
기판(101)으로서 이용하는 기판에 큰 제한은 없지만, 적어도 후의 가열 처리에 견딜 수 있는 정도의 내열성을 가지고 있는 것이 필요하다. 예를 들면 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 이용할 수 있다.
또, 기판(101)으로서 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판 등을 이용해도 좋다. 또, SOI 기판, 반도체 기판 위에 반도체 소자가 형성된 것 등을 이용할 수 있다.
또한, 기판(101)으로서 가요성 기판(flexible substrate)을 이용해도 좋다. 가요성 기판을 이용하는 경우, 가요성 기판 위에 트랜지스터나 용량 소자 등을 직접 제작해도 좋고, 다른 제작 기판 위에 트랜지스터나 용량 소자 등을 제작하고, 그 후 가요성 기판에 박리, 전치(轉置)해도 좋다. 또한, 제작 기판으로부터 가요성 기판에 박리, 전치하기 위해 제작 기판과 트랜지스터나 용량 소자 등 사이에, 박리층을 형성하면 좋다.
[1-1-2. 하지층]
절연층(102)은 하지층으로서 기능하고, 기판(101)으로부터의 불순물 원소의 확산을 방지 또는 저감할 수 있다. 절연층(102)은 질화 알루미늄, 산화 알루미늄, 질화 산화 알루미늄, 산화 질화 알루미늄, 산화 마그네슘, 질화 실리콘, 산화 실리콘, 질화 산화 실리콘, 산화 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 산화 탄탈로부터 선택된 재료를 단층으로 또는 적층하여 형성한다. 또한, 본 명세서 중에 있어서, 질화 산화란 그 조성으로서 산소보다 질소의 함유량이 많은 것이고, 산화 질화란 그 조성으로서 질소보다 산소의 함유량이 많은 것을 나타낸다. 또한, 각 원소의 함유량은 예를 들면, 러더퍼드 후방 산란법(RBS：Rutherford Backscattering Spectrometry) 등을 이용하여 측정할 수 있다.
또, 절연층(102)은 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD(Chemical Vapor Deposition), 펄스 레이저 퇴적법(Pulsed Laser Deposition：PLD법), ALD(Atomic Layer Deposition)법 등을 적절히 이용하여 형성할 수 있다. 또, 절연층(102) 중의 수소의 함유량은, 바람직하게는 5×1019cm-3 미만, 더욱 바람직하게는 5×1018cm-3 미만으로 한다.
절연층(102)은 예를 들면, 1번째 층을 질화 실리콘층으로 하고, 2번째 층을 산화 실리콘층으로 한 다층막으로 해도 좋다. 이 경우, 산화 실리콘층은 산화 질화 실리콘층이어도 상관없다. 또, 질화 실리콘층은 질화 산화 실리콘층이어도 상관없다. 산화 실리콘층은 결함 밀도가 작은 산화 실리콘층을 이용하면 바람직하다. 구체적으로는, ESR에서 g값이 2.001의 신호에 유래하는 스핀의 스핀 밀도가 3×1017spins/cm3 이하, 바람직하게는 5×1016spins/cm3 이하인 산화 실리콘층을 이용한다.
또, 산화 실리콘층은 과잉 산소를 포함한 산화 실리콘층을 이용한다. 질화 실리콘층은 수소 및 암모니아의 방출량이 적은 질화 실리콘층을 이용한다. 수소, 암모니아의 방출량은 승온 이탈 가스 분석(TDS：Thermal Desorption Spectrometry)으로 측정하면 좋다. 또, 질화 실리콘층은 산소를 투과하지 않거나, 또는 거의 투과하지 않는 질화 실리콘층을 이용한다.
절연층(102)의 두께는 10nm 이상 500nm 이하, 바람직하게는 50nm 이상 300nm 이하로 하면 좋다.
또한, 본 명세서 등에 있어서의 "과잉 산소"란, 가열 처리에 의해 산화물층 중, 산화물 반도체층 중, 산화 실리콘층 중, 산화 질화 실리콘층 중 등을 이동 가능한 산소, 화학 양론적 조성인 산소보다 과잉으로 존재하는 산소, 또는 산소 결손에 들어간 산소 결손을 저감하는 기능을 가지는 산소를 말한다.
또, 과잉 산소를 포함한 산화 실리콘층이란, 가열 처리 등에 의해 산소를 방출할 수 있는 산화 실리콘층을 말한다. 또, 과잉 산소를 포함한 절연층은 가열 처리에 의해 산소를 방출하는 절연층이다.
가열 처리에 의해 산소를 방출하는 절연층은 TDS 분석에 의해 1×1018atoms/cm3 이상, 1×1019atoms/cm3 이상 또는 1×1020atoms/cm3 이상의 산소(산소 원자수에 환산)를 방출하는 경우도 있다.
여기에서, TDS 분석을 이용한 산소의 방출량의 측정 방법에 대하여 이하에 설명한다.
측정 시료를 TDS 분석했을 때의 기체의 전방출량은, 방출 가스의 이온 강도의 적분값에 비례한다. 그리고 표준 시료와의 비교로, 기체의 전방출량을 계산할 수 있다.
예를 들면, 표준 시료인 소정의 밀도의 수소를 포함한 실리콘 웨이퍼의 TDS 분석 결과, 및 측정 시료의 TDS 분석 결과로부터, 측정 시료의 산소 분자의 방출량(NO2)은 수식 (1)로 구할 수 있다. 여기에서, TDS 분석으로 얻어지는 질량수 32로 검출되는 가스의 모두가 산소 분자 유래라고 가정한다. 질량수 32의 것으로서 그 외에 CH3OH가 있지만, 존재할 가능성이 낮은 것으로서 여기에서는 고려하지 않는다. 또, 산소 원자의 동위체인 질량수 17의 산소 원자 및 질량수 18의 산소 원자를 포함한 산소 분자에 대해서도, 자연계에서의 존재 비율이 극미량이기 때문에 고려하지 않는다.
(수학식 1)
Figure pat00001
NH2는 표준 시료로부터 이탈한 수소 분자를 밀도로 환산한 값이다. SH2는 표준 시료를 TDS 분석했을 때의 이온 강도의 적분값이다. 여기에서, 표준 시료의 기준치를 NH2/SH2로 한다. SO2는 측정 시료를 TDS 분석했을 때의 이온 강도의 적분값이다. α는 TDS 분석에서의 이온 강도에 영향을 주는 계수이다. 수식 (1)의 세부 사항에 관해서는 일본국 특개평 6-275697 공보를 참조한다. 또한, 상기 산소의 방출량은 전자 과학 주식회사(ESCO Ltd.)제의 승온 이탈 분석 장치 EMD-WA1000S/W를 이용하여 표준 시료로서 1×1016atoms/cm2의 수소 원자를 포함한 실리콘 웨이퍼를 이용하여 측정했다.
또, TDS 분석에 있어서 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상기한 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 방출량을 평가함으로써, 산소 원자의 방출량에 대해서도 추측할 수 있다.
또한, NO2는 산소 분자의 방출량이다. 산소 원자로 환산했을 때의 방출량은 산소 분자의 방출량의 2배가 된다.
또는, 가열 처리에 의해 산소를 방출하는 층은 과산화 라디칼을 포함하는 경우도 있다. 구체적으로는, 과산화 라디칼에 기인하는 스핀 밀도가, 5×1017spins/cm3 이상인 것을 말한다. 또한, 과산화 라디칼을 포함한 막은 ESR에서 g값이 2.01 근방에 비대칭의 신호를 가지는 경우도 있다.
또는, 과잉 산소를 포함한 절연층은 산소가 과잉인 산화 실리콘(SiOX(X＞2))이어도 좋다. 산소가 과잉인 산화 실리콘(SiOX(X＞2))은 실리콘 원자수의 2배보다 많은 산소 원자를 단위 체적당에 포함하는 것이다. 단위 체적당의 실리콘 원자수 및 산소 원자수는 RBS에 의해 측정한 값이다.
또한, 기판(101)과 후에 형성하는 적층체(103)와의 절연성을 확보할 수 있다면 절연층(102)을 형성하지 않는 구성으로 할 수도 있다.
[1-1-3. 적층체]
적층체(103)는 산화물층(103a)과, 산화물층(103a) 위에 형성된 산화물 반도체층(103b)과, 산화물 반도체층(103b) 위에 형성된 산화물층(103c)을 가진다. 또, 산화물층(103a) 및 산화물층(103c)은 절연성을 나타내는 산화물층이어도 좋고, 반도체 특성을 나타내는 산화물(산화물 반도체)층이어도 좋다.
산화물층(103a), 산화물 반도체층(103b), 및 산화물층(103c)은 In 혹은 Ga의 한쪽, 또는 양쪽 모두를 포함한다. 대표적으로는, In-Ga 산화물(In와 Ga를 포함한 산화물), In-Zn 산화물(In와 Zn을 포함한 산화물), In-M-Zn 산화물(In와 원소 M와 Zn을 포함한 산화물. 원소 M은, Al, Ti, Ga, Y, Zr, La, Ce, Nd 또는 Hf로부터 선택된 1종류 이상의 원소)이 있다.
또, 산화물 반도체층(103b)에 접하는 산화물층(103a), 및 산화물층(103c)은 산화물 반도체층(103b)을 구성하는 금속 원소 중, 1종류 이상의 같은 금속 원소를 포함한 재료에 의해 형성되는 것이 바람직하다. 이와 같은 재료를 이용하면, 산화물층(103a) 및 산화물층(103c)과, 산화물 반도체층(103b)의 계면에 계면 준위를 생기기 어렵게 할 수 있다. 따라서, 계면에서의 캐리어의 산란이나 포획이 생기기 어렵고, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능해진다. 또, 트랜지스터의 문턱 전압의 편차를 저감하는 것이 가능해진다.
산화물층(103a), 산화물 반도체층(103b), 및 산화물층(103c)의 형성을, 도중에 대기에 노출하지 않고, 불활성 가스 분위기, 산화성 가스 분위기, 또는 감압하에 유지하고, 연속하여 행하는 것에 의해, 산화물층(103a) 및 산화물층(103c)과 산화물 반도체층(103b)과의 계면 준위를 더 생기기 어렵게 할 수 있다.
산화물층(103a)의 두께는 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다. 또, 산화물 반도체층(103b)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하로 한다. 또한, 산화물층(103c)의 두께는 3nm 이상 50nm 이하, 바람직하게는 3nm 이상 20nm 이하로 한다.
또한, 본 실시형태에 나타내는 트랜지스터(100)는 소스 전극(104a) 및 드레인 전극(104b)이 산화물층(103c)과 접하는 구성을 가진다. 소스 전극(104a) 및 드레인 전극(104b)과 산화물 반도체층(103b)의 접속 저항을 저하시키기 위해, 산화물층(103c)은 되도록 얇게 형성하는 것이 바람직하다.
따라서, 산화물층(103a)의 두께는 산화물층(103c)보다 큰 것이 바람직하다. 바꿔 말하면, 산화물층(103c)의 두께는 산화물층(103a)보다 작은 것이 바람직하다.
또, 산화물 반도체층(103b)이 In-M-Zn 산화물이고, 산화물층(103a)도 In-M-Zn 산화물일 때, 산화물층(103a)을 In：M：Zn=x1：y1：z1[원자수비], 산화물 반도체층(103b)을 In：M：Zn=x2：y2：z2[원자수비]로 하면, y1/x1가 y2/x2보다 커지는 산화물층(103a) 및 산화물 반도체층(103b)을 선택한다. 또한, 원소 M은 In보다 산소와의 결합력이 강한 금속 원소이며, 예를 들면 Al, Ti, Ga, Y, Zr, Sn, La, Ce, Nd 또는 Hf 등을 들 수 있다. 바람직하게는, y1/x1가 y2/x2보다 1.5배 이상 커지는 산화물층(103a) 및 산화물 반도체층(103b)을 선택한다. 더 바람직하게는, y1/x1가 y2/x2보다 2배 이상 커지는 산화물층(103a) 및 산화물 반도체층(103b)을 선택한다. 더 바람직하게는, y1/x1가 y2/x2보다 3배 이상 커지는 산화물층(103a) 및 산화물 반도체층(103b)을 선택한다. 이 때, 산화물 반도체층(103b)에 있어서, y1가 x1 이상이면 트랜지스터에 안정된 전기 특성을 부여할 수 있기 때문에 바람직하다. 단, y1가 x1의 3배 이상이 되면, 트랜지스터의 전계 효과 이동도가 저하되기 때문에, y1는 x1의 3배 미만이면 바람직하다. 산화물층(103a)을 상기 구성으로 하는 것에 의해, 산화물층(103a)을 산화물 반도체층(103b)보다 산소 결손이 생기기 어려운 층으로 할 수 있다.
또, 산화물 반도체층(103b)이 In-M-Zn 산화물이며, 산화물층(103c)도 In-M-Zn 산화물일 때, 산화물 반도체층(103b)을 In：M：Zn=x2：y2：z2[원자수비], 산화물층(103c)을 In：M：Zn=x3：y3：z3[원자수비]로 하면, y3/x3가 y2/x2보다 커지는 산화물 반도체층(103b) 및 산화물층(103c)을 선택한다. 또한, 원소 M은 In보다 산소와의 결합력이 강한 금속 원소이며, 예를 들면 Al, Ti, Ga, Y, Zr, Sn, La, Ce, Nd 또는 Hf 등을 들 수 있다. 바람직하게는, y3/x3가 y2/x2보다 1.5배 이상 커지는 산화물 반도체층(103b) 및 산화물층(103c)을 선택한다. 더 바람직하게는, y3/x3가 y2/x2보다 2배 이상 커지는 산화물 반도체층(103b) 및 산화물층(103c)을 선택한다. 더 바람직하게는 y3/x3가 y2/x2보다 3배 이상 커지는 산화물 반도체층(103b) 및 산화물층(103c)을 선택한다. 이 때, 산화물 반도체층(103b)에 있어서, y2가 x2 이상이면 트랜지스터에 안정된 전기 특성을 부여할 수 있기 때문에 바람직하다. 단, y2가 x2의 3배 이상이 되면, 트랜지스터의 전계 효과 이동도가 저하하기 때문에, y2는 x2의 3배 미만이면 바람직하다. 산화물층(103c)을 상기 구성과 하는 것에 의해, 산화물층(103c)을 산화물 반도체층(103b)보다 산소 결손이 생기기 어려운 층으로 할 수 있다.
또한, 산화물층(103a)이 In-M-Zn 산화물일 때, In와 M의 원자수 비율은 바람직하게는 In이 50atomic% 미만, M이 50atomic% 이상, 더 바람직하게는 In이 25atomic% 미만, M이 75atomic% 이상으로 한다. 또, 산화물 반도체층(103b)이 In-M-Zn 산화물일 때, In와 M의 원자수비율은 바람직하게는 In이 25atomic% 이상, M이 75atomic% 미만, 더 바람직하게는 In이 34atomic% 이상, M이 66atomic% 미만으로 한다. 또, 산화물층(103c)이 In-M-Zn 산화물일 때, In와 M의 원자수비율은 바람직하게는 In이 50atomic% 미만, M이 50atomic% 이상, 더 바람직하게는 In이 25atomic% 미만, M이 75atomic% 이상으로 한다.
예를 들면, In 또는 Ga를 포함한 산화물층(103a) 및 산화물층(103c)으로서 In：Ga=1：9, 또는 7：93등의 원자수비의 타겟을 이용하여 형성한 In-Ga 산화물이나, In：Ga：Zn=1：3：2, 1：6：4, 또는 1：9：6등의 원자수비의 타겟을 이용하여 형성한 In-Ga-Zn 산화물을 이용할 수 있다. 산화물 반도체층(103b)으로서 In：Ga：Zn=1：1：1 또는 3：1：2의 원자수비의 타겟을 이용하여 형성한 In-Ga-Zn 산화물을 이용할 수 있다. 또한, 산화물층(103a), 산화물층(103c), 및 산화물 반도체층(103b)의 원자수비는 각각, 오차로서 상기한 원자수비의 ±20%의 변동을 포함한다.
적층체(103)를 이용한 트랜지스터에 안정된 전기 특성을 부여하기 위해서는, 산화물 반도체층(103b) 중의 산소 결손 및 불순물 농도를 저감하고, 산화물 반도체층(103b)을 진성 또는 실질적으로 진성이라고 볼 수 있는 반도체층으로 하는 것이 바람직하다. 또, 산화물 반도체층(103b) 중의 채널 형성 영역이 진성 또는 실질적으로 진성이라고 볼 수 있는 반도체층으로 하는 것이 바람직하다. 구체적으로는 산화물 반도체층(103b)의 캐리어 밀도를 1×1017/cm3 미만, 1×1015/cm3 미만, 또는 1×1013/cm3 미만으로 한다.
또, 산화물 반도체층(103b)에 있어서 수소, 질소, 탄소, 실리콘, 및 주성분 이외의 금속 원소는 불순물이 된다. 산화물 반도체층(103b) 중의 불순물 농도를 저감하기 위해서는, 근접하는 산화물층(103a) 중 및 산화물층(103c) 중의 불순물 농도도 산화물 반도체층(103b)과 동일한 정도까지 저감하는 것이 바람직하다.
특히, 산화물 반도체층(103b)에 실리콘이 높은 농도로 포함됨으로써, 산화물 반도체층(103b)에 실리콘에 기인하는 불순물 준위가 형성된다. 이 불순물 준위는 트랩이 되고, 트랜지스터의 전기 특성을 열화시키는 경우가 있다. 트랜지스터의 전기 특성의 열화를 작게 하기 위해서는 산화물 반도체층(103b)의 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 하면 좋다. 또, 산화물층(103a)과 산화물 반도체층(103b)과의 계면, 및 산화물 반도체층(103b)과 산화물층(103c)과의 계면의 실리콘 농도에 대해서도, 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 한다.
또, 산화물 반도체층(103b) 안으로 수소 및 질소는 도너 준위를 형성하여 캐리어 밀도를 증대시킨다. 산화물 반도체층(103b)을 진성 또는 실질적으로 진성으로 하기 위해서는, 산화물 반도체층(103b) 중의 수소 농도는 SIMS에 있어서, 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더 바람직하게는 5×1018atoms/cm3 이하로 한다. 또, 질소 농도는 SIMS에 있어서, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체층(103b)에 실리콘 및 탄소가 높은 농도로 포함되는 것에 의해 산화물 반도체층(103b)의 결정성을 저하시키는 경우가 있다. 산화물 반도체층(103b)의 결정성을 저하시키지 않기 위해서는, 산화물 반도체층(103b)의 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 하면 좋다. 또, 산화물 반도체층(103b)의 결정성을 저하시키지 않기 위해서는, 산화물 반도체층(103b)의 탄소 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 하면 좋다.
여기에서, 산화물 반도체막의 구조에 대하여 설명한다.
산화물 반도체막은 단결정 산화물 반도체막과 비단결정 산화물 반도체막으로 대별된다. 비단결정 산화물 반도체막이란, 비정질 산화물 반도체막, 미결정 산화물 반도체막, 다결정 산화물 반도체막, CAAC-OS(C Axis Aligned CrystallineOxide Semiconductor)막 등을 말한다.
비정질 산화물 반도체막은 막중에 있어서의 원자 배열이 불규칙하고, 결정 성분을 갖지 않는 산화물 반도체막이다. 미소 영역에 있어서도 결정부를 가지지 않고, 막전체가 완전한 비정질 구조의 산화물 반도체막이 전형이다.
미결정 산화물 반도체막은 예를 들면, 1nm 이상 10nm 미만의 크기의 미결정(나노 결정이라고도 함)을 포함한다. 따라서, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 원자 배열의 규칙성이 높다. 따라서, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징이 있다.
CAAC-OS막은 복수의 결정부를 가지는 산화물 반도체막 중 하나이며, 대부분의 결정부는 한 변이 100nm 미만의 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10nm 미만, 5nm 미만 또는 3nm 미만의 입방체 내에 들어가는 크기의 경우도 포함된다. CAAC-OS막은 미결정 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징이 있다. 이하, CAAC-OS막에 대하여 상세한 설명을 한다.
CAAC-OS막을 투과형 전자현미경(TEM：Transmission Electron Microscope)에 의해 관찰하면, 결정부들의 명확한 경계, 즉 결정립계(그레인 바운더리(grain boundary)라고도 함)를 확인할 수 없다. 따라서, CAAC-OS막은 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을 시료면과 대략 평행한 방향으로부터 TEM으로 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층 형상으로 배열하고 있는 것을 확인할 수 있다. 금속 원자의 각층은 CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열한다.
한편, CAAC-OS막을 시료면과 대략 수직인 방향으로부터 TEM으로 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각 형상 또는 육각 형상으로 배열하고 있는 것을 확인할 수 있다. 하지만, 다른 결정부간에서 금속 원자의 배열에 규칙성은 볼 수 없다.
단면 TEM 관찰 및 평면 TEM 관찰에 의해, CAAC-OS막의 결정부는 배향성을 가지고 있는 것을 알 수 있다.
CAAC-OS막에 대하여 X선 회절(XRD：X-Ray Diffraction) 장치를 이용하여 구조 해석을 행하면 예를 들면 InGaZnO4의 결정을 가지는 CAAC-OS막의 out-of-plane법에 의한 해석으로는, 회절각(2θ)이 31°근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 가지고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
한쪽, CAAC-OS막에 대하여 c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석으로는, 2θ가 56°근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막이라면, 2θ를 56°근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로서 시료를 회전시키면서 분석(φ스캔)을 행하면 (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 이것에 대하여 CAAC-OS막의 경우는 2θ를 56°근방에 고정하여 φ스캔한 경우에도, 명료한 피크가 나타나지 않는다.
이상으로부터, CAAC-OS막에서는 다른 결정부간에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 가지고, 또 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 상기 단면 TEM 관찰로 확인된 층 형상으로 배열한 금속 원자의 각층은 결정의 ab면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 성막했을 때, 또는 가열 처리 등의 결정화 처리를 행했을 때에 형성된다. 상기한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들면, CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터와 평행이 되지 않는 경우도 있다.
또, CAAC-OS막 중의 결정화도가 균일하지 않아도 좋다. 예를 들면, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은, 피형성면 근방의 영역보다 결정화도가 높아지는 경우가 있다. 또, CAAC-OS막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화하고, 부분적으로 결정화도가 다른 영역이 형성되는 경우도 있다.
또한, InGaZnO4의 결정을 가지는 CAAC-OS막의 out-of-plane법에 의한 해석으로는, 2θ가 31°근방의 피크 외에, 2θ가 36°근방에도 피크가 나타나는 경우가 있다. 2θ가 36°근방의 피크는 CAAC-OS막 중의 일부에 c축 배향성을 갖지 않는 결정이 포함되는 것을 나타내고 있다. CAAC-OS막은 2θ가 31°근방에 피크를 나타내고, 2θ가 36°근방에 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS막을 이용한 트랜지스터는 가시광선이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 이 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체막은 예를 들면, 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중, 2종 이상을 가지는 적층막이어도 좋다.
다음에, 적층체(103)에 포함되는 산화물층(103a), 산화물 반도체층(103b), 및 산화물층(103c)의 결정성에 대하여 설명한다.
적층체(103)에 있어서, 산화물층(103a), 산화물 반도체층(103b), 및 산화물층(103c)은, 비정질 또는 결정질 중 어느 쪽을 가지고 있어도 좋다. 여기에서, 결정질이란 미결정, 다결정, 단결정 등을 말한다.
적층체(103)에 있어서, 적어도 산화물 반도체층(103b)은 결정질인 것이 바람직하다. 특히, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)이면 바람직하다.
산화물 반도체층(103b)을 CAAC-OS로 하기 위해서는, 산화물 반도체층(103b)이 형성되는 표면이 비정질이면 바람직하다. 산화물 반도체층(103b)이 형성되는 표면이 결정질이면, 산화물 반도체층(103b)의 결정성이 흐트러지기 쉽고, CAAC-OS가 형성되기 어렵다.
또, 산화물 반도체층(103b)이 형성되는 표면은 CAAC-OS와 같은 결정질을 가지고 있어도 좋다. 산화물 반도체층(103b)이 형성되는 표면이 CAAC-OS와 같은 결정질을 가지고 있는 경우는 산화물 반도체층(103b)도 CAAC-OS가 되기 쉽다.
따라서, 산화물 반도체층(103b)을 CAAC-OS로 하기 위해서는 하지인 산화물층(103a)이 비정질이거나, CAAC-OS와 같은 결정질이면 바람직하다.
또, 산화물 반도체층(103b)이 CAAC-OS일 때, 산화물 반도체층(103b) 위에 형성되는 산화물층(103c)은 CAAC-OS와 같은 결정질이 되기 쉽다. 단, 산화물층(103c)은 결정질로 한정되지 않고, 비정질이어도 상관없다.
적층체(103)를 이용한 트랜지스터에 있어서, 산화물 반도체층(103b)은 채널이 형성되는 층이기 때문에, 산화물 반도체층(103b)이 높은 결정성을 가지면, 트랜지스터에 안정된 전기 특성을 부여할 수 있기 때문에 바람직하다.
[1-1-4. 소스 전극·드레인 전극]
소스 전극(104a) 및 드레인 전극(104b)은 적층체(103)의 일부에 접하여 적층체(103) 위에 형성된다. 소스 전극(104a) 및 드레인 전극(104b)을 형성하기 위한 도전성 재료로서는 알루미늄, 크롬, 구리, 은, 금, 백금, 탄탈, 니켈, 티탄, 몰리브덴, 텅스텐, 하프늄(Hf), 바나듐(V), 니오브(Nb), 망간, 마그네슘, 지르코늄, 베릴륨 등으로부터 선택된 금속 원소, 상기한 금속 원소를 성분으로 하는 합금, 또는 상기한 금속 원소를 조합한 합금 등을 이용할 수 있다. 또, 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는 반도체, 니켈 실리사이드 등의 실리사이드를 이용해도 좋다. 도전층의 형성 방법은 특별히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀 코팅법 등의 각종 형성 방법을 이용할 수 있다.
또, 소스 전극(104a) 및 드레인 전극(104b)은 인듐 주석 산화물(이하, 「ITO」라고도 함), 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티탄을 포함한 인듐 산화물, 산화 티탄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 산소를 포함한 도전성 재료를 적용할 수도 있다. 또, 상기 산소를 포함한 도전성 재료와 상기 금속 원소를 포함한 재료의 적층 구조로 할 수도 있다.
소스 전극(104a) 및 드레인 전극(104b)은 단층 구조로 해도, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 실리콘을 포함한 알루미늄층의 단층 구조, 알루미늄층 위에 티탄층을 적층하는 2층 구조, 질화 티탄층 위에 티탄층을 적층하는 2층 구조, 질화 티탄층 위에 텅스텐층을 적층하는 2층 구조, 질화 탄탈층 위에 텅스텐층을 적층하는 2층 구조, 티탄층과 그 티탄층 위에 알루미늄층을 적층하고, 그 위에 더 티탄층을 형성하는 3층 구조 등이 있다. 또, 알루미늄에 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소의 층, 또는 복수 조합한 합금층, 혹은 질화물층을 이용해도 좋다.
또, 소스 전극(104a) 및 드레인 전극(104b) 중 적어도 적층체(103)와 접하는 부분에 적층체(103)의 일부로부터 산소를 빼앗아 산소 결손을 발생시킬 수 있는 재료를 이용하는 것이 바람직하다. 적층체(103) 중의 산소 결손이 발생한 영역은 캐리어 농도가 증가하고, 이 영역은 n형화되어 n형 영역(n＋층)이 된다. 따라서, 이 영역은 소스 영역(109a) 및 드레인 영역(109b)으로서 작용시킬 수 있다. 적층체(103)로부터 산소를 빼앗아 산소 결손을 발생시킬 수 있는 재료의 일례로서 텅스텐, 티탄 등을 들 수 있다.
또, 적층체(103)를 구성하는 재료나 두께에 따라서는, 적층체(103)의 소스 전극(104a) 및 드레인 전극(104b)과 중첩하는 영역 전체가 소스 영역(109a) 및 드레인 영역(109b)이 되는 경우도 있을 수 있다.
적층체(103)에 소스 영역(109a) 및 드레인 영역(109b)이 형성되는 것에 의해, 소스 전극(104a) 및 드레인 전극(104b)과 적층체(103)의 접촉 저항을 저감할 수 있다. 따라서, 전계 효과 이동도나, 문턱 전압 등의 트랜지스터의 전기 특성을 양호한 것으로 할 수 있다.
또한, 소스 전극(104a) 및 드레인 전극(104b)의 두께는 10nm 이상 500nm 이하, 바람직하게는 50nm 이상 300nm 이하로 하면 좋다.
[1-1-5. 적층체에 접하는 산화물층, 및 게이트 절연층]
소스 전극(104a), 드레인 전극(104b), 및 적층체(103)의 일부에 접하여 형성되는 산화물층(105)은 적층체(103)와 같은 재료 및 방법으로 형성된다. 특히, 산화물층(105)은 산화물층(103c)과 같은 재료, 또는, 산화물층(103c)을 구성하는 금속 원소 중 1종류 이상의 같은 금속 원소를 포함한 재료에 의해 형성되는 것이 바람직하다. 이와 같은 재료를 이용하면, 산화물층(105)과 산화물층(103c)의 계면에 준위가 존재하지 않거나, 거의 없는 상태로 할 수 있다.
또, 산화물층(105)을 소스 전극(104a) 및 드레인 전극(104b) 위에 형성함으로써 외부로부터 침수한 물 등의 불순물이 적층체(103)에 도달하기 어렵게 할 수 있다. 또, 산화물층(105)을 소스 전극(104a) 및 드레인 전극(104b) 위에 형성함으로써 소스 전극(104a) 및 드레인 전극(104b)을 Cu 등의 확산하기 쉬운 금속 원소를 포함하여 형성해도 이 원소의 확산을 막을 수 있다.
또, 도 1(A) 중의 일점 쇄선 B1-B2로 나타내는 부위에서는, 적층체(103)의 표면 및 측면이 산화물층(105)에 덮여있다(도 1(C) 참조).
절연층(106)은 게이트 절연층으로서 기능한다. 산화물층(105) 위에 형성되는 절연층(106)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄 및 산화 탄탈을 일종 이상 포함한 재료를 단층 또는 적층하여 형성한다. 절연층(106)의 두께는 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 한다. 절연층(106)은 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법을 이용하여 형성할 수 있다.
절연층(106)은 예를 들면, 1번째 층을 질화 실리콘층으로 하고, 2번째 층을 산화 실리콘층으로 한 다층막으로 해도 좋다. 이 경우, 산화 실리콘층은 산화 질화 실리콘층이어도 상관없다. 또, 질화 실리콘층은 질화 산화 실리콘층이어도 상관없다. 산화 실리콘층은 결함 밀도가 작은 산화 실리콘층을 이용하면 바람직하다. 구체적으로는, 전자 스핀 공명(ESR：Electron Spin Resonance)에서 g값이 2.001의 신호에 유래하는 스핀의 스핀 밀도가 3×1017spins/cm3 이하, 바람직하게는 5×1016spins/cm3 이하인 산화 실리콘층을 이용한다. 또, 산화 실리콘층은 과잉 산소를 포함한 산화 실리콘층을 이용하면 바람직하다. 질화 실리콘층은 수소 및 암모니아의 방출량이 적은 질화 실리콘층을 이용한다. 수소, 암모니아의 방출량은 TDS 분석으로 측정하면 좋다.
또한, 게이트 절연층을 얇게 하면, 터널 효과 등에 기인하는 게이트 리크가 문제가 되는 경우가 있다. 게이트 리크의 문제를 해소하기 위해, 게이트 절연층에 상기한 high-k 재료를 이용하면 좋다. high-k 재료를 게이트 절연층에 이용함으로써, 전기적 특성을 확보하면서 게이트 리크를 억제하기 위해 막두께를 크게 하는 것이 가능하게 된다. 또한, high-k 재료를 포함하는 층과 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄 등의 어느 것을 포함하는 층과의 적층 구조로 해도 좋다.
또한, 산화물층(105)도 게이트 절연층의 일부라고 볼 수도 있다. 또, 산화물층(105)과 절연층(106)을 적층함으로써, 소스 전극(104a) 및 드레인 전극(104b)과 게이트 전극(107) 간의 절연 내전압을 향상시킬 수 있다. 따라서, 신뢰성이 좋은 반도체 장치를 실현할 수 있다.
[1-1-6. 게이트 전극]
게이트 전극(107)을 형성하기 위한 도전성 재료로서는 알루미늄, 크롬, 구리, 은, 금, 백금, 탄탈, 니켈, 티탄, 몰리브덴, 텅스텐, 하프늄(Hf), 바나듐(V), 니오브(Nb), 망간, 마그네슘, 지르코늄, 베릴륨 등으로부터 선택된 금속 원소, 상기한 금속 원소를 성분으로 하는 합금, 또는 상기 금속 원소를 조합한 합금 등을 이용할 수 있다. 또, 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는 반도체, 니켈 실리사이드　등의 실리사이드를 이용해도 좋다. 도전층의 형성 방법은 특별히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀 코팅법 등의 각종 형성 방법을 이용할 수 있다.
또, 게이트 전극(107)은 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티탄을 포함한 인듐 산화물, 산화 티탄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 산소를 포함한 도전성 재료를 적용할 수도 있다. 또, 상기 산소를 포함한 도전성 재료와, 상기 금속 원소를 포함한 재료의 적층 구조로 할 수도 있다.
게이트 전극(107)은 단층 구조로 해도, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 실리콘을 포함한 알루미늄층의 단층 구조, 알루미늄층 위에 티탄층을 적층하는 2층 구조, 질화 티탄층 위에 티탄층을 적층하는 2층 구조, 질화 티탄층 위에 텅스텐층을 적층하는 2층 구조, 질화 탄탈층 위에 텅스텐층을 적층하는 2층 구조, 티탄층과 그 티탄층 위에 알루미늄층을 적층하고, 그 위에 더 티탄층을 형성하는 3층 구조 등이 있다. 또, 알루미늄에 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소의 층, 또는 복수 조합한 합금층, 혹은 질화물층을 이용해도 좋다.
또, 게이트 전극(107)과 절연층(106) 사이에 In-Ga-Zn계 산질화물 반도체층, In-Sn계 산질화물 반도체층, In-Ga계 산질화물 반도체층, In-Zn계 산질화물 반도체층, Sn계 산질화물 반도체층, In계 산질화물 반도체층, 금속 질화물(InN, ZnN 등)층 등을 형성해도 좋다. 이것들은 5eV 이상의 일함수를 가지고, 산화물 반도체의 전자 친화력보다 큰 값을 가지기 때문에, 채널이 형성되는 반도체층에 산화물 반도체를 이용한 트랜지스터의 문턱 전압을 정(正)의 전압의 방향으로 변동시킬 수 있고, 소위 노멀리 오프(normally-off) 특성의 스위칭 소자를 실현할 수 있다. 예를 들면, 게이트 전극(107)과 절연층(106) 사이에, In-Ga-Zn계 산질화물 반도체층을 형성하는 경우, 적어도 산화물 반도체층(103b)보다 높은 질소 농도, 구체적으로는 7원자% 이상의 In-Ga-Zn계 산질화물 반도체층을 형성한다.
또한, 게이트 전극(107)의 두께는 10nm 이상 500nm 이하, 바람직하게는 50nm 이상 300nm 이하로 하면 좋다.
[1-1-7. 보호 절연층]
절연층(108)은 보호 절연층으로서 기능하고, 외부로부터의 불순물 원소의 확산을 방지 또는 저감할 수 있다. 절연층(108)은 절연층(102)과 같은 재료 및 방법으로 형성할 수 있다. 절연층(108)은 예를 들면, 1번째 층을 산화 실리콘층으로 하고, 2번째 층을 질화 실리콘층으로 한 다층막으로 해도 좋다. 산화 실리콘층은 과잉 산소를 포함한 산화 실리콘층으로 해도 좋다.
절연층(102), 절연층(106), 및 절연층(108) 중 적어도 어느 하나가 과잉 산소를 포함한 절연층을 포함한 경우, 과잉 산소에 의해 산화물 반도체층(103b)의 산소 결손을 저감할 수 있다.
또한, 절연층(108)의 두께는 10nm 이상 300nm 이하, 바람직하게는 30nm 이상 200nm 이하로 하면 좋다.
[1-2. 반도체 장치의 제작 방법예]
반도체 장치의 제작 방법의 일례로서 도 2에 도시하는 단면도를 이용하여 트랜지스터(100)의 제작 방법의 일례를 설명한다.
[1-2-1. 하지층의 형성]
기판(101) 위에 하지층으로서 기능하는 절연층(102)을 형성한다. 여기에서는, 기판(101)으로서 유리 기판을 이용한다. 다음에, 절연층(102)을 질화 실리콘층과 제 1 산화 실리콘층과 제 2 산화 실리콘층의 적층 구조로 하는 경우에 대하여 예시한다.
우선, 기판(101) 위에 질화 실리콘층을 형성한다. 질화 실리콘층은 CVD법의 일종인 플라즈마 CVD법에 의해 형성하는 것이 바람직하다. 구체적으로는, 기판 온도를 180℃ 이상 400℃ 이하, 바람직하게는 200℃ 이상 370℃ 이하로 하고, 실리콘을 포함한 퇴적성 가스, 질소 가스 및 암모니아 가스를 이용하여 압력 20Pa 이상 250Pa 이하, 바람직하게는 40Pa 이상 200Pa 이하로 하여 고주파 전력을 공급함으로써 성막하면 좋다.
또한, 질소 가스는 암모니아 가스의 유량의 5배 이상 50배 이하, 바람직하게는 10배 이상 50배 이하로 한다. 또한, 암모니아 가스를 이용함으로써, 실리콘을 포함한 퇴적성 가스 및 질소 가스의 분해를 촉진시킬 수 있고, 이것은, 암모니아 가스가 플라즈마 에너지 및 열에너지에 의해 해리하고, 해리함으로써 발생하는 에너지가 실리콘을 포함한 퇴적성 가스의 결합, 및 질소 가스의 결합의 분해에 기여하기 때문이다.
따라서, 상기한 방법에 의해, 수소 가스 및 암모니아 가스의 방출량이 적은 질화 실리콘층을 성막할 수 있다. 또, 수소의 함유량이 적기 때문에 치밀해지고, 수소, 물 및 산소를 투과하지 않거나, 또는 거의 투과하지 않는 질화 실리콘층을 형성할 수 있다.
다음에, 제 1 산화 실리콘층을 형성한다. 제 1 산화 실리콘층은 플라즈마 CVD법에 의해 형성하는 것이 바람직하다. 구체적으로는, 기판 온도를 160℃ 이상 350℃ 이하, 바람직하게는 180℃ 이상 260℃ 이하로 하고, 실리콘을 포함한 퇴적성 가스 및 산화성 가스를 이용하여 압력 100Pa 이상 250Pa 이하, 바람직하게는 100Pa 이상 200Pa 이하로서 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급함으로써 성막한다.
상기한 방법에 의하면, 플라즈마 중에서의 가스의 분해 효율이 높아지고, 산소 라디칼이 증가하여 가스의 산화가 진행되기 때문에 과잉 산소를 포함한 제 1 산화 실리콘층을 성막할 수 있다.
이어서, 제 2 산화 실리콘층을 형성한다. 제 2 산화 실리콘층은 플라즈마 CVD법에 의해 형성하는 것이 바람직하다. 구체적으로는 기판 온도를 180℃ 이상 400℃ 이하, 바람직하게는 200℃ 이상 370℃ 이하로 하여, 실리콘을 포함한 퇴적성 가스 및 산화성 가스를 이용하여 압력 20Pa 이상 250Pa 이하, 바람직하게는 40Pa 이상 200Pa 이하로서 전극에 고주파 전력을 공급함으로써 형성한다. 또한, 실리콘을 포함한 퇴적성 가스의 대표예로서는, 실란, 다이실란, 트라이실란, 플루오르화 실란 등이 있다. 산화성 가스로서는 산소, 오존, 아산화 질소, 이산화 질소 등이 있다.
또한, 실리콘을 포함한 퇴적성 가스에 대한 산화성 가스의 유량을 100배 이상으로 함으로써, 제 2 산화 실리콘층 중의 수소 함유량을 저감하고, 또한 댕글링 본드를 저감할 수 있다.
이상과 같이하여, 제 1 산화 실리콘층보다 결함 밀도가 작은 제 2 산화 실리콘층을 성막한다. 즉, 제 2 산화 실리콘층은 ESR에서 g값이 2.001의 신호에 유래하는 스핀의 밀도가 3×1017spins/cm3 이하, 또는 5×1016spins/cm3 이하로 할 수 있다.
또, 질화 실리콘층 형성 후에 질화 실리콘층에 산소를 첨가하는 처리를 행해도 좋다. 또, 제 1 산화 실리콘층 후에 제 1 산화 실리콘층에 산소를 첨가하는 처리를 행해도 좋다. 또, 제 2 산화 실리콘층 후에 제 2 산화 실리콘층에 산소를 첨가하는 처리를 행해도 좋다. 산소를 첨가하는 처리는 이온 도핑 장치 또는 플라즈마 처리 장치를 이용하여 행할 수 있다. 또, 이온 도핑 장치로서 질량 분리 기능을 가지는 이온 도핑 장치를 이용해도 좋다. 산소를 첨가하기 위한 가스로서는, 16O2 혹은 18O2등의 산소 가스, 아산화 질소 가스 또는 오존 가스 등을 이용할 수 있다.
[1-2-2. 적층체의 형성]
다음에, 절연층(102) 위에 산화물층(103a), 산화물 반도체층(103b), 산화물층(103c)을 포함한 적층체(103)를 형성한다. 적층체(103)는 스퍼터링법, 도포법, 펄스 레이저 퇴적법, 레이저 어블레이션법 등을 이용하여 형성할 수 있다.
스퍼터링법으로 In 혹은 Ga를 포함한 산화물층(103a), 산화물 반도체층(103b), 산화물층(103c)을 형성하는 경우, 플라즈마를 발생시키기 위한 전원 장치는 RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 이용할 수 있다.
스퍼터링 가스는 희가스(대표적으로는 아르곤), 산소, 희가스 및 산소의 혼합 가스를 적절히 이용한다. 또한, 희가스 및 산소의 혼합 가스의 경우, 희가스에 대해서 산소의 가스비를 높이는 것이 바람직하다. 스퍼터링 가스는 불순물 농도가 적은 가스를 이용한다. 구체적으로는 노점(露店)이 -40℃ 이하, 바람직하게는 -60℃ 이하인 스퍼터링 가스를 이용한다.
또, 타겟은 형성하는 산화물층(103a), 산화물 반도체층(103b), 산화물층(103c)의 조성에 맞추어 적절히 선택하면 좋다.
또한, 적층체(103)의 형성을 기판 온도를 100℃ 이상 500℃ 이하, 더욱 바람직하게는 170℃ 이상 350℃ 이하로 가열하면서 행해도 좋다.
본 실시형태에서는 스퍼터링법에 의해 산화물층(103a), 결정질을 가지는 산화물 반도체층(103b), 산화물층(103c)을 형성한다. 우선, 절연층(102) 위에 산화물층(103a)으로서 In：Ga：Zn=1：3：2의 원자수비의 타겟을 이용하여 형성한 In-Ga-Zn 산화물을 20nm의 두께로 형성한다. 다음에, 산화물층(103a) 위에 산화물 반도체층(103b)으로서 In：Ga：Zn=1：1：1의 원자수비의 타겟을 이용하여 형성한 In-Ga-Zn 산화물을 15nm의 두께로 형성한다. 다음에, 산화물 반도체층(103b) 위에 산화물층(103c)으로서 In：Ga：Zn=1：3：2의 원자수비의 타겟을 이용하여 형성한 In-Ga-Zn 산화물을 5nm의 두께로 형성한다.
또, 결정질을 가지는 산화물 반도체층(103b)은 CAAC-OS로 하는 것이 바람직하다. CAAC-OS의 형성 방법으로서 4개의 방법을 예시한다.
제 1 방법은 성막 온도를 100℃ 이상 500℃ 이하로 하여 산화물 반도체를 형성함으로써, 산화물 반도체에 포함되는 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 구비된 결정부를 형성하는 방법이다.
제 2 방법은 산화물 반도체를 얇게 형성한 후, 200℃ 이상 700℃ 이하의 가열 처리를 행함으로써 산화물 반도체에 포함되는 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 구비된 결정부를 형성하는 방법이다.
제 3 방법은 1번째 층의 산화물 반도체막을 얇게 형성한 후, 200℃ 이상 700℃ 이하의 가열 처리를 행하고, 2번째 층에 산화물 반도체의 형성을 더 행함으로써 산화물 반도체에 포함되는 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 구비된 결정부를 형성하는 방법이다.
제 4 방법은 높은 배향성을 가지는 다결정 산화물 반도체를 포함한 타겟을 이용하고, 산화물 반도체에 포함되는 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 구비된 결정부를 형성하는 방법이다.
여기에서 제 4 방법에 의한 CAAC-OS의 결정 성장의 모델에 대하여 도 4 내지 도 6을 이용하여 설명한다.
도 4(A)는 높은 배향성을 가지는 다결정 산화물 반도체를 포함한 타겟(1000)에 이온(1001)이 충돌하여 결정성을 가지는 스퍼터링 입자(1002)가 박리하는 양태를 도시한 모식도이다. 결정립은 타겟(1000)의 표면과 평행한 벽개면을 가진다. 또, 결정립은 원자간의 결합이 약한 부분을 가진다. 결정립에 이온(1001)이 충돌했을 때에, 원자간의 결합이 약한 부분의 원자간 결합이 끊어진다. 따라서, 스퍼터링 입자(1002)는 벽개면 및 원자간의 결합이 약한 부분에 의해 절단되고, 평판 모양(또는 펠릿 형상)으로 박리한다. 예를 들면, 스퍼터링 입자(1002)의 c축 방향은 스퍼터링 입자(1002)의 평면에 수직인 방향이다(도 4(B) 참조). 타겟(1000)에 포함되는 산화물 반도체의 결정립경은 평면의 원 상당 직경으로 1μm 이하가 바람직하다. 또한, 스퍼터링 입자(1002)가 가지는 평면의 원 상당 직경은 결정립의 평균 입경의 1/3000 이상 1/20 이하, 바람직하게는 1/1000 이상 1/30 이하이다. 또한, 면의 원 상당 직경이란 면의 면적과 동일한 정(正)원의 직경을 말한다.
또는, 결정립의 일부가 벽개면으로부터 입자로서 박리하여, 플라즈마(1005)에 노출됨으로써 원자 간의 결합이 약한 부분부터 결합이 끊어져 복수의 스퍼터링 입자(1002)가 생성된다.
이온(1001)으로서 산소의 양이온을 이용함으로써, 형성시의 플라즈마 대미지를 경감할 수 있다. 따라서, 이온(1001)이 타겟(1000)의 표면에 충돌했을 때에 타겟(1000)의 결정성이 저하되는 것, 또는 비정질화하는 것을 억제할 수 있다.
여기에서, 높은 배향성을 가지는 다결정 산화물 반도체를 포함한 타겟(1000)의 일례로서 도 5(A)에 결정의 a-b면과 평행하게 봤을 때의 In-Ga-Zn 산화물의 결정 구조를 도시한다. 또, 도 5(A)에 있어서 일점 쇄선으로 둘러싼 부분을 확대하여 도 5(B)에 도시한다.
예를 들면, In-Ga-Zn 산화물에 포함되는 결정립에 있어서, 도 5(B)에 도시하는 갈륨 원자 또는/및 아연 원자 및 산소 원자를 가지는 제 1 층과 갈륨 원자 또는/및 아연 원자 및 산소 원자를 가지는 제 2 층 사이의 면이 벽개면이다. 이것은 제 1 층 및 제 2 층이 가지는 마이너스의 전하를 가지는 산소 원자들이 근거리에 있기 때문이다(도 5(B)의 둘레 부분 참조). 이와 같이, 벽개면은 a-b면에 평행한 면이다. 또, 도 5에 도시한 In-Ga-Zn 산화물의 결정은 육방정이기 때문에, 상기한 평판 모양의 결정립은 내각이 120°인 정육각형의 면을 가지는 육각 주상이 되기 쉽다.
스퍼터링 입자(1002)는 플러스로 대전(帶電)시키는 것이 바람직하다. 또한, 스퍼터링 입자(1002)의 각부에 각각 같은 극성의 전하가 있는 경우, 스퍼터링 입자(1002)의 형상이 유지되도록 상호 작용이 일어나기(서로 반발하기) 때문에 바람직하다(도 4(B) 참조). 스퍼터링 입자(1002)는 예를 들면 플러스로 대전하는 것이 고려된다. 스퍼터링 입자(1002)가 플러스로 대전하는 타이밍은 특별히 상관없지만, 구체적으로는 이온(1001)의 충돌시에 전하를 받음으로써 플러스로 대전시키면 좋다. 또는, 플라즈마(1005)가 발생하고 있는 경우, 스퍼터링 입자(1002)를 플라즈마(1005)에 노출함으로써 플러스로 대전시키면 좋다. 또는, 산소의 양이온인 이온(1001)을 스퍼터링 입자(1002)의 측면, 상면 또는 하면에 결합시킴으로써 플러스로 대전시키면 좋다.
이하에 스퍼터링 입자의 피형성면에 퇴적하는 양태를 도 6을 이용하여 설명한다. 또한, 도 6에서는 이미 퇴적된 스퍼터링 입자를 파선으로 나타낸다.
도 6(A)에 비정질막(1004) 위에 스퍼터링 입자(1002)가 퇴적하여 형성된 산화물 반도체층(1003)을 나타낸다. 도 6(A)으로부터 스퍼터링 입자(1002)가 플라즈마(1005)에 노출됨으로써 플러스로 대전하고 있음으로써, 스퍼터링 입자(1002)는 산화물 반도체층(1003)에 있어서, 다른 스퍼터링 입자(1002)의 퇴적하지 않은 영역으로 퇴적해간다. 이것은 스퍼터링 입자(1002)가 플러스로 대전하고 있음으로써, 스퍼터링 입자(1002)끼리가 서로 반발하기 때문이다. 이와 같은 스퍼터링 입자의 퇴적은 절연 표면 위에서도 가능해진다.
도 6(B)은 도 6(A)의 일점 쇄선 Z1-Z2에 대응하는 단면도이다. 산화물 반도체층(1003)은 c축 방향이 평면과 수직인 평판 모양의 스퍼터링 입자(1002)가 정연하게 퇴적하는 것에 의해 형성된다. 따라서, 산화물 반도체층(1003)은 피형성면에 수직인 방향으로 결정의 c축이 구비된 CAAC-OS가 된다. 이상에 나타낸 모델을 취하는 것에 의해, 절연 표면 위, 비정질층 위 또는 비정질 절연층 위에도 결정성 높게 CAAC-OS를 형성할 수 있다.
채널이 형성되는 반도체층에 CAAC-OS를 적용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 채널이 형성되는 반도체층에 CAAC-OS를 적용한 트랜지스터는 양호한 신뢰성을 가진다.
또, CAAC-OS를 형성하기 위해서, 이하의 조건을 적용하는 것이 바람직하다.
성막시의 불순물 혼입을 저감함으로써, 불순물에 의해 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들면, 성막실 내에 존재하는 불순물 농도(수소, 물, 이산화 탄소 및 질소 등)를 저감하면 좋다. 또, 스퍼터링 가스 중의 불순물 농도를 저감하면 좋다. 구체적으로는 노점이 -40℃ 이하, 바람직하게는 -60℃ 이하인 스퍼터링 가스를 이용한다.
또, 성막시의 피성막면의 가열 온도(예를 들면 기판 가열 온도)를 높임으로써, 피성막면에 도달한 후에 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는, 피성막면의 온도를 100℃ 이상 740℃ 이하, 바람직하게는 150℃ 이상 500℃ 이하로 하여 성막한다.
또, 스퍼터링 가스 중의 산소 비율을 높여 전력을 최적화함으로써 성막시의 플라즈마 대미지를 경감하면 바람직하다. 스퍼터링 가스 중의 산소 비율은 30체적% 이상 100체적% 이하로 한다.
스퍼터링용 타겟의 일례로서 In-Ga-Zn계 금속 산화물 타겟에 대하여 이하에 나타낸다.
InOX 분말, GaOY 분말 및 ZnOZ 분말을 소정의 mol수로 혼합하여, 가압 처리 후, 1000℃ 이상 1500℃ 이하의 온도로 가열 처리를 함으로써 다결정인 In-Ga-Zn계 금속 산화물 타겟으로 한다. 또한, 이 가압 처리는 냉각(또는 방랭)하면서 행해도 좋고, 가열하면서 행해도 좋다. 또한, X, Y 및 Z는 임의의 정수이다. 여기에서, 소정의 mol수비는, 예를 들면, InOX 분말, GaOY 분말 및 ZnOZ 분말이, 2：2：1, 8：4：3, 3：1：1, 1：1：1, 4：2：3 또는 3：1：2이다. 또한, 분말의 종류, 및 그 혼합하는 mol수비는 제작하는 스퍼터링용 타겟에 의해 적절히 변경하면 좋다.
또, 스퍼터링법에 의해 성막되는 산화물 반도체층 중에는, 수소 또는 물, 수산기를 포함한 화합물 등이 포함되어 있는 경우가 있다. 수소나 물 등은 도너 준위를 형성하기 쉽기 때문에 산화물 반도체에 있어서는 불순물이다. 따라서, 스퍼터링법을 이용하여, 산화물 반도체층을 성막할 때, 가능한 산화물 반도체층에 포함되는 수소 농도를 저감시키는 것이 바람직하다.
산화물 반도체층의 성막시에, 스퍼터링 장치의 처리실의 리크 레이트를 1×10-10Pa·m3/초 이하로 함으로써, 스퍼터링법에 따르는 성막 도중에서의 산화물 반도체층 중에, 알칼리 금속, 수소화물 등의 불순물의 혼입을 저감할 수 있다. 또, 배기계로서 흡착형의 진공 펌프(예를 들면, 크라이오 펌프 등)를 이용함으로써, 배기계로부터 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기를 포함한 화합물, 또는 수소화물 등의 불순물의 역류를 저감할 수 있다.
또, 타겟의 순도를, 99.99% 이상으로 함으로써, 산화물 반도체층에 혼입하는 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기, 또는 수소화물 등을 저감할 수 있다. 또, 이 타겟을 이용함으로써, 산화물 반도체층 중의 리튬, 나트륨, 칼륨 등의 알칼리 금속의 농도를 저감할 수 있다. 또, 타겟에 포함되는 실리콘의 농도는 1×1018atoms/cm3 이하로 하는 것이 바람직하다.
적층체(103) 중의 수분 또는 수소 등의 불순물을 더 저감(탈수화 또는 탈수소화)하고, 적층체(103)를 고순도화하기 위해, 적층체(103)에 대하여 가열 처리를 행하는 것이 바람직하다. 예를 들면, 감압 분위기하, 질소나 희가스 등의 불활성 분위기하, 산화성 분위기하, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 노점계를 이용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기) 분위기하에서, 적층체(103)에 가열 처리를 가한다. 또한, 산화성 분위기란 산소, 오존 또는 질화 산소 등의 산화성 가스를 10ppm 이상 함유하는 분위기를 말한다. 또, 불활성 분위기란, 상기한 산화성 가스가 10ppm 미만이며, 그 외 질소 또는 희가스로 충전된 분위기를 말한다.
가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하에서 행하면 좋다. 처리 시간은 3분~24시간으로 한다. 24시간을 넘는 가열 처리는 생산성의 저하를 초래하기 때문에 바람직하지 않다.
가열 처리에 이용하는 가열 장치에 특별한 한정은 없고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 구비하고 있어도 좋다. 예를 들면, 전기로나 LRTA(Lamp Rapid Thermal Anneal) 장치, GRTA(Gas Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프등의 램프로부터 발하는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 가열 처리를 행하는 장치이다.
가열 처리를 행하는 것에 의해, 적층체(103)로부터 수소(물, 수산기를 포함한 화합물) 등의 불순물을 방출시킬 수 있다. 이것에 의해 적층체(103) 중의 불순물을 저감하고, 적층체(103)를 고순도화할 수 있다. 또, 특히 적층체(103)로부터 불안정한 캐리어원인 수소를 이탈시킬 수 있기 때문에, 트랜지스터의 문턱 전압이 마이너스 방향으로 변동하는 것을 억제시킬 수 있다. 또한 트랜지스터의 신뢰성을 향상시킬 수 있다.
또, 산화성 가스를 포함한 분위기로 가열 처리를 행하는 것에 의해, 불순물의 방출과 동시에 산화물층(103a), 산화물 반도체층(103b), 및 산화물층(103c)의 산소 결손을 저감할 수 있다. 불활성 가스 분위기에서 가열 처리한 후에, 이탈한 산소를 보충하기 위해서 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 포함한 분위기로 가열 처리를 행해도 좋다.
스퍼터링법에 의해 적층체(103)를 형성한 후, 적층체(103) 위에 레지스트 마스크를 형성하고, 이 레지스트 마스크를 이용하여, 적층체(103)를 원하는 형상으로 에칭하고, 섬 형상의 적층체(103)를 형성한다(도 2(A) 참조). 레지스트 마스크의 형성은 포토리소그래피법, 인쇄법, 잉크젯법 등을 적절히 이용하여 행할 수 있다. 레지스트 마스크를 잉크젯법으로 형성하면 포토 마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
적층체(103)의 에칭은 드라이 에칭법이어도 웨트 에칭법이어도 좋고, 양쪽 모두를 이용해도 좋다. 웨트 에칭법에 의해, 적층체(103)의 에칭을 행하는 경우는 에칭액으로서 인산과 초산과 질산을 혼합한 용액이나, 옥살산을 포함한 용액이나, 인산을 포함한 용액 등을 이용할 수 있다. 또, ITO-07N(간토화학사(KANTO CHEMICAL CO., INC.)제)를 이용해도 좋다.
또, 드라이 에칭법으로 적층체(103)의 에칭을 행하는 경우의 에칭 가스로서 염소(Cl2), 삼염화 붕소(BCl3), 사염화 규소(SiCl4) 혹은 사염화 탄소(CCl4) 등을 대표로 하는 염소계 가스를 이용할 수 있다. 또, 드라이 에칭법으로 적층체(103)의 에칭을 행하는 경우의 플라즈마원으로서 용량 결합형 플라즈마(CCP：Capacitively Coupled Plasma), 유도 결합 플라즈마(ICP：Inductively Coupled Plasma), 전자 사이클로트론 공명(ECR：Electron Cyclotron Resonance) 플라즈마, 헬리콘파 여기 플라즈마(HWP：Helicon Wave Plasma), 마이크로파 여기 표면파 플라즈마(SWP：Surface Wave Plasma) 등을 이용할 수 있다. 특히, ICP, ECR, HWP, 및 SWP는 고밀도의 플라즈마를 생성할 수 있다. 드라이 에칭법으로 행하는 에칭(이하, 「드라이 에칭 처리」라고도 함)은, 원하는 가공 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절하여 행한다.
본 실시형태에서는, 적층체(103)의 에칭을 에칭 가스로서 염소(Cl2)와 삼염화 붕소(BCl3)를 이용한 드라이 에칭 처리에 의해 행한다.
또한, 에칭 조건에 의해서는, 섬 형상으로 가공한 적층체(103)와 중첩하고 있지 않은 영역의 절연층(102)이 에칭되는 경우가 있다. 또, 에칭 처리의 조건에 의해, 섬 형상으로 가공한 적층체(103)의 단부의 단면 형상을 변화시킬 수 있다.
여기에서, 섬 형상으로 가공한 적층체(103)의 단부의 단면 형상의 일례에 대하여 설명해 둔다. 도 3은 섬 형상으로 가공한 적층체(103)의 단부의 단면 형상의 일례를 설명하는 단면도이다.
도 3(A1)에서는 적층체(103)의 측면에 곡면이 부여된 구성예를 나타내고 있다. 도 3(A2)은 도 3(A1) 중의 부위(111)의 확대도이다. 도 3(A1) 및 도 3(A2)에 도시하는 섬 형상으로 가공한 적층체(103)는 측면 부분에 산화물층(103d)이 형성되고, 단부의 단면 형상에서 곡면을 가지고 있다.
산화물층(103d)은 섬 형상의 적층체(103)를 형성하기 위한 에칭을 드라이 에칭법으로 행하여 조건을 최적화함으로써 형성할 수 있다. 드라이 에칭 처리에 의해, 에칭된 산화물층(103a)의 일부를 재부착시켜 산화물층(103d)을 형성한다. 섬 형상의 적층체(103)의 측면에 산화물층(103d)을 형성하는 것에 의해, 측면에 발생하는 국재 준위를 경감할 수 있다. 따라서, 트랜지스터의 전기 특성을 양호한 것으로 할 수 있다.
또, 도 3(B1)에서는 섬 형상의 적층체(103)의 단부에 복수의 테이퍼각이 부여된 구성예를 도시하고 있다. 도 3(B2)은 도 3(B1) 중 부위(112)의 확대도이다.
도 3(B1) 및 도 3(B2)에 도시하는 단면 형상은 섬 형상의 적층체(103)를 형성하기 위한 에칭을 웨트 에칭법으로 행하여, 적층체(103)의 구조에 따른 에칭 조건에 의해 행함으로써 실현할 수 있다.
예를 들면, 인산을 포함한 용액을 이용하여 In-Ga-Zn 산화물의 에칭을 행하면 In-Ga-Zn 산화물의 Ga 함유량이 많을수록 에칭 속도가 빨라진다.
적층체(103)를 구성하는 산화물층(103a) 및 산화물층(103c)이 In：Ga：Zn=1：3：2의 원자수비의 타겟을 이용하여 형성한 In-Ga-Zn 산화물이며, 산화물 반도체층(103b)이 In：Ga：Zn=1：1：1의 원자수비의 타겟을 이용하여 형성한 In-Ga-Zn 산화물인 경우, 인산을 포함한 용액을 이용한 웨트 에칭법을 이용하여 섬 형상의 적층체(103)의 형성을 행함으로써 도 3(B1) 및 도 3(B2)에 도시하는 단부의 단면 형상을 실현할 수 있다.
또한, 도 3(B2)에 있어서 테이퍼각θ1, 테이퍼각θ2, 및 테이퍼각θ3은 90° 미만, 바람직하게는 80° 이하로 한다. 또, 테이퍼각θ1 및 테이퍼각θ3은 45° 이상 80° 이하가 바람직하고, 테이퍼각θ2는 30° 이상 70° 이하가 바람직하다. 또, 테이퍼각θ1과 테이퍼각θ3은 같은 정도여도 좋고, 테이퍼각θ1은 테이퍼각θ2보다 커도 좋다.
또한, 「테이퍼각」이란, 테이퍼 형상을 가지는 층을 그 단면(기판의 표면과 직교하는 면) 방향으로부터 관찰했을 때에, 이 층의 측면과 바닥면이 이루는 이 층 내의 각도를 나타낸다. 또, 테이퍼각이 90°미만인 경우를 순(順)테이퍼라고 하고, 테이퍼각이 90° 이상인 경우를 역(逆)테이퍼라고 한다.
섬 형상의 적층체(103)의 단부에 테이퍼 형상을 부여함으로써, 그 위에 피복하는 층의 피복성을 향상시킬 수 있다. 또, 섬 형상의 적층체(103)의 단부에 다른 각도를 가지는 복수의 테이퍼 형상을 부여함으로써, 그 위에 피복하는 층의 피복성을 더 향상시킬 수 있다.
에칭 처리 종료 후에, 레지스트 마스크를 제거한다. 또한, 상기한 가열 처리는, 적층체(103)를 섬 형상으로 가공한 후에 행해도 좋다.
산화물 반도체의 밴드 갭은 2eV 이상이기 때문에, 채널이 형성되는 반도체층에 산화물 반도체를 이용한 트랜지스터는 트랜지스터가 오프 상태일 때의 리크 전류(오프 전류라고도 함)를 매우 작게 할 수 있다. 구체적으로는, 채널 길이가 3μm, 채널폭이 10μm인 트랜지스터에 있어서, 오프 전류를 1×10-20A 미만, 바람직하게는 1×10-22A 미만, 더 바람직하게는 1×10-24A 미만으로 할 수 있다. 즉, 온 오프비가 20자리수 이상 150자리수 이하로 할 수 있다.
[1-2-3. 소스 전극 및 드레인 전극의 형성]
이어서, 섬 형상으로 가공한 적층체(103) 위에 소스 전극(104a) 및 드레인 전극(104b)이 되는 도전층을 100nm의 두께로 형성하고, 도전층 위에 레지스트 마스크를 형성한다. 레지스트 마스크의 형성은 포토리소그래피법, 인쇄법, 잉크젯법 등을 적절히 이용하여 행할 수 있다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다. 여기에서는, 도전층으로서 스퍼터링법에 의해 텅스텐을 형성한다.
다음에, 레지스트 마스크를 이용하여 도전층의 일부를 선택적으로 에칭하고, 소스 전극(104a) 및 드레인 전극(104b)(이것과 같은 층에서 형성되는 다른 전극 또는 배선을 포함)을 형성한다(도 2(B) 참조). 도전층의 에칭은 드라이 에칭법이어도 웨트 에칭법이어도 좋고, 양쪽 모두를 이용해도 좋다. 그 후, 레지스트 마스크를 제거한다.
소스 전극(104a) 및 드레인 전극(104b)(이것과 같은 층에서 형성되는 다른 전극 또는 배선을 포함함)는, 그 단부를 테이퍼 형상으로 하는 것이 바람직하다. 구체적으로는, 단부의 테이퍼각 θ를 80° 이하, 바람직하게는 60° 이하, 더 바람직하게는 45° 이하로 한다.
또, 소스 전극(104a) 및 드레인 전극(104b)(이것과 같은 층에서 형성되는 다른 전극 또는 배선을 포함)의 단부의 단면 형상을 복수단의 계단 형상으로 함으로써, 그 위에 피복하는 층의 피복성을 향상시킬 수도 있다. 또한, 소스 전극(104a) 및 드레인 전극(104b)에 한정하지 않고, 각층의 단부의 단면 형상을 순테이퍼 형상 또는 계단 형상으로 함으로써, 이 단부를 덮어 형성하는 층이 이 단부로 중단되는 현상(단 끊김)을 막고, 피복성을 양호한 것으로 할 수 있다.
[1-2-4. 적층체에 접하는 산화물층, 및 게이트 절연층의 형성]
이어서, 소스 전극(104a), 드레인 전극(104b), 및 적층체(103)의 일부에 접하여 산화물층(105)을 형성하고, 산화물층(105) 위에 절연층(106)을 형성한다.
산화물층(105)은 산화물층(103c)과 마찬가지로, In：Ga：Zn=1：3：2의 원자수비의 In-Ga-Zn 산화물을 5nm의 두께로 형성한다. 또, 절연층(106)으로서 플라즈마 CVD법에 의해 두께 20nm의 산화 질화 실리콘을 형성한다(도 2(C) 참조).
[1-2-5. 게이트 전극의 형성]
이어서, 게이트 전극(107)을 형성하기 위한 도전층을 형성한다. 여기에서는, 도전층을 질화 탄탈과 텅스텐의 적층으로 한다. 구체적으로는, 절연층(106) 위에, 스퍼터링법에 의해 두께 30nm의 질화 탄탈을 형성하고, 질화 탄탈 위에 두께 135nm의 텅스텐을 형성한다.
다음에, 레지스트 마스크를 이용하여 도전층의 일부를 선택적으로 에칭하고 게이트 전극(107)(이것과 같은 층에서 형성되는 다른 전극 또는 배선을 포함함을 형성한다(도 2(D) 참조). 도전층의 에칭은 드라이 에칭법이어도 웨트 에칭법이어도 좋고, 양쪽 모두를 이용해도 좋다. 도전층의 에칭 종료 후, 레지스트 마스크를 제거한다.
[1-2-6. 보호 절연층의 형성]
이어서, 게이트 전극(107), 소스 전극(104a), 드레인 전극(104b), 및 적층체(103)를 덮는 보호 절연층으로서 기능하는 절연층(108)을 형성한다. 여기에서는, 플라즈마 CVD법에 의해 두께 50nm의 질화 실리콘을 형성한다.
절연층(108)의 형성 후, 절연층(108)에 산소를 첨가하는 처리를 행해도 좋다. 산소를 첨가하는 처리는 이온 도핑 장치 또는 플라즈마 처리 장치를 이용하여 행할 수 있다.
다음에, 가열 처리를 행하면 바람직하다. 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하에서 행하면 좋다. 가열 처리의 분위기는 불활성 가스 분위기나, 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 포함한 분위기, 또는 감압 상태로 행한다. 또, 불활성 가스 분위기 중에서 가열 처리한 후에, 이탈한 산소를 보충하기 위해서 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 포함한 분위기에서 가열 처리를 행해도 좋다. 가열 처리에 의해 절연층(102), 절연층(106), 절연층(108) 중 적어도 어느 하나로부터 과잉 산소가 방출되어 적층체(103)의 산소 결손을 저감할 수 있다. 또한, 적층체(103) 중에서는, 산소 결손이 인접하는 산소 원자를 포획해감으로써, 외관상 이동한다. 따라서, 과잉 산소는 산화물층(103a), 산화물층(103c), 산화물층(105) 등을 통하여 산화물 반도체층(103b)에 달할 수 있다.
이상과 같이 하여 트랜지스터를 제작할 수 있다.
[1-3. 적층체의 물성 분석]
여기에서, 본 실시형태에 개시하는 적층체의 물성 분석 결과에 대하여 설명해 둔다.
[1-3-1. 적층체 중의 실리콘 농도]
우선, 적층체(103)를 구성하는 각층에서의 실리콘 농도에 대하여 도 7을 이용하여 설명한다.
여기에서, 산화물층(103a)은 In-Ga-Zn 산화물(In：Ga：Zn=1：3：2[원자수비])인 타겟을 이용하여 스퍼터링법으로 형성한 산화물층이다. 또한, 스퍼터링 가스로서 아르곤 가스를 30sccm, 산소 가스를 15sccm 이용하여 압력을 0.4Pa로 하고, 기판의 온도를 200℃로 하고, DC 전력을 0.5Kw 인가함으로써 형성했다.
또, 산화물 반도체층(103b)은 In-Ga-Zn 산화물(In：Ga：Zn=1：1：1[원자수비])인 타겟을 이용하여 스퍼터링법으로 형성한 산화물 반도체층이다. 또한, 스퍼터링 가스로서 아르곤 가스를 30sccm, 산소 가스를 15sccm 이용하여 압력을 0.4Pa로 하고, 기판의 온도를 300℃로 하고, DC 전력을 0.5Kw 인가함으로써 형성했다.
또, 산화물층(103c)은 In-Ga-Zn 산화물(In：Ga：Zn=1：3：2[원자수비])인 타겟을 이용하고, 스퍼터링법으로 형성한 산화물층이다. 또한, 스퍼터링 가스로서 아르곤 가스를 30sccm, 산소 가스를 15sccm 이용하여 압력을 0.4Pa로 하고, 기판의 온도를 200℃로 하여, DC 전력을 0.5kW 인가함으로써 형성했다.
실리콘 웨이퍼 위에 적층체(103)를 형성하고 가열 처리가 없는 시료와 450℃에서 2시간 가열 처리를 행한 시료를 준비하고, 비행 시간 2차 이온 질량 분석(ToF-SIMS：Time-of-flight secondary ion mass spectrometer)에 의해, 깊이 방향의 In을 나타내는 2차 이온 강도, Ga를 나타내는 2차 이온 강도, Zn을 나타내는 2차 이온 강도 및 Si 농도[atoms/cm3]를 나타낸다. 적층체(103)는 두께가 10nm인 산화물층(103a)과 산화물층(103a) 위에 설치된 두께가 10nm인 산화물 반도체층(103b)과 산화물 반도체층(103b) 위에 설치된 두께가 10nm인 산화물층(103c)을 가진다.
도 7로부터 적층체(103)를 구성하는 각층의 조성은 형성시의 타겟의 조성에 의해 변화하는 것을 알 수 있다. 단, 각층의 조성에 대하여 도 7로부터 단순한 비교를 행할 수는 없다.
도 7로부터, 적층체(103)의 실리콘 웨이퍼와 산화물층(103a)과의 계면, 및 산화물층(103c)의 상면에서, Si 농도가 높아지는 것을 알 수 있었다. 또, 산화물 반도체층(103b)의 Si 농도가 ToF-SIMS의 검출 하한인 1×1018atoms/cm3 정도인 것을 알 수 있었다. 이것은 산화물층(103a) 및 산화물층(103c)이 있는 것에 의해, 실리콘 웨이퍼나 표면 오염 등에 기인한 실리콘이 산화물 반도체층(103b)에까지 영향을 주지 않게 되었다고 생각할 수 있다.
또, 도 7에 도시하는 as-depo(가열 처리가 없는 시료)와 가열 처리 후의 시료라는 비교로부터, 가열 처리에 의해 실리콘의 확산은 일어나기 어렵고, 형성시의 혼합이 주(主)라는 것을 알 수 있다.
또, 산화물 반도체층(103b)을 산화물층(103a)과 산화물층(103c)으로 끼움으로써, 산화물 반도체층(103b)이 실리콘을 포함한 절연층과 직접 접하지 않는 구성으로 함으로써, 이 절연층 중의 실리콘이 산화물 반도체층(103b)에 혼입하는 것을 막을 수 있다.
[1-3-2. 국재 준위의 CPM 측정]
다음에, 적층체(103)의 국재 준위에 대하여 일정 광전류 측정법(CPM：ConstantPhotocurrent Method)에 의해 평가한 결과를 설명한다. 적층체(103) 중의 국재 준위를 저감함으로써, 적층체(103)를 이용한 트랜지스터에 안정된 전기 특성을 부여할 수 있다.
또한, 트랜지스터가 높은 전계 효과 이동도를 가지고, 또 안정된 전기 특성을 가지기 위해서는, 적층체(103) 중의 CPM 측정으로 얻어지는 국재 준위에 의한 흡수 계수를 1×10-3cm-1 미만, 바람직하게는 3×10-4cm-1 미만으로 하면 좋다.
CPM 측정을 행한 시료에 대하여 이하에 설명한다.
산화물층(103a)은 In-Ga-Zn 산화물(In：Ga：Zn=1：3：2[원자수비])인 타겟을 이용하고, 스퍼터링법으로 형성한 산화물층이다. 또한, 형성 가스로서 아르곤 가스를 30sccm, 산소 가스를 15sccm 이용하여 압력을 0.4Pa로 하고, 기판의 온도를 200℃로 하고, DC 전력을 0.5kW 인가함으로써 형성했다.
또, 산화물 반도체층(103b)은 In-Ga-Zn 산화물(In：Ga：Zn=1：1：1[원자수비])인 타겟을 이용하고, 스퍼터링법으로 형성한 산화물 반도체층이다. 또한, 형성 가스로서 아르곤 가스를 30sccm, 산소 가스를 15sccm 이용하여 압력을 0.4Pa로 하고, 기판의 온도를 200℃로 하고, DC 전력을 0.5kW 인가함으로써 형성했다.
또, 산화물층(103c)은 In-Ga-Zn 산화물(In：Ga：Zn=1：3：2[원자수비])인 타겟을 이용하고, 스퍼터링법으로 형성한 산화물층이다. 또한, 형성 가스로서 아르곤 가스를 30sccm, 산소 가스를 15sccm 이용하여 압력을 0.4Pa로 하고, 기판의 온도를 200℃로 하고, DC 전력을 0.5kW 인가함으로써 형성했다.
여기에서, CPM 측정의 정밀도를 높이기 위해, 적층체(103)는 어느 정도의 두께가 필요해진다. 구체적으로는, 적층체(103)에 포함되는 산화물층(103a)의 두께를 30nm, 산화물 반도체층(103b)의 두께를 100nm, 산화물층(103c)의 두께를 30nm로 했다.
CPM 측정으로는 시료인 적층체(103)에 접하여 형성된 제 1 전극 및 제 2 전극 사이에 전압을 인가한 상태로 광전류값이 일정해지도록 단자간의 시료면에 조사하는 광량을 조정하고, 조사광량으로부터 흡광 계수를 도출하는 것을 각 파장에서 행하는 것이다. CPM 측정에 있어서, 시료에 결함이 있을 때 결함이 존재하는 준위에 따른 에너지(파장보다 환산)에 있어서의 흡광 계수가 증가한다. 이 흡광 계수의 증가분에 정수를 곱함으로써, 시료의 결함 밀도를 도출할 수 있다.
도 8(A)에 분광 광도계에 의해 측정한 흡수 계수(점선)와, CPM에 의해 측정한 흡수 계수(실선)를 적층체(103)의 각층의 에너지 갭 이상의 에너지 범위에서 피팅한 결과를 도시한다. 또한, CPM에 의해 측정한 흡수 계수로부터 얻어진 우바흐 에너지(Urbach energy)는 78.7meV였다. 도 8(A)의 파선 동그라미로 둘러싼 에너지 범위에 있어서 CPM으로 측정한 흡수 계수로부터 백그라운드(가는 점선)를 빼고, 이 에너지 범위에서의 흡수 계수의 적분값을 도출했다(도 8(B) 참조). 그 결과 본 시료의 국재 준위에 의한 흡수 계수는 2.02×10-4cm-1인 것을 알 수 있었다.
여기에서 얻어진 국재 준위는 불순물이나 결함에 기인하는 준위라고 생각할 수 있다. 따라서, 적층체(103)는 불순물이나 결함에 기인하는 준위가 매우 적은 것을 알 수있다. 즉, 적층체(103)를 이용한 트랜지스터는 높은 전계 효과 이동도를 가지고, 또 안정된 전기 특성을 가지는 것을 알 수 있다.
[1-3-3. 적층체의 에너지 밴드 구조]
본 실시형태에서의 적층체(103)의 기능 및 그 효과에 대하여 도 9에 도시하는 에너지 밴드 구조도를 이용하여 설명한다. 도 9는 도 2(E)에 도시하는 일점 파선 C1-C2에 서의 에너지 밴드 구조를 도시하고 있다. 도 9는 트랜지스터(100)의 채널 형성 영역의 에너지 밴드 구조를 도시하고 있다.
도 9중 Ec(182), Ec(183a), Ec(183b), Ec(183c), Ec(185), Ec(186)는, 각각, 절연층(102), 산화물층(103a), 산화물 반도체층(103b), 산화물층(103c), 산화물층(105), 절연층(106)의 전도대 하단의 에너지를 나타내고 있다.
여기에서, 진공 준위와 전도대 하단의 에너지와의 차이(전자 친화력이라고도 함)는 진공 준위와 가전자대 상단의 에너지 차이(이온화 퍼텐셜이라고도 함)로부터 에너지 갭을 뺀 값이 된다. 또한, 에너지 갭은 분광 엘립소미터(spectroscopic ellipsometer)(HORIBA JOBIN YVON사 UT-300)를 이용하여 측정할 수 있다. 또, 진공 준위와 가전자대 상단의 에너지 차이는, 자외선 광전자 분광 분석(UPS：Ultraviolet Photoelectron Spectroscopy) 장치(PHI사 VersaProbe)를 이용하여 측정할 수 있다.
절연층(102)과 절연층(106)은 절연물이기 때문에, Ec(182)와 Ec(186)는 Ec(183a), Ec(183b), Ec(183c), 및 Ec(185)보다 진공 준위에 가깝다(전자 친화력이 작다).
또, Ec(183a)는 Ec(183b)보다 진공 준위에 가깝다. 구체적으로는, Ec(183a)는, Ec(183b)보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상 또는 0.15eV 이상, 또 2eV 이하, 1eV 이하, 0.5eV 이하 또는 0.4eV 이하 진공 준위에 가깝다.
또, Ec(183c)는 Ec(183b)보다 진공 준위에 가깝다. 구체적으로는, Ec(183c)는 Ec(183b)보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상 또는 0.15eV 이상, 또 2eV 이하, 1eV 이하, 0.5eV 이하 또는 0.4eV 이하 진공 준위에 가깝다.
또, 본 실시형태에 있어서는 산화물층(105)과 산화물층(103c)은 같은 재료로 형성하기 때문에, Ec(185)와 Ec(183c)는 같은 에너지이다. 또, 산화물층(103a)과 산화물 반도체층(103b)과의 사이, 산화물 반도체층(103b)과 산화물층(103c) 사이, 및 산화물 반도체층(103b)과 산화물층(103d) 사이에서 전도대 하단의 에너지는 연속적으로 변화한다. 즉, 이와 같은 계면에서, 준위는 존재하지 않거나 거의 없다.
따라서, 이 에너지 밴드 구조를 가지는 적층체(103)에 있어서, 전자는 산화물 반도체층(103b)을 주로서 이동하게 된다. 따라서, 적층체(103)의 외측인 절연층과의 계면에 준위가 존재한다고 해도, 이 준위는 전자의 이동에 거의 영향을 주지 않는다. 또, 적층체(103)를 구성하는 층과 층 사이에 준위가 존재하지 않거나, 거의 없기 때문에, 이 영역에 있어서 전자의 이동을 저해하는 경우도 없다. 따라서, 적층체(103)의 산화물 반도체층(103b)은 높은 전자 이동도를 가진다.
또한, 도 9(A)에 도시하는 바와 같이, 산화물층(103a)과 절연층(102)의 계면, 및 산화물층(105)과 절연층(106)의 계면 근방에는, 불순물이나 결함에 기인한 트랩 준위(191)가 형성될 수 있지만, 산화물층(103a), 산화물층(103c), 및 산화물층(105)이 있는 것에 의해, 산화물 반도체층(103b)과 이 트랩 준위를 멀리할 수 있다.
한편, 상기한 바와 같이, 소스 전극(104a) 및 드레인 전극(104b)과 적층체(103)가 중첩하는 영역에서는, 소스 전극(104a) 및 드레인 전극(104b)과 산화물 반도체층(103b)의 접속 저항을 저하시키기 위해, 산화물층(103c)은 가능한 한 얇게 형성하는 것이 바람직하다. 그러나, 산화물층(103c)을 얇게 형성하면, 채널 형성 영역에 있어서는, 산화물 반도체층(103b)이 절연층(106) 측의 트랩 준위(191)의 영향을 받기 쉬워진다는 문제가 발생한다.
그러므로, 본 발명의 일 양태에서는, 산화물층(103c)과 절연층(106) 사이에 산화물층(105)을 형성하고 있다. 산화물층(103c)과 절연층(106) 사이에 산화물층(105)을 형성함으로써 채널 형성 영역에 있어서, 산화물 반도체층(103b)과 절연층(106) 측의 트랩 준위(191)를 멀리할 수 있기 때문에, 산화물 반도체층(103b)이 트랩 준위(191)의 영향을 받기 어렵게 할 수 있다.
단, Ec(183a) 또는 Ec(183c)와 Ec(183b)와의 에너지 차이가 작은 경우, 산화물 반도체층(103b)의 전자가 이 에너지 차이를 넘어 트랩 준위에 달하는 경우가 있다. 트랩 준위에 전자가 포획됨으로써, 절연막의 계면에 마이너스의 고정 전하가 생기고, 트랜지스터의 문턱 전압은 플러스 방향으로 시프트한다.
따라서, Ec(183a), 및 Ec(183c)와 Ec(183b)와의 에너지 차이를 각각 0.1eV 이상, 바람직하게는 0.15eV 이상으로 하면, 트랜지스터의 문턱 전압의 변동이 저감되고, 트랜지스터의 전기 특성을 양호한 것으로 할 수 있기 때문에, 바람직하다.
또, 본 실시형태에서는 산화물층(103c)과 산화물층(105)을 In：Ga：Zn=1：3：2의 원자수비의 In-Ga-Zn 산화물을 이용하여 형성하고 있지만, 산화물층(105)으로서 산화물층(103c)보다 전도대 하단의 에너지가 진공 준위에 가까운 재료를 이용해도 좋다(도 9(B) 참조).
구체적으로는, 산화물층(103c)으로서 In：Ga：Zn=1：3：2의 원자수비의 In-Ga-Zn 산화물을 이용하는 경우, 산화물층(105)으로서 예를 들면, In：Ga：Zn=1：6：4의 원자수비의 In-Ga-Zn 산화물이나, In：Ga：Zn=1：9：4의 원자수비의 In-Ga-Zn 산화물을 이용하면 좋다.
바꿔 말하면, 산화물층(105)과 산화물층(103c)을 In-M-Zn 산화물을 이용하여 형성하는 경우, 산화물층(105)의 In에 대한 원소 M의 원자수비를 산화물층(103c)의 In에 대한 원소 M의 원자수비보다 크게 해도 좋다.
또한, 산화물층(103a), 산화물층(103c), 및 산화물층(105)의 밴드 갭은 산화물 반도체층(103b)의 밴드 갭보다 넓은 것이 바람직하다.
도 9(B)는 산화물층(105)을 In：Ga：Zn=1：6：4의 원자수비의 In-Ga-Zn 산화물을 이용하여 형성한 경우의 에너지 밴드 구조도를 도시하고 있다. 도 9(B)에 도시하는 에너지 밴드 구조로 함으로써, 트랜지스터의 전기 특성을 더 양호한 것으로 할 수 있다.
또, 도 10(A)에 산화물층(103a)을 In：Ga：Zn=1：6：4의 원자수비의 타겟을 이용하여 형성한 In-Ga-Zn 산화물을 이용하여 형성하고, 산화물 반도체층(103b)을 In：Ga：Zn=1：1：1의 원자수비의 타겟을 이용하여 형성한 In-Ga-Zn 산화물을 이용하여 형성하고, 산화물층(103c)과 산화물층(105)을 In：Ga：Zn=1：3：2의 원자수비의 타겟을 이용하여 형성한 In-Ga-Zn 산화물을 이용하여 형성한 경우의 에너지 밴드 구조도를 도시한다.
또, 도 10(B)에 산화물층(103a)을 In：Ga：Zn=1：6：4의 원자수비의 타겟을 이용하여 형성한 In-Ga-Zn 산화물을 이용하여 형성하고, 산화물 반도체층(103b)을 In：Ga：Zn=1：1：1의 원자수비의 타겟을 이용하여 형성한 In-Ga-Zn 산화물을 이용하여 형성하고, 산화물층(103c)을 In：Ga：Zn=1：3：2의 원자수비의 타겟을 이용하여 형성한 In-Ga-Zn 산화물을 이용하여 형성하고, 산화물층(105)을 In：Ga：Zn=1：6：4의 원자수비의 타겟을 이용하여 형성한 In-Ga-Zn 산화물을 이용하여 형성한 경우의 에너지 밴드 구조도를 도시한다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 2)
본 실시형태에서는 상기 실시형태에 예시한 트랜지스터(100)와 다른 구성을 가지는 트랜지스터(150)에 대하여 예시한다.
[2-1. 반도체 장치의 구성예]
도 11에 반도체 장치의 일 형태인 트랜지스터(150)를 도시한다. 도 11(A)은 트랜지스터(150)의 상면도이다. 또, 도 11(B)은 도 11(A) 중의 일점 쇄선 A3-A4로 나타내는 부위의 단면도이며, 도 11(C)은 도 11(A) 중의 일점 쇄선 B3-B4로 나타내는 부위의 단면도이다.
트랜지스터(150)는 탑 게이트형의 트랜지스터 중 하나이다. 트랜지스터(150)는 트랜지스터(100)와 거의 같은 구성을 가지고 있지만, 단면 구조에 있어서, 절연층(106)과 산화물층(105)의 형상이 상이하다.
트랜지스터(150)는 게이트 전극(107)과 중첩하고 있지 않은 영역의 절연층(106)과 산화물층(105)이 제거된 구성을 가지고 있다. 이와 같은 구성으로 함으로써, 산화물층(105)에 의도하지 않고 산소 결손이 형성된 경우라도, 인접 배선간의 새는 전류의 증가를 억제할 수 있기 때문에, 반도체 장치의 신뢰성을 높일 수 있다.
[2-2. 반도체 장치의 제작 방법예]
절연층(106) 및 산화물층(105)의 선택적인 제거는 게이트 전극(107)의 형성 후, 게이트 전극(107)을 마스크로서 이용하여 행하면 좋다. 게이트 전극(107)을 마스크로서 이용하여 드라이 에칭법, 또는 웨트 에칭법에 의해, 절연층(106) 및 산화물층(105)의 일부를 선택적으로 제거할 수 있다.
또한, 절연층(106)과 산화물층(105)의 에칭은 게이트 전극(107)을 형성하기 위한 레지스트 마스크의 제거 전에, 게이트 전극(107)을 형성하기 위한 도전층의 에칭 후에 연속하여 행해도 좋다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 3)
본 실시형태에서는 상기 실시형태에 예시한 트랜지스터와 다른 구성을 가지는 트랜지스터(160)에 대하여 예시한다.
[3-1. 반도체 장치의 구성예]
도 12에 반도체 장치의 일 형태인 트랜지스터(160)를 도시한다. 도 12(A)는 트랜지스터(160)의 상면도이다. 또, 도 12(B)는 도 12(A) 중의 일점 쇄선 A5-A6로 나타내는 부위의 단면도이며, 도 12(C)는 도 12(A) 중의 일점 쇄선 B5-B6로 나타내는 부위의 단면도이다.
트랜지스터(160)는 탑 게이트형의 트랜지스터 중 하나이다. 트랜지스터(160)는 트랜지스터(100)와 거의 같은 구성을 가지지만, 소스 전극 및 드레인 전극의 단면 형상이 다르다.
트랜지스터(160)가 가지는 소스 전극(104as) 및 드레인 전극(104bs)은 단부가 계단 형상을 가지고 있다. 소스 전극(104as) 및 드레인 전극(104bs)의 단부를 계단 형상으로 함으로써, 소스 전극(104as) 및 드레인 전극(104bs)보다 상방에 형성하는 층의 피복성을 향상시킬 수 있다. 따라서, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 12에서는 소스 전극(104as) 및 드레인 전극(104bs)의 단부를 2개의 단차를 가지는 계단 형상으로 한 경우를 도시하고 있지만, 단부를 3개 이상의 단차를 가지는 계단 형상으로 해도 좋다.
[3-2. 반도체 장치의 제작 방법예]
다음에, 트랜지스터(160)의 제작 방법의 일례를, 도 13에 도시하는 단면도를 이용하여 설명한다. 트랜지스터(160)는 트랜지스터(100)와 같은 방법에 의해 제작할 수 있기 때문에, 본 실시형태에서는 트랜지스터(100)와 다른 점에 대하여 설명한다.
도 13(A)은 트랜지스터(100)와 같은 방법에 의해 소스 전극(104a), 및 드레인 전극(104b)을 형성하고, 레지스트 마스크(121)를 제거하기 전 상태를 도시하는 단면도이다. 이 후, 산소 플라즈마(122) 등에 의해 레지스트 마스크(121)를 축소시키고, 레지스트 마스크(123)를 형성한다. 레지스트 마스크(121)가 축소한 것에 의해, 소스 전극(104a), 및 드레인 전극(104b)의 표면의 일부가 노출된다(도 13(B) 참조).
다음에, 소스 전극(104a) 및 드레인 전극(104b) 중, 레지스트 마스크(123)에 덮이지 않은 부분을 에칭한다. 에칭은 이방성을 가지는 드라이 에칭법으로 행하는 것이 바람직하다. 에칭 가스(124)는 상기 실시형태에서 나타낸 가스와 같은 가스를 이용할 수 있다. 또, 에칭의 깊이는 소스 전극(104a) 및 드레인 전극(104b) 두께의 20% 이상 80% 이하가 바람직하고, 40% 이상 60% 이하가 더 바람직하다(도 13(C) 참조).
다음에, 레지스트 마스크(123)를 제거한다. 이와 같이 하여, 단부가 계단 형상을 가지는 소스 전극(104as) 및 드레인 전극(104bs)을 형성할 수 있다(도 13(D) 참조).
또한, 상기 제작 방법을 반복하여 이용함으로써, 소스 전극(104as) 및 드레인 전극(104bs) 단부에 형성하는 단차의 수를 늘릴 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 4)
본 실시형태에서는 상기 실시형태에 예시한 트랜지스터와 다른 구성을 가지는 트랜지스터(170)에 대하여 예시한다.
[4-1. 반도체 장치의 구성예]
도 14에, 반도체 장치의 일 형태인 트랜지스터(170)를 나타낸다. 도 14(A)는 트랜지스터(170)의 상면도이다. 또, 도 14(B)는 도 14(A) 중의 일점 쇄선 A7-A8로 나타내는 부위의 단면도이며, 도 14(C)는 도 14(A) 중의 일점 쇄선 B7-B8로 나타내는 부위의 단면도이다.
트랜지스터(170)는 탑 게이트형의 트랜지스터 중 하나이다. 트랜지스터(170)는 트랜지스터(160)와 거의 같은 구성을 가지지만, 소스 전극(104as) 위에 소스 전극(164a)이 형성되어 드레인 전극(104bs) 위에 드레인 전극(164b)이 형성되어 있는 점이 다르다.
상기 실시형태에 설명한 바와 같이, 소스 전극(104a)(소스 전극(104as)) 및 드레인 전극(104b)(드레인 전극(104bs))으로서 적층체(103)에 산소 결손을 발생시킬 수 있는 재료를 이용하면, 적층체(103)의 소스 전극(104a)(소스 전극(104as)) 및 드레인 전극(104b)(드레인 전극(104bs))이 접촉한 근방의 영역에 산소 결손이 발생하고, 이 영역이 n형화하여 트랜지스터의 소스 또는 드레인으로서 작용시킬 수 있다.
그러나 채널 길이가 매우 짧은 트랜지스터를 형성하는 경우, 상기 산소 결손의 발생에 의해 n형화한 영역이 트랜지스터의 채널 길이 방향으로 연장되는 경우가 있다. 이 경우, 트랜지스터의 전기 특성에는, 문턱 전압의 변동이나, 소스와 드레인이 도통 상태가 되어 온 상태와 오프 상태의 제어를 할 수 없는 등의 현상이 나타난다. 따라서, 채널 길이가 매우 짧은 트랜지스터를 형성하는 경우는, 소스 전극 및 드레인 전극에 산소와 결합하기 쉬운 도전 재료를 이용하는 것은 바람직하지 않다.
따라서, 도 14(B)에 L1로서 나타내는 소스 전극(104as)과 드레인 전극(104bs)과의 간격은 0.8μm 이상, 바람직하게는 1.0μm 이상으로 한다. L1이 0.8μm보다 작으면 채널 형성 영역에서 발생하는 산소 결손의 영향을 배제할 수 없게 되고, 트랜지스터의 전기 특성이 저하될 가능성이 있다. 또한, L1은 적층체(103)와 접하여 서로 마주하는 소스 전극(104as)(소스 전극(104a))의 단부로부터 드레인 전극(104bs)(드레인 전극(104b))의 단부까지의 최단 거리라고 할 수 있다.
그러므로, 트랜지스터(170)에서는, 산소와 결합하기 어려운 도전 재료를 이용하고, 소스 전극(104a)과 적층체(103)에 접하여 소스 전극(164a)을 형성한다. 또, 산소와 결합하기 어려운 도전 재료를 이용하고, 드레인 전극(104b)과 적층체(103)에 접하여 드레인 전극(104bs)을 형성한다.
소스 전극(164a)은 적층체(103)와 접하는 소스 전극(104as)의 단부를 넘어 L1의 방향으로 연장되고, 드레인 전극(164b)은 적층체(103)와 접하는 드레인 전극(104bs)의 단부를 넘어 L1의 방향으로 연장된다.
소스 전극(164a)의 상기 연장 부분과 드레인 전극(164b)의 상기 연장 부분은 적층체(103)와 접하고 있다. 또, 도 14에 나타내는 트랜지스터(170)에 있어서, 소스 전극(164a)의 상기 연장 부분의 적층체(103)와 접하는 선단 부분부터, 드레인 전극(164b)의 상기 연장 부분의 적층체(103)와 접하는 선단 부분까지의 간격이 채널 길이이며, 도 14(B)에 L2로서 도시한다.
소스 전극(164a) 및 드레인 전극(164b)을 형성하기 위한 산소와 결합하기 어려운 도전 재료로서는 예를 들면, 질화 탄탈, 질화 티탄 등의 도전성 질화물, 또는 루테늄 등을 이용하는 것이 바람직하다. 또한, 산소와 결합하기 어려운 도전 재료에는 산소가 확산하기 어려운 재료도 포함된다. 이 도전 재료의 두께는, 바람직하게는 5nm 이상 500nm 이하, 더 바람직하게는 10nm 이상 300nm 이하, 더 바람직하게는 10nm 이상 100nm 이하로 한다.
상기 산소와 결합하기 어려운 도전 재료를 소스 전극(164a) 및 드레인 전극(164b)에 이용하는 것에 의해, 적층체(103)에 형성되는 채널 형성 영역에 산소 결손이 형성되는 것을 억제할 수 있고, 채널 형성 영역의 n형화를 억제할 수 있다. 따라서, 채널 길이가 매우 짧은 트랜지스터라도 양호한 전기 특성을 얻을 수 있다. 즉, L2를 L1보다 작은 값으로 하는 것이 가능해지고, 예를 들면, L2를 30nm 이하로 해도 양호한 트랜지스터의 전기 특성을 얻을 수 있게 된다.
또한, 질화 탄탈, 질화 티탄등의 도전성 질화물은 수소를 흡장(吸藏)할 가능성이 있다. 따라서, 적층체(103)와 접하여 도전성 질화물을 형성함으로써 적층체(103) 중의 수소 농도를 저감할 수 있다.
[4-2. 반도체 장치의 제작 방법예]
다음에, 트랜지스터(170)의 제작 방법의 일례를 설명한다. 트랜지스터(170)는 트랜지스터(100)나 트랜지스터(160) 등과 같은 방법으로 제작할 수 있기 때문에, 본 실시형태에서는 다른 트랜지스터와 다른 점에 대하여 설명한다.
다른 트랜지스터와 같은 방법으로 소스 전극(104a)(소스 전극(164a)) 및 드레인 전극(104b)(드레인 전극(164b))까지 형성한 후, 스퍼터링법에 의해, 두께 20nm의 질화 탄탈을 형성한다.
이어서, 질화 탄탈 위에 포토리소그래피법 등을 이용하여 레지스트 마스크를 형성하고, 이 질화 탄탈의 일부를 선택적으로 에칭함으로써, 소스 전극(164a) 및 드레인 전극(164b)을 형성한다. 질화 탄탈의 에칭은 드라이 에칭법이어도 웨트 에칭법이어도 좋고, 양쪽 모두를 이용해도 좋다. 에칭 종료 후, 레지스트 마스크를 제거한다.
또한, 채널 길이가 매우 짧은 트랜지스터를 형성하는 경우는, 전자빔 노광 등의 가는 선 가공에 적절한 방법을 이용하여 레지스트 마스크를 형성하고, 에칭 처리를 행하는 것에 의해, 소스 전극(164a) 및 드레인 전극(164b)을 형성하면 좋다. 또한, 이 레지스트 마스크로서는 포지티브형 레지스트를 이용하면, 노광 영역을 최소한으로 할 수 있고, 스루풋(throughput)을 향상시킬 수 있다. 이와 같은 방법을 이용하면, 채널 길이를 30nm 이하로 하는 트랜지스터를 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 5)
본 실시형태에서는, 상기 실시형태에 예시한 트랜지스터와 다른 구성을 가지는 트랜지스터(180)에 대하여 예시한다.
[5-1. 반도체 장치의 구성예]
도 15에 반도체 장치의 일 형태인 트랜지스터(180)를 나타낸다. 도 15(A)는 트랜지스터(180)의 상면도이다. 또, 도 15(B)는 도 15(A) 중의 일점 쇄선 A9-A10으로 나타내는 부위의 단면도이며, 도 15(C)는, 도 15(A) 중의 일점 쇄선 B9-B10로 나타내는 부위의 단면도이다. 또한, 상기 트랜지스터와 같은 구성을 가지는 부분에 대해서는, 다른 실시형태에서의 설명을 원용하며, 본 실시형태에서의 설명은 생략한다.
트랜지스터(180)는 보텀 게이트형의 트랜지스터 중 하나이다. 트랜지스터(180)는 기판(101) 위에 형성된 게이트 전극(131)을 가지고, 게이트 전극(131) 위에 형성된 절연층(132)을 가진다. 또, 절연층(132) 위에 형성된 적층체(103)를 가지고, 적층체(103) 위에 형성된 소스 전극(104a) 및 드레인 전극(104b)을 가진다. 또, 소스 전극(104a), 드레인 전극(104b), 및 적층체(103) 위에 형성된 산화물층(105)을 가지고, 산화물층(105) 위에 형성된 절연층(106)을 가지고, 절연층(106) 위에 형성된 절연층(108)을 가진다. 또한, 기판(101)과 게이트 전극(131) 사이에 하지층으로서 절연층을 형성해도 좋다.
[5-2. 반도체 장치의 제작 방법예]
다음에, 트랜지스터(180)의 제작 방법의 일례를 설명한다. 또한, 적층체(103)의 형성 이후의 형성 공정은 게이트 전극(107)을 형성하지 않는 것 이외는 다른 실시형태에 개시한 내용과 마찬가지로 행할 수 있기 때문에, 본 실시형태에서의 설명은 생략한다.
[5-2-1. 게이트 전극의 형성]
우선, 기판(101) 위에 게이트 전극(131)을 형성한다. 게이트 전극(131)의 형성은 게이트 전극(107)과 같은 재료 및 방법에 의해 행할 수 있다.
[5-2-2. 게이트 절연층의 형성]
다음에, 게이트 전극(131) 위에 절연층(132)을 형성한다. 절연층(132)은 상기 실시형태에 개시한 절연층(102) 또는 절연층(106)과 같은 재료 및 방법으로 형성할 수 있다. 또한, 절연층(132)의 표면 요철을 경감하기 위해, 절연층(132)의 표면에 평탄화 처리를 행해도 좋다. 평탄화 처리로서는, 화학적 기계 연마(CMP：Chemical Mechanical Polishing, 이하 CMP 처리라고 함) 등의 연마 처리 외에, 에칭 처리 등을 적용하는 것도 가능하다. 또, CMP 처리와 에칭 처리를 조합하여 행해도 좋다.
또, 절연층(132)의 형성 후, 절연층(132)에 산소를 첨가하는 처리를 행해도 좋다. 산소를 첨가하는 처리는 이온 도핑 장치 또는 플라즈마 처리 장치를 이용하여 행할 수 있다. 또, 이온 도핑 장치로서 질량 분리 기능을 가지는 이온 도핑 장치를 이용해도 좋다. 산소를 첨가하기 위한 가스로서는, 16O2 혹은 18O2 등의 산소 가스, 아산화 질소 가스 또는 오존 가스 등을 이용할 수 있다.
[5-2-3. 적층체의 형성 이후의 제작 공정]
이어서, 절연층(132) 위에 적층체(103)를 형성한다. 상기한 바와 같이, 적층체(103)의 형성 이후의 제작 공정은 게이트 전극(107)을 형성하지 않는 것 이외에는, 다른 실시형태에 개시한 내용과 마찬가지로 행하는 것이 가능하다. 따라서, 적층체(103) 이후의 제작 공정의 설명은 다른 실시형태의 설명을 원용함으로써, 실시형태에서의 설명은 생략한다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 6)
본 실시형태에서는, 상기 실시형태에 예시한 트랜지스터와 다른 구성을 가지는 트랜지스터(190)에 대하여 예시한다.
[6-1. 반도체 장치의 구성예]
도 16에 반도체 장치의 일 형태인 트랜지스터(190)를 나타낸다. 도 16(A)은 트랜지스터(190)의 상면도이다. 또, 도 16(B)은 도 16(A) 중의 일점 쇄선 A11-A12로 나타내는 부위의 단면도이며, 도 16(C)은 도 16(A) 중의 일점 쇄선 B11-B12로 나타내는 부위의 단면도이다. 또한, 상기 트랜지스터와 같은 구성을 가지는 부분에 대해서는, 다른 실시형태에서의 설명을 원용하며, 본 실시형태에서의 설명은 생략한다.
본 실시형태에 개시하는 트랜지스터(190)는 탑 게이트형의 트랜지스터(100)와 보텀 게이트형의 트랜지스터(180)를 합한 구조를 가진다. 구체적으로는, 기판(101) 위에 게이트 전극(131)이 형성되고, 게이트 전극(131) 위에 절연층(132)이 형성되고, 절연층(132) 위에 트랜지스터(100)가 형성된 구조를 가지고 있다.
트랜지스터(190)에 있어서, 게이트 전극(107)을 제 1 게이트 전극, 게이트 전극(131)을 제 2 게이트 전극이라고 부를 수 있다. 또, 절연층(106)을 제 1 게이트 절연층, 절연층(132)을 제 2 게이트 절연층이라고 부를 수 있다.
트랜지스터(190)에서는 제 1 게이트 전극 또는 제 2 게이트 전극의 한쪽을 게이트 전극으로서 기능시키고, 다른 한쪽을 백 게이트 전극으로서 기능시킬 수 있다.
일반적으로, 백 게이트 전극은 도전층으로 형성되고, 게이트 전극과 백 게이트 전극으로 반도체층의 채널 형성 영역을 끼우도록 배치된다. 따라서, 백 게이트 전극은 게이트 전극과 마찬가지로 기능시킬 수 있다. 백 게이트 전극의 전위는 게이트 전극과 동(同)전위로 해도 좋고, GND 전위나 임의의 전위로 해도 좋다. 백 게이트 전극의 전위를 변화시킴으로써, 트랜지스터의 문턱 전압을 변화시킬 수 있다.
또, 게이트 전극과 백 게이트 전극은 도전층으로 형성되기 때문에, 트랜지스터의 외부에서 발생하는 전기장이, 채널이 형성되는 반도체층에 작용하지 않도록 하는 기능(특히 정전기에 대한 정전 차폐 기능)도 가진다. 즉, 정전기 등의 외부의 전기장의 영향에 의해 트랜지스터의 전기적인 특성이 변동하는 것을 방지할 수 있다. 또, 백 게이트 전극을 형성함으로써 BT 시험 전후에서의 트랜지스터의 문턱 전압의 변화량을 저감할 수 있다.
백 게이트 전극을 차광성을 가지는 도전층으로 형성함으로써, 백 게이트 전극측으로부터 반도체층에 광이 입사하는 것을 막을 수 있다. 따라서, 반도체층의 광열화를 막고, 트랜지스터의 문턱 전압이 시프트하는 등의 전기 특성의 열화를 막을 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 7)
본 실시형태에서는 상기한 트랜지스터를 이용한 반도체 장치에 대하여 예시한다.
[7-1. 마이크로 컴퓨터]
[7-1-1. 마이크로 컴퓨터의 블럭도]
상기한 트랜지스터는 다양한 전자 기기에 탑재되는 마이크로 컴퓨터(이하, 「MCU(Micro Control Unit)」라고도 함)에 이용할 수 있다. 상기한 트랜지스터를 이용하는 것이 가능한 MCU의 구성예에 대하여 도 17을 이용하여 설명한다.
도 17은 MCU(700)의 블럭도이다. MCU(700)는 CPU(710), 버스 브릿지(711), RAM(Random Access Memory)(712), 메모리 인터페이스(713), 컨트롤러(720), 인터럽트 컨트롤러(721), I/O 인터페이스(입출력 인터페이스)(722), 및 파워 게이트 유닛(730)을 가진다.
MCU(700)는 또한, 수정 발진 회로(741), 타이머 회로(745), I/O 인터페이스(746), I/O 포트(750), 콤퍼레이터(751), I/O 인터페이스(752), 버스 라인(761), 버스 라인(762), 버스 라인(763), 및 데이터 버스 라인(764)을 가진다. 또한, MCU(700)는 외부 장치와의 접속부로서 적어도 접속 단자(770) 내지 접속 단자(776)를 가진다. 또한, 각 접속 단자(770) 내지 접속 단자(776)는 1개의 단자 또는 복수의 단자로 이루어진 단자 무리를 나타낸다. 또, 수정 진동자(743)를 가지는 발진자(742)가 접속 단자(772), 및 접속 단자(773)를 통하여 MCU(700)에 접속되어 있다.
CPU(710)는 레지스터(785)를 가지고, 버스 브릿지(711)를 통하여 버스 라인(761) 내지 버스 라인(763), 및 데이터 버스 라인(764)에 접속되어 있다.
RAM(712)는 CPU(710)의 메인 메모리로서 기능하는 기억 장치이며, 불휘발성의 RAM이 이용된다. RAM(712)는, CPU(710)가 실행하는 명령, 명령의 실행에 필요한 데이터, 및 CPU(710)의 처리에 의한 데이터를 기억하는 장치이다. CPU(710)의 명령에 의해, RAM(712)으로의 데이터의 기입, 판독을 한다.
MCU(700)에서는 저소비 전력 모드에서는, RAM(712)의 전력 공급이 차단된다. 따라서, RAM(712)는 전원이 공급되어 있지 않은 상태에서도 데이터를 유지할 수 있는 불휘발성의 메모리로 구성한다.
메모리 인터페이스(713)는 외부 기억 장치와의 입출력 인터페이스이다. CPU(710)의 명령에 의해, 메모리 인터페이스(713)를 통하여, 접속 단자(776)에 접속되는 외부 기억 장치로의 데이터의 기입 및 판독이 행해진다.
클록 생성 회로(715)는 CPU(710)로 사용되는 클록 신호 MCLK(이하, 단지 「MCLK」라고도 함)을 생성하는 회로이며, RC 발진기 등을 가진다. MCLK는 컨트롤러(720) 및 인터럽트 컨트롤러(721)에도 출력된다.
컨트롤러(720)는 MCU(700) 전체의 제어 처리를 행하는 회로이며, 예를 들면, 버스 및 메모리 맵 등의 제어, MCU(700)의 전원 제어, 클록 생성 회로(715), 수정 발진 회로(741)의 제어 등을 행한다.
접속 단자(770)는 외부의 인터럽트 신호 입력용의 단자이며, 접속 단자(770)를 통하여 마스크 불가능한 인터럽트 신호 NMI가 컨트롤러(720)에 입력된다. 컨트롤러(720)에 마스크 불가능한 인터럽트 신호 NMI가 입력되면, 컨트롤러(720)는 즉시 CPU(710)에 마스크 불가능한 인터럽트 신호 NMI를 출력하여, CPU(710)에 인터럽트 처리를 실행시킨다.
또, 인터럽트 신호 INT가 접속 단자(770)를 통하여 인터럽트 컨트롤러(721)에 입력된다. 인터럽트 컨트롤러(721)에는, 주변 회로(745, 750, 751)로부터의 인터럽트 신호(T0IRQ, P0IRQ, C0IRQ)도 버스(761 내지 764)를 경유하지 않고 입력된다.
인터럽트 컨트롤러(721)는 인터럽트 요구의 우선 순위를 할당하는 기능을 가진다. 인터럽트 컨트롤러(721)는 인터럽트 신호를 검출하면, 그 인터럽트 요구가 유효한가 아닌가를 판정한다. 유효한 인터럽트 요구라면, 컨트롤러(720)에 인터럽트 신호 INT를 출력한다.
또, 인터럽트 컨트롤러(721)는 I/O 인터페이스(722)를 통하여, 버스 라인(761) 및 데이터 버스 라인(764)에 접속되어 있다.
컨트롤러(720)는 인터럽트 신호 INT가 입력되면, CPU(710)에 인터럽트 신호 INT를 출력하고, CPU(710)에 인터럽트 처리를 실행시킨다.
또, 인터럽트 신호 T0IRQ가 인터럽트 컨트롤러(721)를 통하지 않고 직접 컨트롤러(720)에 입력되는 경우가 있다. 컨트롤러(720)는 인터럽트 신호 T0IRQ가 입력되면, CPU(710)에 마스크 불가능한 인터럽트 신호 NMI를 출력하여, CPU(710)에 인터럽트 처리를 실행시킨다.
컨트롤러(720)의 레지스터(780)는 컨트롤러(720) 내에 형성되고, 인터럽트 컨트롤러(721)의 레지스터(786)는 I/O 인터페이스(722)에 형성되어 있다.
이어서, MCU(700)가 가지는 주변 회로를 설명한다. MCU(700)는 주변 회로로서 타이머 회로(745), I/O 포트(750) 및 콤퍼레이터(751)를 가진다. 이와 같은 주변 회로는 일례이며, MCU(700)가 사용되는 전자 기기에 따라, 필요한 회로를 형성할 수 있다.
타이머 회로(745)는 클록 생성 회로(740)로부터 출력되는 클록 신호 TCLK(이하, 단지 「TCLK」라고도 부른다)를 이용하여, 시간을 계측하는 기능을 가진다. 또, 클록 생성 회로(715)는 결정된 시간 간격으로, 인터럽트 신호 T0IRQ를 컨트롤러(720) 및 인터럽트 컨트롤러(721)에 출력한다. 타이머 회로(745)는, I/O 인터페이스(746)를 통하여, 버스 라인(761) 및 데이터 버스 라인(764)에 접속되어 있다.
TCLK는 MCLK보다 낮은 주파수의 클록 신호이다. 예를 들면, MCLK의 주파수를 수MHz 정도(예를 들면, 8MHz)로 하고, MCLK는 수십kHz 정도(예를 들면, 32kHz)로 한다. 클록 생성 회로(740)는 MCU(700)에 내장된 수정 발진 회로(741)와 접속 단자(772) 및 접속 단자(773)에 접속된 발진자(742)를 가진다. 발진자(742)의 진동자로서 수정 진동자(743)가 이용되고 있다. 또한, CR 발진기 등으로 클록 생성 회로(740)를 구성함으로써, 클록 생성 회로(740)의 모든 모듈을 MCU(700)에 내장하는 것이 가능하다.
I/O 포트(750)는 접속 단자(774)를 통하여 접속된 외부 기기와 정보의 입출력을 행하기 위한 인터페이스이며, 디지털 신호의 입출력 인터페이스이다. I/O 포트(750)는 입력된 디지털 신호에 따라, 인터럽트 신호 P0IRQ를 인터럽트 컨트롤러(721)에 출력한다.
접속 단자(775)로부터 입력되는 아날로그 신호를 처리하는 주변 회로로서 콤퍼레이터(751)가 설치되어 있다. 콤퍼레이터(751)는 접속 단자(775)로부터 입력되는 아날로그 신호의 전위(또는 전류)와 기준 신호의 전위(또는 전류)와의 대소를 비교하여, 값이 0 또는 1의 디지털 신호를 발생한다. 또한 콤퍼레이터(751)는 이 디지털 신호의 값이 1일 때, 인터럽트 신호 C0IRQ를 발생한다. 인터럽트 신호 C0IRQ는 인터럽트 컨트롤러(721)에 출력된다.
I/O 포트(750) 및 콤퍼레이터(751)는 공통의 I/O 인터페이스(752)를 통하여 버스 라인(761) 및 데이터 버스 라인(764)에 접속되어 있다. 여기에서는 I/O 포트(750), 콤퍼레이터(751) 각각의 I/O 인터페이스에 공유할 수 있는 회로가 있기 때문에, 1개의 I/O 인터페이스(752)로 구성되어 있지만, 물론 I/O 포트(750), 콤퍼레이터(751)의 I/O 인터페이스를 따로 따로 형성하는 것도 가능하다.
또, 주변 회로의 레지스터는 대응하는 입출력 인터페이스에 형성되어 있다. 타이머 회로(745)의 레지스터(787)는 I/O 인터페이스(746)에 설치되고, I/O 포트(750)의 레지스터(783) 및 콤퍼레이터(751)의 레지스터(784)는 각각 I/O 인터페이스(752)에 설치되어 있다.
MCU(700)는 내부 회로로의 전력 공급을 차단하기 위한 파워 게이트 유닛(730)을 가진다. 파워 게이트 유닛(730)에 의해, 동작에 필요한 회로에만 전력 공급을 행함으로써 MCU(700) 전체의 소비 전력을 낮출 수 있다.
도 17에 도시하는 바와 같이, MCU(700) 내의 파선으로 둘러싼 유닛(701), 유닛(702), 유닛(703), 유닛(704)의 회로는 파워 게이트 유닛(730)을 통하여, 접속 단자(771)에 접속되어 있다. 접속 단자(771)는 고전원 전위 VDD(이하, 단지 「VDD」라고도 함) 공급용의 전원 단자이다.
본 실시형태에서는 유닛(701)은 타이머 회로(745), 및 I/O 인터페이스(746)를 포함하고, 유닛(702)은 I/O 포트(750), 콤퍼레이터(751), 및 I/O 인터페이스(752)를 포함하고, 유닛(703)은 인터럽트 컨트롤러(721), 및 I/O 인터페이스(722)를 포함하고, 유닛(704)은 CPU(710), RAM(712), 버스 브릿지(711), 및 메모리 인터페이스(713)를 포함한다.
파워 게이트 유닛(730)은 컨트롤러(720)에 의해 제어된다. 파워 게이트 유닛(730)은 유닛(701) 내지 유닛(704)으로의 VDD의 공급을 차단하기 위한 스위치 회로(731) 및 스위치 회로(732)를 가진다.
스위치 회로(731), 스위치 회로(732)의 온/오프는 컨트롤러(720)에 의해 제어된다. 구체적으로는, 컨트롤러(720)는 CPU(710)의 요구에 의해 파워 게이트 유닛(730)이 가지는 스위치 회로의 일부 또는 전부를 오프 상태로 하는 신호를 출력한다(전력 공급의 정지). 또, 컨트롤러(720)는 마스크 불가능한 인터럽트 신호 NMI, 또는 타이머 회로(745)로부터의 인터럽트 신호 T0IRQ를 트리거로 하고, 파워 게이트 유닛(730)가 가지는 스위치 회로를 온 상태로 하는 신호를 출력한다(전력 공급의 개시).
또한, 도 17에서는, 파워 게이트 유닛(730)에 2개의 스위치 회로(스위치 회로(731), 스위치 회로(732))를 형성하는 구성을 나타내고 있지만, 이것으로 한정되지 않고, 전원 차단에 필요한 수의 스위치 회로를 형성하면 좋다.
또, 본 실시형태에서는 유닛(701)에 대한 전력 공급을 독립하여 제어할 수 있도록 스위치 회로(731)를 형성하여 유닛(702) 내지 유닛(704)에 대한 전력 공급을 독립하여 제어할 수 있도록 스위치 회로(732)를 형성하고 있지만, 이와 같은 전력 공급 경로로 한정되는 것은 아니다. 예를 들면, 스위치 회로(732)와는 다른 스위치 회로를 형성하고, RAM(712)의 전력 공급을 독립하여 제어할 수 있도록 해도 좋다. 또, 1개의 회로에 대해서, 복수의 스위치 회로를 형성해도 좋다.
또, 컨트롤러(720)에는 파워 게이트 유닛(730)을 통하지 않고, 상시 접속 단자(771)로부터 VDD가 공급된다. 또, 노이즈의 영향을 줄이기 위해, 클록 생성 회로(715)의 발진 회로, 수정 발진 회로(741)에는 각각, VDD의 전원 회로와 다른 외부의 전원 회로로부터 전원 전위가 공급된다.
표 1에 각 블록의 역할을 정리한 표를 나타낸다.
블록명 역할
CPU(710) 명령의 실행
클록 생성 회로(715) 클록 신호 MCLK를 생성한다
수정 발진 회로(741) 클록 신호 TCLK를 생성한다
컨트롤러(720) 마이크로 컨트롤러(700) 전체의 제어 처리를 행한다
인터럽트 컨트롤러(721) 인터럽트 요구의 우선 순위를 할당한다
I/O 인터페이스(746) 데이터의 입출력을 행한다
I/O 인터페이스(752) 데이터의 입출력을 행한다
I/O 포트(750) 외부 기기를 접속하기 위한 인터페이스
타이머 회로(745) 타이머 동작에 따라 인터럽트 신호를 발생한다
콤퍼레이터(751) 입력 신호와 기준 신호의 전위(또는 전류)를 비교한다
RAM(712) CPU(710)의 메인 메모리로서 기능하는 기억 장치
메모리 인터페이스(713) 외부 기억 장치와의 입출력 인터페이스
컨트롤러(720) 및 파워 게이트 유닛(730) 등을 구비하는 것에 의해, MCU(700)를 3 종류의 동작 모드로 동작시킬 수 있다. 제 1 동작 모드는 통상 동작 모드이며, MCU(700)의 모든 회로가 액티브한 상태이다. 여기에서는 제 1 동작 모드를 「Active 모드」라고 부른다.제 2, 및 제 3 동작 모드는 저소비 전력 모드이며, 일부의 회로를 액티브하게 하는 모드이다. 제 2 동작 모드에서는 컨트롤러(720), 및 타이머 회로(745)와 그 관련 회로(수정 발진 회로(741), I/O 인터페이스(746))가 액티브하다. 제 3 동작 모드에서는 컨트롤러(720)만이 액티브하다. 여기에서는, 제 2 동작 모드를 「Noff1 모드」라고 하고, 제 3 동작 모드를 「Noff2 모드」라고 하기로 한다.
이하, 표 2에 각 동작 모드와 액티브한 회로와의 관계를 나타낸다. 표 2에서는 액티브하게 하는 회로에 「ON」이라고 기재하고 있다. 표 1에 나타내는 바와 같이, Noff1 모드에서는 컨트롤러(720)와 주변 회로의 일부(타이머 동작에 필요한 회로)가 동작하고, Noff2 모드에서는 컨트롤러(720)만이 동작하고 있다.
Active Noff1 Noff2
CPU(710) ON - -
버스 브릿지(711) ON - -
RAM(712) ON - -
메모리 인터페이스(713) ON - -
클록 생성 회로(715) ON - -
수정 발진 회로(741) ON ON -
컨트롤러(720) ON ON ON
인터럽트 컨트롤러(721) ON - -
I/O 인터페이스(722) ON - -
타이머 회로(745) ON ON -
I/O 인터페이스(746) ON ON -
I/O 포트(750) ON - -
콤퍼레이터(751) ON - -
I/O 인터페이스(752) ON - -
또한, 클록 생성 회로(715)의 발진기, 및 수정 발진 회로(741)는 동작 모드에 상관없이 전원이 상시 공급된다. 클록 생성 회로(715) 및 수정 발진 회로(741)를 비액티브하게 하기 위해, 컨트롤러(720)로부터 또는 외부로부터 이네이블(enable) 신호를 입력하여, 클록 생성 회로(715) 및 수정 발진 회로(741)의 발진을 정지시키는 것에 의해 행해진다.또, Noff1, Noff2 모드에서는 파워 게이트 유닛(730)에 의해 전력 공급이 차단되기 때문에, I/O 포트(750), I/O 인터페이스(752)는 비Active가 되지만, 접속 단자(774)에 접속되어 있는 외부 기기를 정상적으로 동작시키기 위해 I/O 포트(750), I/O 인터페이스(752)의 일부에는 전력이 공급된다. 구체적으로는, I/O 포트(750)의 출력 버퍼, I/O 포트(750)용의 레지스터(786)이다. Noff1, Noff2 모드에서는 I/O 포트(750)에서의 실질적인 기능인 I/O 인터페이스(752) 및 외부 기기와의 데이터의 전송 기능, 인터럽트 신호 생성 기능은 정지하고 있다. 또, I/O 인터페이스(752)도 마찬가지로, 통신 기능은 정지하고 있다.
또한, 본 명세서에서 회로가 비액티브하다는 것은, 전력의 공급이 차단되어 회로가 정지하고 있는 상태의 외에 Active 모드(통상 동작 모드)에서의 주요한 기능이 정지하고 있는 상태나, Active 모드보다 소전력으로 동작하고 있는 상태를 포함한다.
또, MCU(700)에서는, Noff1, Noff2 모드로부터, Active 모드로의 복귀를 고속화하기 위해, 레지스터(784) 내지 레지스터(787)는 전원 차단시에 데이터를 저장시키는 백업 유지부를 더 가진다. 바꿔 말하면, 레지스터(784) 내지 레지스터(787)는 휘발성의 데이터 유지부(단,「휘발성 기억부」라고도 함)와 불휘발성의 데이터 유지부(단, 「불휘발성 기억부」라고도 함)를 가진다. Active 모드 중, 레지스터(784) 내지 레지스터(787)는 휘발성 기억부에 액세스하여 데이터의 기입, 판독을 한다.
또한, 컨트롤러(720)에는 항상 전력이 공급되고 있기 때문에, 컨트롤러(720)의 레지스터(780)에는 불휘발성 기억부는 형성되어 있지 않다. 또, 상기한 바와 같이, Noff1/Noff2 모드에서도, I/O 포트(750)에는 출력 버퍼를 기능시키기 위해 레지스터(783)를 동작시킨다. 따라서, 레지스터(783)에는 항상 전력이 공급되고 있기 때문에, 불휘발성 기억부가 형성되어 있지 않다.
또, 휘발성 기억부는 1개 또는 복수의 휘발성 기억 소자를 가지고, 불휘발성 기억부는 1개 또는 복수의 불휘발성 기억 소자를 가진다. 또한, 휘발성 기억 소자는 불휘발성 기억 소자보다 액세스 속도가 빠른 것으로 한다.
상기 휘발성 기억 소자를 구성하는 트랜지스터에 이용하는 반도체 재료는 특별히 한정되지 않지만, 후술하는 불휘발성 기억 소자를 구성하는 트랜지스터에 이용하는 반도체 재료란, 다른 밴드갭 폭을 가지는 재료로 하는 것이 바람직하다. 이와 같은 반도체 재료로서는, 예를 들면, 실리콘, 게르마늄, 실리콘 게르마늄, 또는 갈륨 비소 등을 이용할 수 있고, 단결정 반도체를 이용하는 것이 바람직하다. 데이터의 처리 속도를 향상시킨다는 관점에서는, 예를 들면, 단결정 실리콘을 이용한 트랜지스터 등, 스위칭 속도가 높은 트랜지스터를 적용하는 것이 적합하다.
불휘발성 기억 소자는, 휘발성 기억 소자의 데이터에 대응하는 전하가 유지된 노드와 전기적으로 접속되어 있고, 전원이 차단되어 있는 동안에 휘발성 기억 소자의 데이터를 저장시키기 위해 이용한다. 따라서, 불휘발성 기억 소자는 적어도 전력이 공급되어 있지 않을 때의 상기 휘발성 기억 소자보다 데이터의 유지 시간이 긴 것으로 한다.
Active 모드로부터 Noff1, Noff2 모드로 이행할 때는, 전원 차단에 앞서, 레지스터(784) 내지 레지스터(787)의 휘발성 기억부의 데이터는 불휘발성 기억부에 기입되고, 휘발성 기억부의 데이터를 초기값으로 리셋하여, 전원이 차단된다.
Noff1, 또는 Noff2 모드로부터 Active로 복귀하는 경우, 레지스터(784) 내지 레지스터(787)에 전력 공급이 재개되면, 우선 휘발성 기억부의 데이터가 초기값으로 리셋된다. 그리고, 불휘발성 기억부의 데이터가 휘발성 기억부에 기입된다.
따라서, 저소비 전력 모드라도, MCU(700)의 처리에 필요한 데이터가 레지스터(784) 내지 레지스터(787)에 유지되어 있기 때문에, MCU(700)를 저소비 전력 모드로부터 Active 모드로 바로 복귀시키는 것이 가능해진다.
[7-1-2. 레지스터의 구성예]
도 18에 레지스터(784) 내지 레지스터(787)에 이용할 수 있는, 1비트의 데이터를 유지할 수 있는, 휘발성 기억부와 불휘발성 기억부를 가지는 회로 구성의 일례를 레지스터(1196)로서 나타낸다.
도 18에 도시하는 레지스터(1196)는 휘발성 기억부인 플립 플롭(248)과 불휘발성 기억부(233)와 셀렉터(245)를 가진다.
플립 플롭(248)에는 리셋 신호 RST, 클록 신호 CLK, 및 데이터 신호 D가 부여된다. 플립 플롭(248)은 클록 신호 CLK에 따라 입력되는 데이터 신호 D의 데이터를 유지하고, 데이터 신호 Q로서 데이터 신호 D에 대응하여 고전위 H, 또는 저전위 L을 출력하는 기능을 가진다.
불휘발성 기억부(233)에는 기입 제어 신호 WE, 판독 제어 신호 RD, 및 데이터 신호 D가 부여된다.
불휘발성 기억부(233)는 기입 제어 신호 WE에 따라, 입력되는 데이터 신호 D의 데이터를 기억하고, 판독 제어 신호 RD에 따라, 기억된 데이터를 데이터 신호 D로서 출력하는 기능을 가진다.
셀렉터(245)는, 판독 제어 신호 RD에 따라, 데이터 신호 D 또는 불휘발성 기억부(233)로부터 출력되는 데이터 신호를 선택하고, 플립 플롭(248)에 입력한다.
또 도 18에 도시하는 바와 같이 불휘발성 기억부(233)에는, 트랜지스터(240) 및 용량 소자(241)가 형성되고 있다.
트랜지스터(240)는 n채널형 트랜지스터이다. 트랜지스터(240)의 소스 또는 드레인의 한쪽은, 플립 플롭(248)의 출력 단자에 접속되어 있다. 트랜지스터(240)는 기입 제어 신호 WE에 따라 플립 플롭(248)으로부터 출력되는 데이터 신호의 유지를 제어하는 기능을 가진다.
트랜지스터(240)로서는 오프 전류가 매우 작은 트랜지스터를 이용하는 것이 바람직하다. 예를 들면, 트랜지스터(240)로서 채널이 형성되는 반도체층에 산화물 반도체를 포함한 트랜지스터를 이용할 수 있다. 구체적으로는, 상기 실시형태에 있어서 트랜지스터(100), 트랜지스터(150), 트랜지스터(160), 트랜지스터(170), 트랜지스터(180), 또는 트랜지스터(190)로서 예시한 트랜지스터를 이용할 수 있다.
용량 소자(241)를 구성하는 한쌍의 전극의 한쪽과 트랜지스터(240)의 소스 또는 드레인의 다른 한쪽은 노드 M1에 접속되어 있다. 또, 용량 소자(241)를 구성하는 한쌍의 전극의 다른 한쪽에는 VSS가 부여된다. 용량 소자(241)는 기억하는 데이터 신호 D의 데이터에 기초한 전하를 노드 M1에 유지하는 기능을 가진다. 트랜지스터(240)로서는 오프 전류가 매우 작은 트랜지스터를 이용하는 것이 바람직하다. 트랜지스터(240)에 오프 전류가 매우 작은 트랜지스터를 이용하는 것에 의해, 전원 전압의 공급이 정지해도 노드 M1의 전하는 유지되고, 데이터가 유지된다. 또, 트랜지스터(240)에 오프 전류가 매우 작은 트랜지스터를 이용하는 것에 의해, 용량 소자(241)를 작게 하거나, 또는 생략할 수 있다.
트랜지스터(244)는 p채널형 트랜지스터이다. 트랜지스터(244)의 소스 및 드레인의 한쪽에는 VDD가 부여된다. 또, 트랜지스터(244)의 게이트에는 판독 제어 신호 RD가 입력된다.
트랜지스터(243)는 n채널형 트랜지스터이다. 트랜지스터(243)의 소스 및 드레인의 한쪽과 트랜지스터(244)의 소스 및 드레인의 다른 한쪽은 노드 M2에 접속되어 있다. 또, 트랜지스터(243)의 게이트는 트랜지스터(244)의 게이트에 접속하고, 판독 제어 신호 RD가 입력된다.
트랜지스터(242)는 n채널형 트랜지스터이다. 트랜지스터(242)의 소스 및 드레인의 한쪽은 트랜지스터(243)의 소스 및 드레인의 다른 한쪽에 접속되어 있고, 소스 및 드레인의 다른 한쪽에는 VSS가 부여된다. 또한, 플립 플롭(248)이 출력하는 고전위 H는 트랜지스터(242)를 온 상태로 하는 전위이며, 플립 플롭(248)이 출력하는 저전위 L는 트랜지스터(242)를 오프 상태로 하는 전위이다.
인버터(246)의 입력 단자는 노드 M2에 접속되어 있다. 또, 인버터(246)의 출력 단자는 셀렉터(245)의 입력 단자에 접속된다.
용량 소자(247)를 구성하는 전극의 한쪽은 노드 M2에 접속되고, 다른 한쪽에는 VSS가 부여된다. 용량 소자(247)는 인버터(246)에 입력되는 데이터 신호의 데이터에 기초한 전하를 유지하는 기능을 가진다.
이상과 같은 구성을 가지는 도 18에 도시하는 레지스터(1196)는 플립 플롭(248)으로부터 불휘발성 기억부(233)로 데이터의 저장을 행할 때는, 기입 제어 신호 WE로 하여 트랜지스터(240)를 온 상태로 하는 신호를 입력하는 것에 의해, 플립 플롭(248)의 데이터 신호 Q에 대응한 전하가 노드 M1에 부여된다. 그 후, 기입 제어 신호 WE로서 트랜지스터(240)를 오프 상태로 하는 신호를 입력하는 것에 의해, 노드 M1에 부여된 전하가 유지된다. 또, 판독 제어 신호 RD의 전위로서 VSS가 부여되고 있는 동안은, 트랜지스터(243)가 오프 상태, 트랜지스터(244)가 온 상태가 되고, 노드 M2의 전위는 VDD가 된다.
불휘발성 기억부(233)로부터 플립 플롭(248)으로 데이터의 복귀를 행할 때는, 판독 제어 신호 RD로서 VDD를 부여한다. 따라서, 트랜지스터(244)가 오프 상태, 트랜지스터(243)가 온 상태가 되고, 노드 M1에 유지된 전하에 따른 전위가 노드 M2에 부여된다. 노드 M1에 데이터 신호 Q의 고전위 H에 대응하는 전하가 유지되어 있는 경우, 트랜지스터(242)는 온 상태이며, 노드 M2에 VSS가 부여되고, 인버터(246)로부터 출력된 VDD가 셀렉터(245)를 통하여 플립 플롭(248)에 입력된다. 또, 노드 M1에 데이터 신호 Q의 저전위 L에 대응하는 전하가 유지되고 있는 경우, 트랜지스터(242)는 오프 상태이며, 판독 제어 신호 RD의 전위로서 VSS가 부여되었을 때의 노드 M2의 전위(VDD)가 유지되어 있고, 인버터(246)로부터 출력된 VSS가 셀렉터(245)를 통하여 플립 플롭(248)에 입력된다.
상기하는 바와 같이, 레지스터(1196)에 휘발성 기억부(232)와 불휘발성 기억부(233)를 형성하는 것에 의해, CPU(230)로의 전력 공급이 차단되기 전에, 휘발성 기억부(232)로부터 불휘발성 기억부(233)에 데이터를 저장시킬 수 있고, CPU(230)로의 전력 공급이 재개되었을 때에, 불휘발성 기억부(233)로부터 휘발성 기억부(232)에 데이터를 재빠르게 복귀시킬 수 있다.
이와 같이 데이터의 저장 및 복귀를 행하는 것에 의해, 전원 차단이 행해질 때마다 휘발성 기억부(232)가 초기화된 상태로부터 CPU(230)를 다시 기동할 필요가 없어지므로, 전력 공급의 재개 후 CPU(230)는 신속하게 측정과 관한 연산 처리를 개시할 수 있다.
트랜지스터(242)는 정보의 판독 속도를 향상시킨다는 관점으로부터, 상기한 휘발성 기억 소자에 이용한 트랜지스터와 같은 트랜지스터를 이용하는 것이 바람직하다.
또한, 레지스터(1196)에서는 트랜지스터(242)의 소스 및 드레인의 다른 한쪽과 용량 소자(241)의 다른 한쪽의 전극 모두 VSS가 공급되어 있지만, 트랜지스터(242)의 소스 및 드레인의 다른 한쪽과 용량 소자(241)의 다른 한쪽의 전극은 같은 전위로 해도 좋고, 다른 전위로 해도 좋다. 또, 용량 소자(241)는 반드시 형성할 필요는 없으며, 예를 들면, 트랜지스터(242)의 기생 용량이 큰 경우는 이 기생 용량으로 용량 소자(241)를 대체할 수 있다.
노드 M1은 불휘발성 메모리 소자로서 이용되는 플로팅 게이트형 트랜지스터의 플로팅 게이트와 동등한 작용을 나타낸다. 그러나 트랜지스터(240)의 온 오프 동작에 의해 직접적으로 데이터의 다시쓰기를 행할 수 있으므로, 고전압을 이용하여 플로팅 게이트 내로의 전하의 주입, 및 플로팅 게이트로부터의 전하의 추출이 불필요하다. 즉, 불휘발성 기억부(233)에서는 종래의 플로팅 게이트형 트랜지스터에 있어서 기입이나 소거 시에 필요했던 고전압이 불필요하다. 따라서, 본 실시형태에 기재된 불휘발성 기억부(233)를 이용하는 것에 의해, 데이터의 저장 시에 필요한 소비 전력의 저감을 도모할 수 있다.
또 마찬가지의 이유로, 데이터의 기입 동작이나 소거 동작에 기인하는 동작 속도의 저하를 억제할 수 있으므로, 불휘발성 기억부(233)의 동작의 고속화가 실현된다. 또 같은 이유에 의해, 종래의 플로팅 게이트형 트랜지스터에 있어서 지적되고 있는 게이트 절연층(터널 절연층)의 열화라는 문제가 존재하지 않는다. 즉, 본 실시형태에 기재의 불휘발성 기억부(233)는 종래의 플로팅 게이트형 트랜지스터와 달리, 원리적인 기입 횟수의 제한이 존재하지 않는 것을 의미한다. 이상에 의해, 불휘발성 기억부(233)는 레지스터 등의 많은 다시쓰기 횟수에 제한이 없으며, 고속 동작이 요구되는 기억 장치로서도 충분히 이용할 수 있다.
또한, 상기에 있어서 불휘발성 기억부(233)는 도 18에 도시하는 구성에 한정되는 것은 아니다. 예를 들면, 상변화 메모리(PCM：Phase Change Memory), 저항 변화형 메모리(ReRAM：Resistance Random Access Memory), 자기 저항 메모리(MRAM：Magnetoresistive Random Access Memory), 강유전체 메모리(FeRAM：FerroelectricRandom Access Memory), 플래시 메모리 등을 이용할 수 있다.
또, 휘발성 기억 소자는 예를 들면 버퍼 레지스터나, 범용 레지스터 등의 레지스터를 구성할 수 있다. 또, 휘발성 기억부에 SRAM(Static Random Access Memory) 등으로 이루어지는 캐시 메모리를 형성할 수도 있다. 이와 같은 레지스터나 캐시 메모리는 상기한 불휘발성 기억부(233)에 데이터를 저장시킬 수 있다.
[7-1-3. MCU에 적용 가능한 반도체 장치의 구성예]
불휘발성 기억부를 가지는 MCU에 적용 가능한 반도체 장치의 구성예에 대하여 도 19의 단면도를 이용하여 설명한다.
도 19에 도시하는 반도체 장치는 p형의 반도체 기판(401)에 형성된 소자 분리층(403)을 가지고, 게이트 절연층(407), 게이트 전극(409), n형의 불순물 영역(411a), n형의 불순물 영역(411b)을 가지는 n형의 트랜지스터(451)를 가지고, 트랜지스터(451) 위에 절연층(415) 및 절연층(417)이 형성되어 있다.
반도체 기판(401)에 있어서, 트랜지스터(451)는 소자 분리층(403)에 의해 다른 반도체 소자(도시하지 않음)와 분리되어 있다. 소자 분리층(403)은 LOCOS(Local Oxidation of Silicon)법 또는 STI(Shallow Trench Isolation)법 등을 이용하여 형성할 수 있다.
또한, 트랜지스터(451)에 있어서, 게이트 전극(409)의 측면에 측벽 절연층(사이드 월 절연층)을 형성하고, n형의 불순물 영역(411a), 및 n형의 불순물 영역(411b)에 불순물 농도가 다른 영역을 형성해도 좋다.
또, 절연층(415) 및 절연층(417)의 일부를 선택적으로 에칭한 개구부에는 콘택트 플러그(419a) 및 콘택트 플러그(419b)가 형성되어 있다. 절연층(417), 콘택트 플러그(419a) 및 콘택트 플러그(419b) 위에, 절연층(421)이 형성되어 있다. 절연층(421)은 적어도 일부가 콘택트 플러그(419a)와 중첩하는 홈부와 적어도 일부가 콘택트 플러그(419b)와 중첩하는 홈부를 가진다.
또, 적어도 일부가 콘택트 플러그(419a)와 중첩하는 홈부에 배선(423a)이 형성되고, 적어도 일부가 콘택트 플러그(419b)와 중첩하는 홈부에 배선(423b)이 형성되어 있다. 배선(423a)은 콘택트 플러그(419a)에 접속하고, 배선(423b)은 콘택트 플러그(419b)에 접속되어 있다.
또, 절연층(421), 배선(423a) 및 배선(423b) 위에 스퍼터링법 또는 CVD법 등에 의해 형성된 절연층(420)이 형성되어 있다. 또, 절연층(420) 위에 절연층(422)이 형성되고, 절연층(422)은 적어도 일부가 산화물 반도체층을 포함한 적층체(406)와 중첩하는 홈부와, 적어도 일부가 제 1 드레인 전극(416b) 또는 제 2 드레인 전극(426b)과 중첩하는 홈부를 가진다.
절연층(422)이 가지는 적어도 일부가 적층체(406)와 중첩하는 홈부에는, 트랜지스터(452)의 백 게이트 전극으로서 기능하는 전극(424)이 형성되어 있다. 이와 같은 전극(424)을 형성하는 것에 의해, 트랜지스터(452)의 문턱 전압의 제어를 행할 수 있다.
또, 절연층(422)이 가지는 적어도 일부가 제 1 드레인 전극(416b) 또는 제 2 드레인 전극(426b)과 중첩하는 홈부에는 전극(460)이 형성되어 있다.
절연층(422), 전극(424), 및 전극(460) 위에는, 스퍼터링법 또는 CVD법 등에 의해 형성된 절연층(425)이 형성되어 있고, 절연층(425) 위에는 트랜지스터(452)가 형성되어 있다.
트랜지스터(452)는 상기 실시형태에서 예시한 트랜지스터를 적용할 수 있다. 상기 실시형태에서 예시한 트랜지스터는 전기 특성 변동이 억제되어 있고, 전기적으로 안정된다. 따라서, 도 19에 도시하는 본 실시형태의 반도체 장치를 신뢰성이 높은 반도체 장치라고 할 수 있다.
또한, 도 19에서는 트랜지스터(452)로서 상기 실시형태에 나타낸 트랜지스터(170)와 같은 구조를 가지는 트랜지스터를 이용하는 경우에 대하여 예시하고 있다.
트랜지스터(452)는 절연층(425) 위에 형성된 적층체(406)와, 적층체(406)에 접하는 제 1 소스 전극(416a) 및 제 1 드레인 전극(416b)과, 제 1 소스 전극(416a) 및 제 1 드레인 전극(416b)의 상부에 접하는 제 2 소스 전극(426a) 및 제 2 드레인 전극(426b)과, 산화물층(413)과, 게이트 절연층(412)과, 게이트 전극(404)과, 절연층(418)을 가진다. 또, 트랜지스터(452)를 덮는 절연층(445), 및 절연층(446)이 형성되고, 절연층(446) 위에 제 1 드레인 전극(416b)에 접속하는 배선(449)과, 제 1 소스 전극(416a)에 접속하는 배선(456)을 가진다. 배선(449)은 트랜지스터(452)의 드레인 전극과 n형의 트랜지스터(451)의 게이트 전극(409)을 전기적으로 접속하는 노드로서 기능한다.
또, 본 실시형태에 있어서는 배선(449)이 제 1 드레인 전극(416b)에 접속하는 구성에 대하여 예시했지만, 이것으로 한정되지 않고, 예를 들면, 제 2 드레인 전극(426b)에 접속하는 구성으로 해도 좋다. 또, 배선(456)이 제 1 소스 전극(416a)에 접속하는 구성에 대하여 예시했지만, 이것으로 한정되지 않고, 예를 들면, 제 2 소스 전극(426a)에 접속하는 구성으로 해도 좋다.
제 1 드레인 전극(416b) 또는 제 2 드레인 전극(426b)과 전극(460)이 절연층(425)을 통하여 중첩하는 부분이 용량 소자(453)로서 기능한다. 전극(460)에는 예를 들면 VSS가 공급된다.
또한, 용량 소자(453)는 반드시 형성할 필요는 없으며, 예를 들면, n형의 트랜지스터(451) 등의 기생 용량이 충분히 큰 경우, 용량 소자(453)를 형성하지 않는 구성으로 해도 좋다.
트랜지스터(452)는 예를 들면, 도 18에 도시한 트랜지스터(240)에 상당한다. 또, 트랜지스터(451)는 예를 들면, 도 18에 도시한 트랜지스터(242)에 상당한다. 또, 용량 소자(453)는 예를 들면, 도 18에 도시한 용량 소자(241)에 상당한다. 또, 배선(449)은 예를 들면, 도 18에 나타낸 노드 M1에 상당한다.
트랜지스터(451)는 단결정 실리콘 등, 산화물 반도체와는 다른 반도체를 이용하여 형성되기 때문에, 충분한 고속 동작이 가능해진다. 따라서, 이 트랜지스터를 판독용의 트랜지스터로서 이용함으로써, 정보의 판독을 고속으로 행할 수 있다.
본 실시형태에 도시하는 바와 같이, 트랜지스터(452)에는 오프 전류가 매우 낮은 트랜지스터를 이용하는 것이 바람직하다. 본 실시형태에서는, 오프 전류가 매우 낮은 트랜지스터로서 산화물 반도체를 포함한 트랜지스터를 예시했다. 이와 같은 구성으로 함으로써 노드 M1의 전위를 장시간 유지하는 것이 가능해진다.
[7-2. 표시 장치]
상기한 트랜지스터는 표시 장치에 이용할 수 있다. 또, 상기한 트랜지스터를 이용하여, 트랜지스터를 포함한 구동 회로의 일부 또는 전체를 화소부와 같은 기판 위에 일체 형성하고, 시스템 온 패널을 형성할 수 있다. 상기한 트랜지스터를 이용하는 것이 가능한 표시 장치의 구성예에 대하여, 도 20 내지 도 28을 이용하여 설명한다.
표시 장치에 형성되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함) 등을 이용할 수 있다. 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등을 포함한다. 또, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 표시 소자로서 적용할 수 있다. 이하에서는, 표시 장치의 일례로서 액정 소자를 이용한 표시 장치 및 EL 소자를 이용한 표시 장치에 대하여 설명한다.
[7-1-1. 액정 표시 장치와 EL 표시 장치]
도 20(A)에 있어서 제 1 기판(4001) 위에 설치된 화소부(4002)를 둘러싸도록 하고, 실재(4005)가 형성되고, 제 2 기판(4006)에 의해 봉지(封止)되어 있다. 도 20(A)에서는 제 1 기판(4001) 위의 실재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체 또는 다결정 반도체로 형성된 신호선 구동 회로(4003), 및 주사선 구동 회로(4004)가 실장되어 있다. 또, 신호선 구동 회로(4003), 주사선 구동 회로(4004), 또는 화소부(4002)에 부여되는 각종 신호 및 전위는 FPC(Flexible printed circuit)(4018a), FPC(4018b)로부터 공급되어 있다.
도 20(B) 및 도 20(C)에 있어서, 제 1 기판(4001) 위에 형성된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록 실재(4005)가 형성되어 있다. 또 화소부(4002)와 주사선 구동 회로(4004)의 위에 제 2 기판(4006)이 형성되어 있다. 따라서 화소부(4002)와 주사선 구동 회로(4004)는 제 1 기판(4001)과 실재(4005)와 제 2 기판(4006)에 의해 표시 소자와 함께 봉지되어 있다. 도 20(B) 및 도 20(C)에 있어서는, 제 1 기판(4001) 위의 실재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체 또는 다결정 반도체로 형성된 신호선 구동 회로(4003)가 실장되어 있다. 도 20(B) 및 도 20(C)에 있어서는, 신호선 구동 회로(4003), 주사선 구동 회로(4004), 또는 화소부(4002)에 부여되는 각종 신호 및 전위는 FPC(4018)로부터 공급되고 있다.
또 도 20(B) 및 도 20(C)에 있어서는, 신호선 구동 회로(4003)를 별도 형성하고, 제 1 기판(4001)에 실장하고 있는 예를 나타내고 있지만, 이 구성으로 한정되지 않는다. 주사선 구동 회로를 별도 형성하여 실장해도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장해도 좋다.
또한, 별도 형성한 구동 회로의 접속 방법은 특별히 한정되지 않고, 와이어 본딩, COG(Chip On Glass), TCP(Tape Carrier Package), COF(Chip On Film) 등을 이용할 수 있다. 도 20(A)은 COG에 의해 신호선 구동 회로(4003), 주사선 구동 회로(4004)를 실장하는 예이고, 도 20(B)은 COG에 의해 신호선 구동 회로(4003)를 실장하는 예이며, 도 20(C)은 TCP에 의해 신호선 구동 회로(4003)를 실장하는 예이다.
또, 표시 장치는 표시 소자가 봉지된 상태에 있는 패널과 이 패널에 컨트롤러를 포함한 IC 등을 실장한 상태에 있는 모듈을 포함한다.
또한, 본 명세서 중에서의 표시 장치란, 화상 표시 디바이스, 혹은 광원(조명 장치 포함)을 가리킨다. 또, 커넥터, 예를 들면 FPC나 TCP 등이 부착된 모듈, TCP 등의 앞서 프린트 배선판이 형성된 모듈, 또는 표시 소자에 COG에 의해 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
또 제 1 기판 위에 형성된 화소부 및 주사선 구동 회로는 트랜지스터를 복수 가지고 있고, 상기 실시형태로 나타낸 트랜지스터를 적용할 수 있다.
표시 장치에 형성되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 이용할 수 있다. 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL, 유기 EL 등이 포함된다. 또, 전자 잉크 등 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
도 21(A) 및 도 21(B)은, 도 20(B) 중에서 N1-N2의 쇄선으로 나타낸 부위의 단면 구성을 도시하는 단면도다. 도 21(A) 및 도 21(B)에 도시하는 바와 같이, 반도체 장치는 전극(4015)을 가지고 있고, 전극(4015)은 FPC(4018)가 가지는 단자와 이방성 도전층(4019)을 통하여, 전기적으로 접속되어 있다. 또, 전극(4015)은, 절연층(4020), 및 절연층(4022)에 형성된 개구를 통하여 배선(4014)과 전기적으로 접속되어 있다.
전극(4015)은 제 1 전극층(4030)과 같은 도전층으로 형성되고, 배선(4014)은 트랜지스터(4010), 및 트랜지스터(4011)의 소스 전극 및 드레인 전극과 같은 도전층으로 형성되어 있다.
또, 도 21(A)에서는 전극(4015)과 배선(4014)이 절연층(4020), 및 절연층(4022)에 형성된 하나의 개구를 통하여 접속하고 있지만, 도 21(B)에서는 절연층(4020), 및 절연층(4022)에 형성된 복수의 개구를 통하여 접속하고 있다. 개구를 복수 형성함으로써, 전극(4015)의 표면에 요철이 형성되기 때문에, 후에 형성되는 전극(4015)과 이방성 도전층(4019)의 접촉 면적을 증가시킬 수 있다. 따라서, FPC(4018)와 전극(4015)의 접속을 양호한 것으로 할 수 있다.
또 제 1 기판(4001) 위에 형성된 화소부(4002)와 주사선 구동 회로(4004)는 트랜지스터를 복수 가지고 있고, 도 21(A) 및 도 21(B)에서는 화소부(4002)에 포함되는 트랜지스터(4010)와 주사선 구동 회로(4004)에 포함되는 트랜지스터(4011)를 예시하고 있다. 도 21(A)에서는, 트랜지스터(4010), 트랜지스터(4011) 위에는 절연층(4020)이 형성되고, 도 21(B)에서는, 절연층(4020) 위에 평탄화층(4021)이 더 형성되어 있다. 또한, 절연층(4023)은 하지층으로서 기능하는 절연층이며, 절연층(4022)은 게이트 절연층으로서 기능하는 절연층이다.
본 실시형태에서는, 트랜지스터(4010), 트랜지스터(4011)로서 상기 실시형태에서 나타낸 트랜지스터를 적용할 수 있다.
상기 실시형태로 예시한 트랜지스터는, 전기 특성 변동이 억제되어 있고, 전기적으로 안정된다. 따라서, 도 21(A) 및 도 21(B)에서 도시하는 본 실시형태의 반도체 장치를 신뢰성이 높은 반도체 장치라고 할 수 있다.
또한, 도 21(A)에서는 트랜지스터(4010), 트랜지스터(4011)로서 상기 실시형태에 나타낸 트랜지스터(100)와 같은 구조를 가지는 트랜지스터를 이용하는 경우에 대하여 예시하고 있다. 또, 도 21(B)에서는, 트랜지스터(4011)로서 상기 실시형태에 나타낸 트랜지스터(100)와 같은 구조를 가지는 트랜지스터를 이용하는 경우에 대하여 예시하고 있다. 또, 도 21(B)에서는 트랜지스터(4011)로서 상기 실시형태에 나타낸 트랜지스터(190)와 같은 구조를 가지는 트랜지스터를 이용하는 경우에 대하여 예시하고 있다.
또, 도 21(B)에서는 절연층(4023)을 통하여, 구동 회로용의 트랜지스터(4011)의 산화물 반도체층의 채널 형성 영역과 겹치는 위치에 도전층(4017)을 형성하는 구성예를 나타내고 있다. 도전층(4017)은 백 게이트 전극으로서 기능할 수 있다.
화소부(4002)에 형성된 트랜지스터(4010)는 표시 소자와 전기적으로 접속하고, 표시 패널을 구성한다. 표시 소자는 표시를 행할 수 있으면 특별히 한정되지 않고, 여러가지 표시 소자를 이용할 수 있다.
도 21(A)은 표시 소자로서 액정 소자를 이용한 액정 표시 장치의 일례이다. 도 21(A)에 있어서, 표시 소자인 액정 소자(4013)는 제 1 전극층(4030), 제 2 전극층(4031), 및 액정층(4008)을 포함한다. 또한, 액정층(4008)을 협지하도록 배향막으로서 기능하는 절연층(4032), 절연층(4033)이 형성되어 있다. 제 2 전극층(4031)은 제 2 기판(4006)측에 형성되고, 제 1 전극층(4030)과 제 2 전극층(4031)은 액정층(4008)을 통하여 중첩하는 구성을 가진다.
또 스페이서(4035)는 절연층을 선택적으로 에칭함으로써 얻어지는 기둥 모양의 스페이서이며, 제 1 전극층(4030)과 제 2 전극층(4031)과의 간격(셀 갭)을 제어하기 위해 설치되어 있다. 또한 구상(球狀)의 스페이서를 이용하여도 좋다.
표시 소자로서 액정 소자를 이용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 이용할 수 있다. 이와 같은 액정 재료는 조건에 따라, 콜레스테릭상, 스메틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다.
또, 배향막을 이용하지 않는 블루상을 나타내는 액정을 이용해도 좋다. 블루상은 액정상 중 하나이며, 콜레스테릭 액정을 승온해 가면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위해서 5중량% 이상의 키랄제를 혼합시킨 액정 조성물을 이용하여 액정층에 이용한다. 블루상을 나타내는 액정과 키랄제를 포함한 액정 조성물은 응답 속도가 1msec 이하로 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하며, 시야각 의존성이 작다. 또 배향막을 형성하지 않아도 좋으므로 러빙 처리도 불필요해지기 때문에, 러빙 처리에 의해 일어나는 정전 파괴를 방지할 수 있고, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서 액정 표시 장치의 생산성을 향상시키는 것이 가능해진다. 산화물 반도체층을 이용하는 트랜지스터는 정전기의 영향으로 트랜지스터의 전기적인 특성이 현저하게 변동하여 설계 범위를 벗어날 우려가 있다. 따라서 산화물 반도체층을 이용하는 트랜지스터를 가지는 액정 표시 장치에 블루상의 액정 재료를 이용하는 것은 더 효과적이다.
또, 액정 재료의 고유 저항은, 1×109Ω·cm 이상이고, 바람직하게는 1×1011Ω·cm 이상이고, 더 바람직하게는 1×1012Ω·cm 이상이다. 또한, 본 명세서에 있어서의 고유 저항의 값은 20℃에서 측정한 값으로 한다.
본 실시형태에서 이용하는 고순도화된 산화물 반도체층을 이용한 트랜지스터는 오프 상태에서의 전류값(오프 전류값)를 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 기입 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 줄일 수 있기 때문에, 소비 전력을 억제하는 효과를 나타낸다.
액정 표시 장치에 형성되는 유지 용량의 크기는 화소부에 배치되는 트랜지스터의 리크 전류 등을 고려하여 소정의 기간 동안 전하를 유지할 수 있도록 설정된다. 유지 용량의 크기는 트랜지스터의 오프 전류 등을 고려하여 설정하면 좋다. 고순도의 산화물 반도체층을 가지는 트랜지스터를 이용하는 것에 의해, 각 화소에서의 액정 용량에 대하여 1/3 이하, 바람직하게는 1/5 이하의 용량의 크기를 가지는 유지 용량을 형성하면 충분하다.
또, 상기한 산화물 반도체를 이용한 트랜지스터는 비교적 높은 전계 효과 이동도가 얻어지기 때문에, 고속 구동이 가능하다. 따라서, 표시 기능을 가지는 반도체 장치의 화소부에 상기 트랜지스터를 이용함으로써, 고화질의 화상을 제공할 수 있다. 또, 동일 기판 위에 구동 회로부 또는 화소부를 나누어 만들어 제작하는 것이 가능해지기 때문에, 반도체 장치의 부품 점수를 삭감할 수 있다.
액정 표시 장치에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric LiquidCrystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 이용할 수 있다.
또, 노멀리-블랙형의 액정 표시 장치, 예를 들면 수직 배향(VA) 모드를 채용한 투과형의 액정 표시 장치로 해도 좋다. 여기에서 수직 배향 모드란, 액정 표시 패널의 액정 분자의 배열을 제어하는 방식의 일종이며, 전압이 인가되어 있지 않을 때에 패널면에 대하여 액정 분자가 수직 방향을 향하는 방식이다. 수직 배향 모드로서는, 몇 가지를 들 수 있지만, 예를 들면, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super View) 모드 등을 이용할 수 있다. 또, 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누어 각각 다른 방향으로 분자를 넘어뜨리도록 고안되어 있는 멀티 도메인화 혹은 멀티 도메인 설계라고 불리는 방법을 이용할 수 있다.
또, 표시 장치에 있어서 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학부재(광학 기판) 등은 적절히 형성한다. 예를 들면, 편광 기판 및 위상차 기판에 의한 원편광을 이용해도 좋다. 또, 광원으로서 백 라이트, 사이드 라이트 등을 이용해도 좋다.
또, 화소부에 있어서의 표시 방식은 프로그래시브 방식이나 인터레이스 방식 등을 이용할 수 있다. 또, 컬러 표시할 때에 화소로 제어하는 색요소로서는 RGB(R는 빨강, G는 초록, B는 파랑을 나타냄)의 삼색으로 한정되지 않는다. 예를 들면, RGBW(W는 흰색을 나타냄), 또는 RGB에, 노랑, 청록, 진홍 등을 1색 이상 추가한 것이 있다. 또한, 색요소의 도트마다 그 표시 영역의 크기가 상이하여도 좋다. 단, 본 발명은 컬러 표시의 표시 장치로 한정되는 것은 아니며, 흑백 표시의 표시 장치에 적용할 수도 있다.
또, 표시 장치에 포함되는 표시 소자로서 일렉트로닉루미네선스을 이용하는 발광 소자를 적용할 수 있다. 일렉트로닉루미네선스을 이용하는 발광 소자는 발광재료가 유기 화합물인지, 무기 화합물인지에 따라 구별되고, 일반적으로 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불리고 있다.
유기 EL 소자는 발광 소자에게 전압을 인가하는 것에 의해, 한쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어 전류가 흐른다. 그리고, 그들 캐리어(전자 및 정공)가 재결합하는 것에 의해, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 돌아올 때에 발광한다. 이와 같은 메커니즘으로부터, 이와 같은 발광 소자는 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는 그 소자 구성에 의해, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광재료의 입자를 바인더 중에 분산시킨 발광층을 가지는 것이며, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층으로 삽입하고, 그것을 전극으로 끼운 구조이며, 발광 메커니즘은 금속 이온 중 내각 전자 천이를 이용하는 국재형 발광이다. 또한, 여기에서는 발광 소자로서 유기 EL 소자를 이용하여 설명한다.
발광 소자는 발광을 취출하기 위해 적어도 한쌍의 전극의 한쪽이 투명하면 좋다. 그리고, 기판 위에 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대측의 면으로부터 발광을 취출하는 상면 사출이나, 기판측의 면으로부터 발광을 취출하는 하면 사출이나, 기판측 및 기판과는 반대측의 면으로부터 발광을 취출하는 양면 사출 구조의 발광 소자가 있고, 어떠한 사출 구조의 발광 소자라도 적용할 수 있다.
도 21(B)은 표시 소자로서 발광 소자를 이용한 EL 표시 장치(「발광 장치」라고도 함)의 일례이다. 표시 소자인 발광 소자(4513)는 화소부(4002)에 설치된 트랜지스터(4010)와 전기적으로 접속하고 있다. 또한 발광 소자(4513)의 구성은 제 1 전극층(4030), 전계 발광층(4511), 제 2 전극층(4031)의 적층 구조이지만, 이 구성으로 한정되지 않는다. 발광 소자(4513)로부터 취출하는 광의 방향 등에 맞추어, 발광 소자(4513)의 구성은 적절히 바꿀 수 있다.
격벽(4510)은 유기 절연 재료, 또는 무기 절연 재료를 이용하여 형성한다. 특히 감광성의 수지 재료를 이용하여 제 1 전극층(4030) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 가지고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4511)은 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 모두 좋다.
발광 소자(4513)에 산소, 수소, 수분, 이산화 탄소 등이 침입하지 않도록, 제 2 전극층(4031) 및 격벽(4510) 위에 보호층을 형성해도 좋다. 보호층으로서는 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, DLC(Diamond Like Carbon) 등을 형성할 수 있다. 또, 제 1 기판(4001), 제 2 기판(4006), 및 실재(4005)에 의해 봉지된 공간에는 충전재(4514)가 형성되어 밀봉되어 있다. 이와 같이 바깥 공기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(부착 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
충전재(4514)로서는 질소나 아르곤 등의 불활성인 기체 외에, 자외선 경화 수지 또는 열경화 수지를 이용할 수 있고, PVC(폴리비닐 클로라이드), 아크릴 수지, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐 부티랄) 또는 EVA(에틸렌 비닐 아세테이트)를 이용할 수 있다. 예를 들면 충전재로서 질소를 이용하면 좋다.
또, 필요하다면, 발광 소자의 사출면에 편광판, 또는 원편광판(타원 편광판을 포함), 위상차판(λ/4판, λ/2판), 컬러 필터 등의 광학 필름을 적절히 형성해도 좋다. 또, 편광판 또는 원편광판에 반사 방지막을 형성해도 좋다. 예를 들면, 표면의 요철에 의해 반사광을 확산하여, 비침을 저감할 수 있는 안티글레어(anti-glare) 처리를 실시할 수 있다.
표시 소자에 전압을 인가하는 제 1 전극층 및 제 2 전극층(화소 전극층, 공통 전극층, 대향 전극층 등이라고도 함)에 있어서는, 취출하는 광의 방향, 전극층이 형성되는 장소, 및 전극층의 패턴 구조에 따라 투광성, 반사성을 선택하면 좋다.
제 1 전극층(4030), 제 2 전극층(4031)은 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티탄을 포함한 인듐 산화물, 인듐 주석 산화물, 산화 티탄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 이용할 수 있다.
또, 제 1 전극층(4030), 제 2 전극층(4031)은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오브(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티탄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 그 합금, 혹은 그 금속 질화물로부터 하나, 또는 복수종을 이용하여 형성할 수 있다.
또, 제 1 전극층(4030), 제 2 전극층(4031)으로서 도전성 고분자(도전성 폴리머라고도 함)를 포함한 도전성 조성물을 이용하여 형성할 수 있다. 도전성 고분자로서는 이른바 π전자 공액계 도전성 고분자를 이용할 수 있다. 예를 들면, 폴리아닐린 혹은 그 유도체, 폴리피롤 혹은 그 유도체, 폴리티오펜 혹은 그 유도체, 또는 아닐린, 피롤 및 티오펜 중 2종 이상의 공중합체 혹은 그 유도체 등을 들 수 있다.
또, 트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 구동 회로 보호용의 보호 회로를 형성하는 것이 바람직하다. 보호 회로는 비선형 소자를 이용하여 구성하는 것이 바람직하다.
상기 실시형태에서 나타낸 트랜지스터를 적용함으로써, 표시 기능을 가지는 신뢰성이 좋은 반도체 장치를 제공할 수 있다. 또, 상기 실시형태에서 나타낸 배선 구조를 이용함으로써, 배선의 폭이나 두께를 증가시키지 않고 배선 저항을 저감할 수 있다. 따라서, 고정밀화나 대면적화가 가능하고, 표시 품질이 좋은 표시 기능을 가지는 반도체 장치를 제공할 수 있다. 또, 소비 전력이 저감된 반도체 장치를 제공할 수 있다.
[7-1-2. 화소 회로의 일례]
도 22에 표시 장치에 적용 가능한 화소 회로의 일례를 도시한다. 도 22(A)는 액정 표시 장치에 적용 가능한 화소 회로의 일례를 나타내는 회로도이다. 도 22(A)에 도시하는 화소 회로는 트랜지스터(851)와 캐패시터(852)와 한쌍의 전극간에 액정이 충전된 액정 소자(853)를 가진다.
트랜지스터(851)에서는 소스 및 드레인의 한쪽이 신호선(855)에 전기적으로 접속되고, 게이트가 주사선(854)에 전기적으로 접속되어 있다.
캐패시터(852)에서는 한쪽의 전극이 트랜지스터(851)의 소스 및 드레인의 다른 한쪽에 전기적으로 접속되고, 다른 한쪽의 전극이 공통 전위를 공급하는 배선에 전기적으로 접속되어 있다.
액정 소자(853)에서는, 한쪽의 전극이 트랜지스터(851)의 소스 및 드레인의 다른 한쪽에 전기적으로 접속되고, 다른 한쪽의 전극이 공통 전위를 공급하는 배선에 전기적으로 접속되어 있다. 또한, 상기한 캐패시터(852)의 다른 한쪽의 전극이 전기적으로 접속하는 배선에 부여되는 공통 전위와, 액정 소자(853)의 다른 한쪽의 전극에 부여되는 공통 전위는 다른 전위여도 좋다.
도 22(B)는 EL 표시 장치에 적용 가능한 화소 회로의 일례를 나타내는 회로도이다.
도 22(B)에 도시하는 화소 회로는 스위치 소자(843)와, 트랜지스터(841)와, 캐패시터(842)와 발광 소자(719)를 가진다.
트랜지스터(841)의 게이트는 스위치 소자(843)의 일단 및 캐패시터(842)의 일단과 전기적으로 접속된다. 트랜지스터(841)의 소스는 발광 소자(719)의 일단과 전기적으로 접속된다. 트랜지스터(841)의 드레인은 캐패시터(842)의 타단과 전기적으로 접속되고, 고전원 전압 VDD가 부여된다. 또, 스위치 소자(843)의 타단은 신호선(844)과 전기적으로 접속된다. 발광 소자(719)의 타단은 저전원 전압 VSS, 접지 전위 GND 등의, 고전원 전위 VDD보다 작은 전위로 한다.
또한, 고전원 전압 VDD란 고전압측의 전원 전위를 말한다. 또, 저전원 전압 VSS란 저전압측의 전원 전위를 말한다. 또한, 접지 전위 GND를 고전원 전압 또는 저전원 전압으로서 이용할 수도 있다. 예를 들면 고전원 전압이 접지 전위인 경우에는 저전원 전압은 접지 전위보다 낮은 전압이고, 저전원 전압이 접지 전위의 경우에는 고전원 전압은 접지 전위보다 높은 전압이다.
또한, 트랜지스터(841)는 상기한 산화물 반도체층을 포함한 적층체를 이용한 트랜지스터를 이용한다. 이 트랜지스터는 안정된 전기 특성을 가진다. 따라서, 표시 품위가 높은 EL 표시 장치로 할 수 있다.
스위치 소자(843)로서는, 트랜지스터를 이용하면 바람직하다. 트랜지스터를 이용함으로써, 화소의 면적을 작게 할 수 있고, 해상도가 높은 EL 표시 장치로 할 수 있다. 또, 스위치 소자(843)로서 상기한 산화물 반도체층을 포함한 적층체를 이용한 트랜지스터를 이용해도 좋다. 스위치 소자(843)로서 이 트랜지스터를 이용함으로써, 트랜지스터(841)와 동일 공정에 의해 스위치 소자(843)를 제작할 수 있고, EL 표시 장치의 생산성을 높일 수 있다.
[7-3. 전자 기기]
본 명세서에 개시하는 반도체 장치는 다양한 전자 기기(유기기도 포함)에 적용할 수 있다. 전자 기기로서는, 텔레비전, 모니터 등의 표시 장치, 조명 장치, 데스크탑형 혹은 노트형의 퍼스널 컴퓨터, 워드 프로세서, DVD(Digital Versatile Disc) 등의 기록 매체에 기억된 정지 화면 또는 동영상을 재생하는 화상 재생 장치, 휴대용 CD 플레이어, 라디오, 테이프 레코더, 헤드폰 스테레오, 스테레오, 무선 전화기, 트랜시버, 휴대전화, 자동차 전화, 휴대형 게임기, 계산기, 휴대 정보 단말기, 전자 수첩, 전자 서적, 전자 번역기, 음성 입력 기기, 비디오 카메라, 디지털 스틸 카메라, 전기 면도기, 전자레인지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 전기 청소기, 에어컨디셔너 등의 공기조절 설비, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 방사선 측정기, 투석 장치 등의 의료 기기, 불, 연기, 누전, 가스 누출 등을 검지하는 검지 장치, 근접 센서, 적외선 센서, 진동 센서, 방사선 센서, 사람 감지 센서 등의 각종 센서 등을 들 수 있다. 또한 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 전력 저장 시스템 등의 산업 기기도 들 수 있다. 또, 석유를 이용한 엔진이나, 비수계 2차 전지로부터 전력을 이용하여 전동기에 의해 추진하는 이동체 등도, 전기 기기의 범주에 포함되는 것으로 한다. 상기 이동체로서, 예를 들면, 전기 자동차(EV), 내연 기관과 전동기를 겸비한 하이브리드 차(HEV), 플러그 인 하이브리드 차(PHEV), 이와 같은 타이어 차륜을 무한 궤도로 바꾼 장궤 차량, 전동 어시스트 자전거를 포함한 원동기 부착 자전거, 자동 이륜차, 전동 휠체어, 골프용 카트, 소형 또는 대형 선박, 잠수함, 헬리콥터, 항공기, 로켓, 인공위성, 우주 탐사기나 혹성 탐사기, 우주선을 들 수 있다. 전자 기기의 구체적인 예를 도 23에 도시한다.
도 23(A)에 있어서, 경보 장치(8100)는 주택용 화재 경보기이며, 검출부와 MCU(8101)를 가지고 있다. MCU(8101)에는 상기한 트랜지스터를 이용할 수 있다.
도 23(A)에 있어서, 실내기(8200) 및 실외기(8204)를 가지는 에어컨디셔너에는 상기한 트랜지스터를 이용한 CPU가 포함된다. 구체적으로, 실내기(8200)는 하우징(8201), 송풍구(8202), MCU(8203) 등을 가진다. 도 23(A)에 있어서, MCU(8203)가 실내기(8200)에 형성되어 있는 경우를 예시하고 있지만, MCU(8203)는 실외기(8204)에 형성되어 있어도 좋다. 또는, 실내기(8200)와 실외기(8204)의 양쪽 모두에, MCU(8203)가 형성되어 있어도 좋다. MCU(8203)에 상기한 트랜지스터를 이용함으로써, 에어컨디셔너를 저소비 전력화할 수 있다.
도 23(A)에 있어서, 전기 냉동 냉장고(8300)에는 상기한 트랜지스터를 이용한 MCU가 포함된다. 구체적으로, 전기 냉동 냉장고(8300)는 하우징(8301), 냉장실용 문(8302), 냉동실용 문(8303), MCU(8304) 등을 가진다. 도 23(A)에서는, MCU(8304)가, 하우징(8301)의 내부에 형성되어 있다. MCU(8304)에 상기한 트랜지스터를 이용함으로써, 전기 냉동 냉장고(8300)를 저소비 전력화할 수 있다.
도 23(B)에 있어서, 전기 자동차의 예를 나타낸다. 전기 자동차(9700)에는 2차 전지(9701)가 탑재되어 있다. 2차 전지(9701)의 전력은 제어 회로(9702)에 의해 출력이 조정되어 구동 장치(9703)에 공급된다. 제어 회로(9702)는 도시하지 않은 ROM, RAM, MCU 등을 가지는 처리 장치(9704)에 의해 제어된다. 상기한 트랜지스터를 이용한 MCU가 포함됨으로써, 전기 자동차(9700)를 저소비 전력화할 수 있다.
구동 장치(9703)는 직류전동기 혹은 교류 전동기 단체(單體), 또는 전동기와 내연 기관을 조합하여 구성된다. 처리 장치(9704)는 전기 자동차(9700) 운전자의 조작 정보(가속, 감속, 정지 등)나 주행시의 정보(오르막이나 내리막길 등의 정보, 구동륜에 걸리는 부하 정보 등)의 입력 정보에 기초하여 제어 회로(9702)에 제어 신호를 출력한다. 제어 회로(9702)는 처리 장치(9704)의 제어 신호에 의해, 2차 전지(9701)로부터 공급되는 전기 에너지를 조정하여 구동 장치(9703)의 출력을 제어한다. 교류 전동기를 탑재하고 있는 경우는, 도시하지 않았지만, 직류를 교류로 변환하는 인버터도 내장된다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 8)
산화물 반도체(OS)층을 이용한 트랜지스터의 신뢰성을 높이기 위해서는, 신뢰성에 영향을 주는 요인을 분명히 하는 것이 중요하다. 그러므로, 산화물 반도체층을 이용한 트랜지스터의 신뢰성을 높이기 위해서, 이하와 같은 열화 기구의 모델을 나타냈다.
또한, 산화물 반도체층의 산소 결손은 산화물 반도체층에 깊은 준위(deep level DOS)를 형성한다. deep level DOS를 저감하기 위해서는, 산화물 반도체층을 화학 양론적 조성보다 과잉으로 산소를 포함한 상태로 하는 것, 외부로부터 산소 결손을 보충하는 산소를 부여하는 것이 중요하다.
산화물 반도체층을 이용한 트랜지스터에 대하여, 플러스 게이트 BT(＋GBT：plus Gate Bias Temperature) 시험을 행하면 초기의 Vg-Id 특성과 비교하여 문턱 전압(Vth)이 플러스 방향으로 변동한다. 또, 플러스 게이트 BT 시험을 행한 트랜지스터에 대하여 마이너스 게이트 BT(-GBT：minus Gate Bias Temperature) 시험을 행하면, Vg-Id 특성이 마이너스 방향으로 변동한다. 이와 같이, 플러스 게이트 BT 시험과 마이너스 게이트 BT 시험을 교대로 반복함으로써, 트랜지스터의 문턱 전압이 플러스 방향, 마이너스 방향으로 교대로 변동한다(도 24 참조).
도 24로부터, 산화물 반도체층을 이용한 트랜지스터의 Vg-Id 특성의 변동은 고정 전하가 아닌 준위(트랩 준위)가 관계하고 있는 것이 시사된다.
도 25는 산화물 반도체층을 이용한 트랜지스터의 에너지 밴드 구조도의 모델이다. 또한, 도 25는 게이트 전압을 인가하고 있지 않은 상태이다. 도 25에서는, 산화물 반도체층, 산화물 반도체층과 게이트 절연층(GI)의 계면, 및 산화물 반도체층과 보호 절연층(Passivation)의 계면에 3 종류의 결함 준위(DOS)를 가정했다. 결함 준위는 2종류의 얕은 준위(shallow level DOS)와 1종류의 deep level DOS가 있다. 또한, 결함 준위는 에너지적인 분포를 가지고 있다. 여기에서, 제 1 얕은 준위(wide level DOS)는 에너지의 분포가 넓고, 제 2 얕은 준위(peak level DOS)는 에너지의 분포가 좁다. 또, 가전자대의 상단의 에너지와 deep level DOS의 에너지의 차이(△Evd)는 전도대 하단의 에너지와 peak level DOS의 에너지와의 차이(△Ecs)보다 크다.
예를 들면, 얕은 준위는 페르미 에너지보다 높은 에너지일 때 중성이 되고, 페르미 에너지보다 낮은 에너지일 때 마이너스로 대전한다. 한편, 깊은 준위는 페르미 에너지보다 높은 에너지일 때 플러스로 대전하고, 페르미 에너지보다 낮은 에너지일 때 중성이 된다.
도 26에 산화물 반도체층을 이용한 트랜지스터의 Vg-Id 특성의 열화 모드를 나타낸다. 산화물 반도체층을 이용한 트랜지스터는 3종류의 열화 모드를 가진다. 구체적으로는, 도 26(A)에 도시하는 열화 모드는 온 전류의 저하를 나타내고, 도 26(B)에 도시하는 열화 모드는 문턱 전압의 플러스 방향으로의 변동을 나타내고, 도 26(C)에 도시하는 열화 모드는 문턱 전압의 마이너스 방향으로의 변동을 나타낸다.
이하에, 산화물 반도체층을 이용한 트랜지스터의 열화 모드가 어떠한 결함 준위에 의해 일어나는지를 설명한다.
우선은, 도 26(A)에 도시하는 온 전류의 저하에 대하여 설명한다. Vg-Id 특성을 측정할 때, 게이트 전압이 높아짐에 따라, wide level DOS에 전자가 트랩되어 간다(도 27 참조). 이 때, 트랩된 전자는 전도에 기여하지 않기 때문에, 트랜지스터의 온 전류의 저하(손상)가 생긴다. 따라서, 열화 모드 중 하나인 트랜지스터의 온 전류의 저하는 wide level DOS에 의해 일어난다고 생각된다. 또한, 도면 중의 N는 중성(Neutral)을 나타낸다.
다음에, 플러스 게이트 BT 시험시의 문턱 전압의 플러스 방향으로의 변동에 대하여 도 28을 참조해 설명을 한다.
플러스 게이트 BT 시험시에 있어서, 플러스의 게이트 전압에 의해 유기된 전자가 peak level DOS에 트랩된다(도 28 참조). 플러스 게이트 BT 시험시에 트랩된 전자, 즉 마이너스 전하는 완화 시간이 길고, 고정 전하와 같이 작용한다. 이 마이너스 전하에 의해 게이트 전압(바이어스)을 오프 상태로 한 후에도, 실효적으로 마이너스의 전압이 부여된 상태와 동일해진다. 따라서, 플러스 게이트 BT 시험 후의 트랜지스터의 전기 특성을 측정했을 때에, 트랜지스터 특성(Vg-Id특성)의 문턱 전압이 플러스 방향으로 변동한다.
다음에, 마이너스 게이트 BT 시험시의 문턱 전압의 마이너스 방향으로의 변동에 대하여 도 29를 참조하여 설명을 한다.
마이너스 게이트 BT 시험시에 있어서, 마이너스의 게이트 전압 Vg를 인가하고, 광을 조사하면 deep level DOS에 정공, 즉 플러스 전하가 트랩된다. 전도체 하단의 에너지(Ec)와의 차이가 큰, 또 가전자대 상단의 에너지(Ev)와의 차이가 크기 때문에, 정공이 유발되기 위해 필요로 하는 시간이 길다. 또 산화물 반도체층 중의 정공은 유효 질량이 크고, 드레인 전극으로부터도 정공의 주입은 일어나기 어렵다. 또, 플러스 전하는 완화 시간이 길고 고정 전하와 같이 작용한다. 이 플러스 전하에 의해, 게이트 전압(바이어스)을 오프 상태로 한 후에도, 실효적으로 플러스의 전압이 부여된 상태와 동일해진다. 따라서, 마이너스 게이트 BT 시험 후의 트랜지스터의 전기 특성을 측정했을 때에, 트랜지스터 특성(Vg-Id 특성)의 문턱 전압이 마이너스 방향으로 변동한다.
또한, 산화물 반도체층이 In-Ga-Zn 산화물인 경우, 산소와의 결합 에너지가 작은 인듐과 결합하고 있는 산소가 누출되기 쉽다(In-Vo가 형성되기 쉽다). 또한, peak level DOS는 In-VoH가 관계하고 있다고 생각되며, n형 영역을 형성하는 경우가 있다. 또, wide level dos는 In-Vo-HO-Si가 관계하고 있다고 생각된다. 또, deep level DOS는 In-Vo-In이 관계하고 있다고 생각된다.
산화물 반도체층 중의 결함 준위를 저감하려면, 산소 결손(Vo)을 저감하는 것이 중요하다. 구체적으로는 산화물 반도체층 중으로의 Si의 혼입을 막거나, 또는 과잉 산소를 보충함으로써 산소 결손을 저감할 수 있다. 또한 결함 준위인 얕은 준위의 형성에는, VoH가 기여하고 있기 때문에, 산화물 반도체층 중의 수소를 저감하면 바람직하다.
100：트랜지스터 101：기판
102：절연층 103：적층체
105：산화물층 106：절연층
107：게이트 전극 108：절연층
110：부위 111：부위
112：부위 121：레지스트 마스크
122：산소 플라즈마 123：레지스트 마스크
124：에칭 가스 131：게이트 전극
132：절연층 150：트랜지스터
160：트랜지스터 170：트랜지스터
180：트랜지스터 182：Ec
185：Ec 186：Ec
190：트랜지스터 191：트랩 준위
230：CPU 232：휘발성 기억부
233：불휘발성 기억부 240：트랜지스터
241：용량 소자 242：트랜지스터
243：트랜지스터 244：트랜지스터
245：실렉터 246：인버터
247：용량 소자 248：플립 플롭
401：반도체 기판 403：소자 분리층
404：게이트 전극 406：적층체
407：게이트 절연층 409：게이트 전극
412：게이트 절연층 413：산화물층
415：절연층 417：절연층
418：절연층 420：절연층
421：절연층 422：절연층
424：전극 425：절연층
445：절연층 446：절연층
449：배선 451：트랜지스터
452：트랜지스터 453：용량 소자
456：배선 460：전극
700：MCU 701：유닛
702：유닛 703：유닛
704：유닛 710：CPU
711：버스 브릿지 712：RAM
713：메모리 인터페이스 715：클록 생성 회로
719：발광 소자 720：컨트롤러
721：컨트롤러 722：I/O 인터페이스
730：파워 게이트 유닛 731：스위치 회로
732：스위치 회로 740：클록 생성 회로
741：수정 발진 회로 742：발진자
743：수정 진동자 745：타이머 회로
746：I/O 인터페이스 750：I/O 포트
751：콤퍼레이터 752：I/O 인터페이스
761：버스 라인 762：버스 라인
763：버스 라인 764：데이터 버스 라인
770：접속 단자 771：접속 단자
772：접속 단자 773：접속 단자
774：접속 단자 775：접속 단자
776：접속 단자 780：레지스터
783：레지스터 784：레지스터
785：레지스터 786：레지스터
787：레지스터 841：트랜지스터
842：캐패시터 843：스위치 소자
844：신호선 851：트랜지스터
852：캐패시터 853：액정 소자
854：주사선 855：신호선
1000：타겟 1001：이온
1002：스퍼터링 입자 1003：산화물 반도체층
1004：비정질막 1005：플라즈마
1196：레지스터 4001：기판
4002：화소부 4003：신호선 구동 회로
4004：주사선 구동 회로 4005：실재
4006：기판 4008：액정층
4010：트랜지스터 4011：트랜지스터
4013：액정 소자 4014：배선
4015：전극 4017：도전층
4018：FPC 4019：이방성 도전층
4020：절연층 4021：평탄화층
4022：절연층 4023：절연층
4030：전극층 4031：전극층
4032：절연층 4033：절연층
4035：스페이서 4510：격벽
4511：전계 발광층 4513：발광 소자
4514：충전재 8100：경보 장치
8101：MCU 8200：실내기
8201：하우징 8202：송풍구
8203：MCU 8204：실외기
8300：전기 냉동 냉장고 8301：하우징
8302：냉장실용 문 8303：냉동실용 문
8304：MCU 9700：전기 자동차
9701：2차 전지 9702：제어 회로
9703：구동 장치 9704：처리 장치
103a：산화물층 103b：산화물 반도체층
103c：산화물층 103d：산화물층
104a：소스 전극 104as：소스 전극
104b：드레인 전극 104bs：드레인 전극
109a：소스 영역 109b：드레인 영역
164a：소스 전극 164b：드레인 전극
183a：Ec 183b：Ec
183c：Ec 4018b：FPC
411a：불순물 영역 411b：불순물 영역
416a：소스 전극 416b：드레인 전극
419a：콘택트 플러그 419b：콘택트 플러그
423a：배선 423b：배선
426a：소스 전극 426b：드레인 전극

Claims (24)

  1. 반도체 장치로서,
    제 1 산화물층, 제 2 산화물층, 및 상기 제 1 산화물층과 상기 제 2 산화물층 사이의 산화물 반도체층을 포함하는 적층체;
    소스 전극과 드레인 전극;
    제 3 산화물층;
    게이트 절연층; 및
    게이트 전극을 포함하고,
    상기 소스 전극과 상기 드레인 전극은 상기 적층체 위에서 접촉하고,
    상기 제 3 산화물층은 상기 소스 전극과 상기 드레인 전극 위에 있고 상기 제 2 산화물층의 상면 및 측면과 접촉하고,
    상기 게이트 절연층은 상기 게이트 전극과 상기 적층체 사이에 위치하고,
    상기 제 1 산화물층, 상기 제 2 산화물층, 및 상기 제 3 산화물층 각각은 상기 산화물 반도체층에 함유된 적어도 하나의 금속 원소를 포함하고,
    상기 제 1 산화물층 및 상기 제 2 산화물층 각각의 전자 친화력은 상기 산화물 반도체층의 전자 친화력보다 작고,
    상기 제 3 산화물층의 전자 친화력은 상기 제 2 산화물층의 전자 친화력보다 작은, 반도체 장치.
  2. 반도체 장치로서,
    제 1 산화물층 위의 산화물 반도체층;
    상기 산화물 반도체층 위의 제 2 산화물층;
    상기 제 2 산화물층 위에서 접촉하는 소스 전극 및 드레인 전극; 및
    상기 소스 전극 및 상기 드레인 전극 위에 있고 상기 제 2 산화물층의 상면의 일부 및 측면의 일부와 접촉하는 제 3 산화물층을 포함하고,
    상기 제 1 산화물층, 상기 제 2 산화물층, 및 상기 제 3 산화물층 각각은 상기 산화물 반도체층에 함유된 적어도 하나의 금속 원소를 포함하고,
    상기 제 1 산화물층 및 상기 제 2 산화물층 각각의 전자 친화력은 상기 산화물 반도체층의 전자 친화력보다 작고,
    상기 제 3 산화물층의 전자 친화력은 상기 제 2 산화물층의 전자 친화력보다 작은, 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 3 산화물층 위의 절연층; 및
    상기 절연층 위의 제 3 전극을 더 포함하는, 반도체 장치.
  4. 반도체 장치로서,
    기판 위의 제 1 산화물층;
    상기 제 1 산화물층 위의 산화물 반도체층;
    상기 산화물 반도체층 위의 제 2 산화물층;
    상기 제 2 산화물층 위의 소스 전극 및 드레인 전극; 및
    상기 제 2 산화물층의 상면의 일부 및 측면의 일부와 상기 소스 전극 및 상기 드레인 전극 위에서 접촉하는 제 3 산화물층을 포함하고, 상기 제 1 산화물층과 상기 제 2 산화물층 각각의 전도대 하단의 에너지는 상기 산화물 반도체층의 전도대 하단의 에너지보다 높고,
    상기 제 1 산화물층, 상기 제 2 산화물층, 및 상기 제 3 산화물층 각각은 상기 산화물 반도체층에 함유된 적어도 하나의 금속 원소를 포함하고,
    상기 제 1 산화물층 및 상기 제 2 산화물층 각각의 전자 친화력은 상기 산화물 반도체층의 전자 친화력보다 작고,
    상기 제 3 산화물층의 전자 친화력은 상기 제 2 산화물층의 전자 친화력보다 작은, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 3 산화물층 위의 게이트 절연층; 및
    상기 게이트 절연층 위의 게이트 전극을 더 포함하는, 반도체 장치.
  6. 제 4 항에 있어서,
    상기 기판 위의 제 1 게이트 전극;
    상기 제 1 게이트 전극 위의 제 1 게이트 절연층;
    상기 제 3 산화물층 위의 제 2 게이트 절연층; 및
    상기 제 2 게이트 절연층 위의 제 2 게이트 전극을 더 포함하고,
    상기 제 1 산화물층은 상기 제 1 게이트 절연층 위에 있는, 반도체 장치.
  7. 반도체 장치로서,
    기판 위의 산화물 반도체층;
    상기 산화물 반도체층 위의 제 1 산화물층;
    상기 제 1 산화물층 위의 소스 전극 및 드레인 전극; 및
    상기 제 1 산화물층의 상면의 일부 및 측면의 일부와 상기 소스 전극 및 상기 드레인 전극 위에서 접촉하는 제 2 산화물층을 포함하고,
    상기 제 1 산화물층 및 상기 제 2 산화물층은 서로 접촉하고,
    상기 제 1 산화물층 및 상기 제 2 산화물층은 상기 산화물 반도체층에 함유된 적어도 하나의 금속 원소를 포함하고,
    상기 제 1 산화물층의 전도대 하단의 에너지는 상기 산화물 반도체층의 전도대 하단의 에너지보다 높고,
    상기 제 1 산화물층 및 상기 제 2 산화물층 각각은 상기 산화물 반도체층에 함유된 적어도 하나의 금속 원소를 포함하고,
    상기 제 1 산화물층 및 상기 제 2 산화물층 각각의 전자 친화력은 상기 산화물 반도체층의 전자 친화력보다 작은, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 2 산화물층 위의 게이트 절연층; 및
    상기 게이트 절연층 위의 게이트 전극을 더 포함하는, 반도체 장치.
  9. 반도체 장치로서,
    제 1 산화물층;
    상기 제 1 산화물층 위에서 접촉하는 산화물 반도체층;
    상기 산화물 반도체층 위에서 접촉하는 제 2 산화물층;
    상기 제 2 산화물층 위의 소스 전극 및 드레인 전극; 및
    상기 제 2 산화물층의 상면의 일부 및 측면의 일부, 상기 소스 전극, 및 상기 드레인 전극 위에서 접촉하는 제 3 산화물층을 포함하고,
    상기 제 1 산화물층, 상기 제 2 산화물층 및 상기 제 3 산화물층 각각은 상기 산화물 반도체층에 함유된 적어도 하나의 금속 원소를 포함하고,
    상기 제 2 산화물층의 전도대 하단의 에너지는 상기 산화물 반도체층의 전도대 하단의 에너지보다 높고,
    상기 제 3 산화물층의 전도대 하단의 에너지는 상기 제 2 산화물층의 전도대 하단의 에너지보다 높고,
    상기 제 1 산화물층 및 상기 제 2 산화물층 각각의 전자 친화력은 상기 산화물 반도체층의 전자 친화력보다 작고,
    상기 제 3 산화물층의 전자 친화력은 상기 제 2 산화물층의 전자 친화력보다 작은, 반도체 장치.
  10. 반도체 장치로서,
    절연 표면 위에서 접촉하는 제 1 산화물층;
    상기 제 1 산화물층 위에서 접촉하는 산화물 반도체층;
    상기 산화물 반도체층 위에서 접촉하는 제 2 산화물층;
    상기 제 2 산화물층 위에서 접촉하는 소스 전극 및 드레인 전극;
    상기 제 2 산화물층의 상면의 일부 및 측면의 일부, 상기 소스 전극, 및 상기 드레인 전극 위에서 접촉하는 제 3 산화물층;
    상기 제 3 산화물층 위에서 접촉하는 게이트 절연층; 및
    상기 게이트 절연층 위에서 접촉하는 게이트 전극을 포함하고,
    상기 제 1 산화물층, 상기 산화물 반도체층, 상기 제 2 산화물층, 및 상기 제 3 산화물층 각각은 인듐, 갈륨, 및 아연을 함유하고,
    상기 제 1 산화물층은 인듐의 원자수비보다 큰 갈륨의 원자수비를 가지고,
    상기 제 3 산화물층은 인듐의 원자수비보다 큰 갈륨의 원자수비를 가지고,
    상기 제 1 산화물층 및 상기 제 2 산화물층 각각의 전자 친화력은 상기 산화물 반도체층의 전자 친화력보다 작고,
    상기 제 3 산화물층의 전자 친화력은 상기 제 2 산화물층의 전자 친화력보다 작은, 반도체 장치.
  11. 반도체 장치로서,
    절연 표면 위에서 접촉하는 제 1 산화물층;
    상기 제 1 산화물층 위에서 접촉하는 산화물 반도체층;
    상기 산화물 반도체층 위에서 접촉하는 제 2 산화물층;
    상기 제 2 산화물층 위에서 접촉하는 소스 전극 및 드레인 전극;
    상기 제 2 산화물층의 상면의 일부 및 측면의 일부, 상기 소스 전극, 및 상기 드레인 전극 위에서 접촉하는 제 3 산화물층;
    상기 제 3 산화물층 위에서 접촉하는 게이트 절연층; 및
    상기 게이트 절연층 위에서 접촉하는 게이트 전극을 포함하고,
    상기 제 1 산화물층, 상기 산화물 반도체층, 상기 제 2 산화물층, 및 상기 제 3 산화물층 각각은 인듐, 갈륨, 및 아연을 함유하고,
    상기 제 1 산화물층은 인듐의 원자수비보다 큰 아연의 원자수비를 가지고,
    상기 제 3 산화물층은 인듐의 원자수비보다 큰 아연의 원자수비를 가지고,
    상기 제 1 산화물층 및 상기 제 2 산화물층 각각의 전자 친화력은 상기 산화물 반도체층의 전자 친화력보다 작고,
    상기 제 3 산화물층의 전자 친화력은 상기 제 2 산화물층의 전자 친화력보다 작은, 반도체 장치.
  12. 제 1 항, 제 2 항, 제 7 항, 및 제 9 항 중 어느 한 항에 있어서,
    상기 적어도 하나의 금속 원소는 인듐인, 반도체 장치.
  13. 제 1 항, 제 2 항, 제 4 항, 제 7 항, 및 제 9 항 중 어느 한 항에 있어서,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치.
  14. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 산화물층의 측면 및 상기 제 2 산화물층의 측면은 상기 제 3 산화물층과 접촉하는, 반도체 장치.
  15. 제 4 항에 있어서,
    상기 제 3 산화물층은 상기 제 2 산화물층, 상기 소스 전극, 및 상기 드레인 전극 위에 제공되고, 상기 제 3 산화물층은 상기 제 2 산화물층과 접촉하는, 반도체 장치.
  16. 제 4 항에 있어서,
    상기 제 1 산화물층의 상기 전도대 하단의 에너지는 상기 제 2 산화물층의 상기 전도대 하단의 에너지보다 높은, 반도체 장치.
  17. 제 4 항에 있어서,
    상기 제 3 산화물층의 전도대 하단의 에너지는 상기 제 2 산화물층의 상기 전도대 하단의 에너지보다 높은, 반도체 장치.
  18. 제 4 항에 있어서,
    상기 제 3 산화물층의 전도대 하단의 에너지는 상기 제 2 산화물층의 상기 전도대 하단의 에너지와 같은, 반도체 장치.
  19. 제 4 항, 제 7 항, 및 제 9 항 중 어느 한 항에 있어서,
    상기 산화물 반도체층은 상기 산화물 반도체층의 상면에 수직인 방향으로 정렬되는 결정들을 포함하는, 반도체 장치.
  20. 제 7 항에 있어서,
    상기 기판과 상기 산화물 반도체층 사이에 제 3 산화물층을 더 포함하고,
    상기 제 3 산화물층은 상기 산화물 반도체층과 접촉하는, 반도체 장치.
  21. 제 7 항에 있어서,
    상기 제 2 산화물층의 전도대 하단의 에너지는 상기 산화물 반도체층의 상기 전도대 하단의 에너지보다 높은, 반도체 장치.
  22. 제 7 항에 있어서,
    상기 제 2 산화물층의 전도대 하단의 에너지는 상기 제 1 산화물층의 상기 전도대 하단의 에너지 이상인, 반도체 장치.
  23. 제 10 항 또는 제 11 항에 있어서,
    상기 제 1 산화물층은 아연의 원자수비보다 큰 갈륨의 원자수비를 가지고,
    상기 제 3 산화물층은 아연의 원자수비보다 큰 갈륨의 원자수비를 가지는, 반도체 장치.
  24. 제 10 항 또는 제 11 항에 있어서,
    상기 제 2 산화물층은 인듐의 원자수비보다 큰 갈륨의 원자수비를 가지는, 반도체 장치.
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