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TW201427012A - 半導體裝置 - Google Patents

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TW201427012A
TW201427012A TW102139075A TW102139075A TW201427012A TW 201427012 A TW201427012 A TW 201427012A TW 102139075 A TW102139075 A TW 102139075A TW 102139075 A TW102139075 A TW 102139075A TW 201427012 A TW201427012 A TW 201427012A
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Shunpei Yamazaki
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Semiconductor Energy Lab
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Abstract

氧化物層，其含有與包含通道的氧化物半導體層中所含有的相同的金屬元素的至少之一，係形成與該氧化物半導體層的頂表面和底表面相接觸，藉以介面狀態不易產生在該氧化物半導體層的上介面和下介面的每一個中。另外，較佳的是，使用類似於該等氧化物層之材料和方法的材料和方法所形成之氧化物層係可形成在該等氧化物層之上。因此，該介面狀態幾乎不影響電子的移動。

Description

半導體裝置
本發明係相關於半導體裝置和製造半導體裝置的方法。
在此說明書中，半導體裝置意指可藉由利用半導體特性來運作之所有裝置類型，及電晶體、半導體電路、記憶體裝置、成像裝置、顯示裝置、電光裝置、電子用品等等都是半導體裝置。
已將焦點放在使用半導體薄膜形成電晶體之技術上(亦稱作薄膜電晶體(TFT))。電晶體被應用到諸如積體電路(IC)或影像顯示裝置等廣泛的電子裝置範圍上。矽基半導體材料是可應用到電晶體之半導體薄膜的材料上眾所皆知的材料。做為另一材料，氧化物半導體已引起注意。
例如，揭示將含銦(In)、鎵(Ga)、及鋅(Zn)之非晶氧化物用於電晶體的通道形成區之電晶體(見專利文件1)。
另外，已知在製造處理期間從氧化物半導體釋放氧，使得氧空位被形成(見專利文件2)。
[參考] [專利文件]
[專利文件1]日本已出版專利申請案號碼2006-165528
[專利文件2]日本已出版專利申請案號碼2011-222767
形成在氧化物半導體層中之氧空位產生局部化狀態，如此會降低諸如包括氧化物半導體層之電晶體等半導體裝置的電特性。
另外，源自氧空位的介面狀態易產生在堆疊的氧化物半導體層與絕緣層之間的介面附近之氧化物半導體層中。介面狀態增加使載子會被散射或捕獲，藉以電晶體的場效遷移率會降低或者電晶體的斷開狀態電流會增加。另外，介面狀態的增加改變電晶體的臨界電壓，如此導致電特性變化增加。因此，介面狀態增加導致電晶體的電特性劣化和電晶體的可靠性降低。
本發明的一實施例之目的在於提供具有低密度的局部化狀態之氧化物半導體。
本發明的一實施例之目的在於提供具有小的電特性變化之半導體裝置。
本發明的一實施例之目的在於提供具有穩定的電特性之高度可靠的半導體裝置。
因此，本發明的實施例之目的在於提供具有令人滿意的電特性之半導體裝置。
含有與氧化物半導體層所含有之金屬元素相同的至少一金屬元素之氧化物層被形成與形成通道的氧化物半導體層相接觸。介面狀態不易產生在堆疊的氧化物層與氧化物半導體層之間的介面中。
另外，當形成通道之氧化物半導體層係設置在兩氧化物層之間時，介面狀態不易產生在氧化物半導體層的上介面與下介面的每一個中。尤其是，含有與包括通道之氧化物半導體層中所含有之金屬元素相同的至少一金屬元素之氧化物層被形成與氧化物半導體層的頂表面和底表面相接觸。
具有比氧化物半導體層較小的電子親和力之材料被用於與氧化物半導體層相接觸的氧化物層。利用此種結構，在通道中流動之電子幾乎不在與氧化物半導體層相接觸的氧化物層中移動，及主要在氧化物半導體層中移動。因此，甚至當介面狀態存在於氧化物層與形成在氧化物層之外面上的絕緣層之間時，狀態幾乎不影響電子的移動。
即、雖然源自雜質或缺陷的陷阱狀態係形成在氧化物層與絕緣層之間的介面附近，但是氧化物半導體層可與陷阱狀態分開，因為氧化物層係設置在絕緣層與氧化物半導體層之間。
當氧化物層另被設置在絕緣層與和氧化物半導體層相接觸的氧化物層之間時，氧化物半導體層可進一步與陷阱狀態分開。需注意的是，設置在絕緣層與和氧化物半導體層相接觸的氧化物層之間的氧化物層含有與和氧化物半導 體層相接觸之氧化物層所含有的金屬元素相同之至少一金屬元素較佳。
較佳的是，設置在絕緣層與和氧化物半導體層相接觸的氧化物層之間的氧化物層具有比與氧化物半導體層相接觸之氧化物層較小的電子親和力。
本發明的一實施例包括：氧化物半導體層，其在第一氧化物層之上；第二氧化物層，其在氧化物半導體層之上；第一電極和第二電極，其與第二氧化物層相接觸；第三氧化物層，其與氧化物半導體層的部分相接觸且在第一電極和第二電極之上；絕緣層，其在第三氧化物層之上；以及第三電極，其在絕緣層之上。
第一電極和第二電極的其中之一可充作源極電極，及第一電極和第二電極的其中另一個可充作汲極電極。第三電極可充作閘極電極。
本發明的一實施例包括：堆疊，其包括第一氧化物層、第二氧化物層、和在第一氧化物層與第二氧化物層之間的氧化物半導體層；源極電極和汲極電極；第三氧化物層；閘極絕緣層；以及閘極電極。源極電極和汲極電極係與堆疊的部分相接觸，第三氧化物層與源極電極的部分和汲極電極的部分重疊以與堆疊的部分相接觸，及閘極電極與氧化物半導體層重疊，具有閘極絕緣層位在其間。
根據本發明的一實施例，可設置具有低密度的局部化狀態之氧化物半導體。
根據本發明的一實施例，可設置具有小的電特性變化 之半導體裝置。
根據本發明的一實施例，可設置具有穩定的電特性之高度可靠的半導體裝置。
根據本發明的一實施例，可設置具有令人滿意的電特性之半導體裝置。
L1‧‧‧距離
L2‧‧‧通道長度
M1‧‧‧節點
M2‧‧‧節點
100‧‧‧電晶體
101‧‧‧基板
102‧‧‧絕緣層
103‧‧‧堆疊
103a‧‧‧氧化物層
103b‧‧‧氧化物半導體層
103c‧‧‧氧化物層
103d‧‧‧氧化物層
104a‧‧‧源極電極
104as‧‧‧源極電極
104b‧‧‧汲極電極
104bs‧‧‧汲極電極
105‧‧‧氧化物層
106‧‧‧絕緣層
107‧‧‧閘極電極
108‧‧‧絕緣層
109a‧‧‧源極區
109b‧‧‧汲極區
110‧‧‧部位
111‧‧‧部位
112‧‧‧部位
121‧‧‧抗蝕遮罩
122‧‧‧氧電漿
123‧‧‧抗蝕遮罩
124‧‧‧蝕刻氣體
131‧‧‧閘極電極
132‧‧‧絕緣層
150‧‧‧電晶體
160‧‧‧電晶體
164a‧‧‧源極電極
164b‧‧‧汲極電極
170‧‧‧電晶體
180‧‧‧電晶體
190‧‧‧電晶體
191‧‧‧陷阱狀態
230‧‧‧中央處理單元
232‧‧‧揮發性記憶體單元
233‧‧‧非揮發性記憶體單元
240‧‧‧電晶體
241‧‧‧電容器
242‧‧‧電晶體
243‧‧‧電晶體
244‧‧‧電晶體
245‧‧‧選擇器
246‧‧‧反相器
247‧‧‧電容器
248‧‧‧正反器
401‧‧‧p型半導體基板
403‧‧‧元件分離層
406‧‧‧堆疊
407‧‧‧閘極絕緣層
409‧‧‧閘極電極
411a‧‧‧n型雜質區
411b‧‧‧n型雜質區
412‧‧‧閘極絕緣層
413‧‧‧氧化物層
415‧‧‧絕緣層
416a‧‧‧第一源極電極
416b‧‧‧第一汲極電極
417‧‧‧絕緣層
418‧‧‧絕緣層
419a‧‧‧接觸插頭
419b‧‧‧接觸插頭
420‧‧‧絕緣層
421‧‧‧絕緣層
422‧‧‧絕緣層
423a‧‧‧佈線
423b‧‧‧佈線
424‧‧‧電極
425‧‧‧絕緣層
426a‧‧‧第二源極電極
426b‧‧‧第二汲極電極
445‧‧‧電晶體
446‧‧‧絕緣層
449‧‧‧佈線
451‧‧‧n通道電晶體
452‧‧‧電晶體
453‧‧‧電容器
456‧‧‧佈線
460‧‧‧電極
700‧‧‧微控制單元
701‧‧‧單元
702‧‧‧單元
703‧‧‧單元
704‧‧‧單元
710‧‧‧中央處理單元
711‧‧‧匯流排橋接
712‧‧‧隨機存取記憶體
713‧‧‧記憶體介面
715‧‧‧時脈產生電路
719‧‧‧發光元件
720‧‧‧控制器
721‧‧‧中斷控制器
722‧‧‧輸入-輸出介面
730‧‧‧電力閘單元
731‧‧‧開關電路
732‧‧‧開關電路
741‧‧‧晶體振盪電路
742‧‧‧振盪單元
743‧‧‧石英晶體單元
745‧‧‧計時器電路
746‧‧‧輸入-輸出介面
750‧‧‧輸入-輸出埠
751‧‧‧比較器
752‧‧‧輸入-輸出介面
761‧‧‧匯流排線
762‧‧‧匯流排線
763‧‧‧匯流排線
764‧‧‧資料匯流排線
770‧‧‧連接端子
771‧‧‧連接端子
772‧‧‧連接端子
773‧‧‧連接端子
774‧‧‧連接端子
775‧‧‧連接端子
776‧‧‧連接端子
780‧‧‧暫存器
783‧‧‧暫存器
784‧‧‧暫存器
785‧‧‧暫存器
786‧‧‧暫存器
787‧‧‧暫存器
841‧‧‧電晶體
842‧‧‧電容器
843‧‧‧轉換元件
844‧‧‧訊號線
851‧‧‧電晶體
852‧‧‧電容器
853‧‧‧液晶元件
854‧‧‧掃描線
855‧‧‧訊號線
1000‧‧‧靶材
1001‧‧‧離子
1002‧‧‧濺鍍粒子
1003‧‧‧氧化物半導體層
1004‧‧‧非晶膜
1005‧‧‧電漿
1196‧‧‧暫存器
4001‧‧‧第一基板
4002‧‧‧像素部
4003‧‧‧訊號線驅動器電路
4004‧‧‧掃描線驅動器電路
4005‧‧‧密封劑
4006‧‧‧第二基板
4008‧‧‧液晶層
4010‧‧‧電晶體
4011‧‧‧電晶體
4013‧‧‧液晶顯示元件
4014‧‧‧佈線
4015‧‧‧電極
4017‧‧‧導電層
4018‧‧‧撓性印刷電路
4018a‧‧‧撓性印刷電路
4018b‧‧‧撓性印刷電路
4019‧‧‧各向異性導電層
4020‧‧‧絕緣層
4021‧‧‧平面化層
4022‧‧‧絕緣層
4023‧‧‧絕緣層
4030‧‧‧第一電極層
4031‧‧‧第二電極層
4032‧‧‧絕緣膜
4033‧‧‧絕緣膜
4510‧‧‧觸排
4511‧‧‧電致發光層
4513‧‧‧發光層
4514‧‧‧填充物
Ec182‧‧‧能量
Ec183a‧‧‧能量
Ec183b‧‧‧能量
Ec183c‧‧‧能量
Ec185‧‧‧能量
Ec186‧‧‧能量
8100‧‧‧警報系統
8101‧‧‧微控制單元
8200‧‧‧室內單元
8201‧‧‧外殼
8202‧‧‧空氣出口
8203‧‧‧微控制單元
8204‧‧‧室外單元
8300‧‧‧冷藏室-冷凍室
8301‧‧‧外殼
8302‧‧‧冷藏室門
8303‧‧‧冷凍室門
8304‧‧‧微控制單元
9700‧‧‧電動車
9701‧‧‧二次電池
9702‧‧‧控制電路
9703‧‧‧驅動裝置
9704‧‧‧處理單元
圖1A至1D為半導體裝置的例子之俯視圖及橫剖面圖。
圖2A至2E為製造半導體裝置的方法之例子的橫剖面圖。
圖3A1至3B2為島型堆疊的邊緣之橫剖面形狀的例子圖。
圖4A及4B為濺鍍粒子與靶材分開之情況圖。
圖5A及5B為In-Ga-Zn氧化物的晶體結構之例子圖。
圖6A及6B為濺鍍粒子到達沉積表面且被沉積之情況圖。
圖7為堆疊的ToF-SIMS分析結果圖。
圖8A及8B各個為堆疊的CPM測量結果圖。
圖9A及9B各個為堆疊的能帶結構圖。
圖10A及10B各個為堆疊的能帶結構圖。
圖11A至11C為半導體裝置的例子之俯視圖及橫剖面圖。
圖12A至12C為半導體裝置的例子之俯視圖及橫剖面圖。
圖13A至13D為製造半導體裝置的方法之例子的橫剖面圖。
圖14A至14C為半導體裝置的例子之俯視圖及橫剖面圖。
圖15A至15C為半導體裝置的例子之俯視圖及橫剖面圖。
圖16A至16C為半導體裝置的例子之俯視圖及橫剖面圖。
圖17為MCU的結構例子之方塊圖。
圖18為包括非揮發性記憶體單元之暫存器的例子之電路圖。
圖19為半導體裝置的例子圖。
圖20A至20C各個為顯示裝置的例子圖。
圖21A及21B各個為顯示裝置的例子圖。
圖22A及22B各個為可應用到顯示裝置的像素電路之例子圖。
圖23A至23C各個為電子產品的例子圖。
圖24為包括氧化物半導體層之電晶體的電特性變化圖。
圖25為包括氧化物半導體層之電晶體的能帶結構圖。
圖26A至26C各個為包括氧化物半導體層之電晶體 的劣化模式圖。
圖27A及27B為包括氧化物半導體層之電晶體的能帶結構圖及對應的劣化模型圖。
圖28A及28B為包括氧化物半導體層之電晶體的能帶結構圖及對應的劣化模型圖。
圖29A及29B為包括氧化物半導體層之電晶體的能帶圖及對應的劣化模型圖。
在下文中，將參考附圖詳細說明本發明的實施例。然而，本發明並不侷限於下面說明，及精於本技藝之人士容易明白可以各種方式修改此處所揭示的模式和細節。因此，本發明未被解釋作侷限於實施例的說明。在參考圖式說明本發明的結構時，將相同參考號碼共同用於不同圖式中的相同部位。需注意的是，將相同陰影圖案應用到類似部分，及在某些事例中未以參考號碼特別指出類似部分。
需注意的是，為了容易明瞭，在某些事例中並未準確表示出圖式所圖解之各個結構的位置、尺寸、範圍等等。因此，所揭示之發明不一定侷限於圖式等所揭示的位置、尺寸、範圍等等。例如，在實際製造處理中，藉由諸如蝕刻等處置可能將抗蝕遮罩等等的尺寸非故意地降低，為了容易瞭解，在某些事例中並未將此圖解出來。
在此說明書等等中，為了方便使用而諸如“第一”及“第二”等序數，以避免組件的混淆，並非指示某事物的順 序，諸如步驟的順序或層的堆疊順序等。
需注意的是，在許多事例中，電壓意指某種電位與參考電位(如、大地電位(GND)或源極電位)之間的電位差。因此，電壓亦可被稱作電位。
需注意的是，在此說明書等等中，語詞“電連接”包括組件經由具有任何電功能之物體相連接的事例。只要電訊號能夠在經由物體相連接的組件之間發送和接收，對具有任何電功能之物體並未特別限制。因此，甚至當在此說明書中使用措辭“欲待電連接”時，仍具有無實體連接及僅有佈線延伸在實際電路中之事例。
另外，源極和汲極的功能係可依據操作條件來轉換，如、當利用具有不同極性的電晶體或者在電路操作中改變電流流動的方向時。因此，難以定義哪一個是源極(或汲極)。因此，在此說明書中可轉換語詞“源極”及“汲極”。
此外，在此說明書等等中，諸如“電極”或“佈線”等語詞並不限制組件的功能。例如，“電極”有時被使用做為“佈線”的部分，反之亦然。而且，語詞“電極”或“佈線”可包括以整合方式形成複數個“電極”或“佈線”之事例。
在此說明書中，語詞“平行”指示形成在兩直線之間的角度大於或等於-10°及小於或等於10°，因此亦包括角度大於或等於-5°及小於或等於5°之事例。此外，語詞“垂直”指示形成在兩直線之間的角度大於或等於80°及小於或等於100°，因此亦包括角度大於或等於85°及小於或等於95°之事例。
在此說明書中，三方晶系及菱形晶系係包括在六角晶系中。
(實施例1)
在此實施例中，電晶體100被說明作半導體裝置的例子。
[1-1.半導體裝置的結構例子]
圖1A至1D為半導體裝置的一實施例之電晶體100圖。電晶體100為頂閘極電晶體。圖1A為電晶體100的俯視圖。圖1B為由圖1A中的短折虛線A1-A2所指出之部位的橫剖面圖，及圖1C為由1A中的短折虛線B1-B2所指出之部位的橫剖面圖。圖1D為圖1B中的部位110之放大圖。需注意的是，一些組件並未圖解在圖1A中。
電晶體100係形成在絕緣層102之上。絕緣層102係形成在基板101之上。電晶體100包括形成在絕緣層102之上的堆疊103，及包括形成在堆疊103之上的源極電極104a和汲極電極104b。氧化物層105係形成在源極電極104a、汲極電極104b、及堆疊103之上。絕緣層106係形成在氧化物層105之上。
閘極電極107係形成在絕緣層106之上。閘極電極107與堆疊103重疊，具有絕緣層106和氧化物層105設置在其間。
絕緣層108係形成在閘極電極107之上。絕緣層108 覆蓋閘極電極107、絕緣層106、氧化物層105、源極電極104a、汲極電極104b、及堆疊103。
[1-1-1.基板]
雖然並未特別限制可使用做為基板101之基板，但是基板必須具有至少足夠高到承受稍後欲執行的熱處置之耐熱性。例如，可使用鋇矽酸硼玻璃、鋁矽酸硼玻璃等等的玻璃基板、陶瓷基板、石英基板、或藍寶石基板。
可使用矽、碳化矽等的單晶半導體基板或多晶半導體基板或矽鍺的化合物半導體基板等等做為基板101。另一選擇是，可使用SOI基板、設置半導體元件在其上之基板等等。
需注意的是，亦可使用撓性基板做為基板101。在使用撓性基板之事例中，可將電晶體、電容器等等直接形成在撓性基板之上，或者可將電晶體、電容器等等形成在製造基板之上，而後與製造基板分開及轉移到撓性基板之上。為了從製造基板分開及轉移電晶體、電容器等等到撓性基板，可將分離層設置在製造基板與電晶體、電容器等等之間。
[1-1-2.基層]
絕緣層102充作基層，及可防止或降低來自基板101之雜質元素的擴散。可使用選自氮化鋁、氧化鋁、氧氮化鋁、氮氧化鋁、氧化鎢、氮化矽、氧化矽、氧氮化矽、氮 氧化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、及氧化鉭的一或多個材料，以單層或層的堆疊來形成絕緣層101。在此說明書中，氮氧化物意指含有氧的量大於氮的量之材料，及氧氮化物意指含有氮的量大於氧的量之材料。需注意的是，例如，可由拉塞福背向散射光譜儀(RBS)等等測量各個元素的含量。
絕緣層102係可適當藉由濺鍍法、分子射束磊晶(MBE)法、化學氣相沉積(CVD)法、脈衝雷射沉積(PLD)法、原子層沉積(ALD)法等等來形成。絕緣層102的氫含量小於5×1019cm-3較佳，小於5×1018cm-3更好。
絕緣層102可以是例如多層膜，其包括氮化矽層做為第一層與氧化矽層做為第二層。在那事例中，氧化矽層可以是氮氧化矽層。此外，氮化矽層可以是氧氮化矽層。做為氧化矽層，使用缺陷密度低之氧化矽層較佳。尤其是，使用歸因於在ESR(電子自旋共振)中具有g因子2.001之訊號的旋轉密度小於或等於3×1017spins/cm3、小於或等於5×1016spins/cm3較佳之氧化矽層。
做為氧化矽層，使用具有過量的氧之氧化矽層。做為氮化矽層，使用氫和氨較不易被釋放之氮化矽層。由熱去吸附光譜(TDS)分析來測量釋放的氫和氨之量較佳。另外，做為氮化矽層，使用不傳送或幾乎不傳送氧之氮化矽層。
絕緣層102的厚度可大於或等於10nm及小於或等於500nm、大於或等於50nm及小於或等於300nm較佳。
需注意的是，此說明書等等中之“過量的氧”意指藉由熱處置可在氧化物層、氧化物半導體層、氧化矽層、氮氧化矽層等等中移動的氧；超過化學計量組成所含有的氧；或具有進入氧空位以降低氧空位的功能之氧。
另外，含有過量的氧之氧化矽層意指藉由熱處置等等可釋放氧之氧化矽層。含有過量的氧之絕緣層意指藉由熱處置釋放氧之絕緣層。
此處，藉由熱處置釋放氧之絕緣層可釋放氧，氧的量在TDS分析中高於或等於1×1018atoms/cm3、高於或等於1×1019atoms/cm3、或高於或等於1×1020atoms/cm3(轉換成氧原子數目)。
此處，說明使用TDS分析來測量釋放的氧之量的方法。
在TDS中從測量樣本的釋放氣體總量與釋放氣體的離子強度之積分值成比例。然後，進行與參考樣本的比較，藉以能夠計算釋放氣體的總量。
例如，可使用含預定密度的氫之矽晶圓(其為參考樣本)的TDS結果與測量樣本的TDS結果及根據方程式(1)來計算來自測量樣本的釋放氧分子(NO2)量。此處，在TDS分析中所獲得之具有質量數32的所有氣體被假設成源自氧分子。在不可能存在的假設上，被給定做為具有質量數32的氣體之CH3OH不被列入考慮。另外，包括氧原子的同位素之具有質量數17或18的氧原子之氧分子亦不被列入考慮，因為在自然界中此種分子的比例非常低。
NH2為藉由將從標準樣本去吸附之氫分子的數目轉換成密度所獲得之值。SH2為當標準樣本經過TDS分析時之離子強度的積分值。此處，標準樣本的參考值被設定成NH2/SH2。SO2為當由TDS分析測量樣本時之離子強度的積分值。α為在TDS分析中影響離子強度的係數。關於方程式(1)的細節，參考日本已出版專利申請案號碼H6-275697。需注意的是，使用含1×1016atoms/cm2的氫原子之矽晶圓做為標準樣本，以由ESCO公司所生產之熱去吸附光譜設備(EMD-WA1000S/W)測量釋放氧的量。
另外，在TDS分析中，氧被部分偵測作氧原子。氧分子與氧原子之間的比率係可從氧分子的游離率來計算。需注意的是，因為上述α包括氧分子的游離率，釋放氧原子的數目亦可經由釋放氧分子的數目之估算來估計。
需注意的是，NO2為釋放氧分子的數目。當轉換成氧原子時的釋放氧量為釋放氧分子之數目的兩倍。
另外，藉由熱處置釋放氧的層含有過氧化物基。尤其是，歸因於過氧化物基的旋轉密度為5×1017spins/cm3或更高。需注意的是，含過氧化物基的膜在ESR中所產生的g因子約2.01中具有不對稱訊號。
含過量氧的絕緣層係可使用氧過量氧化矽(SiO X (X>2)) 來形成。在氧過量氧化矽(SiO X (X>2))中，每單位體積的氧原子數目比每單位體積的矽原子數目兩倍還大。每單位體積的矽原子數目和氧原子數目係由RBS來測量。
需注意的是，只要能夠確保基板101與稍後將形成的堆疊103之間的絕緣，不一定要設置絕緣層102。
[1-1-3.堆疊]
堆疊103包括氧化物層103a、形成在氧化物層103a之上的氧化物半導體層103b、及形成在氧化物半導體層103b之上的氧化物層103c。氧化物層103a和氧化物層103c各個可以是展現出絕緣特性之氧化物層或展現出半導體特性之氧化物層(氧化物半導體層)。
氧化物層103a、氧化物半導體層103b、及氧化物層103c各個含有In(銦)及Ga(鎵)的其中之一或二者。典型例子包括In-Ga氧化物(含In及Ga的氧化物)、In-Zn(氧化物(含In及Zn(鋅)的氧化物)、及In-M-Zn氧化物(含In、元素M、及Zn的氧化物；元素M為選自Al(鋁)、Ti(鈦)、Ga、Y(釔)、Zr(鋯)、La(鑭)、Ce(鈰)、Nd(釹)及Hf(鉿)之元素的一或多種)。
與氧化物半導體層103b相接觸之氧化物層103a和氧化物層103c各個係使用含與氧化物半導體層103b所含有的金屬元素相同之至少一金屬元素的材料所形成較佳。藉由使用此種材料，氧化物半導體層103b與氧化物層103a及103c的每一個之間的介面中之介面狀態較不易產生。 因此，不易在介面中散射或捕獲載子，如此能夠提高電晶體的場效遷移率。另外，可降低電晶體的臨界電壓變化。
氧化物層103a、氧化物半導體層103b、及氧化物層103c係在未曝光至空氣之下以便保持在鈍氣大氣、氧化氣體大氣、或減壓中來連續形成，藉以氧化物半導體層103b與氧化物層103a及103c的每一個之間的介面狀態較不易產生。
氧化物層103a的厚度大於或等於3nm及小於或等於100nm、大於或等於3nm及小於或等於50nm較佳。氧化物半導體層103b的厚度大於或等於3nm及小於或等於200nm、大於或等於3nm及小於或等於100nm較佳、大於或等於3nm及小於或等於50nm更好。氧化物層103c的厚度大於或等於3nm及小於或等於50nm、大於或等於3nm及小於或等於20nm較佳。
需注意的是，在此實施例所說明之電晶體100中，源極電極104a及汲極電極104b係與氧化物層103c相接觸。為了降低氧化物半導體層103b與源極及汲極電極104a及104b的每一個之間的接觸電阻，較佳的是，氧化物層103c盡可能越薄越好。
因此，氧化物層103a具有比氧化物層103c厚的厚度較佳。換言之，氧化物層103c具有比氧化物層103a薄的厚度較佳。
當氧化物半導體層103b和氧化物層103a的每一個都是In-M-Zn氧化物以及氧化物層103a和氧化物半導體層 103b分別含有原子比x 1：y 1：z 1和原子比x 2：y 2：z 2的In、M、及Zn時，y 1/x 1必須大於y 2/x 2。需注意的是，元素M為對氧的鍵強度大於對In的鍵強度之金屬元素，及可給定Al、Ti、Ga、Y、Zr、Sn(錫)、La、Ce、Nd、及Hf做為例子。較佳的是，選擇y 1/x 1為y 2/x 2的1.5倍大或更大之氧化物層103a和氧化物半導體層103b。更好的是，選擇y 1/x 1為y 2/x 2的2倍大或更大之氧化物層103a和氧化物半導體層103b。更好的是，選擇y 1/x 1為y 2/x 2的3倍大或更大之氧化物層103a和氧化物半導體層103b。此時，在氧化物半導體層103b中y 1大於或等於x 1較佳，在此例中可達成電晶體的穩定電特性。然而，當y 1為x 1的三倍或更大時，電晶體的場效遷移率被降低；因此，y 1比x 1的三倍小較佳。當氧化物層103a具有上述結構時，氧化物層103a可以是氧空位比氧化物半導體層103b較不易出現的層。
另一選擇是，當氧化物半導體層103b和氧化物層103c的每一個都是In-M-Zn氧化物以及氧化物半導體層103b和氧化物層103c分別含有原子比x 2：y 2：z 2和原子比x 3：y 3：z 3的In、M、及Zn時，y 3/x 3必須大於y 2/x 2。需注意的是，元素M為對氧的鍵強度大於對In的鍵強度之金屬元素，及可給定Al、Ti、Ga、Y、Zr、Sn(錫)、La、Ce、Nd、及Hf做為例子。較佳的是，選擇y 3/x 3為y 2/x 2的1.5倍大或更大之氧化物半導體層103b和氧化物層103c。更好的是，選擇y 3/x 3為y 2/x 2的2倍大或更大之 氧化物半導體層103b和氧化物層103c。更好的是，選擇y 3/x 3為y 2/x 2的3倍大或更大之氧化物半導體層103b和氧化物層103c。此時在氧化物半導體層103b中，y 2大於或等於x 2較佳，因為電晶體可具有穩定的電特性。然而，當y 2為x 2的三倍或更大時，電晶體的場效遷移率被降低；因此，y 2比x 2的三倍小較佳。當氧化物層103c具有上述結構時，氧化物層103c可以是氧空位比氧化物半導體層103b較不易出現的層。
當使用In-M-Zn氧化物做為氧化物層103a時，In與M之間的原子比如下較佳：In的原子百分比小於50atomic%，而M的原子百分比大於或等於50atomic%；更好的是，In的原子百分比小於25atomic%，而M的原子百分比大於或等於75atomic%。當使用In-M-Zn氧化物做為氧化物半導體層103b時，In與M之間的原子比如下較佳：In的原子百分比大於或等於25atomic%，而M的原子百分比小於75atomic%；更好的是，In的原子百分比大於或等於34atomic%，而M的原子百分比小於66atomic%。當使用In-M-Zn氧化物做為氧化物層103c時，In與M之間的原子比如下較佳：In的原子百分比小於50atomic%，而M的原子百分比大於或等於50atomic%；更好的是，In的原子百分比小於25atomic%，而M的原子百分比大於或等於75atomic%。
例如，使用具有原子比In：Ga=1：9、7：93等等之靶材所形成的In-Ga氧化物或者使用具有原子比In：Ga：Zn =1：3：2、1：6：4、1：9：6等等之靶材所形成的In-Ga-Zn氧化物被使用做為含In或Ga之氧化物層103a和氧化物層103c的每一個，而使用具有原子比In：Ga：Zn=1：1：1、3：1：2之靶材所形成的In-Ga-Zn氧化物被使用做為氧化物半導體層103b。在氧化物層103a、氧化物層103c、及氧化物半導體層103b的每一個中，原子比中之原子的比例變化在範圍±20的誤差內。
為了給予包括堆疊103之電晶體穩定的電特性，較佳的是，氧化物半導體層103b中之氧空位和雜質濃度被降低，使得氧化物半導體層103b可被視作本徵或實質上本徵半導體層。另外，較佳的是，氧化物半導體層103b的通道形成區被視作本徵或實質上本徵半導體層。尤其是氧化物半導體層103b的載子密度被設定成低於1×1017/cm3、低於1×1015/cm3、或低於1×1013/cm3。
在氧化物半導體層103b中，氫、氮、碳、矽、及除了主要成分之金屬元素充作雜質。為了降低氧化物半導體層103b中之雜質濃度，較佳的是，亦將接近氧化物半導體層103b之氧化物層103a和氧化物層103c中的雜質濃度降低到幾乎等於氧化物半導體層103b中之雜質濃度的值。
特別是，當氧化物半導體層103b中含有高濃度的矽時，由於矽所產生的雜質狀態被形成在氧化物半導體層103b中。在一些事例中，雜質狀態變成陷阱，其會降低電晶體的電特性。為了使電晶體的電特性之劣化小，可將 氧化物半導體層103b中之矽濃度設定成低於1×1019atoms/cm3、低於5×1018atoms/cm3較佳、或低於1×1018atoms/cm3更好。而且，氧化物層103a與氧化物半導體層103b之間的介面以及氧化物半導體層103b與氧化物層103c之間的介面中之矽濃度各個被設定成低於1×1019atoms/cm3、低於5×1018atoms/cm3較佳、或低於1×1018atoms/cm3更好。
另外，氧化物半導體層103b中之氫和氮形成施體位準，其增加載子密度。為了使氧化物半導體層103b為本徵或實質上本徵，由SIMS測量之氧化物半導體層103b中的氫濃度被設定成低於或等於2×1020atoms/cm3、低於或等於5×1019atoms/cm3較佳、低於或等於1×1019atoms/cm3更好、低於或等於5×1018atoms/cm3又更好。由SIMS測量之氧化物半導體層103b中的氮濃度被設定成低於或等於5×1019atoms/cm3、低於或等於5×1018atoms/cm3較佳、低於或等於1×1018atoms/cm3更好、低於或等於5×1017atoms/cm3又更好。
需注意的是，當氧化物半導體層103b含有高濃度的矽和碳時，在一些事例中，氧化物半導體層103b的晶性被降低。為了不降低氧化物半導體層103b的晶性，氧化物半導體層103b中之矽濃度可被設定成低於1×1019atoms/cm3、低於5×1018atoms/cm3較佳、或低於1×1018atoms/cm3更好。而且，為了不降低氧化物半導體層103b的晶性，氧化物半導體層103b中之碳濃度可 被設定成低於1×1019atoms/cm3、低於5×1018atoms/cm3較佳、或低於1×1018atoms/cm3更好。
此處，說明氧化物半導體膜的結構。
氧化物半導體膜被大致分類成單晶氧化物半導體膜和非單晶氧化物半導體膜。非單晶氧化物半導體膜包括非晶氧化物半導體膜、微晶氧化物半導體膜、多晶氧化物半導體膜、c軸對準結晶氧化物半導體(CAAC-OS)膜等等的任一個。
非晶氧化物半導體膜具有無秩序的原子排列及沒有結晶成分。其典型例子為甚至在顯微鏡區中仍沒有晶體部存在之氧化物半導體膜，及膜的整體為非晶的。
例如，微晶氧化物半導體膜包括具有尺寸大於或等於1nm及小於10nm的微晶體(亦稱作奈米晶體)。如此，微晶氧化物半導體膜具有比非晶氧化物半導體膜較高程度的原子序。因此，微晶氧化物半導體膜的缺陷狀態密度低於非晶氧化物半導體膜的缺陷狀態密度。
CAAC-OS膜為包括複數個晶體部之氧化物半導體膜的其中之一，及大部分的晶體部各個適配在一側邊小於100nm之立方體內部。如此，具有包括在CAAC-OS膜中之晶體部適配一側邊小於10nm、小於5nm、或小於3nm的立方體。CAAC-OS膜的缺陷狀態密度低於微晶氧化物半導體膜的缺陷狀態密度。下面詳細說明CAAC-OS膜。
在CAAC-OS膜的透射式電子顯微鏡(TEM)影像中， 未清楚觀察到晶體部之間的邊界(即、晶粒邊界)。如此，在CAAC-OS膜中，由於晶粒邊界所產生的電子遷移率降低較不易發生。
根據在實質上平行於樣本表面的方向上所觀察到之CAAC-OS膜的TEM影像(橫剖面TEM影像)，金屬原子係以層式方式排列在晶體部中。各個金屬原子層具有由在其上形成CAAC-OS膜之表面(在下文中，在其上形成CAAC-OS膜之表面被稱作形成表面)或CAAC-OS膜的頂表面所反射之形態，及被排列成平行於CAAC-OS膜的形成表面或頂表面。
另一方面，根據在實質上垂直於樣本表面的方向上所觀察到之CAAC-OS膜的TEM影像(平面TEM影像)，金屬原子係以三角或六角形態排列在晶體部中。然而，在不同晶體部之間的金屬原子之排列並沒有規律性。
從橫剖面TEM影像和平面TEM影像的結果，在CAAC-OS膜的晶體部中發現對準。
CAAC-OS膜經過以X射線繞射(XRD)設備的結構分析。例如，當由平面外方法分析包括InGaZnO4晶體的CAAC-OS膜時，峰值經常出現在繞射角(2θ)約31°時。此峰值源自InGaZnO4晶體的(009)平面，其指出CAAC-OS膜中之晶體具有c軸對準，及c軸係對準在實質上垂直於CAAC-OS膜的形成表面或頂表面之方向上。
另一方面，當由X射線在實質上垂直於c軸的方向上進入樣本之同平面法分析CAAC-OS膜時，峰值經常出現 在2θ約56°時。此峰值源自InGaZnO4晶體的(110)平面。此處，在樣本繞著樣本表面的法線向量做為軸線(軸)轉動之條件下以2θ固定在約56°來執行分析(掃描)。在樣本為InGaZnO4的單晶氧化物半導體膜之事例中，出現六峰值。六峰值係源自等同(110)平面的晶體面。另一方面，在CAAC-OS膜的事例中，甚至當以2θ固定在約56°來執行掃描時仍未清楚觀察到峰值。
根據上述結果，在具有c軸對準的CAAC-OS膜中，儘管在晶體部之間a軸和b軸的方向不同，但是c軸被對準在平行於形成表面的法線向量或頂表面的法線向量之方向上。如此，在橫剖面TEM影像中所觀察到之以層式方式排列的各個金屬原子層對應於平行於晶體的a-b平面之平面。
需注意的是，晶體部係與CAAC-OS膜的沉積同時形成，或者經由諸如熱處置等結晶化處置所形成。如上述，晶體的c軸係與平行於表面的法線向量或頂表面的法線向量之方向對準。如此，例如，在藉由蝕刻等等改變CAAC-OS膜的形狀之事例中，c軸不一定平行於CAAC-OS膜的形成表面的法線向量或頂表面的法線向量。
另外，CAAC-OS膜中的晶性程度不一定平均。例如，在產生CAAC-OS膜之晶體生長從膜的頂表面附近發生之事例中，在一些事例中，頂表面附近的晶性程度係高於形成表面附近的晶性程度。另外，當雜質被添加到CAAC-OS膜時，添加雜質之區域的晶性被改變，及 CAAC-OS膜中的晶性程度視區域而改變。
需注意的是，當由平面外方法分析具有InGaZnO4晶體的CAAC-OS膜時，除了2θ在約31°的峰值之外，亦在約36°觀察到2θ的峰值。2θ在約36°的峰值指出未具有c軸對準之晶體包括在CAAC-OS膜的部分中。較佳的是，在CAAC-OS膜中，2θ的峰值出現在約31°，而2θ的峰值不出現在約36°。
藉由在電晶體中使用CAAC-OS膜，由於可見光或紫外光的照射所導致之電晶體的電特性變化小。如此，電晶體具有高度可靠性。
需注意的是，例如、氧化物半導體膜可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜、及CAAC-OS膜的兩或更多膜之堆疊膜。
接著，說明包括在堆疊103中之氧化物層103a、氧化物半導體層103b、及氧化物層103c的每一個之晶性。
堆疊103中之氧化物層103a、氧化物半導體層103b、及氧化物層103c可以是非晶或結晶的。此處，“結晶”包括“微晶”、“多晶”、“單晶”等等。
較佳的是，在堆疊103中至少氧化物半導體層103b是結晶的。尤其更好的是，至少氧化物半導體層103b是c軸對準結晶氧化物半導體(CAAC-OS)膜。
為了氧化物半導體層103b是CAAC-OS，形成氧化物半導體層103b之表面是非晶的較佳。當形成氧化物半導體層103b之表面是結晶的時，氧化物半導體層103b的晶 性容易無秩序，及不容易形成CAAC-OS膜。
形成氧化物半導體層103b之表面可具有類似於CAAC-OS的結晶結構之結晶結構。在形成氧化物半導體層103b之表面具有CAAC-OS的結晶結構之結晶結構的事例中，氧化物半導體層103b容易變成CAAC-OS。
因此，為了氧化物半導體層103b為CAAC-OS，較佳的是，充作基座之氧化物層103a是非晶的或具有類似於CAAC-OS的結晶結構之結晶結構。
此外，當氧化物半導體層103b為CAAC-OS時，形成在氧化物半導體層103b之上的氧化物層103c傾向具有類似於CAAC-OS的結晶結構之結晶結構。需注意的是，氧化物層103c不一定是結晶結構，而是可以是非晶的。
在包括堆疊103之電晶體中，氧化物半導體層103b為形成通道的層；如此，較佳的是，氧化物半導體層103b具有高晶性，使得電晶體可具有穩定的電特性。
[1-1-4.源極電極和汲極電極]
源極電極104a和汲極電極104b係形成在堆疊103之上，以與堆疊103的部分相接觸。有關形成源極電極104a和汲極電極104b之導電材料，可使用選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿(Hf)、釩(V)、鈮(Nb)、錳、鎂、鋯、鈹等等之金屬元素；含上述金屬元素的任一個之合金；含上述金屬元素的組合之合金。另一選擇是，可使用由包括諸如磷等雜質元素的多晶矽或諸如 矽化鎳等矽化物為代表之半導體。並未特別限制導電層的形成方法，可利用諸如蒸發法、CVD法、濺鍍法、及旋轉塗佈法等各種形成方法。
亦可使用含氧的導電材料來形成源極電極104a和汲極電極104b，諸如氧化銦錫(在下文中稱作ITO)、含氧化鎢之氧化銦、含氧化鎢之氧化銦鋅、含氧化鈦之氧化銦、含氧化鈦之氧化銦錫、氧化銦鋅、或添加氧化矽之氧化銦錫。亦能夠使用使用含氧的上述導電材料和含上述金屬元素的材料所形成之疊層結構。
源極電極104a和汲極電極104b可具有單層結構或兩或更多層的疊層結構。例如，給定含矽的鋁層之單層結構、將鈦層堆疊在鋁層之上的兩層結構，將鈦層堆疊在氮化鈦層之上的兩層結構，將鎢層堆疊在氮化鈦層之上的兩層結構，將鎢層堆疊在氮化鉭層之上的兩層結構，以鈦層、鋁層、及鈦層的此順序堆疊之三層結構等等。另一選擇是，可使用含有鋁和選自鈦、鉭、鎢、鉬、鉻、釹、及鈧的一或更多個元素之層、合金層、或氮化物層。
能夠從堆疊103的部分移除氧以產生氧空位之材料被用於與至少堆疊103相接觸之源極及汲極電極104a及104b的區域較佳。產生氧空位之堆疊103的區域之載子濃度增加，使得區域變成n型區(n+層)。因此，區域可充作源極區109a和汲極區109b。能夠從堆疊103移除氧以形成氧空位之材料的例子包括鎢和鈦。
依據堆疊103的材料和厚度，在一些事例中，與源極 電極104a和汲極電極104b重疊之堆疊103的所有區域充作源極區109a和汲極區109b。
將源極區109a和汲極區109b形成在堆疊103中能夠降低堆疊103與源極及汲極電極104a及104b的每一個之間的接觸電阻。因此，諸如場效電遷移率和臨界電壓等電晶體的電特性可令人滿意。
需注意的是，源極電極104a和汲極電極104b各個具有厚度大於或等於10nm及小於或等於500nm、大於或等於50nm及小於或等於300nm較佳。
[1-1-5.與堆疊相接觸的氧化物層和閘極絕緣層]
被形成與源極電極104a、汲極電極104b、及堆疊103的部分相接觸之氧化物層105係使用類似於堆疊103的材料和方法之材料和方法所形成。尤其較佳的是，氧化物層105係使用類似於氧化物層103c的材料之材料或含有與氧化物層103c所含有的金屬元素相同之至少一金屬元素的材料所形成。當使用此種材料時，沒有介面狀態或幾乎沒有介面狀態存在於氧化物層105與氧化物層103c之間。
另外，當氧化物層105設置在源極電極104a和汲極電極104b之上時，從外面進入電晶體之諸如水等雜質難以到達堆疊103。而且，當氧化物層105設置在源極電極104a和汲極電極104b之上時，即使源極電極104a和汲極電極104b含有諸如Cu(銅)等容易擴散的金屬元素時，仍 可防止元素的擴散。
在由圖1A中的短折虛線B1-B2所指出之部位中，堆疊103的表面和側表面被覆蓋有氧化物層105(見圖1C)。
絕緣層106充作閘極絕緣層。使用含有氧化鋁、氧化鎂、氧化矽、氮氧化矽、氧氮化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、及氧化鉭的一或多個之材料，以單層或層的堆疊來形成在氧化物層105之上所形成的絕緣層106。絕緣層106的厚度大於或等於1nm及小於或等於100nm、大於或等於10nm及小於或等於50nm較佳。絕緣層106係可藉由濺鍍法、CVD法、MBE法、ALD法、或PLD法來形成。
絕緣層106可以是例如包括做為第一層的氮化矽和做為第二層的氧化矽層之多層膜。在那事例中，氧化矽層可以是氮氧化矽層。此外，氮化矽層可以是氧氮化矽層。做為氧化矽層，使用缺陷密度低之氧化矽層較佳。尤其是，使用歸因於在電子自旋共振(ESR)中具有g因子2.001之訊號的旋轉密度小於或等於3×1017spins/cm3、小於或等於5×1016spins/cm3較佳之氧化矽層。做為氧化矽層，使用含有過量氧之氧化矽層較佳。做為氮化矽層，使用氫和氨較不易釋放之氮化矽層。可由TDS測量釋放的氫或氨的量。
需注意的是，當閘極絕緣層薄時，由於隧道效應等等所導致的閘極漏洩會變成一大問題。為了解決閘極洩漏的問題，上述高k材料被用於閘極絕緣層較佳。藉由將高k 材料用於閘極絕緣層，其厚度可被增加以抑制閘極漏洩，可維持閘極絕緣層之令人滿意的電特性。需注意的是，可利用含有高k材料的層和含有氧化矽、氮化矽、氮氧化矽、氧氮化矽、氧化鋁等等的任一個之層的疊層結構。
需注意的是，氧化物層105可被視作閘極絕緣層的一部分。氧化物層105和絕緣層106被堆疊，藉以可提高閘極電極107與源極電極104a和汲極電極104b的每一個之間的耐壓。因此，可獲得高度可靠的半導體裝置。
[1-1-6.閘極電極]
關於形成閘極電極107的導電材料，可使用選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿(Hf)、釩(V)、鈮(Nb)、錳、鎂、鋯、鈹等等之金屬元素；含上述金屬元素的任一個之合金；含上述金屬元素的組合之合金。另一選擇是，可使用由包括諸如磷等雜質元素的多晶矽或諸如矽化鎳等矽化物為代表之半導體。並未特別限制導電層的形成方法，可利用諸如蒸發法、CVD法、濺鍍法、及旋轉塗佈法等各種形成方法。
閘極電極107係可使用含氧的導電材料來形成，諸如氧化銦錫、含氧化鎢之氧化銦、含氧化鎢之氧化銦鋅、含氧化鈦之氧化銦、含氧化鈦之氧化銦錫、氧化銦鋅、或添加氧化矽之氧化銦錫。亦能夠使用使用含氧的上述導電材料和含上述金屬元素的材料所形成之疊層結構。
另外，閘極電極107可具有單層結構或兩或更多層的 疊層結構。例如，給定含矽的鋁層之單層結構、將鈦層堆疊在鋁層之上的兩層結構，將鈦層堆疊在氮化鈦層之上的兩層結構，將鎢層堆疊在氮化鈦層之上的兩層結構，將鎢層堆疊在氮化鉭層之上的兩層結構，以鈦層、鋁層、及鈦層的此順序堆疊之三層結構等等。另一選擇是，可使用含有鋁和選自鈦、鉭、鎢、鉬、鉻、釹、及鈧的一或更多個元素之層、合金層、或氮化物層。
另外，可將In-Ga-Zn為基的氮氧化物半導體層、In-Sn為基的氮氧化物半導體層、In-Ga為基的氮氧化物半導體層、In-Zn為基的氮氧化物半導體層、Sn為基的氮氧化物半導體層、In為基的氮氧化物半導體層、一層金屬氮化物(諸如InN或ZnN等)等等設置在閘極電極107與絕緣層106之間。這些層各個具有功函數5eV或更高，及這些層的每一個之電子親和力係大於氧化物半導體的電子親和力；如此，可在正方向上位移包括氧化物半導體在形成通道之半導體層中的電晶體之臨界電壓。因此，可獲得所謂的正常關交換元件。例如，在將In-Ga-Zn為基的氮氧化物半導體層設置在閘極電極107與絕緣層106之間的事例中，使用具有比至少氧化物半導體層103b高的氮濃度之In-Ga-Zn為基的氮氧化物半導體層，尤其是，具有氮濃度7at.%或更高之In-Ga-Zn為基的氮氧化物半導體膜。
需注意的是，閘極電極107的厚度可大於或等於10nm及小於或等於500nm、大於或等於50nm及小於或等於300nm較佳。
[1-1-7.保護絕緣層]
絕緣層108充作保護絕緣層，及可防止或降低來自外面的雜質元素之擴散。絕緣層108係可使用類似於絕緣層102的材料和方法之材料和方法來形成。絕緣層108可以是例如包括做為第一層的氧化矽層和做為第二層的氮化矽層之多層膜。氧化矽層可以是含過量氧的氧化矽層。
在絕緣層102、絕緣層106、及絕緣層108的至少其中之一包括含過量氧的絕緣層之事例中，由於過量氧可降低氧化物半導體層103b的氧空位。
需注意的是，絕緣層108的厚度可大於或等於10nm及小於或等於300nm、大於或等於30nm及小於或等於200nm較佳。
[1-2.製造半導體裝置之方法的例子]
使用圖2A至2E所示之橫剖面圖來說明製造電晶體100的方法之例子做為製造半導體裝置的方法之例子。
[1-2-1.基層的形成]
充作基層的絕緣層102係形成在基板101之上。此處，使用玻璃基板做為基板101。接著，說明絕緣層102具有氮化矽層、第一氧化矽層、及第二氧化矽層之疊層結構的例子。
首先，氮化矽層係形成在基板101之上。氮化矽層係 藉由電漿CVD法來形成較佳，電漿CVD法是一種CVD法。尤其是，氮化矽層係可藉由在下面條件之下供應高頻功率來形成：基板溫度係高於或等於180℃及低於或等於400℃、高於或等於200℃及低於或等於370℃較佳；使用含有矽的沉積氣體、氮氣、及氨氣；以及壓力高於或等於20Pa及低於或等於250Pa、高於或等於40Pa及低於或等於200Pa較佳。
需注意的是，氮氣的流率被設定成氨氣的流率之5倍或更多及50倍或更少、10倍或更多及50倍或更少較佳。使用氨氣有助於含矽的沉積氣體和氮氣之分解。這是因為氨氣係藉由電漿能或熱能來分解，及藉由分解所產生的能量有助於含矽的沉積氣體之分子鍵和氮氣之分子鍵的分解。
經由上述方法，可形成氫氣和氨氣較不易被釋放之氮化矽層。另外，由於低的氫含量，可形成氫、水、及氧不滲透或幾乎不滲透之濃密的氮化矽層。
接著，形成第一氧化矽層。第一氧化矽層係藉由電漿CVD法來形成較佳。尤其是，在下面條件之下將大於或等於0.17W/cm2及小於或等於0.5W/cm2、大於或等於0.25W/cm2及小於或等於0.35W/cm2較佳的高頻功率供應到電極：基板溫度被設定成高於或等於160℃及低於或等於350℃、高於或等於180℃及低於或等於260℃較佳；使用含矽的沉積氣體和氧化氣體；及壓力被設定成高於或等於100Pa及低於或等於250Pa、高於或等於100Pa及 低於或等於200Pa較佳。
根據上述方法，增強電漿中的氣體分解效率，增加氧基，及促進氣體的氧化；結果，第一氧化矽層可含有過量氧。
然後，形成第二氧化矽層。第二氧化矽層係由電漿CVD法來形成較佳。尤其是，在下面條件之下將高頻功率供應到電極：基板溫度被設定成高於或等於180℃及低於或等於400℃、高於或等於200℃及低於或等於370℃較佳；使用含矽的沉積氣體和氧化氣體；及壓力被設定成高於或等於20Pa及低於或等於250Pa、高於或等於40Pa及低於或等於200Pa較佳。需注意的是，含矽的沉積氣體之典型例子包括矽烷、乙矽烷、三矽烷、及矽烷氟化物。氧化氣體的例子包括氧、臭氧、氧化亞氮、及二氧化氮。
需注意的是，當氧化氣體的流率高如含矽的沉積氣體之流率的100倍時，會降低第二氧化矽層中的氫含量和懸鍵。
以此種方式，形成缺陷密度低於第一氧化矽層之第二氧化矽層。換言之，第二氧化矽層可具有對應於在ESR中具有g因子2.001之訊號的小於或等於3×1017spins/cm3、小於或等於5×1016spins/cm3較佳之旋轉密度。
在形成氮化矽層之後，可執行添加氧到氮化矽層之處置。另外，在形成第一氧化矽層之後，可執行添加氧到第一氧化矽層之處置。而且，在形成第二氧化矽層之後，可 執行添加氧到第二氧化矽層之處置。可利用離子摻雜設備或電漿處置設備來執行添加氧的處置。做為離子摻雜設備，可使用具有質量分離功能的離子摻雜設備。做為添加氧的氣體，可使用16O2、18O2等等的氧氣體、氧化亞氮氣體、臭氧氣體等等。
[1-2-2.堆疊的形成]
接著，包括氧化物層103a、氧化物半導體層103b、及氧化物層103c之堆疊103被形成在絕緣層102之上。堆疊103係可由濺鍍法、塗佈法、脈衝雷射沉積法、雷射消融法等等來形成。
在含有In或Ga之氧化物層103a、氧化物半導體層103b、及氧化物層103c係由濺鍍法所形成的事例中，可適當使用RF功率供應裝置、AC功率供應裝置、DC功率供應裝置等等做為產生電漿的功率供應裝置。
做為濺鍍氣體，適當使用稀有氣體(典型上為氬)、氧、或稀有氣體和氧的混合氣體。在使用稀有氣體和氧的混合氣體之事例中，氧的比例高於稀有氣體的比例較佳。使用具有低雜質濃度之氣體做為濺鍍氣體。尤其是，使用露點為-40℃或更低、-60℃或更低較佳之濺鍍氣體。
根據欲待形成之氧化物層103a、氧化物半導體層103b、及氧化物層103c的組成來適當選擇靶材。
需注意的是，可以高於或等於100℃及低於或等於500℃、高於或等於170℃及低於或等於350℃較佳之基 板溫度來執行堆疊103的形成期間之加熱。
在此實施例中，氧化物層103a、結晶之氧化物半導體層103b、及氧化物層103c係由濺鍍法所形成。首先，使用具有原子比In：Ga：Zn=1：3：2之靶材，在絕緣層102之上將20nm厚的In-Ga-Zn氧化物層形成做為氧化物層103a。然後，使用具有原子比In：Ga：Zn=1：1：1之靶材，在氧化物層103a之上將15nm厚的In-Ga-Zn氧化物層形成做為氧化物半導體層103b。之後，使用具有原子比In：Ga：Zn=1：3：2之靶材，在氧化物半導體層103b之上將5nm厚的In-Ga-Zn氧化物層形成做為氧化物層103c。
另外，較佳的是，結晶的氧化物半導體層103b為CAAC-OS。說明四個形成CAAC-OS的方法之例子。
第一方法即以高於或等於100℃及低於或等於500℃之溫度來形成氧化物半導體，藉以在氧化物半導體中形成c軸被對準在平行於形成氧化物半導體之表面的法線向量或氧化物半導體的表面之法線向量的方向上之晶體部。
第二方法即以小厚度形成氧化物半導體，而後以高於或等於200℃及低於或等於700℃之溫度加熱氧化物半導體，藉以在氧化物半導體中形成c軸被對準在平行於形成氧化物半導體膜之表面的法線向量或氧化物半導體的表面之法線向量的方向上之晶體部。
第三方法即以小厚度形成第一氧化物半導體膜，然後以高於或等於200℃及低於或等於700℃之溫度加熱氧化 物半導體膜，及形成第二氧化物半導體膜，藉以在氧化物半導體膜中形成c軸被對準在平行於形成氧化物半導體膜之表面的法線向量或氧化物半導體膜的表面之法線向量的方向上之晶體部。
第四方法即藉由使用包括具有高對準的多晶氧化物半導體之靶材，形成包括c軸被對準在平行於形成氧化物半導體之表面的法線向量或氧化物半導體的表面之法線向量的方向上之晶體部的氧化物半導體。
此處，參考圖4A及4B、圖5A及5B、及圖6A及6B來說明使用第四方法之CAAC-OS的晶體生長之模型。
圖4A為離子1001與含有具有高對準的多晶氧化物半導體之靶材1000相碰撞以分離具有晶性的濺鍍粒子1002與濺鍍靶材1000之狀態的概要圖。晶粒具有平行於靶材1000的表面之裂面。晶粒具有有著弱原子間鍵之部位。當離子1001與晶粒相碰撞時，原子間鍵弱之部位的原子間鍵被切割。因此，沿著裂面和原子間鍵弱之部位切割且以平板(或丸狀)形式分離濺鍍粒子1002。例如，濺鍍粒子1002的c軸定向於垂直於濺鍍粒子1002之平面的方向上(見圖4B)。包括在靶材1000中之氧化物半導體的晶粒之等面積圓直徑小於或等於1μm較佳。需注意的是，濺鍍粒子1002的平面之等面積圓直徑大於或等於晶粒的平均晶粒尺寸之1/3000及小於或等於1/20、大於或等於1/1000及小於或等於1/30較佳。此處，語詞“平面上的等面積圓直徑”意指具有與平面相同面積之全圓的直徑。
另一選擇是，當從裂面分離晶粒的一部分做為粒子及暴露至電漿1005時，鍵的切割開始於原子間鍵弱之部位，以便產生複數個濺鍍粒子1002。
藉由使用氧陽離子做為離子1001，可減緩膜形成中之電漿破壞。如此，當離子1001與靶材1000的表面相碰撞時，可抑制靶材1000的晶性下降，或者可抑制靶材1000變成非晶狀態。
圖5A圖解從平行於晶體的a-b平面的方向觀看之In-Ga-Zn氧化物的晶體結構做為含具有高對準之多晶氧化物半導體的靶材1000之例子。圖5B圖解圖5A的短折虛線所圍繞之部位的放大圖。
例如，在In-Ga-Zn氧化物的晶粒中，裂面為如圖5B所示的第一層與第二層之間的平面。第一層包括鎵原子及/或鋅原子及氧原子，而第二層包括鎵原子及/或鋅原子及氧原子。這是因為第一層中具有負電荷的氧原子和第二層中具有負電荷的氧原子彼此接近(見圖5B的所圍繞部位)。以此方式，裂面為平行於a-b平面的平面。另外，圖5A及5B所示之In-Ga-Zn氧化物的晶體為六角形晶體；如此平板狀粒子易具有有著內角為120°的規則六角形平面之六角形稜柱形狀。
較佳的是，濺鍍粒子1002為帶正電的。需注意的是，較佳的是，濺鍍粒子1002的角部位具有有著相同極性的電荷，因為濺鍍粒子之間的互動發生(濺鍍粒子彼此排斥)，使得濺鍍粒子的形狀維持(見圖4B)。例如，濺鍍 粒子1002可以是帶正電的。並未特別限制當濺鍍粒子1002帶正電時之時序，但是藉由當離子1001碰撞時接收電荷來帶正電較佳。另一選擇是，在產生電漿1005之事例中，濺鍍粒子1002暴露至電漿1005以成為帶正電較佳。另一選擇是，氧陽離子的離子1001鍵合至濺鍍粒子1002的側表面、頂表面、或底表面較佳，藉以濺鍍粒子1002為帶正電的。
參考圖6A及6B說明濺鍍粒子沉積在沉積表面上之情況。需注意的是，在圖6A及6B中，以短折線圖示已經沉積之濺鍍粒子。
圖6A圖解藉由將濺鍍粒子1002沉積在非晶膜1004上所形成之氧化物半導體層1003。如圖6A所示，濺鍍粒子1002係暴露至電漿1005以成為帶正電，因此將濺鍍粒子1002沉積在其他濺鍍粒子1002尚未沉積之區域上。這是因為帶正電的濺鍍粒子1002彼此排斥。可以上述方法將濺鍍粒子沉積在絕緣表面上。
圖6B為沿著圖6A中的短折虛線Z1-Z2所取之橫剖面圖。以c軸方向垂直於其平面之板狀濺鍍粒子1002被有條理的沉積之此種方式來形成氧化物半導體層1003。因此，氧化物半導體層1003為c軸被對準在垂直於形成層之表面的方向上之CAAC-OS。根據上述模型，具有高晶性之CAAC-OS膜甚至可形成在絕緣表面、非晶膜、或非晶絕緣膜上。
在CAAC-OS被用於包括通道的半導體層之電晶體 中，由於以可見光或紫外光照射所導致之電特性變化小。如此，CAAC-OS被用於包括通道的半導體層之電晶體具有高度可靠性。
關於CAAC-OS的沉積，使用下面條件較佳。
藉由降低在沉積期間進入CAAC-OS的雜質量，可防止晶體狀態被雜質破壞。例如，可降低存在於沉積室中之雜質(如、氫、水、二氧化碳、或氮)的濃度。而且，可降低濺鍍氣體中之雜質的濃度。尤其是，使用露點為-40℃或更低、-60℃或更低較佳之濺鍍氣體。
藉由增加在沉積期間形成CAAC-OS之表面的加熱溫度(例如、基板加熱溫度)，在濺鍍粒子到達形成CAAC-OS的表面之後，易發生濺鍍粒子的移動。尤其是，在沉積期間形成CAAC-OS之表面的溫度高於或等於100℃及低於或等於740℃、高於或等於150℃及低於或等於500℃較佳。
另外，較佳的是，濺鍍氣體中之氧的比例增加及功率最佳化，以便在沉積時降低電漿破壞。濺鍍氣體中之氧的比例高於或等於30vol%及低於或等於100vol%。
做為濺鍍靶材的例子，下面說明In-Ga-Zn為基的金屬氧化物靶材。
多晶之In-Ga-Zn為基的金屬氧化物靶材係藉由以預定莫耳比來混合InO X 粉末、GaO Y 粉末、及ZnO Z 粉末，施加壓力，及以高於或等於1000℃及低於或等於1500℃之溫度來執行熱處置所製成。可在執行冷卻的同時執行或 者可在執行加熱的同時執行此壓力處置。需注意的是，X、Y、及Z各個為給定的正數。此處，InO X 粉末對GaO Y 粉末及ZnO Z 粉末的預定莫耳比為例如2：2：1、8：4：3、3：1：1、1：1：1、4：2：3、或3：1：2。可依據想要的濺鍍靶材來適當決定粉末的種類和混合粉末的莫耳比。
在一些事例中，藉由濺鍍法所形成之氧化物半導體層含有氫、水、具有氫氧根之化合物等等。氫、水等等容易形成施體位準，如此充作氧化物半導體中的雜質。因此，在藉由濺鍍法形成氧化物半導體層中，氧化物半導體層的氫濃度盡可能被降低較佳。
而且，當在形成氧化物半導體層中將濺鍍設備的處置室之漏洩率設定成低於或等於1×10-10Pa．m3/second時，可降低諸如鹼性金屬或氫化物等雜質進入由濺鍍法所形成之氧化物半導體層。另外，藉由使用誘捕真空泵(如、低溫泵)做為排空系統，可降低來自排空系統之諸如鹼性金屬、氫原子、氫分子、水、具有氫氧根之化合物、及氫化物等雜質的逆流。當靶材的純度被設定成99.99%或更高時，可抑制鹼性金屬、氫原子、氫分子、水、氫氧根、氫化物等等進入氧化物半導體層。此外，當使用靶材時，可降低氧化物半導體層中之諸如鋰、鈉、或鉀等鹼性金屬的濃度。靶材的矽濃度低於或等於1×1018atoms/cm3較佳。
為了將堆疊103中之諸如水和氫等雜質(執行脫水作用或除氫作用)進一步降低以高度淨化堆疊103，堆疊103 經過熱處置較佳。例如，在降壓大氣、氮的鈍氣大氣、稀有氣體等等、氧化大氣、或超乾燥空氣大氣(在腔體衰盪雷射光譜(CRDS)系統中藉由露點計執行測量之事例中，濕氣量為20ppm(藉由轉換成露點的-55℃)或更低、1ppm或更低較佳、10ppb或更低更好)中，將堆疊103經過熱處置。需注意的是，氧化大氣意指含有10ppm或更高之諸如氧、臭氧、或氧化氮等氧化氣體的大氣。鈍氣大氣意指含有低於10ppm之氧化氣體的大氣及充滿氮或稀有氣體。
可以高於或等於250℃及低於或等於650℃、高於或等於300℃及低於或等於500℃較佳的溫度來執行熱處置。處置時間為3分鐘至24小時。熱處置達超過24小時以上並不佳，因為生產量被降低。
並未特別限制用於熱處置的加熱設備，及設備可被設置有加熱欲待被來自諸如電阻加熱元件等加熱元件的熱輻射或熱傳導所處理之物體的裝置。例如，可使用電爐、或諸如燈快速熱退火(LRTA)設備或氣體快速熱退火(GRTA)設備等快速熱退火(RTA)設備。LRTA設備為用以加熱欲待被從諸如鹵素燈、金屬鹵化物燈、氙弧光燈、碳弧光燈、高壓鈉燈、或高壓水銀燈等燈所發出之光的輻射所處理之物體的設備。GRTA設備為使用高溫氣體的熱處置之設備。
藉由熱處置，可從堆疊103釋放出諸如氫等雜質(水、具有氫氧根之化合物)。如此，可降低堆疊103中之 雜質，使得可高度淨化堆疊103。另外，尤其是，可從堆疊103分離開充作不穩定載子源之氫；因此，可防止電晶體的臨界電壓之負位移。結果，可提高電晶體的可靠性。
藉由在含有氧化氣體之大氣中執行熱處置，可與釋放雜質的同時降低氧化物層103a、氧化物半導體層103b、及氧化物層103c中之氧空位。可以在鈍氣大氣中執行熱處置、而後在含有10ppm或更高、1%或更高、或10%或更高的氧化氣體之大氣中執行另一熱處置以便補償分離開的氧之此種方式來執行熱處置。
在藉由濺鍍法形成堆疊103之後，將抗蝕遮罩形成在堆疊103之上，使用抗蝕遮罩將堆疊103蝕刻成想要的形狀，使得形成島型堆疊103(見圖2A)。抗蝕遮罩係可適當藉由光致微影法、印刷法、噴墨法等等來形成。藉由噴墨法來形成抗蝕遮罩不需要光遮罩；如此，可降低製造成本。
需注意的是，可藉由乾蝕刻法或濕蝕刻法的其中之一或二者來執行堆疊103的蝕刻。在藉由濕蝕刻法蝕刻堆疊103之事例中，可使用藉由混合磷酸、乙酸、及硝酸所獲得之溶液，含有草酸之溶液，含有磷酸之溶液等等做為蝕刻劑。另一選擇是，可使用ITO-07N(由KANTO化學股份有限公司所生產)。
可使用以氯(Cl2)、氯化硼(BCL3)、氯化矽(SiCl4)、或四氯化碳(CCl4)為代表之氯基氣體等等做為有關蝕刻堆疊103的蝕刻氣體。做為堆疊103的蝕刻係藉由乾蝕刻法所 執行之事例中的電漿源，可使用電容式耦合電漿(CCP)、電感式耦合電漿(ICP)、電子迴旋加速諧振(ECR)電漿、螺旋波電漿(HWP)、微波激勵型表面波電漿(SWP)等等。尤其是，利用ICP、ECR、HWP、及SWP，可產生高密度電漿。在根據乾蝕刻法的蝕刻之事例中(下文中又稱作“乾蝕刻處置”)，適當調整蝕刻條件(施加到線圈形電極的電力量、施加到基板側上之電極的電力量、基板上的電極之溫度等)，使得可將膜蝕刻成想要的形狀。
為了蝕刻堆疊103，在此實施例中使用氯(Cl2)及氯化硼(BCl3)做為蝕刻氣體來執行乾蝕刻處置。
需注意的是，未與島型堆疊103重疊之絕緣層102的部分係依據蝕刻條件來蝕刻。另外，島型堆疊103的邊緣之橫剖面形狀係可藉由改變蝕刻條件來改變。
此處，說明島型堆疊103的邊緣之橫剖面形狀的例子。圖3A1至3B2各個為島型堆疊103的橫剖面中之邊緣的形狀之例子的橫剖面圖。
圖3A1為堆疊103的側表面具有彎曲表面之結構例子圖。圖3A2為圖3A1中之部位111的放大圖。在圖3A1及3A2所圖解之島型堆疊103中，氧化物層103d係形成在堆疊103的側表面上，及橫剖面形狀中之堆疊103的邊緣具有彎曲表面。
以在最佳條件下藉由乾蝕刻執行形成島型堆疊103的蝕刻之此種方式可形成氧化物層103d。重新附著藉由乾蝕刻處置所蝕刻之氧化物層103a的部分，藉以形成氧化 物層103d。藉由將氧化物層103d形成在島型堆疊103的側表面上，可降低側表面所產生之局部化狀態的密度。因此，可獲得令人滿意的電晶體電特性。
圖3B1為島型堆疊103的邊緣具有複數個錐角之結構例子圖。圖3B2為圖3B1中的部位112之放大圖。
圖3B1及3B2的橫剖面形狀係可藉由執行在根據堆疊103的結構之蝕刻條件之下由濕蝕刻法來形成島型堆疊103的蝕刻所獲得。
例如，在使用含磷酸的溶液來蝕刻In-Ga-Zn氧化物之事例中，隨著In-Ga-Zn氧化物的Ga含量增加，蝕刻率增加。
在堆疊103的氧化物層103a和氧化物層103c各個為使用具有原子比In：Ga：Zn=1：3：2之靶材所形成的In-Ga-Zn氧化物及堆疊103的氧化物半導體層103b為使用具有原子比In：Ga：Zn=1：1：1之靶材所形成的In-Ga-Zn氧化物之事例中，當使用含磷酸的溶液藉由濕蝕刻來執行形成島型堆疊103的蝕刻時，可獲得圖3B1及3B2之邊緣的橫剖面形狀。
需注意的是，圖3B2中的錐角θ1、錐角θ2、及錐角θ3各個小於90°、小於或等於80°較佳。另外，較佳的是，錐角θ1和錐角θ3大於或等於45°及小於或等於80°，而錐角θ2大於或等於30°及小於或等於70°。而且，錐角θ1實質上同於錐角θ3或大於錐角θ2。
需注意的是，“錐角”意指當從垂直於層的橫剖面 (即、垂直於基板的表面之平面)的方向觀看層時，由具有錐形形狀的層之側表面和底表面所形成的傾角。小於90°之錐角被稱作正向錐角，而大於或等於90°之錐角被稱作反向錐角。
當島型堆疊103的邊緣具有錐形形狀時，可提高覆蓋島型堆疊103的層之覆蓋範圍。另外，當島型堆疊103之邊緣具有複數個具有不同角度的錐形形狀時，可進一步提高覆蓋島型堆疊103的層之覆蓋範圍。
在蝕刻處置之後，移除抗蝕遮罩。需注意的是，在堆疊103被處理成島型之後可執行上述熱處置。
氧化物半導體具有能帶隙2eV或更多；因此，當電晶體斷開時，包括氧化物半導體在形成通道之半導體層中的電晶體具有極小的漏電流(亦稱作極小的斷開狀態電流)。尤其是，在通道長度為3μm及通道寬度為10μm之電晶體中，斷開狀態電流可低於1×10-20A、低於1×10-22A較佳、低於1×10-24A較佳更好。即、開通/斷開比可大於或等於20數字及低於或等於150數字。
[1-2-3.源極電極和汲極電極的形成]
接著，將欲待成為源極電極104a和汲極電極104b之100nm厚的導電層形成在島型堆疊103之上，及將抗蝕遮罩形成在導電層之上。抗蝕遮罩係可適當藉由光致微影法、印刷法、噴墨法等等來形成。藉由噴墨法之抗蝕遮罩的形成不需要光遮罩；因此，可降低製造成本。此處，藉 由濺鍍法將鎢層形成作導電層。
然後，使用抗蝕遮罩來選擇性蝕刻導電層的部分，以便形成源極電極104a和汲極電極104b(包括同一層中所形成之其他電極和佈線)(見圖2B)。可藉由乾蝕刻法或濕蝕刻法的其中之一或二者來執行導電層的蝕刻。之後，移除抗蝕遮罩。
較佳的是，源極電極104a和汲極電極104b(包括同一層中所形成之其他電極和佈線)各個具有有著錐形形狀的邊緣。尤其是，邊緣具有錐角θ 80°或更少、60°或更少較佳、45°或更少更好。
當源極電極104a和汲極電極104b(包括同一層中所形成之其他電極和佈線)之邊緣的每一個之橫剖面具有包括複數個步階的步階形形狀時，可提高覆蓋源極電極104a和汲極電極104b的層之覆蓋範圍。上述並不侷限於源極電極104a和汲極電極104b，藉由為各層的邊緣之橫剖面設置正向錐形形狀或步階形形狀，可防止被形成覆蓋邊緣的層在邊緣中分離(分開)之現象，使得覆蓋範圍變得令人滿意。
[1-2-4.與堆疊相接觸的氧化物層之形成和閘極絕緣層的形成]
接著，氧化物層105被形成與源極電極104a、汲極電極104b、及堆疊103的部分相接觸，而後絕緣層106被形成在氧化物層105之上。
以類似於氧化物層103c的事例之方式，具有原子比In：Ga：Zn=1：3：2之5nm厚的In-Ga-Zn氧化物層被形成作氧化物層105。做為絕緣層106，藉由電漿CVD法形成20nm厚的氮氧化矽層(見圖2C)。
[1-2-5.閘極電極的形成]
接著，形成欲待形成閘極電極107的導電層。此處，導電層為氮化鉭和鎢的堆疊。尤其是，藉由濺鍍法將30nm厚的氮化鉭層形成在絕緣層106之上，及藉由濺鍍法將135nm厚的鎢層形成在氮化鉭層之上。
然後，使用抗蝕遮罩來選擇性蝕刻導電層的部分，以便形成閘極電極107(包括同一層中所形成之其他電極和佈線)(見圖2D)。可藉由乾蝕刻法或濕蝕刻法的其中之一或二者來執行導電層的蝕刻。之後，移除抗蝕遮罩。
[1-2-6.保護絕緣層的形成]
接著，形成充作覆蓋閘極電極107、源極電極104a、汲極電極104b、及堆疊103之保護絕緣膜的絕緣層108。此處，藉由電漿CVD法形成50nm厚的氮化矽層。
在形成絕緣層108之後，可執行添加氧到絕緣層108之處置。可以離子摻雜設備或電漿處置設備來執行添加氧的處置。
接著，執行熱處置較佳。可以高於或等於250℃及低於或等於650℃、高於或等於300℃及低於或等於500℃ 較佳的溫度來執行熱處置。可在鈍氣大氣、含氧化氣體10ppm或更多、1%或更多或者10%或更多較佳之大氣中，或者在降壓下執行熱處置。另一選擇是，可以在鈍氣大氣中執行熱處置、而後在含有10ppm或更高、1%或更高、或10%或更高的氧化氣體之大氣中執行另一熱處置以便補償分離開的氧之此種方式來執行熱處置。藉由熱處置，從絕緣層102、絕緣層106、及絕緣層108的至少任一個釋放出過量的氧；如此，可降低堆疊103中的氧空位。需注意的是，在堆疊103中，氧空位捕捉鄰近氧原子，使得氧空位似乎移動。因此，過量的氧可經由氧化物層103a、氧化物層103c、氧化物層105等等到達氧化物半導體層103b。
以上述方式，可製造電晶體。
[1-3.堆疊的物理特性分析]
此處，說明此實施例中所說明之堆疊的物理特性分析之結果。
[1-3-1.堆疊的矽濃度]
首先，參考圖7說明堆疊103中所包括之層的每一個之矽濃度。
此處，氧化物層103a為使用In-Ga-Zn氧化物(具有原子比In：Ga：Zn=1：3：2)靶材藉由濺鍍法所形成之氧化物層。需注意的是，氬氣(流率：30sccm)和氧氣(流率： 15sccm)被使用做為濺鍍氣體，壓力被設定成0.4Pa，基板溫度被設定成200℃，及施加0.5kW的DC功率。
氧化物半導體層103b為使用In-Ga-Zn氧化物(具有原子比In：Ga：Zn=1：1：1)靶材藉由濺鍍法所形成之氧化物半導體層。需注意的是，氬氣(流率：30sccm)和氧氣(流率：15sccm)被使用做為濺鍍氣體，壓力被設定成0.4Pa，基板溫度被設定成300℃，及施加0.5kW的DC功率。
氧化物層103c為使用In-Ga-Zn氧化物(具有原子比In：Ga：Zn=1：3：2)靶材藉由濺鍍法所形成之氧化物層。需注意的是，氬氣(流率：30sccm)和氧氣(流率：15sccm)被使用做為濺鍍氣體，壓力被設定成0.4Pa，基板溫度被設定成200℃，及施加0.5kW的DC功率。
堆疊103係設置在矽晶圓之上，及備製未經過熱處置的樣本，及經過熱處置450℃達兩小時之樣本。圖示藉由ToF-SIMS(飛行時間二次離子質譜儀)所測量之樣本的深度方向上之In、Ga、及Zn的二次離子強度及深度方向上之Si濃度(atoms/cm3)。堆疊103包括具有厚度10nm之氧化物層103a、在氧化物層103a之上的具有厚度10nm之氧化物半導體層103b、及在氧化物半導體層103b之上的具有厚度10nm之氧化物層103c。
圖7圖示堆疊103中所包括之層的組成係依據在沉積時所使用之各別靶材的組成而改變。需注意的是，層的組成無法使用圖7來簡單比較。
圖7指出矽晶圓與堆疊103的氧化物層103a與氧化物層103c的頂表面之間的介面具有高Si濃度。而且，圖7圖示氧化物半導體層103b中之Si的濃度約為1×1018atoms/cm3，其為ToF-SIMS的偵測之下限。這或許是因為由於氧化物層103a及103c的存在，所以氧化物半導體層103b未受到矽晶圓或表面污染之矽的影響。
另外，經過熱處置的樣本與沉積後未經處理的樣本(未經過熱處置的樣本，在圖7中被稱作“as-depo”(沉積後未經處理))的比較指出矽不易經由熱處置被擴散，雖然在沉積時出現矽的進入。
因為氧化物半導體層103b設置在氧化物層103a與氧化物層103c之間，以便不與含矽的絕緣層直接接觸，所以可防止絕緣層中的矽進入氧化物半導體層103b。
[1-3-2.局部化狀態的CPM測量]
接著，說明藉由定光電流量測法(CPM)之堆疊103的局部化狀態之密度的測量結果。藉由降低堆疊103的局部化狀態之密度，包括堆疊103的電晶體可具有穩定電特性。
為了電晶體具有高度場效遷移率和穩定電特性，由於藉由CPM所測量之堆疊103的局部化狀態所導致之吸收係數低於1×10-3cm-1較佳、低於3×10-4cm-1更好。
下面說明在其上執行CMP測量之樣本。
氧化物層103a為使用In-Ga-Zn氧化物(具有原子比 In：Ga：Zn=1：3：2)靶材藉由濺鍍法所形成之氧化物層。需注意的是，氬氣(流率：30sccm)和氧氣(流率：15sccm)被使用做為形成氣體，壓力被設定成0.4Pa，基板溫度被設定成200℃，及施加0.5kW的DC功率。
氧化物半導體層103b為使用In-Ga-Zn氧化物(具有原子比In：Ga：Zn=1：1：1)靶材藉由濺鍍法所形成之氧化物半導體層。需注意的是，氬氣(流率：30sccm)和氧氣(流率：15sccm)被使用做為形成氣體，壓力被設定成0.4Pa，基板溫度被設定成200℃，及施加0.5kW的DC功率。
氧化物層103c為使用In-Ga-Zn氧化物(具有原子比In：Ga：Zn=1：3：2)靶材藉由濺鍍法所形成之氧化物層。需注意的是，氬氣(流率：30sccm)和氧氣(流率：15sccm)被使用做為形成氣體，壓力被設定成0.4Pa，基板溫度被設定成200℃，及施加0.5kW的DC功率。
此處，為了提高CPM測量的準確性，堆疊103必須具有某種厚度。尤其是，堆疊103中所包括之氧化物層103a、氧化物半導體層103b、及氧化物層103c的厚度被分別設定成30nm、100nm、及30nm。
在CPM測量中，調整照射端子之間的樣本表面之光量，使得在電壓施加在設置成與堆疊103(樣本)相接觸的第一電極與第二電極之間的狀態中使光電流值保持恆定，而後從各個波長的照射光量衍生出吸收係數。在CPM測量中，當樣本具有缺陷時，對應於缺陷存在之位準(從波 長所計算)的能量之吸收係數增加。吸收係數增加乘以常數，藉以可獲得樣本的缺陷密度。
圖8A為在高於或等於堆疊103中之各層的能帶隙之能量範圍中適配使用分光光度計所測量的吸收係數(虛線)與由CPM所測量的吸收係數(實線)之結果圖。需注意的是，依據由CPM所測量的吸收係數所獲得之Urbach(耳巴赫)能為78.7meV。以在圖8A中的短折線圓圈所示之能量範圍中由CPM所測量的吸收係數減掉背景(細虛線)之此種方式衍生出能量範圍中的吸收係數之積分值(見圖8B)。結果，發現由於此樣本的局部化狀態所導致之吸收係數為2.02×10-4cm-1。
此處所獲得的局部化狀態或許是由於雜質或缺陷。從上述，堆疊103具有極低的由於雜質或缺陷所導致之狀態密度。即、包括堆疊103之電晶體具有高場效遷移率和穩定電特性。
[1-3-3.堆疊的能帶結構]
使用圖9A及9B的能帶結構圖來說明此實施例中之堆疊103的功能和效果。圖9A及9B各個圖解沿著圖2E的短折虛線C1-C2之部位的能帶結構。圖9A及9B各個圖解電晶體100的通道形成區之能帶結構。
在圖9A及9B中，Ec182、Ec183a、Ec183b、Ec183c、Ec185、及Ec186分別為絕緣層102、氧化物層103a、氧化物半導體層103b、氧化物層103c、氧化物層 105、及絕緣層106中之導電帶的底部之能量。
此處，真空位準與導電帶的底部之間的能量差(此差又被稱作電子親和力)對應於藉由真空位準與價電子帶的頂部之間的能量差(此差又被稱作游離電位)減掉能帶隙所獲得之值。需注意的是，能帶隙係可使用光譜橢圓偏振儀(由HORIBA JOBIN YVON SAS.所製造的UT-300)來測量。另外，可使用紫外光電光譜(UPS)裝置(由ULVAC-PHI公司所製造的VersaProbe)測量真空位準與價電子帶的頂部之間的能量差。
因為絕緣層102和絕緣層106為絕緣體，所以Ec 182及Ec186比Ec183a、Ec183b、Ec183c、及Ec185更接近真空位準(具有較小的電子親和力)。
另外，Ec183a比Ec183b更接近真空位準。尤其是，以0.05eV或更多、0.07eV或更多、0.1eV或更多、或0.15eV或更多，及2eV或更少、1eV或更少、0.5eV或更少、或0.4eV或更少，Ec183a比Ec183b在更接近真空位準。
另外，Ec183c比Ec183b更接近真空位準。尤其是，以0.05eV或更多、0.07eV或更多、0.1eV或更多、或0.15eV或更多，及2eV或更少、1eV或更少、0.5eV或更少、或0.4eV或更少，Ec183c比Ec183b在更接近真空位準。
在此實施例中使用相同材料形成氧化物層105和氧化物層103c；因此，Ec185及Ec183c係在相同位準。在氧 化物層103a與氧化物半導體層103b之間、在氧化物半導體層103b與氧化物層103c之間、及在氧化物半導體層103b與氧化物層103d之間，導電帶的底部之能量連續改變。即、在這些介面中沒有介面狀態或幾乎沒有介面狀態存在。
因此，電子轉移主要經由具有上述能帶結構之堆疊103中的氧化物半導體層103b。因此，甚至當介面狀態存在於與堆疊103的外面之絕緣膜的介面中，介面狀態仍幾乎不影響電子的轉移。此外，因為沒有介面狀態或幾乎沒有介面狀態存在於包括在堆疊103中的層之間，所以電子的轉移在此區域中未中斷。因此，堆疊103的氧化物半導體層103b具有高電子遷移率。
需注意的是，雖然由於雜質或缺陷所導致之陷阱狀態191會形成在氧化物層103a與絕緣層102之間的介面附近以及在氧化物層105與絕緣層106之間的介面附近(如圖9A所示)，但是由於氧化物層103a、氧化物層103c、及氧化物層105的存在，氧化物半導體層103b可與陷阱狀態分離。
同時，如上述，為了降低源極及汲極電極104a及104b與堆疊103重疊之區域中氧化物半導體層103b與源極及汲極電極104a及104b的每一個之間的接觸電阻，較佳的是，氧化物半導體層103c盡可能越薄越好。然而，當氧化物層103c薄時，具有通道形成區中之氧化物半導體層103b容易受到絕緣層106側上的陷阱狀態191影響 之問題。
如此，在此實施例中，氧化物層105係設置在氧化物層103c與絕緣層106之間。藉由將氧化物層105設置在氧化物層103c與絕緣層106之間，通道形成區中之氧化物半導體層103b可與絕緣層106側上的陷阱狀態191分離；因此，氧化物半導體層103b不易受到陷阱狀態191影響。
然而，在Ec183a或Ec183c及Ec183b之間的能量差小之事例中，氧化物半導體層103b中之電子藉由通過能帶隙之上會到達陷阱狀態。因為在陷阱狀態中捕捉到電子，所以在與絕緣膜的介面中產生負固定電荷，導致電晶體的臨界電壓位移在負方向上。
因此，Ec183a及Ec183b之間與Ec183c及Ec183b之間的能量差被設定成大於或等於0.1eV較佳、大於或等於0.1 5eV更好，在此事例中，可降低電晶體的臨界電壓變化及電晶體可具有令人滿意的電特性。
在此實施例中，使用具有原子比In：Ga：Zn=1：3：2的In-Ga-Zn氧化物形成氧化物層103c及氧化物層105；然而，做為氧化物層105，可使用導電帶的能量比氧化物層103c中的導電帶之能量更接近真空位準的材料(見圖9B)。
尤其是，在使用具有原子比In：Ga：Zn=1：3：2的In-Ga-Zn氧化物做為氧化物層103c之事例中，例如、可使用具有原子比In：Ga：Zn=1：6：4或1：9：4的In- Ga-Zn氧化物做為氧化物層105。
換言之，在氧化物層105及氧化物層103c各個係使用In-M-Zn氧化物所形成之事例中，氧化物層105中之元素M對In的原子比可大於氧化物層103c中之元素M對In的原子比。
需注意的是，氧化物層103a、氧化物層103c、及氧化物層105的每一個之能帶隙寬於氧化物半導體層103b的能帶隙較佳。
圖9B圖解在氧化物層105係使用具有原子比In：Ga：Zn=1：6：4的In-Ga-Zn氧化物所形成之事例中的能帶結構。利用圖9B所示之能帶結構，電晶體可具有更令人滿意的電特性。
圖10A圖解在氧化物層103a係使用使用具有原子比In：Ga：Zn=1：6：4的靶材所形成之In-Ga-Zn氧化物所形成，氧化物半導體層103b係使用使用具有原子比In：Ga：Zn=1：1：1的靶材所形成之In-Ga-Zn氧化物所形成，及氧化物層103c與氧化物層105各個係使用使用具有原子比In：Ga：Zn=1：3：2的靶材所形成之In-Ga-Zn氧化物所形成的事例中之能帶結構。
圖10B圖解在氧化物層103a係使用使用具有原子比In：Ga：Zn=1：6：4的靶材所形成之In-Ga-Zn氧化物所形成，氧化物半導體層103b係使用使用具有原子比In：Ga：Zn=1：1：1的靶材所形成之In-Ga-Zn氧化物所形成，氧化物層103c係使用使用具有原子比In：Ga： Zn=1：3：2的靶材所形成之In-Ga-Zn氧化物所形成，及氧化物層105係使用使用具有原子比In：Ga：Zn=1：6：4的靶材所形成之In-Ga-Zn氧化物所形成的事例中之能帶結構。
此實施例係可與其他實施例所說明之結構適當組合來實施。
(實施例2)
在此實施例中，說明具有與上述實施例所說明之電晶體100不同結構的電晶體150。
[2-1.半導體裝置的結構例子]
圖11A至11C圖解半導體裝置的一實施例之電晶體150。圖11A為電晶體150的俯視圖。圖11B為由圖11A中的短折虛線A3-A4所指出之部位的橫剖面圖，及圖11C為由圖11A中的短折虛線B3-B4所指出之部位的橫剖面圖。
電晶體150為頂閘極電晶體。除了在橫剖面結構中之絕緣層106和氧化物層105的形狀之外，電晶體150具有與電晶體100實質上相同的結構。
電晶體150具有未與閘極電極107重疊之絕緣層106的部分和氧化物層105的部分被移除之結構。甚至當氧空位不經意地形成在氧化物層105中時，此種結構仍可防止鄰近佈線之間的漏電流增加；因此，可增加半導體裝置的 可靠性。
[2-2.製造半導體裝置的方法之例子]
在形成閘極電極107之後，可使用閘極電極107做為遮罩來執行絕緣層106和氧化物層105的選擇性移除。藉由乾蝕刻法或濕蝕刻法，使用閘極電極107做為遮罩，可選擇性移除絕緣層106的部分和氧化物層105的部分。
需注意的是，可在移除用以形成閘極電極107的抗蝕遮罩之前，在蝕刻欲待成為閘極電極107的導電層之後，連續執行絕緣層106和氧化物層105的蝕刻。
此實施例係可與其他實施例所說明之結構適當組合來實施。
(實施例3)
在此實施例中，說明具有與上述實施例所說明之電晶體不同結構的電晶體160。
[3-1.半導體裝置的結構例子]
圖12A至12C圖解本發明的一實施例之電晶體160。圖12A為電晶體160的俯視圖。圖12B為由圖12A中的短折虛線A5-A6所指出之部位的橫剖面圖，及圖12C為由圖12A中的短折虛線B5-B6所指出之部位的橫剖面圖。
電晶體160為頂閘極電晶體。除了源極電極和汲極電 極的橫剖面形狀之外，電晶體160具有與電晶體100實質上相同的結構。
電晶體160中之源極電極104as和汲極電極104bs的邊緣各個具有步階形形狀。源極電極104as和汲極電極104bs的步階形邊緣可使欲待形成在源極電極104as和汲極電極104bs之上的層之覆蓋範圍提高。因此，可提高半導體裝置的可靠性。
雖然圖12A至12C圖解源極電極104as和汲極電極104bs的邊緣各個具有兩步階之事例，但是邊緣的每一個可具有三或更多個步階。
[3-2.製造半導體裝置的方法之例子]
接著，參考圖13A至13D所示之橫剖面圖來說明製造電晶體160的方法之例子。電晶體160可藉由類似於電晶體100的方法之方法來製造；因此，此實施例說明與電晶體100之步驟不同的步驟。
圖13A為在移除抗蝕遮罩121之前，以類似於電晶體100之方式的方式形成源極電極104a和汲極電極104b之後的狀態之橫剖面圖。之後，抗蝕遮罩121係藉由氧電漿122等等來還原以形成抗蝕遮罩123。藉由還原抗蝕遮罩121，暴露出源極電極104a和汲極電極104b之表面的部分(見圖13B)。
接著，蝕刻未覆蓋有抗蝕遮罩123之源極電極104a的部分和汲極電極104b的部分。藉由各向異性乾蝕刻法 來執行蝕刻較佳。做為蝕刻氣體124，可使用類似於上述實施例所說明之氣體的氣體。蝕刻的深度大於或等於源極電極104a和汲極電極104b的厚度之20%及小於或等於80%較佳、大於或等於40%及小於或等於60%更好(見圖13C)。
之後，移除抗蝕遮罩123。以此方式，可形成具有步階形邊緣的源極電極104as和汲極電極104bs(見圖13D)。
需注意的是，藉由重複使用上述方法，可增加包括在源極電極104as和汲極電極104bs的邊緣中之步階的數目。
此實施例係可與其他實施例所說明之結構適當組合來實施。
(實施例4)
在此實施例中，說明具有與上述實施例所說明之電晶體不同結構的電晶體170。
[4-1.半導體裝置的結構例子]
圖14A至14C圖解本發明的一實施例之電晶體170。圖14A為電晶體170的俯視圖。圖14B為由圖14A中的短折虛線A7-A8所指出之部位的橫剖面圖，及圖14C為由圖14A中的短折虛線B7-B8所指出之部位的橫剖面圖。
電晶體170為頂閘極電晶體。除了源極電極164a形 成在源極電極104as之上及汲極電極164b形成在汲極電極104bs之上外，電晶體170具有與電晶體160實質上相同的結構。
如上述實施例所說明一般，當使氧空位產生在堆疊103中之材料被用於源極電極104a(源極電極104as)及汲極電極104b(汲極電極104bs)時，氧空位產生在與源極電極104a(源極電極104as)及汲極電極104b(汲極電極104bs)相接觸之堆疊103的區域附近，使得這些區域變成n型，以充作電晶體的源極和汲極。
然而，在形成具有極短通道長度之電晶體的事例中，藉由氧空位的產生所形成之n型區有時延伸在電晶體的通道長度方向上。在此事例中，有關電晶體的電特性發生下面現象等等：臨界電壓改變；源極和汲極變成導電，使得無法控制電晶體的開通/斷開狀態。因此，當形成具有極短通道長度之電晶體時，容易鍵合到氧之導電材料被用於源極電極和汲極電極較不佳。
因此，如圖14B中之L1所示的源極電極104as和汲極電極104bs之間的距離為0.8μm或更長、1.0μm或更長較佳。當L1短於0.8μm時，可能無法防止產生在通道形成區中之氧空位的不利影響，及電晶體的電特性可能降低。需注意的是，L1可被視作與堆疊103相接觸且彼此面對之源極電極104as(源極電極104a)的邊緣與汲極電極104bs(汲極電極104b)的邊緣之間的最短距離。
如此，在電晶體170中，使用不易鍵合到氧之導電材 料，源極電極164a被形成與源極電極104a和堆疊103相接觸。另外，使用不易鍵合到氧之導電材料，汲極電極104bs被形成與汲極電極104b和堆疊103相接觸。
在L1的方向上，源極電極164a延伸超過與堆疊103相接觸之源極電極104as的邊緣，而在L1的方向上，汲極電極164b延伸超過與堆疊103相接觸之汲極電極104bs的邊緣。
源極電極164a的延伸部位和汲極電極164b的延伸部位係與堆疊103相接觸。在圖14A至14C所示之電晶體170中，源極電極164a的延伸部位之端部位(與堆疊103相接觸之端部位)及汲極電極164b的延伸部位之端部位(與堆疊103相接觸之端部位)之間的距離對應於通道長度。通道長度被圖解作圖14B中的L2。
做為不易鍵合到氧及被用於形成源極電極164a和汲極電極164b之導電材料，例如使用諸如氮化鉭或氮化鈦等導電氮化物或釕較佳。需注意的是，不易鍵合到氧之導電材料在其類別中包括不易擴散氧之材料。導電材料的厚度大於或等於5nm及小於或等於500nm較佳、大於或等於10nm及小於或等於300nm更好、大於或等於10nm及小於或等於100nm更好。
藉由將不易鍵合到氧之上述導電材料用於源極電極164a和汲極電極164b，可抑制氧空位產生在堆疊103的通道形成區中，使得能夠防止通道形成區變成n型。因此，甚至具有極短通道長度之電晶體仍可具有令人滿意的 電特性。即、L2可以小於L1；例如，甚至當L2為30nm或更短時，電晶體仍可顯示出令人滿意的電特性。
需注意的是，諸如氮化鉭或氮化鈦等導電氮化物會阻擋氫。因此，當導電氮化物被設置成與堆疊103相接觸時，可降低堆疊103的氫濃度。
[4-2.製造半導體裝置的方法之例子]
接著，說明製造電晶體170的方法之例子。電晶體170係可以類似於電晶體100、電晶體160等等的方法之方法來製造；因此，在此實施例中說明與其他電晶體之步驟不同的步驟。
在以類似於其他電晶體的方式之方式執行上至源極電極104a(源極電極164a)和汲極電極104b(汲極電極164b)的形成之後，藉由濺鍍法形成20nm厚的氮化鉭層。
之後，藉由光致微影法等等將抗蝕遮罩形成在氮化鉭層之上，及選擇性蝕刻氮化鉭層的部分，以便形成源極電極164a和汲極電極164b。需注意的是，可藉由乾蝕刻法或濕蝕刻法的其中之一或二者來執行氮化鉭的蝕刻。在蝕刻之後，移除抗蝕遮罩。
需注意的是，當形成具有極短通道長度的電晶體時，可以藉由諸如電子束曝光等適於薄線處理之方法形成抗蝕遮罩，而後執行蝕刻處置之此種方法來形成源極電極164a和汲極電極164b。需注意的是，藉由將正型抗蝕劑用於抗蝕遮罩，可將暴露區最小化，及因此可提高生產 量。以上述方法，可形成具有通道長度30nm或更少之電晶體。
此實施例係可與其他實施例所說明之結構適當組合來實施。
(實施例5)
在此實施例中，說明具有與上述實施例所說明之電晶體不同結構的電晶體180。
[5-1.半導體裝置的結構例子]
圖15A至15C圖解本發明的一實施例之電晶體180。圖15A為電晶體180的俯視圖。圖15B為由圖15A中的短折虛線A9-A10所指出之部位的橫剖面圖，及圖15C為由圖15A中的短折虛線B9-B10所指出之部位的橫剖面圖。需注意的是，有關具有與上述電晶體之結構相同的結構之部位，使用其他實施例的說明；因此，在此實施例省略這些部位的說明。
電晶體180為底閘極電晶體。電晶體180包括形成在基板101之上的閘極電極131和形成在閘極電極131之上的絕緣層132。另外，電晶體180包括形成在絕緣層132之上的堆疊103和形成在堆疊103之上的源極及汲極電極104a及104b。而且，電晶體180包括形成在源極電極104a、汲極電極104b、及堆疊103之上的氧化物層105；形成在氧化物層105之上的絕緣層106；以及形成在絕緣 層106之上的絕緣層108。需注意的是，充作基層的絕緣層可形成在基板101與閘極電極131之間。
[5-2.製造半導體裝置的方法之例子]
接著，說明製造電晶體180的方法之例子。需注意的是，除了未形成閘極電極107之外，可以類似於其他實施例所說明之方式的方式來執行堆疊103之形成之後的步驟；因此，在此實施例省略那些步驟的說明。
[5-2-1.閘極電極的形成]
首先，將閘極電極131形成在基板101之上。閘極電極131係可使用與閘極電極107之材料和方法相同的材料和方法來形成。
[5-2-2.閘極絕緣層的形成]
然後，將絕緣層132形成在閘極電極131之上。絕緣層132係可使用與上述實施例所說明之絕緣層102或絕緣層106的方法和材料相同之方法和材料來形成。需注意的是，為了降低絕緣層132的表面粗糙，可在絕緣層132的表面上執行平面化處置。做為平面化處置，可利用蝕刻處置等等來取代諸如化學機械拋光(在下文中亦稱作CMP處置)等拋光處置。可組合執行CMP處置和蝕刻處置。
在形成絕緣層132之後，可執行添加氧到絕緣層132之處置。可利用離子摻雜設備或電漿處置設備來執行添加 氧的處置。做為離子摻雜設備，可使用具有質量分離功能的離子摻雜設備。做為添加氧的氣體，可使用16O2、18O2等等的氧氣體、氧化亞氮氣體、臭氧氣體等等。
[5-2-3.堆疊的形成後之製造步驟]
連續地，將堆疊103形成在絕緣層132之上。如上述，除了未形成閘極電極107之外，可以類似於上述實施例所說明之方式的方式來執行堆疊103的形成後之製造步驟。因此，有關堆疊103的形成後之製造步驟的說明，可參考其他實施例中的說明；因此，此實施例未進行堆疊103的形成後之製造步驟的說明。
此實施例係可與其他實施例所說明之結構適當組合來實施。
(實施例6)
在此實施例中，說明具有與上述實施例所說明之電晶體不同結構的電晶體190。
[6-1.半導體裝置的結構例子]
圖16A至16C圖解本發明的一實施例之電晶體190。圖16A為電晶體190的俯視圖。圖16B為由圖16A中的短折虛線A11-A12所指出之部位的橫剖面圖，及圖16C為由圖16A中的短折虛線B11-B12所指出之部位的橫剖面圖。需注意的是，有關具有與上述電晶體之結構相同的 結構之部位，使用其他實施例的說明；因此，在此實施例省略這些部位的說明。
此實施例所說明之電晶體190具有頂閘極電晶體100和底閘極電晶體180的組合之結構。尤其是，閘極電極131係形成在基板101之上，絕緣層132係形成在閘極電極131之上，及電晶體100係形成在絕緣層132之上。
在電晶體190中，閘極電極107可被稱作第一閘極電極，而閘極電極131可被稱作第二閘極電極。另外，絕緣層106可被稱作第一閘極絕緣層，而絕緣層132可被稱作第二閘極絕緣層。
在電晶體190中，第一閘極電極和第二閘極電極的其中之一可充作閘極電極，而其另一個可充作背閘極電極。
通常，背閘極電極係使用導電層所形成，及被定位成半導體層的通道形成區係位在閘極電極與背閘極電極之間。如此，背閘極電極可以類似於閘極電極的方式之方式來運作。背閘極電極的電位可同於閘極電極的電位，或可以是GND(大地)電位或預定電位。藉由改變背閘極電極的電位，可改變電晶體的臨界電壓。
另外，可使用導電層來形成閘極電極和背閘極電極，如此具有防止產生在電晶體的外面之電場影響形成通道的半導體層之功能(尤其是，防止靜電的功能)。即、可防止由於諸如靜電等外來電場的影響所導致之電晶體的電特性變化。另外，當設置背閘極電極時，可降低BT測試前後之電晶體的臨界電壓變化量。
當背閘極電極係使用阻光導電層所形成時，可防止光從背閘極電極側進入半導體層。因此，可防止半導體層的光降低，及可防止諸如臨界電壓之位移等電晶體的電特性劣化。
此實施例係可與其他實施例所說明之結構適當組合來實施。
(實施例7)
在此實施例中，說明包括上述實施例所說明的電晶體之半導體裝置做為例子。
[7-1.微電腦] [7-1-1.微電腦的方塊圖]
上述電晶體可被應用到安裝在各種電子產品上之微電腦(在下文中被稱作微控制單元(MCU))。參考圖17說明上述電晶體可應用之MCU的結構例子。
圖17為MCU 700的方塊圖。MCU 700包括CPU 710、匯流排橋接711、RAM(隨機存取記憶體)712、記憶體介面713、控制器720、中斷控制器721、I/O介面(輸入-輸出介面)722、及電力閘單元730。
MCU 700另包括晶體振盪電路741、計時器電路745、I/O介面746、I/O埠750、比較器751、I/O介面752、匯流排線761、匯流排線762、匯流排線763、及資料匯流排線764。另外，MCU 700包括至少連接端子770 至776做為連接到外部裝置的部位。需注意的是，連接端子770至776的每一個代表一端子或包括複數個端子之端子群組。包括石英晶體單元743之振盪單元742係經由連接端子772和連接端子773來連接到MCU 700。
CPU 710包括暫存器785，及經由匯流排橋接器711而連接到匯流排線761至763和資料匯流排線764。
RAM 712為充作CPU 710的主記憶體之記憶體裝置，及為非揮發性隨機存取記憶體。RAM 712為儲存將由CPU 710執行的指令、執行指令所需的資料、及由CPU 710所處理的資料之裝置。在CPU 710的指令之下，將資料寫入至和讀取自RAM 712。
在低電力消耗模式中的MCU 700中，阻隔供應電力到RAM 712。如此，RAM 712係由當未供應電力時能夠儲存資料之非揮發性記憶體所組成。
記憶體介面713為與外部記憶體裝置的輸入-輸出介面。在CPU 710的指令之下，透過記憶體介面713，將資料寫入至和讀取自連接到連接端子776之外部記憶體。
時脈產生電路715為產生欲待用於CPU 710中的時脈訊號MCLK(在下文中亦簡稱作“MCLK”)之電路，及包括RC振盪器等等。MCLK亦輸出到控制器720和中斷控制器721。
控制器720為控制整個MCU 700的電路，及例如控制匯流排和記憶體映射；MCU 700的電源；時脈產生電路715；及晶體振盪電路741。
連接端子770為用以輸入外部中斷訊號之端子。經由連接端子770，將不可屏蔽式中斷訊號NMI輸入到控制器720。一旦將不可屏蔽式中斷訊號NMI輸入到控制器720，則控制器720輸出不可屏蔽式中斷訊號NMI到CPU 710，以便CPU 710執行中斷處理。
經由連接端子770，將中斷訊號INT輸入到中斷控制器721。在未經由匯流排(761至764)之下，將來自周邊電路(745、750、及751)的中斷訊號(T0IRQ、P0IRQ、及C0IRQ)輸入到中斷控制器721。
中斷控制器721具有設定優先順序給中斷請求之功能。當中斷控制器721偵測到中斷訊號時，中斷控制器721決定中斷請求是否有效。若中斷請求有效，則中斷控制器721輸出內部中斷訊號INT到控制器720內。
經由I/O介面722，將中斷控制器721連接到匯流排線761和資料匯流排線764。
當中斷訊號INT被輸入時，控制器720輸出中斷訊號INT到CPU 710，及使CPU 710執行中斷處理。
在一些事例中，在未經由中斷控制器721之下，將中斷訊號T0IRQ直接輸入到控制器720。當控制器720接收中斷訊號T0IRQ時，控制器720輸出不可屏蔽式中斷訊號NMI到CPU 710，以便CPU710執行中斷處理。
控制器720的暫存器780係設置在控制器720中。中斷控制器721的暫存器786係設置在I/O介面722中。
然後，將說明包括在MCU 700中之周邊電路。MCU 700包括計時器電路745、I/O埠750、及比較器751做為周邊電路。這些電路為周邊電路的例子，及可適當設置使用MCU 700的電子產品所需之電路。
計時器電路745具有測量時間以回應輸出自時脈產生電路740的時脈訊號TCLK(在下文中，亦簡稱作“TCLK”)之功能。時脈產生電路715以預定間隔輸出中斷訊號T0IRQ到控制器720和中斷控制器721。經由I/O介面746，將計時器電路745連接到匯流排線761和資料匯流排線764。
TCLK為頻率低於MCLK的頻率之時脈訊號。例如，MCLK的頻率約為幾兆赫(MHz)(如、8MHz)，及MCLK的頻率約為千赫(kHz)的幾十倍(如、32kHz)。時脈產生電路740包括結合在MCU 700中之晶體振盪電路741以及連接到連接端子772和連接端子773之振盪單元742。石英晶體單元743被使用做為振盪單元742的諧振器單元。此外，時脈產生電路740係由CR振盪器等等所組成，藉此，可將時脈產生電路740中之所有模組結合在MCU 700中。
I/O埠750為輸入及輸出資訊至及自經由連接端子774連接到I/O埠750的外部裝置之介面，及為數位訊號的輸入-輸出介面。I/O埠750根據輸入的數位訊號來輸出中斷訊號P0IRQ到中斷控制器721。
比較器751為處理自連接端子775所輸入的類比訊號之周邊電路。比較器751比較自連接端子775所輸入之類 比訊號的電位(或電流)與參考訊號的電位(或電流)，及產生位準為0或1之數位訊號。另外，當數位訊號的位準為1時，比較器751產生中斷訊號C0IRQ。將中斷訊號C0IRQ輸出到中斷控制器721。
I/O埠750及比較器751係經由二者共用的I/O介面752而連接到匯流排線761及資料匯流排線764。此處，使用一I/O介面752，因為I/O埠750及比較器751的I/O介面可共享電路；然而，I/O埠750及比較器751可具有彼此不同的I/O介面。
此外，各個周邊電路的暫存器係位在對應於周邊電路之輸入/輸出介面中。計時器電路745的暫存器787係位在I/O介面746中，及I/O埠750的暫存器783和比較器751的暫存器784係位在I/O介面752中。
MCU 700包括電力閘單元730，其能夠停止電力供應到內部電路。藉由電力閘單元730，僅將電力供應到操作所需的電路，以便能夠降低整個MCU 700的電力消耗。
如圖17所示，經由電力閘單元730，將被短折線圍繞之MCU 700的單元701、單元702、單元703、及單元704中之電路連接到連接端子771。連接端子771為用以供應高電力供應電位VDD(在下文中，亦簡稱作VDD)之電源端子。
在此實施例中，單元701包括計時器電路745及I/O介面746。單元702包括I/O埠750、比較器751、及I/O介面752。單元703包括中斷控制器721及I/O介面 722。單元704包括CPU 710、RAM 712、匯流排橋接器711、及記憶體介面713。
電力閘單元730係由控制器720所控制。電力閘單元730包括用以阻隔VDD供應到單元701至704之轉換電路731和轉換電路732。
轉換電路731及732的轉換係由控制器720所控制。尤其是，依據CPU 710的請求(電力供應停止)，控制器720輸出訊號，以關掉包括在電力閘單元730中之轉換電路的其中之一或二者。此外，以來自計時器電路745的不可屏蔽式中斷訊號NMI或中斷訊號T0IRQ(電力供應開始)做為觸發器，控制器720輸出訊號，以打開包括在電力閘單元730中之轉換電路。
圖17圖解兩轉換電路(轉換電路731及732)係設置在電力閘單元730中之結構；然而，結構並不侷限於此。可依所需盡可能多地設置轉換電路以阻隔電力的供應。
在此實施例中，轉換電路731被設置成個別控制供應電力到單元701，及轉換電路732被設置成個別控制供應電力到單元702至704。然而，本發明的實施例並不侷限於此種電力供應路徑。例如，非轉換電路732之另一轉換電路可被設置成個別控制供應電力到RAM 712。另外，可設置複數個轉換電路給一個電路。
此外，在未經由電力閘單元730之下，將VDD恆定地從連接端子771供應到控制器720。為了降低雜訊，來自不同於VDD用電力供應電路之外部電力供應電路的電 力供應電位被給予時脈產生電路715的振盪電路和晶體振盪電路741的每一個。
表格1圖示方塊的角色。
藉由設置控制器720、電力閘單元730等等，MCU 700可以三種操作模式來操作。第一操作模式為一般操作模式，其中包括在MCU 700中的所有電路全都在工作中。此處，第一操作模式被稱作“工作模式”。
第二和第三操作模式為電路中的某一些在工作中之低電力消耗模式。在第二操作模式中，控制器720、計時器745、及與其相關聯的電路(晶體振盪電路741和I/O介面746)在工作中。在第三操作模式的另一個中，只有控制器 720在工作中。此處，第二操作模式被稱作“Noff1模式”，及第三操作模式被稱作“Noff2模式”。
下面的表格2各個操作模式與工作電路之間的關係。在表格2中，ON被給予工作中的電路。如表格2所示，在Noff1模式中，只有控制器720和周邊電路的某一些(計時器操作所需的電路)操作，在Noff2模式中，只有控制器720操作。
需注意的是，不管操作模式為何，電力被恆定地供應到時脈產生電路715的振盪器和晶體振盪電路741。為了使時脈產生電路715和晶體振盪電路741變成非工作模式，從控制器720或外部電路輸入賦能訊號，以停止時脈產生電路715和晶體振盪電路741的振盪。
此外，在Noff1及Noff2模式中，由電力閘單元730停止電力供應，以便I/O埠750及I/O介面752為非工作中，但是將電力供應到I/O埠750及I/O介面752的部分，以便使連接到連接端子774的外部裝置能夠正常操作。尤其是，將電力供應到I/O埠750的輸出緩衝器和I/O埠750的暫存器786。在Noff1及Noff2模式中，停止I/O埠750的實際功能，即、I/O介面752與外部裝置之間的資料傳輸及產生中斷訊號之功能。此外，同樣亦停止I/O介面752的通訊功能。
需注意的是，在此說明書中，措辭“電路為非工作中”包括停止工作模式(一般操作模式)中的主要功能之狀態，以及以低於工作模式的電力消耗之電力消耗的操作狀態，與藉由阻隔電力供應來停止電路的狀態。
另外，為了MCU 700能夠更快地從Noff1或Noff2模式回到工作模式，暫存器784至787各個具有用以在電力供應停止時儲存資料之備用儲存體部。換言之，暫存器784至787各個包括揮發性資料儲存體部(亦簡稱作揮發性記憶體單元)和非揮發性資料儲存體部(亦簡稱作非揮發性記憶體單元)。在工作模式中，藉由存取暫存器784至787的揮發性記憶體單元，寫入和讀取資料。
需注意的是，因為電力總是供應到控制器720，所以控制器720的暫存器780未設置有非揮發性記憶體單元。此外，如上述，甚至在Noff1或Noff2模式中，暫存器783操作以便I/O埠750的輸出緩衝器仍能夠運作。因為 電力總是供應到暫存器783，所以暫存器783未設置有非揮發性記憶體單元。
揮發性記憶體單元包括揮發性記憶體元件的一或更多個。非揮發性記憶體單元包括非揮發性記憶體元件的一或更多個。需注意的是，揮發性記憶體元件顯示出比非揮發性記憶體元件之存取速度更高的存取速度。
並未特別限制用於包括在揮發性記憶體元件中之電晶體的半導體材料。然而，半導體材料具有不同於用於包括在非揮發性記憶體元件中之電晶體的半導體材料之能帶隙寬度的能帶隙寬度較佳，稍後將說明。做為此種半導體材料，可使用矽、鍺、矽鍺、鎵、砷化物等等，及使用單晶半導體較佳。為了增加處理資料的速度，較佳的是，例如使用具有高轉換速度之電晶體，諸如使用單晶矽所形成的電晶體等。
非揮發性記憶體元件電連接到對應於揮發性記憶體元件的資料之持留電荷的節點，及在未供應電力期間用於儲存來自揮發性記憶體元件的資料。因此，非揮發性記憶體元件具有比至少未供應電力之揮發性記憶體元件更長的資料保留時間。
在從工作模式位移到Noff1或Noff2模式中，在電力供應停止之前，儲存在暫存器784至787的揮發性記憶體中之資料被寫入到非揮發性記憶體，以便揮發性記憶體中的資料被重設成初始值；結果，電力供應被阻隔。
在從Noff1或Noff2模式回到工作模式中，當再次將 電力供應到暫存器784或787時，揮發性記憶體中的資料被重設成初始值。然後，非揮發性記憶體中的資料被寫入到揮發性記憶體。
因此，甚至在低電力消耗模式中，MCU 700的處理所需之資料仍被儲存在暫存器784至787中，如此，MCU 700能夠從低電力消耗模式立即回到工作模式。
[7-1-2.暫存器的結構例子]
圖18圖示暫存器1196做為能夠被用於暫存器784至787之電路結構的一例子。電路結構包括揮發性記憶體單元和非揮發性記憶體單元，及能夠儲存1位元資料。
圖18所示之暫存器1196包括揮發性記憶體單元之正反器248、非揮發性記憶體單元233、及選擇器245。
正反器248被供應有重設訊號RST、時脈訊號CLK、及資料訊號D。正反器248具有根據時脈訊號CLK來持留所輸入之資料訊號D的資料與根據資料訊號D來輸出高位準電位H或低位準電位L做為資料訊號Q之功能。
非揮發性記憶體單元233被供應有寫入控制訊號WE、讀取控制訊號RD、及資料訊號D。
非揮發性記憶體單元233具有根據寫入控制訊號WE來儲存輸入資料訊號D的資料與根據讀取控制訊號RD來輸出所儲存的資料做為資料訊號D之功能。
選擇器245選擇資料訊號D或輸出自非揮發性記憶體單元233的資料訊號，及根據讀取控制訊號RD來輸入所 選擇的訊號到正反器248。
另外，如圖18所示，電晶體240和電容器241係設置在非揮發性記憶體單元233中。
電晶體240為n通道電晶體，電晶體240之源極和汲極的其中之一電連接到正反器248的輸出端子。電晶體240具有根據寫入控制訊號WE來控制持留輸出自正反器248的資料訊號之功能。
電晶體240具有極低的斷開狀態電流較佳。例如，使用包括形成通道的半導體層之氧化物半導體的電晶體做為電晶體240。尤其是，可使用上述實施例中的被說明作電晶體100、電晶體150、電晶體160、電晶體170、電晶體180、及電晶體190之電晶體的任一者。
電容器241之一對電極的其中之一與電晶體240之源極和汲極的其中另一個係連接到節點M1。低電源電位VSS係施加到電容器241之一對電極的其中另一個。電容器241具有依據節點M1中之所儲存的資料訊號D來持留電荷之功能。電晶體240具有極低斷開狀態電流較佳。因為具有極低斷開狀態電流之電晶體被用於電晶體240，所以節點M1中的電荷被持留，因此甚至當停止電力供應電壓的供應時，仍可將資料持留。藉由將具有極低斷開狀態電流之電晶體用於電晶體240，電容器241可以是小的或被省略。
電晶體244為p通道電晶體。高電源電位VDD被供應到電晶體244之源極及汲極的其中之一。讀取控制訊號 RD被輸入到電晶體244的閘極電極。
電晶體243為n通道電晶體。電晶體243之源極及汲極的其中之一與電晶體244之源極及汲極的其中另一個連接到節點M2。電晶體243的閘極連接到電晶體244的閘極，及讀取控制訊號RD被輸入到電晶體243的閘極。
電晶體242為n通道電晶體。電晶體242之源極及汲極的其中之一連接到電晶體243之源極及汲極的其中另一個。電源電位VSS被供應到電晶體242的源極及汲極的其中另一個。需注意的是，正反器248所輸出之高位準電位H為打開電晶體242之電位，及正反器248所輸出之低位準電位L為關閉電晶體242之電位。
反相器246的輸入端子連接到節點M2。此外，反相器246的輸出端子連接到選擇器245的輸入端子。
電容器247之電極的其中之一連接到節點M2。電源電位VSS被供應到電容器247之電極的其中另一個。電容器247具有依據輸入到反相器246之資料訊號的資料來持留電荷之功能。
在圖18之具有上述結構的暫存器1196中，當資料從正反器248儲存到非揮發性記憶體單元233時，藉由輸入用以打開電晶體240的訊號做為寫入控制訊號WE來打開電晶體240，以便對應於正反器248中之資料訊號Q的電荷被供應到節點M1。之後，藉由以輸入用以關閉電晶體240的訊號做為寫入控制訊號WE來關閉電晶體240，供應到節點M1的電荷被持留。在VSS被供應做為讀取控制 訊號RD之電位的同時，電晶體243被關閉而電晶體244被打開，以便節點M2的電位變成VDD。
當將資料從非揮發性記憶體單元233重新儲存到正反器248時，VDD被施加做為讀取控制訊號RD。因此，電晶體244被關閉而電晶體243被打開，以便依據持留在節點M1中之電荷的電位被供應到節點M2。在對應於資料訊號Q的高電位H之電荷被持留在節點M1中的事例中，電晶體242被打開，VSS被供應到節點M2，及經由選擇器245將輸出自反相器246之VDD輸入到正反器248。另一選擇是，在對應於資料訊號Q的低電位L之電荷被持留在節點M1的事例中，電晶體242被關閉，當低電位L被供應時之節點M2的電位(VDD)被持留做為讀取控制訊號RD的電位，及經由選擇器245將輸出自反相器246之VSS輸入到正反器248。
藉由如上述將揮發性記憶體單元232和非揮發性記憶體單元233設置在暫存器1196中，在停止供應電力到CPU 230之前，可將資料從揮發性記憶體單元232儲存在非揮發性記憶體單元233中，以及當恢復供應電力到CPU 230時，可將資料快速地從非揮發性記憶體單元233重新儲存到揮發性記憶體單元232。
藉由以此種方式儲存和重新儲存資料，每次停止供應電力時，CPU 230不需要從初始化揮發性記憶體單元232的狀態來開機；如此，在恢復電力供應之後，CPU 230可立即開始有關測量的算術處理。
需注意的是，為了增加讀取資料的速度，較佳的是，使用類似於用於揮發性記憶體元件的電晶體之電晶體做為電晶體242。
需注意的是，在暫存器1196中，VSS被供應到電晶體242之源極和汲極的其中另一個與電容器241之電極的其中另一個。然而，電晶體242之源極和汲極的其中另一個與電容器241之電極的其中另一個可具有相同電位或不同電位。另外，電容器241不需要被設置。例如，在電晶體242的寄生電容高之事例中，可使用寄生電容來取代電容器241。
節點M1具有與被使用做為非揮發性記憶體元件之浮動閘極電晶體的浮動閘極相同效果。然而，因為藉由打開或關閉電晶體240可將資料直接重寫，所以不需要藉由使用高電壓將電荷注入浮動閘極或從浮動閘極擷取電荷。換言之，在非揮發性記憶體單元233中，不需要習知浮動閘極電晶體中寫入或拭除資料所需的高電壓。如此，藉由使用此實施例中的非揮發性記憶體單元233，可降低儲存資料所需的電力消耗。
由於類似理由，可降低由於資料寫入或資料拭除所導致之操作速度的減少；如此，可以高速操作非揮發性記憶體單元233。由於相同理由，不存在閘極絕緣層(隧道絕緣層)的劣化，這是習知浮動閘極電晶體的問題。換言之，不像習知浮動閘極電晶體，原則上，此實施例所說明之非揮發性記憶體單元233在寫入數目上沒有限制。從上文， 可適當使用從上述非揮發性記憶體單元233做為需要許多重寫和高速操作之記憶體裝置，諸如暫存器等。
在上文中，非揮發性記憶體單元233的結構並不侷限於圖18中之結構。例如，可使用相變記憶體(PCM)、電阻隨機存取記憶體(ReRAM)、磁阻隨機存取記憶體(MRAM)、鐵電隨機存取記憶體(FeRAM)、或快閃記憶體。
揮發性記憶體元件可包括在例如暫存器中，諸如緩衝器暫存器或萬用型暫存器等。包括靜態隨機存取記憶體(SRAM)等等快取記憶體亦可被設置在揮發性記憶體單元中。暫存器和快取記憶體可儲存資料在非揮發性記憶體單元233中。
[7-1-3.可應用到MCU之半導體裝置的結構例子]
參考圖19之橫剖面圖說明可應用到使用非揮發性記憶體單元的MCU之半導體裝置的結構例子。
圖19所示之半導體裝置包括元件分離層403和n通道電晶體451。元件分離層403係形成在p型半導體基板401中。n通道電晶體451包括閘極絕緣層407、閘極電極409、n型雜質區411a、及n型雜質區411b。絕緣層415和絕緣層417係設置在電晶體451之上。
在半導體基板401中，藉由元件分離層403，將電晶體451與其他半導體元件(未圖示)分離。元件分離層403係可藉由矽的局部氧化(LOCOS)法、淺溝渠隔離(STI)法等 等來形成。
需注意的是，在電晶體451中，側壁絕緣層係可形成在閘極電極409的側表面上，及雜質濃度不同於n型雜質區411a和n型雜質區411b的雜質濃度之區域可設置在n型雜質區411a和n型雜質區411b中。
在藉由選擇性蝕刻絕緣層415及絕緣層417的部分所形成之開口中，形成接觸插頭419a及接觸插頭419b。絕緣層421係設置在絕緣層417、接觸插頭419a、及接觸插頭419b之上。絕緣層421包括至少部分重疊接觸插頭419a之溝槽部與至少部分重疊接觸插頭419b之溝槽部。
佈線423a係形成在至少部分重疊接觸插頭419a之溝槽部中。佈線423b係形成在至少部分重疊接觸插頭419b之溝槽部。佈線423a連接到接觸插頭419a。佈線423b連接到接觸插頭419b。
藉由濺鍍法、CVD法等等所形成之絕緣層420係設置在絕緣層421、佈線423a、及佈線423b之上。另外，絕緣層422係形成在絕緣層420之上。絕緣層422包括與包括氧化物半導體層的堆疊406至少部分重疊之溝槽部，以及與第一汲極電極416b或第二汲極電極426b至少部分重疊之溝槽部。
包括在絕緣層422中之充作電晶體452的背閘極電極之電極424係形成在與堆疊406至少部分重疊的溝槽部。藉由設置電極424，可控制電晶體452的臨界電壓。
包括在絕緣層422中之電極460係形成在至少部分重 疊第一汲極電極416b或第二汲極電極426b的溝槽部。
藉由濺鍍法、CVD法等等所形成之絕緣層425係設置在絕緣層422、電極424、及電極460之上。電晶體452係設置在絕緣層425之上。
做為電晶體452，可使用上述實施例所說明之電晶體的任一者。上述實施例所說明之電晶體的任一者之電特性變化被抑制，如此電晶體在電方面是穩定的。因此，可設置具有高可靠性之半導體裝置做為圖19中的此實施例之半導體裝置。
需注意的是，圖19圖解具有類似於上述實施例所說明之電晶體170的結構之結構的電晶體被使用做為電晶體452之事例。
電晶體452包括：堆疊406，形成在絕緣層425之上；第一源極電極416a和第一汲極電極416b，係與堆疊406相接觸；第二源極電極426a，係與第一源極電極416a的上表面相接觸；第二汲極電極426b，係與第一汲極電極416b的上表面相接觸；氧化物層413；閘極絕緣層412；閘極電極404；及絕緣層418。此外，設置覆蓋電晶體452之絕緣層445和絕緣層446。在絕緣層446之上，設置連接到第一汲極電極416b之佈線449和連接到第一源極電極416a之佈線456。佈線449充作電晶體452的汲極電極電連接到n通道電晶體451的閘極電極409之節點。
在此實施例中，說明佈線449連接到第一汲極電極 416b之結構；然而，結構並不侷限於此。例如，佈線449可連接到第二汲極電極426b。另外，圖示佈線456連接到第一源極電極416a之結構；然而，結構並不侷限於此。例如，佈線456可連接到第二源極電極426a。
第一汲極電極416b和電極460與位在其間的氧化物絕緣層425重疊之部分，或者第二汲極電極426b和電極460與位在其間的絕緣層425重疊之部分充作電容器453。例如，VSS被供應到電極460。
需注意的是，並不一定設置電容器453。例如，在n通道電晶體451的寄生電容等等足夠大之事例中，可利用沒有電容器453的結構。
例如、電晶體452對應於圖18所示之電晶體240。例如、電晶體451對應於圖18所示之電晶體242。例如、電容器453對應於圖18所示之電容器241。例如、佈線449對應於圖18所示之節點M1。
此處，電晶體451係使用除了氧化物半導體以外的半導體所形成，諸如單晶矽等，以便可以足夠高的速度來操作電晶體。如此，當使用電晶體做為閱讀電晶體時，可以高速讀取資訊。
如此實施例所說明一般，電晶體452為顯現出極低的斷開狀態電流之電晶體較佳。在此實施例中，說明包括氧化物半導體的電晶體做為顯現出極低的斷開狀態電流之電晶體的例子。利用此種結構，可長時間持留節點M1的電位。
[7-2.顯示裝置]
上文所說明之電晶體可用於顯示裝置。而且，包括上述實施例所說明的電晶體之驅動電路的一些或全部係可形成在形成像素部之基板之上，藉以能夠獲得系統面板。參考圖20A至20C、圖21A及21B、圖22A及22B、圖23A至23C、圖24、圖25、圖26A至26C、圖27A及27B、和圖28A及28B說明可使用上文所說明的電晶體之顯示裝置的結構例子。
做為設置在顯示裝置中之顯示元件，可使用液晶元件(亦稱作液晶顯示元件)、發光元件(亦稱作發光顯示元件)等等。發光元件在其類別中包括由電流或電壓控制其亮度之元件，及尤其是無機電致發光(EL)元件、有機EL元件等等。而且，諸如電子墨水等由電作用改變其對比之顯示媒體可被使用做為顯示元件。下面說明包括液晶元件之顯示裝置和包括EL元件之顯示裝置做為顯示裝置的例子。
[7-1-1.液晶顯示裝置和EL顯示裝置]
在圖20A中，密封劑4005被設置成圍繞設置在第一基板4001之上的像素部4002，及以第二基板4006密封像素部4002。在圖20A中，訊號線驅動器電路4003和掃描線驅動器電路4004各個係使用單晶半導體或多晶半導體形成在另一基板之上，及安裝在不同於第一基板4001之上由密封劑4005所包圍的區域之區域中。經由撓性印 刷電路(FPC)4018a及4018b，將各種訊號和電位供應到訊號線驅動器電路4003、掃描線驅動器電路4004、及像素部4002。
在圖20B及20C中，密封劑4005被設置成圍繞設置在第一基板4001之上的像素部4002和掃描線驅動器電路4004。第二基板4006係設置在像素部4002和掃描線驅動器電路4004之上。因此，藉由第一基板4001、密封劑4005、及第二基板4006，將像素部4002和掃描線驅動器電路4004與顯示元件密封在一起。另外，在圖20B及20C中，使用單晶半導體或多晶半導體形成在另一基板之上的訊號線驅動器電路4003係安裝在不同於第一基板4001之上由密封劑4005所包圍的區域之區域中。在圖20B及20C中，經由FPC 4018將各種訊號和電位供應到訊號線驅動器電路4003、掃描線驅動器電路4004、及像素部4002。
雖然圖20B及20C各個圖解將訊號線驅動器電路4003分開形成及安裝在第一基板4001之上的例子，但是本發明的實施例並不侷限於此結構。掃描線驅動器電路可被分開形成而後安裝，或只有訊號線驅動器電路的部分和掃描線驅動器電路的部分被分開形成而後安裝。
並未特別限制分開形成的驅動器電路之連接方法；可使用引線接合、覆晶玻璃(COG)、捲帶式載體封裝(TCP)、覆晶薄膜(COF)等等。圖20A圖解訊號線驅動器電路4003和掃描線驅動器電路4004係由COG安裝之例子；圖20B 圖解訊號線驅動器電路4003係由COG安裝之例子；圖20C圖解訊號線驅動器電路4003係由TCP安裝之例子。
顯示裝置包含：面板，密封液晶顯示元件在其中；以及模組，包括控制器之IC等等係安裝在面板上。
此說明書中的顯示裝置意指影像顯示裝置或光源(包括發光裝置)。另外，顯示裝置亦包括下面模組在其類別中：裝附諸如FPC或TCP等連接器之模組；具有TCP等等在設置印刷線路板的尖端上之模組；及藉由COG將積體電路(IC)直接安裝在顯示元件上之模組。
設置在第一基板之上的像素部和掃描線驅動器電路包括可應用上述實施例所說明之電晶體的複數個電晶體。
做為設置在顯示裝置中之顯示元件，可使用液晶元件(亦稱作液晶顯示元件)或發光元件(亦稱作發光顯示元件)。發光元件在其類別中包括由電流或電壓控制其亮度之元件，及尤其是無機電致發光(EL)元件、有機EL元件等等。除了這些以外，亦可使用藉由電作用改變其對比之顯示媒體，諸如電子墨水等。
圖21A及21B對應於沿著圖20B的鏈線N1-N2所取之橫剖面圖。如圖21A及21B所示，半導體裝置具有電極4015，及經由各向異性導電層4019將電極4015電連接到包括在FPC 4018中之端子。經由形成在絕緣層4020及絕緣層4022中之開口，將電極4015電連接到佈線4014。
電極4015係由與第一電極層4030相同的導電層所形 成，及佈線4014係由與電晶體4010及4011之源極及汲極電極相同的導電層所形成。
在圖21A中，電極4015及佈線4014在形成於絕緣層4020及絕緣層4022中之開口中彼此連接，及在圖21B中，電極4015及佈線4014在形成於絕緣層4020及絕緣層4022中之複數個開口中彼此連接。因為由於複數個開口導致電極4015的表面不平均，所以可增加稍後欲待形成之電極4015與各向異性導電層4019之間的接觸面積。如此，可獲得FPC 4018及電極4015之間令人滿意的連接。
設置在第一基板4001之上的像素部4002和掃描線驅動器電路4004包括複數個電晶體。在圖21A及21B中，包括在像素部4002中之電晶體4010和包括在掃描線驅動器電路4004中之電晶體4011被圖示做為例子。在圖21A中，絕緣層4020係設置在電晶體4010及4011之上，而在圖21B中，平面化層4021係另設置在絕緣層4020之上。絕緣層4023為充作基層的絕緣膜，而絕緣層4022充作閘極絕緣層。
在此實施例中，上述實施例所說明之電晶體可應用到電晶體4010、4011。
抑制上述實施例所說明之電晶體的電特性變化，如此電晶體在電方面是穩定的。因此，圖21A及21B所示之此實施例的半導體裝置會是高度可靠的半導體裝置。
圖21A圖解具有類似於上述實施例所說明之電晶體 100的結構之結構的電晶體被使用做為電晶體4010及4011的每一個之事例。圖21B圖解具有類似於上述實施例所說明之電晶體100的結構之結構的電晶體被使用做為電晶體4011之事例。另外，圖21B圖解具有類似於上述實施例所說明之電晶體190的結構之結構的電晶體被使用做為電晶體4011之事例。
圖21B圖解導電層4017被設置成與驅動電路用電晶體4011之氧化物半導體層的通道形成區重疊且具有絕緣層4023位在其間之結構例子。導電層4017可充作背閘極電極。
包括在像素部4002中之電晶體4010電連接到顯示元件，以構成顯示面板的一部分。只要能夠執行顯示，可使用各種顯示元件做為顯示元件。
使用液晶元件做為顯示元件之液晶顯示裝置的例子被圖解在圖21A中。在圖21A中，是顯示元件之液晶顯示元件4013包括第一電極層4030、第二電極層4031、及液晶層4008。充作對準膜之絕緣膜4032及4033被設置，以便液晶層4008被夾置在其間。第二電極層4031係設置在第二基板4006側上，及第一電極層4030和第二電極層4031彼此重疊且具有液晶層4008位在其間。
間隔物4035為藉由選擇性蝕刻絕緣層所獲得之圓柱間隔物，及被設置以便控制第一電極層4030與第二電極層4031之間的距離。另一選擇是，可使用球面間隔物。
在使用液晶元件做為顯示元件之事例中，可使用熱向 性液晶、低分子液晶、高分子液晶、聚合物分散型液晶、鐵電液晶、反鐵電液晶等等。依據條件，此種液晶材料展現出膽固醇相、碟狀液晶相、立方體相、對掌性向列型相、各向同性相等等。
另一選擇是，可使用未包含對準膜之展現出藍相的液晶。藍相為液晶相的其中之一，其緊接在增加膽固醇液晶的溫度同時膽固醇相改變成各向同性相之前產生。因為藍相僅出現在狹窄溫度範圍中，所以混合5vol.%或更多的對掌性材料之液晶組成被用於液晶層，以便加寬溫度範圍。包括展現出藍相的液晶和對掌性材料之液晶組成具有1msec或更少的短回應時間，及具有光學各向同性，如此使對準處理變得不必要及視角相依性小。此外，因為不包含對準膜及如此研磨處理不必要，所以可防止由於研磨處理所產生之靜電放電破壞，使得可降低製造處理中液晶顯示裝置的缺陷和破壞。如此，可增加液晶顯示裝置的生產量。使用氧化物半導體層之電晶體具有電特性會被靜電影響而明顯改變以偏離設計範圍的可能性。因此，將展現出藍相的液晶材料用於包括使用氧化物半導體層之電晶體的液晶顯示裝置更有效。
液晶材料的固有電阻大於或等於1×109Ω．cm、大於或等於1×1011Ω．cm較佳、大於或等於1×1012Ω．cm更好。在20℃中測量此說明書中的固有電阻。
在使用高度淨化氧化物半導體層之此實施例所使用的電晶體中，可使斷開狀態中的電流(斷開狀態電流)小。因 此，在像素中可將諸如影像訊號等電訊號持留達較長週期，及在開通狀態中可將寫入間隔設定成較長。因此，可降低更新操作的頻率，如此產生抑制電力消耗的作用。
在考慮像素部等等中的電晶體之漏電流下設定設置在液晶顯示裝置中的儲存電容器之大小，以便可將電荷持留達預定週期。可在考慮電晶體等等的斷開狀態電流下設定儲存電容器之大小。因為使用包括高度淨化氧化物半導體層之電晶體，所以設置具有電容小於或等於各個像素的液晶電容之1/3、1/5較佳的是小於或等於的儲存電容器是足夠的。
在包括上述氧化物半導體之電晶體中，可獲得相當高的場效遷移率，藉以能夠高速操作。結果，當將上述電晶體用於具有顯示功能之半導體裝置的像素部中時，可獲得高品質的影像。因為藉由使用上述電晶體可將驅動器電路部和像素部形成在一基板之上，所以可降低半導體裝置的組件數目。
有關液晶顯示裝置，可使用扭轉向列(TN)模式、同平面轉換(IPS)模式、邊界電場轉換(FFS)模式、軸向對稱對準微胞(ASM)模式、光學補償雙折射(OCB)模式、鐵電液晶(FLC)模式、反鐵電液晶(AFLC)模式等等。
利用垂直對準(VA)模式之諸如透射式液晶顯示裝置等正常黑液晶顯示裝置較佳。垂直對準模式為控制液晶顯示面板之液晶分子的對準之方法，在其中當未施加電壓時液晶分子垂直對準於面板表面。最重要的是，利用垂直對準 (VA)模式之諸如透射式液晶顯示裝置等正常黑液晶顯示裝置較佳。一些例子被給定做為垂直對準模式。例如，可使用多域垂直對準(MVA)模式、圖案化垂直對準(PVA)模式、高階超視角(ASV)模式等等。而且，能夠使用被稱作域乘法或多域設計之方法，在其中，像素被分成一些區域(子像素)及在其各自區域中將分子對準在不同方向上。
在顯示裝置中，適當設置黑色矩陣(阻光層)、諸如極化構件等光學構件(光學基板)、減速構件、或抗反射構件等等。例如，圓形極化可被應用有極化基板和減速基板。此外，可使用背光、側光等等做為光源。
做為像素部中的顯示方法，可利用連續法、交錯法等等。另外，在彩色顯示用的各個像素中所控制之彩色元件並不侷限於三種顏色：R、G、及B(R、G、及B分別對應於紅色、綠色、及藍色)。例如，可使用R、G、B、及W(W對應於白色)；R、G、B、及黃、青綠色、洋紅色的一或多個等等。另外，顯示區的尺寸在彩色元件的各別點之間可以不同。本發明的一實施例不僅可應用到彩色顯示用顯示裝置，而且，可應用到單色顯示用顯示裝置。
另外，利用電致發光的發光元件可另外被使用做為顯示裝置中之顯示元件。利用電致發光的發光元件根據發光材料是有機化合物或無機化合物來分類；通常，前者被稱作有機EL元件，而後者被稱作無機EL元件。
在有機EL元件中，藉由施加電壓到發光元件，從一對電極分開注入電子和電洞到含有發光有機化合物的層 內，及電流流動。然後，載子(電子和電洞)被重組，如此，激發發光有機化合物。發光有機化合物從激發狀態回到接地狀態，藉以發光。由於此種機制，此發光元件被稱作電流激發發光元件。
無機EL元件係根據其元件結構被分類成分散型無機EL元件和薄膜無機EL元件。分散型無機EL元件具有發光材料的粒子被分散在黏著劑中之發光層，及其光發射機制為利用施體位準和受體位準之施體-受體重組型光發射。另一方面，薄膜無機EL元件具有發光層係夾置在介電層之間，而介電層另外夾置在電極之間的結構，及其光發射機制為利用金屬離子的內殼電子過渡之局部化型光發射。此處說明使用有機EL元件做為發光元件之例子。
為了擷取從發光元件所發出的光，一對電極的至少其中之一是透明的。電晶體和發光元件係形成在基板之上。發光元件可具有頂發射結構，其中光發射係經由與基板相對的表面所擷取；底發射結構，其中光發射係經由基板側上的表面所擷取；或者雙發射結構，其中光發射係經由與基板相對的側面和基板側所擷取。
圖21B圖解使用發光元件做為顯示元件之EL顯示裝置(亦稱作“發光裝置”)的例子。是顯示元件之發光元件4513電連接到像素部4002中之電晶體4010。發光元件4513的結構為包括第一電極層4030、電致發光層4511、及第二電極層4031之疊層結構；然而，此實施例並不侷限於此結構。依據從發光元件4513擷取光之方向等等， 可適當改變發光元件4513的結構。
可使用有機絕緣材料或無機絕緣材料來形成觸排4510。尤其好的是，觸排4510係使用光敏樹脂材料形成具有開口在第一電極層4030之上，以便開口的側壁傾斜成具有連續曲率。
電致發光層4511係由單層或堆疊的複數個層所組成。
保護層係可形成在第二電極層4031和觸排4510之上，以便防止氧、氫、濕氣、二氧化碳等等進入發光元件4513。有關保護層，可使用氮化矽、氧氮化矽、氧化鋁、氮化鋁、氮氧化鋁、氧氮化鋁、類鑽碳(DLC)等等。此外，在由第一基板4001、第二基板4006、及密封劑4005所侷限的空間中，填充物4514被提供用以密封。較佳的是，面板被封裝(密封)有保護膜(諸如疊層膜或紫外線可熟化樹脂膜)或具有高密閉性和少量除氣之覆蓋構件，以便以此方式使面板不暴露至外面空氣。
做為填充物4514，可像諸如氮或氬等鈍氣一樣使用紫外線可熟化樹脂或熱固形樹脂；例如，可使用聚氯乙烯(PVC)、丙烯酸樹脂、聚醯亞胺樹脂、環氧樹脂、矽氧烷樹脂、聚乙烯醇縮丁醛(PVB)、乙烯-醋酸乙烯酯共聚物(EVA)等等。例如，將氮用於填充物。
此外，若需要的話，諸如極化板、圓形極化板(包括橢圓極化板)、減速板(四分之一波板或半波板)、或濾色器等等光學膜係適當設置在發光元件的光發射表面。另外， 極化板或圓形極化板被設置有抗反射膜。例如，可執行藉由表面的不平均擴散反射光以便降低炫光之防炫光處置。
用以施加電壓到顯示元件之第一電極層和第二電極層(其每一個亦被稱作像素電極層、共同電極層、對置電極層等等)各個具有光透射特性或光反射特性，其依據光被擷取的方向、設置電極層的位置、電極層的圖案結構等等而定。
第一電極層4030和第二電極層4031係可使用透光導電材料來形成，諸如含氧化鎢之氧化銦、含氧化鎢之氧化銦鋅、含氧化鈦之氧化銦、氧化銦錫、含氧化鈦之氧化銦錫、氧化銦鋅、或添加氧化矽之氧化銦錫等。
第一電極層4030和第二電極層4031各個亦可使用選自諸如鎢(W)、鉬(Mo)、鋯(Zr)、鉿(Hf)、釩(V)、鈮(Nb)、鉭(Ta)、鉻(Cr)、鈷(Co)、鎳(Ni)、鈦(Ti)、鉑(Pt)、鋁(Al)、銅(Cu)、或銀(Ag)等金屬的一或複數種；其合金；以及其氮化物所形成。
含導電高分子之導電組成(亦被稱作導電聚合物)亦可被用於第一電極層4030和第二電極層4031的任一者。做為導電高分子，可使用所謂的π電子共軛導電聚合物。例如，可給定聚苯胺或其衍生物、聚吡咯或其衍生物、聚噻吩或其衍生物、苯胺、吡咯、及噻吩的一或多個之共聚物或其衍生物。
因為由於靜電等等容易破壞電晶體，所以設置保護驅動器電路之保護電路較佳。保護電路係使用非線性元件所 形成較佳。
如上述，藉由應用上述實施例所說明之電晶體，可設置具有顯示功能之高度可靠的半導體裝置。藉由使用上述實施例所說明之佈線結構的任一個，能夠降低佈線電阻而未增加佈線的寬度或厚度。如此，可設置具有高整合性、大尺寸、及有著高顯示品質的顯示功能之半導體裝置。另外，可設置具有低電力消耗之半導體裝置。
[7-1-2.像素電路的例子]
圖22A及22B圖解可應用到顯示裝置之像素電路的例子。圖22A為可應用到液晶顯示裝置之像素電路的例子之電路圖。圖22A所示之像素電路包括電晶體851、電容器852、及一對電極之間的空間被填滿液晶之液晶顯示元件853。
電晶體851之源極和汲極的其中之一電連接到訊號線855，而電晶體851的閘極電連接到掃描線854。
電容器852之電極的其中之一電連接到電晶體851之源極和汲極的其中另一個，而電容器852之電極的其中另一個電連接到用以供應共同電位之佈線。
液晶元件853之電極的其中之一電連接到電晶體851之源極和汲極的其中另一個，而液晶元件853之電極的其中另一個電連接到用以供應共同電位之佈線。需注意的是，供應到電連接到電容器852之電極的其中另一個之佈線的共同電位可不同於供應到電連接到液晶元件853之電 極的其中另一個之佈線的共同電位。
圖22B為可應用到EL顯示裝置之像素電路的例子之電路圖。
圖22B之像素電路包括轉換元件843、電晶體841、電容器842、及發光元件719。
電晶體841的閘極電連接到轉換元件843的一端子和電容器842的一端子。電晶體841的源極電連接到發光元件719的一端子。電晶體841的汲極電連接到電容器842的另一端子，且被供應有高電力供應電壓VDD。轉換元件843的另一端子電連接到訊號線844。發光元件719的另一端子具有小於高電力供應電壓VDD之電位，如、低電力供應電壓VSS或大地電位GND。
需注意的是，高電力供應電壓VDD意指在高電壓側上之電力供應電位。需注意的是，低電力供應電壓VSS意指在低電壓側上之電力供應電位。另外，大地電位GND可被使用做為高電力供應電壓或低電力供應電壓。例如，在大地電位被使用做為高電力供應電壓之事例中，低電力供應電壓為低於大地電位之電壓，而在大地電位被使用做為低電力供應電壓之事例中，高電力供應電壓為高於大地電位之電壓。
需注意的是，做為電晶體841，使用包括包括氧化物半導體層的堆疊之上述電晶體。電晶體具有穩定電特性。如此，EL顯示裝置可具有高顯示品質。
做為轉換元件843，使用電晶體較佳。當使用電晶體 做為轉換元件時，可降低像素的面積，使得EL顯示裝置可具有高解析度。另一選擇是，可使用包括包括氧化物半導體層的堆疊之上述電晶體做為轉換元件843。當使用電晶體做為轉換元件843時，可以與電晶體841相同的處理來形成轉換元件843，使得能夠提高EL顯示裝置的生產量。
[7-3.電子產品]
此說明書所揭示之半導體裝置可被應用到各種電子產品(包括遊戲機)。電子產品的例子包括電視機、監視器等等的顯示裝置，發光裝置，桌上型個人電腦和膝上型個人電腦，字元處理器，再生儲存在諸如數位多用途碟(DVD)等記錄媒體中之靜止影像或移動影像的影像再生裝置，可攜式小型碟(CD)播放器，無線接收器，磁帶式記錄器，頭戴式耳機立體音響，立體音響，無線電話聽筒，收發器，行動電話，車用電話，可攜式遊戲機，計算機，可攜式資訊終端，電子筆記簿，電子書閱讀器，電子翻譯機，音頻輸入裝置，諸如靜態相機或視頻相機等相機，電動刮鬍刀，諸如微波爐等高頻加熱產品，電飯鍋，電動洗衣機，電動吸塵器，諸如空調等空調系統，洗碗機，烘碗機，烘衣機，床墊烘乾機，電冰箱，冷凍庫，冷藏室-冷凍室，用以保存DNA的冷凍庫，輻射計數器，諸如透析器等醫藥設備，偵測火災、煙霧、漏電、瓦斯漏氣等等的偵測器，及諸如靠近感應器、紅外線感應器、振動感應器、輻 射感應器、及人體感應器等各種感應器。另外，例子包括工廠設備，諸如引導燈、運輸燈、帶式輸送器、電梯、電扶梯、工廠機械人、及電力儲存系統等。此外，使用來自非水性二次電池的電力由汽油引擎或電動馬達所驅動之移動物體等等亦包括在電子產品的類別中。移動物體的例子包括電動車(EV)、包括內燃燒引擎和馬達二者之混合電動車(HEV)、插電式混合電動車(PHEV)、履帶車履帶取代這些車輛的輪子之履帶車、包括馬達援助式自行車之電動自行車、機車、電動輪椅、高爾夫球車，船隻、潛水艇、直昇機、航空器、火箭、人造衛星、太空探測器、行星探測器、太空船等等。在圖23A至23C圖解電子產品的特定例子。
在圖23A中，警報系統8100為住宅用火災警報器，其包括感應器部和MCU 8101。上述電晶體可被用於MCU 8101。
在圖23A中，使用上述電晶體之CPU係包括在包括室內單元8200和室外單元8204之空調中。尤其是，室內單元8200包括外殼8201、空氣出口8202、MCU 8203等等。雖然在圖23A中MCU 8203設置在室內單元8200中，但是MCU 8203可設置在室外單元8204中。另一選擇是，MCU 8203可設置在室內單元8200和室外單元8204二者中。當MCU使用上述電晶體時，可達成空調的省電。
在圖23A中，使用上述電晶體之MCU係包括在冷藏 室-冷凍室8300中。尤其是，冷藏庫-冷凍庫8300包括外殼8301、冷藏室門8302、冷凍室門8303、MCU 8304等等。在圖23A，MCU 8304係設置在外殼8301中。當MCU 8304使用上述電晶體時，可達成冷藏室-冷凍室8300的省電。
圖23B圖解電動車的例子。電動車9700配備有二次電池9701。二次電池9701的電力輸出係受控制電路9702控制，及將電力供應到驅動裝置9703。控制電路9702係由包括未圖示之ROM、RAM、MCU等等的處理單元9704所控制。當MCU使用上述電晶體時，可達成電動車9700的省電。
驅動裝置9703包括單獨或與內燃燒引擎組合之DC馬達或AC馬達。藉由電動車9700的驅動期間之驅動器或資料(如、上坡或下坡的資料，或者裝載在驅動輪上的資料)，依據諸如操作的資料等輸入資料(如、加速、減速、或停止)，處理單元9704輸出控制訊號到控制電路9702。根據控制驅動裝置9703之輸出處理單元9704的控制訊號，控制單元9702調整從二次電池9701供應的電能。在安裝AC馬達之事例中，亦結合將直流電轉換成交流電之反用換流器(雖然未圖示)。
此實施例係可與其他實施例所說明之結構適當組合來實施。
(實施例8)
為了提高包括氧化物半導體(OS)層的電晶體之可靠性，重要的是淨化影響可靠性的因素。此處，為了提高包括氧化物半導體層之電晶體的可靠性，進行下述之劣化機制模式。
需注意的是，氧化物半導體層的氧空位在氧化物半導體層中形成深位準DOS。為了降低深位準DOS，重要的是使氧化物半導體層含氧之狀態超過化學計量組成，及提供氧化物半導體層以從外面供應用以修復氧空位的氧。
當在包括氧化物半導體層之電晶體上執行正閘極BT(+GBT：正閘極偏壓溫度)測試時，與最初Vg-Id特性比較，臨界電壓(Vth)位移在正方向上。此外，當在已執行正閘極BT測試之電晶體上執行負閘極BT(-GBT：負閘極偏壓溫度)測試時，Vg-Is特性位移在負方向上。以此方式，電晶體的臨界電壓交替地變成正和負，其與正閘極BT測試和負閘極BT測試的交替相關聯(見圖24)。
圖24建議包括氧化物半導體層之電晶體的Vg-Id特性變化係非與固定電荷而是位準(陷阱位準)相關。
圖25為包括氧化物半導體層之電晶體的能帶結構圖之模型。需注意的是，圖25圖示未施加閘極電壓之狀態。在圖25中，在氧化物半導體層中、在氧化物半導體層與閘極絕緣層(“GI”)之間的介面中、及氧化物半導體層與保護絕緣層(“鈍化”)之間的介面中假設三種缺陷狀態(DOS)。做為缺陷狀態，具有兩種淺位準DOS和一種深位準DOS。需注意的是，缺陷狀態的每一個具有能量分佈。 此處，第一淺位準(寬位準DOS)具有大能量分佈，及第二淺位準(尖峰位準DOS)具有小能量分佈。此外，價電子帶的頂部之能量與深位準DOS的能量之間的差(△Evd)係大於導電帶的底部之能量與尖峰位準DOS的能量之間的差(△Ecs)。
例如，當其能量高於Fermi能量時淺位準變成中性，而當其能量低於Fermi能量時為帶負電荷。另一方面，當能量大於Fermi能量時深位準為帶正電荷，而當能量小於Fermi能量時變成中性。
圖26A至26C各個圖示包括氧化物半導體層之電晶體的Vg-Id特性之劣化模式。包括氧化物半導體層之電晶體具有三種劣化模式。尤其是，圖26A圖示開通狀態電流被降低之劣化模式，圖26B圖示臨界電壓位移在正方向上之劣化模式，及圖26C圖示臨界電壓位移在負方向上之劣化模式。
下面將說明什麼類型的缺陷狀態導致包括氧化物半導體層之電晶體的此種劣化模式。
首先，說明圖26A所示之開通狀態電流的降低。當測量Vg-Id特性時，隨著閘極電壓增加，電子被寬位準DOS捕獲(見圖27A及圖27B)。此時，被捕獲的電子無助於電傳導，使得電晶體的開通狀態電流降低，即、線路被壓垮。因此，劣化模式的其中之一的電晶體之開通狀態電流的降低可能是由於寬位準DOS所導致。需注意的是，圖式中的N意指中性。
接著，參考圖28A及28B說明執行正閘極BT測試時臨界電壓到正側之位移。
當執行正閘極BT測試時，由正閘極電壓所感應的電子被尖峰位準DOS捕獲(見圖28A及圖28B)。正閘極BT測試時所捕獲之電子(即、負電荷)具有長的鬆弛時間，因此行為像固定電荷。由於負電荷，甚至在閘極電壓(偏壓)關閉之後，等於有效施加負電壓之狀態的狀態仍發生。因此，當在正閘極BT測試之後測量電晶體的電特性時，電晶體特性(Vg-Id特性)的臨界電壓位移在正方向上。
接著，參考圖29A及29B說明執行負閘極BT測試時臨界電壓到負側之位移。
當在負閘極BT測試中將負閘極電壓Vg施加到電晶體及以光線照射電晶體時，電洞(即、正電荷)被深位準DOS捕獲。因為導電帶(Ec)的底部之能量與深位準DOS的能量之間的差大以及價電子帶(Ev)的頂部之能量與深位準DOS的能量之間的差大，所以在電洞被感應之前會耗上許多時間。此外，氧化物半導體層中的電洞具有大的有效質量，及甚至從汲極電極也幾乎不注射電洞。正電荷具有長的鬆弛時間，如此行為像固定電荷。由於正電荷，甚至在閘極電壓(偏壓)關閉之後，等於有效施加正電壓之狀態的狀態仍發生。因此，當在負閘極BT測試之後測量電晶體的電特性時，電晶體特性(Vg-Id特性)的臨界電壓位移在負方向上。
需注意的是，當氧化物半導體層為In-Ga-Zn氧化物 時，鍵合到與氧的鍵合能量低之銦的氧容易被釋放(即、容易形成In-Vo)。需注意的是，尖峰位準DOS或許與In-VoH有關，及會形成n型區。寬位準DOS和深位準DOS被認為分別與In-Vo-HO-Si及In-Vo-In有關。
為了降低氧化物半導體層中之缺陷狀態的密度，重要的是降低氧空位(Vo)。尤其是，可藉由防止Si進入氧化物半導體層或者藉由以過量氧來修補以降低氧空位。此外，因為VoH促成缺陷狀態之淺位準的形成，所以降低氧化物半導體層中的氫較佳。
此申請案係依據日本專利局於2012年11月16日所發表之日本專利申請案序號2012-252625，藉以併入其全文做為參考。
100‧‧‧電晶體
101‧‧‧基板
102‧‧‧絕緣層
103‧‧‧堆疊
104a‧‧‧源極電極
104b‧‧‧汲極電極
105‧‧‧氧化物層
106‧‧‧絕緣層
107‧‧‧閘極電極
108‧‧‧絕緣層
109a‧‧‧源極區
109b‧‧‧汲極區
110‧‧‧部位

Claims (21)

  1. 一種半導體裝置，包含：氧化物半導體層，其在第一氧化物層之上；第二氧化物層，其在該氧化物半導體層之上；第一電極和第二電極，其與該第二氧化物層相接觸；第三氧化物層，其與該氧化物半導體層相接觸且在該第一電極和該第二電極之上；絕緣層，其在該第三氧化物層之上；以及第三電極，其在該絕緣層之上，其中，該第一氧化物層包含該氧化物半導體層中所含有之至少一金屬元素。
  2. 根據申請專利範圍第1項之半導體裝置，其中，該第二氧化物層和該第三氧化物層包含該一金屬元素。
  3. 根據申請專利範圍第1項之半導體裝置，其中，該一金屬元素為銦。
  4. 根據申請專利範圍第1項之半導體裝置，其中，該氧化物半導體層包含銦、鎵、及鋅。
  5. 根據申請專利範圍第1項之半導體裝置，其中，該第一氧化物層的側表面和該第二氧化物層的側表面係與該第三氧化物層相接觸。
  6. 根據申請專利範圍第1項之半導體裝置，其中，該第一氧化物層和該第二氧化物層各個具有比該氧化物半導體層較小的電子親和力。
  7. 根據申請專利範圍第1項之半導體裝置，其中，該 第三氧化物層具有比該第二氧化物層較小的電子親和力。
  8. 一種半導體裝置，包含：堆疊，其包括第一氧化物層、第二氧化物層、和在該第一氧化物層與該第二氧化物層之間的氧化物半導體層；源極電極和汲極電極；第三氧化物層；閘極絕緣層；以及閘極電極，其中，該源極電極和該汲極電極係在該堆疊之上且與該堆疊相接觸，其中，該第三氧化物層係在該源極電極和該汲極電極之上且與該氧化物半導體層相接觸，其中，該閘極絕緣層係位於該閘極電極與該堆疊之間；並且其中，該第一氧化物層包含該氧化物半導體層中所含有之至少一金屬元素。
  9. 根據申請專利範圍第8項之半導體裝置，其中，該第二氧化物層和該第三氧化物層包含該一金屬元素。
  10. 根據申請專利範圍第8項之半導體裝置，其中，該一金屬元素為銦。
  11. 根據申請專利範圍第8項之半導體裝置，其中，該氧化物半導體層包含銦、鎵、及鋅。
  12. 根據申請專利範圍第8項之半導體裝置，其中，該第一氧化物層的側表面和該第二氧化物層的側表面係與 該第三氧化物層相接觸。
  13. 根據申請專利範圍第8項之半導體裝置，其中，該第一氧化物層和該第二氧化物層各個具有比該氧化物半導體層較小的電子親和力。
  14. 根據申請專利範圍第8項之半導體裝置，其中，該第三氧化物層具有比該第二氧化物層較小的電子親和力。
  15. 一種半導體裝置，包含：氧化物半導體層，其在第一氧化物層之上；第二氧化物層，其在該氧化物半導體層之上；第一電極和第二電極，其與該第二氧化物層相接觸；以及第三氧化物層，其與該氧化物半導體層相接觸且在該第一電極和該第二電極之上，其中，該第一氧化物包含該氧化物半導體層中所含有之至少一金屬元素。
  16. 根據申請專利範圍第15項之半導體裝置，其中，該第二氧化物層和該第三氧化物層包含該一金屬元素。
  17. 根據申請專利範圍第15項之半導體裝置，其中，該一金屬元素為銦。
  18. 根據申請專利範圍第15項之半導體裝置，其中，該氧化物半導體層包含銦、鎵、及鋅。
  19. 根據申請專利範圍第15項之半導體裝置，其中，該第一氧化物層的側表面和該第二氧化物層的側表面係與 該第三氧化物層相接觸。
  20. 根據申請專利範圍第15項之半導體裝置，其中，該第一氧化物層和該第二氧化物層各個具有比該氧化物半導體層較小的電子親和力。
  21. 根據申請專利範圍第15項之半導體裝置，其中，該第三氧化物層具有比該第二氧化物層較小的電子親和力。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9698277B2 (en) 2014-12-10 2017-07-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US10403760B2 (en) 2015-03-03 2019-09-03 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film, semiconductor device including the oxide semiconductor film, and display device including the semiconductor device

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013001579A1 (ja) * 2011-06-30 2013-01-03 パナソニック株式会社 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法
JP2014027263A (ja) 2012-06-15 2014-02-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
TWI620323B (zh) * 2012-11-16 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
DE112013006219T5 (de) 2012-12-25 2015-09-24 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und deren Herstellungsverfahren
JP2014143410A (ja) 2012-12-28 2014-08-07 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP6329762B2 (ja) * 2012-12-28 2018-05-23 株式会社半導体エネルギー研究所 半導体装置
US9190527B2 (en) 2013-02-13 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
TWI549243B (zh) * 2013-03-07 2016-09-11 精材科技股份有限公司 半導體結構及其製造方法
WO2014157712A1 (ja) * 2013-03-25 2014-10-02 日本電気株式会社 演算処理装置およびその制御方法
JP6376788B2 (ja) 2013-03-26 2018-08-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP6083053B2 (ja) * 2013-05-29 2017-02-22 株式会社Ｊｏｌｅｄ 薄膜トランジスタ装置とその製造方法、および表示装置
JP6435124B2 (ja) 2013-07-08 2018-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI646690B (zh) 2013-09-13 2019-01-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6104775B2 (ja) * 2013-09-24 2017-03-29 株式会社東芝 薄膜トランジスタ及びその製造方法
TWI721409B (zh) 2013-12-19 2021-03-11 日商半導體能源研究所股份有限公司 半導體裝置
WO2015097596A1 (en) * 2013-12-26 2015-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9548371B2 (en) * 2014-04-23 2017-01-17 Globalfoundries Singapore Pte. Ltd. Integrated circuits having nickel silicide contacts and methods for fabricating the same
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
KR102437450B1 (ko) * 2014-06-13 2022-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치를 포함하는 전자 기기
KR20170023813A (ko) * 2014-06-20 2017-03-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9461179B2 (en) * 2014-07-11 2016-10-04 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor device (TFT) comprising stacked oxide semiconductor layers and having a surrounded channel structure
KR102352633B1 (ko) 2014-07-25 2022-01-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발진 회로 및 그것을 포함하는 반도체 장치
KR20160034200A (ko) 2014-09-19 2016-03-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP6674269B2 (ja) * 2015-02-09 2020-04-01 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US10096715B2 (en) * 2015-03-26 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, and electronic device
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102553553B1 (ko) 2015-06-12 2023-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치, 및 그 동작 방법 및 전자 기기
WO2017058928A1 (en) * 2015-10-01 2017-04-06 Sunedison Semiconductor Limited Epitaxial growth of defect-free, wafer-scale single-layer graphene on thin films of cobalt
WO2017090584A1 (ja) * 2015-11-25 2017-06-01 株式会社アルバック 薄膜トランジスタ、酸化物半導体膜及びスパッタリングターゲット
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
JP6851814B2 (ja) * 2015-12-29 2021-03-31 株式会社半導体エネルギー研究所 トランジスタ
CN105575893A (zh) * 2016-01-05 2016-05-11 京东方科技集团股份有限公司 显示基板及其制作方法和显示装置
WO2017125795A1 (ja) * 2016-01-22 2017-07-27 株式会社半導体エネルギー研究所 トランジスタ、撮像装置
US10014325B2 (en) * 2016-03-10 2018-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2017153882A1 (en) 2016-03-11 2017-09-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
TWI730091B (zh) 2016-05-13 2021-06-11 日商半導體能源研究所股份有限公司 半導體裝置
US10043659B2 (en) 2016-05-20 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or display device including the same
KR102656977B1 (ko) 2016-05-20 2024-04-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 또는 이를 포함하는 표시 장치
TWI737665B (zh) 2016-07-01 2021-09-01 日商半導體能源硏究所股份有限公司 半導體裝置以及半導體裝置的製造方法
TWI811761B (zh) 2016-07-11 2023-08-11 日商半導體能源研究所股份有限公司 金屬氧化物及半導體裝置
TWI720097B (zh) 2016-07-11 2021-03-01 日商半導體能源硏究所股份有限公司 濺射靶材及濺射靶材的製造方法
US10411003B2 (en) 2016-10-14 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20180055701A (ko) 2016-11-17 2018-05-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
CN107046002B (zh) * 2017-03-24 2019-11-01 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板、显示装置
CN107978560B (zh) * 2017-11-21 2019-12-03 深圳市华星光电半导体显示技术有限公司 背沟道蚀刻型tft基板及其制作方法
WO2019175698A1 (ja) 2018-03-12 2019-09-19 株式会社半導体エネルギー研究所 金属酸化物、及び金属酸化物を有するトランジスタ
US11031506B2 (en) 2018-08-31 2021-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor using oxide semiconductor
US20200388319A1 (en) 2019-06-07 2020-12-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
US11935966B2 (en) * 2021-04-28 2024-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor device having ultraviolet attenuating capability
US20230378372A1 (en) * 2022-05-19 2023-11-23 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of manufacturing semiconductor device
US12137622B2 (en) * 2022-07-15 2024-11-05 Tetramem Inc. Forming-free random-access memory (RRAM) devices

Family Cites Families (129)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
EP2226847B1 (en) 2004-03-12 2017-02-08 Japan Science And Technology Agency Amorphous oxide and thin film transistor
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2585190A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
WO2007058329A1 (en) 2005-11-15 2007-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP2008276212A (ja) * 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
WO2009128424A1 (ja) * 2008-04-16 2009-10-22 住友金属鉱山株式会社 薄膜トランジスタ型基板、薄膜トランジスタ型液晶表示装置および薄膜トランジスタ型基板の製造方法
JP5345456B2 (ja) * 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2010047288A1 (en) * 2008-10-24 2010-04-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductordevice
KR102153841B1 (ko) 2009-07-31 2020-09-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP5497417B2 (ja) * 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP5727204B2 (ja) * 2009-12-11 2015-06-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2011077966A1 (en) * 2009-12-25 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101870119B1 (ko) * 2009-12-25 2018-06-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5740169B2 (ja) * 2010-02-19 2015-06-24 株式会社半導体エネルギー研究所 トランジスタの作製方法
JP5496745B2 (ja) * 2010-03-31 2014-05-21 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
JP5548500B2 (ja) * 2010-03-31 2014-07-16 富士フイルム株式会社 薄膜電界効果型トランジスタの製造方法
KR102357169B1 (ko) 2010-04-02 2022-02-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102844872B (zh) 2010-04-02 2016-08-24 株式会社半导体能源研究所 半导体装置
JP2011222767A (ja) 2010-04-09 2011-11-04 Sony Corp 薄膜トランジスタならびに表示装置および電子機器
CN107452630B (zh) 2010-07-02 2020-11-27 株式会社半导体能源研究所 半导体装置
US8871565B2 (en) * 2010-09-13 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101812702B1 (ko) * 2010-12-30 2018-01-30 주성엔지니어링(주) 박막 트랜지스터 및 그 제조 방법
US8748886B2 (en) 2011-07-08 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8952377B2 (en) 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2013042562A1 (en) * 2011-09-22 2013-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2013149953A (ja) * 2011-12-20 2013-08-01 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
KR102100425B1 (ko) * 2011-12-27 2020-04-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US20130207111A1 (en) * 2012-02-09 2013-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including semiconductor device, electronic device including semiconductor device, and method for manufacturing semiconductor device
JP6134598B2 (ja) * 2012-08-02 2017-05-24 株式会社半導体エネルギー研究所 半導体装置
KR102094568B1 (ko) * 2012-10-17 2020-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그의 제작 방법
TWI620323B (zh) * 2012-11-16 2018-04-01 半導體能源研究所股份有限公司 半導體裝置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9698277B2 (en) 2014-12-10 2017-07-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US10290745B2 (en) 2014-12-10 2019-05-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US10403760B2 (en) 2015-03-03 2019-09-03 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film, semiconductor device including the oxide semiconductor film, and display device including the semiconductor device
TWI712176B (zh) * 2015-03-03 2020-12-01 日商半導體能源研究所股份有限公司 氧化物半導體膜、包括該氧化物半導體膜的半導體裝置以及包括該半導體裝置的顯示裝置

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