CN105575893A - 显示基板及其制作方法和显示装置 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 27
- 239000000758 substrate Substances 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 238000002161 passivation Methods 0.000 claims abstract description 23
- 239000010410 layer Substances 0.000 claims description 321
- 239000004065 semiconductor Substances 0.000 claims description 76
- 229920002120 photoresistant polymer Polymers 0.000 claims description 37
- 239000011229 interlayer Substances 0.000 claims description 25
- 238000009413 insulation Methods 0.000 claims description 22
- 229910052751 metal Inorganic materials 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 22
- 239000004020 conductor Substances 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000001259 photo etching Methods 0.000 claims description 4
- 239000010409 thin film Substances 0.000 abstract description 15
- 239000010408 film Substances 0.000 description 21
- 230000003071 parasitic effect Effects 0.000 description 14
- 230000004888 barrier function Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 7
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 6
- 230000007547 defect Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 239000002800 charge carrier Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229960003753 nitric oxide Drugs 0.000 description 2
- 235000019391 nitrogen oxide Nutrition 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- MRNHPUHPBOKKQT-UHFFFAOYSA-N indium;tin;hydrate Chemical compound O.[In].[Sn] MRNHPUHPBOKKQT-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000003550 marker Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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Abstract
本发明涉及一种显示基板及其制作方法和显示装置,上述方法包括:在透明基底之上的第一区域形成第一栅极;在所述第一栅极之上形成透明栅绝缘层;在所述栅绝缘层之上形成透明有源层;在所述有源层之上的第二区域形成透明源极和漏极,所述第一区域和第二区域不重叠;在所述源极和漏极之上形成钝化层;在所述钝化层之上的第一区域形成第二栅极。通过本发明的技术方案,可以直接以第一栅极作为掩膜来形成透明源极和漏极,并以第一栅极作为掩膜来形成第二栅极,以改善显示基板上的薄膜晶体管器件的跨导、亚阈值摆幅和寄生电容等电学性能。
Description
技术领域
本发明涉及显示技术领域,具体而言,涉及一种显示基板制作方法、一种显示基板和一种显示装置。
背景技术
现有技术中,为了提高显示基板上薄膜晶体管器件的电学性能,会制作双栅结构薄膜晶体管,也即形成上下两个栅极结构。但是双栅结构薄膜晶体管的两个栅极及源极和漏极通常需要用不同的掩膜来形成,以这种方法制作的双栅结构薄膜晶体管具有较大的寄生电容,随着显示尺寸和分辨率的不断提升,阵列基板上所有薄膜晶体管寄生电容之和将变得非常大,这会直接降低显示装置的性能。
发明内容
本发明所要解决的技术问题是,如何减小双栅结构薄膜晶体管器件的寄生电容。
为此目的,本发明提出了一种显示基板制作方法,包括:
在透明基底之上的第一区域形成第一栅极;
在所述第一栅极之上形成透明栅绝缘层;
在所述栅绝缘层之上形成透明有源层;
在所述有源层之上的第二区域形成透明源极和漏极,所述第一区域和第二区域不重叠;
在所述源极和漏极之上形成钝化层;
在所述钝化层之上的第一区域形成第二栅极。
优选地,形成第一栅极包括:
在透明基底之上形成第一栅极金属层;
在所述第一栅极金属层之上形成正性光刻胶;
对第一区域以外的正性光刻胶进行曝光和显影;
蚀刻掉第一区域以外的第一栅极金属层;
剥离第一区域的正性光刻胶。
优选地,形成源极和漏极包括:
在所述有源层之上形成正性光刻胶;
以所述第一栅极为掩膜,从所述透明基底之下对第二区域的正性光刻胶进行曝光和显影;
在所述显影后的光刻胶图形层之上形成透明导体层;
剥离第一区域的正性光刻胶和透明导体层,第二区域剩余的透明导体层作为所述透明源极和漏极。
优选地,形成第二栅极包括:
在所述钝化层之上形成负性光刻胶;
以所述第一栅极为掩膜,从所述透明基底之下对第一区域以外的负性光刻胶进行曝光,显影去除第一区域的负性光刻胶;
在所述显影后的负性光刻胶图形层之上形成第二栅极金属层;
剥离第一区域以外的负性光刻胶和第二栅极金属层,第一区域剩余的第二栅极金属层作为所述第二栅极。
优选地,形成有源层包括:
在透明栅绝缘层之上形成第一透明绝缘层;
在第一透明绝缘层之上形成多个透明子有源层;
在相邻透明子有源层之间形成透明层间绝缘层;
在最上方的透明子有源层之上形成第二透明绝缘层。
优选地,形成每个子有源层包括:
形成透明半导体层。
优选地,形成每个子有源层包括:
形成第一透明半导体层;
在第一透明半导体层之上形成第二透明半导体层。
优选地,形成每个子有源层包括:
形成第一透明半导体层;
在第一透明半导体层之上形成第三透明绝缘层;
在第三透明绝缘层之上形成第二透明半导体层。
优选地,形成有源层包括:
在相同的真空环境下形成第一透明绝缘层、第二透明绝缘层、所有透明子有源层和透明层间绝缘层。
本发明还提出了一种显示基板,包括:
透明基底;
第一栅极,设置在所述透明基底之上的第一区域;
栅绝缘层,设置在所述第一栅极之上;
透明有源层,设置在所述栅绝缘层之上;
透明源极和漏极,设置在所述有源层之上的第二区域,所述第一区域和第二区域不重叠;
钝化层,设置在所述源极和漏极之上;
第二栅极,设置在所述钝化层之上的第一区域。
优选地,所述有源层包括:多个子有源层以及设置在相邻子有源层之间的层间绝缘层,所述子有源层包括:
第一透明绝缘层,设置在透明栅绝缘层之上;
多个子有源层,设置在所述第一透明绝缘层之上;
透明层间绝缘层,设置在相邻透明子有源层之间;
第二透明绝缘层,设置在最上方的透明子有源层之上。
优选地,所述子有源层包括:
透明半导体层。
优选地,所述透明半导体层厚度小于10纳米,所述第一透明绝缘层、第二透明绝缘层和透明层间绝缘层的厚度小于3纳米。
优选地,所述子有源层包括:
第一透明半导体层;
第二透明半导体层,设置在第一透明半导体层之上。
优选地,所述第一透明半导体层、第二透明半导体层的厚度小于10纳米,所述第一透明绝缘层、第二透明绝缘层和透明层间绝缘层的厚度小于3纳米。
优选地,所述子有源层包括:
第一透明半导体层;
第三透明绝缘层,设置在第一透明半导体层之上;
第二透明半导体层,设置在第三透明绝缘层之上。
优选地,所述第一透明半导体层、第二透明半导体层的厚度小于10纳米,所述第一透明绝缘层、第二透明绝缘层、第三透明绝缘层和透明层间绝缘层的厚度小于3纳米。
本发明还提出了一种显示装置,包括上述显示基板。
采用上述技术方案,由于第一栅极与透明源极和漏极之间的层结构均是透明的,因此在形成透明源极和漏极时,可以直接以第一栅极作为掩膜来形成透明源极和漏极。这种自对准工艺使透明源极和漏极所处的第二区域与第一栅极所处的第一区域不重叠,从而可减小因源极和漏极与第一栅极交叠所带来的寄生电容。
并且由于第一栅极和第二栅极之间的层结构均是透明的,因此在形成第二栅极时,可以直接以第一栅极作为掩膜来形成第二栅极,采用这种自对准工艺使第二栅极也形成在第一区域,与位于第二区域的源极和漏极无交叠,从而减小因第二栅极与源极和漏极交叠所带来的寄生电容。采用上述技术方案制作的双栅结构薄膜晶体管,相对于现有技术具有更大的跨导、更小的亚阈值摆幅和寄生电容,应用于显示基板可提升其电学性能。
附图说明
通过参考附图会更加清楚地理解本发明的特征和优点,附图是示意性的而不应理解为对本发明进行任何限制,在附图中:
图1示出了根据本发明一个实施例的显示基板制作方法的示意流程图;
图2示出了根据本发明一个实施例的形成第一栅极的示意流程图;
图3示出了根据本发明一个实施例的形成源极和漏极的示意流程图;
图4示出了根据本发明一个实施例的形成第二栅极的示意流程图;
图5示出了根据本发明一个实施例的形成有源层的示意流程图;
图6示出了根据本发明一个实施例的形成有源层的具体示意流程图;
图7示出了根据本发明又一个实施例的形成有源层的具体示意流程图;
图8示出了根据本发明又一个实施例的形成有源层的具体示意流程图;
图9至图15示出了根据本发明一个实施例的显示基板制作方法的具体示意流程图;
图16示出了根据本发明一个实施例的有源层的结构示意图;
图17示出了根据本发明又一个实施例的有源层的结构示意图;
图18示出了根据本发明又一个实施例的有源层的结构示意图。
具体实施方式
为了能够更清楚地理解本发明的上述目的、特征和优点,下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是,在不冲突的情况下,本申请的实施例及实施例中的特征可以相互组合。
在下面的描述中阐述了很多具体细节以便于充分理解本发明,但是,本发明还可以采用其他不同于在此描述的其他方式来实施,因此,本发明的保护范围并不受下面公开的具体实施例的限制。
如图1所示,根据本发明一个实施例的显示基板制作方法,包括:
S1,在透明基底1之上的第一区域10形成第一栅极2,如图9所示;
S2,在第一栅极2之上形成透明栅绝缘层3,如图10所示;
S3,在栅绝缘层3之上形成透明有源层4,如图11所示;
S4,在有源层4之上的第二区域20形成透明源极5和漏极6(可以选用氧化铟锡、氧化铟锌、铟镓锌氧化物、银纳米线等薄膜材料的任意一种),第一区域10和第二区域20不重叠,如图12所示;
S5,在源极5和漏极6之上形成钝化层7,如图13所示,在形成钝化层7之后,还可以在钝化层7之上形成像素电极8,通过钝化层7中的过孔与漏极6电连接,如图14所示;
S6,在钝化层7之上的第一区域10形成第二栅极9,如图15所示。
由于第一栅极与透明源极和漏极之间的层结构(栅绝缘层和有源层)均是透明的,因此在形成透明源极和漏极时,可以直接以第一栅极作为掩膜来形成透明源极和漏极。根据本实施例的自对准工艺可使透明源极和漏极所处的第二区域与第一栅极所处的第一区域不重叠,从而可减小因源极和漏极与第一栅极交叠所带来的寄生电容。
并且由于第一栅极和第二栅极之间的层结构(栅绝缘层、有源层、源极、漏极和钝化层)均是透明的,因此在形成第二栅极时,可以直接以第一栅极作为掩膜来形成第二栅极,采用这种自对准工艺使第二栅极也形成在第一区域,与位于第二区域的源极和漏极无交叠,从而减小因第二栅极与源极和漏极交叠所带来的寄生电容。采用上述技术方案制作的双栅结构薄膜晶体管,相对于现有技术具有更大的跨导、更小的亚阈值摆幅和寄生电容,应用于显示基板可提升其电学性能。
如图2所示,优选地,形成第一栅极包括:
S11,在透明基底之上形成第一栅极金属层;
S12,在第一栅极金属层之上形成正性光刻胶;
S13,对第一区域以外的正性光刻胶进行曝光和显影;
S14,蚀刻掉第一区域以外的第一栅极金属层;
S15,剥离第一区域的正性光刻胶,所剩余的第一栅极金属层作为第一栅极。
如图3所示,优选地,形成源极和漏极包括:
S41,在有源层之上形成正性光刻胶;
S42,以第一栅极为掩膜,从透明基底之下对第二区域的正性光刻胶进行曝光和显影;
S43,在显影后的光刻胶图形层之上形成透明导体层;
S44,剥离第一区域的正性光刻胶和透明导体层,第二区域剩余的透明导体层作为透明源极和漏极。
由于第一栅极与透明源极和漏极之间的层结构均是透明的,可以直接以第一栅极作为掩膜来形成透明源极和漏极,以这种自对准工艺形成的源极和漏极所处的第二区域与第一栅极所处的第一区域不重叠,有效减小了源极和漏极与第一栅极交叠产生的寄生电容。
其中第二区域的正性光刻胶可以通过曝光和显影去除,在显影后的光刻胶图形层之上形成的透明导体层,第一区域的透明导体层位于未去除的光刻胶之上,可以随着正性光刻胶一起被剥离,从而将剥离后第二区域剩余的透明导体层作为透明源极和漏极。
如图4所示,优选地,形成第二栅极包括:
S61,在钝化层之上形成负性光刻胶;
S62,以第一栅极为掩膜,从透明基底之下对第一区域以外的负性光刻胶进行曝光,显影去除第一区域的负性光刻胶;
S63,在显影后的负性光刻胶图形层之上形成第二栅极金属层;
S64,剥离第一区域以外的负性光刻胶和第二栅极金属层,第一区域剩余第二栅极金属层作为第二栅极。
由于第一栅极和第二栅极之间的层结构均是透明的,可以直接以第一栅极作为掩膜来形成第二栅极,以这种自对准工艺形成的第二栅极也位于第一区域,有效减小了第二栅极与源极和漏极交叠产生的寄生电容。
其中第一区域之外的负性光刻胶经过曝光后固化,而第一区域的负性光刻胶由于第一栅极的遮挡并未被曝光,因此可以直接通过显影去除,接下来在剩余的负性光刻胶图形层上形成第二栅极金属层,第二区域的第二栅极金属层位于固化后的负性光刻胶之上,从而可以随着负性光刻胶一起被剥离,将剥离后在第一区域剩余的第二栅极金属层作为第二栅极。
如图5所示,优选地,形成有源层包括:
S31,在透明栅绝缘层之上形成第一透明绝缘层;
S32,在第一透明绝缘层之上形成多个透明子有源层;
S33,在相邻透明子有源层之间形成透明层间绝缘层;
S34,在最上方的透明子有源层之上形成第二透明绝缘层。
在本实施例中,有源层为绝缘层(层间绝缘层)与子有源层中的半导体层交替周期生长形成的超晶格结构,半导体层的厚度在10纳米量级,绝缘层的厚度小于3纳米。
金属氧化物薄膜晶体管的现有技术中,有源层为单层结构,其栅绝缘层由化学气相沉积法形成,有源层由物理气相沉积法形成,决定薄膜晶体管器件电学性能的这两个关键层分别由两种工艺形成,致使栅绝缘层与有源层之间界面处存在很多缺陷态。这些缺陷态会束缚有源层中迁移的载流子,导致器件性能劣化,比如迁移率低,栅偏压作用下阈值电压漂移大。
如图6所示,优选地,形成每个子有源层包括:
S321,形成透明半导体层。
本实施例通过(例如溅射法)在同一真空环境下交替周期生长超薄的绝缘层与半导体层的方式形成超晶格结构有源层。其中,超晶格结构有源层的上、下最外侧均置有绝缘层(第一透明绝缘层和第二透明绝缘层)做钝化保护,使有源层中氧化物半导体材料特性保持稳定。此外,超晶格结构中半导体层的厚度很薄,可以设置在10纳米量级,半导体层中的载流子因量子效应被限定在二维平面内运动因而具有很高的迁移率。起钝化作用的绝缘层也可以设置的很薄,例如在3纳米量级,在半导体层中运动的载流子因量子隧穿效应会以一定的概率穿过绝缘层到达另一半导体层,从而在源极和漏极之间形成稳定的电流。采用上述超晶格结构有源层的薄膜晶体管,其有源层内、有源层与栅绝缘层界面上的缺陷态大幅减小,因而具有更优异的电学性能,例如更高的载流子迁移率,更好的阈值电压稳定性。
如图7所示,优选地,形成每个子有源层包括:
S322,形成第一透明半导体层;
S323,在第一透明半导体层之上形成第二透明半导体层。
其中,半导体层的厚度在10纳米量级,绝缘层的厚度小于3纳米。在第一透明绝缘层与第二透明绝缘层之间交替形成子有源层和层间绝缘层若干周期作为有源层。
本实施例中子有源层中的半导体层可以包括两层结构,其中第一透明半导体层可以为金属氧化物半导体,第二透明半导体层可以为金属氮氧化物半导体。因金属氮氧化物半导体具有更高的载流子迁移率,而金属氧化物半导体具有更好的稳定性,将这两种半导体材料以超晶格结构组合在一起,可得到迁移率更高、稳定性也更好的材料。
如图8所示,优选地,形成每个子有源层包括:
S324,形成第一透明半导体层;
S325,在第一透明半导体层之上形成第三透明绝缘层;
S326,在第三透明绝缘层之上形成第二透明半导体层。
其中,半导体层的厚度在10纳米量级,绝缘层的厚度小于3纳米。在第一透明绝缘层与第二透明绝缘层之间交替形成子有源层和层间绝缘层若干周期作为有源层。
本实施例超晶格结构有源层的子有源层中,除了在上、下最外侧分别设置了透明绝缘层,还在每个子有源层内部的两个半导体层之间设置了绝缘层,这样可以减小两个半导体层界面上的缺陷态,进一步提升有源层的载流子迁移率和稳定性。
需要说明的是,图16、17和18仅示出了在第一透明绝缘层和第二透明绝缘层之间设置一个子有源层的结构,实际上可以在第一透明绝缘层和第二透明绝缘层之间设置若干个子有源层与层间绝缘层交替生长的周期以形成有源层。本发明中的有源层结构,除了可以应用在本实施例所示的双栅结构薄膜晶体管中,还可以应用在其他设置有有源层的薄膜晶体管中,例如底栅或顶栅刻蚀阻挡型结构的薄膜晶体管、底栅或顶栅背沟道刻蚀型结构的薄膜晶体管等。
优选地,形成透明有源层包括:
在相同的真空环境下形成第一透明绝缘层、第二透明绝缘层、透明子有源层和透明层间绝缘层。
其中,上述流程所采用的形成工艺可包括:成膜工艺、曝光和刻蚀等构图工艺。
本发明还提出了一种显示基板,包括:
透明基底1;
第一栅极2,设置在透明基底1之上的第一区域10;
栅绝缘层3,设置在第一栅极2之上;
透明有源层4,设置在栅绝缘层3之上;
透明源极5和漏极6,设置在有源层4之上的第二区域20,第一区域10和第二区域20不重叠;
钝化层7,设置在源极5和漏极6之上;
第二栅极,设置在钝化层7之上的第一区域10。
优选地,有源层包括:多个子有源层以及设置在相邻子有源层之间的层间绝缘层,子有源层包括:
第一透明绝缘层41,设置在透明栅绝缘层之上;
多个子有源层,设置在第一透明绝缘层41之上;
透明层间绝缘层,设置在相邻透明子有源层之间;
第二透明绝缘层43,设置在最上方的透明子有源层之上。
优选地,如图16所示,子有源层包括:
透明半导体层42。
优选地,透明半导体层42厚度小于10纳米,第一透明绝缘层41、第二透明绝缘层43和透明层间绝缘层的厚度小于3纳米。
优选地,如图17所示,子有源层包括:
第一透明半导体层44;
第二透明半导体层45,设置在第一透明半导体层44之上。
优选地,第一透明半导体层44、第二透明半导体层45的厚度小于10纳米,第一透明绝缘层41、第二透明绝缘层43和透明层间绝缘层的厚度小于3纳米。
优选地,如图18所示,子有源层包括:
第一透明半导体层44;
第三透明绝缘层46,设置在第一透明半导体层44之上;
第二透明半导体层45,设置在第三透明绝缘层46之上。
优选地,第一透明半导体层44、第二透明半导体层45的厚度小于10纳米,第一透明绝缘层41、第二透明绝缘层43、第三透明绝缘层46和透明层间绝缘层的厚度小于3纳米。
本发明还提出了一种显示装置,包括上述显示基板。
需要说明的是,本实施例中的显示装置可以为:电子纸、手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上结合附图详细说明了本发明的技术方案,考虑到现有技术中,形成双栅结构薄膜晶体管存在因栅极和源极、漏极交叠产生寄生电容的问题。采用本发明技术方案,由于第一栅极与透明源极和漏极之间的层结构均是透明的,可以以第一栅极作为掩膜来形成透明源极和漏极,使透明源极和漏极所处的第二区域与第一栅极所处的第一区域不重叠,从而可减小因源极和漏极与第一栅极交叠所带来的寄生电容。并且由于第一栅极和第二栅极之间的层结构均是透明的,可以以第一栅极作为掩膜来形成第二栅极,使第二栅极也形成在第一区域,与位于第二区域的源极和漏极无交叠,从而减小因第二栅极与源极和漏极交叠所带来的寄生电容。
需要指出的是,在附图中,为了图示的清晰可能夸大了层和区域的尺寸。而且可以理解,当元件或层被称为在另一元件或层“上”时,它可以直接在其他元件上,或者可以存在中间的层。另外,可以理解,当元件或层被称为在另一元件或层“下”时,它可以直接在其他元件下,或者可以存在一个以上的中间的层或元件。另外,还可以理解,当层或元件被称为在两层或两个元件“之间”时,它可以为两层或两个元件之间惟一的层,或还可以存在一个以上的中间层或元件。通篇相似的参考标记指示相似的元件。
在本发明中,术语“第一”、“第二”、“第三”仅用于描述目的,而不能理解为指示或暗示相对重要性。术语“多个”指两个或两个以上,除非另有明确的限定。
以上所述仅为本发明的优选实施例而已,并不用于限制本发明,对于本领域的技术人员来说,本发明可以有各种更改和变化。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。
Claims (18)
1.一种显示基板制作方法,其特征在于,包括:
在透明基底之上的第一区域形成第一栅极;
在所述第一栅极之上形成透明栅绝缘层;
在所述栅绝缘层之上形成透明有源层;
在所述有源层之上的第二区域形成透明源极和漏极,所述第一区域和第二区域不重叠;
在所述源极和漏极之上形成钝化层;
在所述钝化层之上的第一区域形成第二栅极。
2.根据权利要求1所述的方法,其特征在于,形成第一栅极包括:
在透明基底之上形成第一栅极金属层;
在所述第一栅极金属层之上形成正性光刻胶;
对第一区域以外的正性光刻胶进行曝光和显影;
蚀刻掉第一区域以外的第一栅极金属层;
剥离第一区域的正性光刻胶。
3.根据权利要求2所述的方法,其特征在于,形成源极和漏极包括:
在所述有源层之上形成正性光刻胶;
以所述第一栅极为掩膜,从所述透明基底之下对第二区域的正性光刻胶进行曝光和显影;
在所述显影后的光刻胶图形层之上形成透明导体层;
剥离第一区域的正性光刻胶和透明导体层,第二区域剩余的透明导体层作为所述透明源极和漏极。
4.根据权利要求3所述的方法,其特征在于,形成第二栅极包括:
在所述钝化层之上形成负性光刻胶;
以所述第一栅极为掩膜,从所述透明基底之下对第一区域以外的负性光刻胶进行曝光,显影去除第一区域的负性光刻胶;
在所述显影后的负性光刻胶图形层之上形成第二栅极金属层;
剥离第一区域以外的负性光刻胶和第二栅极金属层,第一区域剩余的第二栅极金属层作为所述第二栅极。
5.根据权利要求1至4中任一项所述的方法,其特征在于,形成有源层包括:
在透明栅绝缘层之上形成第一透明绝缘层;
在第一透明绝缘层之上形成多个透明子有源层;
在相邻透明子有源层之间形成透明层间绝缘层;
在最上方的透明子有源层之上形成第二透明绝缘层。
6.根据权利要求5所述的方法,其特征在于,形成每个子有源层包括:
形成透明半导体层。
7.根据权利要求5所述的方法,其特征在于,形成每个子有源层包括:
形成第一透明半导体层;
在第一透明半导体层之上形成第二透明半导体层。
8.根据权利要求5所述的方法,其特征在于,形成每个子有源层包括:
形成第一透明半导体层;
在第一透明半导体层之上形成第三透明绝缘层;
在第三透明绝缘层之上形成第二透明半导体层。
9.根据权利要求5所述的方法,其特征在于,形成有源层包括:
在相同的真空环境下形成第一透明绝缘层、第二透明绝缘层、所有透明子有源层和透明层间绝缘层。
10.一种显示基板,其特征在于,包括:
透明基底;
第一栅极,设置在所述透明基底之上的第一区域;
栅绝缘层,设置在所述第一栅极之上;
透明有源层,设置在所述栅绝缘层之上;
透明源极和漏极,设置在所述有源层之上的第二区域,所述第一区域和第二区域不重叠;
钝化层,设置在所述源极和漏极之上;
第二栅极,设置在所述钝化层之上的第一区域。
11.根据权利要求10所述的显示基板,其特征在于,所述有源层包括:多个子有源层以及设置在相邻子有源层之间的层间绝缘层,所述子有源层包括:
第一透明绝缘层,设置在透明栅绝缘层之上;
多个子有源层,设置在所述第一透明绝缘层之上;
透明层间绝缘层,设置在相邻透明子有源层之间;
第二透明绝缘层,设置在最上方的透明子有源层之上。
12.根据权利要求11所述的显示基板,其特征在于,所述子有源层包括:
透明半导体层。
13.根据权利要求12所述的显示基板,其特征在于,所述透明半导体层厚度小于10纳米,所述第一透明绝缘层、第二透明绝缘层和透明层间绝缘层的厚度小于3纳米。
14.根据权利要求11所述的显示基板,其特征在于,所述子有源层包括:
第一透明半导体层;
第二透明半导体层,设置在第一透明半导体层之上。
15.根据权利要求14所述的显示基板,其特征在于,所述第一透明半导体层、第二透明半导体层的厚度小于10纳米,所述第一透明绝缘层、第二透明绝缘层和透明层间绝缘层的厚度小于3纳米。
16.根据权利要求11所述的显示基板,其特征在于,所述子有源层包括:
第一透明半导体层;
第三透明绝缘层,设置在第一透明半导体层之上;
第二透明半导体层,设置在第三透明绝缘层之上。
17.根据权利要求16所述的显示基板,其特征在于,所述第一透明半导体层、第二透明半导体层的厚度小于10纳米,所述第一透明绝缘层、第二透明绝缘层、第三透明绝缘层和透明层间绝缘层的厚度小于3纳米。
18.一种显示装置,其特征在于,包括权利要求11至17中任一项所述的显示基板。
Priority Applications (2)
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CN201610006929.4A CN105575893A (zh) | 2016-01-05 | 2016-01-05 | 显示基板及其制作方法和显示装置 |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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CN201610006929.4A CN105575893A (zh) | 2016-01-05 | 2016-01-05 | 显示基板及其制作方法和显示装置 |
Publications (1)
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---|---|
CN105575893A true CN105575893A (zh) | 2016-05-11 |
Family
ID=55885877
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201610006929.4A Pending CN105575893A (zh) | 2016-01-05 | 2016-01-05 | 显示基板及其制作方法和显示装置 |
Country Status (2)
Country | Link |
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Publication number | Publication date |
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US20170194362A1 (en) | 2017-07-06 |
US10727307B2 (en) | 2020-07-28 |
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