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JP7499936B2 - 表示装置 - Google Patents

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Description

酸化物半導体を用いる半導体装置及びその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
チャネル形成領域に酸化物半導体膜を用いてトランジスタなどを作製し、表示装置に応用
する技術が注目されている。例えば、酸化物半導体膜として酸化亜鉛（ＺｎＯ）を用いる
トランジスタや、ＩｎＧａＯ３（ＺｎＯ）ｍを用いるトランジスタが挙げられる。これら
の酸化物半導体膜を用いたトランジスタを、透光性を有する基板上に形成し、画像表示装
置のスイッチング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
また、特許文献３には、酸化物半導体層と接するソース電極及びドレイン電極と、酸化物
半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート
絶縁層と、を有し、ソース電極及びドレイン電極は、第１の導電層と、第１の導電層の端
部よりチャネル長方向に伸長した領域を有する第２の導電層を備えたトランジスタ構造が
開示されている。
また、特許文献４には、酸化物半導体層の上下にゲート電極が形成されている構造が開示
されている。
特開２００７－１２３８６１号公報 特開２００７－９６０５５号公報 特開２０１１－１７１７２１号公報 特開２０１１－１０３４５８号公報
酸化物半導体膜の上下にゲート電極が形成されているデュアルゲート構造や、ボトムゲー
ト構造や、トップゲート構造などのトランジスタを作製する際、酸化物半導体膜上に接し
て電極層を形成し、酸化物半導体膜の表面の一部を露出させる場合がある。その場合、電
極層と酸化物半導体膜は、十分に選択比がとれるエッチング処理を行うことが好ましい。
しかしながら、電極層と酸化物半導体膜とが十分に選択比がとれるエッチング処理は困難
である。特に酸化物半導体膜の膜厚が小さい場合には、電極層のエッチングの際に除去さ
れてしまい、膜自体が消失することもある。また、エッチング条件によっては電極層の形
状不良や、酸化物半導体膜への穴形成を引き起こす恐れもある。このような半導体装置の
形状不良は、電気的特性の低下を招いてしまう。
酸化物半導体膜上に接してソース電極層及びドレイン電極層を形成する場合、上述した半
導体装置の形状不良の発生を抑えるトランジスタの作製方法を提供することを課題の一と
する。
また、酸化物半導体膜上にソース電極層及びドレイン電極層を形成し、ソース電極層及び
ドレイン電極層の端部に生じる恐れのある電界集中の緩和を実現するトランジスタ構造を
提供することを課題の一とする。
また、酸化物半導体膜をチャネル形成領域に用いたトランジスタを有する半導体装置にお
いて、安定した電気的特性を付与し、信頼性の向上を達成することを課題の一つとする。
また、ソース電極層及びドレイン電極層上に形成するゲート絶縁膜の膜厚や酸化物半導体
膜の膜厚が小さくても段切れが生じにくい断面形状を有するソース電極層及びドレイン電
極層を形成することを課題の一つとする。
下地膜は結晶構造を有する酸化物半導体膜とし、下地膜上に単層の金属膜を形成した後、
レジストマスクを形成し、複数回のエッチングを行うことで突出部を有する断面構造の電
極を形成する。
具体的には、金属膜上にレジストマスクを形成し、金属膜の膜厚の半分程度を除去して部
分的に薄膜にする第１のエッチングを行い、レジストマスクにアッシングを行ってレジス
トマスクの面積を小さくする処理を行った後、小さくしたレジストマスクを用いて第２の
エッチングを行い、突出部を有する単層の金属膜を形成する。
また、下地膜が結晶構造を有する酸化物半導体膜である場合、結晶構造を有する酸化物半
導体膜に接する単層の金属膜を加工する際、または、その後に金属膜をマスクとするウェ
ットエッチングを行って酸化物半導体膜に薄い領域（即ち、金属膜と重なる領域の厚さよ
りも薄く、且つ、金属膜と重ならない領域）を形成してもよく、その薄い領域をチャネル
形成領域とするトランジスタを作製することができる。
チャネル形成領域となる酸化物半導体膜の薄い領域は、希釈フッ酸を用いたウェットエッ
チングにより形成する。希釈フッ酸は、０．２５％以下の濃度が好ましく、さらにそれよ
りも水で希釈した極めて濃度の低い、例えば０．００２５％のものを用いる。このような
希釈フッ酸を用いることで、非晶質構造の酸化物半導体膜に比べて結晶構造を有する酸化
物半導体膜のエッチング速度を約３倍程度遅くすることができ、さらにエッチングの進行
状況も異ならせることができる。結晶構造を有する酸化物半導体膜に対して、このような
希釈フッ酸を用いることで、異方的にエッチングさせることができ、電極層及び酸化物半
導体膜の断面形状を良好なものとすることができる。一方、非晶質構造の酸化物半導体膜
に対して、このような希釈フッ酸を用いると等方的なエッチングとなる。
本明細書で開示する発明の構成の一形態は、絶縁表面上に結晶構造を有する酸化物半導体
膜を形成し、酸化物半導体膜の一部上に接して電極層を形成し、濃度が０．０００１％よ
り高く０．２５％以下の希フッ酸に曝すことで酸化物半導体膜の露出部の膜厚を小さくす
ることを特徴とする半導体装置の作製方法である。
また、酸化物半導体膜上にソース電極層及びドレイン電極層を形成する場合、上記手順に
より、チャネル長方向に伸長した突出部を有するソース電極層及びドレイン電極層を形成
することができる。このような断面形状を有するソース電極層及びドレイン電極層上にゲ
ート絶縁膜を形成すると、ゲート絶縁膜の膜厚や酸化物半導体膜の膜厚が小さくても段切
れが生じにくい。また、単層の金属膜を用いて、チャネル長方向に伸長した突出部を有す
るソース電極層及びドレイン電極層を形成することで、積層の金属膜を用いる場合に比べ
て製造工程を単純なものとすることができる。
また、ソース電極層の突出部（またはドレイン電極層の突出部）は、酸化物半導体膜上に
重なり、端部に生じる恐れのある電界集中の緩和の効果があり、トランジスタの電気的特
性の向上及び信頼性の向上にも寄与する。
そして、酸化物半導体膜の上方及び下方にそれぞれゲート電極層を配置し、一方のゲート
電極層の電位をＧＮＤとすることでトランジスタのしきい値電圧をよりプラスとし、ノー
マリーオフのトランジスタとすることができる。
また、電位をＧＮＤとするゲート電極層は外部の電場を遮蔽する、すなわち外部の電場が
トランジスタに作用しないようにする機能（特に静電気に対する静電遮蔽機能）も有する
。電位をＧＮＤとするゲート電極層の遮蔽機能により、静電気などの外部の電場の影響で
トランジスタの電気的な特性が変動することを防止することができる。
上記作製方法により、ソース電極層及びドレイン電極層の形成後に、該電極層をマスクと
してウェットエッチングを行い、酸化物半導体膜に薄い領域を形成してチャネル形成領域
とすることで、トランジスタの高性能化を図ることができる。また、ソース電極層とドレ
イン電極層との間に生じる恐れのある電界集中を緩和できる。
希釈フッ酸を用いて酸化物半導体膜をウェットエッチングすることで、チャネル形成領域
（薄い領域）の膜厚をより正確に制御することができ、更にチャネル形成領域（薄い領域
）付近の汚染物質を低減させることができる。
また、チャネル長方向に伸長した突出部を有するソース電極層及びドレイン電極層を有し
ているため、ソース電極層及びドレイン電極層上にゲート絶縁膜を形成すると、ゲート絶
縁膜の膜厚や酸化物半導体膜の膜厚が小さくても段切れが生じにくい。また、単層の金属
膜を用いて、チャネル長方向に伸長した突出部を有するソース電極層及びドレイン電極層
を形成することで、工程を単純なものとすることができる。
また、酸化物半導体膜の上下にゲート電極が形成されているデュアルゲート構造において
、酸化物半導体膜の下に位置するゲート電極として機能する導電層は酸化物絶縁膜中に埋
没するように設けられており、酸化物絶縁膜において酸化物絶縁膜下面近傍、及び導電層
が存在する場所では該導電層の近傍には、酸化物絶縁膜の化学量論的組成を超える酸素が
存在する酸素過剰領域が設けられている。
酸素過剰領域は、導電層、及び導電層上に酸化物絶縁膜を形成した後、導電層の形状が反
映して上面に凸部を有する酸化物絶縁膜に酸素導入処理（酸素ドープ処理）を行って形成
することができる。酸素過剰領域形成後、酸化物絶縁膜に上面の凸部を除去する平坦化処
理を行う。平坦化処理は、化学的機械研磨法を用いる。
平坦化処理によって、導電層上の酸化物絶縁膜は選択的に除去されて薄くなり、導電層上
の酸素過剰領域と、酸化物絶縁膜上面との距離も短くなる。一方、酸化物絶縁膜において
、導電層が存在しない領域では、酸化物絶縁膜の除去はほとんど行わず、酸素過剰領域は
酸化物絶縁膜下面近傍に存在する。よって、酸化物絶縁膜において、酸素過剰領域は、酸
化物絶縁膜上面から、導電層の存在する領域ではより浅い位置に設けられ、他の領域（導
電層の存在しない領域）では深い位置に設けられる。
従って、酸化物半導体膜（少なくともチャネル形成領域）が設けられる、導電層と重なる
酸化物絶縁膜において、酸化物半導体膜に近接して酸素過剰領域を設けることができるた
め、酸素過剰領域から酸化物半導体膜へ効率よく酸素を供給することができる。また、酸
素の供給は、熱処理を行って促進させることもできる。
従って、半導体装置において、効率よく酸化物半導体膜中及び界面の酸素欠損の補填を行
うことが可能となる。
また、酸化物半導体膜は、組成の異なる酸化物半導体膜の積層を用いることができる。
例えば、２層の酸化物半導体膜を積層する場合、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／
２：１／６：１／３）の原子数比のターゲットを用いて成膜されるＩｎ－Ｇａ－Ｚｎ系酸
化物膜上にＩｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）の原子数比のタ
ーゲットを用いて成膜されるＩｎ－Ｇａ－Ｚｎ系酸化物膜を積層した積層膜を用いること
ができる。
この場合、膜厚の小さい領域を有する酸化物半導体膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１
の原子数比のターゲットを用いたＩｎ－Ｇａ－Ｚｎ系酸化物膜とすることが好ましい。
また、例えば、３層の酸化物半導体膜を積層する場合、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（
＝１／６：１／２：１／３）の原子数比のターゲットを用いて成膜されるＩｎ－Ｇａ－Ｚ
ｎ系酸化物膜上に、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のターゲットを用いて成膜
されるＩｎ－Ｇａ－Ｚｎ系酸化物膜を積層し、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比
のターゲットを用いて成膜されるＩｎ－Ｇａ－Ｚｎ系酸化物膜上に、Ｉｎ：Ｇａ：Ｚｎ＝
１：１：１の原子数比のターゲットを用いて成膜されるＩｎ－Ｇａ－Ｚｎ系酸化物膜を積
層した積層膜を用いることができる。
この場合、膜厚の小さい領域を有する酸化物半導体膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１
の原子数比のターゲットを用いて成膜されたＩｎ－Ｇａ－Ｚｎ系酸化物膜とすることが好
ましい。
また、例えば、３層の酸化物半導体膜を積層する場合、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の
原子数比のターゲットを用いて成膜されるＩｎ－Ｇａ－Ｚｎ系酸化物膜上に、Ｉｎ：Ｇａ
：Ｚｎ＝３：１：２の原子数比のターゲットを用いて成膜されるＩｎ－Ｇａ－Ｚｎ系酸化
物膜を積層し、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のターゲットを用いて成膜され
るＩｎ－Ｇａ－Ｚｎ系酸化物膜上に、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のターゲ
ットを用いて成膜されるＩｎ－Ｇａ－Ｚｎ系酸化物膜を積層した積層膜を用いることがで
きる。
この場合、膜厚の小さい領域を有する酸化物半導体膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２
の原子数比のターゲットを用いて成膜したＩｎ－Ｇａ－Ｚｎ系酸化物膜とすることが好ま
しい。
なお、単層の酸化物半導体膜を用いる場合、膜厚の小さい領域を有する酸化物半導体膜と
接する下地膜の表面が露出しないように、下地膜の表面上に酸化物半導体膜を残すように
することが好ましい。
なお、組成の異なる酸化物半導体膜の積層を用いる場合、膜厚の小さい領域を有する酸化
物半導体膜と接する酸化物半導体膜の表面が露出しないように、酸化物半導体膜を残すよ
うにすることが好ましい。
また、上記構成において、さらにソース電極層及びドレイン電極層上に重なる絶縁層を設
け、その絶縁層上に接してゲート絶縁膜を有する構成としてもよい。この絶縁層は、ゲー
ト電極層とソース電極層との間に形成される寄生容量及びゲート電極層とドレイン電極層
との間に形成される寄生容量を低減する。また、この絶縁層は、酸化シリコン膜、酸化窒
化シリコン膜などを用いて形成し、ゲート絶縁膜のエッチング時や、ゲート電極層のエッ
チング時にソース電極層及びドレイン電極層を保護する。
また、ゲート絶縁膜として酸化ガリウム膜（ＧａＯＸとも表記する、なお、Ｘは自然数と
は限らず、非自然数を含む。）、Ｇａ２Ｏ３（Ｇｄ２Ｏ３）膜、ガリウムの含有量が多く
、且つ、インジウムの含有量の少ない絶縁性のＩｎ－Ｇａ－Ｚｎ系酸化物膜などのガリウ
ムを含む絶縁膜を用いることが好ましい。また、ガリウムを含む絶縁膜は、膜中に酸素を
多く含ませることが好ましく、ガリウムを含む絶縁膜の成膜条件を膜中に酸素を多く含む
成膜条件とする、またはガリウムを含む絶縁膜の成膜後に酸素ドープ処理を行う。
なお、「酸素ドープ」とは、酸素（少なくとも、酸素ラジカル、酸素原子、酸素分子、オ
ゾン、酸素イオン（酸素分子イオン）、及び／又は酸素クラスタイオンのいずれかを含む
）をバルクに添加することを言う。なお、当該「バルク」の用語は、酸素を、薄膜表面の
みでなく薄膜内部に添加することを明確にする趣旨で用いている。また、「酸素ドープ」
には、プラズマ化した酸素をバルクに添加する「酸素プラズマドープ」が含まれる。
酸素ドープ処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、
酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。
また、酸素ドープ処理において、酸素を含むガスに希ガスを含ませてもよい。
酸素ドープ処理は処理条件により、直接酸素ドープ処理に曝される膜だけでなく、該膜の
下に設けられた膜にも酸素をドープすることができる。即ち、酸化物半導体膜上に酸化ガ
リウム膜からなるゲート絶縁膜を形成し、酸素ドープ処理を行うと、ゲート絶縁膜だけで
なく、酸化物半導体膜中にも酸素を含ませることができる。
また、酸化物半導体膜は、結晶構造を有することが好ましい。結晶構造を有する酸化物半
導体膜は、単結晶膜、微結晶膜、多結晶膜（ポリクリスタルともいう。）またはＣＡＡＣ
－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）膜とする。
また、膜厚の小さい領域（金属膜と重ならない領域）と、膜厚の大きい領域（金属膜と重
なる領域）との間の境界領域が膜厚方向に立ち上がる断面形状を有する酸化物半導体膜を
備えた半導体装置も本発明の一つであり、その構成は、導電層と、導電層上の酸化物絶縁
膜と、酸化物絶縁膜上の第１の絶縁膜と、第１の絶縁膜上に接するチャネル形成領域を含
む酸化物半導体膜と、酸化物半導体膜上の、酸化物半導体膜と電気的に接続するソース電
極層及びドレイン電極層と、酸化物半導体膜、ソース電極層、及びドレイン電極層上の第
２の絶縁膜とを有し、酸化物半導体膜は、膜厚の小さい領域と膜厚の大きい領域との間の
境界領域が膜厚方向に立ち上がる断面形状を有する半導体装置である。上記構成において
、酸化物半導体膜は、ＣＡＡＣ－ＯＳ膜であることが特に好ましい。ＣＡＡＣ－ＯＳ膜を
用いることによって、酸化物半導体膜の薄い領域（金属膜と重ならない領域、即ちチャネ
ル形成領域）と、厚い領域（金属膜と重なる領域、即ちソース電極層またはドレイン電極
層と接する領域）との間の境界領域が膜厚方向に立ち上がる断面形状とし、滑らかに順テ
ーパ方向に傾斜する断面形状、具体的には境界領域の表面と酸化物絶縁膜の表面とがなす
角度が０°より大きく９０°未満、好ましくは２０°以上７０°以下にすることが可能で
ある。境界領域においては、薄い領域との境界から連続的に膜厚が増加して厚い領域とな
った断面形状となっており、大きな段差がない。従って、酸化物半導体膜上に形成される
ゲート絶縁膜及びゲート電極層の被覆性の向上を図ることができる。更に、ゲート絶縁膜
の膜厚が小さくても段切れを生じにくくすることができる。
ＣＡＡＣ－ＯＳ膜のチャネル形成領域を薄膜化することで、トランジスタのスイッチング
特性の劣化の防止、電気的特性の向上を図ることができる。
ＣＡＡＣ－ＯＳ膜に含まれる結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさ
であることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌ
ｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ－ＯＳ膜に含まれる
結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ－ＯＳ膜には粒
界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ－ＯＳ膜は
、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ－ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ－ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向か
ら見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子
が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、そ
れぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載
する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれる
こととする。また、単に平行と記載する場合、－１０°以上１０°以下、好ましくは－５
°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ－ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ－ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ－ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶
性が低下することもある。
ＣＡＡＣ－ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ－ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ－ＯＳ膜の形
状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くこと
がある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行
ったときに形成される。従って、結晶部のｃ軸の方向は、ＣＡＡＣ－ＯＳ膜が形成された
ときの被形成面の法線ベクトル方向または表面の法線ベクトル方向に平行な方向になるよ
うに揃う。
また、ＣＡＡＣ－ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低
減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動
度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を
形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０
．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
ＣＡＡＣ－ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変
動を低減することが可能である。従って、酸化物半導体膜をＣＡＡＣ－ＯＳ膜とすること
で、可視光や紫外光の照射よるトランジスタの電気的特性の変化を抑制し、信頼性の高い
半導体装置とすることができる。
また、酸化物半導体膜をＣＡＡＣ－ＯＳ膜とする場合、ＣＡＡＣ－ＯＳ膜に接する第１の
絶縁膜及び第２の絶縁膜は、非晶質構造を有することが好ましい。具体的には、ＣＡＡＣ
－ＯＳ膜の成膜温度よりも低い基板温度で第１の絶縁膜及び第２の絶縁膜の成膜を行う、
またはスパッタリングの成膜ガスにアルゴンなどの希ガスを用いて第１の絶縁膜及び第２
の絶縁膜の成膜を行う。
また、酸化ガリウムを含む第１の絶縁膜に酸素ドープ処理を行って非晶質構造とし、且つ
、酸化ガリウムを含む第１の絶縁膜の化学量論的組成を超える酸素が存在する酸素過剰領
域を形成してもよい。例えば、Ｇａ２Ｏ３で表すことのできる酸化ガリウム膜の場合、酸
素過剰領域は、ＧａＯＸ（Ｘ＞１．５）である。酸素過剰領域を含む第１の絶縁膜は、酸
化物半導体膜からの酸素の脱離を防止し、酸化物半導体膜へ酸素を供給する有効な酸素供
給層としても機能する。
また、酸化ガリウムを含む第２の絶縁膜に酸素ドープ処理を行って非晶質構造とし、且つ
、酸化ガリウムを含む第２の絶縁膜の化学量論的組成を超える酸素が存在する酸素過剰領
域を形成してもよい。また、酸素過剰領域を含む第２の絶縁膜は、酸化物半導体膜からの
酸素の脱離を防止し、酸化物半導体膜へ酸素を供給する有効な酸素供給層としても機能す
る。
酸化物半導体膜としてガリウムを含む半導体膜（例えば、Ｉｎ－Ｇａ－Ｚｎ系酸化物膜）
を用い、その酸化物半導体膜を挟むように上下に接してガリウムを含む絶縁膜（例えば酸
化ガリウム膜）を用いると、上下に配置する絶縁膜中には、酸化物半導体膜の同一構成材
料を含んでいるため、酸化物半導体膜の界面状態を良好なものとすることができ、安定な
電気的特性を付与することができる。また、酸化物半導体膜を挟むように上下に接して酸
化ガリウムからなる絶縁膜を設けることで、外部から酸化物半導体膜に影響を与える恐れ
のある不純物、例えば窒素や金属元素などの拡散による侵入をブロックする役目を果たす
ことができる。従って、酸化物半導体膜を挟む、或いは酸化物半導体膜を囲むように酸化
ガリウムからなる絶縁膜を設けることで、囲まれている酸化物半導体膜の組成およびその
純度を一定に保ち、安定した電気的特性を有する半導体装置を実現できる。
なお、本明細書において、酸化物半導体膜における膜厚の小さい領域をチャネル形成領域
として機能させるものとする。チャネル長方向に伸長したソース電極層の下端部と、チャ
ネル長方向に伸長したドレイン電極層の下端部との間の距離をチャネル長とする。
なお、本明細書において、「エッチングレート」（「エッチング速度」ともいう）とは、
１分間当たりの膜厚方向についてのエッチング量を指すものとする。「エッチングレート
」の単位は、（単位：ｎｍ／ｍｉｎ）で示すものとする。
なお、本明細書において、「汚染」とは、トランジスタの電気的特性に対して電気的特性
のバラツキや電気的特性の低下や信頼性の低下を招くという意味で用いられるものとする
。
酸化物半導体膜上に接してソース電極層及びドレイン電極層を形成した後、希釈したフッ
酸を用いたウェットエッチングを行うことにより、半導体装置の形状不良の発生を抑える
。さらに、希釈したフッ酸を用いたウェットエッチングを行うことにより、Ｃｌ、Ａｌ、
Ｃ、Ｂなどの不純物が付着している酸化物半導体膜の表面の一部を除去し、膜厚の小さい
領域をチャネル形成領域として機能させ、電気的特性のバラツキを低減させることができ
る。
また、薄い領域の膜厚が２０ｎｍ以下であっても、酸化物半導体膜の消失を防止すること
ができ、チャネル形成領域における酸化物半導体膜を薄膜化することでトランジスタの高
性能化を図ることができる。
ゲート絶縁膜の膜厚が２０ｎｍ以下、または酸化物半導体膜の膜厚（厚い領域の膜厚）が
３０ｎｍ以下であっても段切れが生じにくい断面形状を有するソース電極層及びドレイン
電極層を形成することができる。
また、酸化物半導体膜を挟むように上下に接して酸化ガリウムを含む絶縁膜を用いること
によって、安定した電気的特性を付与し、信頼性の向上を達成することができる。
本発明の一態様を示す工程断面図である。 本発明の一態様を示す工程断面図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す工程断面図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す断面図及び上面図である。 半導体装置の一形態を示す断面図及び回路図。 半導体装置の一形態を示す断面図及び回路図。 半導体装置の一形態を示す回路図。 半導体装置の一形態を示す斜視図。 半導体装置の一形態を示すブロック図。 本発明の一態様を示す断面図である。 本発明の一態様を示す上面図及び断面図である。 本発明の一態様を示す断面図である。 本発明の一態様との比較を示す断面図である。 本発明の一態様に係るＳＩＭＳ測定結果を示す図である。 本発明の一態様に係るＳＩＭＳ測定結果を示す図である。 本発明の一態様に係るＳＩＭＳ測定結果を示す図である。 本発明の一態様に係るＳＩＭＳ測定結果を示す図である。 本発明の一態様に係るＳＩＭＳ測定結果を示す図である。 本発明の一態様に係るサンプルと比較のサンプルを示す図である。 電子機器を説明する図。 電子機器を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１を用いて説明
する。本実施の形態では、酸化物半導体膜を有するトランジスタの作製方法の一例を示す
。
まず、絶縁表面を有する基板４００上に、スパッタリング法、蒸着法などを用いて導電膜
を形成し、該導電膜をエッチングして、導電層４９１を形成する。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なく
とも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリ
ウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、
石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンな
どの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基
板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたも
のを、基板４００として用いてもよい。
導電層４９１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、
銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料
を用いて形成することができる。また、導電層４９１としてリン等の不純物元素をドーピ
ングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド
膜を用いてもよい。導電層４９１は、単層構造としてもよいし、積層構造としてもよい。
また、導電層４９１の材料は、インジウム錫酸化物、酸化タングステンを含むインジウム
酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸
化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添
加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性
材料と、上記金属材料の積層構造とすることもできる。
また、ノーマリーオフのスイッチング素子を実現するために、５ｅＶ（電子ボルト）以上
、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有する材料を導電層４９１とし
て用いて、トランジスタのしきい値電圧をプラスにすることが好ましい。具体的には、Ｉ
ｎ－Ｎ結合を有し、且つ、固有抵抗が１×１０－４～１×１０－１Ω・ｃｍ、好ましくは
固有抵抗が１×１０－４～５×１０－２Ω・ｃｍを有する材料を導電層４９１として用い
る。その材料の一例としては、窒素を含むＩｎ－Ｇａ－Ｚｎ系酸化物膜や、窒素を含むＩ
ｎ－Ｓｎ－Ｏ膜や、窒素を含むＩｎ－Ｇａ－Ｏ膜や、窒素を含むＩｎ－Ｚｎ－Ｏ膜や、窒
素を含むＩｎ－Ｏ膜や、金属窒化膜（ＩｎＮなど）などが挙げられる。
次いで、基板４００及び導電層４９１上に酸化物絶縁膜４８０を形成する（図１（Ａ）参
照）。酸化物絶縁膜４８０は導電層４９１の形状を反映した表面に凸部を有する膜である
。
酸化物絶縁膜４８０としては、プラズマＣＶＤ法又はスパッタリング法等により、酸化シ
リコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム
、酸化ガリウム、酸化亜鉛、又はこれらの混合材料を用いて形成することができる。酸化
物絶縁膜４８０は、単層でも積層でもよい。
本実施の形態では酸化物絶縁膜４８０としてスパッタリング法を用いて形成する酸化シリ
コン膜を用いる。また、プラズマＣＶＤ法を用いて形成する酸化窒化シリコン膜を用いて
もよい。
次いで、表面に凸部を有する酸化物絶縁膜４８０に対して、酸素４３１を導入する処理（
酸素ドープ処理）を行い、酸化物絶縁膜４８０下面近傍及び導電層４９１近傍に、酸素過
剰領域４８１を形成する。これによって、酸素過剰領域４８１を有する酸化物絶縁膜４８
４が形成される（図１（Ｂ）参照）。なお、図中において、点線で示す酸素過剰領域４８
１は、導入された酸素の分布中心を模式的に表している。
酸素４３１には、少なくとも、酸素ラジカル、酸素原子、酸素分子、オゾン、酸素イオン
（酸素分子イオン）、及び／又は酸素クラスタイオンのいずれかが含まれている。
酸化物絶縁膜４８０への酸素４３１の導入は、例えば、イオン注入法、イオンドーピング
法、プラズマイマージョンイオンインプランテーション法、プラズマ処理等を用いること
ができる。なお、イオン注入法として、ガスクラスタイオンビームを用いてもよい。また
、酸素４３１の導入は、基板４００の全面を一度に処理してもよいし、例えば、線状のイ
オンビームを用いてもよい。線状のイオンビームを用いる場合には、基板又はイオンビー
ムを相対的に移動（スキャン）させることで、酸化物絶縁膜４８０全面に酸素４３１を導
入することができる。
酸素４３１の供給ガスとしては、Ｏを含有するガスを用いればよく、例えば、Ｏ２ガス、
Ｎ２Ｏガス、ＣＯ２ガス、ＣＯガス、ＮＯ２ガス等を用いることができる。なお、酸素の
供給ガスに希ガス（例えばＡｒ）を含有させてもよい。
また、例えば、イオン注入法で酸素の導入を行う場合、酸素４３１のドーズ量を０．５×
１０１６ｃｍ－２以上５×１０１６ｃｍ－２以下（例えば、１×１０１６ｃｍ－２）、加
速エネルギーを５０ｅＶ以上７０ｅＶ以下（例えば、５０ｅＶ）とするのが好ましく、酸
素ドープ処理後の酸素過剰領域４８１を含む酸化物絶縁膜中の酸素の含有量は、酸化物絶
縁膜の化学量論的組成を超える程度とするのが好ましい。なお、このような化学量論的組
成よりも酸素を過剰に含む領域は、酸素過剰領域４８１に存在していればよい。なお、酸
素４３１の注入深さは、注入条件により適宜制御すればよい。
次いで、酸素過剰領域４８１を含む酸化物絶縁膜４８４に上面の凸部を除去する平坦化処
理を行う。導電層４９１上の酸化物絶縁膜４８４を選択的に除去することで表面を平坦化
し、平坦化した酸化物絶縁膜４３６を形成する（図１（Ｃ）参照）。
平坦化処理によって、導電層４９１上の酸化物絶縁膜は選択的に除去されて薄くなるため
、導電層４９１上の酸素過剰領域４８１と、酸化物絶縁膜上面との距離は短くなる。一方
、酸化物絶縁膜において、導電層４９１が存在しない領域では、酸化物絶縁膜の除去はほ
とんど行われず、酸素過剰領域４８１は酸化物絶縁膜下面近傍に存在する。よって、酸化
物絶縁膜４３６において、酸素過剰領域４８１は、酸化物絶縁膜上面から、導電層４９１
の存在する領域ではより浅い位置に設けられ、他の領域（導電層４９１の存在しない領域
）では深い位置に設けられる。
従って、後の工程で酸化物半導体膜が設けられる、導電層４９１と重なる酸化物絶縁膜４
３６において、酸化物半導体膜に近接して酸素過剰領域４８１を設けることができるため
、酸素過剰領域４８１から酸化物半導体膜へ効率よく酸素を供給することができる。また
、酸素の供給は、熱処理を行ってより促進することもできる。
さらに、酸化物絶縁膜４３６において、酸素過剰領域４８１は、酸素供給が必要な酸化物
半導体膜の下以外の領域では、酸化物絶縁膜４３６上面から離れた、酸化物絶縁膜４３６
下面近傍に設けられている。よって、特に熱処理を行ったときでも、酸化物絶縁膜４３６
上面からの不必要な酸素の放出が抑制でき、酸化物絶縁膜４３６を酸素過剰な状態に維持
することができる。
なお、本実施の形態では、酸化物絶縁膜４８０への酸素４３１の導入を行う例を示したが
、成膜直後に十分な酸素を含む酸化物絶縁膜４８０が形成できるのであれば、酸化物絶縁
膜４８０への酸素４３１の導入を省略することができる。
また、平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨法
（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ））、ドライ
エッチング処理、プラズマ処理を用いることができる。
次いで、酸化物絶縁膜４３６上に酸化物半導体膜４０３を形成する。酸化物半導体膜４０
３は、二元系金属の酸化物であるＩｎ－Ｚｎ系酸化物、Ｉｎ－Ｍｇ系酸化物、Ｉｎ－Ｇａ
系酸化物、三元系金属の酸化物であるＩｎ－Ｇａ－Ｚｎ系酸化物（ＩＧＺＯとも表記する
。）、Ｉｎ－Ｓｎ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ｚｎ系酸化物、Ｉｎ－Ｌａ－Ｚｎ系酸化
物、Ｉｎ－Ｃｅ－Ｚｎ系酸化物、Ｉｎ－Ｐｒ－Ｚｎ系酸化物、Ｉｎ－Ｎｄ－Ｚｎ系酸化物
、Ｉｎ－Ｓｍ－Ｚｎ系酸化物、Ｉｎ－Ｅｕ－Ｚｎ系酸化物、Ｉｎ－Ｇｄ－Ｚｎ系酸化物、
Ｉｎ－Ｔｂ－Ｚｎ系酸化物、Ｉｎ－Ｄｙ－Ｚｎ系酸化物、Ｉｎ－Ｈｏ－Ｚｎ系酸化物、Ｉ
ｎ－Ｅｒ－Ｚｎ系酸化物、Ｉｎ－Ｔｍ－Ｚｎ系酸化物、Ｉｎ－Ｙｂ－Ｚｎ系酸化物、Ｉｎ
－Ｌｕ－Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ－Ｓｎ－Ｇａ－Ｚｎ系酸化物、Ｉ
ｎ－Ｈｆ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ｈｆ－Ｚｎ系酸化物などを用いることがで
きる。
なお、ここで、例えば、Ｉｎ－Ｇａ－Ｚｎ系酸化物とは、Ｉｎ、Ｇａ及びＺｎを有する酸
化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、Ｉｎ、Ｇａ及びＺｎ
以外の金属元素が含まれていてもよい。
本実施の形態において、酸化物半導体膜４０３を、スパッタリング法で作製するためのタ
ーゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用
い、Ｉｎ－Ｇａ－Ｚｎ系酸化物膜（ＩＧＺＯ膜）を５ｎｍ以上３０ｎｍ以下の膜厚で成膜
する。
なお、酸化物半導体膜４０３は、ＣＡＡＣ－ＯＳ膜であることが特に好ましい。ＣＡＡＣ
－ＯＳ膜を用いた場合、後の工程（ウェットエッチング）において、酸化物半導体膜４０
３を一部（導電層４９１と重畳し、且つチャネル形成領域となる部分）薄膜化しても、酸
化物半導体膜４０３の薄い領域と、厚い領域（金属膜と重なる領域）との間の境界領域が
膜厚方向に立ち上がる断面形状とし、滑らかに順テーパ方向に傾斜する断面形状にするこ
とが可能である。酸化物半導体膜４０３の薄い領域は、少なくとも厚い領域よりも薄く、
厚い領域の膜厚の半分よりも厚いこととする。
また、金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましく
は９５％以上９９．９％以下である。相対密度の高い金属酸化物ターゲットを用いること
により、成膜した酸化物半導体膜は緻密な膜とすることができる。
酸化物半導体膜４０３を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又
は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去し
つつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物絶
縁膜４３６上に酸化物半導体膜４０３を成膜する。成膜室内の残留水分を除去するために
は、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーシ
ョンポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコー
ルドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、
例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を
含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜４０３に含ま
れる不純物の濃度を低減できる。
酸化物半導体膜４０３は、膜状の酸化物半導体膜をフォトリソグラフィ工程により島状の
酸化物半導体膜に加工して形成することができる。
また、島状の酸化物半導体膜４０３を形成するためのレジストマスクをインクジェット法
で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用
しないため、製造コストを低減できる。
また、酸化物半導体膜４０３へ、酸化物絶縁膜４３６からの酸素の供給を促進するために
熱処理を行ってもよい。
次いで、酸化物半導体膜４０３と電気的に接続するソース電極層４０５ａ、ドレイン電極
層４０５ｂを形成する。ソース電極層４０５ａ、ドレイン電極層４０５ｂを用いて他のト
ランジスタや素子と電気的に接続させ、様々な回路を構成することができる。
ソース電極層４０５ａ、ドレイン電極層４０５ｂは、例えば、スパッタリング法、蒸着法
などを用いて導電膜を成膜し、エッチング法により加工して形成することができる。
ソース電極層４０５ａ、及びドレイン電極層４０５ｂに用いる導電膜としては、例えば、
Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述し
た元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン
膜）等を用いることができる。
本実施の形態では単層のタングステン膜を用い、タングステン膜上にレジストマスクを形
成し、タングステン膜の膜厚の半分程度を除去して部分的に薄膜にする第１のエッチング
を行い、レジストマスクにアッシング（Ｏ２アッシング等）を行ってレジストマスクの面
積を小さくする処理を行った後、小さくしたレジストマスクを用いて第２のエッチングを
行い、図１（Ｄ）に示す断面形状、即ち、突出部を有するソース電極層４０５ａ、及び突
出部を有するドレイン電極層４０５ｂをそれぞれ形成する。
次いで、小さくしたレジストマスクを除去する。この段階の断面図が図１（Ｄ）に相当す
る。
次いで、希釈フッ酸（濃度０．００２５％）を用いて、酸化物半導体膜４０３に対してウ
ェットエッチングを行う。ウェットエッチングを行う際、希釈フッ酸の濃度、ウェットエ
ッチングの処理時間、及び酸化物半導体膜４０３の結晶化度等を適宜制御することによっ
て酸化物半導体膜４０３に膜厚の小さい領域を形成することができる。希釈フッ酸を用い
てウェットエッチングを行う事で、チャネル形成領域における酸化物半導体膜の膜厚をよ
り正確に制御することができ、また、チャネル形成領域付近の汚染物質を低減させること
ができる。従って、トランジスタの高性能化を図ることができる。
また、酸化物半導体膜４０３に膜厚の小さい領域を形成することでソース電極層４０５ａ
とドレイン電極層４０５ｂとの間に生じる恐れのある電界集中の緩和を図ることができる
。
本実施の形態では、一例として、タングステン膜を加工した後に、希釈フッ酸を用いてウ
ェットエッチングを行うことで、酸化物半導体膜４０３に薄い領域を形成する工程につい
て説明するが、この工程に限定されない。タングステン膜を加工する際のエッチング条件
を適宜調整することで、酸化物半導体膜４０３に薄い領域を形成しても良い。
ウェットエッチングは、突出部を有するソース電極層４０５ａ、及び突出部を有するドレ
イン電極層４０５ｂをマスクとして、露出した酸化物半導体膜４０３についてのみ行われ
る。
本実施の形態においては、露出した酸化物半導体膜４０３に対して、例えば５ｎｍ程度の
エッチングを行う（膜厚を５ｎｍ程度薄くする）。この場合、ウェットエッチングの処理
時間はエッチングレートから最適時間を適宜算出すればよい。
ソース電極層４０５ａ及びドレイン電極層４０５ｂをマスクとするウェットエッチングが
、酸化物半導体膜４０３に対して行われると、ソース電極層４０５ａ及びドレイン電極層
４０５ｂと重ならない領域の酸化物半導体膜４０３の膜厚は、ソース電極層４０５ａ及び
ドレイン電極層４０５ｂと重なる領域の酸化物半導体膜４０３の膜厚よりも小さくなる（
図１（Ｅ）参照）。この薄い領域をトランジスタのチャネル形成領域として機能させるこ
とができる。従って、導電層４９１と重なり、チャネル長方向に伸長したソース電極層４
０５ａの下端部と、チャネル長方向に伸長したドレイン電極層４０５ｂの下端部との間の
距離をチャネル長とすることができる。
なお、酸化物半導体膜４０３に薄い領域を形成する際、酸化物半導体膜４０３を過剰にエ
ッチングすることで、酸化物半導体膜４０３と接して形成されている酸化物絶縁膜４３６
の表面が露出しないように、十分注意する必要がある。即ち、希釈フッ酸の濃度、ウェッ
トエッチングの処理時間、及び酸化物半導体膜４０３の結晶化度等を適宜制御することが
好ましい。
次いで、純水メガソニック洗浄を行う。この段階の断面図が図１（Ｅ）に相当する。
なお、上記のように希釈フッ酸を用いたウェットエッチングを行う酸化物半導体膜として
、結晶構造を有する酸化物半導体膜、具体的にはＣＡＡＣ－ＯＳ膜を用いると、ＣＡＡＣ
－ＯＳ膜上に形成されるゲート絶縁膜及びゲート電極層の被覆性向上の効果、トランジス
タの性能向上の効果、及びトランジスタの電気的特性の劣化を防止する効果、等が顕著に
現れるため、ＣＡＡＣ－ＯＳ膜を用いることが好ましい。
ＣＡＡＣ－ＯＳ膜は、例えば、膜の全部またはほとんどが非晶質構造である酸化物半導体
膜（アモルファス－ＯＳ膜ともよぶ）と比べると、異方的にエッチングを進行させ易い。
ＣＡＡＣ－ＯＳ膜が有する結晶構造が、各結晶面に対してエッチングレートに違いを生じ
させるため、この違いを利用する事で、エッチングを異方的に進行させることが可能にな
る。
従ってＣＡＡＣ－ＯＳ膜を用いることで、ＣＡＡＣ－ＯＳ膜の薄い領域（ソース電極層４
０５ａ及びドレイン電極層４０５ｂと重ならない領域）とＣＡＡＣ－ＯＳ膜の厚い領域（
ソース電極層４０５ａ及びドレイン電極層４０５ｂと重なる領域）との間の境界領域が膜
厚方向に立ち上がる断面形状とし、滑らかに順テーパ方向に傾斜する断面形状にすること
が可能である。
また、ゲート絶縁膜の膜厚が小さくても被覆性の向上が図れる。ＣＡＡＣ－ＯＳ膜の薄い
領域と、厚い領域との境界での電界集中を緩和させ、トランジスタの信頼性の向上を実現
することが可能である。
一方、アモルファス－ＯＳ膜は、等方的にエッチングを進行させ易い。等方的にエッチン
グが進行した場合、下方向だけでなく横方向にも、同じ速度でエッチングが進むため、マ
スクとして用いられている突出部を有するソース電極層４０５ａ、及び突出部を有するド
レイン電極層４０５ｂの直下まで除去される。従って、アモルファス－ＯＳ膜上に形成さ
れるゲート絶縁膜及びゲート電極層の被覆性は低下する。
次いで、酸化物半導体膜４０３、ソース電極層４０５ａ、及びドレイン電極層４０５ｂを
覆うゲート絶縁膜４０２を形成する（図１（Ｆ）参照）。
ゲート絶縁膜４０２の膜厚は、例えば１ｎｍ以上２０ｎｍ以下とし、スパッタリング法、
ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。また
、ゲート絶縁膜４０２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板
表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
ゲート絶縁膜４０２としては、酸化シリコン膜、酸化ガリウム膜、Ｇａ２Ｏ３（Ｇｄ２Ｏ
３）膜、酸化亜鉛膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化
窒化アルミニウム膜、または窒化酸化シリコン膜を用いることができる。また、絶縁性を
有するＩｎ－Ｇａ－Ｚｎ系酸化物膜もゲート絶縁膜４０２として用いることができる。絶
縁性を有するＩｎ－Ｇａ－Ｚｎ系酸化物膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比
］の酸化物ターゲットを用い、基板温度を室温とし、スパッタリングガスにアルゴン、ま
たはアルゴンと酸素の混合ガスを用いて形成すればよい。
本実施の形態では、ゲート絶縁膜４０２としてスパッタ法で形成する酸化ガリウム膜を用
いる。酸化ガリウム膜をゲート絶縁膜４０２として用いると、酸化物半導体膜４０３の同
一構成材料を含んでいるため、酸化物半導体膜の界面状態を良好なものとすることができ
、安定な電気的特性を付与することができる。
次いで、ゲート絶縁膜４０２上に、スパッタリング法、蒸着法などを用いて導電膜を形成
し、該導電膜をエッチングして、ゲート電極層４０１ａ、４０１ｂを形成する。
ゲート電極層４０１ａ、４０１ｂの材料は、モリブデン、チタン、タンタル、タングステ
ン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主
成分とする合金材料を用いて形成することができる。また、ゲート電極層４０１ａ、４０
１ｂとしてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜
、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４０１ａ、４０
１ｂは、単層構造としてもよいし、積層構造としてもよい。
本実施の形態では、ゲート絶縁膜４０２上に接するゲート電極層４０１ａとして、窒素を
含む金属酸化物膜（窒素を含むＩｎ－Ｇａ－Ｚｎ系酸化物膜）を用い、その上にゲート電
極層４０１ｂとしてタングステン膜を用いる。窒素を含む金属酸化物膜をゲート電極層４
０１ａとして用いてトランジスタのしきい値電圧をプラスにすることができる。
以上の工程で、本実施の形態のトランジスタ４４０ａを作製することができる（図２（Ａ
）参照）。トランジスタ４４０ａは、トップゲート構造のトランジスタの一例であり、図
２（Ａ）は、トランジスタ４４０ａのチャネル長方向の断面図である。
また、酸素過剰領域４８１を含む酸化物絶縁膜４３６中に設けられた導電層４９１は、ゲ
ート電極層４０１ａ、４０１ｂとチャネル形成領域を介して重なり、トランジスタ４４０
ａの電気的特性を制御する。
導電層４９１はトランジスタ４４０ａの電気的特性を制御する第２のゲート電極層（いわ
ゆるバッグゲートともいう）として機能することができる。例えば導電層４９１の電位を
ＧＮＤ（または固定電位）とすることでトランジスタ４４０ａのしきい値電圧をよりプラ
スとし、さらにノーマリーオフのトランジスタとすることができる。
また、ゲート電極層４０１ａ、４０１ｂは、ソース電極層４０５ａ及びドレイン電極層４
０５ｂの一部と重なる構成である。ソース電極層４０５ａの突出部（またはドレイン電極
層４０５ｂの突出部）は、ゲート絶縁膜４０２の被覆性の向上が図れる形状となっている
ため、電界集中の緩和の効果があり、トランジスタの電気的特性の向上及び信頼性の向上
に寄与する。
次いで、ゲート電極層４０１ａ、４０１ｂを覆う絶縁膜４０７を形成する（図２（Ｂ）参
照）。この絶縁膜４０７は、酸化物半導体膜４０３またはゲート絶縁膜４０２からの酸素
の放出を防止する機能が高いバリア膜（保護膜）として機能する。
バリア膜として機能する絶縁膜４０７は、酸化物半導体膜４０３への水素、水分などの不
純物侵入が防止できる緻密な膜が好ましい。
バリア膜として機能する絶縁膜４０７としては、例えば、酸化ガリウム膜、Ｇａ２Ｏ３（
Ｇｄ２Ｏ３）膜、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化
アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化
アルミニウム膜、酸化亜鉛膜などの無機絶縁膜を用いることができ、単層でも積層でもよ
い。バリア膜として機能する絶縁膜４０７は、プラズマＣＶＤ法又はスパッタリング法、
又は成膜ガスを用いたＣＶＤ法、又はＭＢＥ法を用いることができる。
次いで、絶縁膜４０７上に層間絶縁膜４８５を形成する。層間絶縁膜４８５は、酸化シリ
コン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリ
コン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜、酸化ガリ
ウム膜、などの無機絶縁膜を用いることができ、単層でも積層でもよい。
そして、層間絶縁膜４８５に埋め込み配線を形成した段階の断面図が図２（Ｃ）に相当す
る。層間絶縁膜４８５にソース電極層４０５ａに達するコンタクトホールを形成し、第１
のバリア金属膜４８６を成膜し、その上に低抵抗導電層４８７を形成するための銅または
銅合金膜を成膜する。そして、平坦化するために研磨を行い、露出した低抵抗導電層４８
７を保護するため、第２のバリア金属膜４８８を形成する。埋め込み配線は、第１のバリ
ア金属膜４８６と、第２のバリア金属膜４８８と、第１のバリア金属膜４８６と第２のバ
リア金属膜４８８で囲まれた低抵抗導電層４８７とで構成される。
第１のバリア金属膜４８６、及び第２のバリア金属膜４８８は、低抵抗導電層４８７に含
まれる銅の拡散を抑える導電材料を用いればよく、例えば窒化タンタル膜、窒化モリブデ
ン膜、窒化タングステン膜などを用いる。
以上の工程を経ることによって、トランジスタ４４０ａ上にさらに他の半導体素子や配線
などを形成して多層構造を有する半導体装置を形成することができる。なお、トランジス
タ４４０ａ上に設ける他の半導体素子や配線などは、埋め込み配線と電気的に接続を行う
ことができる。
また、本実施の形態に示したトランジスタ４４０ａの断面構造は一例であって、酸化物半
導体膜４０３（好ましくはソース電極層４０５ａ及びドレイン電極層４０５ｂも）の断面
形状が同じであれば、特に限定されない。また、トランジスタ４４０ａとしてＭＯＳＦＥ
Ｔを例示しているが、トランジスタ４４０ａとしてＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａ
ｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などを用いる
こともできる。ただし、トランジスタ４４０ａとしてＩＧＢＴを用いる場合、ソース電極
層がエミッタ端子に相当し、ドレイン電極層がコレクタ端子に相当する。以下に、他のト
ランジスタの断面構造の一例を列挙する。
図３（Ａ）に示すトランジスタ４４０ｂは、第１の酸化物半導体膜４０３ａ上に、第１の
酸化物半導体膜４０３ａと組成の異なる第２の酸化物半導体膜４０３ｂを形成して２層の
積層構造とし、膜厚の小さい領域を有する第２の酸化物半導体膜４０３ｂを有している。
２層の積層である構成以外は、図２（Ｂ）と同一であるため、ここでは詳細な説明は省略
することとする。
第１の酸化物半導体膜４０３ａとしては、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のタ
ーゲットを用いて成膜されるＩｎ－Ｇａ－Ｚｎ系酸化物膜を用いる。なお、第１の酸化物
半導体膜４０３ａは、原子数比でＩｎがＧａ及びＺｎよりも多い半導体膜であればよい。
また、第２の酸化物半導体膜４０３ｂとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数
比のターゲットを用いて成膜されるＩｎ－Ｇａ－Ｚｎ系酸化物膜を用いる。
組成の異なる酸化物半導体膜の積層を用いる場合、第１の酸化物半導体膜４０３ａが露出
しないように第２の酸化物半導体膜４０３ｂに膜厚の小さい領域を形成する。
図３（Ａ）に示すトランジスタ４４０ｂは、チャネル形成領域にＩｎ：Ｇａ：Ｚｎ＝３：
１：２の原子数比のターゲットを用いて成膜されるＩｎ－Ｇａ－Ｚｎ系酸化物膜を用いる
ため、電界効果移動度の向上を図ることができる。
また、図３（Ｂ）に示すトランジスタ４４０ｃは、第３の酸化物半導体膜４０３ｃ上に、
第３の酸化物半導体膜４０３ｃと組成の異なる第１の酸化物半導体膜４０３ａを形成し、
第１の酸化物半導体膜４０３ａ上に、第１の酸化物半導体膜４０３ａと組成の異なる第２
の酸化物半導体膜４０３ｂを形成して３層の積層構造とし、膜厚の小さい領域を有する第
２の酸化物半導体膜４０３ｂを有している。３層の積層である構成以外は、図２（Ｂ）と
同一であるため、ここでは詳細な説明は省略することとする。
第１の酸化物半導体膜４０３ａとしては、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のタ
ーゲットを用いて成膜されるＩｎ－Ｇａ－Ｚｎ系酸化物膜を用いる。なお、第１の酸化物
半導体膜４０３ａは、原子数比でＩｎがＧａ及びＺｎよりも多い半導体膜であればよい。
また、第２の酸化物半導体膜４０３ｂとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数
比のターゲットを用いて成膜されるＩｎ－Ｇａ－Ｚｎ系酸化物膜を用いても良いし、Ｉｎ
：Ｇａ：Ｚｎ＝１：３：２の原子数比のターゲットを用いて成膜されるＩｎ－Ｇａ－Ｚｎ
系酸化物膜を用いても良い。また、第３の酸化物半導体膜４０３ｃとしては、Ｉｎ：Ｇａ
：Ｚｎ＝１：３：２の原子数比のターゲットを用いて成膜されるＩｎ－Ｇａ－Ｚｎ系酸化
物膜を用いても良いし、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のターゲットを用いて
成膜されるＩｎ－Ｇａ－Ｚｎ系酸化物膜を用いても良い。
組成の異なる酸化物半導体膜の積層を用いる場合、第１の酸化物半導体膜４０３ａが露出
しないように第２の酸化物半導体膜４０３ｂに膜厚の小さい領域を形成する。
図３（Ｂ）に示すトランジスタ４４０ｃは、チャネル形成領域にＩｎ：Ｇａ：Ｚｎ＝３：
１：２の原子数比のターゲットを用いて成膜されるＩｎ－Ｇａ－Ｚｎ系酸化物膜を用いる
ため、電界効果移動度の向上を図ることができる。
また、図３（Ｃ）に示すトランジスタ４４０ｄは、導電層４９２がチャネル形成領域と重
ならない位置に配置している例である。導電層４９２がチャネル形成領域と重ならない位
置に配置されている構成以外は、図３（Ｂ）と同一であるため、ここでは詳細な説明は省
略することとする。
トランジスタ４４０ｄを作製した直後の段階でトランジスタのしきい値電圧をよりプラス
とし、ノーマリーオフのトランジスタが実現できている場合には、図３（Ｃ）に示すよう
に、導電層４９２はチャネル形成領域と重ねなくともよい。また、回路の構成上、ノーマ
リーオフのトランジスタである必要がない場合には、そのトランジスタだけノーマリーオ
ンのトランジスタとして用いることも可能である。
また、図２（Ｂ）、図３（Ａ）、図３（Ｂ）、及び図３（Ｃ）に示すトランジスタは、そ
れぞれ一部が異なる構成であるが、特に限定されず、様々な組み合わせが可能である。
（実施の形態２）
本実施の形態では、ゲート電極層と、ゲート絶縁膜と、ゲート絶縁膜を介してゲート電極
層と重なるソース電極層との間に形成される寄生容量、及び、ゲート電極層と、ゲート絶
縁膜と、ゲート絶縁膜を介してゲート電極層と重なるドレイン電極層との間に形成される
寄生容量を低減するトランジスタの作製方法の一例を以下に示す。なお、実施の形態１と
途中の工程までは同一であるため、その部分の詳細な説明は省略することとする。
まず、実施の形態１に示した図１（Ｃ）と同じ段階までの工程を行う。まず、基板４００
上に導電層４９１を形成し、酸素過剰領域４８１を含む酸化物絶縁膜４３６を形成する。
この段階での断面図が図４（Ａ）である。なお、図１（Ｃ）と図４（Ａ）は同一である。
次いで、酸化物絶縁膜４３６上に第１の酸化物半導体膜４０３ａと、第１の酸化物半導体
膜４０３ａ上に第２の酸化物半導体膜４０３ｂを形成する。第１の酸化物半導体膜４０３
ａを成膜した後、大気にふれることなく連続的に第２の酸化物半導体膜４０３ｂを成膜す
る。
第１の酸化物半導体膜４０３ａとしては、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のタ
ーゲットを用いて成膜されるＩｎ－Ｇａ－Ｚｎ系酸化物膜を用いる。なお、第１の酸化物
半導体膜４０３ａは、原子数比でＩｎをＧａ及びＺｎよりも多い半導体膜であればよい。
また、第２の酸化物半導体膜４０３ｂとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数
比のターゲットを用いて成膜されるＩｎ－Ｇａ－Ｚｎ系酸化物膜を用いる。また、第１の
酸化物半導体膜４０３ａ及び第２の酸化物半導体膜４０３ｂは、結晶構造を有する酸化物
膜とし、好ましくはＣＡＡＣ－ＯＳ膜とする。
次いで、フォトリソグラフィ工程により島状の酸化物半導体膜に加工する。その後、スパ
ッタリング法、蒸着法などを用いて導電膜を成膜する。
次いで、導電膜上にレジストマスク４０８ａ、４０８ｂを形成し、導電膜の膜厚の半分程
度を除去して部分的に薄膜にするエッチングを行う。そして、一部薄膜化した導電膜４０
６が形成される。この段階での断面図が図４（Ｂ）である。
次いで、レジストマスク４０８ａ、４０８ｂを除去した後、一部薄膜化した導電膜４０６
上に保護層４０９を形成する（図４（Ｃ）参照）。この保護層４０９は、後のゲート絶縁
膜４０２をエッチングする際に導電膜の一部を保護するために設けられる膜であり、酸化
シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化
シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などを
用いる。なお、保護層４０９は、ゲート絶縁膜４０２の材料とは異なる材料を用い、エッ
チングの選択比が大きい材料が好ましい。本実施の形態ではスパッタ法で得られる酸化シ
リコン膜を用いる。
次いで、保護層４０９上にレジストマスクを形成し、図４（Ｄ）に示す断面形状、即ち、
突出部を有するソース電極層４０５ａ、及び突出部を有するドレイン電極層４０５ｂをそ
れぞれ形成する。このソース電極層４０５ａ、及びドレイン電極層４０５ｂの形成時に保
護層４０９もエッチングされて、ソース電極層４０５ａ上に接して重なる第１の保護層４
１０ａと、ドレイン電極層４０５ｂ上に接して重なる第２の保護層４１０ｂとが形成され
る。そしてレジストマスクを除去した段階での断面図が図４（Ｄ）である。
次いで、希釈フッ酸（濃度０．００２５％）を用いて、ＣＡＡＣ－ＯＳ膜である酸化物半
導体膜に対してウェットエッチングを行い、酸化物半導体膜（ここでは第２の酸化物半導
体膜４０３ｂ）に膜厚の小さい領域を形成することができる。希釈フッ酸を用いてウェッ
トエッチングを行うことで、チャネル形成領域となる酸化物半導体膜の膜厚をより正確に
制御することができ、また、チャネル形成領域付近の汚染物質を低減させることができる
。従って、トランジスタの高性能化を図ることができる。
次いで、純水メガソニック洗浄を行う。この段階の断面図が図４（Ｅ）に相当する。
次いで、第２の酸化物半導体膜４０３ｂ、第１の保護層４１０ａ、及び第２の保護層４１
０ｂを覆うゲート絶縁膜４０２を形成する。本実施の形態ではゲート絶縁膜４０２の材料
として、酸化ガリウムを含む膜、代表的には酸化ガリウム膜を用いる。酸化ガリウムを含
む膜は、膜厚が２０ｎｍ以下と薄くとも、後の工程で形成する窒素を含む金属酸化物膜を
スパッタ法などで成膜しても、窒素などの不純物が成膜時またはその後に下方の酸化物半
導体膜に侵入することを防ぐ効果もある。
次いで、ゲート絶縁膜４０２上に、スパッタリング法、蒸着法などを用いて導電膜を形成
し、該導電膜をエッチングして、ゲート電極層４０１ａ、４０１ｂを形成する。次いで、
ゲート電極層４０１ａ、４０１ｂをマスクとしてゲート絶縁膜４０２の一部を除去する。
なお、ゲート絶縁膜４０２の一部を除去する際、第１の保護層４１０ａ、及び第２の保護
層４１０ｂがエッチングストッパーとして機能し、ソース電極層４０５ａ及びドレイン電
極層４０５ｂをエッチング処理から保護している。
本実施の形態では、ゲート絶縁膜４０２上に接するゲート電極層４０１ａとして、窒素を
含む金属酸化物膜（窒素を含むＩｎ－Ｇａ－Ｚｎ系酸化物膜）を用い、その上にゲート電
極層４０１ｂとしてタングステン膜を用いる。
以上の工程で、本実施の形態のトランジスタ４４１ａを作製することができる。最後に、
ゲート電極層４０１ａ、４０１ｂを覆い、第１の保護層４１０ａ、及び第２の保護層４１
０ｂと接する絶縁膜４０７を形成する（図４（Ｆ）参照）。この絶縁膜４０７は、第１の
酸化物半導体膜４０３ａ、第２の酸化物半導体膜４０３ｂ、またはゲート絶縁膜４０２か
らの酸素の放出を防止する機能が高いバリア膜として機能する。トランジスタ４４１ａは
、トップゲート構造のトランジスタの一例であり、図４（Ｆ）は、トランジスタ４４１ａ
のチャネル長方向の断面図である。
図４（Ｆ）に示すトランジスタ４４１ａにおいて、ゲート電極層４０１ａ、４０１ｂは、
ソース電極層４０５ａ及びドレイン電極層４０５ｂの一部と重なる構成であるが、ソース
電極層４０５ａ上に接して第１の保護層４１０ａと、ドレイン電極層４０５ｂ上に接して
第２の保護層４１０ｂが設けられているため、この部分での寄生容量が実施の形態１に示
したトランジスタ４４０ａに比べて低減された構成となっている。
また、本実施の形態に示したトランジスタ４４１ａの断面構造は一例であって、酸化物半
導体膜４０３（好ましくはソース電極層４０５ａ及びドレイン電極層４０５ｂも）の断面
形状が同じであれば、特に限定されない。以下に、他のトランジスタの断面構造の一例を
列挙する。
図５（Ａ）に示すトランジスタ４４１ｂは、酸化物絶縁膜４３６と第１の酸化物半導体膜
４０３ａの間に、酸化ガリウムを含む絶縁膜４３８を設けた例である。
図５（Ａ）に示すトランジスタ４４１ｂは、ソース電極層４０５ａ及びドレイン電極層４
０５ｂの下面にも接して酸化ガリウムを含む絶縁膜４３８を有している。酸化ガリウムを
含む絶縁膜４３８は、ゲート絶縁膜４０２のエッチング時に酸化物絶縁膜４３６を保護す
るエッチングストッパーとしても機能している。そして、トランジスタの周縁領域では、
絶縁膜４０７と酸化ガリウムを含む絶縁膜４３８とが接している。
酸化物絶縁膜４３６と第１の酸化物半導体膜４０３ａの間に、酸化ガリウムを含む絶縁膜
４３８を有する構成以外は、図４（Ｆ）と同一であるため、ここでは詳細な説明は省略す
ることとする。
また、図５（Ｂ）に示すトランジスタ４４１ｃは、酸化物絶縁膜４３６と第１の酸化物半
導体膜４０３ａの間に、酸化ガリウムを含む絶縁膜４３８を設け、絶縁膜４３８の一部と
ゲート絶縁膜４０２が接する構成とした例である。ゲート絶縁膜４０２の上面形状が異な
る以外は、図５（Ａ）と同一であるため、ここでは詳細な説明は省略することとする。
トランジスタ４４１ｃは、ゲート絶縁膜４０２が酸化ガリウムを含む絶縁膜であるため、
第１の酸化物半導体膜４０３ａ、第２の酸化物半導体膜４０３ｂ、ソース電極層４０５ａ
、及びドレイン電極層４０５ｂが酸化ガリウムを含む絶縁膜で包まれた構成となっている
。従って、酸化物半導体膜の積層からの酸素の脱離を四方から防止する構成となっている
。
また、図５（Ｃ）に示すトランジスタ４４１ｄは、酸化物半導体膜を、３層の積層構造と
し、第３の酸化物半導体膜４０３ｃ上に、第３の酸化物半導体膜４０３ｃと組成の異なる
第１の酸化物半導体膜４０３ａを形成し、第１の酸化物半導体膜４０３ａ上に、第１の酸
化物半導体膜４０３ａ及び第３の酸化物半導体膜４０３ｃと組成の異なる第２の酸化物半
導体膜４０３ｂを形成した例である。第２の酸化物半導体膜４０３ｂは、膜厚の小さい領
域を有している。
また、導電層４９１を覆う絶縁膜４３４が形成されており、酸化物絶縁膜４３５が研磨さ
れ、絶縁膜４３４の一部が露出している構成となっている。
絶縁膜４３４は、バリア膜であり、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化
シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜、酸化
ガリウム膜などの無機絶縁膜を用いる。
絶縁膜４３４は、プラズマＣＶＤ法で得られる酸化シリコン膜、酸化窒化シリコン膜であ
る。
図５（Ｃ）に示すトランジスタ４４１ｄは、酸化物半導体膜が３層の積層構造である点と
、絶縁膜４３４を有している点と、酸素ドープ処理を行っていない以外は、図５（Ａ）と
同一であるため、ここでは詳細な説明は省略することとする。
また、図６（Ａ）に示すトランジスタ４４１ｅは、酸化物半導体膜が３層の積層構造であ
る点以外は、図５（Ａ）と同一であるため、ここでは詳細な説明は省略することとする。
また、図６（Ｂ）にトランジスタ４４１ｅの上面図の一例を示す。図６（Ｂ）中の鎖線Ａ
Ｂで切断した断面が図６（Ａ）に相当する。図６（Ｂ）に示すように、第２の酸化物半導
体膜４０３ｂの周縁は、ソース電極層４０５ａまたはドレイン電極層４０５ｂで覆われ、
覆われていない領域の第２の酸化物半導体膜４０３ｂを覆ってゲート電極層４０１ｂは設
けられているため、ゲート電極層４０１ｂのエッチング時に第２の酸化物半導体膜４０３
ｂが露出している箇所はない。また、図６（Ａ）に示すように、ソース電極層４０５ａの
上面は、第１の保護層４１０ａで覆われ、またはドレイン電極層４０５ｂの上面は、第２
の保護層４１０ｂで覆われているため、ゲート電極層４０１ｂのエッチング時にソース電
極層４０５ａまたはドレイン電極層４０５ｂが除去されることはない。
また、図４（Ｆ）、図５（Ａ）、図５（Ｂ）、図５（Ｃ）、及び図６（Ａ）に示すトラン
ジスタは、それぞれ一部が異なる構成であるが、特に限定されず、様々な組み合わせが可
能である。
また、本実施の形態は、実施の形態１と自由に組み合わせることができる。
また、本実施の形態において、実施の形態１と同一の箇所には同じ符号を用い、同じ材料
を用いることができることは言うまでもない。
（実施の形態３）
本実施の形態では、実施の形態１または実施の形態２に示すトランジスタを使用した半導
体装置の例を、図７を用いて説明する。
図７に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ７４０、７５０
を有し、上部に第２の半導体材料を用いたトランジスタ６１０を有するものである。トラ
ンジスタ６１０は、実施の形態２で示すトランジスタ４４１ｄと同様な構造を有する例で
ある。また、図５と同じ箇所は同じ符号を用いて説明する。なお、図７（Ｂ）は図７（Ａ
）に相当する半導体装置の回路図である。
ここで、第１の半導体材料と第２の半導体材料は異なるバンドギャップを持つ材料とする
ことが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン
など）とし、第２の半導体材料を酸化物半導体とすることができる。シリコンなどの材料
を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトラン
ジスタは、その特性により長時間の電荷保持を可能とする。
半導体装置に用いる基板は、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半
導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏ
ｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることができ、トランジスタのチャネル形成領
域は、半導体基板中、又は半導体基板上に形成することができる。図７（Ａ）に示す半導
体装置は、半導体基板中にチャネル形成領域を形成して下部のトランジスタを作製する例
である。
図７（Ａ）に示す半導体装置においては、基板７００に単結晶シリコン基板を用いて、該
単結晶シリコン基板にトランジスタ７４０、トランジスタ７５０を形成しており、第１の
半導体材料として単結晶シリコンを用いている。トランジスタ７４０はｎチャネル型トラ
ンジスタ、トランジスタ７５０はｐチャネル型トランジスタであり、トランジスタ７４０
及びトランジスタ７５０は電気的に接続されたＣＭＯＳ（相補型金属酸化物半導体：Ｃｏ
ｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路
７６０を形成している。
なお、本実施の形態では、基板７００としてｐ型の導電型を有する単結晶シリコン基板を
用いているため、ｐチャネル型トランジスタであるトランジスタ７５０の形成領域に、ｎ
型を付与する不純物元素を添加し、ｎウェルを形成する。トランジスタ７５０のチャネル
形成領域７５３はｎウェルに形成される。ｎ型を付与する不純物元素としては、リン（Ｐ
）やヒ素（Ａｓ）等を用いることができる。
ここでは、ｎチャネル型トランジスタであるトランジスタ７４０の形成領域に、ｐ型の導
電型を付与する不純物元素の添加を行っていないが、ｐ型を付与する不純物元素を添加す
ることによりｐウェルを形成してもよい。ｐ型を付与する不純物元素としては、ボロン（
Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。
一方、ｎ型の導電型を有する単結晶シリコン基板を用いる場合には、ｐ型を付与する不純
物元素を添加してｐウェルを形成してもよい。
トランジスタ７４０は、チャネル形成領域７４３、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）領域やエクステンション領域として機能するｎ型不純物領域７４４、ソー
ス領域又はドレイン領域として機能するｎ型不純物領域７４５、ゲート絶縁膜７４２、ゲ
ート電極層７４１を有している。なお、ｎ型不純物領域７４５の不純物濃度は、ｎ型不純
物領域７４４よりも高い。ゲート電極層７４１の側面には側壁絶縁層７４６が設けられて
おり、ゲート電極層７４１及び側壁絶縁層７４６をマスクとして用いて、不純物濃度が異
なるｎ型不純物領域７４４、ｎ型不純物領域７４５を自己整合的に形成することができる
。
トランジスタ７５０は、チャネル形成領域７５３、ＬＤＤ領域やエクステンション領域と
して機能するｐ型不純物領域７５４、ソース領域又はドレイン領域として機能するｐ型不
純物領域７５５、ゲート絶縁膜７５２、ゲート電極層７５１を有している。なお、ｐ型不
純物領域７５５の不純物濃度は、ｐ型不純物領域７５４よりも高い。ゲート電極層７５１
の側面には側壁絶縁層７５６が設けられており、ゲート電極層７５１及び側壁絶縁層７５
６をマスクとして用いて、不純物濃度が異なるｐ型不純物領域７５４、ｐ型不純物領域７
５５を自己整合的に形成することができる。
基板７００において、トランジスタ７４０及びトランジスタ７５０は素子分離領域７８９
により分離されており、トランジスタ７４０及びトランジスタ７５０上に絶縁膜７８８、
及び絶縁膜６８７が積層されている。絶縁膜６８７上には、絶縁膜７８８及び絶縁膜６８
７に形成された開口を介してｎ型不純物領域７４５と電気的に接続する配線層６４７と、
絶縁膜７８８及び絶縁膜６８７に形成された開口を介してｐ型不純物領域７５５と電気的
に接続する配線層６５７とを有する。また、絶縁膜６８７上には、トランジスタ７４０及
びトランジスタ７５０を電気的に接続する配線層７４８が形成されている。配線層７４８
は、絶縁膜７８８及び絶縁膜６８７に形成されてｎ型不純物領域７４５に達する開口でｎ
型不純物領域７４５と電気的に接続され、絶縁膜７８８及び絶縁膜６８７に形成されてｐ
型不純物領域７５５に達する開口でｐ型不純物領域７５５と電気的に接続される。
絶縁膜６８７、配線層６４７、配線層７４８、配線層６５７上に絶縁膜６８６が設けられ
、絶縁膜６８６上に配線層６５８が形成されている。配線層６５８は、絶縁膜７８８、絶
縁膜６８７、絶縁膜６８６に形成された開口を介してゲート配線と電気的に接続されてい
る。ゲート配線は、ゲート絶縁膜７４２及びチャネル形成領域７５３上に形成されており
、ゲート配線がそれぞれ分岐してゲート電極層７４１及びゲート電極層７５１となってい
る。
また、本実施の形態の半導体装置は図７（Ａ）に示す構成に限定されず、トランジスタ７
４０、７５０としてシリサイド（サリサイド）を有するトランジスタや、側壁絶縁層を有
さないトランジスタを用いてもよい。シリサイド（サリサイド）を有する構造であると、
ソース領域及びドレイン領域がより低抵抗化でき、半導体装置の高速化が可能である。ま
た、低電圧で動作できるため、半導体装置の消費電力を低減することが可能である。
次に、図７の半導体装置における下部のトランジスタ上に設けられる上部の素子構成を説
明する。
絶縁膜６８６及び配線層６５８上に絶縁膜６８４が積層され、絶縁膜６８４上に、導電層
４９１と配線層６９２が形成されている。導電層４９１と配線層６９２を覆う絶縁膜４３
４が設けられ、その上に酸化物絶縁膜４３５が設けられている。酸化物絶縁膜４３５上に
は、第３の酸化物半導体膜４０３ｃと、第３の酸化物半導体膜４０３ｃ上に、第３の酸化
物半導体膜４０３ｃと組成の異なる第１の酸化物半導体膜４０３ａと、第１の酸化物半導
体膜４０３ａ上に第１の酸化物半導体膜４０３ａ及び第３の酸化物半導体膜４０３ｃと組
成の異なる第２の酸化物半導体膜４０３ｂとを有する。第２の酸化物半導体膜４０３ｂは
、部分的に膜厚の小さい領域を含む構成となっている。そして、第２の酸化物半導体膜４
０３ｂ上に、突出部を有するソース電極層４０５ａ、及び突出部を有するドレイン電極層
４０５ｂを有し、ソース電極層４０５ａ上に接して重なる第１の保護層４１０ａと、ドレ
イン電極層４０５ｂ上に接して重なる第２の保護層４１０ｂとを有する。第２の酸化物半
導体膜４０３ｂのうち、ソース電極層４０５ａ及びドレイン電極層４０５ｂと重なってい
ない薄膜化された領域（チャネル形成領域）上に接してゲート絶縁膜４０２を有し、その
上にゲート電極層４０１ａ、４０１ｂが設けられている。
また、容量素子６９０も酸化物絶縁膜４３５上にトランジスタ６１０と同様の工程で形成
しており、容量素子６９０は、ソース電極層４０５ａを一方の電極とし、容量電極層６９
３ａ、６９３ｂをもう一方の電極とし、それらの間に設けられた第１の保護層４１０ａと
、ゲート絶縁膜４０２と同じ工程で形成される絶縁膜６８２を誘電体とする容量である。
なお、容量電極層６９３ａ、６９３ｂはゲート電極層４０１ａ、４０１ｂと同じ工程で形
成される。
導電層４９１は、電位をＧＮＤ（または固定電位）とすることでトランジスタ６１０の電
気的特性を制御するバッグゲートとして機能させる。なお、導電層４９１は静電気に対す
る静電遮蔽機能も有する。ただし、導電層４９１を用いてトランジスタ６１０のしきい値
を制御し、ノーマリーオフのトランジスタとする必要がない場合には、導電層４９１を設
けなくともよい。また、ある特定の回路の一部にトランジスタ６１０を用いる場合に導電
層４９１を設けると支障がでる恐れがある場合には、その回路には設けなくともよい。
配線層６９２は、絶縁膜６８４に形成された開口を介して配線層６５８と電気的に接続す
る。本実施の形態において、絶縁膜６８４はＣＭＰ法による平坦化処理を行っている例で
ある。
絶縁膜４３４は半導体装置において下部と上部の間に設けられており、上部のトランジス
タ６１０の電気的特性の劣化や変動を招く水素等の不純物が、下部から上部へ侵入しない
ように、バリア膜として機能する。よって、不純物等の遮断機能の高い、緻密な無機絶縁
膜（例えば、酸化アルミニウム膜、窒化シリコン膜など）を用いることが好ましい。
トランジスタ６１０は実施の形態２に示した作製方法に従って作製すれば、トランジスタ
４４１ｄと同様に作製することができる。トランジスタ６１０の作製方法を簡略に説明す
る。
トランジスタ７４０及びトランジスタ７５０上に設けた絶縁膜６８４上に、導電層４９１
及び配線層６９２を形成する。
次いで、導電層４９１及び配線層６９２を覆う絶縁膜４３４を形成する。
次いで、絶縁膜４３４上に表面に導電層４９１及び配線層６９２の形状を反映した凸部を
有する酸化物絶縁膜を形成する。そして、酸化物絶縁膜にＣＭＰ処理を施して、導電層４
９１及び配線層６９２上の酸化物絶縁膜を選択的に除去することで表面を平坦化し、平坦
化した酸化物絶縁膜４３５を形成する。
次いで、配線層６９２の上面に形成された絶縁膜４３４を一部選択的に除去して配線層６
９２の上面を露出させる開口を形成する。
次いで、第３の酸化物半導体膜４０３ｃと、第１の酸化物半導体膜４０３ａと、第２の酸
化物半導体膜４０３ｂとを大気にふれることなく、スパッタ法により連続的に成膜し、１
枚のフォトマスクを用いて選択的にエッチングする。
そして、第２の酸化物半導体膜４０３ｂ上に、スパッタリング法などを用いて導電膜を成
膜し、その上に酸化シリコン膜を成膜する。次いで、酸化シリコン膜上にレジストマスク
を形成し、酸化シリコン膜の膜厚の半分程度を除去して部分的に薄膜にする第１のエッチ
ングを行う。レジストマスクにアッシングを行ってレジストマスクの面積を小さくする処
理を行った後、小さくしたレジストマスクを用いて第２のエッチングを行い、突出部を有
するソース電極層４０５ａ、及び突出部を有するドレイン電極層４０５ｂをそれぞれ形成
する。また、ソース電極層４０５ａの膜厚の大きい領域上には第１の保護層４１０ａが残
存し、ドレイン電極層４０５ｂの膜厚の大きい領域上には第２の保護層４１０ｂが残存す
る。また、ソース電極層４０５ａは、絶縁膜４３４の開口を介して配線層６９２と電気的
に接続している。
次いで、第２の酸化物半導体膜４０３ｂ、第１の保護層４１０ａ、及び第２の保護層４１
０ｂ上にゲート絶縁膜４０２を形成する。本実施の形態ではゲート絶縁膜４０２の材料と
して、酸化ガリウム膜を用いる。
次いで、ゲート絶縁膜４０２上に、スパッタリング法、蒸着法などを用いて導電膜を形成
し、該導電膜をエッチングして、ゲート電極層４０１ａ、４０１ｂと、容量電極層６９３
ａ、６９３ｂを形成する。次いで、ゲート電極層４０１ａ、４０１ｂをマスクとしてゲー
ト絶縁膜４０２の一部を除去する。また、同じ工程で容量電極層６９３ａ、６９３ｂをマ
スクとしてゲート絶縁膜４０２の一部が除去されて絶縁膜６８２が形成される。なお、酸
化ガリウム膜であるゲート絶縁膜４０２の一部を除去する際、酸化シリコン膜である第１
の保護層４１０ａ、及び第２の保護層４１０ｂがエッチングストッパーとして機能し、ソ
ース電極層４０５ａ及びドレイン電極層４０５ｂをエッチング処理から保護している。
以上の工程でトランジスタ６１０及び容量素子６９０を形成する。酸化ガリウム膜からな
るゲート絶縁膜４０２は、膜厚が２０ｎｍ以下と薄くとも、後の工程で形成する窒素を含
む金属酸化物膜をスパッタ法などで成膜しても、窒素などの不純物が成膜時またはその後
に下方の第２の酸化物半導体膜４０３ｂに侵入することを防ぐ効果もある。
次いで、トランジスタ６１０及び容量素子６９０上に絶縁膜４０７及び層間絶縁膜４８５
を形成する。この段階の断面図が図７（Ａ）に相当する。さらに、実施の形態１に示した
ように層間絶縁膜４８５に埋め込み配線を形成し、埋め込み配線上方に他の半導体素子や
配線などを形成して多層構造を有する半導体装置を作製してもよい。
また、本実施の形態は、実施の形態１または実施の形態２と自由に組み合わせることがで
きる。
（実施の形態４）
実施の形態１または実施の形態２に示すトランジスタを使用した半導体装置の他の例とし
て、論理回路であるＮＯＲ型回路の断面図の一例を図８（Ａ）に示す。図８（Ｂ）は図８
（Ａ）に対応するＮＯＲ型回路の回路図であり、図８（Ｃ）はＮＡＮＤ型回路の回路図で
ある。
図８（Ａ）及び図８（Ｂ）に示すＮＯＲ型回路において、ｐチャネル型トランジスタであ
るトランジスタ８０１、８０２は、図７に示すトランジスタ７５０と同様な構造を有する
、チャネル形成領域に単結晶シリコン基板を用いたトランジスタとし、ｎチャネル型トラ
ンジスタであるトランジスタ８０３、８０４は、図７に示すトランジスタ６１０、及び実
施の形態２で示すトランジスタ４４１ｄと同様に、酸化物半導体膜の膜厚の小さい領域を
チャネル形成領域とするトランジスタを用いる。
トランジスタ８０３は、酸化物半導体膜を、３層の積層構造とした例である。第３の酸化
物半導体膜４０３ｃ上に、第３の酸化物半導体膜４０３ｃと組成の異なる第１の酸化物半
導体膜４０３ａを形成し、第１の酸化物半導体膜４０３ａ上に、第３の酸化物半導体膜４
０３ｃ及び第１の酸化物半導体膜４０３ａと組成の異なる第２の酸化物半導体膜４０３ｂ
を形成した例である。第２の酸化物半導体膜４０３ｂは、膜厚の小さい領域をチャネル形
成領域とすることができる。
なお、酸化物絶縁膜４３５と第１の酸化物半導体膜４０３ａの間に酸化ガリウムを含む絶
縁膜を設け、第１の酸化物半導体膜４０３ａ上に、第１の酸化物半導体膜４０３ａと組成
の異なる第２の酸化物半導体膜４０３ｂを形成して積層構造とし、膜厚の小さい領域を有
する第２の酸化物半導体膜４０３ｂを形成した構成を用いてもよい。また、この構成の場
合、酸化物半導体膜の積層への酸素供給は、化学量論的組成を超える酸素が存在する酸素
過剰領域を有する酸化ガリウムを含む絶縁膜が行うため、酸化物絶縁膜４３５に酸素ドー
プ処理を行わなくてもよい。また、この構成の場合、導電層４９１を覆う絶縁膜４３４が
形成されており、酸化物絶縁膜４３５が研磨され、絶縁膜４３４の一部を露出させ、その
露出部分上に重なる酸化ガリウムを含む絶縁膜が設けられている。
なお、図８（Ａ）及び図８（Ｂ）に示すＮＯＲ型回路において、トランジスタ８０３は、
酸化物半導体膜を介して、ゲート電極層と重なる位置にトランジスタの電気的特性を制御
する導電層４９１を設ける。該導電層の電位を制御し、例えばＧＮＤとすることでトラン
ジスタ８０３のしきい値電圧をよりプラスとし、さらにノーマリーオフのトランジスタと
することができる。なお、本実施の形態は、ＮＯＲ型回路において、トランジスタ８０３
及びトランジスタ８０４に設けられ、バックゲートとして機能できる該導電層同士は電気
的に接続する例である。しかしこれに限定されず、上記バックゲートとして機能できる導
電層はそれぞれ独立して電気的に制御される構造であってもよい。
図８（Ａ）に示す半導体装置は、基板８００に単結晶シリコン基板を用いて、該単結晶シ
リコン基板にトランジスタ８０２を形成し、トランジスタ８０２上に、酸化物半導体膜の
積層をチャネル形成領域に用いたトランジスタ８０３を積層する例である。
トランジスタ８０３のゲート電極層４０１ａ、４０１ｂは配線層８３２と電気的に接続し
ている。また、配線層８３２は、配線層８３５と電気的に接続している。また、トランジ
スタ８０３のゲート電極層４０１ａ、４０１ｂは、埋め込み配線と電気的に接続し、埋め
込み配線は、導電層８４２と電気的に接続している。なお、埋め込み配線は、第１のバリ
ア金属膜４８６と、第２のバリア金属膜４８８と、第１のバリア金属膜４８６と第２のバ
リア金属膜４８８で囲まれた低抵抗導電層４８７とで構成される。なお、埋め込み配線の
作製方法は実施の形態１に示しているため、ここでは詳細な説明は省略することとする。
配線層８３２は絶縁膜８３０上に設けられ、配線層８３５は絶縁膜８３３に形成された開
口に設けられ、導電層８４２は絶縁膜４３４に形成された開口に設けられている。
トランジスタ８０２の電極層８２５は配線層８３１及び配線層８３４を介して、トランジ
スタ８０３の電極層８４５ｂと電気的に接続する。配線層８３１は絶縁膜８３０に形成さ
れた開口に設けられ、配線層８３４は絶縁膜８３３に形成された開口に設けられ、電極層
８４５ｂは絶縁膜４３４に形成された開口に設けられている。なお、電極層８４５ａまた
は電極層８４５ｂは、トランジスタ８０３のソース電極層またはドレイン電極層である。
酸化ガリウムを含む絶縁膜を用いた場合、酸化ガリウムを含む絶縁膜としては、非晶質構
造を有する酸化ガリウム膜を用いる。また、第１の酸化物半導体膜４０３ａは、酸素雰囲
気（酸素１００％雰囲気）下で、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物タ
ーゲットを用いて成膜し、膜中に、ｃ軸が膜の被形成面の法線ベクトルまたは表面の法線
ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状
の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子
とが層状に配列している結晶部を含ませ、所謂ＣＡＡＣ－ＯＳ膜とする。また、第２の酸
化物半導体膜４０３ｂは、酸素雰囲気（酸素１００％雰囲気）下で、Ｉｎ：Ｇａ：Ｚｎ＝
１：１：１［原子数比］の酸化物ターゲットを用いて成膜し、ＣＡＡＣ－ＯＳ膜とする。
また、最終的にトランジスタを完成させた時の第１の酸化物半導体膜４０３ａと第２の酸
化物半導体膜４０３ｂの膜厚の合計は、５ｎｍ以上１０ｎｍ以下とする。なお、本実施の
形態では成膜直後に結晶部を有する酸化物半導体膜を形成する例を示したが、成膜後に加
熱処理を行うことで結晶部を形成してもよい。
酸化ガリウム膜からなる絶縁膜上に接して第１の酸化物半導体膜４０３ａが形成され、第
２の酸化物半導体膜４０３ｂ上に接して酸化ガリウム膜からなるゲート絶縁膜４０２が形
成された構成を有する場合、第１の酸化物半導体膜４０３ａ及び第２の酸化物半導体膜４
０３ｂへ効率よく酸素を供給することができる。また、酸化ガリウム膜からなる絶縁膜及
び酸化ガリウム膜からなるゲート絶縁膜４０２によって、不必要な酸素の放出が抑制でき
、第１の酸化物半導体膜４０３ａを酸素過剰な状態に維持することができる。従って、ト
ランジスタ８０３において、効率よく第１の酸化物半導体膜４０３ａ中及び界面の酸素欠
損の補填を行うことが可能となる。
図８（Ｃ）に示すＮＡＮＤ型回路では、ｐチャネル型トランジスタであるトランジスタ８
１１、８１４は、図７に示すトランジスタ７５０と同様な構造を有し、ｎチャネル型トラ
ンジスタであるトランジスタ８１２、８１３は、図７に示すトランジスタ６１０と同様に
膜厚の小さい領域をチャネル形成領域に有する酸化物半導体膜を用いたトランジスタを用
いる。
なお、図８（Ｃ）に示すＮＡＮＤ型回路において、トランジスタ８１２、８１３は、酸化
物半導体膜を介して、ゲート電極層と重なる位置にトランジスタの電気的特性を制御する
導電層を設ける。該導電層の電位を制御し、例えばＧＮＤとすることでトランジスタ８１
２、８１３のしきい値電圧をよりプラスとし、さらにノーマリーオフのトランジスタとす
ることができる。なお、本実施の形態は、ＮＡＮＤ型回路において、トランジスタ８１２
及びトランジスタ８１３に設けられ、バックゲートとして機能する該導電層同士は電気的
に接続する例である。しかしこれに限定されず、上記バックゲートとして機能できる導電
層はそれぞれ独立して電気的に制御される構造であってもよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、消費電力を十分に低減することができる
。
また、異なる半導体材料を用いた半導体素子を積層することにより、微細化及び高集積化
を実現し、かつ安定で高い電気的特性を付与された半導体装置、及び該半導体装置の作製
方法を提供することができる。
また、本実施の形態では、実施の形態１または実施の形態２に示すトランジスタを使用し
たＮＯＲ型回路とＮＡＮＤ型回路の例を示したが、特に限定されず、実施の形態１または
実施の形態２に示すトランジスタを使用してＡＮＤ型回路やＯＲ回路などを形成すること
ができる。例えば、実施の形態１または実施の形態２に示すトランジスタを使用して電力
が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半
導体装置（記憶装置）を作製することもできる。
図９に半導体装置の回路図を示す。
図９において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極層と
は、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイ
ン電極層とは、電気的に接続されている。トランジスタ１６０は、実施の形態３で示した
トランジスタ７４０、７５０、本実施の形態で示した８０２等を用いることができる。
また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極層又はドレイ
ン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジ
スタ１６２のゲート電極層とは、電気的に接続されている。そして、トランジスタ１６０
のゲート電極層と、トランジスタ１６２のソース電極層又はドレイン電極層の他方は、容
量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容
量素子１６４の電極の他方は電気的に接続されている。
トランジスタ１６２は、実施の形態１または実施の形態２で示すトランジスタ４４０ａ、
４４０ｂ、４４０ｃ、４４０ｄ、４４１ａ、４４１ｂ、４４１ｃ、４４１ｄ、４４１ｅ、
実施の形態３で示すトランジスタ６１０、本実施の形態で示すトランジスタ８０３のいず
れか一の構造を用いることができる。
図９に示す回路構成を有する半導体装置では、トランジスタ１６０のゲート電極層の電位
が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが
可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ
１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより
、第３の配線の電位が、トランジスタ１６０のゲート電極層、および容量素子１６４に与
えられる。すなわち、トランジスタ１６０のゲート電極層には、所定の電荷が与えられる
（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷
、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線
の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ
状態とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷が保持され
る（保持）。
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極層
の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態
で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート
電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジ
スタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極層にＨｉｇｈレベ
ル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲ
ート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより
低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン
状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線
の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１６０
のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレ
ベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば
、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合に
は、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ
状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を
読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態
にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈ
より小さい電位を第５の配線に与えればよい。又は、ゲート電極層の状態にかかわらずト
ランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位
を第５の配線に与えればよい。
図１０に異なる記憶装置の構造の一形態の例を示す。
図１０は、記憶装置の斜視図である。図１０に示す記憶装置は上部に記憶回路としてメモ
リセルを複数含む、メモリセルアレイ（メモリセルアレイ３４００（１）乃至メモリセル
アレイ３４００（ｎ）ｎは２以上の整数）を複数層有し、下部にメモリセルアレイ３４０
０（１）乃至メモリセルアレイ３４００（ｎ）を動作させるために必要な論理回路３００
４を有する。
図１０では、論理回路３００４、メモリセルアレイ３４００（１）及びメモリセルアレイ
３４００（２）を図示しており、メモリセルアレイ３４００（１）又はメモリセルアレイ
３４００（２）に含まれる複数のメモリセルのうち、メモリセル３１７０ａと、メモリセ
ル３１７０ｂを代表で示す。メモリセル３１７０ａ及びメモリセル３１７０ｂとしては、
例えば、本実施の形態において説明した図９の回路構成と同様の構成とすることもできる
。
なお、メモリセル３１７０ａ及びメモリセル３１７０ｂに含まれるトランジスタは、酸化
物半導体膜の膜厚の小さい領域をチャネル形成領域とするトランジスタを用いる。酸化物
半導体膜の膜厚の小さい領域をチャネル形成領域とするトランジスタの構成については、
実施の形態１、または実施の形態２において説明した構成と同様であるため、説明は省略
する。
また、論理回路３００４は、酸化物半導体以外の半導体材料をチャネル形成領域として用
いたトランジスタを有する。例えば、半導体材料（例えば、シリコンなど）を含む基板に
素子分離絶縁層を設け、素子分離絶縁層に囲まれた領域にチャネル形成領域となる領域を
形成することによって得られるトランジスタとすることができる。なお、トランジスタは
、絶縁表面上に形成された多結晶シリコン膜等の半導体膜や、ＳＯＩ基板のシリコン膜に
チャネル形成領域が形成されるトランジスタであってもよい。
メモリセルアレイ３４００（１）乃至メモリセルアレイ３４００（ｎ）及び論理回路３０
０４は層間絶縁層を間に介して積層され、層間絶縁層を貫通する電極や配線によって適宜
電気的接続等を行うことができる。
本実施の形態に示す半導体装置では、酸化物半導体膜の膜厚の小さい領域をチャネル形成
領域とし、且つ、オフ電流の極めて小さいトランジスタを適用することで、極めて長期に
わたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか
、又は、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十
分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されてい
ることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装
置、及び該半導体装置の作製方法を提供することができる。
また、本実施の形態は、実施の形態１、実施の形態２、または実施の形態３と自由に組み
合わせることができる。
（実施の形態５）
本実施の形態では、半導体装置の一例として、実施の形態１または実施の形態２で示すト
ランジスタ４４０ａ、４４０ｂ、４４０ｃ、４４０ｄ、４４１ａ、４４１ｂ、４４１ｃ、
４４１ｄ、４４１ｅのいずれか一を少なくとも一部に用いたＣＰＵ（Ｃｅｎｔｒａｌ Ｐ
ｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）について説明する。
図１１（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１１（Ａ）に示すＣ
ＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉ
ｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ
１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジ
スタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ
Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（Ｒ
ＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板な
どを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けて
もよい。もちろん、図１１（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にす
ぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレ
ジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイ
ミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号Ｃ
ＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各
種回路に供給する。
図１１（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レ
ジスタ１１９６のメモリセルには、上記実施の形態４に開示したメモリセルを用いること
ができる。
図１１（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１
からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジス
タ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか
、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの
保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行
われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書
き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することが
できる。
電源停止に関しては、図１１（Ｂ）または図１１（Ｃ）に示すように、メモリセル群と、
電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を
設けることにより行うことができる。以下に図１１（Ｂ）及び図１１（Ｃ）の回路の説明
を行う。
図１１（Ｂ）及び図１１（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチ
ング素子に、実施の形態１または実施の形態２で示すトランジスタ４４０ａ、４４０ｂ、
４４０ｃ、４４０ｄ、４４１ａ、４４１ｂ、４４１ｃ、４４１ｄ、４４１ｅのいずれか一
を含む記憶回路の構成の一例を示す。
図１１（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複
数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、
実施の形態３に記載されているメモリセルを用いることができる。メモリセル群１１４３
が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの
電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル
１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている
。
図１１（Ｂ）では、スイッチング素子１１４１として、実施の形態１または実施の形態２
で示すトランジスタ４４０ａ、４４０ｂ、４４０ｃ、４４０ｄ、４４１ａ、４４１ｂ、４
４１ｃ、４４１ｄ、４４１ｅのいずれか一を用いており、該トランジスタは、そのゲート
電極層に与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図１１（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構
成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチン
グ素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合
、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよ
いし、直列と並列が組み合わされて接続されていてもよい。
また、図１１（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有
する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが
、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されてい
てもよい。
また、図１１（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイ
ッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装
置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メ
モリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、ス
イッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合
においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具
体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置へ
の情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消
費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態ではボトムゲート型のトランジスタを用いて表示装置を作製する例を示す。
ボトムゲート型のトランジスタは、実施の形態１や実施の形態２のトランジスタの作製工
程の一部を変更すれば形成することができ、例えばゲート電極層を形成した後、酸化物絶
縁膜を形成し、ＣＭＰ処理をせずに酸化物半導体膜の積層を形成し、その上にソース電極
層及びドレイン電極層を形成することで作製することができる。また、ソース電極層及び
ドレイン電極層を形成した後、希釈フッ酸でウェットエッチングして酸化物半導体膜の一
部を薄膜化させることでチャネルエッチ型のトランジスタを作製することができる。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（
発光表示素子ともいう）を用いることができる。発光素子は、電流又は電圧によって輝度
が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕ
ｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インク表示装置（電子ペー
パー）など、電気的作用によりコントラストが変化する表示媒体も適用することができる
。
表示装置の一形態について、図１２を用いて説明する。図１２では表示素子として液晶素
子を用いた液晶表示装置の例を示す。
液晶表示装置は、縦電界方式、又は、横電界方式を適用することができる。図１２（Ａ）
では、縦電界方式を採用する例を示し、図１２（Ｂ）では、横電界方式の一例として、Ｆ
ＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードを採用する例を示す。
但し、表示パネルは、画素部４００２に設けられたトランジスタ４０１０が表示素子と電
気的に接続して構成され、該表示素子としては表示を行うことができれば特に限定されず
、様々な表示素子を用いることができる。
図１２で示すように、表示装置は接続端子電極４０１５及び端子電極４０１６を有してお
り、接続端子電極４０１５及び端子電極４０１６はＦＰＣ４０１８が有する端子と異方性
導電層４０１９を介して、電気的に接続されている。
接続端子電極４０１５は、第１の電極層４０３４と同じ導電層から形成され、端子電極４
０１６は、トランジスタ４０１０、４０１１のソース電極層及びドレイン電極層と同じ導
電層で形成されている。
また基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、トラン
ジスタを複数有しており、図１２では、画素部４００２に含まれるトランジスタ４０１０
と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示している。図１２
では、トランジスタ４０１０、４０１１上には絶縁層４０３２が設けられている。
また、図１２（Ｂ）では、絶縁層４０３２上に平坦化絶縁層４０４０が設けられ、第１の
電極層４０３４と第２の電極層４０３１との間に絶縁層４０４２が設けられている。
トランジスタ４０１０、４０１１としては、実施の形態１又は２に示したトランジスタを
適用することができる。トランジスタ４０１０、４０１１は、ボトムゲート構造のトラン
ジスタである。
トランジスタ４０１０、４０１１は、電流経路（チャネル）として機能する第２の酸化物
半導体膜を挟んで、第２の酸化物半導体膜よりもキャリア密度が低い第１の酸化物半導体
膜及び第３の酸化物半導体膜を含む。よって、トランジスタ４０１０、４０１１は電流経
路が絶縁層界面から遠ざけられた埋め込みチャネル型のトランジスタであり、高い電界効
果移動度を有する。また、バックチャネル側に形成されうる界面準位の影響を低減される
とともに、トランジスタの光劣化（例えば、光負バイアス劣化）を低減された信頼性の高
いトランジスタである。
また、駆動回路用のトランジスタ４０１１の酸化物半導体膜のチャネル形成領域と重なる
位置にさらに導電層を設けてもよい。導電層を酸化物半導体膜のチャネル形成領域と重な
る位置に設けることによって、トランジスタ４０１１のしきい値電圧の変化量をさらに低
減することができる。また、導電層は、電位がトランジスタ４０１１のゲート電極層と同
じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる
。また、導電層の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
また、該導電層は外部の電場を遮蔽する、すなわち外部の電場が内部（トランジスタを含
む回路部）に作用しないようにする機能（特に静電気に対する静電遮蔽機能）も有する。
導電層の遮蔽機能により、静電気などの外部の電場の影響によりトランジスタの電気的な
特性が変動することを防止することができる。
図１２において、液晶素子４０１３は、第１の電極層４０３４、第２の電極層４０３１、
及び液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能す
る絶縁層４０３８、４０３３が設けられている。
図１２（Ａ）では、第２の電極層４０３１は基板４００６側に設けられ、第１の電極層４
０３４と第２の電極層４０３１とは液晶層４００８を介して積層する構成となっている。
また、図１２（Ｂ）では、液晶層４００８の下方に開口パターンを有する第２の電極層４
０３１を有し、絶縁層４０４２を介して第２の電極層４０３１のさらに下方に、平板状の
第１の電極層４０３４を有する。図１２（Ｂ）において開口パターンを有する第２の電極
層４０３１は、屈曲部や枝分かれした櫛歯状を含む形状である。第１の電極層４０３４及
び第２の電極層４０３１はその電極間に電界を発生させるため、同形状で重ならない配置
とする。なお、平坦化絶縁層４０４０上に接して平板状の第２の電極層４０３１を形成し
、絶縁層４０４２を介して第２の電極層４０３１上に、画素電極として機能し、開口パタ
ーンを有する第１の電極層４０３４を有する構成としてもよい。
第１の電極層４０３４、第２の電極層４０３１は、酸化タングステンを含むインジウム酸
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物
、酸化ケイ素を添加したインジウム錫酸化物、グラフェンなどの透光性を有する導電性材
料を用いることができる。
また、第１の電極層４０３４、第２の電極層４０３１はタングステン（Ｗ）、モリブデン
（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎ
ｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタ
ン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属、
又はその合金、若しくはその金属窒化物から一つ、又は複数種を用いて形成することがで
きる。
また、第１の電極層４０３４、第２の電極層４０３１として、導電性高分子（導電性ポリ
マーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子として
は、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリン又
はその誘導体、ポリピロール又はその誘導体、ポリチオフェン又はその誘導体、若しくは
アニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくはその誘導体な
どがあげられる。
またスペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサ
であり、液晶層４００８の膜厚（セルギャップ）を制御するために設けられている。なお
球状のスペーサを用いていてもよい。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、強誘電性液晶、反強誘
電性液晶等を用いることができる。これらの液晶材料は、低分子化合物でも高分子化合物
でもよい。これらの液晶材料（液晶組成物）は、条件により、コレステリック相、スメク
チック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、液晶層４００８に、配向膜を用いないブルー相を発現する液晶組成物を用いてもよ
い。この場合、液晶層４００８と、第１の電極層４０３４及び第２の電極層４０３１とは
接する構造となる。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していく
と、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は、液晶
及びカイラル剤を混合させた液晶組成物を用いて発現させることができる。また、ブルー
相が発現する温度範囲を広げるために、ブルー相を発現する液晶組成物に重合性モノマー
及び重合開始剤などを添加し、高分子安定化させる処理を行って液晶層を形成することも
できる。ブルー相を発現する液晶組成物は、応答速度が短く、光学的等方性であるため配
向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビン
グ処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止すること
ができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表
示装置の生産性を向上させることが可能となる。
また、液晶材料の固有抵抗は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１
Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細
書における固有抵抗の値は、２０℃で測定した値とする。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリー
ク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。保持容量の大
きさは、トランジスタのオフ電流等を考慮して設定すればよい。本明細書に開示する酸化
物半導体膜を有するトランジスタを用いることにより、各画素における液晶容量に対して
１／３以下、好ましくは１／５以下の容量の大きさを有する保持容量を設ければ充分であ
る。
本明細書に開示する酸化物半導体膜を用いたトランジスタは、オフ状態における電流値（
オフ電流値）を低く制御することができる。よって、画像信号等の電気信号の保持時間を
長くすることができ、書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度
を少なくすることができるため、消費電力を抑制する効果を奏する。
また、本明細書に開示する酸化物半導体膜を用いたトランジスタは、高い電界効果移動度
が得られるため、高速駆動が可能である。例えば、このようなトランジスタを液晶表示装
置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライ
バートランジスタを同一基板上に形成することができる。また、画素部においても、この
ようなトランジスタを用いることで、高画質な画像を提供することができる。
液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ－Ｐ
ｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ
ａｌｉｇｎｅｄ Ｍｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐ
ｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔ
ｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅ
ｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した
透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが、
例えば、ＭＶＡ（Ｍｕｌｔｉ－Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）
モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード
、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モードなどを用いることができる
。また、ＶＡ型の液晶表示装置にも適用することができる。ＶＡ型の液晶表示装置とは、
液晶表示パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は
、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である
。また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向
に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれ
る方法を用いることができる。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射
防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基
板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用
いてもよい。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いる
ことができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは
赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）
、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、
色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明
はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用する
こともできる。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素
子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材料
が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機Ｅ
Ｌ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。本実施の形態では、発光素子として有
機ＥＬ素子を用いる例を示す。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透光性であればよい。そ
して、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出
す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の
面から発光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子も適用す
ることができる。
図１３（Ａ）、図１３（Ｂ）に表示素子として発光素子を用いた発光装置の例を示す。
図１３（Ａ）は発光装置の平面図であり、図１３（Ａ）中の一点鎖線Ｓ１－Ｔ１、Ｓ２－
Ｔ２、及びＳ３－Ｔ３で切断した断面が図１３（Ｂ）に相当する。なお、図１３（Ａ）の
平面図においては、電界発光層５４２及び第２の電極層５４３は省略してあり図示してい
ない。
図１３に示す発光装置は、基板５００上に、トランジスタ５１０、容量素子５２０、配線
層交差部５３０を有しており、トランジスタ５１０は発光素子５４０と電気的に接続して
いる。なお、図１３は基板５００を通過して発光素子５４０からの光を取り出す、下面射
出型構造の発光装置である。
トランジスタ５１０は、ボトムゲート構造のトランジスタである。
トランジスタ５１０はゲート電極層５１１ａ、５１１ｂ、ゲート絶縁膜５０１、５０２、
第１の酸化物半導体膜５１２ａ、ｎ型の第２の酸化物半導体膜５１２ｂ及び第３の酸化物
半導体膜５１２ｃを含む酸化物半導体積層５１２、ソース電極層又はドレイン電極層とし
て機能する導電層５１３ａ、５１３ｂを含む。また、トランジスタ５１０上には絶縁層５
２５が形成されている。
容量素子５２０は、導電層５２１ａ、５２１ｂ、ゲート絶縁膜５０１、５０２、第１の酸
化物半導体膜５２２ａ、ｎ型を付与する不純物を含有する第２の酸化物半導体膜５２２ｂ
、第３の酸化物半導体膜５２２ｃを含む酸化物半導体積層５２２、導電層５２３を含み、
導電層５２１ａ、５２１ｂと導電層５２３とで、ゲート絶縁膜５０１、５０２及び酸化物
半導体積層５２２を挟む構成とすることで容量を形成する。
配線層交差部５３０は、ゲート電極層５１１ａ、５１１ｂと、導電層５３３との交差部で
あり、ゲート電極層５１１ａ、５１１ｂと、導電層５３３とは、間にゲート絶縁膜５０１
、５０２を介して交差する。
本実施の形態においては、ゲート電極層５１１ａ及び導電層５２１ａとして膜厚３０ｎｍ
のチタン膜を用い、ゲート電極層５１１ｂ及び導電層５２１ｂとして膜厚２００ｎｍの銅
膜を用いる。よって、ゲート電極層はチタン膜と銅膜との積層構造となる。
トランジスタ５１０は、電流経路（チャネル）として機能する第２の酸化物半導体膜を挟
んで、第２の酸化物半導体膜よりもキャリア密度が低い第１の酸化物半導体膜及び第３の
酸化物半導体膜を含む。よって、トランジスタ５１０は電流経路が絶縁層界面から遠ざけ
られた埋め込みチャネル型のトランジスタであり、高い電界効果移動度を有する。また、
バックチャネル側に形成されうる界面準位の影響を低減されるとともに、トランジスタの
光劣化（例えば、光負バイアス劣化）を低減された信頼性の高いトランジスタである。
また、トランジスタ５１０は、ゲート絶縁膜５０２としてアンモニアの含有量の低減され
た銅のバリア膜として機能する第１の窒素を含むシリコン膜、厚膜（例えば、膜厚３００
ｎｍ）の膜中欠陥の低減された第２の窒素を含むシリコン膜、水素濃度の低減された第３
の窒素を含むシリコン膜の積層構造を含み、ゲート絶縁膜５０１として酸化物絶縁層を有
するトランジスタである。このような構成とすることで、トランジスタ５１０の電気的特
性を良好とすることができ、またトランジスタ５１０の静電破壊を防止することができる
。よって、信頼性の高い半導体装置を歩留まりよく提供することが可能となる。
トランジスタ５１０、容量素子５２０、及び配線層交差部５３０上には層間絶縁層５０４
が形成され、層間絶縁層５０４上において発光素子５４０と重畳する領域にカラーフィル
タ層５０５が設けられている。層間絶縁層５０４及びカラーフィルタ層５０５上には平坦
化絶縁層として機能する絶縁層５０６が設けられている。
絶縁層５０６上に第１の電極層５４１、電界発光層５４２、第２の電極層５４３の順に積
層した積層構造を含む発光素子５４０が設けられている。発光素子５４０とトランジスタ
５１０とは、導電層５１３ａに達する絶縁層５０６及び層間絶縁層５０４に形成された開
口において、第１の電極層５４１及び導電層５１３ａが接することによって電気的に接続
されている。なお、第１の電極層５４１の一部及び該開口を覆うように隔壁５０７が設け
られている。
絶縁層５０６には膜厚１５００ｎｍの感光性のアクリル膜、隔壁５０７には膜厚１５００
ｎｍの感光性のポリイミド膜を用いることができる。
カラーフィルタ層５０５としては、例えば有彩色の透光性樹脂を用いることができる。有
彩色の透光性樹脂としては、感光性、非感光性の有機樹脂を用いることができるが、感光
性の有機樹脂層を用いるとレジストマスク数を削減することができるため、工程が簡略化
し好ましい。
有彩色は、黒、灰、白などの無彩色を除く色であり、カラーフィルタ層は、着色された有
彩色の光のみを透過する材料で形成される。有彩色としては、赤色、緑色、青色などを用
いることができる。また、シアン、マゼンダ、イエロー（黄）などを用いてもよい。着色
された有彩色の光のみを透過するとは、カラーフィルタ層における透過光は、その有彩色
の光の波長にピークを有するということである。カラーフィルタ層は、含ませる着色材料
の濃度と光の透過率の関係に考慮して、最適な膜厚を適宜制御するとよい。例えば、カラ
ーフィルタ層５０５の膜厚は１５００ｎｍ以上２０００ｎｍ以下とすればよい。
隔壁５０７は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂材
料を用い、第１の電極層５４１上に開口部を形成し、その開口部の側壁が連続した曲率を
持って形成される傾斜面となるように形成することが好ましい。
電界発光層５４２は、単数の層で構成されていても、複数の層が積層されるように構成さ
れていてもどちらでもよい。
発光素子５４０に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層５
４３及び隔壁５０７上に保護膜を形成してもよい。保護膜としては、窒化シリコン膜、窒
化酸化シリコン膜、ＤＬＣ膜等を形成することができる。
また、発光素子５４０に酸素、水素、水分、二酸化炭素等が侵入しないように、発光素子
５４０を覆う有機化合物を含む層を蒸着法により形成してもよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、平坦化絶縁層として機能する絶縁層５０６は、アクリル樹脂、ポリイミド、ベンゾ
シクロブテン系樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機材料を用いる
ことができる。また上記有機材料の他に、シロキサン系樹脂、ＰＳＧ（リンガラス）、Ｂ
ＰＳＧ（リンボロンガラス）等の低誘電率材料（ｌｏｗ－ｋ材料）を用いることができる
。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層５０６を形成
してもよい。
絶縁層５０６の形成法は、特に限定されず、その材料に応じて、スパッタリング法、スピ
ンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法）、スクリーン印刷
、オフセット印刷等を用いることができる。
第１の電極層５４１、第２の電極層５４３としては、図１２に示す表示装置の第１の電極
層４０３４、第２の電極層４０３１と同様の材料を適用することができる。
本実施の形態においては、図１３に示す発光装置は下面射出型なので、第１の電極層５４
１は透光性、第２の電極層５４３は反射性を有する。よって、第１の電極層５４１に金属
膜を用いる場合は透光性を保てる程度膜厚を小さくし、第２の電極層５４３に透光性を有
する導電層を用いる場合は、反射性を有する導電層を積層するとよい。
また、駆動回路保護用の保護回路を設けてもよい。保護回路は、非線形素子を用いて構成
することが好ましい。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態７）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型
或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ
Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生す
る画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレ
オ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話
、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機
器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装
置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器
洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵
庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げ
られる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用
ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや
、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範
疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と
電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）
、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付
自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコ
プター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。
これらの電子機器の具体例を図２２及び図２３に示す。
図２２（Ａ）及び図２２（Ｂ）は２つ折り可能なタブレット型端末である。図２２（Ａ）
は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部
９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モー
ド切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
図２２（Ａ）及び図２２（Ｂ）に示すような携帯機器においては、画像データの一時記憶
などにメモリとしてＳＲＡＭまたはＤＲＡＭが使用されている。例えば、実施の形態４に
説明した半導体装置をメモリとして使用することができる。先の実施の形態で説明した半
導体装置をメモリに採用することによって、情報の書き込みおよび読み出しが高速で、長
期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。また、図２２（
Ａ）及び図２２（Ｂ）に示すような携帯機器においては、画像処理や演算処理を行うＣＰ
Ｕが使用されている。そのＣＰＵに実施の形態５に示したＣＰＵを用いることが可能であ
り、用いた場合、携帯機器の消費電力を低減することができる。
また、表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表
示された操作キー９６３８にふれることでデータ入力をすることができる。表示部９６３
１ａは、実施の形態６に示す表示装置を用いることができる。なお、表示部９６３１ａに
おいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッ
チパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３１ａの
全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６３１ａ
の全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面と
して用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部
をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード
表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで
表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタ
ッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示又は横表示などの表示の向きを切
り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイ
ッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の
光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサ
だけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内
蔵させてもよい。
また、図２２（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示し
ているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示
の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネル
としてもよい。
図２２（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６
３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有
する。なお、図２２（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５
、ＤＣＤＣコンバータ９６３６を有する構成について示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態に
することができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐
久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図２２（Ａ）及び図２２（Ｂ）に示したタブレット型端末は、様々な情
報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻など
を表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入
力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有するこ
とができる。
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、
表示部、又は映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐
体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に行
う構成とすることができる。なおバッテリー９６３５としては、リチウムイオン電池を用
いると、小型化を図れる等の利点がある。
また、図２２（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図２２（Ｃ
）にブロック図を示し説明する。図２２（Ｃ）には、太陽電池９６３３、バッテリー９６
３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、
表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６
、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図２２（Ｂ）に示す充放電制御回
路９６３４に対応する箇所となる。
まず外光により太陽電池９６３３による発電がされる場合の動作の例について説明する。
太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤ
Ｃコンバータ９６３６で昇圧又は降圧がなされる。そして、表示部９６３１の動作に太陽
電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６
３７で表示部９６３１に必要な電圧に昇圧又は降圧をすることとなる。また、表示部９６
３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６
３５の充電を行う構成とすればよい。
なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧
電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッ
テリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受
信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成
としてもよい。
図２３（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が
組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を
出力することが可能である。
表示部８００２は、実施の形態６に示した液晶表示装置、実施の形態６に示した有機ＥＬ
素子などの発光素子を各画素に備えた発光装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔ
ａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａ
ｙ Ｐａｎｅｌ）などの、半導体表示装置を用いることができる。
テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装
置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを
介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から
受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行う
ことも可能である。
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えてい
てもよい。テレビジョン装置８０００は、実施の形態４に示すメモリや、実施の形態５に
示したＣＰＵを用いることが可能である。
図２３（Ａ）において、室内機８２００及び室外機８２０４を有するエアコンディショナ
ーは、実施の形態５のＣＰＵを用いた電気機器の一例である。具体的に、室内機８２００
は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図２３（Ａ）において
、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８
２０３は室外機８２０４に設けられていてもよい。或いは、室内機８２００と室外機８２
０４の両方に、ＣＰＵ８２０３が設けられていてもよい。実施の形態５に示したＣＰＵを
エアコンディショナーのＣＰＵに用いることによって省電力化が図れる。
図２３（Ａ）において、電気冷凍冷蔵庫８３００は、酸化物半導体を用いたＣＰＵを備え
る電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室
用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図２３（Ａ）では、Ｃ
ＰＵ８３０４が、筐体８３０１の内部に設けられている。実施の形態５に示したＣＰＵを
電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。
図２３（Ｂ）において、電気機器の一例である電気自動車の例を示す。電気自動車９７０
０には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７
０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図
示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。実施
の形態５に示したＣＰＵを電気自動車９７００のＣＰＵに用いることによって省電力化が
図れる。
駆動装置９７０３は、直流電動機若しくは交流電動機単体、又は電動機と内燃機関と、を
組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報
（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負
荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９
７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エ
ネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合
は、図示していないが、直流を交流に変換するインバータも内蔵される。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
本実施例では、ＣＡＡＣ－ＩＧＺＯ膜を用いたトランジスタの断面図の一部を図１４に、
アモルファス－ＩＧＺＯ膜を用いたトランジスタの断面図の一部を図１５に示す。図１４
（Ａ）及び図１５（Ａ）は、断面ＴＥＭ像を示し、図１４（Ｂ）及び図１５（Ｂ）は、断
面模式図を示す。
本実施例におけるトランジスタは、ソース電極層及びドレイン電極層の形成後に、該電極
層をマスクとしてＩＧＺＯ膜に対してウェットエッチングを行い、ＩＧＺＯ膜に薄い領域
を形成している。なお、ＣＡＡＣ－ＩＧＺＯ膜と、アモルファス－ＩＧＺＯ膜とでは、結
晶構造の状態が異なる（アモルファス－ＩＧＺＯ膜はＣＡＡＣ－ＩＧＺＯ膜よりも結晶性
が低い）。
具体的に、ウェットエッチングは、０．００２５％のフッ酸を用いて行った。０．００２
５％のフッ酸は、水（Ｈ２Ｏ）：１９９０ｍｌと０．５％ＨＦ：１０ｍｌとを混合するこ
とにより作製した。
なお、上述した実施の形態におけるトランジスタは、図１４に示すＣＡＡＣ－ＩＧＺＯ膜
を用いたトランジスタである。図１５に示すアモルファス－ＩＧＺＯ膜を用いたトランジ
スタは、比較のために作製した。
以下に、本実施例に用いたサンプルの詳細について説明する。
図１４に示すサンプルＡは、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のターゲットを用
いて１層目を成膜し、その上にＩｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のターゲットを
用いて２層目を積層したＣＡＡＣ－ＩＧＺＯ膜を用いた。図１５に示すサンプルＢは、Ｉ
ｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のターゲットを用いて成膜される単層のアモルフ
ァス－ＩＧＺＯ膜を用いた。
＜サンプルＡ＞
シリコン基板上に、下地膜としてスパッタ法により酸化シリコン膜（ＳｉＯｘ膜）を３０
０ｎｍ成膜した。その後、下地膜上に、スパッタ法によりＣＡＡＣ－ＩＧＺＯ膜を１５ｎ
ｍ成膜した。ＣＡＡＣ－ＩＧＺＯ膜は、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のター
ゲットを用いて１層目のＣＡＡＣ－ＩＧＺＯ膜を５ｎｍ成膜し、次いで１層目のＣＡＡＣ
－ＩＧＺＯ膜上に、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のターゲットを用いて２層
目のＣＡＡＣ－ＩＧＺＯ膜を１０ｎｍ成膜した。その後、金属膜としてＷ膜を１００ｎｍ
成膜し、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型
プラズマ）エッチング法を用いたＩＣＰエッチング装置を用いて金属膜をエッチングした
。
ＳｉＯｘ膜の成膜条件は、単結晶シリコンターゲットを用い、成膜圧力を０．４Ｐａとし
、Ａｒ流量を２５ｓｃｃｍとし、Ｏ２流量を２５ｓｃｃｍとし、成膜温度を１００℃（基
板温度１００℃）とし、ＤＣ電源を用いた投入電力を５ｋＷとし、ターゲットと基板間の
距離は６０ｍｍとした。
ＣＡＡＣ－ＩＧＺＯ膜（３：１：２）の成膜条件は、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原
子数比のターゲットを用い、成膜圧力を０．４Ｐａとし、Ａｒ流量を３０ｓｃｃｍとし、
Ｏ２流量を４５ｓｃｃｍとし、成膜温度を３０８℃（基板温度２５０℃）とし、ＤＣ電源
を用いた投入電力を０．５ｋＷとし、ターゲットと基板間の距離を６０ｍｍとした。
ＣＡＡＣ－ＩＧＺＯ膜（１：１：１）の成膜条件は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原
子数比のターゲットを用い、成膜圧力を０．４Ｐａとし、Ａｒ流量を３０ｓｃｃｍとし、
Ｏ２流量を４５ｓｃｃｍとし、成膜温度を４１６℃（基板温度３５０℃）とし、ＤＣ電源
を用いた投入電力を０．５ｋＷとし、ターゲットと基板間の距離を６０ｍｍとした。
Ｗ膜の第１のエッチング条件は、圧力を０．６７Ｐａとし、ＣＦ４流量を５５ｓｃｃｍと
し、Ｃｌ２流量を４５ｓｃｃｍとし、Ｏ２流量を５５ｓｃｃｍとし、基板温度を４０℃と
した。また、ＩＣＰ電力は３０００Ｗ（０．７６Ｗ／ｃｍ２）とし、バイアス電力は１１
０Ｗ（０．０７Ｗ／ｃｍ２）とし、エッチング時間は１０ｓｅｃとした。この工程により
、Ｗ膜をエッチングして、部分的に膜厚の小さい領域を設けた。
Ｗ膜の第２のエッチング条件は、圧力を３．０Ｐａとし、Ｏ２流量を５５ｓｃｃｍとし。
基板温度を４０℃とした。また、ＩＣＰ電力は２０００Ｗ（０．５１Ｗ／ｃｍ２）とし、
バイアス電力は０Ｗとし、エッチング時間は１５ｓｅｃとした。この工程により、レジス
トマスクの面積を小さくした。
Ｗ膜の第３のエッチング条件は、圧力を０．６７Ｐａとし、ＣＦ４流量を５５ｓｃｃｍと
し、Ｃｌ２流量を４５ｓｃｃｍとし、Ｏ２流量を５５ｓｃｃｍとし、基板温度を４０℃と
した。また、ＩＣＰ電力は３０００Ｗ（０．７６Ｗ／ｃｍ２）とし、バイアス電力は１１
０Ｗ（０．０７Ｗ／ｃｍ２）とし、エッチング時間は１５ｓｅｃとした。この工程により
、さらにＷ膜をエッチングした。
＜サンプルＢ＞
シリコン基板上に、下地膜としてスパッタ法によりＳｉＯｘ膜を３００ｎｍ成膜した。そ
の後、下地膜上に、スパッタ法によりアモルファス－ＩＧＺＯ膜を１５ｎｍ成膜した。ア
モルファス－ＩＧＺＯ膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のターゲットを用
いて成膜した。その後、金属膜としてＷ膜を１００ｎｍ成膜し、ＩＣＰエッチング装置に
より金属膜をエッチングした。
ＳｉＯｘ膜の成膜条件は、単結晶シリコンターゲットを用い、成膜圧力を０．４Ｐａとし
、Ａｒ流量を２５ｓｃｃｍとし、Ｏ２流量を２５ｓｃｃｍとし、成膜温度を１００℃（基
板温度１００℃）する。また、ＤＣ電源を用いた投入電力を５ｋＷとし、ターゲットと基
板間の距離を６０ｍｍとした。
アモルファス－ＩＧＺＯ膜の成膜条件はＩｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のター
ゲットを用い、成膜圧力を０．４Ｐａとし、Ａｒ流量を３０ｓｃｃｍとし、Ｏ２流量を１
５ｓｃｃｍとし、成膜温度を室温（基板温度２３℃～２５℃）とした。また、ＤＣ電源を
用いた投入電力を０．５ｋＷとし、ターゲットと基板間の距離を６０ｍｍとした。
Ｗ膜の第１のエッチング条件は、圧力を０．６７Ｐａとし、ＣＦ４流量を５５ｓｃｃｍと
し、Ｃｌ２流量を４５ｓｃｃｍとし、Ｏ２流量を５５ｓｃｃｍとし、基板温度を４０℃と
した。また、ＩＣＰ電力を３０００Ｗ（０．７６Ｗ／ｃｍ２）とし、バイアス電力を１１
０Ｗ（０．０７Ｗ／ｃｍ２）とし、エッチング時間を１３ｓｅｃとした。
Ｗ膜の第２のエッチング条件は、圧力を３．０Ｐａとし、Ｏ２流量を５５ｓｃｃｍとし、
基板温度を４０℃とした。また、ＩＣＰ電力を２０００Ｗ（０．５１Ｗ／ｃｍ２）とし、
バイアス電力を０Ｗとし、エッチング時間を１５ｓｅｃとした。
Ｗ膜の第３のエッチング条件は、圧力を０．６７Ｐａとし、ＣＦ４流量を５５ｓｃｃｍと
し、Ｃｌ２流量を４５ｓｃｃｍとし、Ｏ２流量を５５ｓｃｃｍとし、基板温度を４０℃と
した。また、ＩＣＰ電力を３０００Ｗ（０．７６Ｗ／ｃｍ２）とし、バイアス電力を１１
０Ｗ（０．０７Ｗ／ｃｍ２）とし、エッチング時間を１２ｓｅｃとした。
上述した、サンプルＡ、サンプルＢに、０．００２５％フッ酸を用いたウェットエッチン
グを行った。
ウェットエッチング条件は、サンプルＡのエッチング時間は８６ｓｅｃとし、サンプルＢ
のエッチング時間２３ｓｅｃとした。また、サンプルＡのエッチング温度は２５℃、サン
プルＢのエッチング温度も２５℃とした。
なお、本実施例において、希釈フッ酸の温度は、２５℃以上４０℃以下が好ましい。
なお、本実施例において、希釈フッ酸の濃度は、０．２５％以下が好ましく、さらに希釈
した０．００２５％（即ち２５ｐｐｍ）以下が好ましい。なお、希釈フッ酸の濃度は、０
．０００１％（即ち１ｐｐｍ）を下限とし、それより高い濃度とする。また、希釈フッ酸
の濃度が０．００２５％より高いと、ＩＧＺＯ膜のエッチングレートが速くなり、上述し
た実施の形態におけるトランジスタの電気的特性を劣化させ、信頼性を低下させる恐れが
ある。従って、チャネル形成領域におけるＩＧＺＯ膜の薄膜化を実現するためには、０．
００２５％以下とすることが好ましい。
図１４及び図１５は、希釈フッ酸によるウェットエッチング後のＣＡＡＣ－ＩＧＺＯ膜及
びアモルファス－ＩＧＺＯ膜の断面形状の様子である。
図１４（Ａ）より、ＣＡＡＣ－ＩＧＺＯ膜では、膜厚が薄い領域（ウェットエッチングに
より膜厚が減少した領域）と、厚い領域との間の境界領域が膜厚方向に立ち上がる断面形
状とし、滑らかに順テーパ方向に傾斜する断面形状となっていることがわかった。境界領
域を設けることによって金属膜の下端部と、薄い領域との間隔を広げることができ、ＣＡ
ＡＣ－ＩＧＺＯ膜の断面形状を凹部形状とすることができている。なお、図１４（Ａ）の
模式図である図１４（Ｂ）に境界領域を図示しており、薄い領域との境界から連続的に膜
厚が増加して厚い領域となっている領域を指している。境界領域の表面と酸化物絶縁膜表
面とのなすテーパ角θ１は、０°より大きく９０°未満、好ましくは２０°以上７０°以
下とすることが好ましい。また、テーパ角θ２とは、金属膜の側面と酸化物絶縁膜表面と
がなす角を指しており、テーパ角θ１との違いが２０°以内、好ましくは１０°以内、さ
らに好ましくは同一角度とする。テーパ角θ１とテーパ角θ２との差が小さければ、金属
膜の側面と境界領域の表面は滑らかといえる。図１４（Ａ）において、テーパ角θ１とテ
ーパ角θ２は、ともに９０°未満であることが確認できた。ここでのテーパ角θ１とは、
酸化物半導体膜の断面形状において酸化物絶縁膜表面と境界領域（厚い領域と薄い領域と
の間の斜面）の表面とがなす角度を指している。図１４（Ｂ）では、酸化物絶縁膜である
下地膜（ＳｉＯｘ膜）とのなす角度でテーパ角θ１とテーパ角θ２を図示しているが、基
板表面にほぼ平行な表面を有するため、基板表面となす角度でテーパ角θ１とテーパ角θ
２を算出しても同等である。酸化物絶縁膜である下地膜（ＳｉＯｘ膜）と基板の間に導電
層などを設ける場合は、酸化物絶縁膜表面が平坦にならないため、基準面としにくい場合
には、基板表面となす角度でテーパ角θ１とテーパ角θ２を決定すればよい。また、マス
クとして用いられている金属膜（Ｗ）の直下には、エッチングが進行していない。従って
、ＣＡＡＣ－ＩＧＺＯ膜では、異方的にエッチングが進行することが確認できた。
図１５（Ａ）より、アモルファス－ＩＧＺＯ膜では、ウェットエッチングが行われた領域
がマスクの下方と重なり、マスクとして用いられている金属膜（Ｗ）の直下がえぐられオ
ーバーハング形状となっていることがわかった。従って、アモルファス－ＩＧＺＯ膜では
、等方的にエッチングが進行することが確認できた。
図１４（Ａ）及び図１５（Ａ）の結果から、結晶構造の違いにより、ウェットエッチング
後の、ＣＡＡＣ－ＩＧＺＯ膜の断面形状とアモルファス－ＩＧＺＯ膜の断面形状とに、違
いが生じたと考えることができる。ＣＡＡＣ－ＩＧＺＯ膜とアモルファス－ＩＧＺＯ膜と
の結晶構造の違いは、エッチングの方向や、エッチングレートに影響を及ぼすことが示唆
される。
また、ＣＡＡＣ－ＩＧＺＯ膜の境界領域の表面と、金属膜の端部における側面とは、滑ら
かである（ほぼ同一平面を形成している）ため、アモルファス－ＩＧＺＯ膜に比べて、Ｉ
ＧＺＯ膜上に形成されるゲート絶縁膜及びゲート電極層の被覆性の向上を図ることができ
ることがわかった。更に、ゲート絶縁膜の膜厚が小さくても段切れを生じにくくすること
ができることが示唆される。
また、希釈フッ酸を用いてＣＡＡＣ－ＩＧＺＯ膜をウェットエッチングすることで、チャ
ネル形成領域の膜厚をより正確に制御することができることが示唆される。
本実施例では、希釈フッ酸を用いて、ＣＡＡＣ－ＩＧＺＯ膜をウェットエッチングする事
で、ＣＡＡＣ－ＩＧＺＯ膜付近に付着してしまう、金属膜（Ｗ）を形成する際のエッチン
グにおけるプロセスガス（ＣＦ４ガス、Ｃｌ２ガス）起因による汚染物質Ｃｌ２、Ｃ、Ｆ
、装置内のＨＥＰＡフィルター（Ｈｉｇｈ Ｅｆｆｉｃｉｅｎｃｙ Ｐａｒｔｉｃｕｌａ
ｔｅ Ａｉｒ Ｆｉｌｔｅｒ）に使用しているガラス繊維からの飛散起因による汚染物質
Ｂ、及びエッチングチャンバ－部材に含まれる成分起因による汚染物質Ａｌ、等が大幅に
低減できたことを、図１６乃至図２０を用いて示す。
測定は、２次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓ
ｐｅｃｔｒｏｍｅｔｒｙ）により行った。イオン（１次イオン）を試料表面に入射させる
と、試料表面からは電子・中性粒子・イオンなど様々な粒子が放出される。２次イオン質
量分析法とは、これらの粒子のうちイオン（２次イオン）を質量分離し、各質量の２次イ
オンの検出量を測定することで、試料中に含まれる成分の定性・定量を行う手法である。
以下に、本実施例における測定に用いたサンプルの詳細について説明する。
図２１に示すように、測定には、サンプルＣ及びサンプルＤを用いた。図２１（Ａ）に示
すサンプルＣと図２１（Ｂ）に示すサンプルＤとの違いは、サンプルＣに対しては０．０
０２５％のフッ酸を用いたウェットエッチングを行ったという点のみであり、他の条件は
同じである。なお、サンプルＣ及びサンプルＤには、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原
子数比のターゲットを用いて成膜した単層のＣＡＡＣ－ＩＧＺＯ膜を用いた。
＜サンプルＣ及びサンプルＤ＞
シリコン基板上に、下地膜としてスパッタ法によりＳｉＯｘ膜を３００ｎｍ成膜した。そ
の後、下地膜上に、スパッタ法によりＣＡＡＣ－ＩＧＺＯ膜を５０ｎｍ成膜した。その後
、金属膜としてＷ膜を１００ｎｍ成膜し、ＩＣＰエッチング装置により金属膜をエッチン
グした。その後、ＣＡＡＣ－ＩＧＺＯ膜及び金属膜上に、ゲート絶縁膜としてＰＣＶＤ法
により酸化窒化シリコン膜（ＳｉＯＮ膜とも呼ぶ）を１００ｎｍ成膜した。
ＳｉＯｘ膜の成膜条件は、単結晶シリコンターゲットを用い、成膜圧力を０．４Ｐａとし
、Ａｒ流量を２５ｓｃｃｍとし、Ｏ２流量を２５ｓｃｃｍとし、成膜温度を１００℃（基
板温度１００℃）とした。また、ＤＣ電源を用いた投入電力を５ｋＷとし、ターゲットと
基板間の距離を６０ｍｍとした。
ＣＡＡＣ－ＩＧＺＯ膜の成膜条件は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のターゲ
ットを用い、成膜圧力を０．４Ｐａとし、Ａｒ流量を３０ｓｃｃｍとし、Ｏ２流量を４５
ｓｃｃｍとし、成膜温度を４１６℃（基板温度３５０℃）とした。また、ＤＣ電源を用い
た投入電力を０．５ｋＷとし、ターゲットと基板間の距離を６０ｍｍとした。
Ｗ膜の第１のエッチング条件は、圧力を０．６７Ｐａとし、ＣＦ４流量を５５ｓｃｃｍと
し、Ｃｌ２流量を４５ｓｃｃｍとし、Ｏ２流量を５５ｓｃｃｍとし、基板温度を４０℃と
した。また、ＩＣＰ電力を３０００Ｗ（０．７６Ｗ／ｃｍ２）とし、バイアス電力を１１
０Ｗ（０．０７Ｗ／ｃｍ２）とし、エッチング時間を１３ｓｅｃとした。
Ｗ膜の第２のエッチング条件は圧力を３．０Ｐａとし、Ｏ２流量を５５ｓｃｃｍとし、基
板温度を４０℃とした。また、ＩＣＰ電力を２０００Ｗ（０．５１Ｗ／ｃｍ２）とし、バ
イアス電力を０Ｗとし、エッチング時間を１５ｓｅｃとした。
Ｗ膜の第３のエッチング条件は、圧力を０．６７Ｐａとし、ＣＦ４流量を５５ｓｃｃｍと
し、Ｃｌ２流量を４５ｓｃｃｍとし、Ｏ２流量を５５ｓｃｃｍとし、基板温度を４０℃と
した。また、ＩＣＰ電力を３０００Ｗ（０．７６Ｗ／ｃｍ２）とし、バイアス電力を１１
０Ｗ（０．０７Ｗ／ｃｍ２）とし、エッチング時間を１２ｓｅｃとした。
ＳｉＯＮ膜の成膜条件は、成膜圧力を４０Ｐａとし、ＳｉＨ４流量を１ｓｃｃｍとし、Ｎ
２Ｏ流量を８００ｓｃｃｍとし、成膜温度を４００℃（基板温度４００℃）とした。
作製したサンプルＣのみに、０．００２５％のフッ酸を用いたウェットエッチングを行っ
た。
サンプルＣのウェットエッチング条件は、エッチング時間を７２ｓｅｃとし、エッチング
温度を２５℃以上４０℃以下とした。
図１６乃至図２０に測定結果を示す。
図１６は、サンプルＣ及びサンプルＤにおける、ＣＡＡＣ－ＩＧＺＯ膜付近のＣｌの濃度
（単位：ａｔｏｍｓ／ｃｍ３）を比較したグラフである。明らかにサンプルＤでは、サン
プルＣに比べて、ＣＡＡＣ－ＩＧＺＯ膜付近に、Ｃｌが多く残存していることが確認でき
た。
図１７は、サンプルＣ及びサンプルＤにおける、ＣＡＡＣ－ＩＧＺＯ膜付近のＡｌの濃度
（単位：ａｔｏｍｓ／ｃｍ３）を比較したグラフである。明らかにサンプルＤでは、サン
プルＣに比べて、ＣＡＡＣ－ＩＧＺＯ膜付近に、Ａｌが多く残存していることが確認でき
た。
図１８は、サンプルＣ及びサンプルＤにおける、ＣＡＡＣ－ＩＧＺＯ膜付近のＣの濃度（
単位：ａｔｏｍｓ／ｃｍ３）を比較したグラフである。明らかにサンプルＤでは、サンプ
ルＣに比べて、ＣＡＡＣ－ＩＧＺＯ膜付近に、Ｃが多く残存していることが確認できた。
図１９は、サンプルＣ及びサンプルＤにおける、ＣＡＡＣ－ＩＧＺＯ膜付近のＦの濃度（
単位：ａｔｏｍｓ／ｃｍ３）を比較したグラフである。サンプルＤでは、サンプルＣに比
べて、ＣＡＡＣ－ＩＧＺＯ膜付近に、Ｆが多く残存していることが確認できた。
図２０は、サンプルＣ及びサンプルＤにおける、ＣＡＡＣ－ＩＧＺＯ膜付近のＢの濃度（
単位：ａｔｏｍｓ／ｃｍ３）を比較したグラフである。サンプルＤでは、サンプルＣに比
べて、ＣＡＡＣ－ＩＧＺＯ膜付近に、Ｂが多く残存していることが確認できた。
以上図１６乃至図２０の測定結果を考慮すると、希釈フッ酸を用いてＣＡＡＣ－ＩＧＺＯ
膜に対してウェットエッチングを行う事で、ＣＡＡＣ－ＩＧＺＯ膜付近に残存する汚染物
質を大幅に低減できることがわかった。汚染物質の付着によりトランジスタは、スイッチ
ング特性の劣化や電気的特性の変動が生じやすい。従って、このようなトランジスタ性能
に対して不都合な影響を与える汚染物質を大幅に低減できることで、希釈フッ酸を用いて
ウェットエッチングを行ったＣＡＡＣ－ＩＧＺＯ膜をチャネル形成領域に用いたトランジ
スタを有する半導体装置において、安定した電気的特性を付与でき、信頼性の向上を達成
できることが示唆される。
本実施例では、希釈フッ酸を用いて、ＣＡＡＣ－ＩＧＺＯ膜及びアモルファス－ＩＧＺＯ
膜に対して、ウェットエッチングを行い、ウェットエッチングの際のエッチングレート（
単位：ｎｍ／ｍｉｎ）を測定した。チャネル形成領域が薄膜化されたＩＧＺＯ膜をトラン
ジスタに適用する際、アモルファス－ＩＧＺＯ膜よりも、ＣＡＡＣ－ＩＧＺＯ膜を用いた
方が、トランジスタの高性能化が図れることを測定結果により示す。
使用したサンプルは、実施例１におけるサンプルＡ及びサンプルＢと同様のサンプル構造
を有するため、詳細については実施例１の説明を参酌できる。
ＣＡＡＣ－ＩＧＺＯ膜を有するサンプルＡ、アモルファス－ＩＧＺＯ膜を有するサンプル
Ｂのそれぞれに対して、０．００２５％のフッ酸を用いてウェットエッチングを行った点
も実施例１と同様であり、ウェットエッチング条件も実施例１と同様である。
エッチングレートは、分光エリプソメータＵＴ３００を用いて測定した。５インチ角（１
２．７ｃｍ×１２．７ｃｍ）の面内を２５ポイント測定し、測定した２５個の値を平均化
した。
測定結果として、ＣＡＡＣ－ＩＧＺＯ膜の平均エッチングレートは、約４．３ｎｍ／ｍｉ
ｎ、アモルファス－ＩＧＺＯ膜の平均エッチングレートは、約１２．９ｎｍ／ｍｉｎであ
った。従って、アモルファス－ＩＧＺＯ膜のエッチングレートは、ＣＡＡＣ－ＩＧＺＯ膜
のエッチングレートと比較すると、約３倍速いことがわかった。即ち、ＣＡＡＣ－ＩＧＺ
Ｏ膜の膜厚は、アモルファス－ＩＧＺＯ膜の膜厚と比べて制御し易い。
ＣＡＡＣ－ＩＧＺＯ膜のエッチングレートが遅いため、希釈フッ酸を用いてウェットエッ
チングを行い、ＣＡＡＣ－ＩＧＺＯ膜を薄膜化すれば、チャネル形成領域におけるＣＡＡ
Ｃ－ＩＧＺＯ膜の膜厚をより正確に制御できることが示唆される。また、ＣＡＡＣ－ＩＧ
ＺＯ膜上に形成されるゲート絶縁膜の膜厚が、酸化物半導体膜の膜厚と比較して、更に小
さい場合であっても、ゲート絶縁膜の被覆性を向上させることが可能であることが示唆さ
れる。即ち、希釈フッ酸を用いてウェットエッチングを行い、ＣＡＡＣ－ＩＧＺＯ膜のチ
ャネル形成領域を薄膜化することで、トランジスタの高性能化を図れることが示唆される
。
４００：基板
４０１：ゲート電極層
４０１ａ：ゲート電極層
４０１ｂ：ゲート電極層
４０２：ゲート絶縁膜
４０３：酸化物半導体膜
４０３ａ：酸化物半導体膜
４０３ｂ：酸化物半導体膜
４０３ｃ：酸化物半導体膜
４０５ａ：ソース電極層
４０５ｂ：ドレイン電極層
４０６：導電膜
４０７：絶縁膜
４０８ａ：レジストマスク
４０８ｂ：レジストマスク
４０９：保護層
４１０ａ：保護層
４１０ｂ：保護層
４３１：酸素
４３４：絶縁膜
４３５：酸化物絶縁膜
４３６：酸化物絶縁膜
４３８：絶縁膜
４４０ａ：トランジスタ
４４０ｂ：トランジスタ
４４０ｃ：トランジスタ
４４０ｄ：トランジスタ
４４１ａ：トランジスタ
４４１ｂ：トランジスタ
４４１ｃ：トランジスタ
４４１ｄ：トランジスタ
４４１ｅ：トランジスタ
４８０：酸化物絶縁膜
４８１：酸素過剰領域
４８２：絶縁膜
４８４：酸化物絶縁膜
４８５：層間絶縁膜
４８６：バリア金属膜
４８７：低抵抗導電層
４８８：バリア金属膜
４９１：導電層
４９２：導電層
４９３：酸化物絶縁膜
６１０：トランジスタ
６４７：配線層
６５７：配線層
６５８：配線層
６８２：絶縁膜
６８４：絶縁膜
６８６：絶縁膜
６８７：絶縁膜
６９０：容量素子
６９２：配線層
６９３ａ：容量電極層
６９３ｂ：容量電極層
７００：基板
７４０：トランジスタ
７４１：ゲート電極層
７４２：ゲート絶縁膜
７４３：チャネル形成領域
７４４：ｎ型不純物領域
７４５：ｎ型不純物領域
７４６：側壁絶縁層
７４８：配線層
７５０：トランジスタ
７５１：ゲート電極層
７５２：ゲート絶縁膜
７５３：チャネル形成領域
７５４：ｐ型不純物領域
７５５：ｐ型不純物領域
７５６：側壁絶縁層
７６０：回路
７８８：絶縁膜
７８９：素子分離領域
８００：基板
８０１：トランジスタ
８０２：トランジスタ
８０３：トランジスタ
８１１：トランジスタ
８１２：トランジスタ
８１３：トランジスタ
８１４：トランジスタ
８２５：電極層
８２６：絶縁膜
８３０：絶縁膜
８３１：配線層
８３２：配線層
８３３：絶縁膜
８３４：配線層
８３５：配線層
８４２：導電層
８４５ａ：電極層
８４５ｂ：電極層

Claims (2)

  1. ゲート電極層と、
    前記ゲート電極層上に位置する領域を有する第１の絶縁層と、
    前記第１の絶縁層上に位置する領域を有する酸化物半導体膜と、
    前記酸化物半導体膜上に位置する領域を有するソース電極層及びドレイン電極層と、
    前記ソース電極層上に位置する領域と、前記ドレイン電極層上に位置する領域と、を有する第２の絶縁層と、
    前記第２の絶縁層上に位置する領域を有し、且つ平坦化絶縁層である第３の絶縁層と、
    前記第３の絶縁層上に位置する領域を有し、且つ前記ソース電極層及び前記ドレイン電極層の一方と電気的に接続された第１の電極層と、
    を有し、
    前記酸化物半導体膜は、
    第１の領域と、
    第２の領域と、
    前記第１の領域と前記第２の領域との間に位置し、且つ前記第１の領域が有する膜厚よりも小さい膜厚を有する第３の領域と、を有し、
    前記第１の領域は、前記ソース電極層と重なり、
    前記第２の領域は、前記ドレイン電極層と重なり、
    前記第３の領域は、前記ソース電極層と重ならず、
    前記第３の領域は、前記ドレイン電極層と重ならず、
    断面視において、前記酸化物半導体膜は、傾斜した側面を有し、
    前記断面視において、前記ゲート電極層は、傾斜した側面を有し、
    前記断面視において、前記ソース電極層及び前記ドレイン電極層のそれぞれは、傾斜した側面を有し、
    前記断面視において、前記ソース電極層及び前記ドレイン電極層のそれぞれは、前記酸化物半導体膜が有する前記側面に接する領域を有し、
    前記断面視において、前記ソース電極層及び前記ドレイン電極層のそれぞれは、チャネル長方向に突出している領域を有し、
    前記ソース電極層及び前記ドレイン電極層のそれぞれが有する前記突出している領域は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ及びＷから選ばれた元素を含む、表示装置。
  2. ゲート電極層と、
    前記ゲート電極層上に位置する領域を有する第１の絶縁層と、
    前記第１の絶縁層上に位置する領域を有する酸化物半導体膜と、
    前記酸化物半導体膜上に位置する領域を有するソース電極層及びドレイン電極層と、
    前記ソース電極層上に位置する領域と、前記ドレイン電極層上に位置する領域と、を有する第２の絶縁層と、
    前記第２の絶縁層上に位置する領域を有し、且つ平坦化絶縁層である第３の絶縁層と、
    前記第３の絶縁層上に位置する領域を有し、且つ前記ソース電極層及び前記ドレイン電極層の一方と電気的に接続された第１の電極層と、
    を有し、
    前記酸化物半導体膜は、
    第１の領域と、
    第２の領域と、
    前記第１の領域と前記第２の領域との間に位置し、且つ前記第１の領域が有する膜厚よりも小さい膜厚を有する第３の領域と、を有し、
    前記第１の領域は、前記ソース電極層と重なり、
    前記第２の領域は、前記ドレイン電極層と重なり、
    前記第３の領域は、前記ソース電極層と重ならず、
    前記第３の領域は、前記ドレイン電極層と重ならず、
    断面視において、前記酸化物半導体膜は、傾斜した側面を有し、
    前記断面視において、前記ゲート電極層は、傾斜した側面を有し、
    前記断面視において、前記ソース電極層及び前記ドレイン電極層のそれぞれは、傾斜した側面を有し、
    前記断面視において、前記ソース電極層及び前記ドレイン電極層のそれぞれは、前記酸化物半導体膜が有する前記側面に接する領域を有し、
    前記断面視において、前記ソース電極層は、第４の領域と、前記第４の領域よりも下に位置し、且つ前記第４の領域よりもチャネル長方向に突出している第５の領域と、を有し、
    前記断面視において、前記ドレイン電極層は、第６の領域と、前記第６の領域よりも下に位置し、且つ前記第６の領域よりもチャネル長方向に突出している第７の領域と、を有し、
    前記第４の領域、前記第５の領域、前記第６の領域及び前記第７の領域のそれぞれは、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ及びＷから選ばれた元素を含む、表示装置。
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JP2019052209A Withdrawn JP2019110337A (ja) 2012-06-27 2019-03-20 半導体装置
JP2021077248A Active JP7178448B2 (ja) 2012-06-27 2021-04-30 半導体装置
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US (1) US9059219B2 (ja)
JP (7) JP6230293B2 (ja)
KR (3) KR102062201B1 (ja)

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8884310B2 (en) * 2011-10-19 2014-11-11 Sunedison Semiconductor Limited (Uen201334164H) Direct formation of graphene on semiconductor substrates
US9029228B2 (en) 2011-10-19 2015-05-12 SunEdision Semiconductor Limited (UEN201334164H) Direct and sequential formation of monolayers of boron nitride and graphene on substrates
KR102113160B1 (ko) 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2014103901A1 (en) 2012-12-25 2014-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9231111B2 (en) 2013-02-13 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9893192B2 (en) 2013-04-24 2018-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6438727B2 (ja) * 2013-10-11 2018-12-19 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
WO2015060133A1 (en) 2013-10-22 2015-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9276128B2 (en) 2013-10-22 2016-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, and etchant used for the same
TWI666770B (zh) 2013-12-19 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置
JP6402017B2 (ja) 2013-12-26 2018-10-10 株式会社半導体エネルギー研究所 半導体装置
WO2015097593A1 (en) 2013-12-27 2015-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2015121771A1 (en) 2014-02-14 2015-08-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
KR20160126991A (ko) * 2014-02-28 2016-11-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 상기 반도체 장치를 포함하는 표시 장치
KR20160132982A (ko) * 2014-03-18 2016-11-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
KR102332469B1 (ko) 2014-03-28 2021-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터 및 반도체 장치
US9780226B2 (en) * 2014-04-25 2017-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI663726B (zh) * 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
TWI663733B (zh) * 2014-06-18 2019-06-21 日商半導體能源研究所股份有限公司 電晶體及半導體裝置
DE112015004272T5 (de) 2014-09-19 2017-06-01 Semiconductor Energy Laboratory Co., Ltd. Herstellungsverfahren der Halbleitervorrichtung
US9634097B2 (en) 2014-11-25 2017-04-25 Sandisk Technologies Llc 3D NAND with oxide semiconductor channel
US20160155803A1 (en) * 2014-11-28 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device, Method for Manufacturing the Semiconductor Device, and Display Device Including the Semiconductor Device
US9812587B2 (en) 2015-01-26 2017-11-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9954112B2 (en) 2015-01-26 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2016125044A1 (en) 2015-02-06 2016-08-11 Semiconductor Energy Laboratory Co., Ltd. Device, manufacturing method thereof, and electronic device
CN112768511A (zh) * 2015-02-06 2021-05-07 株式会社半导体能源研究所 半导体装置及其制造方法
US9660100B2 (en) 2015-02-06 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN104795400B (zh) * 2015-02-12 2018-10-30 合肥鑫晟光电科技有限公司 阵列基板制造方法、阵列基板和显示装置
JP2016154225A (ja) * 2015-02-12 2016-08-25 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP6708433B2 (ja) * 2015-02-24 2020-06-10 株式会社半導体エネルギー研究所 半導体装置
US9653613B2 (en) * 2015-02-27 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI718125B (zh) * 2015-03-03 2021-02-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6705663B2 (ja) * 2015-03-06 2020-06-03 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US10008609B2 (en) * 2015-03-17 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, or display device including the same
KR102582523B1 (ko) 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
US10147823B2 (en) * 2015-03-19 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10056497B2 (en) 2015-04-15 2018-08-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI667570B (zh) 2015-07-15 2019-08-01 聯華電子股份有限公司 半導體裝置及其運作方法
US11189736B2 (en) 2015-07-24 2021-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10573517B2 (en) 2015-10-01 2020-02-25 Globalwafers Co., Ltd. Epitaxial growth of defect-free, wafer-scale single-layer graphene on thin films of cobalt
SG10201608814YA (en) 2015-10-29 2017-05-30 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the semiconductor device
US10868045B2 (en) * 2015-12-11 2020-12-15 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
US10050152B2 (en) * 2015-12-16 2018-08-14 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
JP6320642B2 (ja) * 2016-04-25 2018-05-09 住友化学株式会社 組成物
WO2017196559A1 (en) 2016-05-12 2017-11-16 Sunedison Semiconductor Limited Direct formation of hexagonal boron nitride on silicon based dielectrics
KR102330605B1 (ko) 2016-06-22 2021-11-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US20170373195A1 (en) * 2016-06-27 2017-12-28 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
US10657067B1 (en) 2016-09-12 2020-05-19 Xilinx, Inc. Memory management unit with prefetch
JP7180989B2 (ja) * 2018-03-30 2022-11-30 株式会社ジャパンディスプレイ 半導体装置および表示装置
JP2020053638A (ja) * 2018-09-28 2020-04-02 株式会社ジャパンディスプレイ 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法
CN112823415A (zh) 2018-10-26 2021-05-18 株式会社半导体能源研究所 半导体装置以及半导体装置的制造方法
US10978563B2 (en) 2018-12-21 2021-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US11107929B2 (en) * 2018-12-21 2021-08-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2022116371A (ja) 2019-06-13 2022-08-10 味の素株式会社 豚の飼育方法
CN110571152A (zh) * 2019-08-14 2019-12-13 青岛佳恩半导体有限公司 一种igbt背面电极缓冲层的制备方法
CN111416040B (zh) * 2020-03-11 2023-11-14 深圳大学 一种双极性薄膜晶体管及其制备方法
CN112300803A (zh) * 2020-10-30 2021-02-02 山东华芯半导体有限公司 一种用于蚀刻氧化镓铟锌薄膜的氢氟酸蚀刻液及其应用
US11929436B2 (en) * 2021-02-02 2024-03-12 Taiwan Semiconductor Manufacturing Company Limited Thin transistor including a hydrogen-blocking dielectric barrier and methods for forming the same
CN115377204B (zh) * 2022-10-25 2023-04-18 Tcl华星光电技术有限公司 显示面板及其制作方法、显示装置
TWI832553B (zh) * 2022-11-11 2024-02-11 友達光電股份有限公司 顯示面板與其製作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010080952A (ja) 2008-09-01 2010-04-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2010123923A (ja) 2008-10-22 2010-06-03 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2011054951A (ja) 2009-08-07 2011-03-17 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011071476A (ja) 2009-08-25 2011-04-07 Canon Inc 薄膜トランジスタ、薄膜トランジスタを用いた表示装置及び薄膜トランジスタの製造方法
JP2011077514A (ja) 2009-09-04 2011-04-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US20110133180A1 (en) 2009-12-08 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2012039102A5 (ja) 2011-07-13 2014-06-26 半導体装置の作製方法

Family Cites Families (148)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR101078483B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 Lcd 또는 유기 el 디스플레이의 스위칭 소자
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
KR100939998B1 (ko) 2004-11-10 2010-02-03 캐논 가부시끼가이샤 비정질 산화물 및 전계 효과 트랜지스터
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
GB0501733D0 (en) 2005-01-27 2005-03-02 British American Tobacco Co Packages
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
US8035103B2 (en) * 2005-08-11 2011-10-11 Sharp Kabushiki Kaisha Circuit board, electronic device, and method for producing circuit board
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101402189B1 (ko) * 2007-06-22 2014-06-02 삼성전자주식회사 Ｚｎ 산화물계 박막 트랜지스터 및 Ｚｎ 산화물의 식각용액
JPWO2009034953A1 (ja) * 2007-09-10 2010-12-24 出光興産株式会社 薄膜トランジスタ
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2010047288A1 (en) * 2008-10-24 2010-04-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductordevice
EP2180518B1 (en) * 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
TWI659474B (zh) 2008-10-31 2019-05-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
TW202115917A (zh) * 2008-11-07 2021-04-16 日商半導體能源研究所股份有限公司 半導體裝置和其製造方法
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
JP5589286B2 (ja) * 2009-02-26 2014-09-17 日本ゼオン株式会社 薄膜トランジスタの製造方法、及び薄膜トランジスタ並びに表示装置
WO2010103567A1 (ja) 2009-03-10 2010-09-16 株式会社アドバンテスト 試験装置および試験方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
CN105097946B (zh) 2009-07-31 2018-05-08 株式会社半导体能源研究所 半导体装置及其制造方法
JP5459902B2 (ja) * 2009-08-04 2014-04-02 株式会社半導体エネルギー研究所 半導体装置
CN105448937A (zh) * 2009-09-16 2016-03-30 株式会社半导体能源研究所 晶体管及显示设备
KR101915251B1 (ko) 2009-10-16 2018-11-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101895561B1 (ko) * 2009-11-13 2018-09-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101943109B1 (ko) * 2009-12-04 2019-01-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101768433B1 (ko) * 2009-12-18 2017-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
CN102903758B (zh) 2009-12-28 2015-06-03 株式会社半导体能源研究所 半导体装置
KR102309246B1 (ko) 2010-01-22 2021-10-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20130025871A (ko) * 2010-02-26 2013-03-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하기 위한 방법
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
US8643010B2 (en) * 2010-04-21 2014-02-04 Sharp Kabushiki Kaisha Semiconductor device, method for fabricating the same, active matrix substrate, and display device
WO2011132591A1 (en) * 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102354354B1 (ko) * 2010-07-02 2022-01-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8785241B2 (en) * 2010-07-16 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2012035975A1 (en) * 2010-09-15 2012-03-22 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and manufacturing method thereof
US8569754B2 (en) * 2010-11-05 2013-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器
US8952377B2 (en) 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101976212B1 (ko) 2011-10-24 2019-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
TWI581431B (zh) 2012-01-26 2017-05-01 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US9219164B2 (en) 2012-04-20 2015-12-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with oxide semiconductor channel
KR102119914B1 (ko) 2012-05-31 2020-06-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102113160B1 (ko) 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8901557B2 (en) 2012-06-15 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102161077B1 (ko) 2012-06-29 2020-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US20140021464A1 (en) * 2012-07-17 2014-01-23 National Chung Cheng University Yttrium-doped Indium Oxide Transparent Conductive Thin-Film Transistor and Method for Making Same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010080952A (ja) 2008-09-01 2010-04-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2010123923A (ja) 2008-10-22 2010-06-03 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2011054951A (ja) 2009-08-07 2011-03-17 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011071476A (ja) 2009-08-25 2011-04-07 Canon Inc 薄膜トランジスタ、薄膜トランジスタを用いた表示装置及び薄膜トランジスタの製造方法
JP2011077514A (ja) 2009-09-04 2011-04-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US20110133180A1 (en) 2009-12-08 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011070900A1 (en) 2009-12-08 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2012039102A5 (ja) 2011-07-13 2014-06-26 半導体装置の作製方法

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