[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20190135913A - 실리콘 단결정의 제조방법, 에피택셜 실리콘 웨이퍼 및 실리콘 단결정 기판 - Google Patents

실리콘 단결정의 제조방법, 에피택셜 실리콘 웨이퍼 및 실리콘 단결정 기판 Download PDF

Info

Publication number
KR20190135913A
KR20190135913A KR1020190045181A KR20190045181A KR20190135913A KR 20190135913 A KR20190135913 A KR 20190135913A KR 1020190045181 A KR1020190045181 A KR 1020190045181A KR 20190045181 A KR20190045181 A KR 20190045181A KR 20190135913 A KR20190135913 A KR 20190135913A
Authority
KR
South Korea
Prior art keywords
single crystal
silicon single
nitrogen
crystal
raw material
Prior art date
Application number
KR1020190045181A
Other languages
English (en)
Other versions
KR102676990B1 (ko
Inventor
코세이 스가와라
료지 호시
Original Assignee
신에쯔 한도타이 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신에쯔 한도타이 가부시키가이샤 filed Critical 신에쯔 한도타이 가부시키가이샤
Publication of KR20190135913A publication Critical patent/KR20190135913A/ko
Application granted granted Critical
Publication of KR102676990B1 publication Critical patent/KR102676990B1/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B15/00—Single-crystal growth by pulling from a melt, e.g. Czochralski method
    • C30B15/02—Single-crystal growth by pulling from a melt, e.g. Czochralski method adding crystallising materials or reactants forming it in situ to the melt
    • C30B15/04—Single-crystal growth by pulling from a melt, e.g. Czochralski method adding crystallising materials or reactants forming it in situ to the melt adding doping materials, e.g. for n-p-junction
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B15/00—Single-crystal growth by pulling from a melt, e.g. Czochralski method
    • C30B15/20—Controlling or regulating
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/02—Heat treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Thermal Sciences (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

질소도프에 의해 석출이 촉진된 저/무결함 결정실리콘 단결정 기판 및 에피택셜 실리콘 웨이퍼에 있어서, 첨단의 저온·단시간의 디바이스 프로세스에 있어서도 충분한 BMD 형성이 가능하고, 높은 게터링능력을 갖는 웨이퍼를 높은 수율로 제조가능하게 하는 실리콘 단결정의 제조방법을 제공한다.
쵸크랄스키법에 의해, 결정전체면이 N-영역이 되는 조건으로 인상함으로써 실리콘 단결정을 육성하는 방법으로서, 질소를 2×1013atoms/cm3 이상 3.2×1014atoms/cm3 이하의 농도로 도프하고, 실리콘 단결정의 인상축방향의 결정중심부의 온도구배 Gc와 결정주변부의 온도구배 Ge의 비를 Ge/Gc>1이 되도록 하고, Ge/Gc를, 실리콘 단결정의 인상시의 편석에 의한 질소농도의 증가에 따라, 서서히 크게 하는 것을 특징으로 하는 실리콘 단결정의 제조방법.

Description

실리콘 단결정의 제조방법, 에피택셜 실리콘 웨이퍼 및 실리콘 단결정 기판{METHOD FOR MANUFACTURING SILICON SINGLE CRYSTAL, EPITAXIAL SILICON WAFER AND SILICON SINGLE CRYSTAL SUBSTRATE}
본 발명은, 실리콘 단결정의 제조방법, 에피택셜 실리콘 웨이퍼 및 실리콘 단결정 기판에 관한 것이다.
최근, 미세화가 진행되는 반도체 디바이스(Logic, NAND, DRAM 등)에 있어서는, 2개의 큰 과제가 있다.
하나는, 웨이퍼표면 근방의 매우 작은 결함이라도 디바이스불량의 요인이 될 수 있으므로, 디바이스 동작영역이 되는 표면근방에서 결함이 적거나 혹은 없는 고품질의 웨이퍼를 제조해야 한다는 것이다.
또 하나는, 프로세스가 저온·단시간화되고 있는 영향으로, 종래는 디바이스 프로세스 중에 충분히 형성이 가능했던, 불순물금속의 게터링사이트가 되는 BMD(Bulk Micro Defect)가 형성되기 어려워, 디바이스의 수율의 저하요인이 되는 것이다.
전자의 웨이퍼표면 근방의 결함에 대한 요구를 만족하는 것으로는, 공공 기인의 COP(Crystal Originated Particle)를 갖는 V-rich영역이나 열산화시에 링상으로 산화유기적층결함이 발생하는 R-OSF영역, 격자간 실리콘 기인의 전위 루프나 전위 클래스터의 어느 것도 포함하지 않는 N(Neutral)영역에서 제조된 저/무결함 결정의 실리콘 단결정 기판이나, 기판 상에 무결함의 층을 형성하는 에피택셜 실리콘 웨이퍼, 어닐웨이퍼가 있다.
이 중, 어닐웨이퍼에 있어서는, 무결함층을 형성하기 위해 요하는 후처리시간이 길어, 대량공급에는 부적합하고 고비용이 되기 쉽다는 문제가 있다.
에피택셜 실리콘 웨이퍼는 비교적 단시간의 후처리로 무결함층형성이 가능하나, 저/무결함 결정의 실리콘 단결정 기판과 비교하면 추가의 비용이 든다.
또한, 에피택셜 실리콘 웨이퍼에서는, 후처리의 추가비용을 상쇄하기 위해, 저/무결함 결정보다 고속으로 결정 성장시킨 고생산성의 V-rich결정을 이용하는 것이 일반적으로 되어 있다.
불순물금속의 게터링사이트가 되는 BMD를 늘리려면, 질소도프가 유효한 것이 알려져 있다. 그러나, 질소도프한 V-rich결정에 있어서는, 웨이퍼 외주부에서 R-OSF영역 기인의 BMD 밀도저하, EP 결함화, 및 고질소 원자농도로 도프했을 때의 판상 또는 봉상의 COP에 기인하는 EP 결함화가 문제가 되는 경우가 있다.
이것을 회피하기 위해, 결정을 제품 직경보다 두껍게 성장시켜, 원통 연삭으로 R-OSF에 해당하는 부분을 제거하는 방법이 있으나, 연삭 로스, 연삭 가공의 비용, 및 시간이 든다. 또한, 다른 방법으로서, R-OSF를 포함하지 않는 N-영역의 결정을 이용하는 방법이 있는데, 질소를 도프하여, 수율좋게 R-OSF를 포함하지 않는 결정을 얻는 것은 곤란하였다.
다음에, 후자의 미세화에 수반하는 저온·단시간 프로세스의 영향에 대하여 설명한다.
MOSFET의 동작(소스·드레인전류)에는, 게이트절연막의 정전용량(=절연막비유전율×게이트면적/절연막두께)이 필요량 확보되어야 한다. 이에, 반도체 디바이스의 미세화의 진행으로, 게이트길이가 짧아져 게이트면적이 감소하는 만큼을, 게이트 절연막의 박막화로 보충하고 있다.
이 때문에, 최근의 반도체 디바이스에 있어서는, 게이트 절연막은 0.5nm 정도로 매우 얇은 EOT(등가산화막두께)로 되어 있고, 게이트 절연막의 균일성이 디바이스 동작의 신뢰성에 대한 중요한 팩터를 차지하게 되는 것으로 되어 있다. 이에, 디바이스 공정의 각종 열처리를 저온·단시간화함으로써 게이트 절연막의 막두께·막질의 균일화가 도모되고 있다.
그러나, 디바이스 프로세스의 저온·단시간화의 폐해로서, 종래는, 불순물 금속의 게터링사이트가 되는 BMD가, 디바이스 프로세스 중에 있어서, 기판 중에 충분히 형성되어 있었던 것에 반해, 저온·단시간의 디바이스 프로세스 중에서는 BMD형성이 적고, 불순물 금속에 대한 게터링 능력이 감소되고, 디바이스 수율의 저하요인이 되는 경우가 있다.
이러한 문제가 있으므로, 첨단의 저온·단시간의 디바이스 프로세스에 있어서, 종래보다 BMD를 형성하기 쉽고, 저온·단시간의 디바이스 프로세스 중에 있어서도 고게터링능력을 얻을 수 있는 웨이퍼가 필요시되고 있다.
저온·단시간의 디바이스 프로세스 중에 충분한 BMD를 형성하기 위해서는, 특허문헌 1에 나타낸 바와 같이, 질소도프에 의해 공공 응집을 억제하여, 잔존 과잉 공공에 의한 석출핵 형성의 촉진에 의해, 디바이스 프로세스 전에 열적으로 안정된(큰 사이즈의) 석출핵을 증가시키는 방법이 유효한 것이 알려져 있다.
그러나, 앞서 서술한 질소도프한 V-rich결정을 기판에 이용한 에피택셜 실리콘 웨이퍼에 있어서는, 웨이퍼 외주부에서 R-OSF영역 기인의 BMD 밀도저하, EP 결함화, 및 고농도로 질소도프했을 때의 판상 또는 봉상의 COP에 기인하는 EP 결함화가 문제가 되는 경우가 있었다.
일본특허공개 2001-139396호 공보 일본특허공개 2000-53497호 공보 일본특허공개 H11-79889호 공보 일본특허공개 2000-178099호 공보 WO2002/000969 일본특허공개 2000-16897호 공보 일본특허공개 2000-159595호 공보 일본특허공개 2008-66357호 공보 일본특허공개 2007-70132호 공보 일본특허공개 2016-13957호 공보
본 발명은 상기 문제를 감안하여 이루어진 것으로, 질소도프에 의해 석출(BMD형성)이 촉진된 저/무결함 결정실리콘 단결정 기판 및 이것을 기판에 이용한 에피택셜 실리콘 웨이퍼에 있어서, 첨단의 저온·단시간의 디바이스 프로세스에 있어서도 충분한 BMD 형성이 가능하고, 높은 게터링 능력을 갖는 웨이퍼를 높은 수율로 제조 가능하게 하는 실리콘 단결정의 제조방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명은, 쵸크랄스키법에 의해, 결정 전체면이 N-영역이 되는 조건으로 인상함으로써 실리콘 단결정을 육성하는 방법으로서, 상기 실리콘 단결정을 육성할 때에, 질소를 2×1013atoms/cm3 이상 3.2×1014atoms/cm3 이하의 농도로 도프하고, 상기 실리콘 단결정의 인상축방향의 결정 중심부의 온도구배 Gc와 결정 주변부(결정 외주부)의 온도구배 Ge의 비를 Ge/Gc>1이 되도록 하고, 상기 Ge/Gc를, 상기 실리콘 단결정의 인상 시의 편석에 의한 질소 농도의 증가에 따라, 서서히 크게 하는 것을 특징으로 하는 실리콘 단결정의 제조방법을 제공한다.
이러한 실리콘 단결정의 제조방법이면, 고농도로 질소를 도프함으로써, 열적으로 안정된 큰 사이즈의 석출핵을 증가시켜, 저온·단시간의 디바이스 프로세스에 있어서도 높은 BMD 형성능력(게터링능력)을 달성하면서, 결정육성 중 편석에 의한 질소 고농도화에 의해 발생하는 결함분포 변화를 교정·조정하여, 결정 전체길이가 넓은 질소 농도범위에 있어서도 R-OSF영역을 회피한 실리콘 단결정을 제조할 수 있다.
이때, 상기 Ge/Gc의 조정을, 석영도가니내의 원료융액 직상에 배치된 열차폐체와 상기 원료융액의 액면의 간격을 제어하는 것, 상기 석영도가니를 둘러싸도록 배치된 히터의 위치를 상기 원료융액의 액면에 대하여 낮게 하는 것, 상기 실리콘 단결정의 제조장치의 메인 챔버의 외측에 배치된 자장 인가장치의 자장 강도를 약하게 하는 것, 및 상기 자 장인가장치의 위치를 낮게 하는 것, 중 어느 하나 혹은 2개 이상의 조합에 의해 행하는 것이 바람직하다.
이러한 Ge/Gc의 조정방법이면, 제조장치를 크게 변경할 일이 없으므로, 간편하게 Ge/Gc를 조정하는 것이 가능해진다.
또한 이때, 상기 Ge/Gc의 조정을, 상기 열차폐체와 상기 원료융액의 액면의 간격을 제어함으로써 행할 때에, 질소를 도프하지 않는 경우에 결정 전체면이 N-영역이 되는 조건에 있어서의 상기 열차폐체와 상기 원료융액의 액면의 간격을 D로 했을 때에, 질소를 도프하는 경우의 상기 열차폐체와 상기 원료융액의 액면의 간격D’을, 질소농도에 따라, D’/D=0.94-질소농도/(2.41×1015)로부터 구한 D’가 되도록 변화시키는 것이 바람직하다.
이러한 Ge/Gc의 조정방법이면, Ge/Gc의 조정을, 간편하고 정확히 질소농도에 따라, 열차폐체와 원료융액의 액면의 간격을 조정함으로써 행할 수 있으므로, 보다 간편히 Ge/Gc를 조정하는 것이 가능해진다.
또한 이때, 상기 구한 D’가 20mm보다 커지는 경우에는, 상기 열차폐체와 상기 원료융액의 액면의 간격을 상기 구한 D’로 함으로써 상기 Ge/Gc를 조정하고, 상기 구한 D’가 20mm 이하가 되는 경우에는, 상기 열차폐체와 상기 원료융액의 액면의 간격을 20mm로 하고, 나아가, 상기 석영도가니를 둘러싸도록 배치된 히터의 위치를 상기 원료융액의 액면에 대하여 낮게 하는 것, 상기 실리콘 단결정의 제조장치의 메인챔버의 외측에 배치된 자장 인가장치의 자장강도를 약하게 하는 것, 및 상기 자장 인가장치의 위치를 낮게 하는 것, 중 어느 하나 혹은 2개 이상의 조합에 의해 상기 Ge/Gc를 조정하는 것이 바람직하다.
이러한 실리콘 단결정의 제조방법이면, 열차폐체와 원료융액의 액면과의 간격이 지나치게 좁아지는 일이 없으므로, 열차폐체에 의해 실리콘 단결정의 인상을 방해하는 일 없이 실리콘 단결정을 제조할 수 있다.
또한, 본 발명은, 결정 전체면이 N-영역의 실리콘 단결정 기판 상에 에피택셜층을 갖는 에피택셜 실리콘 웨이퍼로서, 상기 실리콘 단결정 기판에, 질소가 2×1013atoms/cm3 이상 3.2×1014atoms/cm3 이하의 농도로 도프되어 있고, 사이즈가 28nm 이상인 결함의 수가 10cm 이상의 실리콘 단결정 블록내의 전체기판 평균으로 2개/매 이하이고, 800℃, 3hr+1000℃, 2hr의 열처리를 한 후에 검출되는 평균사이즈 45nm 이상의 BMD가 1×108/cm3 이상의 밀도인 것을 특징으로 하는 에피택셜 실리콘 웨이퍼를 제공한다.
이러한 에피택셜 실리콘 웨이퍼이면, R-OSF영역 기인의 BMD 밀도저하, EP 결함화, 및 고농도로 질소도프했을 때의 판상 또는 봉상의 COP에 기인하는 EP 결함화가 없는 것이 된다.
또한, 본 발명은, 경면연마 가공된 표면을 갖는 결정 전체면이 N-영역의 실리콘 단결정 기판으로서, 질소가 2×1013atoms/cm3 이상 3.2×1014atoms/cm3 이하의 농도로 도프되어 있고, TDDB 특성의 양품률이 90% 이상이고, 사이즈가 45nm 이상인 결함의 수가 10cm 이상의 실리콘 단결정 블록내의 전체기판 평균으로 2개/매 이하이며, 800℃, 3hr+1000℃, 2hr의 열처리를 한 후에 검출되는 평균사이즈 45nm 이상의 BMD가 1×108/cm3 이상의 밀도인 것을 특징으로 하는 실리콘 단결정 기판을 제공한다.
이러한 실리콘 단결정 기판이면, R-OSF영역 기인의 BMD 밀도 저하가 없고, TDDB 특성이 양호한 것이 된다.
본 발명의 실리콘 단결정의 제조방법이면, 고농도로 질소를 도프함으로써, 열적으로 안정된 큰 사이즈의 석출핵을 증가시켜, 저온·단시간의 디바이스 프로세스에 있어서도 높은 BMD 형성능력(게터링 능력)을 달성하면서, 결정육성 중 편석에 의한 질소 고농도화에 의해 발생하는 결함분포 변화를 교정·조정하여, 결정 전체길이가 넓은 질소 농도범위에 있어서도 R-OSF 영역을 회피한 실리콘 단결정을 제조할 수 있다.
나아가, 본 발명의 에피택셜 실리콘 웨이퍼이면, R-OSF 영역 기인의 BMD 밀도저하, EP 결함화, 및, 고농도의 질소도프에 의한 판상 또는 봉상의 COP에 기인하는 EP 결함화가 없는 것이 된다. 또한, 본 발명의 실리콘 단결정 기판이면, R-OSF영역 기인의 BMD 밀도 저하가 없고, TDDB 특성이 양호한 것이 된다.
도 1은 본 발명에 이용할 수 있는 쵸크랄스키법에 의한 실리콘 단결정의 제조장치의 일례를 나타낸 도면이다.
도 2는 비교예 1, 비교예 2, 및, 실시예 1의 인상조건으로 실리콘 단결정을 제조한 경우의, 실리콘 단결정의 직경 방향위치를 횡축으로 한 실리콘 단결정의 인상축방향에 있어서의 결함분포도이다.
도 3은 비교예 3에 있어서의 에피택셜 웨이퍼의 결함평가의 결과를 나타내는 EP 결함분포도이다.
도 4는 비교예 4에 있어서의 에피택셜 웨이퍼의 결함평가의 결과를 나타내는 EP 결함분포도이다.
도 5는 실시예 2에 있어서의 에피택셜 웨이퍼의 결함평가의 결과를 나타내는 EP 결함분포도이다.
도 6은 비교예 5에 있어서의 실리콘 단결정 기판의 TDDB 특성 평가의 결과를 나타내는 도면이다.
도 7은 비교예 6에 있어서의 실리콘 단결정 기판의 TDDB 특성 평가의 결과를 나타내는 도면이다.
도 8은 실시예 3에 있어서의 실리콘 단결정 기판의 TDDB 특성 평가의 결과를 나타내는 도면이다.
이하, 본 발명에 대하여, 실시태양의 일례로서, 도면을 참조하면서 상세하게 설명하나, 본 발명은 이것으로 한정되는 것이 아니다.
한편, 본 발명자들이 본 발명을 안출함에 이를 때까지의 고찰이나 실험의 내용도 함께 기재하면서, 본 발명의 실리콘 단결정의 제조방법, 에피택셜 실리콘 웨이퍼, 및, 실리콘 단결정 기판을 설명한다.
상기 서술한 바와 같이, 질소도프한 V-rich 결정을 기판에 이용한 에피택셜 실리콘 웨이퍼에 있어서는, 웨이퍼 외주부에서 R-OSF 영역 기인의 BMD 밀도저하, EP 결함화, 및, 고농도로 질소도프했을 때의 판상 또는 봉상의 COP에 기인하는 EP결함화가 문제가 되는 경우가 있었다.
이에 반해, 본 발명자들은, 특허문헌 2에 기재된 바와 같은, 질소도프한 N(Neutral)영역에서 제조된 저/무결함 결정의 실리콘 단결정 기판 또는 이것을 기판에 이용한 에피택셜 실리콘 웨이퍼이면, R-OSF영역 기인의 BMD 밀도저하의 문제를 해소하면서, 질소도프에 의한 열적으로 안정된(큰 사이즈의) 석출핵의 증가와 웨이퍼 표층 디바이스 동작영역의 저/무결함 요구를 양립할 수 있다고 생각하였다.
그러나, 이러한 생각에 기초하여, 본 발명자들이 예의 연구를 진행하는 중에, 질소도프를 행하지 않는, N-영역에서 저/무결함 결정을 쵸크랄스키법에 의해 제조할 때에, 결정성장 축방향 전체 길이에 있어서 R-OSF 영역을 회피하는 것이 곤란하고, 결정 1개 중에서의 수율이 매우 낮아지는 문제에 직면하였다.
구체적으로는, 질소를 도프하지 않는 N-영역에서의 저/무결함 결정의 제조에 있어서, R-OSF 영역을 회피하여 결정성장 축방향 전체 길이에 있어서 N-영역을 고수율로 채취하는 육성방법(특허문헌 3 내지 7)을 이용해도, 질소를 도프했을 때에는, 결정성장 축방향 전체 길이 중 질소 농도가 낮은 일부의 범위에서만 R-OSF를 회피한 N-영역에서의 저/무결함 결정의 제조를 할 수 있었다.
또한, 질소를 도프한 N-영역에서의 저/무결함 결정의 제조에 관한 특허문헌 8에 나타낸 바와 같이, TDDB 특성이 우수하고, BMD 밀도격차가 작은 웨이퍼를 제공가능하게 하는 3×1013atoms/cm3 이하의 질소 농도에서는, 디바이스 프로세스 전에 열적으로 안정된(큰 사이즈의) 석출핵을 증가시키기에는 불충분하고, 첨단의 저온·단시간의 디바이스 프로세스에 있어서의 고BMD 밀도(게터링능력)에 대한 요구를 만족시키는 것은 아니었다.
또한, 질소농도를, 디바이스 프로세스 전에 열적으로 안정된(큰 사이즈의) 석출핵을 증가시키기에 충분한 3×1013atoms/cm3 이상의 고질소농도로 하면, 특허문헌 2에 기재되어 있는 바와 같이 결정중심부의 온도구배 Gc와 결정주변부분의 온도구배 Ge의 차를 ΔG=Ge-Gc≤5℃/cm로 해도, 특허문헌 9에 기재되어 있는 바와 같이 결정육성 중 편석에 의한 질소 농도변화에 따른 인상속도의 조정을 행하여도, 웨이퍼 외주부에서 R-OSF 영역이 발생하기 쉬워지고, 이것을 회피하기 위해 결정성장 속도를 저하시키면 웨이퍼중심부의 BMD의 수가 감소하여 면내의 BMD 밀도(게터링능력)의 불균일화가 생기는 것이나, 경우에 따라서는 웨이퍼중심부에서 전위 루프나 전위 클래스터를 갖는 I-rich영역이 되는 문제가 발생하였다.
이들 문제에 직면하여, 더욱 본 발명자가 예의 연구를 진행한 결과, 질소를 도프한 N-영역에서의 저/무결함 결정의 제조에 있어서는, 질소농도에 따라 결정주변부(결정외주부)에서 결함영역의 변화가 발생하는 것을 발견하였다.
이어서, 질소농도에 따른 결정주변부에서의 결함영역의 변화에 대하여 구체적으로 설명한다.
결정의 열환경 이외의 요인에 의한 결함분포의 변화는, 특허문헌 10에 기재된 바와 같이, 점결함의 외방 확산에 의한 것으로서 이해할 수 있다. 결정주변부에서는, 격자간 실리콘이나 공공 등의 점결함의 외방 확산의 영향이 커지고, 공공의 외방 확산은 결정주변부에서의 잔류 공공농도를 감소시키는 효과가 있다. 그러나, 질소가 고농도로 도프되면, 질소와 공공의 페어(NV페어) 형성에 의해 공공의 외방 확산이 억제된다.
이 때문에, 질소를 도프하지 않는 경우에 비해 질소를 도프한 경우에는, 질소의 농도가 높아질수록 결정주변부의 잔류 공공농도가 상승하고, 결정주변부의 결함영역이 R-OSF 영역측으로 시프트하게 된다.
본 발명자들은, 이것이, 질소를 도프하여 N-영역에서의 저/무결함 결정을 제조했을 때에, 웨이퍼 외주부에서 R-OSF 영역이 발생하기 쉬워지고, 그것을 회피하기 위해 결정 성장속도를 저하시키면 웨이퍼중심부의 BMD가 감소하여 면내의 BMD 밀도(게터링능력)의 불균일화가 발생하는 것이나, 경우에 따라서는 웨이퍼중심부에서 전위 루프나 전위 클래스터를 갖는 I-rich영역이 되는 문제의 원인이며, 대략 질소농도가 2×1013atoms/cm3로부터 공공의 외방확산 억제의 영향이 보이고, 3×1013atoms/cm3 이상이 되면 심각하게 결정수율에 영향을 부여하는 레벨이 되어 있는 것을 발견하였다.
본 발명은, 이와 같이 본 발명자들의 예의 연구에 의해 완성된 것이며, 질소도프의 N-영역에서 제조된 저/무결함 결정의 실리콘 단결정 기판 및 이것을 기판에 이용한 에피택셜 실리콘 웨이퍼에 있어서, 질소 편석의 영향을 고려한 실리콘 단결정의 결정 육성을 행하고, 이 육성한 실리콘 단결정을 이용하여 실리콘 단결정 기판 및 이것을 기판에 이용한 에피택셜 실리콘 웨이퍼를 제작함으로써, R-OSF영역 기인의 문제를 완전히 해소하고, 질소도프에 의한 열적으로 안정된(큰 사이즈의) 석출핵의 증가와 웨이퍼 표층 디바이스 동작영역의 저/무결함 요구의 양립이 가능해지는 것을 발견하고, 본 발명에 도달하였다.
우선, 본 발명의 실리콘 단결정 육성방법에 대하여 상세히 서술한다.
본 발명은, 쵸크랄스키법에 의해, 결정전체면이 N-영역이 되는 조건으로 인상함으로써 실리콘 단결정을 육성하는 방법으로서, 실리콘 단결정을 육성할 때에, 질소를 2×1013atoms/cm3 이상 3.2×1014atoms/cm3 이하의 질소농도로 도프하고, 실리콘 단결정의 인상축방향의 결정중심부의 온도구배 Gc와 결정주변부의 온도구배 Ge의 비를 Ge/Gc>1이 되도록 하고, Ge/Gc를, 실리콘 단결정의 인상 시 편석에 의한 질소농도의 증가에 따라, 서서히 크게 하는 것을 특징으로 하는 실리콘 단결정의 제조방법이다. 여기서, 결정주변부는 실리콘 단결정의 외주단으로부터 대략 직경의 1/3 이하의 영역내에서 적당히 결정한다.
이러한 실리콘 단결정의 제조방법이면, 고농도로 질소를 도프함으로써, 열적으로 안정된 큰 사이즈의 석출핵을 증가시켜, 저온·단시간의 디바이스 프로세스에 있어서도 높은 BMD 형성능력(게터링능력)을 달성하면서, 결정육성 중의 편석에 의한 질소 고농도화에 의해 발생하는 결함분포 변화를 교정·조정하여, 결정 전체길이가 넓은 질소 농도범위에 있어서도 R-OSF 영역을 회피한 실리콘 단결정을 제조할 수 있다.
또한, 본 발명의 실리콘 단결정의 제조방법에 의해 제조된 실리콘 단결정을 이용함으로써, 실리콘 단결정 기판 및 이것을 이용한 에피택셜 실리콘 웨이퍼에 있어서, 고질소 농도로 도프하는 것에 의한 R-OSF영역 기인의 폐해가 없어지므로, 저온·단시간의 디바이스 프로세스에 있어서도 높은 BMD 형성능력(게터링능력)을 갖는 웨이퍼를 고수율로 얻는 것이 가능해진다.
질소를 도프하지 않을 때에 결정 전체길이·전체면에서 N-영역이 얻어지도록 결정성장 중의 온도분포가 조정된 조건에 있어서, 질소도프량을, 2×1013atoms/cm3보다 작은 질소농도로 한 경우에는, 결함분포에 대한 영향은 경미하고, 실리콘 단결정 기판으로 한 상태에서의 TDDB 특성이나 실리콘 단결정 기판을 이용한 에피택셜 실리콘 웨이퍼에서의 EP 결함발생은 거의 문제가 되지 않는다.
그러나, 3×1013atoms/cm3의 질소농도가 되면, 결함분포에 대한 영향이 보이고, 실리콘 단결정 기판으로 한 상태에서의 TDDB 특성의 악화나, 실리콘 단결정 기판을 이용한 에피택셜 실리콘 웨이퍼에서의 EP 결함발생이 발생한다. 또한, 특허문헌 9에 기재된 바와 같이, 질소농도에 따라 인상속도를 조정(질소농도 증가에 따라 인상속도를 느리게 조정)해도, 이 질소농도로는 첨단 디바이스 프로세스에 이용하는 저온·단시간의 열처리에서는 충분한 BMD 밀도는 얻을 수 없다.
3×1013atoms/cm3 이상의 질소농도이면, 첨단 디바이스 프로세스에 이용하는 저온·단시간의 열처리로 충분한 BMD 밀도를 얻기에 유효하나, 특히 결정주변부에서 결함분포 변화가 커지고, 실리콘 단결정 기판으로 한 상태에서의 TDDB 특성의 추가적인 악화나, 에피택셜 실리콘 웨이퍼에서의 EP 결함발생이 가중(重度化)된다. 이 질소농도범위에 있어서는, 특허문헌 9의 질소농도 증가에 대하여 인상속도를 느리게 조정함으로써 충분히 개선할 수는 없고, 결정외주부에 있어서의 실리콘 단결정 웨이퍼로 한 경우의 TDDB 특성이나 에피택셜 실리콘 웨이퍼에서의 EP 결함발생을 개선할 수 있을 때까지 인상속도를 느리게 하면, 웨이퍼중심부의 BMD 가 감소하여 면내의 BMD 밀도(게터링능력)의 불균일이 발생하는 것이나, 경우에 따라서는 웨이퍼중심부에서 전위루프나 전위클래스터를 갖는 I-rich 영역이 되어 중심부에서 EP 결함이 발생한다.
6×1013atoms/cm3 이상의 질소농도에서는, 첨단 디바이스 프로세스에 이용하는 저온·단시간의 열처리로 충분한 BMD 밀도를 얻기에 보다 바람직하나, 특히 결정주변부에서 결함분포 변화가 더욱 커지고, 실리콘 단결정 기판으로 한 상태에서의 TDDB 특성의 악화나, 실리콘 단결정 기판을 이용한 에피택셜 실리콘 웨이퍼에서의 EP 결함발생이 보다 가중되어 진다. 이 질소농도범위에 있어서는, 특허문헌 9의 질소농도증가에 대하여 인상속도를 느리게 조정함으로써 충분히 개선할 수는 없고, 결정주변부에 있어서의 실리콘 단결정 기판으로 한 상태에서의 TDDB특성이나 실리콘 단결정 기판을 이용한 에피택셜 실리콘 웨이퍼에서의 EP결함발생을 개선할 수 있을 때까지 인상속도를 느리게 하면, 이미 전체면 N-영역을 유지할 수 없고, 웨이퍼중심부에서 전위루프나 전위클래스터를 갖는 I-rich영역이 되어, 이것을 기초로 한 중심부에서 EP결함이 발생한다.
본 발명의 실리콘 단결정의 제조방법이면, 첨단 디바이스 프로세스에 이용하는 저온·단시간의 열처리로 충분한 BMD 밀도를 얻기에 최적의 질소농도 3.2×1014atoms/cm3까지, 제조된 실리콘 단결정을 이용하여 실리콘 단결정 기판을 제조했을 때의 TDDB 특성이 양호하고, 이 실리콘 단결정 기판을 이용하여 에피택셜 실리콘 웨이퍼로 한 상태에서의 EP 결함발생도 없는 웨이퍼를 얻을 수 있다.
본 발명에 있어서는, 예를 들어 도 1에 나타낸 바와 같은 실리콘 단결정의 제조장치(14)로서, 쵸크랄스키법에 의해 결정전체면이 N-영역이 되는 조건으로 인상함으로써 실리콘 단결정을 육성하는 것이 가능한 실리콘 단결정의 제조장치를 이용한다. 이러한 실리콘 단결정의 제조장치에 대하여 도 1을 참조하여 설명하나, 본 발명에 있어서 이용할 수 있는 단결정제조장치는, 이것으로 한정되지 않는다.
도 1에 나타낸 실리콘 단결정의 제조장치(14)의 외관은, 메인챔버(1), 이것에 연통하는 인상챔버(2)로 구성되어 있다. 메인챔버(1)의 내부에는, 흑연도가니(6) 및 석영도가니(5)가 설치되어 있다. 흑연도가니(6) 및 석영도가니(5)를 둘러싸도록 히터(7)가 마련되어 있고, 히터(7)에 의해, 석영도가니(5)내에 수용된 원료실리콘 다결정이 용융되어 원료융액(4)이 된다. 또한, 단열부재(8)가 마련되어 있고, 히터(7)로부터의 복사열의 메인챔버(1) 등에 대한 영향을 방지하고 있다.
원료융액(4)의 융액면 상에서는 열차폐체(12)가, 융액면에 소정간격으로 대향 배치되고, 원료융액(4)의 융액면으로부터의 복사열을 차단하고 있다. 이 도가니 중에 종(種)결정을 침지한 후, 원료융액(4)으로부터 봉상의 단결정봉(3)이 인상된다. 도가니는 결정성장 축방향을 승강가능하며, 단결정의 성장이 진행하여 감소한 원료융액(4)의 액면하강분을 보충하도록, 성장 중에 도가니를 상승시킴으로써, 원료융액(4)의 융액면의 높이는 대략 일정하게 유지된다.
또한, 단결정육성 시에 퍼지가스로서 아르곤가스 등의 불활성가스가, 가스도입구(10)로부터 도입되고, 인상 중의 단결정봉(3)과 가스정류통(11)의 사이를 통과한 후, 열차폐체(12)와 원료융액(4)의 융액면의 사이를 통과하고, 가스유출구(9)로부터 배출하고 있다. 도입하는 가스의 유량과, 펌프나 밸브에 의한 가스의 배출량을 제어함으로써, 인상 중의 챔버 내의 압력이 제어된다.
또한, CZ법에 의해 결정을 육성함에 있어서, 자장인가장치(13)에 의해 자장을 인가할 수도 있다.
여기서, 실리콘 단결정의 인상축방향의 결정중심부의 온도구배 Gc와 결정주변부의 온도구배 Ge를, Ge/Gc>1이 되도록 하고, Ge/Gc를, 실리콘 단결정의 인상시의 편석에 의한 질소농도의 증가에 따라, 서서히 크게 하면 좋은 이유를 설명한다.
편석에 의해 질소농도가 증가함에 따라서, NV 페어형성이 증가하여, 결정외표면에 대한 공공(Vacancy)의 외방확산이 감소하고, 결정주변의 잔류 Vacancy농도가 고농도화하므로, 결정주변이 Vacancy 우세의 결함영역으로 시프트해간다.
질소의 편석에 의해 결정주변의 결함영역이 Vacancy 우세측으로 시프트한 그대로는, 결정주변의 잔류 Vacancy 농도가 결정중심~r/2(여기서 r은 실리콘 단결정의 반경이다.)의 잔류 Vacancy 농도보다 크게 하는 것에 따른 BMD 분포의 불균일화나, 외주부에서의 결함영역의 N-영역으로부터 R-OSF 영역으로의 시프트가 일어난다.
이것을 회피하려면, NV 페어형성의 영향에 의해 결정주변에서 잔류 Vacancy가 많아지는 만큼을, 이미 고액계면의 Vacancy 취입량으로 조정하는 것이 유효해진다.
즉, 고액계면의 결정주변 이외의 부분으로 취입되는 Vacancy량보다, 결정주변부에서 취입되는 Vacancy량을 적게 한다.
실리콘 단결정 성장에 있어서의 점결함의 취입에 관해서는, 보론코프의 이론이 널리 알려져 있고, 실리콘 단결정의 성장속도 V와 계면근방의 온도구배 G의 비V/G에 의존하여 점결함농도가 결정된다.
Vacancy농도와 격자간 실리콘(Interstial-Si)농도가 길항하는 V/G에 대하여, V/G가 크면 고액계면에서의 Vacancy농도가 증가하고, 작으면 고액계면의 Interstial-Si농도가 증가한다.
이 때문에, 보론코프의 이론에 기초하여, NV 페어형성의 영향에 의해 결정주변에서 잔류 Vacancy가 커지는 만큼을, 미리, 결정주변의 V/Ge를 중심의 V/Gc보다도 작은 값이 되도록 한다. 즉,
V/Gc>V/Ge
로 한다.
정상적인 단결정육성 중, 결정성장 축방향으로 수직인 면에서의 성장속도 V는 결정중심부로부터 결정주변부에서 동일하므로, 1/Gc>1/Ge, Ge/Gc>1로 하는 것이 유효하며, 질소농도가 증가함에 따라 NV 페어형성의 영향에 의해 결정주변부에서 잔류 Vacancy가 많아지는 만큼을, Ge/Gc가 서서히 커지도록 하여 상쇄하는 것이 가능해진다. 이때, Ge/Gc가 1.2 이하이면, 보다 확실히 웨이퍼 전체면을 무결함으로 할 수 있으므로 바람직하다.
Ge/Gc의 조정은, 석영도가니(5)내의 원료융액 직상에 배치된 열차폐체(12)와 상기 원료융액의 액면의 간격을 제어하는 것, 상기 석영도가니(5)를 둘러싸도록 배치된 히터(7)의 위치를 상기 원료융액의 액면에 대하여 낮게 하는 것, 상기 실리콘 단결정의 제조장치의 메인챔버(1)의 외측에 배치된 자장인가장치(13)의 자장강도를 약하게 하는 것, 및, 상기 자장인가장치(13)의 위치를 낮게 하는 것, 중 어느 하나 혹은 2개 이상의 조합에 의해 행하는 것이 바람직하다. 이러한 Ge/Gc의 조정방법이면, 제조장치를 크게 변경하는 일이 없으므로, 간편히 Ge/Gc를 조정하는 것이 가능해진다.
어째서, 이러한 Ge/Gc의 조정방법에 의해, Ge/Gc가 커지는지를 설명한다.
Ge/Gc를 크게 하는 방법에는, Ge를 크게 하는 방법과 Gc를 작게 하는 방법의 2개가 있다.
Ge를 크게 하려면, 고액계면 상부의 결정측면부에 대한 열복사(복사에 의한 열공급)를 줄이는 것이 유효하다. 그 구체적 방법으로는, 원료융액(4) 직상의 열차폐체(12)와 원료융액(4)의 액면의 간격을 좁게 하여, 흑연도가니(6) 외측에 배치되어 있는 열원의 가열용의 히터(7)로부터의 열복사의 일부를 차열하는 방법, 열원의 가열용의 히터(7)를 원료융액(4)의 액면위치에 대하여 낮게 배치하여 고액계면 상부에 대한 열복사를 줄이는 방법이 있다.
한편, 노내가스의 열전도나 가스의 흐름에 의한 대류전열에 의해서도 약간 Ge는 변화하나, 융점 1420℃ 이상의 상온환경이 주가 되는 CZ법에 의한 실리콘 단결정 제조환경에 있어서는 열복사의 영향이 지배적이 되므로, 열복사에 의한 제어가 중요해진다.
Gc를 작게 하는 방법은, 고액계면(융점 등 온선)의 높이를 저하시켜, 고액계면 상부와의 온도구배를 완화하는 방법이 되고, 자장에 의한 결정성장계면 하부의 융액대류의 억제를 약하게 하고, 결정육성 중에 발생한 응고잠열을 대류에서 제거하기 쉬워진다. 응고잠열이 대류에 의해 제거되게 되면, 그렇지 않은 경우와 비교하여, 열발란스에 의해 고액계면의 높이가 저하되게 된다. 이때, 결정 최외주부의 융점 등 온선은 항상 원료융액(4) 표면으로 이어지고 있으므로, Gc가 선택적으로 작아지게 된다.
자장에 의해 결정성장계면 하부의 융액대류의 억제를 약하게 하는 방법으로는, 자장위치를 동일 그대로 하는 경우에는, 자장강도를 약하게 하는 방법이 있다. 또한, 자장강도를 고정으로 하는 경우는, 자장위치를 원료융액(4) 표면위치로부터 멀어지는 방법이 있다. 자장위치, 자장강도 어느 것이나 변경가능한 경우에는, 자장강도를 약하게 하는 방법과 자장위치를 변경하는 방법을 조합해도 된다.
고액계면의 높이를 저하시키는 방법으로서, 결정회전을 약하게 하는 것으로도 고액계면을 저하시킬 수 있으나, 면내의 도펀트농도, 산소농도의 불균일로 이어지므로, 고액계면부의 자장강도를 약하게 하는 방법이 바람직하다.
또한, Ge/Gc의 조정을, 열차폐체(12)와 원료융액(4)의 액면의 간격을 제어함으로써 행할 때에, 질소를 도프하지 않는 경우에 결정전체면이 N-영역이 되는 조건에 있어서의 열차폐체(12)와 원료융액(4)의 액면의 간격을 D로 했을 때에, 질소를 도프하는 경우의 열차폐체(12)와 원료융액(4)의 액면의 간격을, 질소농도에 따라, D’/D=0.94-질소농도/(2.41×1015)로부터 구한 D’가 되도록 변화시키는 것이 바람직하다.
이러한 Ge/Gc의 조정방법이면, Ge/Gc의 조정을, 질소농도에 따라, 열차폐체(12)와 원료융액(4)의 액면의 간격을 조정함으로써 행할 수 있으므로, 보다 간편하고 정확히 Ge/Gc를 조정하는 것이 가능해진다.
어떻게 해서, 이 D’의 관계식을 도출했는지를 기재한다.
첫번째, 전체면에서 N-영역이 얻어지는 원료융액(4) 직상의 열차폐체(12)와 융액의 간격 D으로서, 질소를 도프하지 않는 경우, 질소를 2-2.2×1013, 3-3.2×1013, 6-6.2×1013, 1-1.2×1014, 1.5-1.7×1014, 2.2-2.4×1014, 3-3.2×1014atoms/cm3의 질소농도로 도프한 경우 각각에 대하여, 질소 이외의 조건은 동일하게 하고, 직동(直胴)성장 중에 인상속도를 서서히 점감(漸減)시켜, 실리콘 단결정 블록내에 결함영역 V-rich, R-OSF영역, Nv영역, Ni영역, I-rich영역을 포함하도록 하고, 얻어진 실리콘 단결정 블록으로부터 결정성장축방향으로 평행한 샘플을 잘라내고, 웨트산화분위기에서 800℃ 4hr+1000℃ 16hr의 열처리를 실시하여, X선 토포그래프법(XRT)으로 각 질소농도에 의한 결함분포의 변화를 조사하였다.
두번째, 각 질소농도에 있어서, 원료융액(4) 직상의 열차폐체(12)와 원료융액(4)의 액면의 간격을 변화시키고, 질소를 도프하지 않는 경우와 동등한 N-영역의 분포가 얻어지는 원료융액(4) 직상의 열차폐체(12)와 원료융액(4)의 액면과의 간격D’ 을 구하였다.
세번째, 질소농도에 대한 열차폐체(12)와 원료융액(4)의 액면과의 간격D’과 간격D의 비의 변화의 관계식을 최소이승법에 의해 구하고, D’/D=0.94-질소농도/(2.41×1015)를 얻었다.
구한 D’가 20mm보다 커지는 경우에는, 열차폐체(12)와 원료융액(4)의 액면의 간격을 구한 D’로 함으로써 Ge/Gc를 조정하고, 구한 D’가 20mm 이하가 되는 경우에는, 열차폐체(12)와 원료융액(4)의 액면의 간격을 20mm로 하고, 나아가, 석영도가니(5)를 둘러싸도록 배치된 히터(7)의 위치를 상기 원료융액(4)의 액면에 대하여 낮게 하는 것, 실리콘 단결정의 제조장치(14)의 메인챔버(1)의 외측에 배치된 자장인가장치(13)의 자장강도를 약하게 하는 것, 및, 자장인가장치(13)의 위치를 낮게 하는 것, 중 어느 하나 혹은 2개 이상의 조합에 의해 상기 Ge/Gc를 조정하는 것이 바람직하다.
이러한 실리콘 단결정의 제조방법이면, 열차폐체(12)와 원료융액(4)의 액면과의 간격이 20mm 이하로 좁아진 경우에, 열차폐체(12)가 원료융액(4)과 접촉되는 등에 의해 실리콘 단결정의 인상을 방해하는 일 없이 실리콘 단결정을 제조할 수 있다.
상기와 같은, 본 발명의 방법에 의해, 결정전체면이 N-영역의 실리콘 단결정 기판 상에 에피택셜층을 갖는 에피택셜 실리콘 웨이퍼로서, 실리콘 단결정 기판에, 질소가 2×1013atoms/cm3 이상 3.2×1014atoms/cm3 이하의 질소농도로 도프되어 있고, 사이즈가 28nm 이상인 결함의 수가 10cm 이상의 실리콘 단결정 블록내의 전체기판평균으로 2개/매 이하(0개/매 이상 2개/매 이하)이며, 800℃, 3hr+1000℃, 2hr의 열처리를 한 후에 검출되는 평균사이즈 45nm 이상의 BMD가 1×108/cm3 이상의 밀도인 것을 특징으로 하는 에피택셜 실리콘 웨이퍼가 제공된다. 이때, BMD가 1×1010/cm3 이하의 밀도이면, BMD 밀도가 적당해지고, 웨이퍼휨 등이 문제가 되는 일이 없으므로 바람직하다.
이러한 에피택셜 실리콘 웨이퍼이면, R-OSF 영역 기인의 BMD 밀도저하, EP 결함화, 및, 고농도의 질소도프에 의한 판상 또는 봉상의 COP에 기인하는 EP 결함화가 없는 것이 된다. 또한, 800℃, 3hr+1000℃, 2hr의 열처리에 의해 충분한 BMD밀도가 형성되고, 면내 BMD품질이 균일한 에피택셜 실리콘 웨이퍼가 된다.
또한, 본 발명의 방법에 의해, 경면연마가공된 표면을 갖는 결정전체면이 N-영역의 실리콘 단결정 기판으로서, 질소가 2×1013atoms/cm3 이상 3.2×1014atoms/cm3 이하의 질소농도로 도프되어 있고, TDDB 특성의 양품률이 90% 이상이고, 사이즈가 45nm 이상인 결함의 수가 10cm 이상의 실리콘 단결정 블록내의 전체기판 평균으로 2개/매 이하(0개/매 이상 2개/매 이하)이며, 800℃, 3hr+1000℃, 2hr의 열처리를 한 후에 검출되는 평균사이즈 45nm 이상의 BMD가 1×108/cm3 이상의 밀도인 것을 특징으로 하는 실리콘 단결정 기판을 제공할 수 있다. 이때, BMD가 1×1010/cm3 이하인 밀도이면, BMD 밀도가 적당해지며, 웨이퍼휨 등이 문제가 없는 것이 되므로 바람직하다.
이러한 실리콘 단결정 기판이면, R-OSF영역 기인의 BMD 밀도의 저하가 없고, TDDB 특성이 양호한 것이 된다. 또한, 800℃, 3hr+1000℃, 2hr의 열처리에 의해 충분한 BMD 밀도가 형성되고, 면내 BMD 품질이 균일한 실리콘 단결정 기판이 된다.
실시예
이하, 실시예 및 비교예를 들어 본 발명을 구체적으로 설명하나, 본 발명은 이것들로 제한되는 것은 아니다.
(비교예 1)
질소를 도프하지 않고, 32인치(812.8mm) 도가니에 410kg의 원료를 용융하고, 4000g의 자장인가하에서 직경 300mm의 결정 제조를 실시하였다. 이때, 미리 원료융액 직상의 열차폐체와 원료융액과의 간격(50mm), 히터위치, 자장인가장치의 위치를 조정하여, 결정전체길이에 걸쳐 전체면에서 N(Neutral)영역이 얻어지도록 결정성장 중의 온도분포를 조정하였다. 이 조건에 있어서, 직동성장 중에 인상속도를 서서히 점감시켜, 실리콘 단결정 블록내에 결함영역 V-rich, R-OSF영역, Nv영역, Ni영역, I-rich영역(V-rich로부터 I-rich의 각 영역)을 포함하도록 하고, 얻어진 실리콘 단결정 블록으로부터 결정성장축방향으로 평행한 샘플을 잘라내고, 웨트산화분위기에서 800℃ 4hr+1000℃ 16hr의 열처리를 실시하여, XRT(X선토포그래프법)로 결함분포를 평가하였다.
(비교예 2)
비교예 1과 동일한 원료융액 직상의 열차폐체와 원료융액과의 간격(50mm), 히터위치, 자장위치, 자장강도에 있어서, 질소를 도프하고, 직동성장 중에 인상속도를 서서히 점감시켜 실리콘 단결정 블록내에 V-rich로부터 I-rich의 각 영역을 포함하는 결함분포 평가실리콘 단결정 블록을 제조하였다. 질소농도는, 2×1013atoms/cm3 수준(실리콘 단결정 블록내 질소농도 2×1013-2.2×1013atoms/cm3), 3×1013atoms/cm3 수준(실리콘 단결정 블록내 질소농도 3×1013-3.2×1013atoms/cm3), 6×1013atoms/cm3 수준(실리콘 단결정 블록내 질소농도 6×1013-6.2×1013atoms/cm3), 3×1014atoms/cm3 수준(실리콘 단결정 블록내 질소농도 3×1014-3.2×1014atoms/cm3)으로 하여, 각각의 실리콘 단결정 블록을 제조하고, 각 질소농도로의 결함분포를 비교예 1과 마찬가지로 평가하였다.
(실시예 1)
원료융액 직상의 열차폐체와 원료융액의 액면의 간격을, D’/D=0.94-질소농도/2.41×1015로부터 구한 D’로 한 것 이외는, 비교예 2와 마찬가지로 실시하였다. 원료융액 직상의 열차폐체와 원료융액의 액면의 간격을 이와 같이 변화시킴으로써, 실리콘 단결정의 인상축방향의 결정중심부의 온도구배 Gc와 결정주변부의 온도구배Ge를, Ge/Gc>1이 되도록 하고, Ge/Gc를, 실리콘 단결정의 인상시의 편석에 의한 질소농도의 증가에 따라, 서서히 크게 하였다. 여기서, D는 50mm이다. 원료융액 직상의 열차폐체와 원료융액의 액면의 간격을 2×1013atoms/cm3 수준(실리콘 단결정 블록내 질소농도 2-2.2×1013atoms/cm3)에서는 D’=46.6mm(D’/D=0.932), 3×1013atoms/cm3 수준(실리콘 단결정 블록내 질소농도 3-3.2×1013atoms/cm3)에서는 D’=46.3mm(D’/D=0.926), 6×1013atoms/cm3 수준(실리콘 단결정 블록내 질소농도 6-6.2×1013atoms/cm3)에서는 D’=45.8mm(D’/D=0.916), 3×1014atoms/cm3 수준(실리콘 단결정 블록내 질소농도 3-3.2×1014atoms/cm3)에서는 D’=40.8mm(D’/D=0.816)로 하여 실리콘 단결정 블록을 제조하고, 각 질소농도로 원료융액 직상의 열차폐체와 원료융액의 액면의 간격을 조정했을 때의 결함분포를 평가하였다. 원료융액 직상의 열차폐체와 원료융액의 액면과의 간격의 변경은, 도가니의 높이위치의 변경에 따라 실시하였다.
도 2에, 비교예 1, 비교예 2, 및, 실시예 1의 인상조건으로 실리콘 단결정을 제조한 경우의, 실리콘 단결정의 직경방향위치를 횡축으로 한 실리콘 단결정의 인상축방향에 있어서의 결함분포도를 나타낸다.
비교예 1에 대하여, 질소를 도프한 비교예 2의 결함분포는, 질소도프량 2×1013atoms/cm3 수준, 3×1013atoms/cm3 수준, 6×1013atoms/cm3 수준, 3×1014atoms/cm3 수준 각각에 있어서, 질소농도가 증가함에 따라서 질소와 공공의 페어(NV페어)형성에 의해 결정육성 중의 공공(Vacancy)의 외방확산이 감소되므로, 결정외주측의 결함영역이 Vacancy 우세측(고V/G측)으로 시프트하고, R-OSF 영역이 외주부에서 처진 분포로 변화되고 있다.
이러한 결함분포에서는, 웨이퍼를 제작할 때에, 면내에서 잔류 Vacancy농도가 크게 상이한 결함영역이 혼재(외주부의 R-OSF영역+R/2~중심부의 Nv영역, 외주부의 Nv영역+R/2~중심부의 Ni영역, 외주부의 R-OSF영역+R/2부의 Nv영역+중심부의 Ni영역)하는 것이나, 면내 전체가 동일한 Nv영역이어도 웨이퍼외주는 잔류 Vacancy가 많아지게 된다. 이 때문에, 800℃, 3hr+1000℃, 2hr의 열처리를 한 후의 면내의 BMD(Bulk Micro Defect)밀도가 크게 상이해지게 되고, 웨이퍼면내의 저BMD영역에서의 게터링능력부족에 의한 디바이스수율저하 등의 요인이 된다.
이에 반해, 본 발명의 실시예 1에서는, 질소농도증가에 수반하는 결함분포변화(결정외주측의 결함영역이 Vacancy우세측으로 시프트하고, R-OSF영역이 외주부에서 처진 분포로 변화)가 교정되어 있으며, 웨이퍼를 제작했을 때에, 웨이퍼면내 전체면을 균일한 결함영역으로 할 수 있으므로, 저온, 단시간, 예를 들어 800℃, 3hr+1000℃, 2hr의 열처리를 한 후의 웨이퍼면내 BMD 밀도를 균일하게 컨트롤할 수 있다. 또한, R-OSF영역의 혼재에 의한 실리콘 단결정 기판상태에서의 TDDB 특성악화나, 제조한 실리콘 단결정 기판을 에피택셜 실리콘 웨이퍼용 기판에 이용한 경우의 EP 결함화도 억제할 수 있는 점에서도 디바이스수율, 웨이퍼수율이 양호해진다.
또한, 질소는 결정육성 중의 편석현상(평형편석계수 7×10-4)에 의해, 결정육성이 진행되면 서서히 고농도화되므로, 장척(長尺)결정 전체길이로부터 수율좋게 제품을 얻기 위해, 본 발명은 매우 유효해진다.
[에피택셜 실리콘 웨이퍼의 양품률변화(실리콘 단결정 1개 중의 품질추이)]
다음에, 본 발명을 실제의 제품제조에 적용했을 때에 얻어지는 효과에 대하여, 에피택셜 웨이퍼의 양품률을 예로서 상세하게 설명한다.
(비교예 3)
32인치(812.8mm) 도가니에 410kg의 원료를 용융하고, 4000g의 자장인가하에서 직경 300mm의 결정제조를 실시하였다. 원료융액 직상의 열차폐체와 원료융액의 액면과의 간격 50mm로, 질소를 도프하지 않을 때에 결정전체길이에 걸쳐 전체면에서 N-영역이 얻어지도록 결정육성 중의 히터위치, 자장인가장치의 위치를 조정한 조건에 있어서, 직동제품 채취부에 있어서, 질소논도프(비교예 3-1), 2×1013-6×1013atoms/cm3의 질소농도(비교예 3-2), 1×1014-3.2×1014atoms/cm3의 질소농도(비교예 3-3)가 되도록 3개의 결정제조를 행하고, 얻어진 결정으로부터 실리콘 단결정 기판을 제작하고, 에피택셜 실리콘 웨이퍼용 기판으로서 이용하여 에피택셜 실리콘 웨이퍼의 제조를 행하였다. 에피택셜 실리콘 웨이퍼의 결함평가를 위해, KLA Tencor사제의 SP3을 이용하여, Oblique모드에서 28nm 이상으로 검출되는 결함을 평가하였다. 또한, 제작한 에피택셜 웨이퍼를 800℃, 3hr+1000℃, 2hr의 열처리 후, 적외산란법에 의해 30nm 이상의 BMD밀도를 측정하였다.
(비교예 4)
원료융액 직상의 열차폐체와 원료융액의 액면과의 간격도 50mm인 그대로, 특허문헌 9에 개시되어 있는 바와 같이 질소농도에 따라 인상속도를 조정(질소농도증가에 대하여 인상속도를 느리게 조정)한 것 이외는, 비교예 3-2와 동일(비교예 4-1), 비교예 3-3과 동일한(비교예 4-2)한 것으로 하고, 비교예 3과 마찬가지로, 에피택셜 실리콘 웨이퍼를 제조하여, 결함평가를 행하였다. 또한, 제작한 에피택셜 웨이퍼를 800℃, 3hr+1000℃, 2hr의 열처리 후, 적외산란법에 의해 30nm 이상의 BMD밀도를 측정하였다.
(실시예 2)
원료융액 직상의 열차폐체와 원료융액의 액면과의 간격D’를, D’/D=0.94-질소농도/(2.41×1015)로부터 구한 D’로 하였다. 실시예 2-1은, 2×1013-6×1013atoms/cm3의 질소농도로, 결정육성 중의 질소편석의 영향을 상쇄하기 위해 결정콘측으로부터 Tail측에 있어서의 질소에 의한 편석에서의 질소농도변화에 맞추어 D’=46.6mm로부터 45.8mm로 원료융액 직상의 열차폐체와 원료융액의 액면의 간격을 조정한 것 이외는 비교예 4-1과 동일한 것으로 하고, 실시예 2-2는, 1×1014-3.2×1014atoms/cm3의 질소농도로, D’=44.9mm 내지 40.3mm로 원료융액 직상의 열차폐체와 원료융액의 액면의 간격을 조정한 것 이외는 비교예 4-2와 동일한 것으로 하고, 비교예 3과 마찬가지로, 에피택셜 웨이퍼를 제조하여, 결함평가를 행하였다. 또한, 제작한 에피택셜 웨이퍼를 800℃, 3hr+1000℃, 2hr의 열처리 후, 적외산란법에 의해 30nm 이상의 BMD밀도를 측정하였다. 원료융액 직상의 열차폐체와 원료융액의 액면의 간격을 이와 같이 변화시킴으로써, 실리콘 단결정의 인상축방향의 결정중심부의 온도구배 Gc와 결정주변부의 온도구배 Ge를, Ge/Gc>1이 되도록 하고, Ge/Gc를, 실리콘 단결정의 인상시의 편석에 의한 질소농도의 증가에 따라, 서서히 크게 하였다.
도 3, 4, 및, 5는, 각각 비교예 3, 비교예 4, 및, 실시예 2에 있어서의 에피택셜 웨이퍼의 결함평가의 결과를 나타내는 EP결함분포도이다. 고프로세스 비용의 첨단 디바이스에 있어서는, 웨이퍼 1매당 수개의 결함이어도, 이에 따라 발생하는 불량칩이 큰 문제가 된다.
비교예 3에 있어서, 2×1013atoms/cm3의 질소농도까지는 EP 결함발생은 거의 문제가 되지 않으나, 열적으로 안정된(큰 사이즈의) 석출핵을 증가시키기에 충분한 고질소농도가 되는 3×1013atoms/cm3의 질소농도가 되면 EP 결함발생이 보이게 되었다. 나아가 질소농도가 높은 3×1013atoms/cm3 이상에서는, 질소농도의 증가에 수반하여 EP 결함이 증가하고, 고프로세스비용의 첨단 디바이스에 대한 사용에는 견디지 못하는 레벨로 되어 있다. 또한, 비교예 3-1, 3-2, 및, 3-3에 있어서의, 800℃, 3hr+1000℃, 2hr의 열처리 후의 에피택셜 실리콘 웨이퍼의 BMD 밀도는 각각 1-3×107, 1-2×108, 및, 2.5-15×108/cm3이었다. 질소농도 2×1013atoms/cm3 이상에서 첨단디바이스에서 충분한 게터링능력을 가질 것으로 생각되는 평균사이즈 45nm 이상의 BMD 밀도를 1×108 이상으로 할 수 있었다.
비교예 4에서는, 질소농도증가에 대하여 인상속도를 저하시킴으로써 개선효과가 보이나, 첨단 디바이스 프로세스에 이용하는 저온·단시간의 열처리로 충분한 BMD 밀도를 얻기에 보다 바람직한 6×1013atoms/cm3 이상의 질소농도로부터 EP 결함이 증가하기 시작하고, 질소 1×1014atoms/cm3 이상에서는 첨단디바이스에 사용에 적합한 레벨로는 되어 있지 않다. 나아가, 보다 인상속도를 저하시킨 경우, 800℃, 3hr+1000℃, 2hr의 열처리를 했을 때에, 웨이퍼중심부의 BMD가 감소하여, 면내의 BMD 밀도(게터링능력)의 불균일이 발생하는 것이나, 경우에 따라서는 웨이퍼중심부에서 전위루프나 전위클래스터를 갖는 I-rich영역이 되어, 중심부에서 EP 결함이 발생하였으므로, 질소농도에 대한 인상속도조정만으로는 완전히 EP 결함을 억제하는 것은 불가능하였다. 또한, 비교예 4-1, 및, 4-2에 있어서의, 800℃, 3hr+1000℃, 2hr의 열처리 후의 에피택셜 실리콘 웨이퍼의 BMD 밀도는 각각 1-2×108, 및, 2.5-15×108/cm3이었다. 질소농도 2×1013atoms/cm3 이상에서 첨단디바이스에서 충분한 게터링능력을 가질 것으로 생각되는 평균사이즈 45nm 이상의 BMD 밀도를 1×108 이상으로 할 수 있었다.
이에 반해, 실시예 2에서는, 3.2×1014atoms/cm3의 질소농도까지 EP 결함은 양호한 레벨로 억제할 수 있다. 그 결과, 28nm 이상에서의 결함은, 10cm 이상의 실리콘 단결정 블록내의 전체기판평균으로 2개/매 이하로 매우 양호한 결함레벨이며, 비교예 3 및 4보다 결함이 적은 에피택셜 실리콘 웨이퍼를 얻을 수 있다. 또한, 800℃, 3hr+1000℃, 2hr의 열처리 후의 에피택셜 실리콘 웨이퍼의 BMD 밀도는 실시예 2-1에서 1-2×108/cm3, 실시예 2-2에서 2.5-5×108/cm3이며, 질소농도 2×1013atoms/cm3 이상에서 첨단 디바이스에서 충분한 게터링능력을 가질 것으로 생각되는 평균사이즈 45nm 이상의 BMD의 밀도를 1×108/cm3 이상으로 할 수 있었다. 한편, 3.5×1014atoms/cm3의 질소농도로는 석출물 기인의 EP 결함발생이 발생하는 경우가 있으므로, 질소농도는 3.2×1014atoms/cm3 이하로 하는 것이 바람직하다.
이와 같이, 본 발명을 이용하면, 첨단의 저온·단시간디바이스 프로세스에 있어서 높은 게터링능력을 기대할 수 있는 고질소농도조건에 있어서도, 양호한 EP결함레벨을 갖는 에피택셜 실리콘 웨이퍼를 결정전체길이에서 매우 높은 수율로 제조하는 것이 가능해진다.
[실리콘 단결정 기판의 양품률변화(실리콘 단결정 1개 중의 품질추이)]
다음에, 본 발명을 실제의 제품제조에 적용했을 때에 얻어지는 효과에 대하여, 실리콘 단결정 기판의 양품률을 예로서 상세하게 설명한다.
(비교예 5)
32인치(812.8mm) 도가니에 410kg의 원료를 용융하고, 4000g의 자장인가하에서 직경 300mm의 결정제조를 실시하였다. 원료융액 직상의 열차폐체와 원료융액의 액면과의 간격 50mm로, 질소를 도프하지 않을 때에 결정전체길이에 걸쳐 전체면에서 N(Neutral)영역이 얻어지도록 결정육성 중의 히터위치, 자장인가장치의 위치를 조정한 조건에 있어서, 직동제품 채취부에 있어서, 질소논도프(비교예 5-1), 2×1013-6×1013atoms/cm3의 질소농도(비교예 5-2), 1×1014-3.2×1014atoms/cm3의 질소농도(비교예 5-3)가 되도록 3개의 결정제조를 행하고, 얻어진 결정으로부터 실리콘 단결정 기판을 제작하여, TDDB 특성을 평가하였다. 또한, 실리콘 단결정 기판의 결함평가를 위해, KLA Tencor사제의 SP3을 이용하여, Oblique모드에서 45nm 이상으로 검출되는 결함을 평가하였다. 또한, 제작한 실리콘 단결정 기판을 800℃, 3hr+1000℃, 2hr의 열처리 후, 적외산란법에 의해 30nm 이상의 BMD 밀도를 측정하였다.
(비교예 6)
원료융액 직상의 열차폐체와 원료융액의 액면의 간격을 50mm인 그대로, 특허문헌 9에 개시되어 있는 바와 같이 질소농도에 따라 인상속도를 조정(질소농도증가에 대하여 인상속도를 느리게 조정)한 것 이외는, 비교예 5-2와 동일(비교예 6-1), 비교예 5-3과 동일(비교예 6-2)한 것으로 하고, 비교예 5와 마찬가지로 제조한 실리콘 단결정 기판의 TDDB 특성 및 결함을 평가하였다. 또한, 제작한 실리콘 단결정 기판을 800℃, 3hr+1000℃, 2hr의 열처리 후, 적외산란법에 의해 30nm 이상의 BMD 밀도를 측정하였다.
(실시예 3)
원료융액 직상의 열차폐체와 원료융액의 액면의 간격을, D’/D=0.94-질소농도/(2.41×1015)로부터 구한 D’로 하였다. 실시예 3-1은, 2×1013-6×1013atoms/cm3의 질소농도로, 결정육성 중의 질소편석의 영향을 상쇄하기 위해 결정콘측으로부터 Tail측에 있어서의 질소에 의한 편석에서의 질소농도변화에 맞추어 D’=46.6mm 내지 45.8mm로 원료융액 직상의 열차폐체와 원료융액의 액면의 간격을 조정한 것 이외는 비교예 6-1과 동일하게 하고, 실시예 3-2는, 1×1014-3.2×1014atoms/cm3의 질소농도로, D’=44.9mm 내지 40.3mm로 원료융액 직상의 열차폐체와 원료융액의 액면의 간격을 조정한 것 이외는 비교예 6-2와 동일한 것으로 하고, 비교예 5와 마찬가지로, 실리콘 단결정 기판을 제조하여, TDDB 특성 및 결함을 평가하였다. 또한, 제작한 실리콘 단결정 기판을 800℃, 3hr+1000℃, 2hr의 열처리 후, 적외산란법에 의해 30nm 이상의 BMD 밀도를 측정하였다. 원료융액 직상의 열차폐체와 원료융액의 액면의 간격을 이와 같이 변화시킴으로써, 실리콘 단결정의 인상축방향의 결정중심부의 온도구배 Gc와 결정주변부의 온도구배 Ge를, Ge/Gc>1이 되도록 하고, Ge/Gc를, 실리콘 단결정의 인상시의 편석에 의한 질소농도의 증가에 따라, 서서히 크게 하였다.
도 6, 7, 및, 8은, 각각 비교예 5, 비교예 6, 및, 실시예 3에 있어서의 실리콘 단결정 기판의 TDDB 특성 평가의 결과를 나타내는 도면이다.
도 6, 7, 및, 8에 있어서, 회색셀이 TDDB 불량 개소가 되어 있다. TDDB 불량결함과 EP 결함원은 관계성이 있으며, 비교예 3, 비교예 4, 및, 실시예 2의 EP 결함의 평가(도 3, 4, 및, 5)와 동일한 결과가 되어 있다. 비교예 5에 있어서는, 3×1013atoms/cm3 이상의 질소농도로, 질소농도증가에 따라서 서서히 TDDB 불량이 증가하고 있다. 비교예 5에 있어서의 TDDB 특성의 양품률은, 비교예 5-1, 비교예 5-2 및 비교예 5-3에 있어서, 각각 99.7-99.3, 99.3-69.2, 및, 50.7-14.7%였다. 또한, 비교예 5-1, 5-2, 및, 5-3에 있어서의, 45nm 이상에서의 결함은, 10cm 이상의 실리콘 단결정 블록내의 전체기판평균으로 1-2, 1.8-158, 및, 73-1250개/매였다. 또한, 비교예 5-1, 5-2, 및, 5-3에 있어서의, 800℃, 3hr+1000℃, 2hr의 열처리 후의 실리콘 단결정 기판의 BMD 밀도는 각각 1-3×107, 1-2×108, 및, 2.5-15×108/cm3였다. 질소농도 2×1013atoms/cm3 이상에서 첨단 디바이스에서 충분한 게터링능력을 가질 것으로 생각되는 평균사이즈 45nm 이상의 BMD 밀도를 1×108 이상으로 할 수 있었다.
비교예 6에서도, EP 결함의 경향과 마찬가지로, 비교예 5에 대해서는 개선효과가 보이지만, 완전히는 개선할 수 없고, 6×1013atoms/cm3 이상의 질소농도로부터 TDDB 불량이 증가하고, 악화해간다. 비교예 6에 있어서의 TDDB 특성의 양품률은, 비교예 6-1 및 비교예 6-2에 있어서, 각각 99.7-87.3, 69.9-51.7%였다. 또한, 비교예 6-1 및 비교예 6-2에 있어서의 45nm 이상에서의 결함은, 10cm 이상의 실리콘 단결정 블록내의 전체기판평균으로 1-57개/매, 및, 160-364개/매였다. 또한, 비교예 6-1, 및, 6-2에 있어서의, 800℃, 3hr+1000℃, 2hr의 열처리 후의 실리콘 단결정 기판의 BMD 밀도는 각각 1-2×108, 및, 2.5-15×108/cm3였다. 질소농도 2×1013atoms/cm3 이상에서 첨단디바이스에서 충분한 게터링능력을 가질 것으로 생각되는 평균사이즈 45nm 이상의 BMD 밀도를 1×108 이상으로 할 수 있었다.
이에 반해, 실시예 3에서는, 3.2×1014atoms/cm3의 질소농도까지 TDDB 불량을 억제할 수 있다. 실시예 3에 있어서의 TDDB 특성의 양품률은, 실시예 3-1 및 실시예 3-2에 있어서, 질소농도 2-3.2×1014atoms/cm3의 범위에서, 각각 99.7-99.3%였다. 또한, 실시예 3-1 및 실시예 3-2에 있어서의 45nm 이상에서의 결함은, 10cm 이상의 실리콘 단결정 블록내의 전체기판평균으로 1-1.9, 및, 1.2-2개/매였다. 또한, 실시예 3-1 및 실시예 3-2에 있어서의, 800℃, 3hr+1000℃, 2hr의 열처리 후의 실리콘 단결정 기판의 BMD 밀도는 각각 1-2×108, 및, 2.5-15×108/cm3였다. 질소농도 2×1013atoms/cm3 이상에서 첨단디바이스에서 충분한 게터링능력을 가질 것으로 생각되는 평균사이즈 45nm 이상의 BMD 밀도를 1×108 이상으로 할 수 있다.
이와 같이, 본 발명을 이용하면, 첨단의 저온·단시간 디바이스 프로세스에 있어서 높은 게터링능력을 기대할 수 있는 고질소농도조건에 있어서도, TDDB 불량의 증가가 없고, 양호한 결함레벨을 갖는 실리콘 단결정 기판을, 결정전체길이에서 매우 높은 수율로 제조하는 것이 가능해진다.
이상과 같이, 본 발명을 이용하면, 첨단 디바이스 프로세스에 이용하는 저온·단시간의 열처리로 충분한 BMD 밀도를 얻기에 최적인 질소농도 3×1013atoms/cm3에서 3.2×1014atoms/cm3까지, 실리콘 단결정 기판으로 한 상태에서의 TDDB 특성이 양호하고, 에피택셜 실리콘 웨이퍼에서의 EP 결함발생도 없는 웨이퍼를 얻을 수 있다.
한편, 본 발명은, 상기 실시형태로 한정되는 것이 아니다. 상기 실시형태는, 예시이며, 본 발명의 특허청구의 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 갖고, 동일한 작용효과를 나타내는 것은, 어떠한 것이어도 본 발명의 기술적 범위에 포함된다.
1: 메인챔버
2: 인상챔버
3: 단결정봉
4: 원료융액
5: 석영도가니
6: 흑연도가니
7: 히터
8: 단열부재
9: 가스유출구
10: 가스도입구
11: 가스정류통
12: 열차폐체
13: 자장인가장치
14: 실리콘 단결정의 제조장치

Claims (6)

  1. 쵸크랄스키법에 의해, 결정전체면이 N-영역이 되는 조건으로 인상함으로써 실리콘 단결정을 육성하는 방법으로서,
    상기 실리콘 단결정을 육성할 때에, 질소를 2×1013atoms/cm3 이상 3.2×1014atoms/cm3 이하의 농도로 도프하고,
    상기 실리콘 단결정의 인상축방향의 결정중심부의 온도구배 Gc와 결정주변부의 온도구배 Ge의 비를 Ge/Gc>1이 되도록 하고,
    상기 Ge/Gc를, 상기 실리콘 단결정의 인상시의 편석에 의한 질소농도의 증가에 따라, 서서히 크게 하는 것을 특징으로 하는 실리콘 단결정의 제조방법.
  2. 제1항에 있어서,
    상기 Ge/Gc의 조정을, 석영도가니내의 원료융액 직상에 배치된 열차폐체와 상기 원료융액의 액면의 간격을 제어하는 것, 상기 석영도가니를 둘러싸도록 배치된 히터의 위치를 상기 원료융액의 액면에 대하여 낮게 하는 것, 상기 실리콘 단결정의 제조장치의 메인챔버의 외측에 배치된 자장인가장치의 자장강도를 약하게 하는 것, 및 상기 자장인가장치의 위치를 낮게 하는 것, 중 어느 하나 혹은 2개 이상의 조합에 의해 행하는 것을 특징으로 하는 실리콘 단결정의 제조방법.
  3. 제2항에 있어서,
    상기 Ge/Gc의 조정을, 상기 열차폐체와 상기 원료융액의 액면의 간격을 제어함으로써 행할 때에, 질소를 도프하지 않는 경우에 결정전체면이 N-영역이 되는 조건에 있어서의 상기 열차폐체와 상기 원료융액의 액면의 간격을 D로 했을 때에, 질소를 도프하는 경우의 상기 열차폐체와 상기 원료융액의 액면의 간격을, 질소농도에 따라, D’/D=0.94-질소농도/(2.41×1015)로부터 구한 D’가 되도록 변화시키는 것을 특징으로 하는 실리콘 단결정의 제조방법.
  4. 제3항에 있어서,
    상기 구한 D’가 20mm보다 커지는 경우에는, 상기 열차폐체와 상기 원료융액의 액면의 간격을 상기 구한 D’로 함으로써 상기 Ge/Gc를 조정하고, 상기 구한 D’가 20mm 이하가 되는 경우에는, 상기 열차폐체와 상기 원료융액의 액면의 간격을 20mm로 하고, 다시, 상기 석영도가니를 둘러싸도록 배치된 히터의 위치를 상기 원료융액의 액면에 대하여 낮게 하는 것, 상기 실리콘 단결정의 제조장치의 메인챔버의 외측에 배치된 자장인가장치의 자장강도를 약하게 하는 것, 및 상기 자장인가장치의 위치를 낮게 하는 것 중 어느 하나 혹은 2개 이상의 조합에 의해 상기 Ge/Gc를 조정하는 것을 특징으로 하는 실리콘 단결정의 제조방법.
  5. 결정전체면이 N-영역의 실리콘 단결정 기판 상에 에피택셜층을 갖는 실리콘 에피택셜 웨이퍼로서,
    상기 실리콘 단결정 기판에, 질소가 2×1013atoms/cm3 이상 3.2×1014atoms/cm3 이하의 농도로 도프되어 있고,
    사이즈가 28nm 이상인 결함의 수가 10cm 이상의 실리콘 단결정 블록내의 전체기판 평균으로 2개/매 이하이고, 800℃, 3hr+1000℃, 2hr의 열처리를 한 후에 검출되는 평균사이즈 45nm 이상의 BMD가 1×108/cm3 이상의 밀도인 것을 특징으로 하는 에피택셜 실리콘 웨이퍼.
  6. 경면연마가공된 표면을 갖는 결정전체면이 N-영역의 실리콘 단결정 기판으로서,
    질소가 2×1013atoms/cm3 이상 3.2×1014atoms/cm3 이하의 농도로 도프되어 있고,
    TDDB 특성의 양품률이 90% 이상이고, 사이즈가 45nm 이상인 결함의 수가 10cm 이상의 실리콘 단결정 블록내의 전체기판 평균으로 2개/매 이하이며, 800℃, 3hr+1000℃, 2hr의 열처리를 한 후에 검출되는 평균사이즈 45nm 이상의 BMD가 1×108/cm3 이상의 밀도인 것을 특징으로 하는 실리콘 단결정 기판.
KR1020190045181A 2018-05-29 2019-04-18 실리콘 단결정의 제조방법, 에피택셜 실리콘 웨이퍼 및 실리콘 단결정 기판 KR102676990B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2018-102016 2018-05-29
JP2018102016A JP6927150B2 (ja) 2018-05-29 2018-05-29 シリコン単結晶の製造方法

Publications (2)

Publication Number Publication Date
KR20190135913A true KR20190135913A (ko) 2019-12-09
KR102676990B1 KR102676990B1 (ko) 2024-06-20

Family

ID=68709593

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190045181A KR102676990B1 (ko) 2018-05-29 2019-04-18 실리콘 단결정의 제조방법, 에피택셜 실리콘 웨이퍼 및 실리콘 단결정 기판

Country Status (3)

Country Link
JP (1) JP6927150B2 (ko)
KR (1) KR102676990B1 (ko)
CN (1) CN110541191B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210065043A (ko) * 2019-11-26 2021-06-03 신에쯔 한도타이 가부시키가이샤 고체촬상소자용의 실리콘 단결정 기판 및 실리콘 에피택셜 웨이퍼, 그리고 고체촬상소자

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113862791A (zh) * 2021-09-28 2021-12-31 西安奕斯伟材料科技有限公司 一种用于拉制单晶硅棒的拉晶炉
CN113897671B (zh) * 2021-09-30 2023-05-05 西安奕斯伟材料科技股份有限公司 一种氮掺杂单晶硅棒的制备方法
CN115404539A (zh) * 2022-08-30 2022-11-29 西安奕斯伟材料科技有限公司 直拉法拉制单晶硅棒的方法、单晶硅棒、硅片及外延硅片
CN115574722B (zh) * 2022-11-04 2024-03-29 中国计量科学研究院 一种自溯源干涉式位移传感器

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1179889A (ja) 1997-07-09 1999-03-23 Shin Etsu Handotai Co Ltd 結晶欠陥が少ないシリコン単結晶の製造方法、製造装置並びにこの方法、装置で製造されたシリコン単結晶とシリコンウエーハ
JP2000016897A (ja) 1998-07-03 2000-01-18 Sumitomo Metal Ind Ltd 高品質シリコン単結晶の製造方法
JP2000053497A (ja) 1998-06-04 2000-02-22 Shin Etsu Handotai Co Ltd 窒素ド―プした低欠陥シリコン単結晶ウエ―ハおよびその製造方法
JP2000159595A (ja) 1998-11-20 2000-06-13 Komatsu Electronic Metals Co Ltd シリコン単結晶の製造方法
JP2000178099A (ja) 1998-12-14 2000-06-27 Shin Etsu Handotai Co Ltd シリコン単結晶の製造方法およびこの方法で製造されたシリコン単結晶とシリコンウエーハ
JP2001139396A (ja) 1999-11-12 2001-05-22 Shin Etsu Handotai Co Ltd シリコンウエーハおよびその製造方法ならびにシリコンウエーハの評価方法
WO2002000969A1 (fr) 2000-06-26 2002-01-03 Shin-Etsu Handotai Co., Ltd Procede de fabrication d'une tranche de silicium et d'une tranche epitaxiale ;tranche epitaxiale
JP2007070132A (ja) 2005-09-05 2007-03-22 Sumco Corp 単結晶シリコンウェーハの製造方法、単結晶シリコンウェーハ及びウェーハ検査方法
JP2008066357A (ja) 2006-09-05 2008-03-21 Shin Etsu Handotai Co Ltd シリコン単結晶ウエーハおよびシリコン単結晶ウエーハの製造方法
JP2016013957A (ja) 2014-07-03 2016-01-28 信越半導体株式会社 点欠陥濃度計算方法、Ｇｒｏｗｎ−ｉｎ欠陥計算方法、Ｇｒｏｗｎ−ｉｎ欠陥面内分布計算方法及びこれらを用いたシリコン単結晶製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4463950B2 (ja) * 2000-08-11 2010-05-19 信越半導体株式会社 シリコンウエーハの製造方法
JP3624827B2 (ja) * 2000-12-20 2005-03-02 三菱住友シリコン株式会社 シリコン単結晶の製造方法
JP4806975B2 (ja) * 2005-06-20 2011-11-02 株式会社Ｓｕｍｃｏ シリコン単結晶の育成方法
JP6044530B2 (ja) * 2013-12-05 2016-12-14 株式会社Sumco シリコン単結晶の育成方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1179889A (ja) 1997-07-09 1999-03-23 Shin Etsu Handotai Co Ltd 結晶欠陥が少ないシリコン単結晶の製造方法、製造装置並びにこの方法、装置で製造されたシリコン単結晶とシリコンウエーハ
JP2000053497A (ja) 1998-06-04 2000-02-22 Shin Etsu Handotai Co Ltd 窒素ド―プした低欠陥シリコン単結晶ウエ―ハおよびその製造方法
JP2000016897A (ja) 1998-07-03 2000-01-18 Sumitomo Metal Ind Ltd 高品質シリコン単結晶の製造方法
JP2000159595A (ja) 1998-11-20 2000-06-13 Komatsu Electronic Metals Co Ltd シリコン単結晶の製造方法
JP2000178099A (ja) 1998-12-14 2000-06-27 Shin Etsu Handotai Co Ltd シリコン単結晶の製造方法およびこの方法で製造されたシリコン単結晶とシリコンウエーハ
JP2001139396A (ja) 1999-11-12 2001-05-22 Shin Etsu Handotai Co Ltd シリコンウエーハおよびその製造方法ならびにシリコンウエーハの評価方法
WO2002000969A1 (fr) 2000-06-26 2002-01-03 Shin-Etsu Handotai Co., Ltd Procede de fabrication d'une tranche de silicium et d'une tranche epitaxiale ;tranche epitaxiale
JP2007070132A (ja) 2005-09-05 2007-03-22 Sumco Corp 単結晶シリコンウェーハの製造方法、単結晶シリコンウェーハ及びウェーハ検査方法
JP2008066357A (ja) 2006-09-05 2008-03-21 Shin Etsu Handotai Co Ltd シリコン単結晶ウエーハおよびシリコン単結晶ウエーハの製造方法
JP2016013957A (ja) 2014-07-03 2016-01-28 信越半導体株式会社 点欠陥濃度計算方法、Ｇｒｏｗｎ−ｉｎ欠陥計算方法、Ｇｒｏｗｎ−ｉｎ欠陥面内分布計算方法及びこれらを用いたシリコン単結晶製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210065043A (ko) * 2019-11-26 2021-06-03 신에쯔 한도타이 가부시키가이샤 고체촬상소자용의 실리콘 단결정 기판 및 실리콘 에피택셜 웨이퍼, 그리고 고체촬상소자

Also Published As

Publication number Publication date
KR102676990B1 (ko) 2024-06-20
JP2019206451A (ja) 2019-12-05
JP6927150B2 (ja) 2021-08-25
CN110541191A (zh) 2019-12-06
CN110541191B (zh) 2022-08-09

Similar Documents

Publication Publication Date Title
KR20190135913A (ko) 실리콘 단결정의 제조방법, 에피택셜 실리콘 웨이퍼 및 실리콘 단결정 기판
KR100847112B1 (ko) Ｉｇｂｔ용 실리콘 단결정 웨이퍼 및 ｉｇｂｔ용 실리콘단결정 웨이퍼의 제조방법
KR100792773B1 (ko) 실리콘웨이퍼, 실리콘에피텍셜웨이퍼, 어닐웨이퍼 및이들의 제조방법
US6139625A (en) Method for producing a silicon single crystal wafer and a silicon single crystal wafer
CN108368638B (zh) 由单晶硅制成的半导体晶片及其生产方法
US10211066B2 (en) Silicon epitaxial wafer and method of producing same
JP2008066357A (ja) シリコン単結晶ウエーハおよびシリコン単結晶ウエーハの製造方法
US20090061140A1 (en) Silicon Single Crystal Producing Method, Annealed Wafer, and Method of Producing Annealed Wafer
JP6044277B2 (ja) シリコン単結晶ウェーハの製造方法
JP2001139396A (ja) シリコンウエーハおよびその製造方法ならびにシリコンウエーハの評価方法
US8211228B2 (en) Method for producing single crystal and a method for producing annealed wafer
KR20020019025A (ko) 실리콘 웨이퍼 및 실리콘 단결정의 제조방법
KR101001981B1 (ko) 에피텍셜 성장용 실리콘 웨이퍼 및 에피텍셜 웨이퍼 및 그제조방법
JP4151474B2 (ja) 単結晶の製造方法及び単結晶
JP2009274888A (ja) シリコン単結晶製造方法及びシリコン単結晶ウェーハ
KR100445190B1 (ko) 단결정 실리콘 잉곳 제조 방법
JP4080657B2 (ja) シリコン単結晶インゴットの製造方法
JP4360208B2 (ja) シリコン単結晶の製造方法
JP7384264B1 (ja) エピタキシャル成長用シリコンウェーハ及びエピタキシャルウェーハ
WO2002015253A1 (fr) Procede de fabrication d'une tranche de silicium
TWI420005B (zh) 製造單晶矽棒之方法以及用該方法製造之晶圓
KR101464566B1 (ko) 실리콘 웨이퍼
JP2002093814A (ja) シリコンエピタキシャルウェーハの基板単結晶およびその製造方法
JP2010016099A (ja) シリコン単結晶ウェーハ及びシリコン単結晶ウェーハの製造方法
JP2005089246A (ja) 砒素ドープシリコンウェーハの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant