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KR20130098847A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20130098847A
KR20130098847A KR1020127011631A KR20127011631A KR20130098847A KR 20130098847 A KR20130098847 A KR 20130098847A KR 1020127011631 A KR1020127011631 A KR 1020127011631A KR 20127011631 A KR20127011631 A KR 20127011631A KR 20130098847 A KR20130098847 A KR 20130098847A
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KR
South Korea
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semiconductor device
silicon carbide
layer
forming
face
Prior art date
Application number
KR1020127011631A
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English (en)
Inventor
다케요시 마스다
신 하라다
미사코 호나가
게이지 와다
도루 히요시
Original Assignee
스미토모덴키고교가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Abstract

특성이 안정된 고품질의 반도체 장치 및 그 제조 방법을 제공한다. 반도체 장치는 주표면을 갖는 기판(1)과, 기판(1)의 주표면 상에 형성되고, 주표면에 대하여 경사진 측면을 포함하는 탄화규소층(2∼5)을 구비한다. 측면은 실질적으로{03-3-8}면을 포함한다. 그 측면은 채널 영역을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND PROCESS FOR PRODUCTION THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이며, 보다 특정적으로는, 탄화규소층에 형성되어 정해진 결정면을 포함하는 경사면을 이용한 반도체 장치 및 그 제조 방법에 관한 것이다.
종래, 반도체 장치의 재료로서 탄화규소(SiC)를 이용하는 것이 제안되어 있다. 예컨대 특허문헌 1(일본 특허 출원 공개 제2002-261041호 공보)에서는, {03-38}면 상에 채널을 형성함으로써, 채널 이동도가 높은 디바이스를 구성하는 것이 제안되어 있다.
또한, 특허문헌 2(일본 특허 출원 공개 제2007-80971호 공보)에서는, 이 탄화규소를 이용한 반도체 장치로서, 주요면의 방위가 대략 {0001}면이며, 오프각 α를 갖는 SiC 반도체층에, 측벽면의 법선을 SiC 반도체층의 주요면에 사영했을 때의 방향이 대략 <1-100> 방향인 트렌치가 형성된 반도체 소자로서, 트렌치의 측벽면과 SiC 반도체층의 주요면이 이루는 각도가 60˚ 이상이며, 「90˚ -tan-1(0.87×tanα)」 이하인 것이 제안되어 있다. 상기 특허문헌 2에서는, 트렌치의 측벽면의 각도를 균일하게 유지하는 것이 곤란하기 때문에, 그 측벽의 면방위가 어느 정도 변동하는 것을 전제로 하고, 트렌치 측벽의 면방위의 변동 방향을 정해진 방향으로 규정함으로써, 측벽에서의 채널 이동도의 변화를 억제할 수 있다고 한다.
일본 특허 출원 공개 제2002-261041호 공보 일본 특허 출원 공개 제2007-80971호 공보
그러나, 상기와 같이 측벽의 면방위가 변동하는 것을 전제로 한 경우, 높은 채널 이동도를 실현할 수 있는 {03-3-8}면을 상기 측벽으로서 이용하고자 하면, 측벽의 면방위가 {03-3-8}면과 1˚ 이상 어긋났을 때에 채널 이동도가 대폭 저하한다는 문제가 있었다. 이것은, 상기와 같이 측벽의 면방위가 {03-3-8}면과 1˚ 이상 어긋나면, 그 측벽면 내에 스텝(단차)이 다수 형성되기 때문에, 측벽면내를 이동하는 전자가 그 스텝에서 산란되므로, 결과적으로 채널 이동도가 저하되기 때문이다. 이에 최종적으로 얻어지는 반도체 장치의 특성이 열화될 가능성이 있었다.
본 발명은 상기와 같은 문제를 해결하기 위해 이루어진 것으로, 본 발명의 목적은 특성이 안정된 고품질의 반도체 장치 및 그 제조 방법을 제공하는 것이다.
발명자는, 예의 연구를 진행한 결과, 탄화규소의 단결정에 대해서 정해진 조건으로 가공함으로써, {03-3-8}면[소위, 반(半)극성면]을 자기(自己) 형성면으로서 형성할 수 있고, 이러한 자기 형성된 {03-3-8}면을 반도체 장치의 능동 영역(예컨대, 채널 영역)으로서 이용함으써, 전기적 특성이 우수한(예컨대, 채널 이동도가 큰) 반도체 장치를 실현할 수 있는 것을 발견하였다. 이러한 발명자의 지견에 기초하여, 본 발명에 따른 반도체 장치는, 주표면을 갖는 기판과, 기판의 주표면 상에 형성되고, 주표면에 대하여 경사진 단부면을 포함하는 탄화규소층을 구비한다. 단부면은 실질적으로 {03-3-8}면을 포함한다. 그 단부면은 채널 영역을 포함한다. 상기 단부면은 복수개 형성되어 있어도 좋다. 그 복수의 단부면은 모두 실질적으로 {03-3-8}면과 등가인 면에 의해 구성되어 있어도 좋다.
또한, 여기서 단부면이 실질적으로 {03-3-8}면을 포함한다는 것은, 단부면을 구성하는 결정면이 {03-3-8}면으로 되어 있는 경우, 및 단부면을 구성하는 결정면에 대해서, <1-100> 방향에서의 {03-3-8}면에 대한 오프각이 -3˚ 이상 3˚ 이하의 면으로 되어 있는 것을 의미한다. 또한, 「<1-100> 방향에서의 {03-3-8}면에 대한 오프각」이란, <1-100> 방향 및 <0001> 방향이 뻗는 평면에의 상기 단부면의 법선의 정사영과, {03-3-8}면의 법선이 이루는 각도이며, 그 부호는 상기 정사영이 <1-100> 방향에 대하여 평행하게 근접하는 경우가 플러스이며, 상기 정사영이 <0001> 방향에 대하여 평행하게 근접하는 경우가 마이너스이다.
이와 같이 하면, 탄화규소층의 단부면이 실질적으로 상기 {03-3-8}면으로 되어 있기 때문에, 이들 소위 반극성면으로 되어 있는 단부면을 반도체 장치의 채널 영역(능동 영역)으로서 이용할 수 있다. 그리고, 상기 단부면은 안정적인 결정면으로서 높은 채널 이동도가 얻어진다. 이 때문에, 이 단부면을 채널 영역에 이용한 경우, 다른 결정면[예컨대, (0001)면]을 채널 영역에 이용한 경우보다, 높은 채널 이동도를 나타내는 고품질의 반도체 장치를 실현할 수 있다. 또한, 단부면이 실질적으로 {03-3-8}면을 포함하기 때문에, 그 단부면의 결정 방위가 그 {03-3-8}면에 대하여 어긋난 경우와 같이 단부면에 스텝(단차)이 다수 존재하여, 채널 이동도가 저하한다고 하는 문제의 발생을 억제할 수 있다.
또한, 그 단부면이 실질적으로 안정적인 {03-3-8}면을 포함하기 때문에, 예컨대 도전성 불순물을 주입한 후에 이루어지는 활성화 어닐링 등의 열처리 시에, 그 단부면을 열처리 분위기에 노출된 상태로 열처리를 실시하여도, 단부면에서의 표면 거칠기가 거의 발생하지 않는다. 이 때문에, 이 열처리 시에 단부면을 보호하기 위한 캡층을 형성하는 공정을 생략할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은 주표면 상에 탄화규소층이 형성된 기판을 준비하는 공정과, 탄화규소층에서, 기판의 주표면에 대하여 경사진 단부면을 형성하는 공정과, 단부면 상에 절연막을 형성하는 공정과, 절연막 상에 게이트 전극을 형성하는 공정을 포함한다. 단부면을 형성하는 공정에서는, 그 단부면이 실질적으로 {03-3-8}면을 포함하도록 형성된다. 이와 같이 하면, 본 발명에 의한 반도체 장치를 용이하게 제조할 수 있다.
본 발명에 의하면, 특성이 안정된 고품질의 반도체 장치를 얻을 수 있다.
도 1은 본 발명에 의한 반도체 장치의 제1 실시형태를 도시하는 평면 모식도이다.
도 2는 도 1의 선분 II-II에서의 단면 모식도이다.
도 3은 도 1 및 도 2에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 4는 도 1 및 도 2에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 5는 도 1 및 도 2에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 6은 도 1 및 도 2에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 7은 도 1 및 도 2에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 8은 도 1 및 도 2에 도시한 반도체 장치의 제조 방법을 설명하기 위한 사시 모식도이다.
도 9는 도 1 및 도 2에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 10은 도 1 및 도 2에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 11은 도 1 및 도 2에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 12는 도 1 및 도 2에 도시한 반도체 장치의 제조 방법의 변형예를 설명하기 위한 단면 모식도이다.
도 13은 도 1 및 도 2에 도시한 반도체 장치의 제조 방법의 변형예를 설명하기 위한 단면 모식도이다.
도 14는 도 1 및 도 2에 도시한 반도체 장치의 변형예를 도시하는 단면 모식도이다.
도 15는 본 발명에 의한 반도체의 제2 실시형태를 도시하는 단면 모식도이다.
도 16은 도 15에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 17은 도 15에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 18은 도 15에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 19는 도 15에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 20은 도 15에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 21은 도 15에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 22는 도 15에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 23은 도 15에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 24는 도 15에 도시한 반도체 장치의 변형예를 도시하는 단면 모식도이다.
도 25는 본 발명에 의한 반도체 장치의 참고예를 도시하는 단면 모식도이다.
도 26은 도 25에 도시한 반도체 장치의 변형예를 도시하는 단면 모식도이다.
도 27은 탄화규소층 측면의 부분 확대 단면 모식도이다.
이하, 도면에 기초하여 본 발명의 실시형태에 대해서 설명한다. 또한, 이하의 도면에서 동일 또는 상당하는 부분에는 동일한 참조 번호를 붙이고 그 설명은 반복하지 않는다. 또한, 본 명세서 중에서는, 개별 방위를 [], 집합 방위를 <>, 개별면을 (), 집합면을 {}로 각각 나타내고 있다. 또한, 마이너스 지수에 대해서는, 결정학상, "-"(바)를 숫자 위에 붙이게 되어 있지만, 본 명세서 중에서는, 숫자 앞에 마이너스 부호를 붙이고 있다.
(제1 실시형태)
도 1 및 도 2를 참조하여, 본 발명에 의한 반도체 장치의 제1 실시형태를 설명한다.
도 1 및 도 2를 참조하면, 본 발명에 의한 반도체 장치는 복수의 메사 구조와, 그 메사 구조의 사이에 형성된 측면이 경사진 홈을 이용한 종형의 디바이스인 종형 MOSFET이다. 도 1 및 도 2에 도시한 반도체 장치는, 탄화규소로 이루어지는 기판(1)과, 탄화규소로 이루어지고, 도전형이 n형인 에피택셜층인 내압 유지층(2)과, 탄화규소로 이루어지고, 도전형이 p형인 p형 보디층(3)[p형 반도체층(3)]과, 탄화규소로 이루어지고, 도전형이 n형인 n형 소스 콘택트층(4)과, 탄화규소로 이루어지고, 도전형이 p형인 콘택트 영역(5)과, 게이트 절연막(8)과, 게이트 전극(9)과, 층간 절연막(10)과, 소스 전극(12)과, 소스 배선 전극(13)과, 드레인 전극(14)과, 이면 보호 전극(15)을 구비한다.
도 1에 도시하는 바와 같이, 기판(1)의 주표면 상에, 탄화규소층을 부분적으로 제거함으로써 복수의(도 1에서는 4개의) 메사 구조가 형성되어 있다. 구체적으로는, 메사 구조는 상부 표면 및 바닥면이 육각형상으로 되어 있고, 그 측벽은 기판(1)의 주표면에 대하여 경사져 있다. 인접하는 메사 구조의 사이에는, 그 메사 구조의 측벽이 경사측면(20)으로 되어 있는 홈(6)이 형성되어 있다.
또한, 도 1 및 도 2에 도시한 반도체 장치에서, 기판(1)은 결정형이 육방정인 탄화규소로 이루어진다. 내압 유지층(2)은 기판(1)의 한쪽 주표면 상에 형성되어 있다. 내압 유지층(2) 상에는 p형 보디층(3)이 형성되어 있다. p형 보디층(3) 상에는, n형 소스 콘택트층(4)이 형성되어 있다. 이 n형 소스 콘택트층(4)에 둘러싸이도록, p형 콘택트 영역(5)이 형성되어 있다. n형 소스 콘택트층(4), p형 보디층(3) 및 내압 유지층(2)을 부분적으로 제거함으로써, 홈(6)에 의해 둘러싸인 메사 구조가 형성되어 있다. 홈(6)의 측벽(메사 구조의 측벽)은 기판(1)의 주표면에 대하여 경사진 단부면으로 되어 있다. 경사진 단부면에 의해 둘러싸인 볼록부[상부 표면 상에 소스 전극(12)이 형성된 메사 구조인 볼록 형상부]의 평면 형상은 도 1에 도시하는 바와 같이 육각형상으로 되어 있다.
이 홈(6)의 측벽 및 바닥벽 상에는 게이트 절연막(8)이 형성되어 있다. 이 게이트 절연막(8)은 n형 소스 콘택트층(4)의 상부 표면 상에까지 연장되어 있다. 이 게이트 절연막(8) 상에는, 홈(6)의 내부를 충전하도록(즉, 인접하는 메사 구조 사이의 공간을 충전하도록) 게이트 전극(9)이 형성되어 있다. 게이트 전극(9)의 상부 표면은, 게이트 절연막(8)에서 n형 소스 콘택트층(4)의 상부 표면 상에 위치하는 부분의 상면과 대략 동일한 높이로 되어 있다.
게이트 절연막(8) 중 n형 소스 콘택트층(4)의 상부 표면 상에까지 연장되는 부분과 게이트 전극(9)을 덮도록 층간 절연막(10)이 형성되어 있다. 층간 절연막(10)과 게이트 절연막(8)의 일부를 제거함으로써, n형 소스 콘택트층(4)의 일부와 p형 콘택트 영역(5)을 노출하도록 개구부(11)가 형성된다. 이 개구부(11)의 내부를 충전하고, p형 콘택트 영역(5) 및 n형 소스 콘택트층(4)의 일부와 접촉하도록 소스 전극(12)이 형성되어 있다. 소스 전극(12)의 상부 표면과 접촉하고, 층간 절연막(10)의 상부 표면 상에 연장되도록 소스 배선 전극(13)이 형성되어 있다. 또한, 기판(1)에서 내압 유지층(2)이 형성된 주표면과는 반대측의 이면 상에는, 드레인 전극(14)이 형성되어 있다. 이 드레인 전극(14)은 오믹 전극이다. 이 드레인 전극(14)에서, 기판(1)과 대향하는 면과는 반대측의 면 상에 이면 보호 전극(15)이 형성되어 있다.
도 1 및 도 2에 도시한 반도체 장치에서는, 홈(6)의 측벽(메사 구조의 측벽)이 경사지고, 그 측벽은, 내압 유지층(2) 등을 구성하는 탄화규소의 결정형이 육방정인 경우에는 실질적으로 {03-3-8}면으로 되어 있다. 구체적으로는, 그 측벽을 구성하는 결정면에 대해서, <1-100> 방향에서의 {03-3-8}면에 대한 오프각이 -3˚ 이상 3˚ 이하의 면, 보다 바람직하게는 -1˚ 이상 1˚ 이하의 면으로 되어 있다. 도 2로부터 알 수 있는 바와 같이, 이들의 소위 반극성면으로 되어 있는 측벽을 반도체 장치의 능동 영역인 채널 영역으로서 이용할 수 있다. 그리고, 이들의 측벽은 안정적인 결정면이기 때문에, 그 측벽을 채널 영역에 이용한 경우, 다른 결정면[예컨대, (0001)면]을 채널 영역에 이용한 경우보다, 높은 채널 이동도를 얻을 수 있고, 누설 전류를 충분히 저감할 수 있으며, 또한 높은 내압을 얻을 수 있다.
다음에, 도 1 및 도 2에 도시한 반도체 장치의 동작에 대해서 간단히 설명한다. 도 2를 참조하면, 게이트 전극(9)에 임계값 이하의 전압을 부여한 상태, 즉 오프 상태에서는, p형 보디층(3)과 도전형이 n형인 내압 유지층(2) 사이가 역바이어스가 되어, 비도통 상태가 된다. 한편, 게이트 전극(9)에 플러스 전압을 인가하면, p형 보디층(3)에서 게이트 절연막(8)과 접촉하는 영역 근방인 채널 영역에서, 반전층이 형성된다. 그 결과, n형 소스 콘택트층(4)과 내압 유지층(2)이 전기적으로 접속된 상태가 된다. 이 결과, 소스 전극(12)과 드레인 전극(14) 사이에 전류가 흐른다.
다음에, 도 3∼도 11을 참조하여, 도 1 및 도 2에 도시한 본 발명에 의한 반도체 장치의 제조 방법을 설명한다.
우선, 도 3을 참조하여, 탄화규소로 이루어지는 기판(1)의 주표면 상에, 도전형이 n형인 탄화규소의 에피택셜층을 형성한다. 그 에피택셜층은 내압 유지층(2)이 된다. 내압 유지층(2)을 형성하기 위한 에피택셜 성장은, 예컨대 원료 가스로서 실란(SiH4)과 프로판(C3H8)의 혼합 가스를 이용하고, 캐리어 가스로서, 예컨대 수소 가스(H2)를 이용한 CVD법에 의해 실시할 수 있다. 또한, 이 때 도전형이 n형인 불순물로서, 예컨대 질소(N)나 인(P)을 도입하는 것이 바람직하다. 이 내압 유지층(2)의 n형 불순물의 노드는, 예컨대 5×1015 ㎝-3 이상 5×1016 ㎝-3 이하로 할 수 있다.
다음에, 내압 유지층(2)의 상부 표면층에 이온 주입을 실시함으로써, p형 보디층(3) 및 n형 소스 콘택트층(4)을 형성한다. p형 보디층(3)을 형성하기 위한 이온 주입에서는, 예컨대 알루미늄(Al) 등의 도전형이 p형인 불순물을 이온 주입한다. 이 때, 주입하는 이온의 가속 에너지를 조정함으로써, p형 보디층(3)이 형성되는 영역의 깊이를 조정할 수 있다.
다음에, 도전형이 n형인 불순물을, p형 보디층(3)이 형성된 내압 유지층(2)에 이온 주입함으로써, n형 소스 콘택트층(4)을 형성한다. n형의 불순물로서는, 예컨대 인 등을 이용할 수 있다. 이와 같이 하여, 도 4에 도시하는 구조를 얻는다.
다음에, 도 5에 도시하는 바와 같이, n형 소스 콘택트층(4)의 상부 표면 상에 마스크층(17)을 형성한다. 마스크층(17)으로서, 예컨대 실리콘 산화막 등의 절연막을 이용할 수 있다. 마스크층(17)의 형성 방법으로서는, 예컨대 이하와 같은 공정을 이용할 수 있다. 즉, n형 소스 콘택트층(4)의 상부 표면 상에, CVD법 등을 이용하여 실리콘 산화막을 형성한다. 그리고, 이 실리콘 산화막 상에 포토리소그래피법을 이용하여 정해진 개구 패턴을 갖는 레지스트막(도시 생략)을 형성한다. 이 레지스트막을 마스크로서 이용하여, 실리콘 산화막을 에칭에 의해 제거한다. 그 후 레지스트막을 제거한다. 이 결과, 도 5에 도시한 홈(16)이 형성되어야 하는 영역에 개구 패턴을 갖는 마스크층(17)이 형성된다.
그리고, 이 마스크층(17)을 마스크로서 이용하여, n형 소스 콘택트층(4), p형 보디층(3) 및 내압 유지층(2)의 일부를 에칭에 의해 제거한다. 에칭 방법으로서는, 예컨대 반응성 이온 에칭(RIE), 특히 유도 결합 플라즈마(ICP) RIE를 이용할 수 있다. 구체적으로는, 예컨대 반응 가스로서 SF6 또는 SF6과 O2의 혼합 가스를 이용한 ICP-RIE를 이용할 수 있다. 이러한 에칭에 의해, 도 2의 홈(6)이 형성되어야 하는 영역에, 측벽이 기판(1)의 주표면에 대하여 대략 수직인 홈(16)을 형성할 수 있다. 이와 같이 하여, 도 5에 도시하는 구조를 얻는다.
다음에, 내압 유지층(2), p형 보디층(3) 및 n형 소스 콘택트층(4)에서 정해진 결정면을 표출시키는 열에칭 공정을 실시한다. 구체적으로는, 도 5에 도시한 홈(16)의 측벽을, 산소 가스와 염소 가스의 혼합 가스를 반응 가스로서 이용하여, 열처리 온도를 예컨대 700℃ 이상 1000℃ 이하로 한 에칭(열에칭)을 실시함으로써, 도 6에 도시하는 바와 같이 기판(1)의 주표면에 대하여 경사진 측면(20)을 갖는 홈(6)을 형성할 수 있다.
여기서, 상기 열에칭 공정의 조건에 대해서는, SiC+mO2+nCl2→SiClx+COy(단, m, n, x, y는 양의 수)로 나타내는 반응식에서, 0.5≤x≤2.0, 1.0≤y≤2.0라는 x 및 y의 조건이 만족되는 경우에 주반응이 진행되고, x=4, y=2라는 조건의 경우에 반응(열에칭)이 가장 잘 진행된다. 또한, 반응 가스는 전술한 염소 가스와 산소 가스에 더하여, 캐리어 가스를 포함하고 있어도 좋다. 캐리어 가스로서는, 예컨대 질소(N2) 가스, 아르곤 가스, 헬륨 가스 등을 이용할 수 있다. 그리고, 전술한 바와 같이, 열처리 온도를 700℃ 이상 1000℃ 이하로 한 경우, SiC의 에칭 속도는 예컨대 70 ㎛/hr 정도가 된다. 또한, 이 경우에 마스크층(17)으로서 산화규소(SiO2)를 이용하면, SiO2에 대한 SiC의 선택비를 매우 크게 할 수 있기 때문에, SiC의 에칭 시에, SiO2를 포함하는 마스크층(17)은 실질적으로 에칭되지 않는다.
또한, 이 측면(20)에 표출되는 결정면은 실질적으로 {03-3-8}면으로 되어 있다. 즉, 전술한 조건의 에칭에서는, 에칭 속도가 가장 느린 결정면인 {03-3-8}면이 홈(6)의 측면(20)으로서 자기 형성된다. 이 결과, 도 6에 도시하는 바와 같은 구조를 얻는다. 또한, 측면(20)을 구성하는 결정면은 {01-1-4}면으로 되어 있어도 좋다. 또한, 내압 유지층(2) 등을 구성하는 탄화규소의 결정형이 입방정인 경우에는, 측면(20)을 구성하는 결정면은 {100}면이어도 좋다.
다음에, 마스크층(17)을 에칭 등의 임의의 방법으로 제거한다. 그 후, 홈(6)의 내부로부터 n형 소스 콘택트층(4)의 상부 표면 상에까지 연장되도록, 정해진 패턴을 갖는 레지스트막(도시 생략)을, 포토리소그래피법을 이용하여 형성한다. 레지스트막으로서는, 홈(6)의 바닥부 및 n형 소스 콘택트층(4)의 상부 표면의 일부에 개구 패턴이 형성되어 있는 것을 이용한다. 그리고, 이 레지스트막을 마스크로서 이용하여, 도전형이 p형인 불순물을 이온 주입함으로써, 홈(6)의 바닥부에 전계 완화 영역(7)을 형성하고, n형 소스 콘택트층(4)의 일부 영역에 도전형이 p형인 콘택트 영역(5)을 형성한다. 그 후 레지스트막을 제거한다. 이 결과, 도 7 및 도 8에 도시하는 바와 같은 구조를 얻는다. 도 8로부터 알 수 있는 바와 같이, 홈(6)의 평면 형상은 단위포[하나의 메사 구조를 둘러싸는 환상의 홈(6)]의 평면 형상이 육각형상인 메시 형상으로 되어 있다. 또한, p형 콘택트 영역(5)은 도 8에 도시하는 바와 같이 메사 구조의 상부 표면에서의 대략 중앙부에 배치되어 있다. 또한, p형 콘택트 영역(5)의 평면 형상은 메사 구조의 상부 표면의 외주 형상과 동일하고, 육각형상으로 되어 있다.
그리고, 전술한 이온 주입에 의해 주입된 불순물을 활성화하기 위한 활성화 어닐링 공정을 실시한다. 이 활성화 어닐링 공정에서는, 탄화규소로 이루어지는 에피택셜층의 표면 상(예컨대, 메사 구조의 측벽 상)에 특히 캡층을 형성하지 않고 어닐링 처리를 실시한다. 여기서, 발명자들은 전술한 {03-3-8}면에 대해서는, 캡층 등의 보호막을 표면에 형성하지 않고 활성화 어닐링 처리를 실시하여도 표면 성형이 열화하지 않고, 충분한 표면 평활성을 유지할 수 있는 것을 발견하였다. 이에, 종래 필요하다고 생각되었던 활성화 어닐링 처리 전의 보호막(캡층)의 형성 공정을 생략하고, 직접 활성화 어닐링 공정을 실시하고 있다. 또한, 전술한 캡층을 형성한 후에 활성화 어닐링 공정을 실시하여도 좋다. 또한, 예컨대 n형 소스 콘택트층(4)및 p형 콘택트 영역(5)의 상부 표면 상에만 캡층을 형성한 구성으로서, 활성화 어닐링 처리를 실시하여도 좋다.
다음에, 도 9에 도시하는 바와 같이, 홈(6)의 내부로부터 n형 소스 콘택트층(4) 및 p형 콘택트 영역(5)의 상부 표면 상에까지 연장되도록 게이트 절연막(8)을 형성한다. 게이트 절연막(8)으로서는, 예컨대 탄화규소로 이루어지는 에피택셜층을 열산화함으로써 얻어지는 산화막(산화규소막)을 이용할 수 있다. 이와 같이 하여, 도 9에 도시하는 구조를 얻는다.
다음에, 도 10에 도시하는 바와 같이, 홈(6)의 내부를 충전하도록, 게이트 절연막(8) 상에 게이트 전극(9)을 형성한다. 게이트 전극(9)의 형성 방법으로서는, 예컨대 이하와 같은 방법을 이용할 수 있다. 우선, 게이트 절연막(8) 상에서, 홈(6)의 내부 및 p형 콘택트 영역(5) 상의 영역에까지 연장되는 게이트 전극이 되어야 하는 도전체막을, 스퍼터링법 등을 이용하여 형성한다. 도전체막의 재료로서는 도전성을 갖는 재료이면 금속 등의 임의의 재료를 이용할 수 있다. 그 후, 에치백 또는 CMP법 등의 임의의 방법을 이용하여, 홈(6)의 내부 이외의 영역에 형성된 도전체막의 부분을 제거한다. 이 결과, 홈(6)의 내부를 충전하는 도전체막이 잔존하고, 그 도전체막에 의해 게이트 전극(9)이 구성된다. 이와 같이 하여, 도 10에 도시하는 구조를 얻는다.
다음에, 게이트 전극(9)의 상부 표면, 및 p형 콘택트 영역(5) 상에서 노출되는 게이트 절연막(8)의 상부 표면 상을 덮도록 층간 절연막(10)(도 11 참조)을 형성한다. 층간 절연막으로서는, 절연성을 갖는 재료이면 임의의 재료를 이용할 수 있다. 그리고, 층간 절연막(10) 상에, 패턴을 갖는 레지스트막을, 포토리소그래피법을 이용하여 형성한다. 그 레지스트막(도시 생략)에는 p형 콘택트 영역(5) 상에 위치하는 영역에 개구 패턴이 형성되어 있다.
그리고, 이 레지스트막을 마스크로서 이용하여, 에칭에 의해 층간 절연막(10) 및 게이트 절연막(8)을 부분적으로 에칭에 의해 제거한다. 이 결과, 층간 절연막(10) 및 게이트 절연막(8)에는 개구부(11)(도 11 참조)가 형성된다. 이 개구부(11)의 바닥부에서는, p형 콘택트 영역(5) 및 n형 소스 콘택트층(4)의 일부가 노출된 상태가 된다. 그 후, 그 개구부(11)의 내부를 충전하고, 전술한 레지스트막의 상부 표면 상을 덮도록 소스 전극(12)(도 11 참조)이 되어야 하는 도전체막을 형성한다. 그 후, 약액 등을 이용하여 레지스트막을 제거함으로써, 레지스트막 상에 형성된 도전체막 부분을 동시에 제거한다(리프트 오프). 이 결과, 개구부(11)의 내부에 충전된 도전체막에 의해 소스 전극(12)을 형성할 수 있다. 이 소스 전극(12)은 p형 콘택트 영역(5) 및 n형 소스 콘택트층(4)과 오믹 접촉한 오믹 전극이다.
또한, 기판(1)의 이면측[내압 유지층(2)이 형성된 주표면과 반대측의 표면측]에, 드레인 전극(14)(도 11 참조)을 형성한다. 드레인 전극(14)으로서는, 기판(1)과 오믹 접촉이 가능한 재료이면 임의의 재료를 이용할 수 있다. 이와 같이 하여, 도 11에 도시하는 구조를 얻는다.
그 후, 소스 전극(12)의 상부 표면에 접촉하고, 층간 절연막(10)의 상부 표면 상에 연장되는 소스 배선 전극(13)(도 2 참조), 및 드레인 전극(14)의 표면에 형성된 이면 보호 전극(15)(도 2 참조)을 각각 스퍼터링법 등의 임의의 방법을 이용하여 형성한다. 이 결과, 도 1 및 도 2에 도시하는 반도체 장치를 얻을 수 있다.
다음에, 도 12 및 도 13을 참조하여, 도 1 및 도 2에 도시한 본 발명에 의한 반도체 장치의 제조 방법의 변형예를 설명한다.
본 발명에 의한 반도체 장치의 제조 방법의 변형예에서는, 우선 도 3∼도 5에 도시한 공정을 실시한다. 그 후, 도 5에 도시한 마스크층(17)을 제거한다. 다음에, 홈(16)의 내부로부터 n형 소스 콘택트층(4)의 상부 표면 상에까지 연장되도록 규소로 이루어지는 Si 피막(21)(도 12 참조)을 형성한다. 이 상태로, 열처리를 실시함으로써, 홈(16)의 내주면 및 n형 소스 콘택트층(4)의 상부 표면의 Si 피막(21)과 접촉한 영역에서 탄화규소의 재구성이 일어난다. 이와 같이 하여, 도 12에 도시하는 바와 같이, 홈의 측벽이 정해진 결정면({03-3-8}면)이 되도록 탄화규소의 재구성층(22)이 형성된다. 이 결과, 도 12에 도시하는 바와 같은 구조를 얻는다.
이 후, 잔존하는 Si 피막(21)을 제거한다. Si 피막(21)의 제거 방법으로서는, 예컨대 HNO3과 HF 등의 혼합 가스를 이용한 에칭을 이용할 수 있다. 그 후, 전술한 재구성층(22)의 표면층을 에칭에 의해 더 제거한다. 재구성층(22)을 제거하기 위한 에칭으로서는, ICP-RIE를 이용할 수 있다. 이 결과, 도 13에 도시하는 바와 같이 경사진 측면을 갖는 홈(6)을 형성할 수 있다.
이 후, 앞서 설명한 도 7∼도 11에 도시한 공정을 실시함으로써, 도 1 및 도 2에 도시한 반도체 장치를 얻을 수 있다.
다음에, 도 14를 참조하여, 도 1 및 도 2에 도시한 반도체 장치의 변형예를 설명한다. 도 14에 도시한 반도체 장치는, 기본적으로는 도 1 및 도 2에 도시한 반도체 장치와 같은 구성을 구비하지만, 홈(6)의 형상이 도 1 및 도 2에 도시한 반도체 장치와는 상이하다. 구체적으로는, 도 14에 도시한 반도체 장치에서는, 홈(6)의 단면 형상이 V자형으로 되어 있다. 또한, 상이한 관점에서 말하면, 도 14에 도시한 반도체 장치의 홈(6)은 기판(1)의 주표면에 대하여 경사진, 서로 대향하는 측면이, 그 하부에서 직접 접속된 상태로 되어 있다. 홈(6)의 바닥부(대향하는 측벽의 하부가 서로 접속된 부분)에는, 전계 완화 영역(7)이 형성되어 있다. 이러한 구성의 반도체 장치에 의해서도, 도 1 및 도 2에 도시한 반도체 장치와 동일한 효과를 얻을 수 있다. 또한, 도 14에 도시하는 반도체 장치에서는, 홈(6)에 있어서 도 2에 도시한 바와 같은 평탄한 바닥면이 형성되지 않기 때문에, 도 14에 도시한 홈(6)의 폭은 도 2에 도시한 홈(6)의 폭보다 좁다. 이 결과, 도 14에 도시한 반도체 장치에서는, 도 2에 도시한 반도체 장치보다 사이즈를 작게 하는 것이 가능하고, 반도체 장치의 미세화 및 고집적화에 유리하다.
(제2 실시형태)
도 15를 참조하여, 본 발명에 의한 반도체 장치의 제2 실시형태를 설명한다.
도 15를 참조하면, 본 발명에 의한 반도체 장치는 측면이 경사진 홈을 이용한 종형의 디바이스인 IGBT이다. 도 15에 도시하는 반도체 장치는 탄화규소로 이루어지는 도전형이 p형인 기판(31)과, 탄화규소로 이루어지고, 도전형이 p형인 버퍼층으로서의 p형 에피택셜층(36)과, 탄화규소로 이루어지고, 도전형이 n형인 내압 유지층으로서의 n형 에피택셜층(32)과, 탄화규소로 이루어지고, 도전형이 p형인 웰 영역에 대응하는 p형 반도체층(33)과, 탄화규소로 이루어지고, 도전형이 n형인 이미터 영역에 대응하는 n형 소스 콘택트층(34)과, 탄화규소로 이루어지고, 도전형이 p형인 콘택트 영역(35)과, 게이트 절연막(8)과, 게이트 전극(9)과, 층간 절연막(10)과, 이미터 전극에 대응하는 소스 전극(12)과, 소스 배선 전극(13)과, 콜렉터 전극에 대응하는 드레인 전극(14)과, 이면 보호 전극(15)을 구비한다.
버퍼층인 p형 에피택셜층(36)은, 기판(31)의 한쪽 주표면 상에 형성되어 있다. p형 에피택셜층(36) 상에는 n형 에피택셜층(32)이 형성되어 있다. n형 에피택셜층(32) 상에는 p형 반도체층(33)이 형성되어 있다. p형 반도체층(33) 상에는, n형 소스 콘택트층(34)이 형성되어 있다. 이 n형 소스 콘택트층(34)에 둘러싸이도록, p형 콘택트 영역(35)이 형성되어 있다. n형 소스 콘택트층(34), p형 반도체층(33) 및 n형 에피택셜층(32)을 부분적으로 제거함으로써 홈(6)이 형성된다. 홈(6)의 측벽은 기판(31)의 주표면에 대하여 경사진 단부면으로 되어 있다. 경사진 단부면에 의해 둘러싸인 볼록부[상부 표면 상에 소스 전극(12)이 형성된 볼록 형상부로서의 메사 구조]의 평면 형상은 도 1 등에 도시한 반도체 장치와 마찬가지로 육각형으로 되어 있다.
이 홈(6)의 측벽 및 바닥벽 상에는 게이트 절연막(8)이 형성되어 있다. 이 게이트 절연막(8)은 n형 소스 콘택트층(34)의 상부 표면 상에까지 연장되어 있다. 이 게이트 절연막(8) 상에는, 홈(6)의 내부를 충전하도록 게이트 전극(9)이 형성되어 있다. 게이트 전극(9)의 상부 표면은 게이트 절연막(8)에서 n형 소스 콘택트층(34)의 상부 표면 상에 위치하는 부분의 상면과 대략 동일한 높이로 되어 있다.
게이트 절연막(8) 중 n형 소스 콘택트층(34)의 상부 표면 상에까지 연장되는 부분과 게이트 전극(9)을 덮도록 층간 절연막(10)이 형성되어 있다. 층간 절연막(10)과 게이트 절연막(8)의 일부를 제거함으로써, n형 소스 콘택트층(34)의 일부와 p형 콘택트 영역(35)을 노출하도록 개구부(11)가 형성된다. 이 개구부(11)의 내부를 충전하고, p형 콘택트 영역(35) 및 n형 소스 콘택트층(34)의 일부와 접촉하도록 소스 전극(12)이 형성되어 있다. 소스 전극(12)의 상부 표면과 접촉하고, 층간 절연막(10)의 상부 표면 상에 연장되도록 소스 배선 전극(13)이 형성되어 있다.
또한, 기판(31)에서 n형 에피택셜층(32)이 형성된 주표면과는 반대측의 이면 상에는, 도 1 및 도 2에 도시한 반도체 장치와 마찬가지로, 드레인 전극(14) 및 이면 보호 전극(15)이 형성되어 있다.
도 15에 도시한 반도체 장치에서도, 도 1 및 도 2에 도시한 반도체 장치와 마찬가지로, 홈(6)의 측벽이 경사지고, 그 측벽은, n형 에피택셜층(32) 등을 구성하는 탄화규소의 결정형이 육방정인 경우에는 실질적으로 {03-3-8}면으로 되어 있다. 이 경우도 도 1에 도시한 반도체 장치와 동일한 효과를 얻을 수 있다. 또한, 상기 제1 실시형태 및 2에서의 반도체 장치에서, 상기 측벽은 실질적으로 {01-1-4}면으로 되어 있어도 좋다. 또한, n형 에피택셜층(32) 등을 구성하는 탄화규소의 결정형이 입방정인 경우에는, 이 홈(6)의 경사진 측벽은 실질적으로 {100}면으로 되어 있어도 좋다.
다음에, 도 15에 도시한 반도체 장치의 동작을 간단히 설명한다. 도 15를 참조하여, 게이트 전극(9)에 마이너스 전압을 인가하고, 그 마이너스 전압이 임계값을 초과하면, 게이트 전극(9) 측방의 게이트 절연막(8)에 접하는 p형 반도체층(33)의 홈(6)에 대향하는 단부 영역(채널 영역)에 반전층이 형성되고, 이미터 영역인 n형 소스 콘택트층(34)과 내압 유지층인 n형 에피택셜층(32)이 전기적으로 접속된다. 이것에 의해, 이미터 영역인 n형 소스 콘택트층(34)으로부터 내압 유지층인 n형 에피택셜층(32)에 정공이 주입되고, 이것에 대응하여 기판(31)으로부터 버퍼층인 p형 에피택셜층(36)을 통해 전자가 n형 에피택셜층(32)에 공급된다. 그 결과, IGBT가 온 상태가 되고, n형 에피택셜층(32)에 전도도 변조가 생겨 이미터 전극인 소스 전극(12)-콜렉터 전극인 드레인 전극(14) 간의 저항이 저하된 상태에서 전류가 흐른다. 한편, 게이트 전극(9)에 인가되는 상기 마이너스 전압이 임계값 이하인 경우, 상기 채널 영역에 반전층이 형성되지 않기 때문에, n형 에피택셜층(32)과 p형 반도체층(33) 사이가 역바이어스의 상태로 유지된다. 그 결과, IGBT가 오프 상태가 되고, 전류는 흐르지 않는다.
도 16∼도 23을 참조하여, 본 발명에 의한 반도체 장치의 제2 실시형태의 제조 방법을 설명한다.
우선, 도 16을 참조하여, 탄화규소로 이루어지는 기판(31)의 주표면 상에, 도전형이 p형으로서 탄화규소로 이루어지는 p형 에피택셜층(36)을 형성한다. 그리고, p형 에피택셜층(36) 상에 도전형이 n형인 탄화규소의 n형 에피택셜층(32)을 형성한다. 이 n형 에피택셜층(32)은 내압 유지층이 된다. p형 에피택셜층(36) 및 n형 에피택셜층(32)을 형성하기 위한 에피택셜 성장은, 예컨대 원료 가스로서 실란(SiH4)과 프로판(C3H8)의 혼합 가스를 이용하고, 캐리어 가스로서, 예컨대 수소 가스(H2)를 이용한 CVD법에 의해 실시할 수 있다. 또한, 이 때, 도전형이 p형인 불순물로서는, 예컨대 알루미늄(Al) 등을 도입하고, 도전형이 n형인 불순물로서, 예컨대 질소(N)나 인(P)을 도입하는 것이 바람직하다.
다음에, n형 에피택셜층(32)의 상부 표면층에 이온 주입을 실시함으로써, p형 반도체층(33) 및 n형 소스 콘택트층(34)을 형성한다. p형 반도체층(33)을 형성하기 위한 이온 주입에서는, 예컨대 알루미늄(Al) 등의 도전형이 p형인 불순물을 이온 주입한다. 이 때, 주입하는 이온의 가속 에너지를 조정함으로써, p형 반도체층(33)이 형성되는 영역의 깊이를 조정할 수 있다.
다음에, 도전형이 n형인 불순물을, p형 반도체층(33)이 형성된 n형 에피택셜층(32)에 이온 주입함으로써, n형 소스 콘택트층(34)을 형성한다. n형 불순물로서는, 예컨대 인 등을 이용할 수 있다. 이와 같이 하여, 도 17에 도시하는 구조를 얻는다.
다음에, 도 18에 도시하는 바와 같이, n형 소스 콘택트층(34)의 상부 표면 상에 마스크층(17)을 형성한다. 마스크층(17)으로서, 예컨대 실리콘 산화막 등의 절연막을 이용할 수 있다. 마스크층(17)의 형성 방법으로서는, 도 5에서 설명한 마스크층(17)의 제조 방법과 같은 방법을 이용할 수 있다. 이 결과, 도 18에 도시한 홈(16)이 형성되어야 하는 영역에 개구 패턴을 갖는 마스크층(17)이 형성된다.
그리고, 이 마스크층(17)을 마스크로서 이용하여, n형 소스 콘택트층(34), p형 반도체층(33) 및 n형 에피택셜층(32)의 일부를 에칭에 의해 제거한다. 에칭의 방법 등은 도 5에 도시한 공정과 같은 방법을 이용할 수 있다. 이와 같이 하여, 도 18에 도시하는 구조를 얻는다.
다음에, n형 에피택셜층(32), p형 반도체층(33) 및 n형 소스 콘택트층(34)에서 정해진 결정면을 표출시키는 열에칭 공정을 실시한다. 이 열에칭 공정의 조건은, 도 6을 참조하여 설명한 열에칭 공정의 조건과 같은 조건을 이용할 수 있다. 이 결과, 도 19에 도시하는 바와 같이 기판(31)의 주표면에 대하여 경사진 측면(20)을 갖는 홈(6)을 형성할 수 있다. 또한, 이 측면(20)에 표출되는 결정면의 면방위는 {03-3-8}로 되어 있다. 이와 같이 하여, 도 19에 도시하는 바와 같은 구조를 얻는다.
다음에, 마스크층(17)을 에칭 등의 임의의 방법에 의해 제거한다. 그 후, 도 7에 도시한 공정과 마찬가지로, 홈(6)의 내부로부터 n형 소스 콘택트층(34)의 상부 표면 상에까지 연장되도록, 정해진 패턴을 갖는 레지스트막(도시 생략)을, 포토리소그래피법을 이용하여 형성한다. 레지스트막으로서는, 홈(6)의 바닥부 및 n형 소스 콘택트층(34)의 상부 표면의 일부에 개구 패턴이 형성되어 있는 것을 이용한다. 그리고, 이 레지스트막을 마스크로서 이용하여, 도전형이 p형인 불순물을 이온 주입함으로써, 홈(6)의 바닥에 전계 완화 영역(7)을 형성하고, n형 소스 콘택트층(34)의 일부 영역에 도전형이 p형인 콘택트 영역(35)을 형성한다. 그 후 레지스트막을 제거한다. 이 결과, 도 20에 도시하는 바와 같은 구조를 얻는다.
그리고, 전술한 이온 주입에 의해 주입된 불순물을 활성화하기 위한 활성화 어닐링 공정을 실시한다. 이 활성화 어닐링 공정에서는, 이미 설명한 본 발명의 제1 실시형태의 경우와 마찬가지로, 탄화규소로 이루어지는 에피택셜층의 표면[구체적으로는 홈(6)의 측면(20) 상]에 특히 캡층을 형성하지 않고 어닐링 처리를 실시한다. 또한, 전술한 캡층을 형성한 후에 활성화 어닐링 공정을 실시하여도 좋다. 또한, 예컨대 n형 소스 콘택트층(34) 및 p형 콘택트 영역(35)의 상부 표면 상에만 캡층을 형성한 구성으로서, 활성화 어닐링 처리를 실시하여도 좋다.
다음에, 도 21에 도시하는 바와 같이, 홈(6)의 내부로부터 n형 소스 콘택트층(34) 및 p형 콘택트 영역(35)의 상부 표면 상에까지 연장되도록 게이트 절연막(8)을 형성한다. 게이트 절연막(8)의 재질이나 형성 방법은 도 9에서의 게이트 절연막(8)의 재질이나 형성 방법과 같다. 이와 같이 하여, 도 21에 도시하는 구조를 얻는다.
다음에, 도 22에 도시하는 바와 같이, 홈(6)의 내부를 충전하도록, 게이트 절연막(8) 상에 게이트 전극(9)을 형성한다. 게이트 전극(9)의 형성 방법으로서는, 도 10에 도시한 게이트 전극(9)의 형성 방법과 같은 형성 방법을 이용할 수 있다. 이와 같이 하여, 도 22에 도시하는 구조를 얻는다.
다음에, 게이트 전극(9)의 상부 표면, 및 p형 콘택트 영역(35) 상에서 노출되는 게이트 절연막(8)의 상부 표면 상을 덮도록 층간 절연막(10)(도 23 참조)을 형성한다. 층간 절연막(10)으로서는, 절연성을 갖는 재료이면 임의의 재료를 이용할 수 있다. 그리고, 도 11에 도시한 공정과 마찬가지로, 층간 절연막(10) 및 게이트 절연막(8)에는 개구부(11)(도 23 참조)가 형성된다. 그 개구부(11)의 형성 방법은 도 11에서의 개구부의 형성 방법과 같다. 이 개구부(11)의 바닥부에서는, p형 콘택트 영역(35) 및 n형 소스 콘택트층(34)의 일부가 노출된 상태가 된다.
그 후, 도 11에서 설명한 방법과 같은 방법을 이용하여, 개구부(11)의 내부에 충전된 도전체막에 의해 소스 전극(12)을 형성한다. 이 소스 전극(12)은 p형 콘택트 영역(35) 및 n형 소스 콘택트층(34)과 오믹 접촉한 오믹 전극이다.
또한, 기판(31)의 이면측[n형 에피택셜층(32)이 형성된 주표면과 반대측의 표면측]에, 드레인 전극(14)(도 23 참조)을 형성한다. 드레인 전극(14)으로서는, 기판(31)과 오믹 접촉이 가능한 재료이면 임의의 재료를 이용할 수 있다. 이와 같이 하여, 도 23에 도시하는 구조를 얻는다.
그 후, 소스 전극(12)의 상부 표면에 접촉하고, 층간 절연막(10)의 상부 표면 상에 연장되는 소스 배선 전극(13)(도 15 참조), 및 드레인 전극(14)의 표면에 형성된 이면 보호 전극(15)(도 15 참조)을 각각 스퍼터링법 등의 임의의 방법을 이용하여 형성한다. 이 결과, 도 15에 도시하는 반도체 장치를 얻을 수 있다.
다음에, 도 24를 참조하여, 도 15에 도시한 반도체 장치의 변형예를 설명한다. 도 24에 도시한 반도체 장치는, 기본적으로는 도 15에 도시한 반도체 장치와 같은 구성을 구비하지만, 홈(6)의 형상이 도 15에 도시한 반도체 장치와는 상이하다. 구체적으로는, 도 24에 도시한 반도체 장치에서는, 홈(6)의 단면 형상이 도 14에 도시한 반도체 장치와 마찬가지로, V자형으로 되어 있다. 홈(6)의 바닥부(대향하는 측벽의 하부가 서로 접속된 부분)에는, 전계 완화 영역(7)이 형성되어 있다. 이러한 구성의 반도체 장치에 의해서도 도 15에 도시한 반도체 장치와 같은 효과를 얻을 수 있다. 또한, 도 24에 도시한 반도체 장치에서는, 홈(6)에 있어서 도 15에 도시한 바와 같은 평탄한 바닥면이 형성되지 않기 때문에, 도 24에 도시한 홈(6)의 폭은 도 15에 도시한 홈(6)의 폭보다 좁아져 있다. 이 결과, 도 24에 도시한 반도체 장치에서는, 도 15에 도시한 반도체 장치보다 사이즈를 작게 하는 것이 가능하고, 반도체 장치의 미세화 및 고집적화에 유리하다.
(참고예)
도 25를 참조하여, 본 발명에 의한 반도체 장치의 참고예를 설명한다.
도 25를 참조하면, 본 발명의 참고예인 반도체 장치는 PiN 다이오드로서, 탄화규소로 이루어지는 기판(1)과, 도전형이 n형으로서, 기판(1)에서의 도전성 불순물의 농도보다 낮은 도전성 불순물 농도를 가지며, 표면에 릿지 구조를 갖는 n- 에피택셜층(42)과, n- 에피택셜층(42)의 표면에 형성된 릿지 구조(44) 내에 형성되고, n- 에피택셜층(42)과 접속된 p+ 반도체층(43)과, 릿지 구조(44) 주위에 형성된 가드링(45)을 구비한다. 기판(1)은 탄화규소로 이루어지고, 도전형이 n형이다. n- 에피택셜층(42)은 기판(1)의 주표면 상에 형성되어 있다. n- 에피택셜층(42)의 표면에는, 측면(20)이 기판(1)의 주표면에 대하여 경사져 있는 릿지 구조(44)가 형성되어 있다. 릿지 구조(44)의 상부 표면을 포함하는 층에는 도전형이 p형인 p+ 반도체층(43)이 형성되어 있다. 이 릿지 구조(44)의 주위를 둘러싸도록, 도전형이 p형인 영역인 가드링(45)이 형성되어 있다. 가드링(45)은 릿지 구조(44)를 둘러싸도록 환상으로 형성되어 있다. 릿지 구조(44)의 측면(20)은 특정 결정면(예컨대, {03-3-8}면)에 의해 구성되어 있다. 즉, 릿지 구조(44)는 전술한 특정 결정면({03-3-8}면)과 등가인 6개의 면에 의해 구성되어 있다. 이에, 릿지 구조(44)의 상부 표면이나 바닥부의 평면 형상은 육각형상으로 되어 있다.
이러한 구조의 반도체 장치에서도, 릿지 구조(44)의 측면(20)이 도 1에 도시하는 홈(6)의 측면(20)과 마찬가지로 안정적인 결정면으로 되어 있기 때문에, 다른 결정면이 그 측면(20)으로 되어 있는 경우보다, 이 측면(20)으로부터의 누설 전류를 충분히 저감할 수 있다.
다음에, 도 25에 도시한 반도체 장치의 제조 방법을 설명한다. 도 25에 도시한 반도체 장치의 제조 방법으로서는, 우선 탄화규소로 이루어지는 기판(1)을 준비한다. 기판(1)으로서는, 예컨대 결정형이 육방정인 탄화규소로 이루어지는 기판을 이용한다. 이 기판(1)의 주표면 상에 에피택셜 성장법을 이용하여 n- 에피택셜층(42)을 형성한다. 이 n- 에피택셜층(42)의 표면층에 도전형이 p형인 불순물을 이온 주입함으로써, p+ 반도체층(43)이 되어야 하는 p형의 반도체층을 형성한다.
그 후, 릿지 구조(44)(도 25 참조)가 되어야 하는 영역에 실리콘 산화막으로 이루어지는 섬 형상의 마스크 패턴을 형성한다. 이 마스크 패턴의 평면 형상은, 예컨대 육각형상으로 하여도 좋지만, 다른 임의의 형상(예컨대, 원이나 사각 등)으로 하여도 좋다. 그리고, 이 마스크 패턴이 형성된 상태에서, p+ 반도체층(43) 및 n- 에피택셜층(42)을 부분적으로 에칭에 의해 제거한다. 이 결과, 마스크 패턴 아래에 릿지 구조(44)가 되어야 하는 볼록부가 형성된 상태가 된다.
그리고, 전술한 본 발명의 제1 실시형태에서의 도 5에 도시한 공정과 마찬가지로 열에칭 공정을 실시함으로써, 볼록부의 측면을 에칭에 의해 제거하고, 도 25에 도시한 경사진 측면(20)을 얻는다. 그 후, 마스크 패턴을 제거한다. 또한, 전체를 덮도록 정해진 패턴을 갖는 레지스트막을 형성한다. 그 레지스트막에는, 가드링(45)이 되어야 하는 영역에 개구 패턴이 형성되어 있다. 이 레지스트막을 마스크로서 이용하여, n- 에피택셜층(42)에 도전형이 p형인 불순물을 주입함으로써, 가드링(45)을 형성한다. 그 후, 레지스트막을 제거한다. 그리고, 가드링(45)을 형성하기 위한 상기 이온 주입 후에, 활성화 어닐링 처리를 실시하며, 그 활성화 어닐링 처리에서는, 적어도 측면(20)을 덮는 캡층을 형성하지 않고 가열 처리를 실시하여도 좋다. 이 결과, 도 25에 도시하는 반도체 장치를 얻을 수 있다.
다음에, 도 26을 참조하여, 도 25에 도시한 반도체 장치의 변형예를 설명한다.
도 26에 도시한 반도체 장치는 기본적으로는 도 25에 도시한 반도체 장치와 같은 구조를 구비하지만, 가드링(45)(도 25 참조) 대신에 JTE(Junction Termination Extension) 영역(46)이 형성되어 있는 점이 상이하다. JTE 영역(46)은 도전형이 p형인 영역이다. 이러한 JTE 영역(46)도, 도 25에 도시한 가드링(45)과 마찬가지로 이온 주입 및 활성화 어닐링을 실시함으로써 형성할 수 있다. 그리고, 도 25에 도시한 반도체 장치의 제조 방법과 마찬가지로, 도 26에 도시한 반도체 장치의 제조 방법에서도, JTE 영역(46)을 형성하기 위한 이온 주입 후의 활성화 어닐링 처리에서는, 적어도 측면(20)을 덮는 캡층을 형성하지 않고 활성화 어닐링 처리를 실시한다. 이와 같이 하여도, 측면(20)은 안정적인 결정면(예컨대, {03-3-8}면)에 의해 구성되기 때문에, 그 활성 어닐링에 의해서도 측면(20)의 표면이 거칠다고 하는 문제는 발생하지 않는다. 또한, 상기 도 25 및 도 26에 도시한 가드링(45) 및/또는 JET 구조는 앞에 설명한 본 발명에 의한 반도체 장치의 제1 실시형태 또는 제2 실시형태에 적용될 수 있다.
전술한 실시형태와 일부 중복되는 부분도 있지만, 본 발명의 특징적인 구성을 이하에 열거한다.
본 발명에 따른 반도체 장치는, 도 1, 도 2, 도 14, 도 15, 도 24 등에 도시하는 바와 같이, 주표면을 갖는 기판(1, 31)과, 기판(1, 31)의 주표면 상에 형성되고, 주표면에 대하여 경사진 단부면[측면(20)]을 포함하는 탄화규소층[도 2, 도 14의 내압 유지층(2), 반도체층(3), n형 소스 콘택트층(4), 및 p형 콘택트 영역(5), 또는 도 15, 도 24의 n형 에피택셜층(32), p형 반도체층(33), n형 소스 콘택트층(34), p형 콘택트 영역(35)]을 구비한다. 측면(20)은 실질적으로 {03-3-8}면을 포함한다. 그 측면(20)은 채널 영역을 포함한다. 상기 측면(20)은 복수개 형성되어 있어도 좋다. 그 복수의 측면(20)은 모두 실질적으로 {03-3-8}면과 등가인 면에 의해 구성되어도 좋다.
이와 같이 하면, 탄화규소층의 측면(20)이 실질적으로 상기 {03-3-8}면으로 되어 있기 때문에, 이들의 소위 반극성면으로 되어 있는 측면(20)을 반도체 장치의 채널 영역(능동 영역)으로서 이용할 수 있다. 그리고, 상기 측면(20)은 안정적인 결정면으로서 높은 채널 이동도가 얻어진다. 이 때문에, 그 측면(20)을 채널 영역에 이용한 경우, 다른 결정면[예컨대, (0001)면]을 채널 영역에 이용한 경우보다, 높은 채널 이동도를 나타내는 고품질의 반도체 장치를 실현할 수 있다. 또한, 측면(20)이 실질적으로 {03-3-8}면을 포함하기 때문에[보다 구체적으로는 측면(20)이 실질적으로 {03-3-8}면과 등가인 면에 의해 구성되어 있기 때문에], 그 측면(20)의 결정 방위가 {03-3-8}면에 대하여 어긋난 경우와 같이 측면(20)에 스텝(단차)이 다수 존재하고, 채널 이동도가 저하한다고 하는 문제의 발생을 억제할 수 있다.
또한, 그 측면(20)이 안정적인 {03-3-8}면을 포함하기 때문에, 예컨대 도전성 불순물을 주입한 후에 이루어지는 활성화 어닐링 등의 열처리 시에, 그 측면(20)을 열처리 분위기에 노출시킨 상태에서 열처리를 실시하여도, 측면(20)에서의 표면 거칠기가 거의 발생하지 않는다. 이 때문에, 그 열처리 시에 측면(20)을 보호하기 위한 캡층을 형성하는 공정을 생략할 수 있다.
또한, 본 명세서에서, 홈(6)의 측면이 {03-3-8}면을 포함한다고 하는 경우에는, 그 홈(6)의 측면을 구성하는 결정면이 {03-3-8}면으로 되어 있는 경우를 포함한다. 또한, 본 발명에서 {03-3-8}면이란, 도 27에 도시하는 바와 같이, 미시적으로는, 예컨대 홈(6)의 측면에서, 면방위 {03-3-8}을 갖는 면(56a)(제1 면)과, 면(56a)에 이어지며 면(56a)의 면방위와 상이한 면방위를 갖는 면(56b)(제2 면)이 교대로 형성됨으로써 구성된, 화학적으로 안정적인 면도 포함한다. 여기서 「미시적이다」이란, 원자 간격의 2배 정도의 치수를 적어도 고려하는 정도로 상세하게라는 것을 의미한다. 바람직하게는 면(56b)은 면방위 {0-11-1}을 갖는다. 또한, 도 27에서의 면(56b)의 길이(폭)는, 예컨대 Si 원자(또는 C 원자)의 원자 간격의 2배여도 좋다.
상기 반도체 장치에서, 탄화규소층은 도 1이나 도 8 등에 도시하는 바와 같이, 기판(1, 31)과 대향하는 면과 반대측에 위치하는 주표면에서, 상기 측면(20)이 측면을 구성하는 복수의 메사 구조를 포함하고 있어도 좋다. 복수의 메사 구조의 사이에 위치하고, 측면(20)과 연속되는 탄화규소층의 표면 부분[복수의 메사 구조의 측면 사이에 위치하는 홈(6)의 바닥부]이 실질적으로 {000-1}면이어도 좋다. 또한, 그 메사 구조에서 측면(20)과 연속되는 상부 표면이 실질적으로 {000-1}면으로 되어 있어도 좋다. 또한, 여기서 표면 부분 또는 상부 표면이 실질적으로 {000-1}면이라는 것은, 그 표면 부분 또는 상부 표면을 구성하는 결정면이 {000-1}면으로 되어 있는 경우, 및 표면 부분 또는 상부 표면을 구성하는 결정면에 대해서, <1-100> 방향에서의 {000-1}면에 대한 오프각이 -3˚ 이상 3˚ 이하의 면으로 되어 있는 것을 의미한다. 이 경우, 메사 구조 사이의 상기 표면 부분(및/또는 메사 구조의 상부 표면)도 안정적인 {000-1}면(소위, 저스트면)으로 되어 있기 때문에, 전술한 활성화 어닐링 등의 열처리 시에, 그 표면 부분(및 메사 구조의 상부 표면)을 보호하는 캡층을 형성하지 않아도, 그 열처리에 의해 상기 표면 부분이나 메사 구조의 상부 표면은 거의 거칠어지지 않는다. 이에, 활성화 어닐링 등의 열처리를 위해 표면 부분이나 메사 구조의 상부 표면 상에 캡층을 형성하는 공정을 생략할 수 있다.
상기 반도체 장치에서는, 메사 구조에서의 측면(20)에 연속되는 상부 표면의 평면 형상이 도 1이나 도 8에 도시하는 바와 같이 육각형이어도 좋다. 상기 복수의 메사 구조는 적어도 3개의 메사 구조를 포함하고 있어도 좋다. 복수의 메사 구조는, 도 1에 도시하는 바와 같이 평면에서 봤을 때의 중심을 연결한 선분에 의해 정삼각형이 형성되도록 배치되어 있어도 좋다. 이 경우, 메사 구조를 가장 조밀하게 배치할 수 있기 때문에, 하나의 기판(1, 31)에 의해 많은 메사 구조를 형성할 수 있다. 이 때문에, 메사 구조를 이용한 반도체 장치를 하나의 기판(1, 31)으로부터 가능한 한 많이 형성할 수 있다.
상기 반도체 장치는, 도 2나 도 15에 도시하는 바와 같이, 메사 구조의 상부 표면 상에 형성된 소스 전극(12)과, 복수의 메사 구조의 사이에 형성된 게이트 전극(9)을 구비하여도 좋다. 이 경우, 소스 전극(12)이나 게이트 전극(9)이 비교적 형성하기 쉬운 위치에 배치되기 때문에, 그 반도체 장치의 제조 공정이 복잡해지는 것을 억제할 수 있다.
상기 반도체 장치는 복수의 메사 구조의 사이에 형성된 전계 완화 영역(7)을 더 구비하여도 좋다. 이 경우, 기판(1, 31)의 이면측[기판(1, 31)에서 탄화규소가 형성된 주표면과 반대측의 이면측]에 드레인 전극(14)을 형성했을 때에, 그 전계 완화 영역(7)이 존재함으로써 메사 구조 사이의 전극[예컨대, 게이트 전극(9)]과 드레인 전극(14) 사이의 내압을 높일 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은 도 4나 도 17에 도시하는 주표면 상에 탄화규소층이 형성된 기판(1, 31)을 준비하는 공정과, 도 6 및 도 7, 또는 도 18 및 도 19에 도시하는 바와 같이 탄화규소층에서, 기판(1, 31)의 주표면에 대하여 경사진 단부면[측면(20)]을 형성하는 공정과, 측면(20) 상에 절연막[게이트 절연막(8)]을 형성하는 공정과, 게이트 절연막(8) 상에 게이트 전극(9)을 형성하는 공정을 포함한다. 단부면을 형성하는 공정에서는, 그 단부면[측면(20)]이 실질적으로 {03-3-8}면을 포함하도록 형성된다. 이와 같이 하면, 본 발명에 의한 반도체 장치를 용이하게 제조할 수 있다.
상기 반도체 장치의 제조 방법에서, 단부면을 형성하는 공정에서는, 탄화규소층에서, 기판(1, 31)과 대향하는 면과 반대측에 위치하는 주표면에, 단부면[측면(20)]이 측면을 구성하는 복수의 메사 구조가 형성되어도 좋다. 이 경우, 메사 구조의 측면(20)이 실질적으로 {03-3-8}면을 포함하기 때문에, 그 측면(20)을 채널 영역에 이용한 MOSFET나 IGBT 등을 용이하게 형성할 수 있다. 또한, 상기 반도체 장치의 제조 방법은 도 11이나 도 23에 도시하는 바와 같이 메사 구조의 상부 표면 상에 소스 전극(12)을 형성하는 공정을 더 포함하여도 좋다.
상기 반도체 장치의 제조 방법에서, 단부면을 형성하는 공정에서는, 도 8 등에 도시하는 바와 같이 상부 표면의 평면 형상이 육각형인 메사 구조가 형성되어도 좋다. 이 경우, 메사 구조의 상기 측면(20)을, 실질적으로 {03-3-8}면에 의해서만 구성할 수 있다. 이 때문에, 메사 구조의 외주의 측면(20) 모두를 채널 영역으로서 이용하여, 반도체 장치의 집적도를 향상시킬 수 있다.
상기 반도체 장치의 제조 방법에서, 단부면을 형성하는 공정은 도 5나 도 18에 도시하는 바와 같이 마스크층(17)을 형성하는 공정과, 도 5 및 도 6, 또는 도 18 및 도 19에 도시하는 바와 같이 메사 구조를 형성하는 공정을 포함하여도 좋다. 마스크층(17)을 형성하는 공정에서는, 탄화규소층의 주표면 상에, 평면 형상이 육각형상인 복수의 마스크층(17)을 형성하여도 좋다. 메사 구조를 형성하는 공정에서는, 상기 마스크층(17)을 마스크로서 이용하여, 상부 표면의 평면 형상이 육각형인 메사 구조를 형성하여도 좋다. 이 경우, 마스크층(17)의 패턴 위치에 따라, 형성되는 메사 구조의 위치[즉, 측면(20)의 위치]를 제어할 수 있다. 이 때문에, 형성되는 반도체 장치의 레이아웃의 자유도를 높일 수 있다.
상기 반도체 장치의 제조 방법에서, 단부면을 형성하는 공정은 도 5 및 도 6, 또는 도 18 및 도 19에 도시하는 바와 같이, 마스크층(17)을 형성하는 공정과, 오목부[도 5나 도 18의 홈(16)]를 형성하는 공정과, 도 6이나 도 19에 도시하는 메사 구조를 형성하는 공정을 포함하여도 좋다. 마스크층(17)을 형성하는 공정에서는, 탄화규소층의 주표면 상에, 서로 간격을 두고, 평면 형상이 육각형상인 복수의 마스크층(17)을 형성하여도 좋다. 오목부[홈(16)]를 형성하는 공정에서는, 상기 마스크층(17)을 마스크로서 이용하여, 복수의 마스크층(17) 사이에서 노출되는 탄화규소층을 부분적으로 제거함으로써, 탄화규소층의 주표면에 오목부[홈(16)]를 형성하여도 좋다. 메사 구조를 형성하는 공정에서는, 홈(16)의 측벽을 부분적으로 제거함으로써, 상부 표면의 평면 형상이 육각형인 메사 구조를 형성하여도 좋다. 이 경우, 메사 구조를 형성하기 위해 홈(16)의 측벽을 부분적으로 제거하는(예컨대, 열에칭하는) 시간을, 마스크층(17)을 마스크로 하여 탄화규소층에 홈(16)을 미리 형성하지 않는 경우보다 짧게 할 수 있다.
상기 반도체 장치의 제조 방법에서, 단부면을 형성하는 공정에서는, 메사 구조의 측면(20)을 자기 형성적으로 형성하여도 좋다. 구체적으로는, 탄화규소층에 대하여 정해진 조건의 에칭(예컨대, 산소와 염소의 혼합 가스를 반응 가스로 하여, 가열 온도를 700℃ 이상 1200℃ 이하로 한 열에칭)을 실시함으로써, 그 에칭에서의 에칭 속도가 가장 느린 면인 상기 {03-3-8}면을 자기 형성적으로 표출시켜도 좋다. 또는, 도 12에 도시하는 바와 같이, 측면(20)이 되어야 하는 면을 통상의 에칭에 의해 형성한 후, 그 면 상에 규소막[Si 피막(21)]을 형성하고, 그 Si 피막(21)이 존재하는 상태로 탄화규소층을 가열함으로써, 그 면 상에 SiC 재구성층(22)을 형성하며, 결과적으로 상기 {03-3-8}면을 형성하여도 좋다. 이 경우, 측면(20)에서 상기 {03-3-8}면을 안정적으로 형성할 수 있다.
상기 반도체 장치의 제조 방법에서, 단부면을 형성하는 공정에서는, 메사 구조의 측면(20)과, 복수의 메사 구조의 사이에 위치하고, 측면(20)과 연속되는 탄화규소층의 표면 부분[홈(6)의 바닥벽]을 자기 형성적으로 형성하여도 좋다. 구체적으로는, 상기 열에칭이나 SiC 재구성층(22) 형성과 같은 방법을 이용하여, 상기 메사 구조의 측면(20)으로서 {03-3-8}면을 표출시키고, 상기 홈(6)의 바닥벽에서 정해진 결정면[예컨대, (0001)면 또는 (000-1)면]을 표출시켜도 좋다. 이 경우, 측면(20)과 함께 홈(6)의 바닥벽에서도 정해진 결정면[예컨대, (0001)면 또는 (000-1)면]을 안정적으로 형성할 수 있다.
상기 반도체 장치의 제조 방법은 도 7이나 도 20에 도시하는 바와 같이, 탄화규소층에 도전성 불순물을 주입하는 공정과, 주입된 도전성 불순물을 활성화하기 위한 열처리(활성화 어닐링)를 실시하는 공정을 포함하여도 좋다. 열처리를 실시하는 공정에서는, 탄화규소층의 표면은 열처리를 실시하기 위한 분위기 가스에 노출된 상태가 되어 있어도 좋다. 이 경우, 열처리를 실시하는 공정에 앞서서 단부면 상에 캡층 등을 형성하는 경우보다, 반도체 장치의 제조 공정을 간략화할 수 있다. 또한, 본 발명에 의한 반도체 장치의 제조 방법에서는, 탄화규소층에 형성된 측면(20)이 실질적으로 {03-3-8}면으로 되어 있고, 매우 안정된 면이기 때문에, 그 단부면이 상기 열처리 시에 노출되어 있어도, 번칭 등의 불량은 거의 발생하지 않는다.
또한, 본 발명의 참고예인 반도체 장치는, 도 1, 도 2, 도 15, 도 25, 도 26 등에 도시하는 바와 같이, 주표면을 갖는 기판(1, 31)과, 탄화규소층[도 2의 내압 유지층(2), 반도체층(3), n형 소스 콘택트층(4), 및 p형 콘택트 영역(5), 또는 도 15의 n형 에피택셜층(32), p형 반도체층(33), n형 소스 콘택트층(34), p형 콘택트 영역(35), 또는 도 25 및 도 26의 n- 에피택셜층(42) 및 p+ 반도체층(43)]을 구비한다. 탄화규소층은 기판(1, 31)의 주표면 상에 형성된다. 탄화규소층은 주표면에 대하여 경사진 단부면인 측면(20)을 포함한다. 측면(20)은 탄화규소층의 결정형이 육방정인 경우에는 실질적으로 {03-3-8}면 및 {01-1-4}면 중 어느 하나를 포함하고, 탄화규소층의 결정형이 입방정인 경우에는 실질적으로 {100}면을 포함한다.
이와 같이 하면, 탄화규소층에 형성되는 측면(20)이 실질적으로 상기 {03-3-8}면, {01-1-4}면 및 {100}면 중 어느 하나로 되어 있기 때문에, 이들의 소위 반극성면으로 되어 있는 측면(20)을 반도체 장치의 능동 영역(예컨대, 채널 영역)으로서 이용할 수 있다. 그리고, 이들 측면(20)은 안정적인 결정면이기 때문에, 그 측면(20)을 채널 영역 등의 능동 영역에 이용한 경우, 다른 결정면[예컨대, (0001)면]을 채널 영역에 이용한 경우보다, 누설 전류를 충분히 저감할 수 있고, 높은 내압을 얻을 수 있다.
상기 반도체 장치에서, 측면(20)은 도 2나 도 15에 도시하는 바와 같이 능동영역을 포함하고 있어도 좋다. 또한, 상기 반도체 장치에서, 구체적으로는 능동 영역은 채널 영역을 포함한다. 이 경우, 전술한 누설 전류의 저감이나 고내압과 같은 특성을 확실하게 얻을 수 있다.
상기 반도체 장치에서, 탄화규소층은 기판(1, 31)과 대향하는 면과 반대측에 위치하는 주표면에서, 도 25 및 도 26에 도시하는 바와 같이, 상기 측면(20)이 측면을 구성하는 메사 구조를 포함하고 있어도 좋다. 메사 구조 내에 PN 접합부[도 25나 도 26의 n- 에피택셜층(42)과 p+ 반도체층(43)의 접합부]가 형성되어 있어도 좋다. 이 경우, 메사 구조의 측벽인 측면(20)이 전술한 결정면으로 되어 있기 때문에, 그 측면(20)으로부터의 누설 전류를 저감할 수 있다.
상기 반도체 장치에서, 도 26에 도시하는 바와 같이, 측면(20) 중 일부 이상은 종단 구조[JTE 영역(46)]를 구성하여도 좋다. 이 경우, 측면(20)에 형성된 종단 구조에서의 누설 전류를 저감하고, 이 종단 구조의 고내압화를 도모할 수 있다.
또한, 본 발명의 참고예로서의 반도체 장치의 제조 방법은 도 4나 도 17에 도시하는 바와 같이 탄화규소층이 형성된 기판(1, 31)을 준비하는 공정과, 도 6 및 도 7, 또는 도 18 및 도 19에 도시하는 바와 같이 탄화규소층의 주표면에 대하여 경사진 단부면[측면(20)]을 형성하는 공정과, 도 7∼도 13, 또는 도 20∼도 23에 도시하는 바와 같이, 그 단부면[측면(20)]을 이용하여, 반도체 장치에 포함되는 구조를 형성하는 공정을 포함한다. 단부면[측면(20)]을 형성하는 공정에서는, 탄화규소층에, 산소 및 염소를 함유하는 반응 가스를 접촉시키면서, 탄화규소층을 가열하여, 탄화규소층의 주표면을 부분적으로 에칭에 의해 제거함으로써, 탄화규소층의 주표면[예컨대, 도 6, 도 19의 n형 소스 콘택트층(4, 34)의 상부 표면]에 대하여 경사진 단부면[측면(20)]을 형성한다. 단부면[측면(20)]은, 탄화규소층의 결정형이 육방정인 경우에는 실질적으로 {03-3-8}면 및 {01-1-4}면 중 어느 하나를 포함하고, 탄화규소층의 결정형이 입방정인 경우에는 실질적으로 {100}면을 포함한다. 이 경우, 본 발명에 의한 반도체 장치를 용이하게 제조할 수 있다.
또한, 본 발명의 참고예인 기판의 가공 방법은 도 4나 도 17에 도시하는 바와 같이 탄화규소층이 형성된 기판(1, 31)을 준비하는 공정과, 도 5 및 도 6, 또는 도 18 및 도 19에 도시하는 바와 같이 탄화규소층의 주표면에 대하여 경사진 단부면[측면(20)]을 형성하는 공정을 포함한다. 단부면[측면(20)]을 형성하는 공정에서는, 탄화규소층에, 산소 및 염소를 함유하는 반응 가스를 접촉시키면서, 탄화규소층을 가열하여, 탄화규소층의 주표면을 부분적으로 에칭에 의해 제거함으로써, 탄화규소층의 주표면에 대하여 경사진 측면(20)을 형성한다. 측면(20)은, 탄화규소층의 결정형이 육방정인 경우에는 실질적으로 {03-3-8}면 및 {01-1-4}면 중 어느 하나를 포함하고, 탄화규소층의 결정형이 입방정인 경우에는 실질적으로 {100}면을 포함한다. 이 경우, 전술한 결정면을 포함하는 측면(20)을 갖는 탄화규소층이 형성된 기판을 용이하게 얻을 수 있다.
상기 반도체 장치의 제조 방법 또는 상기 기판의 가공 방법은 단부면[측면 (20)]을 형성하는 공정에 앞서서, 도 5나 도 18에 도시하는 바와 같이, 탄화규소층의 주표면 상에, 패턴을 갖는 마스크층(17)을 형성하는 공정을 더 포함하여도 좋다. 단부면[측면(20)]을 형성하는 공정에서는, 마스크층(17)을 마스크로서 이용하여 에칭을 실시하여도 좋다. 이 경우, 마스크층(17)의 패턴 위치에 따라, 형성되는 측면(20)의 위치를 제어할 수 있다. 이 때문에, 형성되는 반도체 장치의 레이아웃의 자유도를 높일 수 있다.
또한, 마스크층(17)을 마스크로서 이용한 상기 에칭에 의해 미리 탄화규소층의 일부를 제거해 두고, 그 후, 도 6이나 도 19에 도시하는 바와 같이, 산소 및 염소를 함유하는 반응 가스를 접촉시키면서, 상기 탄화규소층을 가열함으로써, 상기 탄화규소층의 주표면을 부분적으로 에칭(열에칭)에 의해 제거하는 것이 바람직하다. 이 경우, 측면(20)을 형성하기 위한 열에칭에 요하는 시간을, 마스크층(17)을 마스크로 한 상기 에칭을 미리 실시하지 않는 경우보다 짧게 할 수 있다.
상기 반도체 장치의 제조 방법 또는 상기 기판의 가공 방법에 있어서, 단부면[측면(20)]을 형성하는 공정에서 이용하는 반응 가스에서는, 염소의 유량에 대한 산소의 유량의 비율이 0.25 이상 2.0 이하여도 좋다. 이 경우, 상기 {03-3-8}면, {01-1-4}면 또는 {100}면을 포함하는 단부면을 확실하게 형성할 수 있다.
상기 반도체 장치의 제조 방법 또는 상기 기판의 가공 방법에서는, 단부면[측면(20)]을 형성하는 공정에서 탄화규소층을 가열하는 온도가 700℃ 이상 1200℃ 이하여도 좋다. 또한, 상기 가열하는 온도의 하한은 800℃, 보다 바람직하게는 900℃로 할 수 있다. 또한, 상기 가열하는 온도의 상한은 보다 바람직하게는 1100℃, 더 바람직하게는 1000℃로 하여도 좋다. 이 경우, 상기 {03-3-8}면, {01-1-4}면 또는 {100}면을 포함하는 단부면을 형성하는 열에칭 공정에서의 에칭 속도를 충분히 실용적인 값으로 할 수 있기 때문에, 그 공정의 처리 시간을 충분히 짧게 할 수 있다.
이번에 개시된 실시형태는 모든 점에서 예시로서 제한적이지 않는 것으로 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허청구범위에서 표시되고, 특허청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명은 탄화규소층을 이용한 반도체 장치에 특히 유리하게 적용된다.
1, 31: 기판 2: 내압 유지층
3: p형 보디층(p형 반도체층) 4, 34: n형 소스 콘택트층
5, 35: 콘택트 영역 6, 16: 홈
7: 전계 완화 영역 8: 게이트 절연막
9: 게이트 전극 10: 층간 절연막
11: 개구부 12: 소스 전극
13: 소스 배선 전극 14: 드레인 전극
15: 이면 보호 전극 17: 마스크층
20: 측면 21: Si 피막
22: SiC 재구성층 32: n형 에피택셜층
33: p형 반도체층 36: p형 에피택셜층
42: n- 에피택셜층 43: p+ 반도체층
44: 릿지 구조 45: 가드링
46: JTE 영역

Claims (14)

  1. 주표면을 갖는 기판(1, 31)과,
    상기 기판(1, 31)의 상기 주표면 상에 형성되고, 상기 주표면에 대하여 경사진 단부면(20)을 포함하는 탄화규소층(2∼5, 32∼35)
    을 구비하고,
    상기 단부면(20)은 실질적으로 {03-3-8}면을 포함하며,
    상기 단부면(20)은 채널 영역을 포함하는 것인 반도체 장치.
  2. 제1항에 있어서, 상기 탄화규소층(2∼5, 32∼35)은, 상기 기판(1, 31)과 대향하는 면과 반대측에 위치하는 주표면에서, 상기 단부면(20)이 측면을 구성하는 복수의 메사 구조를 포함하고,
    복수의 상기 메사 구조의 사이에 위치하며, 상기 측면과 연속되는 상기 탄화규소층(2∼5, 32∼35)의 표면 부분은 실질적으로 {000-1}면으로 되어 있는 것인 반도체 장치.
  3. 제2항에 있어서, 복수의 상기 메사 구조에서 상기 측면과 연속되는 상부 표면의 평면 형상은 육각형이고,
    복수의 상기 메사 구조는 적어도 3개의 메사 구조를 포함하며,
    복수의 상기 메사 구조는 평면에서 봤을 때의 중심을 연결한 선분에 의해 정삼각형이 형성되도록 배치되어 있는 것인 반도체 장치.
  4. 제3항에 있어서, 상기 메사 구조의 상기 상부 표면은 실질적으로 {000-1}면으로 되어 있는 것인 반도체 장치.
  5. 제2항에 있어서, 상기 메사 구조의 상부 표면 상에 형성된 소스 전극(12)과,
    복수의 상기 메사 구조의 사이에 형성된 게이트 전극(9)
    을 구비하는 반도체 장치.
  6. 제2항에 있어서, 복수의 상기 메사 구조의 사이에 형성된 전계 완화 영역(7)을 구비하는 반도체 장치.
  7. 주표면 상에 탄화규소층(2∼5, 32∼35)이 형성된 기판(1, 31)을 준비하는 공정과,
    상기 탄화규소층(2∼5, 32∼35)에서, 상기 기판(1, 31)의 주표면에 대하여 경사진 단부면(20)을 형성하는 공정과,
    상기 단부면(20) 상에 절연막(8)을 형성하는 공정과,
    상기 절연막(8) 상에 게이트 전극(9)을 형성하는 공정
    을 포함하고,
    상기 단부면(20)을 형성하는 공정에서는, 상기 단부면(20)이 실질적으로 {03-3-8}면을 포함하도록 형성되는 것인 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 단부면(20)을 형성하는 공정에서는, 상기 탄화규소층(2∼5, 32∼35)에서, 상기 기판(1,31)과 대향하는 면과 반대측에 위치하는 주표면에, 상기 단부면(20)이 측면을 구성하는 복수의 메사 구조가 형성되는 것인 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 단부면(20)을 형성하는 공정에서는, 상부 표면의 평면 형상이 육각형인 상기 메사 구조가 형성되는 것인 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 단부면(20)을 형성하는 공정은,
    상기 탄화규소층(2∼5, 32∼35)의 주표면 상에, 평면 형상이 육각형상인 복수의 마스크층(17)을 형성하는 공정과,
    상기 마스크층(17)을 마스크로서 이용하여, 상기 상부 표면의 평면 형상이 육각형인 상기 메사 구조를 형성하는 공정
    을 포함하는 것인 반도체 장치의 제조 방법.
  11. 제9항에 있어서, 상기 단부면(20)을 형성하는 공정은,
    상기 탄화규소층(2∼5, 32∼35)의 주표면 상에, 서로 간격을 두고, 평면 형상이 육각형상인 복수의 마스크층(17)을 형성하는 공정과,
    상기 마스크층(17)을 마스크로서 이용하여, 복수의 상기 마스크층(17)의 사이에서 노출되는 상기 탄화규소층(2∼5, 32∼35)을 부분적으로 제거함으로써, 상기 탄화규소층(2∼5, 32∼35)의 주표면에 오목부(16)를 형성하는 공정과,
    상기 오목부(16)의 측벽을 부분적으로 제거함으로써, 상부 표면의 평면 형상이 육각형인 상기 메사 구조를 형성하는 공정
    을 포함하는 것인 반도체 장치의 제조 방법.
  12. 제8항에 있어서, 상기 단부면(20)을 형성하는 공정에서는, 상기 메사 구조의 상기 측면을 자기(自己) 형성적으로 형성하는 것인 반도체 장치의 제조 방법.
  13. 제8항에 있어서, 상기 단부면(20)을 형성하는 공정에서는, 상기 메사 구조의 상기 측면과, 복수의 상기 메사 구조의 사이에 위치하고, 상기 측면과 연속되는 상기 탄화규소층(2∼5, 32∼35)의 표면 부분을 자기 형성적으로 형성하는 것인 반도체 장치의 제조 방법.
  14. 제7항에 있어서, 상기 탄화규소층(2∼5, 32∼35)에 도전성 불순물을 주입하는 공정과,
    그 주입된 도전성 불순물을 활성화하기 위한 열처리를 실시하는 공정
    을 포함하고,
    상기 열처리를 실시하는 공정에서는, 상기 탄화규소층(2∼5, 32∼35)의 표면은 열처리를 실시하기 위한 분위기 가스에 노출된 상태가 되는 것인 반도체 장치의 제조 방법.
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