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KR20130098683A - 지연 위상 루프 회로 및 이를 포함하는 반도체 메모리 장치 - Google Patents

지연 위상 루프 회로 및 이를 포함하는 반도체 메모리 장치 Download PDF

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KR20130098683A
KR20130098683A KR1020120020400A KR20120020400A KR20130098683A KR 20130098683 A KR20130098683 A KR 20130098683A KR 1020120020400 A KR1020120020400 A KR 1020120020400A KR 20120020400 A KR20120020400 A KR 20120020400A KR 20130098683 A KR20130098683 A KR 20130098683A
Authority
KR
South Korea
Prior art keywords
clock
internal clock
external clock
divider
divide
Prior art date
Application number
KR1020120020400A
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English (en)
Inventor
나태식
현석훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

노이즈 특성이 개선된 지연 위상 루프 회로가 개시된다. 이를 위해 본 발명은, 외부 클록을 분주하여 제1 분주 신호를 생성하도록 구성된 제1 분주기, 내부 클록을 분주하여 제2 분주 신호를 생성하도록 구성된 제2 분주기, 제1 분주 신호와 제2 분주 신호 사이의 위상차를 검출하도록 구성된 위상 검출기, 및 위상차를 기초로, 내부 클록을 외부 클록에 동기시키도록 구성된 조정부를 포함하는 지연 위상 루프 회로를 제공한다.

Description

지연 위상 루프 회로 및 이를 포함하는 반도체 메모리 장치{Delay locked loop circuit and semiconductor memory device including the same}
본 발명은 지연 위상 루프 및 이를 포함하는 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 노이즈 특성이 개선된 지연 위상 루프 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
시스템이나 회로에서 클록은 동작 타이밍을 맞추기 위한 레퍼런스로 사용되고 있으며, 에러 없이 보다 빠른 동작을 보장하기 위해서 사용되고 있다. 외부로부터 입력되는 클록이 내부에서 사용되면 내부 회로에 의한 클록 스큐(clock skew)가 발생하게 되는데, 이러한 클록 스큐를 보상하여 내부 클록이 외부 클록과 동일한 위상을 갖도록 하기 위해 지연 위상 루프(delay locked loop) 회로가 사용된다.
본 발명이 해결하고자 하는 과제는, 노이즈 특성이 개선된 지연 위상 루프 회로 및 이를 포함하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일 태양에 따른 지연 위상 루프 회로가 제공된다. 상기 지연 위상 루프 회로는, 외부 클록을 분주하여 제1 분주 신호를 생성하도록 구성된 제1 분주기; 내부 클록을 분주하여 제2 분주 신호를 생성하도록 구성된 제2 분주기; 상기 제1 분주 신호와 상기 제2 분주 신호 사이의 위상차를 검출하도록 구성된 위상 검출기; 및 상기 위상차를 기초로, 상기 내부 클록을 상기 외부 클록에 동기시키도록 구성된 조정부를 포함할 수 있다.
상기 지연 위상 루프 회로의 일 예에 의하면, 상기 외부 클록이 상기 제1 분주기에 의해 분주되는 정도와 상기 내부 클록이 상기 제2 분주기에 의해 분주되는 정도는 서로 동일할 수 있다.
상기 지연 위상 루프 회로의 다른 예에 의하면, 상기 제1 분주기는 상기 외부 클록을 M-분주(M은 2보다 큰 자연수)한 상기 제1 분주 신호를 생성하도록 구성되고, 상기 제2 분주기는 상기 내부 클록을 M-분주(M은 2보다 큰 자연수)한 상기 제2 분주 신호를 생성하도록 구성될 수 있다.
상기 지연 위상 루프 회로의 다른 예에 의하면, 상기 제1 분주 신호와 상기 제2 분주 신호는 상기 외부 클록의 M+1번째 라이징 에지에서 동기화될 수 있다.
상기 지연 위상 루프 회로의 다른 예에 의하면, 상기 제1 분주기는, 초기 모드에서 상기 외부 클록을 1-분주하고, 노말 모드에서 상기 외부 클록을 M-분주하도록 구성되고, 상기 제2 분주기는, 상기 초기 모드에서 상기 내부 클록을 1-분주하고, 상기 노말 모드에서 상기 내부 클록을 M-분주하도록 구성될 수 있다. 여기서, 상기 M은 상기 외부 클록의 생성 또는 소멸으로부터 상기 내부 클록이 생성 또는 소멸되기까지의 시간차와 대응될 수 있다.
상기 지연 위상 루프 회로의 다른 예에 의하면, 상기 지연 위상 루프 회로는, 상기 외부 클록의 생성 또는 소멸과 상기 내부 클록의 생성 또는 소멸을 측정하여 상기 시간차에 관한 정보를 생성하고, 상기 M 을 생성하도록 구성된 측정부를 더 포함하고, 상기 제1 분주기는 상기 측정부로부터 상기 M 을 수신하여 상기 외부 클록을 M-분주하도록 구성되며, 상기 제2 분주기는 상기 측정부로부터 상기 M 을 수신하여 상기 내부 클록을 M-분주하도록 구성될 수 있다.
상기 지연 위상 루프 회로의 다른 예에 의하면, 상기 조정부는, 상기 외부 클록을 지연시켜 상기 내부 클록을 생성하도록 구성된 지연부; 및 상기 위상차를 기초로 상기 지연부를 제어하도록 구성된 제어부를 포함할 수 있다.
상기 지연 위상 루프 회로의 다른 예에 의하면, 상기 지연 위상 루프 회로는 상기 내부 클록을 지연시키도록 구성된 리플리카 유닛을 더 포함할 수 있다. 이 경우, 상기 리플리카 유닛은 상기 위상 검출기와 상기 제2 분주기 사이에 연결될 수 있고, 선택적으로, 상기 제2 분주기는 상기 위상 검출기와 상기 리플리카 유닛 사이에 연결될 수 있다.
상기 지연 위상 루프 회로의 다른 예에 의하면, 상기 지연 위상 루프 회로는 상기 내부 클록을 지연시킨 DLL 클록을 생성하도록 구성된 클록 트리를 더 포함하고, 상기 리플리카 유닛은, 상기 클록 트리의 지연과 동일한 지연만큼 상기 내부 클록을 지연시키도록 구성된 클록 트리 리플리카를 포함할 수 있다.
본 발명의 일 예에 의한 반도체 메모리 장치가 제공된다. 상기 반도체 메모리 장치는, 출력 단자에서 외부 클록과 동기된 내부 클록을 생성하는 지연 위상 루프(DLL) 회로; 및 상기 내부 클록에 응답하여 데이터를 입출력하도록 구성된 입출력 회로를 포함하고, 상기 지연 위상 루프 회로는, 외부 클록을 분주하여 제1 분주 신호를 생성하도록 구성된 제1 분주기; 내부 클록을 분주하여 제2 분주 신호를 생성하도록 구성된 제2 분주기; 상기 제1 분주 신호와 상기 제2 분주 신호 사이의 위상차를 검출하도록 구성된 위상 검출기; 및 상기 위상차를 기초로, 상기 내부 클록을 상기 외부 클록에 동기시키도록 구성된 조정부를 포함할 수 있다.
상기 반도체 메모리 장치의 일 예에 따르면, 상기 제1 분주기는, 초기 모드에서 상기 외부 클록을 1-분주하고, 노말 모드에서 상기 외부 클록을 2-분주하도록 구성되고, 상기 제2 분주기는, 상기 초기 모드에서 상기 내부 클록을 1-분주하고, 상기 노말 모드에서 상기 내부 클록을 2-분주하도록 구성될 수 있다.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 노말 모드에서, 상기 외부 클록의 생성 또는 소멸로부터 상기 내부 클록의 생성 또는 소멸까지의 시간차를 상기 외부 클록의 클록 주기로 나눈 값이 짝수인 경우, 상기 제2 분주 신호는 상기 내부 클록을 2-분주한 신호이고, 상기 외부 클록의 생성 또는 소멸로부터 상기 내부 클록의 생성 또는 소멸까지의 시간차를 상기 외부 클록의 클록 주기로 나눈 값이 홀수인 경우, 상기 제2 분주 신호는 상기 내부 클록을 2-분주한 신호를 반전시킨 신호일 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 지연 위상 루프 회로 및 이를 포함하는 반도체 메모리 장치는, 외부 클록을 분주한 제1 분주 신호와 내부 클록을 분주한 제2 분주 신호를 기준으로 동기화 동작을 수행한다. 따라서, 내부 클록의 지연 증가 또는 감소에 의해 발생할 수 있는 레이턴시 문제가 방지될 수 있다. 결과적으로 저주파수 노이즈에도 불구하고 클록 레이턴시(clock latency)가 유지될 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 지연 위상 루프 회로에 대한 블록도이다.
도 2 는 반도체 메모리 장치의 동작 전압에 따른 노이즈를 나타내는 그래프이다.
도 3 은 노이즈의 주파수에 따라 반도체 메모리 장치에 미치는 노이즈의 영향을 나타낸 그래프이다.
도 4는 저주파수의 노이즈가 반도체 메모리 장치의 레이턴시 문제를 일으키는 경우를 도시한다.
도 5는 도 1의 지연 위상 루프 회로의 동작 방법이 수행된 결과 나타난 신호들의 타이밍도이다.
도 6 및 도 7은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 지연 위상 루프 회로에 대한 블록도들이다.
도 8은 본 발명의 기술적 사상에 의한 실시예들에 따른 지연 위상 루프 회로의 동작 방법에 대한 흐름도이다.
도 9는 도 8의 지연 위상 루프 회로의 동작 방법이 수행된 결과 나타난 신호들의 타이밍도이다.
도 10은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 지연 위상 루프 회로에 대한 블록도이다.
도 11 및 도 12는, 외부 클록의 생성 또는 소멸으로부터 상기 내부 클록이 생성 또는 소멸되기까지의 시간차를 계산하기 위한 클록 파형들을 나타낸다.
도 13은 본 발명의 기술적 사상에 의한 실시예들에 따른 지연 위상 루프 회로의 동작 방법을 개략적으로 나타낸 흐름도이다.
도 14는 본 발명의 기술적 사상에 의한 실시예들에 따른 지연 위상 루프 회로의 동작 방법 중 노말 모드에서 수행되는 동기화 동작을 나타낸다.
도 15는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 지연 위상 루프 회로를 개략적으로 나타낸 블록도이다.
도 16은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 지연 위상 루프 회로의 동작 방법을 개략적으로 나타낸 흐름도이다.
도 17 및 도 18은 도 16의 지연 위상 루프 회로의 동작 방법이 수행된 결과 나타난 신호들의 타이밍도들이다.
도 19는 본 발명의 기술적 사상에 의한 실시예들에 따른 메모리 장치를 개략적으로 나타낸 블록도이다.
도 20은 도 19의 반도체 메모리 장치가 적용된 메모리 시스템의 일 구현예를 나타내는 도면이다.
도 21은 본 발명의 일실시예에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 “포함한다(comprise)” 및/또는 “포함하는(comprising)”은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 “및/또는”은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 지연 위상 루프 회로(100a)에 대한 블록도이다.
도 1을 참조하면, 지연 위상 루프 회로(100a)는 입력 단자(IN)에서 외부 클록(ECLK)을 입력받아 출력 단자(OUT)에서 상기 외부 클록(ECLK)과 동기된 내부 클록(ICLK)을 생성하도록 구성될 수 있다. 더욱 구체적으로 지연 위상 루프 회로(100a)는 제1 분주기(110), 제2 분주기(120), 위상 검출기(130), 및 조정부(140)를 포함할 수 있다.
제1 분주기(110)는 외부 클록(ECLK)을 분주하여 제1 분주 신호(D1)를 생성하도록 구성될 수 있다. 또한, 제2 분주기(120)는 상기 내부 클록(ICLK)을 분주하여 제2 분주 신호(D2)를 생성하도록 구성될 수 있다. 외부 클록(ECLK)이 제1 분주기(110)에 의해 분주되는 정도와 내부 클록(ICLK)이 제2 분주기(120)에 의해 분주되는 정도는 서로 동일할 수 있다.
위상 검출기(130)는 제1 분주 신호(D1)와 제2 분주 신호(D2) 사이의 위상차(PD)를 검출하고, 상기 위상차(PD)를 조정부(140)로 전달할 수 있다. 예를 들어, 위상차(PD)는 내부 클록(ICLK)의 라이징 에지에서 외부 클록(ECLK)을 래치한 결과값일 수 있고, 위상 검출기(130)는 상기 결과값을 위상차(PD)로서 조정부(140)로 전달할 수 있다.
예를 들어, 내부 클록(ICLK)의 라이징 에지에서 외부 클록(ECLK)을 래치한 결과값이 1인 경우, 이는 내부 클록(ICLK)의 위상이 외부 클록(ECLK)의 위상보다 빠름을 의미할 수 있다. 또한, 내부 클록(ICLK)의 라이징 에지에서 외부 클록(ECLK)을 래치한 결과값이 0인 경우, 이는 내부 클록(ICLK)의 위상이 외부 클록(ECLK)의 위상보다 느림을 의미할 수 있다.
조정부(140)는 위상차(PD)를 기초로 내부 클록(ICLK)을 외부 클록(ECLK)에 동기시키도록 구성될 수 있으며, 이를 위해, 조정부(140)는 지연부(143) 및 제어부(145)를 포함할 수 있다. 지연부(143)는 외부 클록(ECLK)을 지연시켜 내부 클록(ICLK)을 생성하도록 구성될 수 있다. 또한, 제어부(145)는 위상 검출기(130)로부터 전달받은 위상차(PD)를 기초로 지연부(143)를 제어하도록 구성될 수 있다.
예를 들어, 위상 검출기(130)로부터 수신된 위상차(PD)(예를 들어, 결과값)가 '1'인 경우, 내부 클록(ICLK)의 위상이 외부 클록(ECLK)의 위상보다 빠른 상태이다. 따라서 조정부(140)는 내부 클록(ICLK)을 생성하기 위해 외부 클록(ECLK)의 위상을 늦춘 신호를 출력할 수 있다. 그 결과, 위상이 늦어진 내부 클록(ICLK)이 생성될 수 있다. 이후, 내부 클록(ICLK)은 다시 제2 분주기(120)에 인가되며, 추가적인 동기화 동작이 수행될 수 있다. 결과적으로 내부 클록(ICLK)이 외부 클록(ECLK)과 동기화될 수 있다.
반대로, 위상 검출기(130)로부터 수신된 위상차(PD)(예를 들어, 결과값)가 '0'인 경우, 내부 클록(ICLK)의 위상이 외부 클록(ECLK)의 위상보다 느린 상태이다. 따라서 조정부(140)는 내부 클록(ICLK)을 생성하기 위해 외부 클록(ECLK)의 위상을 앞당긴 신호를 출력할 수 있다. 그 결과, 위상이 빨라진 내부 클록(ICLK)이 생성될 수 있다. 이후, 내부 클록(ICLK)은 다시 제2 분주기(120)에 인가되며, 추가적인 동기화 동작이 수행될 수 있다. 결과적으로, 내부 클록(ICLK)이 외부 클록(ECLK)과 동기화될 수 있다.
반도체 메모리 장치, 특히, DRAM과 같은 반도체 메모리 장치의 경우, 반도체 메모리 장치의 저소비 전력 경향에 따라, 동작 전압인 외부 전원 전압의 레벨이 낮아지고 있다. 낮아진 외부 전원 전압에 의해 내부 전압의 레벨도 낮아지고 있다. 내부 전압의 레벨이 낮아질수록, 외부 노이즈에 의한 영향이 커지게 된다.
예를 들어, 국제 반도체 표준 협의 기구(Joint Electron Device Engineering Council, JEDEC)에서 발표한 DDR4 메모리의 표준에 따르면, DDR4 메모리는 1.2V의 동작 전압을 사용하는데, 이 경우 도 2의 그래프에서 나타난 바와 같이 300 ps 이상의 지터(jitter)가 발생함을 알 수 있다. 즉, 도 2의 그래프에서 볼 수 있듯이, 동작 전압이 낮아질수록 노이즈의 영향이 심해질 수 있다.
한편, 도 3에 나타난 바와 같이, 노이즈 자체의 주파수가 낮아질수록 반도체 메모리 장치에 미치는 노이즈의 영향이 커짐을 알 수 있다. 예를 들어, 100 Mhz를 초과하는 주파수를 갖는 노이즈의 경우 클록 신호에 미치는 영향이 미미하며, 상기 노이즈는 지연 위상 루프 회로에 의해 조정될 수 있고, 레이턴시(latency) 문제도 야기하지 않는다. 그러나 100 Mhz 이하의 주파수를 갖는 노이즈의 경우 300 ps 이상의 지터를 발생시키며, 이로 인해 클록 신호의 레이턴시(latency) 문제를 야기시킨다.
도 4는 저주파수의 노이즈가 반도체 메모리 장치의 레이턴시 문제를 일으키는 경우를 도시한다.
도 4를 참조하면, 내부 클록(ICLK)의 첫 번째 에지는 외부 클록(ECLK)의 M=1 지점(즉, 외부 클록(ECLK)의 두 번째 에지)에서 동기화될 수 있다.
제1 예(CASE 1)에서, 내부 클록(ICLK)의 지연 증가가 발생하였지만, 상기 지연 증가가 외부(또는 내부) 클록의 클록 주기의 1/2 미만이므로, 지연 위상 루프에 의해 내부 클록(ICLK)의 위상이 늦어지게 될 수 있다. 따라서 내부 클록(ICLK)의 첫 번째 에지는 외부 클록(ECLK)의 M=1 지점(즉, 외부 클록(ECLK)의 두 번째 에지)에서 동기화될 수 있으며, 레이턴시가 유지될 수 있다.
또한, 제2 예(CASE 2)에서, 내부 클록(ICLK)의 지연 감소가 발생하였지만, 상기 지연 감소가 외부(또는 내부) 클록의 클록 주기의 1/2 미만이므로, 지연 위상 루프에 의해 내부 클록(ICLK)의 위상이 빨라지게 될 수 있다. 따라서 내부 클록(ICLK)의 첫 번째 에지는 외부 클록(ECLK)의 M=1 지점(즉, 외부 클록(ECLK)의 두 번째 에지)에서 동기화될 수 있으며, 레이턴시가 유지될 수 있다.
반면에, 제3 예(CASE 3)에서, 내부 클록(ICLK)의 지연 증가가 발생하였고, 상기 지연 증가가 외부(또는 내부) 클록의 클록 주기의 1/2 이상인 경우, 지연 위상 루프 회로에 의해 내부 클록(ICLK)의 위상이 오히려 빨라지게 될 수 있고, 레이턴시 문제가 발생할 수 있다. 더욱 구체적으로, 내부 클록(ICLK)의 첫 번째 라이징 에지에서 외부 클록(ECLK)을 래치한 결과값이 0이 되기 때문에, 내부 클록(ICLK)의 위상이 외부 클록(ECLK)의 위상보다 느린 것으로 인식될 수 있다. 따라서 내부 클록(ICLK)의 첫 번째 에지가 외부 클록(ECLK)의 M=2 지점(즉, 외부 클록(ECLK)의 세 번째 에지)에서 동기화될 수 있으며, 결과적으로 레이턴시 문제가 발생할 수 있다.
또한, 제4 예(CASE 4)에서, 내부 클록(ICLK)의 지연 감소가 발생하였고, 상기 지연 감소가 외부(또는 내부) 클록의 클록 주기의 1/2 이상인 경우, 지연 위상 루프 회로에 의해 내부 클록(ICLK)의 위상이 오히려 늦어지게 될 수 있고, 레이턴시 문제가 발생할 수 있다. 더욱 구체적으로, 내부 클록(ICLK)의 첫 번째 라이징 에지에서 외부 클록(ECLK)을 래치한 결과값이 1이 되기 때문에, 내부 클록(ICLK)의 위상이 외부 클록(ECLK)의 위상보다 빠른 것으로 인식될 수 있다. 따라서 내부 클록(ICLK)의 첫 번째 에지가 외부 클록(ECLK)의 M=0 지점(즉, 외부 클록(ECLK)의 첫 번째 에지)에서 동기화될 수 있으며, 결과적으로 레이턴시 문제가 발생할 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 지연 위상 루프 회로(100a)는 외부 클록(ECLK)을 분주한 제1 분주 신호(도 1의 D1)와 내부 클록(ICLK)을 분주한 제2 분주 신호(도1의 D2)를 기준으로 동기화 동작을 수행하므로, 전술한 레이턴시 문제가 해결될 수 있다.
더욱 구체적으로, 도 5를 참조하면, 내부 클록(ICLK)의 첫 번째 에지가 외부 클록(ECLK)의 M=2 지점(즉, 외부 클록(ECLK)의 세 번째 에지)에서 동기화될 수 있다. 이 경우, 내부 클록(ICLK)이 2-분주된 제2 분주 신호(D2)의 첫 번째 에지 역시 외부 클록(ECLK)의 M=2 지점(즉, 외부 클록(ECLK)의 세 번째 에지)에서 동기화될 수 있다.
제1 예(CASE 1)에서, 내부 클록(ICLK)의 지연 증가가 발생하였고, 상기 지연 증가가 외부(또는 내부) 클록의 클록 주기의 1/2 이상인 경우에도, 도 4의 제3 예(도 4의 CASE 3)에서 설명한 바와 같은 레이턴시 문제가 발생하지 않는다. 내부 클록(ICLK)을 분주한 제2 분주 신호(D2)의 첫 번째 라이징 에지에서 외부 클록(ECLK)을 분주한 제1 분주 신호(D1)를 래치한 결과값이 1이 되기 때문에, 내부 클록(ICLK)의 위상이 외부 클록(ECLK)의 위상보다 빠른 것으로 인식될 수 있다. 따라서 제2 분주 신호(D2)(및 내부 클록(ICLK))의 첫 번째 에지가 제1 분주 신호(D1)(및 외부 클록(ECLK))의 M=2 지점(즉, 외부 클록(ECLK)의 세 번째 에지)에서 동기화될 수 있으며, 결과적으로 레이턴시가 유지될 수 있다.
또한, 제2 예(CASE 2)에서, 내부 클록(ICLK)의 지연 감소가 발생하였고, 상기 지연 감소가 외부(또는 내부) 클록의 클록 주기의 1/2 이상인 경우에도, 도 4의 제4예(도 4의 CASE 4)에서 설명한 바와 같은 레이턴시 문제가 발생하지 않는다. 내부 클록(ICLK)을 분주한 제2 분주 신호(D2)의 첫 번째 라이징 에지에서 외부 클록(ECLK)을 분주한 제1 분주 신호(D1)를 래치한 결과값이 0이 되기 때문에, 내부 클록(ICLK)의 위상이 외부 클록(ECLK)의 위상보다 느린 것으로 인식될 수 있다. 따라서 제2 분주 신호(D2)(및 내부 클록(ICLK))의 첫 번째 에지가 제1 분주 신호(D1)(및 외부 클록(ECLK))의 M=2 지점(즉, 외부 클록(ECLK)의 세 번째 에지)에서 동기화될 수 있으며, 결과적으로 레이턴시가 유지될 수 있다.
내부 클록(ICLK)의 첫 번째 에지가 외부 클록(ECLK)의 M=3 지점(즉, 외부 클록(ECLK)의 네 번째 에지)에서 동기화되는 경우에도, 제1 분주 신호(D1)와 제2 분주 신호(D2)를 기준으로 동기화 동작이 수행될 수 있고, 그에 따라 레이턴시가 유지될 수 있다. 즉, 내부 클록(ICLK)의 지연 감소가 발생하였고, 상기 지연 감소가 외부(또는 내부) 클록의 클록 주기의 1/2 이상인 경우에도, 제3 예 및 제4 예에 도시된 바와 같이, 제2 분주 신호(D2)(및 내부 클록(ICLK))의 첫 번째 에지가 제1 분주 신호(D1)(및 외부 클록(ECLK))의 M=3 지점(즉, 외부 클록(ECLK)의 네 번째 에지)에서 동기화될 수 있으며, 따라서 레이턴시가 유지될 수 있다.
도 6 및 도 7은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 지연 위상 루프 회로(100b, 100c)에 대한 블록도들이다. 이 실시예들에 따른 지연 위상 루프 회로들(100b, 100c)은 도 1의 실시예들에 따른 지연 위상 루프 회로(100a)의 변형예일 수 있다. 이하 실시예들 간의 중복되는 설명은 생략하기로 한다.
도 6을 참조하면, 지연 위상 루프 회로(100b)는 제1 분주기(110), 제2 분주기(120), 위상 검출기(130), 조정부(140), 클록 버퍼(150), 클록 트리(160), 및 리플리카 유닛(170)을 포함할 수 있다. 제1 분주기(110), 제2 분주기(120), 위상 검출기(130), 및 조정부(140)는 도 1에서 설명한 바와 같으므로 이하 중복되는 설명은 생략하기로 한다.
클록 버퍼(150)는 외부 클록(ECLK)을 버퍼링하도록 구성될 수 있다. 예를 들어, 클록 버퍼(150)는 외부 클록(ECLK)을 임시 저장한 후 외부 클록(ECLK)을 제1 분주기(110) 및 조정부(140)에 전달하도록 구성될 수 잇다.
클록 트리(160)는 클록 신호들 간의 스큐(skew)를 제어할 수 있는 회로로서, 지연 위상 루프 회로(100b)의 출력 단자(OUT)와 연결될 수 있다. 클록 트리(160)는 내부 클록(ICLK)에 응답하여 DLL 클록(DCLK)을 출력하도록 구성될 수 있다. 예를 들어, DLL 클록(DCLK)은 내부 클록(ICLK)이 지연된 신호일 수 있다.
리플리카 유닛(170)은 내부 클록(ICLK)을 지연시키도록 구성될 수 있다. 더욱 구체적으로, 리플리카 유닛(170)은 클록 버퍼(150) 및 클록 트리(160)에 의한 지연만큼 내부 클록(ICLK)을 지연시키도록 구성될 수 있다. 예를 들어, 리플리카 유닛(170)은 클록 버퍼(150)에 의한 지연만큼 내부 클록(ICLK)을 지연시키도록 구성된 클록 버퍼 리플리카(173) 및 클록 트리(160)에 의한 지연만큼 내부 클록(ICLK)을 지연시키도록 구성된 클록 트리 리플리카(175)를 포함할 수 있다.
리플리카 유닛(170)은 도 6에 도시된 바와 같이 출력 단자(OUT)와 제2 분주기(120) 사이에 연결될 수 있다. 예를 들어. 제2 분주기(120)는 위상 검출기(130)와 리플리카 유닛(170) 사이에 연결될 수 있다. 이 경우 리플리카 유닛(170)에 의해 내부 클록(ICLK)이 지연되고, 상기 지연된 내부 클록(ICLK)이 제2 분주기(120)에 의해 분주되어 제2 분주 신호(D2)가 생성될 수 있다.
선택적으로, 리플리카 유닛(170)은 도 7에 도시된 바와 같이 제2 분주기(120)와 위상 검출기(130) 사이에 연결될 수 있다. 이 경우 제2 분주기(120)에 의해 내부 클록(ICLK)이 분주되고, 상기 분주된 내부 클록(ICLK)이 리플리카 유닛(170)에 의해 분주되어 제2 분주 신호(D2)가 생성될 수 있다. 특히, 도 7의 실시예의 경우, 제2 분주기(120)에 의해 분주된 내부 클록(ICLK)이 리플리카 유닛(170)에 의해 지연되므로, 리플리카에 인가되는 신호의 토글링 회수가 감소되어 전력 절감을 달성할 수 있다.
도 8은 본 발명의 기술적 사상에 의한 실시예들에 따른 지연 위상 루프 회로의 동작 방법에 대한 흐름도이다. 도 9는 도 8의 지연 위상 루프 회로의 동작 방법이 수행된 결과 나타난 신호들의 타이밍도이다. 이 실시예에 따른 동작 방법은, 도 1의 지연 위상 루프를 기초로 한 동작 방법일 수 있다.
도 1, 도 8, 및 도 9를 참조하면, 먼저 외부 클록(ECLK)을 분주하여 제1 분주 신호(D1)를 생성하고(S1), 내부 클록(ICLK)을 분주하여 제2 분주 신호(D2)를 생성한다(S2). 이후, 제1 분주 신호(D1)와 제2 분주 신호(D2)의 위상차(PD)를 기초로 내부 클록(ICLK)을 외부 클록(ECLK)에 동기화시킨다(S3).
본 발명의 기술적 사상에 의한 실시예들에 따른 지연 위상 루프 회로 및 이의 동작 방법은, 외부 클록(ECLK)을 분주한 제1 분주 신호(D1)와 내부 클록(ICLK)을 분주한 제2 분주 신호(D2)를 기준으로 동기화 동작을 수행한다. 따라서, 내부 클록(ICLK)의 지연 증가 또는 감소에 의해 발생할 수 있는 레이턴시 문제가 방지될 수 있다. 결과적으로 저주파수 노이즈에도 불구하고 클록 레이턴시(clock latency)가 유지될 수 있다.
도 10은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 지연 위상 루프 회로(100d)에 대한 블록도이다. 이 실시예들에 따른 지연 위상 루프 회로(100d)는 도 6 의 실시예에 따른 지연 위상 루프 회로(100b)의 변형예일 수 있다. 이하 실시예들 간의 중복되는 설명은 생략하기로 한다.
도 10을 참조하면, 지연 위상 루프 회로(100d)는 제1 분주기(110), 제2 분주기(120), 위상 검출기(130), 조정부(140), 클록 버퍼(150), 클록 트리(160), 리플리카 유닛(170), 측정부(180), 및 레지스터(190)를 포함할 수 있다. 제1 분주기(110), 제2 분주기(120), 위상 검출기(130), 조정부(140), 클록 버퍼(150), 클록 트리(160), 및 리플리카 유닛(170)은 도 6에서 설명한 바와 같으므로 이하 중복되는 설명은 생략하기로 한다.
제1 분주기(110)는, 초기 모드에서 외부 클록(ECLK)을 1-분주하고, 노말 모드에서 상기 외부 클록(ECLK)을 M-분주하도록 구성될 수 있다. 또한, 제2 분주기(120)는, 상기 초기 모드에서 내부 클록(ICLK)을 1-분주하고, 상기 노말 모드에서 내부 클록(ICLK)을 M-분주하도록 구성될 수 있다. 여기서 상기 M은 외부 클록(ECLK)의 생성 또는 소멸으로부터 상기 내부 클록(ICLK)이 생성 또는 소멸되기까지의 시간차와 대응될 수 있으며, 상기 M은 측정부(180)에 의해 결정될 수 있다.
측정부(180)는 외부 클록(ECLK)의 생성 또는 소멸과 내부 클록(ICLK)의 생성 또는 소멸을 측정하여 상기 시간차에 관한 정보를 생성하고, 상기 M을 결정, 생성하도록 구성될 수 있다. 더욱 구체적으로, 측정부(180)에 의해 상기 M이 결정되는 모습이 도 11 및 도 12에 나타난다.
도 11에 나타난 바와 같이, 측정부(180)는 외부 클록(ECLK)의 생성과 내부 클록(ICLK)의 생성을 측정하도록 구성될 수 있다. 또한, 상기 측정부(180)는 상기 측정 결과에 따라 외부 클록(ECLK)의 생성으로부터 내부 클록(ICLK)의 생성까지의 시간차(예를 들어, 5클록 주기에 해당하는 시간차)에 관한 정보를 생성할 수 있으며, 상기 시간차를 외부(또는 내부) 클록의 클록 주기로 나눈 값을 M으로 결정(예를 들어, M=5)할 수 있다.
또한, 도 12에 나타난 바와 같이, 측정부(180)는 외부 클록(ECLK)의 소멸과 내부 클록(ICLK)의 소멸을 측정하도록 구성될 수 있다. 또한, 상기 측정부(180)는 상기 측정 결과에 따라 외부 클록(ECLK)의 소멸로부터 내부 클록(ICLK)의 소멸까지의 시간차(예를 들어, 5클록 주기에 해당하는 시간차)에 관한 정보를 생성할 수 있으며, 상기 시간차를 외부(또는 내부) 클록의 클록 주기로 나눈 값을 M으로 결정(예를 들어, M=5)할 수 있다.
레지스터(190)는 상기 M 을 임시 저장하도록 구성될 수 있다. 제1 분주기(110)는 레지스터(190)로부터 상기 M 을 수신하여 외부 클록(ECLK)을 M-분주하도록 더 구성될 수 있다. 또한, 제2 분주기(120)는 레지스터(190)로부터 상기 M을 수신하여 내부 클록(ICLK)을 M-분주하도록 더 구성될 수 있다.
도 10의 지연 위상 루프 회로(100d)를 기초로 한 지연 위상 루프 회로의 동작 방법이 도 13에 도시된다. 도 13은 본 발명의 기술적 사상에 의한 실시예들에 따른 지연 위상 루프 회로의 동작 방법을 개략적으로 나타낸 흐름도이다.
도 10 및 도 13을 참조하면, 초기 모드에서, 외부 클록(ECLK)을 1-분주한 제1 분주 신호(D1)와 내부 클록(ICLK)을 1-분주한 제2 분주 신호(D2)의 위상차(PD)를 기초로 내부 클록(ICLK)을 외부 클록(ECLK)과 동기화시킨다(S210). 이후, 도 11 및 도 12에서 설명한 바와 같이, 외부 클록(ECLK)의 생성(또는 소멸)으로부터 내부 클록(ICLK)의 생성(또는 소멸)까지의 시간차를 기초로 M을 결정한다(S220). 결정된 상기 M은 레지스터(190)에 저장될 수 있다.
노말 모드에서, 외부 클록(ECLK)을 M-분주한 제1 분주 신호(D1)와 내부 클록(ICLK)을 M-분주한 제2 분주 신호(D2)의 위상차(PD)를 기초로 내부 클록(ICLK)을 외부 클록(ECLK)과 동기화시킨다(S230). 노말 모드에서 수행되는 동기화 단계(S230)를 수행하기 위해, 도 8에 도시된 단계들(S1, S2, S3)이 수행될 수 있다. 동기화 단계(S230)가 도 14에서 더욱 자세히 설명된다.
도 14를 참조하면, 제1 분주 신호(D1)와 제2 분주 신호(D2)는 외부 클록(ECLK)의 M+1번째 라이징 에지에서 동기화될 수 있다. 예를 들어, 단계(S220)에서 M=5로 결정된 경우, 제1 분주 신호(D1)와 제2 분주 신호(D2)는 외부 클록(ECLK)의 6번째 라이징 에지에서 동기화될 수 있다.
제1 예(CASE 1)에서, 내부 클록(ICLK)의 지연 감소가 발생하였고, 상기 지연 감소가 외부(또는 내부) 클록의 클록 주기의 2배 미만인 경우에도, 레이턴시 문제가 발생하지 않는다. 내부 클록(ICLK)을 분주한 제2 분주 신호(D2)의 첫 번째 라이징 에지에서 외부 클록(ECLK)을 분주한 제1 분주 신호(D1)를 래치한 결과값이 0이 되기 때문에, 내부 클록(ICLK)의 위상이 외부 클록(ECLK)의 위상보다 느린 것으로 인식될 수 있다. 따라서 제2 분주 신호(D2)(및 내부 클록(ICLK))의 첫 번째 에지가 제1 분주 신호(D1)(및 외부 클록(ECLK))의 M=5 지점(즉, 외부 클록(ECLK)의 6번째 에지)에서 동기화될 수 있으며, 결과적으로 레이턴시가 유지될 수 있다.
또한, 제2 예(CASE 2)에서, 내부 클록(ICLK)의 지연 증가가 발생하였고, 상기 지연 증가가 외부(또는 내부) 클록의 클록 주기의 3배 미만인 경우에도, 레이턴시 문제가 발생하지 않는다. 내부 클록(ICLK)을 분주한 제2 분주 신호(D2)의 첫 번째 라이징 에지에서 외부 클록(ECLK)을 분주한 제1 분주 신호(D1)를 래치한 결과값이 1이 되기 때문에, 내부 클록(ICLK)의 위상이 외부 클록(ECLK)의 위상보다 빠른 것으로 인식될 수 있다. 따라서 제2 분주 신호(D2)(및 내부 클록(ICLK))의 첫 번째 에지가 제1 분주 신호(D1)(및 외부 클록(ECLK))의 M=5 지점(즉, 외부 클록(ECLK)의 6번째 에지)에서 동기화될 수 있으며, 결과적으로 레이턴시가 유지될 수 있다.
도 15는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 지연 위상 루프 회로(100e)를 개략적으로 나타낸 블록도이다. 이 실시예들에 따른 지연 위상 루프 회로(100e)는 도 10의 실시예에 따른 지연 위상 루프 회로(100d)의 변형예일 수 있다. 이하 실시예들 간의 중복되는 설명은 생략하기로 한다.
도 15를 참조하면, 지연 위상 루프 회로(100e)는 제1 분주기(110), 제2 분주기(120), 위상 검출기(130), 조정부(140), 클록 버퍼(150), 클록 트리(160), 리플리카 유닛(170), 측정부(180), 및 출력 드라이버(OD)를 포함할 수 있다. 제1 분주기(110), 제2 분주기(120), 위상 검출기(130), 조정부(140), 클록 버퍼(150), 클록 트리(160), 및 리플리카 유닛(170)은 도 6에서 설명한 바와 같으므로 이하 중복되는 설명은 생략하기로 한다.
내부 클록(ICLK)이 클록 트리(160)에 의해 지연되어 출력된 신호인 DLL 클록(DCLK)은 출력 드라이버(OD)에 의해 출력될 수 있다. 이 경우, 리플리카 유닛(170)은, 출력 드라이버(OD)에 의한 신호 지연을 보상하기 위한 출력 드라이버 리플리카(177)를 더 포함할 수 있다.
제1 분주기(110)는, 초기 모드에서 외부 클록(ECLK)을 1-분주하고, 노말 모드에서 상기 외부 클록(ECLK)을 2-분주하도록 구성될 수 있다. 또한, 제2 분주기(120)는, 상기 초기 모드에서 내부 클록(ICLK)을 1-분주하고, 상기 노말 모드에서 내부 클록(ICLK)을 2-분주하도록 구성될 수 있다.
측정부(180)는 외부 클록(ECLK)의 생성 또는 소멸과 내부 클록(ICLK)의 생성 또는 소멸을 측정하여 시간차에 관한 정보(예를 들어, 외부 클록(ECLK)의 생성 또는 소멸으로부터 상기 내부 클록(ICLK)이 생성 또는 소멸되기까지의 시간차에 관한 정보)를 생성하고, 상기 시간차를 외부(또는 내부) 클록의 클록 주기로 나눈 값이 짝수인지 또는 홀수인지를 결정하여 제2 분주기(120)를 제어하도록 구성될 수 있다.
상기 시간차를 외부(또는 내부) 클록의 클록 주기로 나눈 값이 짝수인 경우, 측정부(180)는, 제2 분주기(120)가 내부 클록(ICLK)을 2-분주한 신호를 제2 분주 신호(D2)로서 생성하도록, 제2 분주기(120)를 제어할 수 있다. 따라서 이 경우 위상 검출기(130)에 인가되는 제2 분주 신호(D2)는 내부 클록(ICLK)이 2-분주된 신호이며, 이러한 제2 분주 신호(D2)가 도 17에 도시된다.
상기 시간차를 외부(또는 내부) 클록의 클록 주기로 나눈 값이 홀수인 경우, 측정부(180)는, 제2 분주기(120)가 내부 클록(ICLK)을 2-분주한 신호를 반전한 신호를 제2 분주 신호(D2)로서 생성하도록, 제2 분주기(120)를 제어할 수 있다. 따라서 이 경우 위상 검출기(130)에 인가되는 제2 분주 신호(D2)는 내부 클록(ICLK)이 2-분주된 신호가 반전된 신호이며, 이러한 제2 분주 신호(D2)가 도 18에 도시된다.
도 15의 지연 위상 루프 회로(100e)를 기초로 한 지연 위상 루프 회로의 동작 방법이 도 16에 도시된다. 도 16은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 지연 위상 루프 회로의 동작 방법을 개략적으로 나타낸 흐름도이다.
도 15 및 도 16을 참조하면, 초기 모드에서, 외부 클록(ECLK)을 1-분주한 제1 분주 신호(D1)와 내부 클록(ICLK)을 1-분주한 제2 분주 신호(D2)의 위상차(PD)를 기초로 내부 클록(ICLK)을 외부 클록(ECLK)과 동기화시킨다(S310). 이후, 외부 클록(ECLK)의 생성(또는 소멸)으로부터 내부 클록(ICLK)의 생성(또는 소멸)까지의 시간차를 상기 외부 클록(ECLK)의 클록 주기(또는 상기 내부 클록(ICLK)의 클록 주기)로 나눈 값을 결정한다(S320).
노말 모드에서, 먼저 외부 클록(ECLK)을 2-분주한 제1 분주 신호(D1)를 생성한다(S1'). 이후, 단계에서 도출된 값이 짝수인지 여부를 판단한다. 상기 값이 짝수인 경우, 내부 클록(ICLK)을 2-분주한 제2 분주 신호(D2)가 생성된다(S2'E). 상기 값이 홀수인 경우, 내부 클록(ICLK)을 2-분주한 신호를 반전시킨 제2 분주 신호(D2)가 생성된다(S2'O). 이후, 제1 분주 신호(D1) 및 제2 분주 신호(D2)의 위상차(PD)를 기초로 내부 클록(ICLK)을 외부 클록(ECLK)과 동기화시킨다(S3').
도 17 및 도 18은 도 16의 지연 위상 루프 회로(100e)의 동작 방법이 수행된 결과 나타난 신호들의 타이밍도들이다. 이 실시예에 따른 동작 방법은, 도 15의 지연 위상 루프를 기초로 한 동작 방법일 수 있다.
도 17에 나타난 바와 같이, 외부 클록(ECLK)의 생성(또는 소멸)으로부터 내부 클록(ICLK)의 생성(또는 소멸)까지의 시간차를 상기 외부 클록(ECLK)의 클록 주기로 나눈 값이 짝수인 경우, 외부 클록(ECLK)을 2-분주하여 제1 분주 신호(D1)를 생성하고(S1'), 내부 클록(ICLK)을 2-분주하여 제2 분주 신호(D2)를 생성한다(S2'E). 이후, 제1 분주 신호(D1)와 제2 분주 신호(D2)의 위상차(PD)를 기초로 내부 클록(ICLK)을 외부 클록(ECLK)에 동기화시킨다(S3').
반면에 도 18에 나타난 바와 같이, 외부 클록(ECLK)의 생성(또는 소멸)으로부터 내부 클록(ICLK)의 생성(또는 소멸)까지의 시간차를 외부 클록(ECLK)의 클록 주기로 나눈 값이 홀수인 경우, 외부 클록(ECLK)을 2-분주하여 제1 분주 신호(D1)를 생성하고(S1'), 내부 클록(ICLK)을 2-분주한 신호를 반전시킨 제2 분주 신호(D2)를 생성한다(S2'O). 이후, 제1 분주 신호(D1)와 제2 분주 신호(D2)의 위상차(PD)를 기초로 내부 클록(ICLK)을 외부 클록(ECLK)에 동기화시킨다(S3').
도 19는 본 발명의 기술적 사상에 의한 실시예들에 따른 메모리 장치를 개략적으로 나타낸 블록도이다.
도 19를 참조하면, 반도체 메모리 장치는 지연 위상 루프 회로(100), 메모리 어레이(310), 로우 디코더(320), 컬럼 디코더(330), 입출력 회로(340), 어드레싱 회로(350), 및 제어 회로(360)를 포함할 수 있다.
메모리 어레이(310)는 복수의 워드 라인들, 복수의 비트 라인들, 및 상기 복수의 워드 라인들과 상기 복수의 비트 라인들 사이에 접속된 복수의 메모리 셀들을 포함할 수 있다. 상기 복수의 메모리 셀들 각각의 DRAM(Dynamic Random Access Memory) 또는 SDRAM(Synchronous Dynamic Random Access Memory)과 같은 휘발성 메모리 셀로 구현될 수 있다.
또한, 상기 복수의 메모리 셀들 각각은 비휘발성 메모리 셀로 구현될 수도 있다. 상기 비휘발성 메모리 셀은 PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM), 나노튜브 RRAM(Nanotube RRAM), 홀로크래픽 메모리(holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)를 포함할 수 있다. 상기 비휘발성 메모리 셀은 하나의 비트 또는 다수의 비트들을 저장할 수 있다.
로우 디코더(320)는 어드레싱 회로(350)로부터 출력된 로우 어드레스를 수신하고 수신된 로우 어드레스를 디코딩하여 상기 복수의 워드 라인 중에서 어느 하나의 워드 라인을 선택할 수 있다. 컬럼 디코더(330)는 어드레싱 회로(350)로부터 출력된 컬럼 어드레스를 수신하고 수신된 컬럼 어드레스를 디코딩하여 상기 복수의 비트 라인 중에서 어느 하나의 비트 라인을 선택할 수 있다.
입출력 회로(340)는 로우 디코더(320)와 컬럼 디코더(330)에 의하여 선택된 적어도 하나의 메모리 셀에 데이터를 기입할 수 있다. 또한, 입출력 회로(340)는 로우 디코더(320)와 컬럼 디코더(330)에 의하여 선택된 적어도 하나의 메모리 셀에 저장된 데이터를 독출할 수 있다. 입출력 회로(340)는 독출 동작 시에 독출된 데이터를 감지 증폭하기 위한 다수의 감지 증폭기들과 기입 동작시에 기입될 데이터를 드라이빙하기 위한 적어도 하나의 출력 드라이버들(예를 들어, 제1 출력 드라이버(OD1))을 포함할 수 있다.
어드레싱 회로(350)는 제어 회로(360)의 제어 하에 로우 어드레스와 컬럼 어드레스를 발생시킬 수 있다. 제어 회로(360)는 기입 동작 또는 독출 동작을 수행하기 위하여 필요한 복수의 제어 신호들에 응답하여 어드레싱 회로(350)의 동작을 제어할 수 잇는 복수의 동작 제어 신호들을 발생시킬 수 있다.
지연 위상 루프 회로(100)는 외부 클록(ECLK)에 동기화된 내부 클록(ICLK)을 입출력 회로(340)에 전달할 수 있다. 입출력 회로(340)는 내부 클록(ICLK)에 응답하여 데이터를 입출력하도록 구성될 수 있다. 예를 들어, 내부 클록(ICLK)에 응답하여 데이터 신호(DATA)가 제1 출력 드라이버(OD1)로 전달될 수 있다.
제1 출력 드라이버(OD1)는 DLL 클록(DCLK)에 응답하여 데이터 신호(DATA)를 제1 패드(DQ)으로 전달할 수 있다. 따라서, 데이터의 기입 또는 독출 동작이 DLL 클록(DCLK)에 동기화되어 수행될 수 있다. 또한, 제2 출력 드라이버(OD2)는 DLL 클록(DCLK)을 제2 패드(DQS)으로 전달할 수 있다. 제1 패드(DQ) 및 제2 패드(DQS)은, 반도체 메모리 장치가 구현된 반도체 칩의 패드로서, 센터 패드 또는 에지 패드의 형태로 반도체 칩 상에 배열될 수 있다.
도 20은 도 19의 반도체 메모리 장치가 적용된 메모리 시스템의 일 구현예를 나타내는 도면이다.
도 20을 참조하면, 메모리 시스템(1300)은 메모리 모듈(1310) 및 메모리 콘트롤러(1320)을 포함할 수 있다. 메모리 모듈(1310)은 모듈 보드(Module Board) 상에 적어도 하나 이상의 반도체 메모리 장치(1330)를 장착할 수 있다. 반도체 메모리 장치(1330)는 DRAM 칩으로 구현될 수 있으며, 각각의 반도체 메모리 장치(1330)는 다수 개의 반도체 레이어들을 포함할 수 있다. 반도체 레이어들은 하나 이상의 마스터 칩(1331)과 하나 이상의 슬레이브 칩(1332)을 포함할 수 있다. 반도체 레이어들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다. 또한, 반도체 레이어들 사이의 신호의 전달은 광학 I/O 연결(optical input/output connection)을 통하여 수행될 수도 있다.
마스터 칩(1331)과 슬레이브 칩(1332)은 본 발명의 실시예들에 따른 메모리 어레이, 저장 유닛, 및 리프레쉬 유닛를 포함할 수 있다. 또한 마스터 칩(1331)과 슬레이브 칩(1332)은 테스트 유닛을 더 포함할 수도 있다.
메모리 모듈(1310)은 시스템 버스를 통해 메모리 콘트롤러(1320)와 통신할 수 있다. 시스템 버스를 통하며 데이터(DQ), 커맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(1310)과 메모리 콘트롤러(1320) 사이에서 송수신될 수 있다. 상기 시스템 버스를 이용한 메모리 모듈(1310)과 메모리 콘트롤러(1320) 사이의 신호의 전달은 광학 I/O 연결(optical input/output connection)을 통하여 수행될 수 있다.
도 21은 본 발명의 일실시예에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 21을 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 컴퓨팅 시스템(1400)에 본 발명의 반도체 메모리 장치가 램(1420)으로 장착될 수 있다. 램(1420)으로 장착되는 반도체 메모리 장치는 앞서 설명되었던 다수의 실시예들 중 어느 하나가 적용될 수 있다. 예컨대, 램(1420)은 앞선 실시예들 중 반도체 메모리 장치가 적용될 수 있으며, 또는 메모리 모듈 형태로 적용될 수도 있다. 또한, 램(1420)은 반도체 메모리 장치와 메모리 콘트롤러를 포함하는 개념일 수도 있다.
본 발명의 일실시예에 따른 컴퓨팅 시스템(1400)은 중앙처리 장치(1410), 램(1420), 유저 인터페이스(1430)와 불휘발성 메모리(1440)를 포함하며, 이들 구성요소는 각각 버스(1450)에 전기적으로 연결되어 있다. 불휘발성 메모리(1440)는 SSD나 HDD와 같은 대용량 저장 장치가 사용될 수 있다.
본 발명을 명확하게 이해시키기 위해 첨부한 도면의 각 부위의 형상은 예시적인 것으로 이해하여야 한다. 도시된 형상 외의 다양한 형상으로 변형될 수 있음에 주의하여야 할 것이다. 도면들에 기재된 동일한 번호는 동일한 요소를 지칭한다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (10)

  1. 외부 클록을 분주하여 제1 분주 신호를 생성하도록 구성된 제1 분주기;
    내부 클록을 분주하여 제2 분주 신호를 생성하도록 구성된 제2 분주기;
    상기 제1 분주 신호와 상기 제2 분주 신호 사이의 위상차를 검출하도록 구성된 위상 검출기; 및
    상기 위상차를 기초로, 상기 내부 클록을 상기 외부 클록에 동기시키도록 구성된 조정부를 포함하는 지연 위상 루프(DLL) 회로.
  2. 제1항에 있어서,
    상기 외부 클록이 상기 제1 분주기에 의해 분주되는 정도와 상기 내부 클록이 상기 제2 분주기에 의해 분주되는 정도는 서로 동일한 것을 특징으로 하는 지연 위상 루프 회로.
  3. 제1항에 있어서,
    상기 제1 분주기는 상기 외부 클록을 M-분주(M은 2보다 큰 자연수)한 상기 제1 분주 신호를 생성하도록 구성되고,
    상기 제2 분주기는 상기 내부 클록을 M-분주(M은 2보다 큰 자연수)한 상기 제2 분주 신호를 생성하도록 구성된 것을 특징으로 하는 지연 위상 루프 회로.
  4. 제1항에 있어서,
    상기 제1 분주기는, 초기 모드에서 상기 외부 클록을 1-분주하고, 노말 모드에서 상기 외부 클록을 M-분주하도록 구성되고,
    상기 제2 분주기는, 상기 초기 모드에서 상기 내부 클록을 1-분주하고, 상기 노말 모드에서 상기 내부 클록을 M-분주하도록 구성된 것을 특징으로 하는 지연 위상 루프 회로.
  5. 제4항에 있어서,
    상기 M은 상기 외부 클록의 생성 또는 소멸으로부터 상기 내부 클록이 생성 또는 소멸되기까지의 시간차와 대응되는 것을 특징으로 하는 지연 위상 루프 회로.
  6. 제4항에 있어서,
    상기 외부 클록의 생성 또는 소멸과 상기 내부 클록의 생성 또는 소멸을 측정하여 상기 시간차에 관한 정보를 생성하고, 상기 M 을 생성하도록 구성된 측정부를 더 포함하고,
    상기 제1 분주기는 상기 측정부로부터 상기 M 을 수신하여 상기 외부 클록을 M-분주하도록 구성되며,
    상기 제2 분주기는 상기 측정부로부터 상기 M 을 수신하여 상기 내부 클록을 M-분주하도록 구성되는 것을 특징으로 하는 지연 위상 루프 회로.
  7. 제1항에 있어서,
    상기 조정부는,
    상기 외부 클록을 지연시켜 상기 내부 클록을 생성하도록 구성된 지연부; 및
    상기 위상차를 기초로 상기 지연부를 제어하도록 구성된 제어부를 포함하는 것을 특징으로 하는 지연 위상 루프 회로.
  8. 출력 단자에서 외부 클록과 동기된 내부 클록을 생성하는 지연 위상 루프(DLL) 회로; 및
    상기 내부 클록에 응답하여 데이터를 입출력하도록 구성된 입출력 회로를 포함하고,
    상기 지연 위상 루프 회로는,
    외부 클록을 분주하여 제1 분주 신호를 생성하도록 구성된 제1 분주기;
    내부 클록을 분주하여 제2 분주 신호를 생성하도록 구성된 제2 분주기;
    상기 제1 분주 신호와 상기 제2 분주 신호 사이의 위상차를 검출하도록 구성된 위상 검출기; 및
    상기 위상차를 기초로, 상기 내부 클록을 상기 외부 클록에 동기시키도록 구성된 조정부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 제1 분주기는, 초기 모드에서 상기 외부 클록을 1-분주하고, 노말 모드에서 상기 외부 클록을 2-분주하도록 구성되고,
    상기 제2 분주기는, 상기 초기 모드에서 상기 내부 클록을 1-분주하고, 상기 노말 모드에서 상기 내부 클록을 2-분주하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 노말 모드에서,
    상기 외부 클록의 생성 또는 소멸로부터 상기 내부 클록의 생성 또는 소멸까지의 시간차를 상기 외부 클록의 클록 주기로 나눈 값이 짝수인 경우, 상기 제2 분주 신호는 상기 내부 클록을 2-분주한 신호이고,
    상기 외부 클록의 생성 또는 소멸로부터 상기 내부 클록의 생성 또는 소멸까지의 시간차를 상기 외부 클록의 클록 주기로 나눈 값이 홀수인 경우, 상기 제2 분주 신호는 상기 내부 클록을 2-분주한 신호를 반전시킨 신호인 것을 특징으로 하는 반도체 메모리 장치.
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