KR100695525B1

KR100695525B1 - 반도체 기억 소자의 지연 고정 루프

Info

Publication number: KR100695525B1
Application number: KR1020050008447A
Authority: KR
Inventors: 김경남; 김태윤
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-01-31
Filing date: 2005-01-31
Publication date: 2007-03-15
Also published as: US20060171497A1; US20080211553A1; US7629822B2; KR20060087667A; US7368964B2

Abstract

본 발명의 일 측면에 따르면, 외부클럭을 버퍼링하여 내부클럭을 생성하기 위한 클럭 버퍼; 모드 레지스터 설정값을 이용하여 1주기 인에이블 클럭 또는 2주기 인에이블 클럭을 출력하기 위한 인에이블 클럭 발생부; 및 상기 내부 클럭을 분주하여 분주클럭을 출력하며, 상기 분주클럭은 상기 1주기 인에이블 클럭 또는 2주기 인에이블 클럭에 응답하여 상기 내부클럭을 분주하여 1주기 베이스드 디바이딩 클럭 또는 2주기 베이스드 디바이딩 클럭을 출력하기 위한 클럭 분주기를 구비하며, 상기 인에이블 클럭 발생부는, 저주파 동작에 대응하는 제1군의 카스 레이턴시 정보신호를 논리조합하여 1주기 인에이블 클럭을 생성하기 위한 1주기 인에이블 클럭 발생부와, 고주파 동작에 대응하는 제2군의 카스 레이턴시 정보신호 - 상기 제2군의 카스 레이턴시 정보신호는 상기 제1군의 카스 레이턴시 정보신호보다 더 큰 카스 레이턴시 값에 대응하는 신호임 - 를 논리조합하여 2주기 인에이블 클럭을 생성하기 위한 2주기 인에이블 클럭 발생부를 구비하는 것을 특징으로 하는 지연 고정 루프가 제공된다.

반도체 기억 소자, 지연 고정 루프, 분주 클럭, 동작 주파수

Description

반도체 기억 소자의 지연 고정 루프{DELAY LOCKED LOOP IN SEMICONDUCTOR MEMORY DEVICE}

도 1은 종래 기술에 따른 DDR SDRAM의 레지스터 제어형 DLL의 전체 구성도,

도 2는 종래 기술에 따른 클럭 록킹 파형도,

도 3은 종래 기술에서 동작 주파수가 높아 록킹되지 않은 경우,

도 4는 본 발명의 일실시예에 따른 지연 고정 루프의 전체 블럭도,

도 5는 본 발명의 제1 실시예에 따른 클럭 분주기 및 주변부 회로도,

도 6은 본 발명의 일실시예에 따른 클럭 분주기의 상세 회로도,

도 7은 본 발명의 클럭 분주 방식에 따른 위상 록킹 파형도.

* 도면의 주요 부분에 대한 설명 *

1: 입력 버퍼 2: 클럭 분주기

3: 클럭 분주기 4: 지연 제어기

5: 지연 라인 6: 더미 지연 라인

7: 지연 모델 10: 클럭 버퍼

61, 62: 제1 및 제2 분주부 63: 클럭 선택부

일반적으로, 시스템이나 회로에서 클럭은 동작 타이밍을 맞추기 위한 레퍼런스로 사용되고 있으며, 에러(error) 없이 보다 빠른 동작을 보장하기 위해서 사용되기도 한다. 외부로부터 입력되는 클럭이 내부에서 사용될 때 내부 회로에 의한 시간 지연(클럭 스큐; clock skew)이 발생하게 되는데, 이러한 시간 지연을 보상하여 내부 클럭이 외부 클럭과 동일한 위상을 갖도록 하기 위해 DLL이 사용되고 있다. 즉, DLL은 외부 클럭을 이용하여 센싱된 데이터가 데이터 출력 버퍼를 거쳐 출력되는 타이밍과 외부에서 들어오는 클럭의 타이밍을 일치시킨다.

DLL이 DDR SDRAM에 적용된 경우를 예로 들어 종래 기술을 설명하기로 한다.

도 1은 종래 기술에 따른 DDR SDRAM의 레지스터 제어형 DLL의 전체 구성도로서, 입력 버퍼(1), 클럭 버퍼(10), 클럭 분주기(2), 위상 비교기(3), 지연 제어기(4), 지연 라인(5), 더미 지연 라인(6), 및 지연 모델(7)을 포함한다.

상기 각 블록의 기능 및 동작을 설명하면 다음과 같다.

입력 버퍼(1)는 외부 클럭(eclk)과 외부 반전 클럭(eclkb)을 입력받아 외부 클럭(clk)의 폴링 에지에 동기되어 발생하는 제1 내부 클럭(fclk)과 외부 클럭의 라이징 에지에 동기되어 발생하는 제2 내부 클럭(rclk)을 생성한다.

클럭 버퍼(10)는 외부 클럭과 동일한 클럭을 입력받아 제2 내부 클럭(rclk)과 동일한 클럭을 생성한다.

클럭 분주기(2)는 클럭 버퍼로부터 출력되는 클럭을 1/n(n은 양의 정수이며, 통상적으로 n=8)로 분주하여 기준 클럭(ref)을 출력한다.

위상 비교기(3)는 지연 모델(7)로부터 출력되는 피드백 클럭(fb clk)의 라이징 에지와 기준 클럭(ref clk)의 라이징 에지의 위상을 비교한다.

쉬프트 레지스터를 포함하는 지연 제어기(4)는 위상 비교기(119)로부터 출력되는 제어신호에 응답하여 지연 라인(5) 및 더미 지연 라인(6)을 통과하는 클럭의 위상을 쉬프트 시킴으로써 지연량을 조절한다.

지연 모델(7)은 실제 클럭의 경로에서 발생하는 지연 시간과 동일한 지연 시간을 갖도록 구성된다.

한편, 종래 기술에 따른 DLL의 위상 비교기(3)는 클럭 분주기(2)로부터 출력되는 분주된 기준 클럭(ref clk)과 지연 모델(7)로부터 출력되는 피드백 클럭(fb clk)의 위상을 비교하는데, 도 2에 도시된 바와 같이, 피드백 클럭(fb clk)의 라이징 에지가 기준 클럭(ref clk)의 라이징 에지보다 앞선 경우 지연 라인(5) 및 더미 지연 라인(6)을 통과하는 클럭의 위상을 소정 기간 지연시킴으로써 DLL은 록킹(고정) 상태에 놓이게 된다.

그런데, 종래 기술에 따른 DLL은 동작 주파수가 상승함으로 인한 동작상의 한계를 갖는다. 즉, 동작 주파수가 상승하게 되면 1주기(tCK)가 짧아지게 되고, 이에 따라 DLL의 초기 동작시 필연적으로 발생하는 지연 모델에서의 지연시간(tD)보 다도 1주기(tCK)가 더 작게 되는 경우가 발생할 수 있다. 특히 도 3에 도시된 바와 같이, 피드백 클럭의 라이징 에지가 기준 클럭의 라이징 에지 근처에서 뒤지게 되는 경우에 DLL은 피드백 클럭의 위상 지연을 감소시켜 내부 클럭의 위상을 록킹시키는 방식으로 동작하고자 한다. 그러나, 현 상태에서는 지연 라인을 통과하는 클럭의 위상을 최소로 지연시킨 상태이므로 더 이상 위상 지연을 감소시킬 수 없다. 결국, 종래 기술에 따른 DLL은 동작 주파수의 1주기(tCK)가 지연 모델에서의 지연 시간(tD)보다 더 큰 경우에 내부 클럭의 위상을 외부 클럭에 록킹시킬 수 없다는 문제를 안고 있다.

한편, 이와 같은 문제점을 해결하기 위하여 본 출원인은 2002. 6. 28.자 출원(출원번호 10-2002-36634)하고 2004. 1. 7.자(공개번호 10-2004-1434)에 공개된 "지연고정루프에서의 클럭분주기 및 클럭분주방법"발명을 제시한 바 있다.

그러나, 상기 발명에서는 저주파용 분주클럭 발생부와 고주파용 분주클럭 발생부, 선택신호 발생부 및 분주클럭 선택부를 구비하여야 할뿐만 아니라 분주클럭 선택부에 인가되는 "지연회로의 지연량과 지연모델의 지연량이 외부클럭의 1주기를 넘어서면 논리상태를 달리하는 롱 록킹신호"를 생성하기 위한 도시되지 않은 회로를 별도로 구성하여야 함으로써 레이아웃이 커져야 하는 문제가 있다.

상기와 같은 문제점을 해결하기 위하여 본 발명은 다른 동작을 위한 명령을 이용하여 동작 주파수의 크기에 따라 위상 비교를 위한 기준 주파수의 폭을 달리할 수 있는 지연 고정 루프를 제공함에 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 외부클럭을 버퍼링하여 내부클럭을 생성하기 위한 클럭 버퍼; 모드 레지스터 설정값을 이용하여 1주기 인에이블 클럭 또는 2주기 인에이블 클럭을 출력하기 위한 인에이블 클럭 발생부; 및 상기 내부 클럭을 분주하여 분주클럭을 출력하며, 상기 분주클럭은 상기 1주기 인에이블 클럭 또는 2주기 인에이블 클럭에 응답하여 상기 내부클럭을 분주하여 1주기 베이스드 디바이딩 클럭 또는 2주기 베이스드 디바이딩 클럭을 출력하기 위한 클럭 분주기를 구비하며, 상기 인에이블 클럭 발생부는, 저주파 동작에 대응하는 제1군의 카스 레이턴시 정보신호를 논리조합하여 1주기 인에이블 클럭을 생성하기 위한 1주기 인에이블 클럭 발생부와, 고주파 동작에 대응하는 제2군의 카스 레이턴시 정보신호 - 상기 제2군의 카스 레이턴시 정보신호는 상기 제1군의 카스 레이턴시 정보신호보다 더 큰 카스 레이턴시 값에 대응하는 신호임 - 를 논리조합하여 2주기 인에이블 클럭을 생성하기 위한 2주기 인에이블 클럭 발생부를 구비하는 것을 특징으로 하는 지연 고정 루프가 제공된다.

삭제

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들 이 있을 수 있음을 이해하여야 한다.

도 4는 본 발명의 일실시예에 따른 지연 고정 루프의 전체 블럭도로서, 대부분의 구성은 도 1의 구성과 유사하므로 이들에 대한 구체적인 설명은 생략하기로 하고, 클럭 분주기(2) 및 이에 인가되는 신호를 생성하는 구성이 상이하므로 이들에 대하여 구체적으로 설명하기로 한다.

도 5는 본 발명의 제1 실시예에 따른 클럭 분주기 및 주변부 회로도이다.

본 발명의 제1 실시예에 따르면 외부에서 인가되는 명령을 이용하여 기준 클럭의 주기를 달리하게 할 수 있다. 즉, 미리 결정된 카스 레이턴시(CL: CAS Latency, 리드 명령이 인가된 후 첫번째 데이터가 나올 때까지 소요되는 클럭 수로서, 모드 레지스터 설정시 어드레스 핀을 통해 인가되는 신호에 따라 결정됨)에 따라 기준클럭을 1주기베이스드 디바이딩 클럭 혹은 2주기 베이스드 디바이딩 클럭으로 할 수 있다. 예컨대, 도 5에서 제1군의 카스 레이턴시 정보신호(CL1.5 ~ CL2.5)는 저주파 동작에 대응하는 신호들이며, 제2군의 카스 레이턴시 정보신호(CL3 이상)는 고주파 동작에 대응하는 신호이다.

1주기 베이스드 디바이딩 클럭(dvd_tCK)이라 함은 외부클럭과 동일한 주기의 클럭을 입력받아 외부클럭의 1주기에 해당하는 구간동안 제1 논리상태를 유지시키고, 나머지 구간은 제2 논리상태를 유지시키는 것을 의미한다. 그리고, 2주기 베이스드 디바이딩 클럭(dvd_2tCK)이라 함은 외부클럭과 동일한 주기의 클럭을 입력받아 외부클럭의 2주기에 해당하는 구간동안 제1 논리상태를 유지시키고, 나머지 구간은 제2 논리상태를 유지시키는 것을 의미한다.

예를 들어, 카스 레이턴시(CL)가 1.5 내지 2.5이면 기준 클럭으로 1주기 베 이스드 디바이딩 클럭(dvd_tCK)을 출력하기 위하여 1주기 인에이블 클럭(enable_tCK)을 인에이블시키고, 카스 레이턴시가 3 이상이면 도 3에 도시된 바와 같은 문제를 야기시킬 수 있으므로 기준 클럭으로 2주기 베이스드 디바이딩 클럭(dvd_2tCK)을 출력하기 위하여 2주기 인에이블 클럭(enable_2tCK)을 인에이블시킨다.

한편, 본 발명의 제1 실시예에서는 모드 레지스터 설정시 어드레스 핀에 인가되는 신호에 따라 생성되는 제1 및 제2 테스트 모드 신호(TM1, TM2)를 이용하여 1주기 인에이블 클럭(enable_tCK)을 인에이블시키거나 2주기 인에이블 클럭(enable_2tCK)을 인에이블시킬 수도 있다.

1주기 인에이블 클럭(enable_tCK) 혹은 2주기 인에이블 클럭(enable_2tCK)이 클럭 분주기(2)에 인가되는 경우에 클럭 분주기는 다음과 같이 동작할 수 있다.

도 6은 본 발명의 일실시예에 따른 클럭 분주기의 상세 회로도이다.

클럭 분주기(2)는 제1 및 제2 분주부(61, 62)와 클럭 선택부(63)를 포함한다. 클럭 버퍼(10)로부터 출력된 클럭이 클럭 분주기(2) 내 제1 분주부(61)에 인가되면 제1 분주부(61)는 2 분주클럭(dvd_2)을 출력하고, 제2 분주부(62)는 1주기 베이스드 디바이딩 클럭(dvd_tCK) 및 2주기 베이스드 디바이딩 클럭(dvd_2tCK)을 출력한다. 클럭 선택부(63)는 1주기 인에블 클럭(enable_tCK)이 인에이블되면 1주기 베이스드 디바이딩 클럭(dvd_tCK)을, 2주기 인에이블 클럭(enable_2tCK)이 인에이블되면 2주기 베이스드 디바이딩 클럭(dvd_2tCK)을 4 분주클럭(dvd_4)으로 출력한 다.

도 7은 본 발명의 클럭 분주 방식에 따른 위상 록킹 파형도이다.

도 7A는 동작 주파수가 낮아서 1주기 베이스드 디바이딩 클럭을 이용하여 클럭을 록킹하는 경우이고, 도 7B는 동작 주파수가 높아서 2주기 베이스드 디바이딩 클럭을 이용하여 클럭을 록킹하는 경우이다.

이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

본 발명에 따르면 동작 주파수의 고저에 무관하게 클럭을 록킹할 수 있는 지연 고정 루프를 제공할 수 있다. 또한, 위상 비교를 위한 기준 주파수의 폭을 달리하기 위하여 기 이용중인 명령신호를 사용함으로써 회로를 단순화시킬 수 있고, 이에 따라 반도체 기억 소자의 레이아웃을 설계함에 있어 여유를 충분히 확보할 수 있다.

Claims

삭제
외부클럭을 버퍼링하여 내부클럭을 생성하기 위한 클럭 버퍼;

모드 레지스터 설정값을 이용하여 1주기 인에이블 클럭 또는 2주기 인에이블 클럭을 출력하기 위한 인에이블 클럭 발생부; 및

상기 내부 클럭을 분주하여 분주클럭을 출력하며, 상기 분주클럭은 상기 1주기 인에이블 클럭 또는 2주기 인에이블 클럭에 응답하여 상기 내부클럭을 분주하여 1주기 베이스드 디바이딩 클럭 또는 2주기 베이스드 디바이딩 클럭을 출력하기 위한 클럭 분주기를 구비하며,

상기 인에이블 클럭 발생부는,

저주파 동작에 대응하는 제1군의 카스 레이턴시 정보신호를 논리조합하여 1주기 인에이블 클럭을 생성하기 위한 1주기 인에이블 클럭 발생부와,

고주파 동작에 대응하는 제2군의 카스 레이턴시 정보신호 - 상기 제2군의 카스 레이턴시 정보신호는 상기 제1군의 카스 레이턴시 정보신호보다 더 큰 카스 레이턴시 값에 대응하는 신호임 - 를 논리조합하여 2주기 인에이블 클럭을 생성하기 위한 2주기 인에이블 클럭 발생부를 구비하는 것을 특징으로 하는 지연 고정 루프.
제2항에 있어서,

상기 인에이블 클럭 발생부는 제1 및 제2 테스트 모드 신호에 응답하여 동작하는 것을 특징으로 하는 지연 고정 루프.
제3항에 있어서, 상기 1주기 인에이블 클럭 발생부는,

상기 제1군의 카스 레이턴시 정보신호를 입력으로 하는 제1 노아게이트;

상기 제1 노아게이트의 출력신호과 상기 제1 및 제2 테스트 모드 신호의 논리합신호를 입력으로 하는 제2 노아게이트;

상기 제2 노아게이트의 출력신호와 상기 제1 테스트 모드 신호를 입력으로 하는 제3 노아게이트;

상기 제3 노아게이트의 출력신호를 입력으로 하여 상기 1주기 인에이블 클럭을 출력하기 위한 제1 인버터를 포함하는 것을 특징으로 하는 지연 고정 루프.
삭제
제4항에 있어서, 상기 2주기 인에이블 클럭 발생부는,

상기 제2군의 카스 레이턴시 정보신호를 입력으로 하는 제4 노아게이트;

상기 제4 노아게이트의 출력신호과 상기 제1 및 제2 테스트 모드 신호의 논리합신호를 입력으로 하는 제5 노아게이트;

상기 제5 노아게이트의 출력신호와 상기 제2 테스트 모드 신호를 입력으로 하는 제6 노아게이트;

상기 제6 노아게이트의 출력신호를 입력으로 하여 상기 2주기 인에이블 클럭을 출력하기 위한 제2 인버터를 포함하는 것을 특징으로 하는 지연 고정 루프.
제2항 또는 제3항에 있어서,

상기 클럭 분주기는,

상기 클럭버퍼로부터 출력된 상기 내부클럭을 분주하여 2 분주클럭을 출력하기 위한 제1 분주부;

상기 2 분주클럭을 이용하여 상기 1주기 베이스드 디바이딩 클럭 및 상기 2주기 베이스드 디바이딩 클럭을 출력하기 위한 제2 분주부; 및

상기 1주기 인에블 클럭이 인에이블되면 상기 1주기 베이스드 디바이딩 클럭을, 상기 2주기 인에이블 클럭이 인에이블되면 상기 2주기 베이스드 디바이딩 클럭을 4 분주클럭으로 출력하기 위한 클럭 선택부를 구비하는 것을 특징으로 하는 지연 고정 루프.
제7항에 있어서,

상기 1주기 베이스드 디바이딩 클럭은 상기 외부클럭을 입력받아 상기 외부 클럭의 1주기에 해당하는 구간동안 제1 논리상태를 유지시키고, 나머지 구간은 제2 논리상태를 유지하는 지연 고정 루프.
제8항에 있어서,

상기 2주기 베이스드 디바이딩 클럭은 상기 외부클럭을 입력받아 상기 외부 클럭의 2주기에 해당하는 구간동안 제1 논리상태를 유지시키고, 나머지 구간은 제2 논리상태를 유지하는 지연 고정 루프.
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