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KR100866958B1 - 고속 ｄｒａｍ의 정확한 독출 레이턴시를 제어하는 방법 및장치 - Google Patents

고속 ｄｒａｍ의 정확한 독출 레이턴시를 제어하는 방법 및장치 Download PDF

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KR100866958B1
KR100866958B1 KR1020070013339A KR20070013339A KR100866958B1 KR 100866958 B1 KR100866958 B1 KR 100866958B1 KR 1020070013339 A KR1020070013339 A KR 1020070013339A KR 20070013339 A KR20070013339 A KR 20070013339A KR 100866958 B1 KR100866958 B1 KR 100866958B1
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clock signal
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internal clock
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조용호
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삼성전자주식회사
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Abstract

본 발명은 고속 DRAM의 정확한 독출 레이턴시를 제어하는 방법 및 장치에 대하여 개시된다. 메모리 장치는, 외부 클럭 신호로부터 독출 데이터 출력까지의 지연 시간을 측정하여 측정 신호들을 발생하고 외부 클럭 신호로부터 지연된 제1 내부 클럭 신호를 발생하는 지연 측정부, 제1 내부 클럭 신호를 입력하여 외부 클럭 신호에 동기되는 제2 내부 클럭 신호를 발생하는 지연 동기 회로, 측정 신호들에 응답하여 외부 독출 명령 신호로부터 레이턴시 신호를 발생하는 레이턴시 카운터, 그리고 레이턴시 신호 및 제2 내부 클럭 신호에 응답하여 독출 데이터를 출력하는 데이터 출력 버퍼를 포함한다.
Figure R1020070013339
독출 레이턴시, 지연 측정부, 측정 신호들, 1 클럭 사이클 미싱

Description

고속 ＤＲＡＭ의 정확한 독출 레이턴시를 제어하는 방법 및 장치{Method and apparatus for controlling read latency in high speed DRAM}
도 1은 종래의 메모리 장치의 독출 레이턴시 제어 동작을 설명하는 도면이다.
도 2a 및 도 2b는 도 1의 레이턴시 카운터의 쉬프트 레지스터 방식의 회로 다이어그램과 타이밍 다이어그램이다.
도 3a 및 도 3b는 도 1의 레이턴시 카운터의 포인트 방식의 회로 다이어그램과 타이밍 다이어그램이다.
도 4는 본 발명의 일실시예에 따른 독출 레이턴시 제어 방법을 구현하는 메모리 장치를 설명하는 도면이다.
도 5는 도 4의 메모리 장치의 동작을 설명하는 타이밍 다이어그램이다.
도 6은 도 4의 지연 측정부를 설명하는 회로 다이어그램이다.
도 7은 도 4의 지연 측정부의 동작 타이밍 다이어그램이다.
도 8은 도 4의 레이턴시 카운터를 설명하는 회로 다이어그램이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 DRAM의 정확한 독출 레이턴시를 제어하는 방법 및 장치에 관한 것이다.
전형적인 DRAM 메모리 시스템은 DRAM 메모리 장치에 독출 및 기입 요청을 하는 외부 메모리 콘트롤러를 갖고 있다. 독출 요청이 있으면, 메모리 콘트롤러는, 콘트롤러에 의해 요구된 독출 요청으로부터 일반적으로 몇번의 외부 시스템 클럭 사이클, 예컨대 7번의 클럭 사이클 후에, 즉 소정의 독출 레이턴시로 데이터 버스 상에 유효한 데이터가 실릴것이라는 것을 기대한다. 내부적으로 DRAM 메모리 장치는, 외부 클럭 신호를 수신하고, 메모리 장치의 내부 동작을 위하여 외부 클럭 신호로부터 다수개의 다른 내부 클럭 신호들을 발생시키는, 그 자신의 고유한 클럭 시스템을 갖고 있다.
DRAM 메모리 장치에서 잘 알려진 내부 클럭 시스템은, 지연 동기 회로(Delay Locked Loop: 이하 "DLL"이라 칭한다)에서 제공되는 후면 독출 클럭 도메인(back-timed read clock domain)이다. 후면 독출 클럭 도메인은 독출 클럭을 제공한다. 독출 클럭은 외부 시스템 클럭과 소정의 위상 관계를 가지면서 독출 래치들에 제공된다. 후면 독출 클럭 도메인은 독출 클럭은 외부 시스템 클럭과의 규정된 위상 정렬을 얻기 위하여 출력 데이터 래치들에 작용하는 독출 클럭 신호들을 제공하기 위하여 데이터 출력 경로 상의 지연 요소들을 보상한다.
도 1은 종래의 메모리 장치의 독출 레이턴시 제어 동작을 설명하는 도면이다. 도 1을 참조하면, 메모리 장치(100)는 외부 명령을 입력하는 커맨드 버퍼(110)와 외부 클럭(EXCLK)을 입력하는 클럭 버퍼(120)를 포함한다. 버퍼링된 외부 클럭 은 DLL(130)로 인가되어, 메모리 장치(100)의 내부 클럭 신호(DLLCLK)를 발생한다. 메모리 장치(100)는 독출 명령에 응답하여 독출 레이턴시를 제어한다. 커맨드 버퍼(110)로 입력된 독출 명령은 레이턴시 카운터(140)로 입력된다. 레이턴시 카운터(140)는 내부 클럭 신호(DLLCLK)와 레플리카 지연부(150)의 출력 클럭에 응답하여 독출 명령(PREAD)을 샘플링하고, 레이턴시 신호(LATENCY)를 발생한다.
레플리카 지연부(150)는 내부 클럭 신호(DLLCLK)로부터 출력 데이터(DOUT)까지의 지연 시간(tSAC)과 외부 클럭(EXCLK)에 동기된 독출 명령(READ)이 레이턴시 카운터(140)까지 전달되는 데 걸리는 지연 시간(tREAD)을 합한 지연 시간(tSAC+tREAD) 만큼 지연된 내부 클럭 신호를 발생한다. 레플리카 지연부(150)는 tSAC 경로 상의 회로들과 tREAD 경로 상의 회로들을 복사한 것으로 구성된다. DLL(130)은 내부 클럭 신호(DLLCLK)가 외부 클럭(EXCLK) 보다 tSAC 만큼 앞서도록 외부 클럭(EXCLK)을 지연시킨다.
내부 클럭 신호(DLLCLK)는 지연 보상부(160)로 인가되어, 레이턴시 카운터(140)의 지연 시간 만큼 지연된 클럭 신호를 발생한다. 데이터 출력 버퍼(170)는 레이턴시 신호(LATENCY)와 지연 보상부(160)의 출력 클럭에 응답하여 출력 데이터(DOUT)를 발생한다.
도 2a 및 도 2b는 도 1의 레이턴시 카운터의 구체적인 회로 다이어그램과 타이밍 다이어그램이다. 도 2a를 참조하면, 레이턴시 카운터(140a)는 다수개의 플립플롭들(210-218)을 포함하는 쉬프트 레지스터 방식으로 구성된다. 플립플롭들(210-218)의 수는 카스 레이턴시(CL)에 따라 다르게 구성된다. 레플리카 지연부(150)는 단위 지연부들(202-208)로 구성되고, 단위 지연부들(202-208)의 총 지연 시간은 앞서 설명한 tSAC+tREAD와 같다. 단위 지연부(202-208) 각각의 지연 시간(tD)은 (tSAC+tREAD)/(CL-1)이 된다.
레플리카 지연부(150)에서, 제1 단위 지연부(202)로 내부 클럭 신호(DLLCLK)가 입력된다. 제1 내지 제4 단위 지연부들(202-208)이 직렬 연결되어, 제4 단위 지연부(208)는, 도 2b에 도시된 바와 같이, 내부 클럭 신호(DLLCLK)로부터 tSAC+tREAD 만큼 지연된 클럭 신호(P1)를 발생한다. 레이턴시 카운터(140a)에서, 제1 내지 제5 플립플롭들(210-218)은 버퍼링된 독출 명령(PREAD)을 입력하고, 제1 내지 제4 단위 지연부(202-208) 각각의 출력 클럭 신호(P1-P5)에 응답하여 레이턴시 신호(LATENCY)를 발생한다. 레이턴시 카운터(140a)는 제4 단위 지연부(208)의 출력 클럭 신호(P1)가 버퍼링된 독출 명령(PREAD)을 샘플링하고, 내부 클럭 신호(DLLCLK, P5)에 의해 레이턴시 신호(LATENCY)가 발생된다.
이러한 쉬프트 레지스터 방식의 레이턴시 카운터(140a)는 지원해야 하는 CL의 종류가 적을 때에는 유리하지만, 지원해야 할 CL의 종류가 많아지는 고속 DRAMs에서는 불리하다. 왜냐하면, CL에 따라 레이턴시 카운터(140a)와 같은 지연 체인을 따로 두어야하기 때문에, 카스 레이턴시(CL)의 종류가 증가하면 지연 체인의 수가 증가하게 된다. 이에 따라, 공정 변화, 전압 변동 그리고 온도 변화를 감안한 지연 시간 튜닝(tuning)과 레이아웃 면적이 증가하는 문제점이 발생한다. 게다가, 플립플롭(210-218) 마다 보장해주어야 하는 타이밍 마진 때문에, CL의 종류가 증가하면 DRAM의 억세스 시간(tAA)의 최소값이 증가하게 되어, DRAM의 데이터 억세스 속도의 한계가 메모리 셀에서 데이터를 독출하는 속도 보다 레이턴시 카운터에 의해 결정되는 문제점을 초래할 수 있다.
쉬프트 레지스터 방식의 레이턴시 카운터(140a)의 문제점을 해결하기 위하여, 도 3a와 같은 포인터 방식의 레이턴시 카운터가 제안되었다. 도 3a를 참조하면, 레이턴시 카운터(140b)는 CL에 따라 비트 수가 결정되는 두 개의 링 카운터들(310, 320)을 포함한다. 제1 링 카운터(310)는 내부 클럭 신호(DLLCLK)를 입력하여 TCLK<i>(i=0~5) 펄스들을 발생한다. 제2 링 카운터(320)는 레플리카 지연부(150)를 통하여 tSAC+tREAD 시간 만큼 지연된 내부 클럭 신호를 입력하여 SCLK<i>(i=0~5) 펄스들을 발생한다. 이에 따라, TCLK<i>(i=0~5) 펄스에서 SCLK<i>(i=0~5) 펄스까지 지연 시간은 tSAC+tREAD이 되고, SCLK<i>(i=0~5) 펄스에서 TCLK<i>(i=0~5) 펄스까지의 지연 시간은 N*tCK-(tSAC+tREAD)이 된다. N은 CL에 따라 결정되는 링 카운터의 비트 수이다.
제1 스위치들(330)은 SCLK<i>(i=0~5) 펄스에 응답하여 버퍼링된 독출 명령(PREAD)을 샘플링하고 레지스터부(340)로 전송한다. 제2 스위치들(350)은 SCLK<i>(i=0~5) 펄스에 응답하여 레지스터부(340)에 저장된 독출 명령(PREAD)을 샘플링하여 레이턴시 신호(LATENCY)를 발생한다. 내부 클럭 신호(DLLCLK)로부터 출력 데이터(DOUT)까지의 지연 시간(tSAC)과 외부 클럭(EXCLK)에 동기된 독출 명령(READ)이 레이턴시 카운터(140)까지 전달되는 데 걸리는 지연 시간(tREAD)을 감안하면, 독출 명령(PREAD)은 레이턴시 카운터(140b)에서 N*tCK 만큼 지연된다. CL=6일 때의 레이턴시 카운터(140b)의 타이밍 다이어그램이 도 3b에 도시되어 있 다. 내부 클럭 신호(DLLCLK)에 동기된 레이턴시 신호(LATENCY)가 발생된다.
이러한 포인터 방식의 레이턴시 카운터(140b)는, 샘플링된 독출 명령의 쉬프트 동작이 없기 때문에 CL이 증가하더라도 억세스 시간(tAA)의 최소값 변화가 없다. 그러나, 레이턴시 카운터(140b)는, 정상적인 레이턴시 제어 동작을 위하여, TCLK<i> 펄스와 SCLK<i> 펄스 사이에 항상 tSAC+tREAD 지연 시간을 유지해야 하기 때문에, 글리치 클럭이 레이턴시 카운터(140b)로 입력되지 않도록 해야하는 단점이 있다. 그리고, 레이턴시 카운터(140b)는 레이턴시 클럭 초기화 회로를 추가로 필요로 함에 따라 TCLK<i> 펄스를 발생하는 제2 링 카운터(310)의 지연 시간이 추가되어 tSAC 시간이 증가하는 단점이 있다. 또한, DRAM의 파워 다운 모드에서 글리치 클럭 없이 DLL 회로(120, 도 1)의 전원을 오프할 수 없다면, 파워 다운 모드시 전력 소모가 커지는 문제점을 내포한다.
따라서, DRAM 파워 다운 모드에서 DLL 회로의 파워 다운이 자유로운 레이턴시 제어 방법이 요구된다.
본 발명의 목적은 정확한 독출 레이턴시를 제어하는 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 메모리 장치의 독출 레이턴시를 제어하는 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 메모리 장치는, 외부 클럭 신호로부터 독출 데이터 출력까지의 지연 시간을 측정하여 측정 신호들을 발생하고 외부 클럭 신호로부터 지연된 제1 내부 클럭 신호를 발생하는 지연 측정부, 제1 내부 클럭 신호를 입력하여 외부 클럭 신호에 동기되는 제2 내부 클럭 신호를 발생하는 지연 동기 회로, 측정 신호들에 응답하여 외부 독출 명령 신호로부터 레이턴시 신호를 발생하는 레이턴시 카운터, 그리고 레이턴시 신호 및 제2 내부 클럭 신호에 응답하여 독출 데이터를 출력하는 데이터 출력 버퍼를 포함한다.
본 발명의 실시예들에 따라, 지연 측정부는 지연 동기 회로의 락킹 완료 시점을 알리는 락킹 완료 신호에 응답하여 1 클럭 사이클 미싱된 제1 내부 클럭 신호를 발생할 수 있다.
본 발명의 실시예들에 따라, 지연 측정부는 락킹 완료 신호 및 외부 클럭 신호에 응답하여 측정 시작 신호를 발생하고 측정 시작 신호 및 상기 외부 클럭 신호에 응답하여 제1 내부 클럭 신호를 발생하는 측정 시작 신호 발생부, 외부 클럭 신호와 락킹 완료 신호에 응답하여 제1 및 제2 측정 제어 신호들을 발생하는 측정 제어 신호 발생부, 제1 측정 제어 신호에 응답하여 외부 클럭 신호를 분주시켜서 분주 클럭 신호를 발생하는 분주기, 제2 측정 제어 신호 및 외부 클럭 신호에 응답하여 제어 클럭 신호를 발생하는 제어 클럭 발생부, 제어 클럭 신호와 분주 클럭 신호에 응답하여 측정 신호들과 측정 종료 신호를 발생하는 측정 신호 발생부를 포함할 수 있다.
본 발명의 실시예들에 따라, 지연 동기 회로는, 외부 클럭 신호와 제2 내부 클럭 신호의 위상 차를 비교하여 위상 제어 신호를 발생하는 위상 검출부와, 위상 제어 신호에 응답하여 제1 내부 클럭 신호를 지연시켜 제2 내부 클럭 신호를 발생하는 지연부를 포함할 수 있다.
본 발명의 실시예들에 따라, 레이턴시 카운터는, 측정 신호들과 메모리 장치의 레이턴시 정보를 조합하여 다수개의 스위치 신호들을 발생하는 로직 회로부, 외부 클럭 신호에 응답하여 외부 명령 신호를 순차적으로 입력하는 직렬 연결된 다수개의 플립플롭들, 그리고 스위치 신호들에 응답하여 외부 명령 신호 또는 플립플롭들 각각의 출력 신호들을 선택하여 레이턴시 신호로 전달하는 스위치부를 포함할 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 다른 면에 따른 메모리 장치는, 외부 명령을 입력하여 제1 명령 신호를 발생하는 커맨드 버퍼, 외부 클럭을 입력하여 제1 내부 클럭 신호를 발생하는 클럭 버퍼, 외부 클럭으로부터 독출 데이터 출력까지의 지연 시간을 측정하기 위하여 제1 내부 클럭 신호와 제4 내부 클럭 신호에 응답하여 제2 내부 클럭 신호와 측정 신호들을 발생하는 지연 측정부, 제2 내부 클럭 신호를 입력하여 제1 내부 클럭 신호에 동기되는 제3 내부 클럭 신호와 제4 내부 클럭 신호를 발생하는 지연 동기 회로, 제1 내부 클럭 신호와 측정 신호들에 응답하여 제1 명령 신호로부터 제2 명령 신호를 발생하는 레이턴시 카운터, 제2 명령 신호로부터 레이턴시 신호를 발생하되 지연 동기 회로 내 제2 내부 클럭 신호로부터 제3 내부 클럭 신호까지의 지연 시간 만큼 지연시켜 발생하는 지연 셀 레플리카부, 그리고 레이턴시 신호 및 제3 내부 클럭 신호에 응답하여 독출 데이터를 출력하는 데이터 출력 버퍼를 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 또다른 면에 따른 메모리 장치의 동작 방법은, 지연 동기 회로로 입력되는 외부 클럭 신호로부터 내부 클럭 신호를 발생하는 단계, 외부 클럭 신호로부터 메모리 어레이에서 독출된 데이터의 출력까지의 지연 시간을 측정하기 위하여 1 클럭 사이클 미싱된 내부 클럭 신호를 이용하여 측정 신호들을 발생하는 단계, 측정 신호들에 응답하여 외부 독출 명령 신호로부터 레이턴시 신호를 발생하는 단계, 그리고 레이턴시 신호 및 내부 클럭 신호에 응답하여 독출 데이터를 출력하는 단계를 포함한다.
본 발명의 실시예들에 따라, 내부 클럭 신호는, 내부 클럭 신호로부터 독출 데이터 출력까지의 지연 시간 만큼 외부 클럭 신호보다 그 위상이 앞서도록 발생될 수 있다.
본 발명의 실시예들에 따라, 측정 신호들을 발생하는 단계는, 지연 동기 회로의 락킹 완료 시점을 알리는 락킹 완료 신호에 응답하여 1 클럭 사이클 로직 로우 펄스의 측정 시작 신호를 발생하는 단계, 외부 클럭 신호와 측정 시작 신호에 응답하여 내부 클럭 신호를 발생하는 단계, 내부 클럭 신호를 분주시켜 분주 클럭 신호를 발생하는 단계, 그리고 내부 클럭 신호에 응답하여 분주 클럭 신호를 샘플링하고 측정 신호들을 발생하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따라, 레이턴시 신호를 발생하는 단계는, 외부 독출 명령 신호와 메모리 장치의 레이턴시 정보를 조합하여 다수개의 스위치 신호들을 발생하는 단계, 외부 독출 명령 신호를 다수개의 플립플롭들이 직렬 연결된 쉬프트 레지스터로 입력하는 단계, 그리고 외부 클럭 신호에 응답하여 스위치 신호들에 대 응되는 플롭플롭의 출력을 레이턴시 신호로 출력하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따라, 레이턴시 신호는, 메모리 장치의 데이터 스트로브 신호 발생을 위하여 카스 레이턴시 정보 보다 1을 뺀 클럭 사이클에서 활성화되고, 메모리 장치의 버스트 길이에 해당하는 데이터를 출력하는 동안 활성화되도록 설정될 수 있다.
따라서, 본 발명의 메모리 장치에 의하면, 공정, 전원 그리고 온도 변동에 따른 DLL의 지연 셀부들의 지연 시간 변동이 지연 셀 레플리카부에서 그대로 반영되어 레이턴시 신호로 발생되기 때문에, PVT 변동에 따른 지연 튜닝이 필요없다. 메모리 장치의 파워 다운 모드에서 DLL을 파워 오프시키더라도 DLL의 글리치 클럭이 방지되기 때문에, 레이턴시 클럭 초기화 회로를 필요로 하지 않으며 DLL의 파워 온/오프가 자유롭다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일실시예에 따른 독출 레이턴시 제어 방법을 구현하는 메모리 장치를 설명하는 도면이다. 도 4를 참조하면, 메모리 장치(400)는 커맨드 버퍼(410), 클럭 버퍼(420), 지연 측정부(425), DLL(430), 레이턴시 카운터(440), 지 연 셀 레플리카부(450), 그리고 데이터 출력 버퍼(460)를 포함한다.
커맨드 버퍼(410)는 외부 명령, 예컨대 독출 명령(READ)을 입력하여 제1 독출 신호(PREAD)를 발생한다. 클럭 버퍼(420)는 외부 클럭(EXCLK)을 입력하여 tDCK 시간 지연 후 제1 내부 클럭 신호(PCLK)를 발생한다.
지연 측정부(425)는 외부 클럭(EXCLK)으로부터 데이터 출력(DOUT)까지의 지연 시간을 측정한다. 지연 측정부(425)는 제1 내부 클럭 신호(PCLK)와 DLL(430)에서 출력되는 제4 내부 클럭 신호(FCLK)에 응답하여 제2 내부 클럭 신호(ICLK)와 측정 신호들(M1B~M9B)을 발생한다. 지연 측정부(425)는 구체적으로 이 후의 도 6에서 설명된다.
DLL(430)은 위상 검출 및 지연 제어부(431), 제1 가변 지연부(432), 제1 일정 지연부(433), 데이터 출력 버퍼 레플리카부(434) 그리고 클럭 버퍼 레플리카부(435)를 포함한다.
위상 검출 및 지연 제어부(431)는, 제1 내부 클럭 신호(PCLK)와 제4 내부 클럭 신호(FCLK)와의 위상을 비교하여 위상 제어 신호(CTRL)를 발생한다. 제1 가변 지연부(432)는 제2 내부 클럭 신호(ICLK)를 입력하고, 위상 제어 신호(CTRL)에 응답하여 제2 내부 클럭 신호(ICLK)의 위상을 가변적으로 지연시킨다. 제1 일정 지연부(433)는 제1 가변 지연부(432)의 출력을 일정하게 지연시켜 제3 내부 클럭 신호(TDLL)를 발생한다. 제3 내부 클럭 신호(TDLL)는, 데이터 출력 버퍼(470)와 동일하게 구성되는 데이터 출력 버퍼 레플리카부(434)와 클럭 버퍼(420)와 동일하게 구성되는 클럭 버퍼 레플리카부(435)를 순차적으로 통과하여 제4 내부 클럭 신 호(FCLK)로 발생된다.
레이턴시 카운터(440)는 제1 명령 신호(PRAED)를 입력하고, 제1 내부 클럭 신호(PCLK)와 지연 측정부(425)의 측정 신호들(M1B~M9B)에 응답하여 제2 명령 신호(DREAD)를 발생한다. 레이턴시 카운터(440)는 제1 독출 명령(PREAD)가 몇 클럭 사이클(tCK) 동안 머물러 있어야 하는 지를 결정한다.
지연 셀 레플리카부(450)는 제2 명령 신호(DREAD)를 입력하여 레이턴시 신호(LATENCY)를 발생한다. 지연 셀 레플리카부(450)는 제2 가변 지연부(451)와 제2 고정 지연부(452)를 포함한다. 제2 가변 지연부(451)는 제1 가변 지연부(432)와 동일하게 구성되어, 제1 가변 지연부(432)와 동일한 지연 시간(tDV)을 갖는다. 제2 고정 지연부(452)는 제1 고정 지연부(433)와 동일하게 구성되어, 제1 고정 지연부(433)와 동일한 지연 시간(tDF)를 갖는다.
이에 따라, 제2 명령 신호(DREAD)가 레이턴시 신호(LATENCY)로 발생되는 경로와 제2 내부 클럭 신호(ICLK)가 제3 내부 클럭 신호(TDLL)로 발생되는 경로가 동일하게 된다. 데이터 출력 버퍼(460)는 레이턴시 신호(LATENCY)와 제3 내부 클럭 신호(TDLL)에 응답하여 메모리 장치(400)의 독출 데이터(DATA)를 출력 데이터(DQ)로 출력한다.
도 5는 도 4의 메모리 장치의 동작을 설명하는 타이밍 다이어그램이다. 도 5를 참조하면, 카스 레이턴시(CL)가 7 인 경우, 외부 클럭(EXCLK)에 동기되는 독출 명령(READ)으로부터 7 클럭 사이클 후에 출력 데이터들(DQ0-DQ3)이 출력된다. 이를 위하여, DLL(430)에서 출력되는 제3 내부 클럭 신호(TDLL)은 외부 클럭(EXCLK) 보 다 tSAC 시간 만큼 앞당겨져 발생된다. 제2 내부 클럭 신호(ICLK)는 제3 내부 클럭 신호(TDLL)로부터 데이터 출력 버퍼 레플리카(434)의 지연 시간(tSAC)과 클럭 버퍼 레프리카부(435)의 지연 시간(tDCK) 후에 발생된다. 레이턴시 신호(LATENCY)는 제2 내부 클럭 신호(ICLK)로부터 지연 셀 레플리카부(450)의 지연 시간(tHLD) 후에 발생된다. tHLD 시간은 제2 가변 지연부(451)의 지연 시간(tDV)과 제2 고정 지연부(452)의 지연 시간(tDF)을 합한 시간이다. 레이턴시 신호(LATENCY)는, 메모리 장치(400)의 데이터 스트로브 신호(DQS) 발생을 위하여 제3 내부 클럭 신호(TDLL)의 여섯번째 클럭 신호 이전에 로직 하이로 활성화되고, 메모리 장치(400)의 버스트 길이(BL), 예컨대 BL=4에 해당하는 데이터를 출력하는 동안 활성화된다.
도 6은 도 4의 지연 측정부(425)의 구체적인 회로 다이어그램이고, 도 7은 지연 측정부(425)의 동작 타이밍 다이어그램이다. 도 6을 참조하면, 지연 측정부(425)는 레이턴시 카운터 레플리카부(610), 측정 시작 신호 발생부(620), 제2 내부 클럭 신호 발생부(640), 측정 제어 신호 발생부(650), 분주기(660), 제어 클럭 신호 발생부(670), 쉬프트 레지스터부(680), 그리고 측정 신호 발생부(690)를 포함한다. 본 실시예의 지연 측정부(425)는 쉬프트 레지스터부(680) 내 9개의 플립플롭들(681-689)을 사용하여 최대 9*tCK의 지연 시간을 측정한다.
레이턴시 카운터 레플리카부(610)는 제1 내부 클럭 신호(PCLK)를 입력하여 레이턴시 카운터(440, 도 4)의 지연 시간 만큼 지연시킨다. 레이턴시 카운터 레플리카부(610)는 레이턴시 카운터(440)와 동일하게 구성된다.
측정 시작 신호 발생부(620)는 DLL(430, 도 4)의 락킹 동작이 완료되었음을 알리는 락킹 완료 신호(PCNT)와 제1 내부 클럭 신호(PCLK)에 응답하여 측정 시작 신호(STARTB)를 발생한다. 측정 시작 신호 발생부(620)는 제1 내부 클럭 신호(PCLK)에 응답하여 락킹 완료 신호(PCNT)를 입력하고 제1 노드 신호(NA)를 출력하는 제1 플립플롭(621), 제1 내부 클럭 신호(PCLK)를 입력하는 제1 인버터(622), 제1 노드 신호(NA), 제3 노드 신호(NX) 및 측정 시작 신호(STARTB)를 입력하는 낸드 게이트(623), 낸드 게이트(623)의 출력을 입력하여 제2 노드 신호(NB)를 출력하는 제2 인버터(624), 제1 인버터(622)의 출력에 응답하여 제2 노드 신호(NB)를 입력하고 측정 시작 신호(STARTB)를 출력하는 제2 플립플롭(625)을 포함한다.
그리고 측정 시작 신호 발생부(620)는 측정 시작 신호(STARTB)를 입력하는 제3 인버터(631), 제3 인버터(631)의 출력을 입력하는 제4 인버터(632), 제4 인버터(622)의 출력을 지연시키고 반전시키는 지연부(633), 제4 인버터(632)의 출력과 지연부(633)의 출력을 입력하는 제2 낸드 게이트(634), 제2 낸드 게이트(634)의 출력과 제4 낸드 게이트(636)의 출력을 입력하는 제3 낸드 게이트(635), 락킹 완료 신호(PCNT)와 제3 낸드 게이트(635)의 출력을 입력하는 제4 낸드 게이트(636), 그리고 제3 낸드 게이트(635)의 출력을 입력하여 제3 노드 신호(NX)를 발생하는 제3 인버터(637)를 포함한다.
제2 내부 클럭 신호 발생부(640)는 레이턴시 카운터 레플리카(610)를 통과한 제1 내부 클럭 신호와 측정 시작 신호(STARTB)를 입력하는 낸드 게이트(641)과 낸드 게이트 출력(641)의 출력을 입력하고 제2 내부 클럭 신호(ICLK)를 출력하는 인버터(642)를 포함한다.
측정 제어 신호 발생부(650)는 제1 내부 클럭 신호(PCLK)에 응답하여 제1 노드 신호(NA)를 입력하는 제1 플립플롭(651), 제1 플립플롭(651)의 출력을 입력하고 제1 측정 제어 신호(FMS)를 출력하는 지연부(652), 제1 내부 클럭 신호(PCLK)를 입력하는 인버터(653), 그리고 인버터(653) 출력에 응답하여 제1 플립플롭(651)의 출력을 입력하고 제2 측정 제어 신호(IMS)를 출력하는 제2 플립플롭(654)을 포함한다.
분주기(660)는 제1 측정 제어 신호(FMS)와 플립플롭(663)의 반전 출력 신호(/Q)를 입력하는 낸드 게이트(661), 낸드 게이트(661) 출력을 입력하는 인버터(662), 그리고 락킹 완료 신호(PCNT)의 비활성화에 리셋되고 제4 내부 클럭 신호(FCLK)에 응답하여 인버터(662) 출력을 입력하고 분주 클럭 신호(FDIVCLK)를 발생하는 플립플롭(663)을 포함한다.
제어 클럭 발생부(670)는 제1 내부 클럭 신호(PCLK)와 제2 측정 제어 신호(IMS)를 입력하는 제1 낸드 게이트(671), 제1 낸드 게이트(671) 출력을 입력하고 반전 지연시키는 지연부(672), 그리고 지연부(672) 출력과 측정 종료 신호(STOPB)를 입력하고 제어 클럭 신호(IDCLKB)를 발생하는 제2 낸드 게이트(673)를 포함한다.
쉬프트 레지스터부(680)는, 제어 클럭 신호(IDCLKB)에 응답하여 분주 클럭 신호(FDIVCLK)를 입력하는, 직렬 연결된 다수개의 플립플롭들(681-689)을 포함한다. 플립플롭들(681-689)은 락킹 완료 신호(PCNT)의 비활성화에 리셋된다. 689 플립플롭은 제어 클럭 신호(IDCLKB)에 응답하여 분주 클럭 신호(FDIVCLK)를 입력한 후 출력한다. 688 플립플롭은 제어 클럭 신호(IDCLKB)에 응답하여 전단의 689 플립플롭의 출력을 입력한 후 출력한다. 이와 같은 방법으로, 687 내지 681 플립플롭들은 제어 클럭 신호(IDCLKB)에 응답하여 전단의 플립플롭들의 출력을 입력한 후 출력한다. 681 플립플롭의 반전 출력은 측정 종료 신호(STOPB)로 발생된다.
측정 신호 발생부(690)는 각 플립플롭들(682-688)의 반전 출력과 이웃한 측정 신호들(M1B-M7B)에 응답하여 해당되는 측정 신호들(M2B-M8B)를 출력한다. 제1 측정 신호(M1B)는 681 플립플롭의 출력을 반전시키는 제1 인버터(691)에 의해 발생된다. 제2 측정 신호(M2B)는 제1 측정 신호(M1B)를 반전시키는 제2 인버터(692)의 출력과 682 플립플롭의 반전 출력 신호(/Q)를 입력하는 낸드 게이트(693)에 의해 발생된다. 제3 내지 제8 측정 신호(M3B-M8B) 각각은, 제2 측정 신호(M2B)와 동일하게, 이웃한 제2 내지 제7 측정 신호들(M2B-M7M)의 반전 신호와 683 내지 688 플립플롭들의 출력 신호(Q) 또는 반전 출력 신호(/Q)을 부정 논리곱(NAND)하여 발생된다. 제9 측정 신호(M9B)는 제8 측정 신호(M8B)의 반전 신호와 689 플립플롭의 출력 신호(Q)를 부정 논리곱하여 발생된다.
지연 측정부(425)의 동작은 도 7의 타이밍 다이어그램으로 설명된다. 도 7을 참조하면, 제1 내부 클럭 신호(PCNT)의 상승 에지에 응답하여 DLL(430, 도 4)의 락킹 완료 신호(PCNT)가 발생된다(ⓐ). 제1 내부 클럭 신호(PCNT)의 다음 상승 에지에 응답하여 제1 노드 신호(NA)가 로직 하이로 발생되고(ⓑ), 이어지는 하강 에지에 응답하여 측정 시작 신호(STARTB)는 로직 로우로 발생된 후(ⓒ), 다음 하강 에지에 응답하여 로직 하이로 발생된다(ⓓ). 이에 따라, 측정 시작 신호(STARTB)는 제1 내부 클럭 신호(PCLK)의 1 클럭 사이클 정도 로직 로우의 펄스로 발생된다.
제1 내부 클럭 신호(PCLK)와 측정 시작 신호(STARTB)를 논리곱하여 제2 내부 클럭 신호(ICLK)가 발생된다(ⓔ). 이에 따라 제2 내부 클럭 신호(ICLK)는 1 클럭 사이클이 미싱(missing)된 신호로 발생된다. 그리고, 제3 내부 클럭 신호(FCLK)은, DLL(430)이 락킹된 상태에 있으므로, 제2 내부 클럭 신호(ICLK)와 위상 차이가 없다. 제1 노드 신호(NA)가 로직 하이가 된 후 제1 내부 클럭 신호(PCLK)의 상승 에지에 응답하여 제1 측정 제어 신호(FNS)가 로직 하이로 발생되고(ⓕ), 이어지는 하강 에지에 응답하여 제2 측정 제어 신호(IMS)가 로직 하이로 발생된다(ⓖ).
제어 클럭 신호(IDCLKB)는 제2 측정 제어 신호(IMS)의 로직 하이 구간 동안제1 내부 클럭 신호(PCLK)의 반전된 레벨로 발생된다(ⓗ). 분주 클럭 신호(FDIVCLK)는 제1 측정 제어 신호(FMS)의 로직 하이 구간 동안 제3 내부 클럭 신호(FCLK)를 2 분주시켜 발생된다(ⓘ). 분주 클럭 신호(FDIVCLK)도 1 펄스가 미싱된 상태로 발생된다. 제어 클럭 신호(IDCLKB)의 상승 에지들에 응답하여 쉬프트 레지스터부(680, 도 6) 내 681 내지 689 플립플롭들의 출력 신호(Q)는 로직 하이(H)-H-H-H-H-H-L-H-H로 나타난다. 이에 따라, 제1 내지 제9 측정 신호들(M1B-M9B)은 로직 로우(L)-L-L-L-L-L-H-H-H로 발생된다. 그리고, 681 플립플롭으로 분주 클럭 신호(FDIVCLK)의 1 펄스 미싱된 구간이 입력될 때 측정 종료 신호(STOPB)가 로직 로우로 발생된다.
도 8은 도 4의 레이턴시 카운터(440)를 설명하는 회로 다이어그램이다. 도 8을 참조하면, 레이턴시 카운터(440)는 지연 측정부(425)에서 제공되는 측정 신호 들(M1B-M9B)과 레이턴시 정보들(CL5-CL11)을 조합하여 다수개의 스위치 신호들(S0-S6)을 발생하는 로직 회로부(810)를 포함한다. 레이턴시 카운터(440)는, 제1 내부 클럭 신호(PCLK)에 응답하여 제1 명령 신호(PREAD)를 순차적으로 입력하는 다수개의 플립플롭들(821-826)로 구성된 쉬프터 레지스터부(820)와, 스위치 신호들(S0-S6)에 응답하여 제1 명령 신호(PREAD) 또는 플립플롭들(821-826)의 출력 신호들(Q)을 선택적으로 제2 명령 신호(DREAD)로 전달하는 스위치부(830)를 더 포함한다.
레이턴시 카운터(440)의 플립플롭들(821-826)의 시간 마진은 제1 내부 클럭 신호(PCLK)의 클럭 사이클(tCK)가 된다. 그리고, 레이턴시 카운터(440)에서 필요로 하는 플립플롭(821-826)의 수는 (CL*tCK-tSAC-tDCK-tDF-tDV)/tCK를 넘지 않는 최대 정수로 결정된다. 이에 따라, 레이턴시 카운터(440)는 메모리 장치(400)의 최소 억세스 시간(tAA)에도 제어 가능하다.
따라서, 본 발명의 메모리 장치(400)는, 공정, 전원 그리고 온도(PVT) 변동에 따른 DLL(430)의 지연 셀부들(432, 433)의 지연 시간 변동이 지연 셀 레플리카부(450)에서 그대로 반영되어 레이턴시 신호(LATENCY)로 발생되기 때문에, PVT 변동에 따른 지연 튜닝이 필요없다. 또한, 메모리 장치의 파워 다운 모드에서 DLL을 파워 오프시키더라도 DLL(430)의 글리치 클럭이 방지되기 때문에, 레이턴시 클럭 초기화 회로를 필요로 하지 않으며 DLL(430)의 파워 온/오프가 자유롭다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 메모리 장치에 의하면, 공정, 전원 그리고 온도 변동에 따른 DLL의 지연 셀부들의 지연 시간 변동이 지연 셀 레플리카부에서 그대로 반영되어 레이턴시 신호로 발생되기 때문에, PVT 변동에 따른 지연 튜닝이 필요없다. 메모리 장치의 파워 다운 모드에서 DLL을 파워 오프시키더라도 DLL의 글리치 클럭이 방지되기 때문에, 레이턴시 클럭 초기화 회로를 필요로 하지 않으며 DLL의 파워 온/오프가 자유롭다.

Claims (30)

  1. 외부 클럭 신호로부터 독출 데이터 출력까지의 지연 시간을 측정하여 측정 신호들을 발생하고, 상기 외부 클럭 신호로부터 지연된 제1 내부 클럭 신호를 발생하는 지연 측정부;
    상기 제1 내부 클럭 신호를 입력하여 상기 외부 클럭 신호에 동기되는 제2 내부 클럭 신호를 발생하는 지연 동기 회로;
    상기 측정 신호들에 응답하여 외부 독출 명령 신호로부터 레이턴시 신호를 발생하는 레이턴시 카운터; 및
    상기 레이턴시 신호 및 상기 제2 내부 클럭 신호에 응답하여 상기 독출 데이터를 출력하는 데이터 출력 버퍼를 구비하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 지연 측정부는
    상기 지연 동기 회로의 락킹 완료 시점을 알리는 락킹 완료 신호에 응답하여 1 클럭 사이클 미싱된 상기 제1 내부 클럭 신호를 발생하는 것을 특징으로 하는 메모리 장치
  3. 제2항에 있어서, 상기 지연 측정부는
    상기 락킹 완료 신호 및 상기 외부 클럭 신호에 응답하여 측정 시작 신호를 발생하고, 상기 측정 시작 신호 및 상기 외부 클럭 신호에 응답하여 상기 제1 내부 클럭 신호를 발생하는 측정 시작 신호 발생부;
    상기 외부 클럭 신호와 상기 락킹 완료 신호에 응답하여 제1 및 제2 측정 제어 신호들을 발생하는 측정 제어 신호 발생부;
    상기 제1 측정 제어 신호에 응답하여 상기 외부 클럭 신호를 분주시켜서 분주 클럭 신호를 발생하는 분주기;
    상기 제2 측정 제어 신호 및 상기 외부 클럭 신호에 응답하여 제어 클럭 신호를 발생하는 제어 클럭 발생부; 및
    상기 제어 클럭 신호와 상기 분주 클럭 신호에 응답하여 상기 측정 신호들과 측정 종료 신호를 발생하는 측정 신호 발생부를 구비하는 것을 특징으로 하는 메모리 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서, 상기 측정 시작 신호 발생부는
    상기 외부 클럭 신호에 응답하여 상기 락킹 완료 신호를 입력하고 제1 노드 신호로 출력하는 제1 플립플롭;
    상기 외부 클럭 신호를 입력하는 제1 인버터;
    상기 제1 노드 신호, 제3 노드 신호 및 상기 측정 시작 신호를 입력하는 제1 낸드 게이트
    상기 낸드 게이트의 출력을 입력하여 제2 노드 신호를 출력하는 제2 인버터;
    상기 제1 인버터의 출력에 응답하여 상기 제2 노드 신호를 입력하고 상기 측정 시작 신호를 출력하는 제2 플립플롭;
    상기 측정 시작 신호와 상기 지연부의 출력을 입력하는 제2 낸드 게이트;
    상기 제2 낸드 게이트의 출력과 제4 낸드 게이트의 출력을 입력하는 제3 낸드 게이트;
    상기 제3 낸드 게이트의 출력과 상기 외부 클럭 신호를 입력하는 상기 제4 낸드 게이트;
    상기 제3 낸드 게이트의 출력을 입력하여 상기 제3 노드 신호를 발생하는 제3 인버터;
    상기 외부 클럭 신호를 입력하여 상기 레이턴시 카운터의 지연 시간 만큼 지연시키는 레이턴시 카운터 레플리카; 및
    상기 레이턴시 카운터 레플리카의 출력과 상기 측정 시작 신호를 입력하여 상기 제1 내부 클럭 신호를 출력하는 앤드 게이트를 구비하는 것을 특징으로 하는 메모리 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서, 상기 측정 제어 신호 발생부는
    상기 외부 클럭 신호에 응답하여 상기 제1 노드 신호를 입력하는 제3 플립플롭;
    상기 제3 플립플롭의 출력을 입력하고 상기 제1 측정 제어 신호를 출력하는 제2 지연부;
    상기 외부 클럭 신호를 입력하는 제4 인버터; 및
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서, 상기 분주기는
    상기 제1 측정 제어 신호와 플립플롭의 반전 출력 신호를 입력하는 낸드 게이트
    상기 낸드 게이트의 출력을 입력하는 인버터; 및
    상기 락킹 완료 신호의 비활성화에 리셋되고, 상기 제2 내부 클럭 신호에 응답하여 상기 인버터의 출력을 입력하고 상기 분주 클럭 신호를 발생하는 상기 플립플롭을 구비하는 것을 특징으로 하는 메모리 장치.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서, 상기 제어 클럭 발생부는
    상기 외부 클럭 신호와 상기 제2 측정 제어 신호를 입력하는 제1 낸드 게이트;
    상기 제1 낸드 게이트의 출력을 입력하고 반전 지연시키는 지연부;
    상기 지연부의 출력과 상기 측정 종료 신호를 입력하고 상기 제어 클럭 신호를 발생하는 제2 낸드 게이트를 구비하는 것을 특징으로 하는 메모리 장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서, 상기 측정 신호 발생부는
    상기 플립플롭들 각각의 출력 신호 또는 반전 출력 신호와 이웃한 측정 신호의 반전에 응답하여 해당되는 측정 신호들을 발생하는 낸드 게이트들을 구비하고,
    상기 직렬 연결된 마지막 플립플롭의 반전 출력 신호가 상기 측정 종료 신호가 되는 것을 특징으로 하는 메모리 장치.
  9. 제1항에 있어서, 상기 지연 동기 회로는
    상기 외부 클럭 신호와 상기 제2 내부 클럭 신호의 위상 차를 비교하여 위상 제어 신호를 발생하는 위상 검출부; 및
    상기 위상 제어 신호에 응답하여 상기 제1 내부 클럭 신호를 지연시켜 상기 제2 내부 클럭 신호를 발생하는 지연부를 구비하는 것을 특징으로 하는 메모리 장치.
  10. 제1항에 있어서, 상기 레이턴시 카운터는
    상기 측정 신호들과 상기 메모리 장치의 레이턴시 정보를 조합하여 다수개의 스위치 신호들을 발생하는 로직 회로부;
    상기 외부 클럭 신호에 응답하여 상기 외부 독출 명령 신호를 순차적으로 입력하는 직렬 연결된 다수개의 플립플롭들; 및
    상기 스위치 신호들에 응답하여 상기 외부 독출 명령 신호 또는 상기 플립플롭들 각각의 출력 신호들을 선택하여 상기 레이턴시 신호로 전달하는 스위치부를 구비하는 것을 특징으로 하는 메모리 장치.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    외부 명령을 입력하여 제1 명령 신호를 발생하는 커맨드 버퍼;
    외부 클럭을 입력하여 제1 내부 클럭 신호를 발생하는 클럭 버퍼;
    상기 외부 클럭으로부터 독출 데이터 출력까지의 지연 시간을 측정하기 위하여, 상기 제1 내부 클럭 신호와 제4 내부 클럭 신호에 응답하여 제2 내부 클럭 신호와 측정 신호들을 발생하는 지연 측정부;
    상기 제2 내부 클럭 신호를 입력하여 상기 제1 내부 클럭 신호에 동기되는 제3 내부 클럭 신호와 상기 제4 내부 클럭 신호를 발생하는 지연 동기 회로;
    상기 제1 내부 클럭 신호와 상기 측정 신호들에 응답하여 상기 제1 명령 신호로부터 제2 명령 신호를 발생하는 레이턴시 카운터;
    상기 제2 명령 신호로부터 레이턴시 신호를 발생하되, 상기 지연 동기 회로 내 상기 제2 내부 클럭 신호로부터 상기 제3 내부 클럭 신호까지의 지연 시간 만큼 지연시켜 발생하는 지연 셀 레플리카부; 및
    상기 레이턴시 신호 및 상기 제3 내부 클럭 신호에 응답하여 상기 독출 데이터를 출력하는 데이터 출력 버퍼를 구비하는 것을 특징으로 하는 메모리 장치.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 상기 지연 측정부는
    상기 지연 동기 회로의 락킹 완료 시점을 알리는 락킹 완료 신호에 응답하여 1 클럭 사이클 미싱된 상기 제2 내부 클럭 신호를 발생하는 것을 특징으로 하는 메모리 장치
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서, 상기 지연 측정부는
    상기 락킹 완료 신호 및 상기 제1 내부 클럭 신호에 응답하여 측정 시작 신호를 발생하고, 상기 측정 시작 신호 및 상기 제1 내부 클럭 신호에 응답하여 상기 제2 내부 클럭 신호를 발생하는 측정 시작 신호 발생부;
    상기 제1 내부 클럭 신호와 상기 락킹 완료 신호에 응답하여 제1 및 제2 측정 제어 신호들을 발생하는 측정 제어 신호 발생부;
    상기 제1 측정 제어 신호에 응답하여 상기 제1 내부 클럭 신호를 분주시켜서 분주 클럭 신호를 발생하는 분주기;
    상기 제2 측정 제어 신호 및 상기 제1 내부 클럭 신호에 응답하여 제어 클럭 신호를 발생하는 제어 클럭 발생부; 및
    상기 제어 클럭 신호와 상기 분주 클럭 신호에 응답하여 상기 측정 신호들과 측정 종료 신호를 발생하는 측정 신호 발생부를 구비하는 것을 특징으로 하는 메모리 장치.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제13항에 있어서, 상기 측정 시작 신호 발생부는
    상기 제1 내부 클럭 신호에 응답하여 상기 락킹 완료 신호를 입력하고 제1 노드 신호로 출력하는 제1 플립플롭;
    상기 제1 노드 신호, 제3 노드 신호 및 상기 측정 시작 신호를 입력하는 제1 낸드 게이트
    상기 낸드 게이트의 출력을 입력하여 제2 노드 신호를 출력하는 제2 인버터;
    상기 제1 인버터의 출력에 응답하여 상기 제2 노드 신호를 입력하고 상기 측정 시작 신호를 출력하는 제2 플립플롭;
    상기 측정 시작 신호를 지연시키고 반전시키는 지연부;
    상기 측정 시작 신호와 상기 지연부의 출력을 입력하는 제2 낸드 게이트;
    상기 제2 낸드 게이트의 출력과 제4 낸드 게이트의 출력을 입력하는 제3 낸드 게이트;
    상기 제3 낸드 게이트의 출력과 상기 제1 내부 클럭 신호를 입력하는 상기 제4 낸드 게이트;
    상기 제3 낸드 게이트의 출력을 입력하여 상기 제3 노드 신호를 발생하는 제3 인버터;
    상기 제1 내부 클럭 신호를 입력하여 상기 레이턴시 카운터의 지연 시간 만큼 지연시키는 레이턴시 카운터 레플리카; 및
    상기 레이턴시 카운터 레플리카의 출력과 상기 측정 시작 신호를 입력하여 상기 제2 내부 클럭 신호를 출력하는 앤드 게이트를 구비하는 것을 특징으로 하는 메모리 장치.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    상기 제1 내부 클럭 신호에 응답하여 상기 제1 노드 신호를 입력하는 제3 플립플롭;
    상기 제3 플립플롭의 출력을 입력하고 상기 제1 측정 제어 신호를 출력하는 제2 지연부;
    상기 제1 내부 클럭 신호를 입력하는 제4 인버터; 및
    상기 제4 인버터의 출력에 응답하여 상기 제3 플립플롭의 출력을 입력하고 상기 제2 측정 제어 신호를 출력하는 제4 플립플롭을 구비하는 것을 특징으로 하는 메모리 장치.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제13항에 있어서, 상기 분주기는
    상기 제1 측정 제어 신호와 플립플롭의 반전 출력 신호를 입력하는 낸드 게이트
    상기 낸드 게이트의 출력을 입력하는 인버터; 및
    상기 락킹 완료 신호의 비활성화에 리셋되고, 상기 제4 내부 클럭 신호에 응답하여 상기 인버터의 출력을 입력하고 상기 분주 클럭 신호를 발생하는 상기 플립플롭을 구비하는 것을 특징으로 하는 메모리 장치.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제13항에 있어서, 상기 제어 클럭 발생부는
    상기 제1 내부 클럭 신호와 상기 제2 측정 제어 신호를 입력하는 제1 낸드 게이트;
    상기 제1 낸드 게이트의 출력을 입력하고 반전 지연시키는 지연부;
    상기 지연부의 출력과 상기 측정 종료 신호를 입력하고 상기 제어 클럭 신호를 발생하는 제2 낸드 게이트를 구비하는 것을 특징으로 하는 메모리 장치.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제13항에 있어서, 상기 측정 신호 발생부는
    상기 제어 클럭 신호에 응답하여 상기 분주 클럭 신호를 입력하는, 직렬 연결된 다수개의 플립플롭들; 및
    상기 플립플롭들 각각의 출력 신호 또는 반전 출력 신호와 이웃한 측정 신호의 반전에 응답하여 해당되는 측정 신호들을 발생하는 낸드 게이트들을 구비하고,
    상기 직렬 연결된 마지막 플립플롭의 반전 출력 신호가 상기 측정 종료 신호가 되는 것을 특징으로 하는 메모리 장치.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 상기 지연 동기 회로는
    상기 외부 클럭 신호와 상기 제2 내부 클럭 신호의 위상 차를 비교하여 위상 제어 신호를 발생하는 위상 검출부;
    상기 위상 제어 신호에 응답하여 상기 제2 내부 클럭 신호를 지연시켜 상기 제3 내부 클럭 신호를 발생하는 지연 셀부;
    상기 제3 내부 클럭 신호를 입력하여 상기 데이터 출력 버퍼의 지연 시간 만큼 지연시키는 데이터 출력 버퍼 레플리카부; 및
    상기 데이터 출력 버퍼 레플리카부의 출력을 상기 클럭 버퍼의 지연 시간 만큼 지연시키는 클럭 버퍼 레플리카부를 구비하는 것을 특징으로 하는 메모리 장치.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서, 상기 지연 셀부는
    상기 위상 제어 신호에 응답하여 상기 제2 내부 클럭 신호의 지연 시간을 가변시키는 제1 가변 지연부; 및
    상기 제1 가변 지연부를 통과한 상기 제2 내부 클럭 신호를 고정된 지연 시간만큼 지연시켜 상기 제3 내부 클럭 신호를 발생하는 제1 고정 지연부를 구비하는 것을 특징으로 하는 메모리 장치.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제20항에 있어서, 상기 지연 셀 레플리카부는
    상기 위상 제어 신호에 응답하여 상기 제2 명령 신호의 지연 시간을 가변시키는 제2 가변 지연부; 및
    상기 제2 가변 지연부를 통과한 상기 제2 명령 신호를 고정된 지연 시간만큼 지연시켜 상기 레이턴시 신호를 발생하는 제2 고정 지연부를 구비하는 것을 특징으로 하는 메모리 장치.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제21항에 있어서, 상기 제2 가변 지연부는
    상기 제1 가변 지연부와 동일한 회로로 구성되는 것을 특징으로 하는 메모리 장치.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제21항에 있어서, 상기 제2 고정 지연부는
    상기 제1 고정 지연부와 동일한 회로로 구성되는 것을 특징으로 하는 메모리 장치.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 상기 레이턴시 카운터는
    상기 측정 신호들과 상기 메모리 장치의 레이턴시 정보를 조합하여 다수개의 스위치 신호들을 발생하는 로직 회로부;
    상기 외부 클럭 신호에 응답하여 상기 외부 명령을 순차적으로 입력하는 직렬 연결된 다수개의 플립플롭들; 및
    상기 스위치 신호들에 응답하여 상기 외부 명령 또는 상기 플립플롭들 각각의 출력 신호들을 선택하여 상기 제2 명령 신호로 전달하는 스위치부를 구비하는 것을 특징으로 하는 메모리 장치.
  25. 지연 동기 회로로 입력되는 외부 클럭 신호로부터 내부 클럭 신호를 발생하는 단계;
    상기 외부 클럭 신호로부터 메모리 어레이에서 독출된 데이터의 출력까지의 지연 시간을 측정하기 위하여, 1 클럭 사이클 미싱된 상기 내부 클럭 신호를 이용하여 측정 신호들을 발생하는 단계;
    상기 측정 신호들에 응답하여 외부 독출 명령 신호로부터 레이턴시 신호를 발생하는 단계; 및
    상기 레이턴시 신호 및 상기 내부 클럭 신호에 응답하여 상기 독출 데이터를 출력하는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  26. 제25항에 있어서, 상기 내부 클럭 신호는
    상기 내부 클럭 신호로부터 상기 독출 데이터 출력까지의 지연 시간 만큼 상기 외부 클럭 신호보다 그 위상이 앞서도록 발생되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  27. 제25항에 있어서, 상기 측정 신호들을 발생하는 단계는
    상기 지연 동기 회로의 락킹 완료 시점을 알리는 락킹 완료 신호에 응답하여 1 클럭 사이클 로직 로우 펄스의 측정 시작 신호를 발생하는 단계;
    상기 외부 클럭 신호와 상기 측정 시작 신호에 응답하여 상기 내부 클럭 신호를 발생하는 단계;
    상기 내부 클럭 신호를 분주시켜 분주 클럭 신호를 발생하는 단계; 및
    상기 내부 클럭 신호에 응답하여 상기 분주 클럭 신호를 샘플링하고 상기 측정 신호들을 발생하는 단계를 더 구비하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  28. 제25항에 있어서, 상기 레이턴시 신호를 발생하는 단계는
    상기 외부 독출 명령 신호와 상기 메모리 장치의 레이턴시 정보를 조합하여 다수개의 스위치 신호들을 발생하는 단계;
    상기 외부 독출 명령 신호를 다수개의 플립플롭들이 직렬 연결된 쉬프트 레지스터로 입력하는 단계; 및
    상기 외부 클럭 신호에 응답하여 상기 스위치 신호들에 대응되는 상기 플롭플롭의 출력을 상기 레이턴시 신호로 출력하는 단계를 더 구비하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  29. 제28항에 있어서, 상기 레이턴시 신호는
    상기 메모리 장치의 데이터 스트로브 신호 발생을 위하여 상기 레이턴시 정보 보다 1을 뺀 클럭 사이클에서 활성화되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  30. 청구항 30은(는) 설정등록료 납부시 포기되었습니다.
    제29항에 있어서, 상기 레이턴시 신호는
    상기 메모리 장치의 버스트 길이에 해당하는 데이터를 출력하는 동안 활성화되는 것을 특징으로 하는 메모리 장치의 동작 방법.
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