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KR20230119506A - 파인 지연 모사 회로를 포함하는 지연 고정 루프 및 이를 포함하는 메모리 장치 - Google Patents

파인 지연 모사 회로를 포함하는 지연 고정 루프 및 이를 포함하는 메모리 장치 Download PDF

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KR20230119506A
KR20230119506A KR1020220015721A KR20220015721A KR20230119506A KR 20230119506 A KR20230119506 A KR 20230119506A KR 1020220015721 A KR1020220015721 A KR 1020220015721A KR 20220015721 A KR20220015721 A KR 20220015721A KR 20230119506 A KR20230119506 A KR 20230119506A
Authority
KR
South Korea
Prior art keywords
delay
clock
circuit
delay circuit
locked loop
Prior art date
Application number
KR1020220015721A
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English (en)
Inventor
윤준섭
최훈대
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to US17/888,199 priority patent/US11888489B2/en
Priority to CN202211440610.4A priority patent/CN116566386A/zh
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Abstract

본 발명의 실시 예에 따른 지연 고정 루프는, 기준 클럭을 지연시켜 제 1 클럭을 생성하는 코스 지연 회로, 상기 제 1 클럭을 지연시켜 제 2 클럭을 생성하는 파인 지연 회로, 상기 제 2 클럭을 지연시켜 제 3 클럭을 생성하는 제 1 지연 회로, 상기 제 1 클럭을 지연시켜 제 4 클럭을 생성하는 제 2 지연 회로, 상기 제 4 클럭을 지연시켜 제 5 클럭을 생성하는 제 3 지연 회로, 상기 기준 클럭과 상기 제 5 클럭 사이의 위상 차이를 검출하는 위상 검출기, 그리고 상기 위상 검출기의 검출 결과에 기초하여, 상기 코스 지연 회로, 상기 파인 지연 회로 및 상기 제 3 지연 회로 각각의 지연량을 조절하는 컨트롤러를 포함할 수 있다.

Description

파인 지연 모사 회로를 포함하는 지연 고정 루프 및 이를 포함하는 메모리 장치 {DELAY LOCKED LOOP INCLUDING REPLICA FINE DELAY CIRCUIT AND MEMORY DEVICE INCLUDING THE SAME}
본 발명은 지연 고정 루프 및 이를 포함하는 메모리 장치에 관한 것으로, 좀 더 자세하게는, 파인 지연 모사 회로를 포함하는 지연 고정 루프 및 이를 포함하는 메모리 장치에 관한 것이다.
외부로부터 인가되는 클럭이 전자 장치 내부에서 사용될 때, 내부 회로들에 의해 시간 지연(클럭 스큐; Clock Skew)이 발생될 수 있다. 이러한 시간 지연을 보상하기 위해 지연 고정 루프(Delay Locked Loop; DLL)가 사용될 수 있다. 지연 고정 루프는 전자 장치가 외부 클럭과 동기화되기 위해 필요하다.
일반적인 지연 고정 루프는 전자 장치를 외부 클럭에 동기화하기 위해, 내부 회로들을 모사한 회로들을 포함할 수 있다. 그러나 내부 회로들을 모사한 회로들이 많아질수록 지연(Delay)이 생겨 지연 고정 루프의 지연 시간(Locking Time)이 길어진다는 문제점이 있다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 본 발명은 파인 지연 모사 회로를 포함하는 지연 고정 루프 및 이를 포함하는 메모리 장치를 제공할 수 있다.
본 발명의 실시 예에 따른 지연 고정 루프는, 기준 클럭을 지연시켜 제 1 클럭을 생성하는 코스 지연 회로, 상기 제 1 클럭을 지연시켜 제 2 클럭을 생성하는 파인 지연 회로, 상기 제 2 클럭을 지연시켜 제 3 클럭을 생성하는 제 1 지연 회로, 상기 제 1 클럭을 지연시켜 제 4 클럭을 생성하는 제 2 지연 회로, 상기 제 4 클럭을 지연시켜 제 5 클럭을 생성하는 제 3 지연 회로, 상기 기준 클럭과 상기 제 5 클럭 사이의 위상 차이를 검출하는 위상 검출기, 그리고 상기 위상 검출기의 검출 결과에 기초하여, 상기 코스 지연 회로, 상기 파인 지연 회로 및 상기 제 3 지연 회로 각각의 지연량을 조절하는 컨트롤러를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는, 기준 클럭을 수신하여 출력 회로로 전송하는 클럭 지연 회로, 파인 지연 회로를 모사한 파인 지연 모사 회로, 가변 지연 회로 및 지연 모사 회로를 포함하는 지연 고정 루프를 포함하되, 상기 가변 지연 회로는, 상기 기준 클럭을 지연시켜 제 1 클럭 신호를 생성하는 코스 지연 회로; 그리고 상기 제 1 클럭 신호를 지연시켜 제 2 클럭 신호를 생성하는 상기 파인 지연 회로를 포함하고, 상기 지연 모사 회로는 상기 제 1 클럭을 지연시켜 제 4 클럭 신호를 생성하고, 상기 파인 지연 모사 회로는 상기 제 4 클럭 신호를 지연시켜 제 5 클럭을 생성할 수 있다.
본 발명의 실시 예에 따른 지연 고정 루프를 포함하는 메모리 장치의 동작 방법은, 상기 지연 고정 루프가 기준 클럭을 수신하는 단계, 상기 지연 고정 루프의 코스 지연 회로가 상기 기준 클럭을 지연하여 제 1 클럭을 생성하는 단계, 상기 지연 고정 루프가 상기 제 1 출력 클럭을 지연하는 단계, 상기 지연 고정 루프가 상기 지연된 제 1 클럭에 기초하여 상기 지연 고정 루프의 파인 지연 모사 회로의 지연량을 조절하는 단계; 상기 지연 고정 루프가 상기 조절 결과에 기초하여 상기 제 1 클럭을 상기 기준 클럭에 동기화하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 지연 고정 루프 및 이를 포함하는 메모리 장치는 파인 지연 모사 회로를 제어하여 루프 지연을 줄일 수 있다. 이를 통해, 지연 고정 루프의 지연 시간을 줄이고, 파워 노이즈에 의한 지터를 개선 또는 제거할 수 있다.
도 1은 본 발명의 실시 예에 따른 지연 고정 루프를 예시적으로 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다.
도 3은 도 2에서 도시된 가변 지연 회로를 예시적으로 보여주는 블록도이다.
도 4a 및 4b는 도 2에서 도시된 메모리 장치의 동작을 예시적으로 보여주는 보여주는 타이밍도이다.
도 5a 및 5b는 도 2에서 도시된 메모리 장치의 동작의 결과를 예시적으로 보여주는 타이밍도이다.
도 6은 본 발명의 실시 예에 따른 지연 고정 루프가 적용된 메모리 장치를 예시적으로 보여주는 블록도이다.
도 7은 본 발명의 실시 예에 따른 메모리 장치의 동작을 예시적으로 보여주는 순서도이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 지연 고정 루프를 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 지연 고정 루프(Delay Locked Loop, 100)는 코스 지연 회로(Coarse Delay Circuit, 110), 파인 지연 회로(Fine Delay Circuit, 120), 제 1 지연 회로(First Delay Circuit, 130), 제 2 지연 회로(Second Delay Circuit, 140), 제 3 지연 회로(Third Delay Circuit, 150), 위상 검출기(Phase Detector, 160), 컨트롤러(Controller, 170)를 포함할 수 있다.
코스 지연 회로(110)는 기준 클럭(Reference Clock, REF_CK)을 수신하고, 기준 클럭(REF_CK)을 코스 지연 시간(tDc)만큼 지연시킬 수 있다. 제 1 클럭(CK1)은 기준 클럭(REF_CK)이 코스 지연 시간(tDc)만큼 지연된 신호일 수 있다. 코스 지연 회로(110)는 컨트롤러(170)로부터 제 1 코드(CODE1)를 수신할 수 있다. 코스 지연 회로(110)의 코스 지연 시간(tDc)은 제 1 코드(CODE1)에 의해 조절될 수 있다. 코스 지연 회로(110)는 다양한 논리 회로들(예를 들면, 반전기(INV), 논리곱(AND) 연산기, 부정 논리곱(NAND) 연산기, 논리합(OR) 연산기, 부정 논리합(NOR) 연산기, 배타적 논리합(XOR) 연산기, 배타적 부정 논리합(XNOR) 연산기 등)로 구성될 수 있다.
파인 지연 회로(120)는 제 1 클럭(CK1)을 수신하고, 제 1 클럭(CK1)을 파인 지연 시간(tDf)만큼 지연시킬 수 있다. 제 2 클럭(CK2)은 제 1 클럭(CK1)이 파인 지연 시간(tDf)만큼 지연된 신호일 수 있다. 파인 지연 회로(120)는 컨트롤러(170)로부터 제 2 코드(CODE2)를 수신할 수 있다. 파인 지연 회로 (120)의 파인 지연 시간(tDf)은 제 2 코드(CODE2)에 의해 조절될 수 있다. 파인 지연 회로(120)는 다양한 논리 회로들(예를 들면, 반전기(INV), 논리곱(AND) 연산기, 부정 논리곱(NAND) 연산기, 논리합(OR) 연산기, 부정 논리합(NOR) 연산기, 배타적 논리합(XOR) 연산기, 배타적 부정 논리합(XNOR) 연산기 등)로 구성될 수 있다.
제 1 지연 회로(130)는 제 2 클럭(CK2)을 수신하고, 제 2 클럭(CK2)을 제 1 지연 시간(tD1)만큼 지연시킬 수 있다. 제 1 지연 회로(130)는 지연된 클럭을 제 3 클럭(CK3)으로 출력할 수 있다. 제 3 클럭(CK3)은 지연 고정 루프(100)의 외부로 출력될 수 있다.
다만, 제 1 지연 회로(130)의 제 1 지연 시간(tD1)은 컨트롤러(170)에 의해 제어되지 않을 수 있다. 본 발명의 실시 예에 따른 지연 고정 루프(100)는 클럭을 기초로 하여 동작을 수행하는 모든 전자 장치에 적용될 수 있다. 예를 들면, 전자 장치는 프로세서(Processor), 휘발성 메모리(예를 들면, Dynamic Random Access Memory; DRAM, Static Random Access Memory; SRAM, 등), 불휘발성 메모리(예를 들면, NAND 플래시 메모리(NAND Flash Memory), NOR 플래시 메모리(NOR Flash Memory), FRAM(Ferroelectric Random Access Memory), PRAM(Phase Change Random Access Memory), TRAM(Thyristor Random Access Memory), MRAM(Magnetic Random Access Memory), 등), SSD(Solid State Driver), ASIC(Application Specific Integrated Circuit), FPGA(Field Programmable Gate Array), SoC(System on Chip) 등일 수 있다. 클럭을 기초로 하여 동작하는 전자 장치는 클럭에 동기화된 데이터, 명령 등을 외부로 출력할 수 있다. 여기서, 제 1 지연 회로(130)는 상술한 전자 장치가 외부로부터 클럭을 수신하는 입력 패드(미도시)부터 데이터, 명령 등이 외부로 출력되는 출력 패드(미도시)까지의 경로 및 상술한 경로에 배치된 전자 장치의 내부 회로들을 포함할 수 있다. 따라서, 제 1 지연 시간(tD1)은 상술한 경로 및 내부 회로들로 인해 발생되는 지연 시간을 포함할 수 있다. 상술한 경로 및 내부 회로들로 인해 클럭 스큐(Clock Skew)가 발생될 수 있다.
지연 고정 루프(100)는 상술한 클럭 스큐를 개선하거나 혹은 제거하기 위해 제 2 지연 회로(140)를 포함할 수 있다. 제 2 지연 회로(140)는 제 1 지연 회로(130)가 모사된 회로일 수 있다. 즉, 제 2 지연 회로(140)는 제 1 지연 회로(130)의 지연량이 모델링 된 회로일 수 있다. 제 2 지연 회로(140)는 제 1 클럭(CK1)을 수신하고, 제 1 클럭(CK1)을 제 2 지연 시간(tD2)만큼 지연시킬 수 있다. 제 2 지연 회로(140)는 지연된 클럭을 제 4 클럭(CK4)으로 출력할 수 있다. 이때, 제 2 지연 시간(tD2)과 제 1 지연 시간(tD1)은 동일할 수 있다.
지연 고정 루프(100)는 루프 지연(Loop Delay)을 개선하기 위해 제 3 지연 회로(150)를 포함할 수 있다. 제 3 지연 회로(150)는 파인 지연 회로(120)가 모사된 회로일 수 있다. 즉, 제 3 지연 회로(150)는 파인 지연 회로(120)가 모델링 된 회로일 수 있다. 제 3 지연 회로(150)는 제 4 클럭(CK4)을 수신하고, 제 4 클럭(CK4)을 제 3 지연 시간(tD3)만큼 지연시킬 수 있다. 제 3 지연 회로(150)는 지연된 클럭을 제 5 클럭(CK5)으로 출력할 수 있다. 이때, 제 3 지연 시간(tD3)과 파인 지연 시간(tDf)은 동일할 수 있다.
본 발명의 실시 예에 따른 지연 고정 루프(100)는 위상 검출기(150)를 포함할 수 있다. 위상 검출기(160)는 제 5 클럭(CK5) 및 기준 클럭(REF_CK)을 수신하고, 제 5 클럭(CK5) 및 기준 클럭(REF_CK) 사이의 위상 차이를 검출할 수 있다. 예를 들어, 위상 검출기(160)는 기준 클럭(REF_CK)의 위상이 제 5 클럭(CK5)의 위상보다 빠르면 업 신호(UP)를 생성할 수 있다. 반대로, 위상 검출기(160)는 기준 클럭(REF_CK)의 위상이 제 5 클럭(CK3)의 위상보다 느리면 다운 신호(DN)를 생성할 수 있다.
컨트롤러(170)는 위상 검출기(160)의 검출 결과를 이용하여 코스 지연 회로(110), 파인 지연 회로(120) 및 제 3 지연 회로(150) 각각의 지연량을 조절할 수 있다. 좀 더 구체적으로, 컨트롤러(170)는 업 또는 다운 신호들(UP/DN)을 수신할 수 있다. 컨트롤러(170)는 업 또는 다운 신호들(UP/DN)에 기초하여 제 1 및 제 2 코드를 생성할 수 있다. 코스 지연 회로(110)의 코스 지연 시간(tDc)은 제 1 코드(CODE1)에 의해 조절되고, 파인 지연 회로(120) 및 제 3 지연 회로(150)는 제 2 코드(CODE2)에 의해 조절될 수 있다.
제 3 지연 회로(150)는 제 2 코드(CODE2)에 의해 지연 고정 루프(100)로부터 직접적으로 제어될 수 있고, 지연 고정 루프(100)의 루프 지연은 개선될 수 있다. 좀 더 구체적으로, 제 3 지연 회로(150)는 지연 고정 루프(100)의 루프 지연을 개선하여 지연 고정 루프(100)의 고정 시간(Locking Time)을 줄이고, 파워 노이즈(Power Noise)에 의한 지터(Jitter)를 제거할 수 있다.
추가로, 컨트롤러(170)는 지연 고정 루프(100)의 안정성을 위해, 디지털 루프 필터(미도시)를 포함할 수 있다. 디지털 루프 필터는 업 또는 다운 신호들(UP/DN)을 누적할 수 있다. 제 5 클럭(CK5)이 안정화되는데 걸리는 시간 및 지연 고정 루프(100)의 안정성을 참조하여 디지털 루프 필터의 누적 비율이 결정될 수 있다. 컨트롤러(170)는 제 5 클럭(CK5)의 위상이 기준 클럭(REF_CK)의 위상에 고정되면 고정 신호(LOCK)를 생성할 수 있다. 고정 신호(LOCK)는 제 5 클럭(CK5)의 위상이 기준 클럭(REF_CK)의 위상에 고정된 후에 생성될 수 있다.
다른 실시 예에 있어서, 컨트롤러(170)가 코스 지연 회로(110), 파인 지연 회로(120) 및 제 3 지연 회로(150) 각각을 디지털 제어 방식으로 제어하는 경우, 제 5 클럭(CK5)의 위상이 기준 클럭(REF_CK)의 위상에 고정되면, 제 1 및 제 2 코드(CODE1/CODE2)의 LSB(Least Significant Bit)는 계속해서 토글(Toggle)할 수 있다.
정리하면, 지연 고정 루프(100)는 기준 클럭(REF_CK)과 제 3클럭(CK3 사이의 토글 타이밍의 차이(tDc + tDf + tD1)를 일정하게 유지할 수 있다. 실시 예에 있어서, 기준 클럭(REF_CK)과 제 3 클럭(CK3) 사이의 토글 타이밍의 차이(tDc + tDf + tD1)는 기준 클럭 주기(tCK)의 정수 배(n x tCK, n은 1 이상의 자연수)가 될 수 있다. 전술한대로 지연 고정 루프(100)는 제 1 지연 회로(130)의 제 1 지연 시간(tD1)을 직접적으로 제어할 수 없으므로, 제어 가능한 코스 지연 회로(110) 및 파인 지연 회로(120)를 포함하고, 코스 지연 시간(tDc) 및 파인 지연 시간(tDf)을 제어할 수 있다. 이를 통해, 기준 클럭(REF_CK)과 제 3 클럭(CK3) 사이의 토글 타이밍의 차이(tDc + tDf + tD1)는 일정하게 유지될 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 메모리 장치(1000)는 지연 고정 루프(1100), 클럭 버퍼(CLK Buffer, 1200) 클럭 지연 회로(Clock Delay Circuit, 1300), 및 데이터 출력 회로(Data Output Circuit, 1400)를 포함할 수 있다. 도 2는 도 1을 참조하여 설명될 것이다.
지연 고정 루프(1100)는 데이터 스트로브 신호(Data Strobe; DQS)를 외부로부터 수신된 기준 클럭(REF_CK)에 동기화할 수 있다. 여기서, 데이터 스트로브 신호는 메모리 장치(1000)로 전송되는 쓰기 데이터나 메모리 장치(1000)로부터 출력되는 읽기 데이터의 감지 타이밍(Sensing Timing)을 위한 신호일 수 있다. 지연 고정 루프(1100)는 기준 클럭(REF_CK)을 수신하고 제 2 클럭(CK2)을 클럭 지연 회로(1300)로 전송할 수 있다. 지연 고정 루프(1100)는 도 1에서 도시된 지연 고정 루프(100)와 유사한 또는 동일한 기능을 수행할 수 있다.
클럭 버퍼(1200)는 외부로부터 수신된 입력 클럭(CK_i)을 지연 고정 루프(1100)로 전송할 수 있다. 좀 더 구체적으로, 클럭 버퍼(1200)는 입력 클럭(CK_i)을 수신하고 기준 클럭(REF_CK)을 지연 고정 루프(1100)로 전송할 수 있다. 여기서, 기준 클럭(REF_CK)은 입력 클럭(CK_i)이 tDCB만큼 지연된 신호일 수 있다.
클럭 지연 회로(1300)는 클럭 버퍼(1200)로부터 수신된 기준 클럭(REF_CK)을 데이터 출력 회로(1300)로 전송할 수 있다. 좀 더 구체적으로, 클럭 지연 회로(1300)는 제 2 클럭(CK2)을 수신하고 제 3 클럭(CK3)을 데이터 출력 회로(1400)로 전송할 수 있다. 여기서, 제 2 클럭(CK2)은 지연 고정 루프(1100)에 의해 지연된 기준 클럭이고, 제 3 클럭(CK3)은 제 2 클럭(CK2)이 클럭 지연 시간(tSAC)만큼 지연된 신호일 수 있다. 이 때, 클럭 지연 시간(tSAC)은 도 1에서 전술한 제 1 지연 시간(tD1)과 대응될 수 있다. 도 2에서의 클럭 지연 회로(1300)는 도 1에서 전술한 제 1 지연 회로(130)와 대응될 수 있고, 클럭 지연 회로(1300)의 클럭 지연 시간(tSAC)은 지연 고정 루프(1100)에 의해 제어되지 않을 수 있다.
데이터 출력 회로(1400)는 제 3 클럭(CK3)을 수신하고, 제 3 클럭(CK3)을 기초로 하여, 데이터 스트로브 신호(DQS)를 외부로 출력할 수 있다. 이 때, 데이터 스트로브 신호(DQS)는 제 3 클럭(CK3)이 출력 지연 시간(tDOUT)만큼 지연되어 출력될 수 있다. 예시적으로, 데이터 출력 회로(1400)는 데이터 출력 패드 근처에 위치된 메모리 장치(1000)의 내부 회로들일 수 있다.
도 2를 참조하면, 지연 고정 루프(1100)는 가변 지연 회로(Variable Delay Circuit, 1115), 지연 모사 회로(Replica Delay Circuit, 1130), 파인 지연 모사 회로 (Replica Fine Delay Circuit, 1140), 위상 검출기(1150), 컨트롤러(1160)를 포함할 수 있다.
가변 지연 회로(1115)는 기준 클럭(REF_CK)을 수신하고, 기준 클럭(REF_CK)을 'n x tCK - tDf_R - tDRD'만큼 지연시킬 수 있다. 여기서, tCK는 기준 클럭(REF_CK)의 주기이고, n은 자연수를 나타낸다. 모사 파인 지연 시간(tDf_R)은 파인 지연 모사 회로(1140)에 의한 지연 크기이고, 모사 지연 시간(tDRD)은 지연 모사 회로(1130)에 의한 지연 크기이다. 이때, 모사 지연 시간(tDRD)은 'tDCB + tSAC + tDOUT'와 동일할 수 있다. 가변 지연 회로(1115)의 지연 크기가 'n x tCK - tDf_R - (tDCB + tSAC + tDOUT)' 이면, 데이터 스트로브 신호(DQS)는 기준 클럭(REF_CK)이 'n x tCK'만큼 밀린 신호가 될 수 있다. 즉, 데이터 스트로브(DQS)의 위상은 기준 클럭(REF_CK)의 위상에 고정될 수 있다. 가변 지연 회로(1115)는 도 1의 제 1 지연 회로(110)와 대응될 수 있다.
지연 모사 회로(1130)는 클럭 버퍼(1200), 클럭 지연 회로(1200) 및 데이터 출력 회로(1400)가 모사된 회로일 수 있다. 즉, 지연 모사 회로(1130)는 클럭 버퍼(1200), 클럭 지연 회로(1200) 및 데이터 출력 회로(1400)가 모델링 된 회로일 수 있다. 지연 모사 회로(1130)는 제 1 클럭(CK1)을 수신하고, 제 1 클럭(CK1)을 모사 지연 시간(tDRD)만큼 지연시킬 수 있다. 제 4 클럭(CK4)은 제 1 클럭(CK1)이 모사 지연 시간(tDRD)만큼 지연된 신호일 수 있다. 이때, 모사 지연 시간(tDRD)은 'tDCB + tSAC + tDOUT'와 동일할 수 있다. 지연 모사 회로(1130)는 도 1의 제 2 지연 회로(140)와 대응될 수 있다.
파인 지연 모사 회로(1140)는 파인 지연 회로(1120)가 모사된 회로일 수 있다. 즉, 파인 지연 모사 회로(1140)는 파인 지연 회로(1120)가 모델링 된 회로일 수 있다. 파인 지연 모사 회로(1140)는 제 4 클럭(CK4)을 수신하고, 제 4 클럭(CK4)을 모사 파인 지연 시간(tDf_R)만큼 지연시킬 수 있다. 제 5 클럭(CK5)은 제 4 클럭(CK4)이 모사 파인 지연 시간(tDf_R)만큼 지연된 신호일 수 있다. 제 5 클럭(CK5)의 위상이 데이터 스트로브 신호(DQS)의 위상에 고정되면, 데이터 스트로브 신호(DQS)는 기준 클럭(REF_CK)에 동기화될 수 있다.
위상 검출기(1150)는 제 5 클럭(CK5) 및 기준 클럭(REF_CK)을 수신할 수 있다. 위상 검출기(1150)는 제 5 클럭(CK5) 및 제 기준 클럭(REF_CK) 사이의 위상 차이를 검출할 수 있다. 위상 검출기(1150)는 도 1의 위상 검출기(160)와 유사한 또는 동일한 기능을 수행할 수 있다.
컨트롤러(1160)는 위상 검출기(1150)의 검출 결과를 이용하여, 코스 지연 회로(1110), 파인 지연 회로(1120) 및 파인 지연 모사 회로(1140) 각각의 지연량을 조절할 수 있다. 즉, 지연 고정 루프(1100)는 제 5 클럭(CK5) 및 기준 클럭(REF_CK)을 비교하여 코스 지연 회로(1110), 파인 지연 회로(1120) 및 파인 지연 모사 회로(1140) 각각의 지연량을 조절할 수 있다. 코스 지연 회로(1110)의 코스 지연 시간(tDc)은 제 1 코드(CODE1)에 의해 조절되고, 파인 지연 회로(1110)의 파인 지연 시간(tDf) 및 파인 지연 모사 회로(1140)의 모사 파인 지연 시간(tDf_R)은 제 2 코드(CODE2)에 의해 조절될 수 있다. 이때, 가변 지연 회로(1115)의 'n x tCK - tDf_R - tDRD'은 제 1 및 제 2 코드(CODE1/CODE2)에 의해 조절될 수 있다. 컨트롤러(1160)는 도 1의 컨트롤러(170)와 유사한 또는 동일한 기능을 수행할 수 있다.
다른 실시 예에 있어서, 컨트롤러(1160)는 고정 신호(LOCK)를 생성할 수 있다. 고정 신호(LOCK)는 데이터 스트로브 신호(DQS)의 위상이 기준 클럭(REF_CK)의 위상에 고정된 후에 생성될 수 있다. 고정 신호(LOCK)는 메모리 장치(1000)의 도시되지 않은 내부의 다른 회로들로 전송될 수 있다. 예시적으로, 데이터 출력 회로(1400)는 고정 신호(LOCK)를 이용하여 읽기 데이터를 데이터 스트로브 신호(DQS)에 동기화할 수 있다.
도 3은 도 2에서 도시된 가변 지연 회로를 예시적으로 보여주는 블록도이다. 도 3을 참조하면, 가변 지연 회로(2000)는 코스 지연 회로(Coarse Delay Circuit, 2110) 및 파인 지연 회로(Fine Delay Circuit, 2120)를 포함할 수 있다. 도 3은 도 2를 참조하여 설명될 것이다.
코스 지연 회로(2110)는 제 1 내지 제 a 지연 유닛들(Delay Units, 2111~211a)을 포함할 수 있다. 제 1 내지 제 a 지연 유닛들(2111~211a) 각각은 서로 동일하게 구현될 수 있다. 제 1 내지 제 a 지연 유닛들(2111~211a) 각각의 지연 크기는 tD4일 수 있다. 코스 지연 회로(2110)는 기준 클럭(REF_CK)을 수신하고, 제 1 코드(CODE1)에 따라 기준 클럭(REF_CK)을 0부터 'a x tD4' 중 임의의 시간만큼 지연할 수 있다. 코스 지연 회로(2110)는 제 1 클럭(CK1)을 출력할 수 있다.
파인 지연 회로(2120)는 제 1 내지 제 b 지연 유닛들(2121~212b)을 포함할 수 있다. 제 1 내지 제 b 지연 유닛들(2121~212b) 각각은 서로 동일하게 구현될 수 있다. 제 1 내지 제 b 지연 유닛들(2121~212b) 각각의 지연 크기는 tD5일 수 있다. 파인 지연 회로(2120)는 코스 지연 회로(2110)에서 지연된 기준 클럭을 수신하고, 제 2 코드(CODE2)에 따라 지연된 기준 클럭을 0부터 'b x tD5' 중 임의의 시간만큼 지연할 수 있다. 파인 지연 회로(2120)는 제 2 클럭(CK2)을 출력할 수 있다. 실시 예에 있어서, 제 1 내지 제 a 지연 유닛들(2111~211a) 및 제 1 내지 제 b 지연 유닛들(2121~212b) 각각은 다양한 논리 회로들(예를 들면, 반전기(INV), 논리곱(AND) 연산기, 부정 논리곱(NAND) 연산기, 논리합(OR) 연산기, 부정 논리합(NOR) 연산기, 배타적 논리합(XOR) 연산기, 배타적 부정 논리합(XNOR) 연산기 등)로 구성될 수 있다.
다른 실시 예에 있어서, 코스 지연 회로(2110)의 지연량을 조절하는 제 1 코드(CODE1)는 파인 지연 회로(2120)의 지연량을 조절하는 제 2 코드와 동일할 수 있다. 기준 클럭(REF_CK)을 도 2에서 전술한 'n x tCK - tDf_R - tDRD'만큼 지연시키기 위해, 컨트롤러(1160, 도 2 참조)는 코스 지연 회로(2110)의 지연을 조절할 수 있다. 이를 통해, 컨트롤러(1160, 도 2 참조)는 'n x tCK - tDf_R - tDRD' 근처로 기준 클럭(REF_CK)을 지연할 수 있다. 코스 지연 회로(2110)의 조절이 완료된 후, 컨트롤러(1160, 도 2 참조)는 파인 지연 회로(2120)의 지연량을 조절할 수 있다. 이를 통해, 컨트롤러(1160, 도 2 참조)는 미세하게 'n x tCK - tDf_R - tDRD'만큼 기준 클럭(REF_CK)을 지연할 수 있다. 좀 더 구체적으로, 제 1 내지 제 a 지연 유닛들(2111~211a) 각각의 지연 단위인 tD4는, 파인 지연 회로(2120)의 최대 지연 시간(b x tD5)일 수 있다.
가변 지연 회로(2000)는 도 2에서 도시된 가변 지연 회로(1115)의 블록도를 예시적으로 보여준다. 다만, 본 발명의 범위는 이에 한정되지 않고, 코스 지연 회로 및 파인 지연 회로를 이용해 임의의 지연 시간을 설정하는 방식은 도 1에서 도시된 제 2 및 제 3 지연 회로들(140, 150) 그리고 도 2에서 도시된 지연 모사 회로(1130) 및 파인 지연 모사 회로(1140)에도 적용될 수 있다.
도 4a 및 4b는 도 2에서 도시된 메모리 장치의 동작을 예시적으로 보여주는 보여주는 타이밍도이다. 도 4a 및 4b는 도 2를 참조하여 설명될 것이다. 도 4a 및 4b에서 메모리 장치는 파워 노이즈에 의해 높은 전압(HV)과 낮은 전압(LV)이 반복적으로 인가될 수 있다. 도 4a는 지연 고정 루프(1115)가 포함되지 않은 메모리 장치의 타이밍도이고, 도 4b는 도 2의 메모리 장치(1000)의 타이밍도이다.
도 4a를 참조하면, 높은 전압(HV)인 경우 메모리 장치에서의 데이터 스트로브 신호(DQS)의 위상은 기준 클럭(REF_CK)의 위상보다 빠를 수 있다. 좀 더 구체적으로, 높은 전압인 경우 지연 고정 루프의 지연(delay)이 감소하고, 지연 고정 루프의 출력 클럭의 토글 타이밍이 당겨질 수 있다. 따라서, 지연 고정 루프의 고정 시간(Locking Time)이 짧아지고, 데이터 스트로브 신호(DQS)의 위상은 기준 클럭(REF_CK)의 위상보다 빨라질 수 있다. 낮은 전압(LV)인 경우 메모리 장치에서의 데이터 스트로브 신호(DQS)의 위상은 기준 클럭(REF_CK)의 위상보다 느릴 수 있다. 좀 더 구체적으로, 낮은 전압인 경우 지연 고정 루프의 지연이 증가하고, 지연 고정 루프의 출력 클럭의 토글 타이밍이 지연될 수 있다. 따라서, 지연 고정 루프의 고정 시간이 길어지고, 데이터 스트로브 신호(DQS)의 위상은 기준 클럭(REF_CK)보다 느려질 수 있다. 이때, 위상 변경 주기는 클럭 신호의 위상 변경 후, 변경된 위상의 엣지(Edge)가 위상 검출기에 도달하는 시간일 수 있다.
도 4b를 참조하면, 도 2의 지연 고정 루프(1115)를 포함하는 메모리 장치(1000)의 데이터 스트로브 신호(DQS)의 위상은 높은 전압(HV) 및 낮은 전압(LV)에서 기준 전압(REF_CK)의 위상과 동일할 수 있다. 즉, 지연 고정 루프(1115)는 파워 노이즈에 의해 발생한 지터를 개선하거나 제거할 수 있다.
도 5a 및 5b는 도 2에서 도시된 메모리 장치의 동작의 결과를 예시적으로 보여주는 타이밍도이다. 도 5a는 도 2의 지연 고정 루프(1115)가 포함되지 않은 메모리 장치의 데이터 스트로브 신호(DQS)를 주기별로 나누어 10000 싸이클 이상 누적한 타이밍도이다. 도 5b는 지연 고정 루프(1115)가 포함된 메모리 장치의 데이터 스트로브 신호(DQS)를 주기별로 나누어 10000 싸이클 이상 누적한 타이밍도이다.
도 5a를 참조하면, 도 2의 지연 고정 루프(1115)가 포함되지 않은 메모리 장치의 지터는 제 1 시간 구간(T1)에서 발생할 수 있다. 즉, 지연 고정 루프(1115)가 포함되지 않은 메모리 장치의 데이터 스트로브 신호(DQS)는 파워 노이즈에 의한 위상의 변화가 클 수 있다.
도 5b를 참조하면, 지연 고정 루프(1115)가 포함된 메모리 장치의 지터는 제 2 시간 구간(T2)에서 발생할 수 있다. 즉, 지연 고정 루프(1115)가 포함된 메모리 장치의 데이터 스트로브 신호(DQS)는 파워 노이즈에 의한 위상의 변화가 적을 수 있다. 이때, 제 1 시간 구간(T1)은 제 2 시간 구간(T2)보다 길 수 있다.
도 6은 본 발명의 실시 예에 따른 지연 고정 루프가 적용된 메모리 장치를 예시적으로 보여주는 블록도이다. 도 6을 참조하면, 메모리 장치(3000)는 어드레스 버퍼(ADD Buffer, 3110), 명령 디코더(CMD Decoder, 3120), 클럭 버퍼(CK Buffer, 3130), 지연 고정 루프(3200), 뱅크(Bank, 3310), 행 디코더(Row Decoder, 3320), 열 디코더(Column Decoder, 3330), 입출력 게이트(I/O Gate, 3400), 데이터 입력 회로(3510), 및 데이터 출력 회로(3520)를 포함할 수 있다.
어드레스 버퍼(3110)는 어드레스 패드를 통해 외부로부터 어드레스(ADD)를 수신할 수 있다. 어드레스 버퍼(3110)는 클럭 버퍼(3130)로부터 출력된 클럭에 동기화되어 동작할 수 있다. 어드레스 버퍼(3110)는 행 디코더(3320) 및 열 디코더(3330)로 행 어드레스(Row Address; RA) 및 열 어드레스(Column Address; CA)를 각각 전송할 수 있다.
명령 디코더(3120)는 명령 패드를 통해 외부로부터 다양한 명령(CMD)을 수신할 수 있다. 명령 디코더(3120)는 클럭 버퍼(3130)로부터 출력된 클럭에 동기화되어 동작할 수 있다. 예시적으로, 명령(CMD)은 활성화 명령(Activate Command; ACT), 읽기 명령(Read Command; RD), 또는 쓰기 명령(Write Command; WR)을 포함할 수 있다. 명령 디코더(3120)는 쓰기 인에이블 신호(WE), 행 어드레스 스트로브 신호(RAS), 열 어드레스 스트로브 신호(CAS), 액티브 신호(ACT), 칩 선택 신호(CS), 어드레스 버퍼(3110)로부터 전달된 어드레스 신호 등을 디코딩 할 수 있다. 명령 디코더(3120)는 명령(CMD)을 디코딩하고, 행 디코더 제어 신호(R_CTRL) 및 열 디코더 제어 신호(C_CTRL)를 생성할 수 있다.
클럭 버퍼(3130)는 클럭 패드를 통해 기준 클럭(REF_CK)을 수신할 수 있다. 클럭 버퍼(3130)는 도 9에서 도시된 메모리 장치(3000)의 내부 회로 및 도시되지 않은 내부 회로들로 수신한 기준 클럭(REF_CK)을 전송할 수 있다.
지연 고정 루프(3200)는 기준 클럭(REF_CK)이 데이터 스트로브 신호(DQS)로 출력되기까지 필연적으로 발생하는 지연(tDCB + tSAC + tDOUT)을 보상할 수 있다. 본 발명의 실시 예에 따른 지연 고정 루프(3200)는 tDCB, 클럭 지연 시간(tSAC) 및 출력 지연 시간(tDOUT)을 정확하게 모사할 수 있으므로, tDQSCK 및 tDV가 개선될 수 있다. 도 6을 참조하면, 지연 고정 루프(3200)는 클럭 버퍼(3130)를 통해 기준 클럭(REF_CK)을 수신할 수 있다.
뱅크(3310)는 메모리 셀 어레이(Memory Cell Array)로 볼 수 있다. 도면의 간략화를 위해 도 9에서 뱅크(5310)는 하나만 도시되어 있으나, 메모리 장치(3000)는 복수의 뱅크들을 포함할 수도 있다. 뱅크(3310)의 크기 또는 개수는 규약 또는 스펙(Specification)에 의해 결정될 수 있다. 뱅크(3310)는 행 디코더(3320) 및 열 디코더(3330)에 의해 제어될 수 있다.
행 디코더(3320)는 행 어드레스(RA) 및 행 디코더 제어 신호 (R_CTRL)에 응답하여 워드 라인들(WL, 미도시)을 제어할 수 있다. 좀 더 구체적으로, 행 디코더(3320)는 메모리 장치(3000)가 외부로부터 활성화 명령을 수신하면, 임의의 워드 라인을 선택할 수 있다.
활성화 명령에 응답하여, 열 디코더(3330)는 선택된 워드 라인에 연결된 메모리 셀들의 데이터를 비트 라인들(BL, 미도시)을 통해 읽을 수 있다. 메모리 장치(3000)가 외부로부터 읽기 명령 또는 쓰기 명령을 수신하면, 열 디코더(3330)는 입출력 게이트(3400)에 의해 선택된 데이터를 출력하거나 또는 입출력 게이트(3400)에 의해 선택된 데이터를 수정할 수 있다.
입출력 게이트(3400)는 열 어드레스(CA) 및 입출력 게이트 제어 신호(G_CTRL)를 수신할 수 있다. 입출력 게이트(3400)는 데이터 입력 회로(3510)로부터 전달되는 쓰기 데이터를 열 어드레스(CA)에 응답하여 열 디코더(3330)로 전달할 수 있다. 입출력 게이트(3400)는 열 어드레스(CA)에 응답하여 열 디코더(3330)의 데이터를 입출력 게이트(3400)로 전달할 수 있다. 입출력 게이트(3400)는 열 디코더(3330)로부터 전달되는 데이터를 데이터 출력 회로(3520)로 전송할 수 있다.
데이터 입력 회로(3510)는 데이터 패드를 통해 수신한 쓰기 데이터를 입출력 게이트(3400)로 전송할 수 있다. 이 때, 데이터 입력 회로(3510)는 데이터 스트로브 패드를 통해 데이터 스트로브 신호(DQS)를 같이 수신할 수 있다.
데이터 출력 회로(3520)는 데이터 패드를 통해 읽기 데이터를 출력할 수 있다. 데이터 출력 회로(3520)는 읽기 데이터를 입출력 게이트(3400)로부터 제공받을 수 있다. 이 때, 데이터 출력 회로(3520)는 데이터 스트로브 패드를 통해 데이터 스트로브 신호(DQS)를 출력할 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 장치의 동작을 예시적으로 보여주는 순서도이다. 도 7은 도 2를 참조하여 설명될 것이다.
S110 단계에서, 지연 고정 루프(1100)는 기준 클럭(REF_CK)을 수신할 수 있다. 좀 더 구체적으로, 지연 고정 루프(1000)의 코스 지연 회로(1110)는 기준 클럭(REF_CK)을 수신할 수 있다.
S120 단계에서, 지연 고정 루프(1100)는 기준 클럭(REF_CK)을 지연하여 제 1 클럭(CK1)을 생성할 수 있다. 좀 더 구체적으로, 지연 고정 루프(1100)의 코스 지연 회로(1110)는 기준 클럭(REF_CK)을 수신하여 제 1 클럭(CK1)을 생성할 수 있다.
S130 단계에서, 지연 고정 루프(1100)는 제 1 클럭(CK1)을 지연시킬 수 있다. 좀 더 구체적으로, 지연 고정 루프(1100)의 모사 지연 회로(1130)는 코스 지연 회로(1110)로부터 제 1 클럭(CK1)을 수신하고, 제 1 클럭(CK1)을 모사 지연 시간(tDRD)만큼 지연시킬 수 있다. 제 4 클럭(CK4)은 제 1 클럭(CK1)이 모사 지연 시간(tDRD)만큼 지연된 신호일 수 있다. 이때 모사 지연 시간(tDRD)는 여 제 4 클럭(CK4)을 생성할 수 있다. 제 4 클럭(CK4)은 'tDCB + tSAC + tDOUT'와 동일할 수 있다.
파인 지연 모사 회로(1140)는 제 4 클럭(CK4)을 수신하고, 제 4 클럭(CK4)을 모사 파인 지연 시간(tDf_R)만큼 지연시킬 수 있다. 제 5 클럭(CK5)은 제 4 클럭(CK4)이 모사 파인 지연 시간(tDf_R)만큼 지연된 신호일 수 있다.
S140 단계에서, 지연 고정 루프(1100)는 지연된 제 1 클럭(CK1)에 기초하여 파인 지연 모사 회로의 지연량을 튜닝(Tuning)할 수 있다. 좀 더 구체적으로, 지연 고정 루프(1100)의 위상 검출기(1150)는 파인 지연 모사 회로(1140)로부터 출력된 신호 및 기준 클럭(REF_CK)을 수신하여 파인 지연 모사 회로(1140)로부터 출력된 신호 및 기준 클럭(REF_CK) 간의 위상 차이를 검출할 수 있다. 컨트롤러(1160)는 위상 검출기(1150)의 검출 결과에 기초하여 코스 지연 회로(1110), 파인 지연 회로(1120) 및 파인 지연 모사 회로(1140) 각각의 지연량을 튜닝(Tuning)할 수 있다.
S150 단계에서, 지연 고정 루프는(1100)는 제 1 클럭(CK1)을 기준 클럭(REF_CK)에 동기화할 수 있다. 좀 더 구체적으로, 지연 고정 루프(1100)의 위상 검출기(1150)는 파인 지연 모사 회로(1140)로부터 출력된 신호 및 기준 클럭을 수신하여 파인 지연 모사 회로(1140)로부터 출력된 신호 및 기준 클럭(REF_CK) 간의 위상 차이를 검출할 수 있다. 컨트롤러(1160)는 위상 검출기(1150)의 검출 결과에 기초하여 제 1 클럭(CK1)을 기준 클럭(REF_CK)에 동기화할 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
100: 지연 고정 루프
110: 코스 지연 회로
120: 파인 지연 회로
130: 제 1 지연 회로
140: 제 2 지연 회로
150: 제 3 지연 회로
160: 위상 검출기
170: 컨트롤러
1000: 메모리 장치

Claims (10)

  1. 기준 클럭을 지연시켜 제 1 클럭을 생성하는 코스 지연 회로;
    상기 제 1 클럭을 지연시켜 제 2 클럭을 생성하는 파인 지연 회로;
    상기 제 2 클럭을 지연시켜 제 3 클럭을 생성하는 제 1 지연 회로;
    상기 제 1 클럭을 지연시켜 제 4 클럭을 생성하는 제 2 지연 회로;
    상기 제 4 클럭을 지연시켜 제 5 클럭을 생성하는 제 3 지연 회로;
    상기 기준 클럭과 상기 제 5 클럭 사이의 위상 차이를 검출하는 위상 검출기; 그리고
    상기 위상 검출기의 검출 결과에 기초하여, 상기 코스 지연 회로, 상기 파인 지연 회로 및 상기 제 3 지연 회로 각각의 지연량을 조절하는 컨트롤러를 포함하는 지연 고정 루프.
  2. 제 1 항에 있어서,
    상기 제 3 지연 회로는 상기 파인 지연 회로가 모사된 지연 고정 루프.
  3. 제 2 항에 있어서,
    상기 제 2 지연 회로는 상기 제 1 지연 회로가 모사된 지연 고정 루프.
  4. 제 3 항에 있어서,
    상기 컨트롤러는 상기 코스 지연 회로의 지연량을 조절한 후 상기 파인 지연 회로 및 상기 제 3 지연 회로의 지연량을 조절하는 지연 고정 루프.
  5. 제 3 항에 있어서,
    상기 컨트롤러는 제 1 코드 및 제 2 코드를 생성하고,
    상기 제 1 코드는 상기 코스 지연 회로의 지연량을 조절하고, 상기 제2 코드는 상기 파인 지연 회로 및 상기 파인 지연 모사 회로 각각의 지연량을 조절하는 지연 고정 루프.
  6. 기준 클럭을 수신하여 출력 회로로 전송하는 클럭 지연 회로;
    파인 지연 회로를 모사한 파인 지연 모사 회로, 가변 지연 회로 및 지연 모사 회로를 포함하는 지연 고정 루프를 포함하되,
    상기 가변 지연 회로는:
    상기 기준 클럭을 지연시켜 제 1 클럭 신호를 생성하는 코스 지연 회로; 그리고
    상기 제 1 클럭 신호를 지연시켜 제 2 클럭 신호를 생성하는 상기 파인 지연 회로를 포함하고,
    상기 지연 모사 회로는 상기 제 1 클럭을 지연시켜 제 4 클럭 신호를 생성하고,
    상기 파인 지연 모사 회로는 상기 제 4 클럭 신호를 지연시켜 제 5 클럭을 생성하는 메모리 장치.
  7. 제 6 항에 있어서,
    상기 지연 고정 루프는:
    상기 기준 클럭 및 상기 제 5 클럭을 수신하고, 상기 기준 클럭 및 상기 제 5 클럭의 위상 차이를 검출하는 위상 검출기; 그리고
    상기 위상 검출기의 검출 결과에 기초하여 제 1 코드 및 제 2 코드를 생성하는 컨트롤러를 더 포함하는 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 1 코드는 상기 코스 지연 회로의 지연량을 조절하고, 상기 제 2 코드는 상기 파인 지연 회로 및 상기 파인 지연 모사 회로 각각의 지연량을 조절하는 메모리 장치.
  9. 제 8 항에 있어서,
    상기 지연 모사 회로는 상기 클럭 버퍼, 상기 클럭 지연 회로 및 상기 출력 회로를 모사한 메모리 장치.
  10. 지연 고정 루프를 포함하는 메모리 장치의 동작 방법에 있어서,
    상기 지연 고정 루프가 기준 클럭을 수신하는 단계;
    상기 지연 고정 루프의 코스 지연 회로가 상기 기준 클럭을 지연하여 제 1 클럭을 생성하는 단계;
    상기 지연 고정 루프가 상기 제 1 출력 클럭을 지연하는 단계;
    상기 지연 고정 루프가 상기 지연된 제 1 클럭에 기초하여 상기 지연 고정 루프의 파인 지연 모사 회로의 지연량을 조절하는 단계;
    상기 지연 고정 루프가 상기 조절 결과에 기초하여 상기 제 1 클럭을 상기 기준 클럭에 동기화하는 단계를 포함하는 메모리 장치의 동작 방법.
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KR100546135B1 (ko) 2004-05-17 2006-01-24 주식회사 하이닉스반도체 지연 고정 루프를 포함하는 메모리 장치
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KR100800150B1 (ko) 2006-06-30 2008-02-01 주식회사 하이닉스반도체 지연 고정 루프 장치
KR100810073B1 (ko) 2006-09-29 2008-03-05 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
KR101222064B1 (ko) * 2010-04-28 2013-01-15 에스케이하이닉스 주식회사 반도체 집적회로의 지연고정루프 및 그의 구동방법
KR101771980B1 (ko) 2011-10-20 2017-08-30 에스케이하이닉스 주식회사 위상 혼합 회로 및 이를 포함하는 지연고정루프
US9729131B2 (en) 2015-09-25 2017-08-08 Micron Technology, Inc. System and method for duty cycle correction
KR20180046429A (ko) * 2016-10-27 2018-05-09 삼성전자주식회사 오프셋을 제거하는 지연 고정 루프 및 이를 포함하는 메모리 장치
US10056909B1 (en) 2017-05-01 2018-08-21 Everspin Technologies, Inc. Single-lock delay locked loop with cycle counter and method therefore
US11282566B2 (en) 2020-01-15 2022-03-22 Micron Technology, Inc. Apparatuses and methods for delay control

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