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KR100631166B1 - 지연고정 시간을 줄인 레지스터 제어 지연고정루프 - Google Patents

지연고정 시간을 줄인 레지스터 제어 지연고정루프 Download PDF

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KR100631166B1
KR100631166B1 KR1020040039242A KR20040039242A KR100631166B1 KR 100631166 B1 KR100631166 B1 KR 100631166B1 KR 1020040039242 A KR1020040039242 A KR 1020040039242A KR 20040039242 A KR20040039242 A KR 20040039242A KR 100631166 B1 KR100631166 B1 KR 100631166B1
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KR
South Korea
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signal
delay
output
nand gate
shift
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이재진
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주식회사 하이닉스반도체
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Publication date
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Abstract

본 발명은 반도체 회로 기술에 관한 것으로, 특히 지연고정루프(delay locked loop, DLL)에 관한 것이며, 더 자세히는 레지스터 제어 DLL(register controlled DLL)에 관한 것이다. 본 발명은 지연고정 시간을 최소화할 수 있는 레지스터 제어 지연고정루프를 제공하는데 그 목적이 있다. 본 발명에서는 레지스터 제어 DLL의 초기 동작시 일정 시간 동안(구체적으로는 위상비교신호가 바뀌기 전까지) 한번에 많은 스텝의 단위 딜레이를 쉬프트 하도록 한다. 예컨대, 지연라인에서 총 35개의 단위 딜레이를 쉬프트 시켜야 한다면 크게 10 스텝씩 4번을 쉬프트 레프트시키고 그 이후 동작에서 한 스텝씩 쉬프트 라이트를 수행하게 된다. 종래기술에 따른 레지스터 제어 DLL의 레지스터 제어 방식은 총 35번의 쉬프트 동작이 필요하지만, 본발명을 적용하면 총 10번 이내의 쉬프트 동작으로 지연고정을 이룰 수 있어 지연고정 시간을 최소화할 수 있다.
레지스터 제어 지연고정루프, 지연고정 시간, 가속화 모드, 쉬프트 레지스터, 쉬프트 레지스터 제어기

Description

지연고정 시간을 줄인 레지스터 제어 지연고정루프{Register controlled delay locked loop with reduced delay locking time}
도 1은 종래기술에 따른 SDRAM의 레지스터 제어 DLL의 블록 다이어그램.
도 2는 상기 도 1의 지연 라인의 회로도.
도 3은 상기 도 1의 쉬프트 레지스터의 회로도.
도 4는 종래기술에 따른 쉬프트 레지스터와 지연라인을 모식적으로 나타낸 도면.
도 5는 상기 도 3에 도시된 쉬프트 레지스터의 타이밍 다이어그램.
도 6은 상기 도 1의 위상 비교기와 쉬프트 레지스터 제어기의 회로도.
도 7은 상기 도 5에 도시된 위상 비교기 및 쉬프트 레지스터 제어기의 타이밍 다이어그램.
도 8은 본 발명의 일 실시예에 따른 레지스터 제어 DLL의 쉬프트 레지스터의 회로도.
도 9는 본 발명의 일 실시예에 따른 쉬프트 레지스터 제어기의 회로도.
도 10은 상기 도 8 및 도 9에 도시된 쉬프트 레지스터 및 쉬프트 레지스터 제어기의 타이밍 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명
slo, sle : 가속화 쉬프트 레프트 제어신호
slo_old, sle_old : 노말 쉬프트 레프트 제어신호
sre, sro : 쉬프트 제어신호
본 발명은 반도체 회로 기술에 관한 것으로, 특히 지연고정루프(delay locked loop, DLL)에 관한 것이며, 더 자세히는 레지스터 제어 DLL(register controlled DLL)에 관한 것이다.
통상적으로, 시스템이나 회로에서 클럭은 동작 타이밍을 맞추기 위한 레퍼런스로 사용되고 있으며, 에러(error) 없이 보다 빠른 동작을 보장하기 위해서 사용되기도 한다. 외부로부터 입력되는 클럭이 내부에서 사용될 때 내부 회로에 의한 시간 지연 - 이를 클럭 스큐(clock skew)라 함- 이 발생하게 되는데, 이러한 시간 지연을 보상하여 내부 클럭이 외부 클럭과 동일한 위상을 갖도록 하기 위해 DLL이 사용되고 있다.
한편, DLL은 기존에 사용되어 온 위상고정루프(PLL)에 비해 잡음(noise)의 영향을 덜 받는 장점이 있어 SDRAM(Synchronous DRAM), DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 동기식 반도체 메모리에서 널리 사용되고 있으 며, 그 중에서도 디지털 DLL의 일종인 레지스터 제어 DLL이 가장 일반화되어 사용되고 있다.
동기식 반도체 메모리 소자에서 레지스터 제어 DLL은 기본적으로 외부 클럭을 받아서 클럭 경로 및 데이터 경로의 지연 성분을 보상하여 미리 네거티브 지연을 반영함으로서 데이터의 출력이 외부 클럭과 동기되도록 해주는 기능을 수행한다.
첨부된 도면 도 1은 종래기술에 따른 SDRAM의 레지스터 제어 DLL의 블록 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 SDRAM의 레지스터 제어 DLL은, 외부 클럭(CLK)을 버퍼링하여 외부 클럭(CLK)의 라이징 에지(또는 폴링 에지)에 동기된 소오스 클럭(clk)을 생성하기 위한 클럭 버퍼(10)와, 소오스 클럭(clk)을 1/M(M은 양의 정수이며, 통상 M=8)로 분주하여 지연 모니터링 클럭(fb_div) 및 기준 클럭(ref)을 생성하기 위한 클럭 분주기(11)와, 소오스 클럭(clk)을 입력으로 하며, 프로그램 가능한 다수의 단위 딜레이를 구비하는 지연 라인(12)과, 지연 모니터링 클럭(fb_div)을 입력으로 하며, 프로그램 가능한 다수의 단위 딜레이를 구비하는 더미 지연 라인 -지연라인(12)와 동일한 구성을 가짐-(13)과, 지연 라인(12) 및 더미 지연 라인(13)의 지연량을 결정하기 위한 쉬프트 레지스터(17)와, 더미 지연 라인(13)의 출력을 입력으로 하며, 실제 클럭 경로의 지연 성분을 모델링한 지연 모델(15)과, 지연 모델(15)로부터 출력된 피드백 클럭(fb_fm)과 기준 클럭(ref)의 위상을 비교하기 위한 위상 비교기(16)와, 위상 비교기(16)의 비교 결과에 응답 하여 쉬프트 레지스터(17)의 쉬프트 방향을 제어하기 위한 쉬프트 레지스터 제어기(18)를 구비한다.
여기서, 지연 모델(15)은 실제 클럭 버퍼(10), 데이터 출력 버퍼(도시되지 않음), 클럭 신호 라인(도시되지 않음) 등의 지연 시간 또는 경로와 동일한 지연 조건을 가진다.
이하, 상기와 같이 구성된 종래기술에 따른 레지스터 제어 DLL의 동작을 갈략히 살펴본다.
우선, 클럭 분주기(13)는 소오스 클럭(clk)을 1/M 분주하여 외부 클럭(CLK)의 M번째 클럭마다 한번씩 동기되는 클럭(ref, fb_div)을 만든다. 기준 클럭(ref) 및 지연 모니터링 클럭(fb_div)은 서로 반대 위상을 갖는 것이 보통이나, 반드시 그래야만 하는 것은 아니다. 한편, 클럭 분주기(13)는 DLL의 전류 소모를 줄이고, 동작 주파수의 증가에 따른 제어 로직의 복잡성을 피하기 위하여 사용된 것으로, DLL에서 반드시 사용되어야 하는 것은 아니다.
초기 동작시, 지연 모니터링 클럭(fb_div)은 더미 지연 라인(13)의 단위 딜레이 하나만(쉬프트 레프트를 기본으로 하는 방식의 경우)을 통과한 후, 지연 모델(15)를 거치면서 다시 예정된 지연량 만큼 지연되어 출력된다.
한편, 위상 비교기(16)는 기준 클럭(ref)의 라이징 에지와 지연 모델(15)의 출력 클럭(fb_dm)의 라이징 에지를 비교하고, 쉬프트 레지스터 제어기(18)는 위상 비교기(16)의 비교 결과에 응답하여 쉬프트 레지스터(17)의 쉬프트 방향을 제어하기 위한 쉬프트 제어신호(SR, SL)를 출력한다.
그리고, 쉬프트 레지스터(17)는 쉬프트 제어신호(SR, SL)에 응답하여 지연 라인(12) 및 더미 지연 라인(13)을 구성하는 다수의 단위 딜레이 중 하나의 단위 딜레이를 인에이블 시킴으로써 지연 라인(12) 및 더미 지연 라인(13)에 의한 지연량을 결정한다. 이때, 쉬프트 라이트 제어신호 SR이 인에이블 되면 쉬프트 레지스터의 값을 한 비트씩 오른쪽으로 이동시키고, 쉬프트 레프트 제어신호 SL이 인에이블 되면 쉬프트 레지스터의 값을 한 비트씩 왼쪽으로 이동시킨다.
이후, 계속해서 지연 모델(19)의 출력 클럭(fb_dm)과 기준 클럭(ref)을 비교해 나가면서 두 클럭이 최소의 지터(jitter)를 가지는 순간에 지연고정(locking)이 이루어지게 된다. 이때, DLL 드라이버(14)로부터 출력되는 DLL 클럭(clk_dll)은 외부 클럭(CLK)에 동기되어 데이터 출력을 인에이블 시킬 수 있다.
도 2는 상기 도 1의 지연 라인의 회로도로서, 지연 라인(12) 및 더미 지연라인(13)이 같은 구성을 가진다.
도 2를 참조하면, 지연 라인은 n개의 단위 딜레이(UD 1, …, UD n)로 구성된다. 각 단위 딜레이는 입력 클럭(clk_in)을 일 입력으로 하고 쉬프트 레지스터(17)로부터 출력된 지연선택신호(Reg_1, …, Reg_n-3, Reg_n-2, Reg_n-1, Reg_n)를 각각 타 입력으로 하는 제1 낸드 게이트(NAND100)와, 제1 낸드 게이트(NAND100)의 출력을 일 입력으로 하고 전단의 단위 딜레이의 출력을 타 입력으로 하는 제2 낸드 게이트(NAND101)와, 제2 낸드 게이트(NAND101)의 출력을 입력으로 하는 인버터(INV100)로 구성된다. 단, 첫번째 단위 딜레이(DU 1)는 전단에 단위 딜레이가 없기 때문에 이전 단위 딜레이의 출력 대신에 공급전원(VDD)을 입력 받는다.
단위 딜레이 UD 4를 예로 들어 설명하면, 지연선택신호(Reg_n-3)가 논리레벨 하이인 경우, 제1 낸드 게이트(NAND100)는 인에이블되어 입력 클럭(clk_in)을 반전시켜 출력하고, 제2 낸드 게이트(NAND101) 및 인버터(INV100)가 입력 클럭(clk_in)을 일정 시간동안 지연시켜 출력하게 된다. 한편, 지연선택신호(Reg_n-3)가 논리레벨 로우인 경우에는 제1 낸드 게이트(NAND100)가 디스에이블되어 입력 클럭(clk_in)을 차단하게 되고, 제1 낸드 게이트(NAND100)의 출력은 논리레벨 하이를 유지하므로 제2 낸드 게이트(NAND101) 및 인버터(INV100)는 전단의 단위 딜레이(UD 3)의 출력을 일정 시간동안 지연시켜 출력하게 된다.
도 3은 상기 도 1의 쉬프트 레지스터(17)의 회로도이다.
도 3을 참조하면, 쉬프트 레지스터는 n개의 스테이지로 구성된다. 도면에는 4개의 스테이지만을 도시하였다. 지연선택신호 Reg_2를 생성하기 위한 스테이지를 예로 들어 설명하면, 각 스테이지는 낸드 게이트(NAND102)와 인버터(INV101)로 구성된 반전 래치(L)와, 쉬프트 제어신호(sre, sro, slo, sle)에 제어 받아 래치(L)에 래치된 값을 변경하기 위한 스위칭부(S)와, 해당 스테이지의 래치(L)의 정출력(Q)과 이전 스테이지의 래치의 부출력(/Q)을 논리곱하기 위한 논리곱부(C)를 구비한다.
여기서, 래치(L)는 초기화 신호인 리셋 신호(resetb)를 일 입력으로 하고 부출력(/Q)을 타 입력으로 하는 낸드 게이트(NAND102)와, 낸드 게이트(NAND102)의 출력인 정출력(Q)을 입력으로 하여 부출력(/Q)을 출력하는 인버터(INV101)로 구성된다. 초기화시 모든 래치의 정출력(Q)은 논리레벨 하이를 나타낸다.
스위칭부(S)는 각 스테이지의 래치(L)의 정출력(Q)단에 접속되며 이전 스테이지의 래치의 부출력(/Q)을 게이트 입력으로 하는 NMOS 트랜지스터(M4)와, 해당 래치(L)의 부출력(/Q)단에 접속되며 다음 스테이지의 래치의 정출력(Q)을 게이트 입력으로 하는 NMOS 트랜지스터(M3)와, 짝수 쉬프트 라이트 제어신호(sre)에 제어 받아 NMOS 트랜지스터(M3)와 함께 해당 래치(L)의 부출력(/Q)단과 접지전원 사이에 선택적으로 경로를 생성하기 위한 NMOS 트랜지스터(M1)와, 짝수 쉬프트 레프트 제어신호(sle)에 제어 받아 MOS 트랜지스터(M4)와 함께 해당 래치(L)의 정출력(Q)단과 접지전원 사이에 선택적으로 경로를 생성하기 위한 NMOS 트랜지스터(M2)를 구비한다. 한편, 이전 스테이지와 다음 스테이지 즉, 홀수번째 스테이지의 스위칭부(S)는 쉬프트 제어신호(sre, sro, slo, sle) 중 홀수 쉬프트 라이트 제어신호(sro) 및 홀수 쉬프트 레프트 제어신호(slo)에 제어 받게 된다.
그리고, 논리곱부(C)는 해당 스테이지의 래치(L)의 정출력(Q)을 일 입력으로 하고 이전 스테이지의 래치의 부출력(/Q)을 타 입력으로 하는 낸드 게이트(NAND103)와, 낸드 게이트(NAND103)의 출력을 입력으로 하는 인버터(INV102)로 구성된다.
상기와 같이 구성된 쉬프트 레지스터(17)는 초기화 동작시 리셋 신호(resetb)에 의해 모든 스테이지의 래치값(Q)이 논리레벨 하이가 되며, 이에 따라 지연선택신호 Reg_1, Reg_2, …, Reg_n은 '1, 0, …,0'의 형태로 나타나며, 이후 쉬프트 동작을 수행하면서 어느 하나의 지연선택신호를 논리레벨 하이로 출력하게 된다.
따라서, 상기 도 2에 도시된 지연 라인에서는 어느 하나의 단위 딜레이만 인에이블 되어 의미있는 입력 클럭(clk_in)이 입력되고 나머지 단위 딜레이는 입력된 클럭(clk_in)에 대해 로드로 작용하게 된다.
도 4는 종래기술에 따른 쉬프트 레지스터와 지연라인을 모식적으로 나타낸 것이다.
도 4를 참조하면, 쉬프트 레지스터(17)로부터 출력된 지연선택신호 Reg_7이 논리레벨 하이이고, 나머지 지연선택신호는 모두 논리레벨 로우인 경우를 가정하면, 지연 라인(12) 및 더미 지연 라인(13)의 단위 딜레이 중 7번째 단위 딜레이(UD 7)가 인에이블 되어 소오스 클럭(clk) 및 지연 모니터링 클럭(fb_div)은 각각 단위 딜레이 UD 7으로 입력되어 각각 지연 라인(12) 및 더미 지연 라인(13)을 통과한다.
도 5는 상기 도 3에 도시된 쉬프트 레지스터(17)의 타이밍 다이어그램으로서, 이를 참조하면 전술한 동작 설명이 더욱 쉽게 이해될 수 있을 것이다. 여기서, /Q1, /Q2, /Q3는 첫번째 내지 세번째 스테이지의 래치(L)의 부출력값(/Q)을 나타낸 것이다.
도 6은 상기 도 1의 위상 비교기(16)와 쉬프트 레지스터 제어기(18)의 회로도이다.
도 6을 참조하면, 위상 비교기(16)는 피드백 클럭(fb_dm)을 이용하여 피드백 클럭 펄스(fb_dmp)를 생성하기 위한 펄스 생성부(62)와, 기준 클럭(ref)과 피드백 클럭(fb_dm)을 입력으로 하며 피드백 클럭 펄스(fb_dmp)를 클럭입력으로 하는 RS-플립플롭 회로(60)을 구비하여, 기준 클럭(ref)과 피드백 클럭(fb_dm)의 라이징 에 지의 위상을 비교하며, 그 결과로서 딜레이 증가신호(add_dly) 및 딜레이 감소신호(red_dly)를 출력한다.
한편, 쉬프트 레지스터 제어기(18)는 피드백 클럭 펄스(fb_dmp)를 입력으로 하는 T-플립플롭 회로(64)와, T-플립플롭 회로(64)의 출력 신호(p1 및 p2)와 딜레이 증가신호(add_dly) 및 딜레이 감소신호(red_dly)를 논리 조합하여 쉬프트 제어신호(sre, sro, slo, sle)를 생성하기 위한 논리조합부(66)와, 파워업 신호(pwrupb), 셀프 리프레시 신호(sref_dly), DLL 디스에이블 신호(disable_dll), DLL 리셋 신호(DLL_reset)를 입력으로 하여 쉬프트 레지스터(17)를 리셋시키기 위한 리셋 신호(resetb)를 생성하기 위한 리셋 신호 생성부(68)를 구비한다.
도 7은 상기 도 5에 도시된 위상 비교기(16) 및 쉬프트 레지스터 제어기(18)의 타이밍 다이어그램으로서, 쉬프트 제어신호 slo 및 sre가 생성되는 과정을 보여주고 있다.
도 7을 참조하면, 기준클럭(ref)의 라이징 에지에 비하여 피드백 클럭(fb_dm)의 라이징 에지의 위상이 빠르면 딜레이 증가신호(add_dly)를 논리레벨 하이로 활성화시키고, 결과적으로 쉬프트 레프트 제어신호(slo)가 활성화된다. 반대로, 기준클럭(ref)의 라이징 에지에 비하여 피드백 클럭(fb_dm)의 라이징 에지의 위상이 느리면 딜레이 감소신호(red_dly)를 논리레벨 하이로 활성화시키고, 결과적으로 쉬프트 라이트 제어신호(sre)가 활성화된다.
한편, 쉬프트 레프트 제어신호 slo와 sle는 서로 오버랩 되지 않고 교대로 활성화되며, 쉬프트 라이트 제어신호 sro와 sre도 마찬가지다.
그런데, 상기와 같은 종래기술의 문제점은 DLL을 리셋한 후 DLL을 세팅(지연고정)하는데 많은 시간이 걸린다는 것이다. 즉, 종래의 레지스터 제어 DLL은 쉬프트 레지스터(17)에서 초기값으로부터 단위 딜레이(UD)를 100개 만큼 움직이려면 쉬프트 레프트 제어신호 slo 및 sle를 합해서 100번의 쉬프트 레프트 동작을 수행해야 한다는 것이다.
이처럼 DLL을 세팅하는데 많은 시간이 소요되는 경우, 그 시간 동안에는 정상적인 리드 동작을 수행하기 어려우며, 만일 리드 동작이 수행되더라도 시스템의 오동작이 발생할 가능성이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 지연고정 시간을 최소화할 수 있는 레지스터 제어 지연고정루프를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 기준클럭과 피드백 클럭의 위상을 비교하여 딜레이 증가신호 및 딜레이 감소신호를 생성하기 위한 위상비교수단과, 상기 딜레이 증가신호 및 상기 딜레이 감소신호에 응답하여 쉬프트 제어신호를 생성하기 위한 쉬프트 레지스터 제어수단과, 상기 쉬프트 제어신호에 응답하여 지연 라인의 지연량을 결정하기 위한 쉬프트 레지스터를 구비하 는 레지스터 제어 지연고정루프에 있어서, 상기 쉬프트 레지스터는, 리셋신호에 의해 초기화되며 정출력단 및 부출력단을 구비하는 래치와, 해당 스테이지의 래치값 및 이전 스테이지의 래치값에 응답하여 해당 스테이지에 대응하는 지연선택신호를 생성하기 위한 지연선택신호 생성부와, 홀수/짝수 가속화 쉬프트 레프트 제어신호, 홀수/짝수 노말 쉬프트 라이트 제어신호, 인접 스테이지의 래치값에 제어 받아 해당 스테이지의 래치의 정출력단 및 부출력단을 선택적으로 방전시키기 위한 제1 및 제2 방전 경로를 제공하는 스위칭부를 각 스테이지 마다 구비하며, 상기 스위칭부의 상기 제1 방전 경로에 삽입되며, 홀수/짝수 노말 쉬프트 레프트 제어신호에 제어 받는 스위칭 소자를 일정 다수의 스테이지 마다 한쌍씩 구비하는 것을 특징으로 하는 레지스터 제어 지연고정루프가 제공된다.
바람직하게, 상기 쉬프트 레지스터 제어수단은, 피드백 클럭를 받아 제1 및 제2 펄스를 생성하기 위한 플립플롭 회로와, 리셋신호를 생성하기 위한 리셋신호 생성부와, 상기 딜레이 감소신호 및 상기 리셋신호에 응답하여 가속 플래그 신호를 생성하기 위한 가속 플래그 신호 생성부와, 상기 피드백 클럭, 상기 제1 및 제2 펄스, 상기 가속 플래그 신호, 상기 딜레이 증가신호 및 상기 딜레이 감소신호를 논리 조합하여 상기 홀수/짝수 노말 쉬프트 레프트 제어신호, 상기 홀수/짝수 가속화 쉬프트 레프트 제어신호, 상기 홀수/짝수 쉬프트 라이트 제어신호를 생성하기 위한 논리조합부를 구비한다.
본 발명에서는 레지스터 제어 DLL의 초기 동작시 일정 시간 동안(구체적으로는 위상비교신호가 바뀌기 전까지) 한번에 많은 스텝의 단위 딜레이를 쉬프트 하도 록 한다. 예컨대, 지연라인에서 총 35개의 단위 딜레이를 쉬프트 시켜야 한다면 크게 10 스텝씩 4번을 쉬프트 레프트시키고 그 이후 동작에서 한 스텝씩 쉬프트 라이트를 수행하게 된다. 종래기술에 따른 레지스터 제어 DLL의 레지스터 제어 방식은 총 35번의 쉬프트 동작이 필요하지만, 본발명을 적용하면 총 10번 이내의 쉬프트 동작으로 지연고정을 이룰 수 있어 지연고정 시간을 최소화할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
본 실시예에 따른 레지스터 제어 DLL은 상기 도 1에 도시된 종래의 레지스터 제어 DLL의 블럭 다이어그램과 동일한 블럭 구성을 가진다. 다만, 본 실시예에 따른 레지스터 제어 DLL은 쉬프트 레지스터(17)와 쉬프트 레지스터 제어기(18)의 세부 회로 구성이 달라진다.
도 8은 본 발명의 일 실시예에 따른 레지스터 제어 DLL의 쉬프트 레지스터의 회로도이다.
도 8을 참조하면, 본 실시예에 따른 레지스터 제어 DLL의 쉬프트 레지스터는, 상기 도 3에 도시된 쉬프트 레지스터(17)의 회로와 유사한 구성을 가진다. 즉, 각 스테이지별로 반전 래치, 스위칭부, 논리곱부를 구비한다.
다만, 본 실시예에 따른 레지스터 제어 DLL의 쉬프트 레지스터의 경우, 논리곱부에 쉬프트 레프트 제어신호가 slo, sle, slo_old, sle_old로 한 쌍이 더 추가 되었으며, 추가된 쉬프트 레프트 제어신호에 의해 스위칭부의 구성을 변화시켰다.
지연선택신호 Reg_4를 출력하기 위한 스테이지를 예로 들어 스위칭부의 구성을 보다 구체적으로 살펴보자.
각 스테이지의 래치의 정출력단(Q)에는 이전 스테이지의 래치의 부출력(/Q)을 게이트 입력으로 하는 NMOS 트랜지스터(M21)가 접속되며, 해당 래치의 부출력(/Q)단에는 다음 스테이지의 래치의 정출력(Q)을 게이트 입력으로 하는 NMOS 트랜지스터(M22)가 접속된다. 한편, 짝수 쉬프트 레프트 제어신호(sle)를 게이트 입력으로 하는 NMOS 트랜지스터(M23)가 NMOS 트랜지스터(M21)에 직렬로 접속되며, 짝수 쉬프트 라이트 제어신호(sre)를 게이트 입력으로 하는 NMOS 트랜지스터(M24)가 NMOS 트랜지스터(M22)와 접지전압단 사이에 직렬로 접속된다. 그리고, 짝수 쉬프트 레프트 제어신호(sle_old)를 게이트 입력으로 하는 NMOS 트랜지스터(M12)가 NMOS 트랜지스터(M23)와 접지전압단 사이에 직렬로 접속된다.
한편, 이전 스테이지 및 다음 스테이지 즉, 홀수번째 스테이지의 스위칭부는 쉬프트 제어신호(sre, sro, slo, sle) 중 홀수 쉬프트 라이트 제어신호(sro) 및 홀수 쉬프트 레프트 제어신호(slo)에 제어 받게 된다.
또한, 일정 개수의 스테이지 마다 상기 NMOS 트랜지스터(M12)와 같이 쉬프트 레프트 제어신호 sle_old 또는 slo_old에 제어 받아 해당 스테이지의 래치의 정출력단(Q)을 방전시키기 위한 NMOS 트랜지스터가 배치된다. 도면에서는 세번째 스테이지의 래치의 정출력단(Q)의 방전 경로에는 홀수 쉬프트 레프트 제어신호 slo_old를 게이트 입력으로 하는 NMOS 트랜지스터(M11)가 배치되며, 일곱번째 스테이지의 래치의 정출력단(Q)의 방전 경로에는 홀수 쉬프트 레프트 제어신호 slo_old를 게이트 입력으로 하는 NMOS 트랜지스터(M13)가, 여덟번째 스테이지의 래치의 정출력단(Q)의 방전 경로에는 짝수 쉬프트 레프트 제어신호 sle_old를 게이트 입력으로 하는 NMOS 트랜지스터(M14)가 배치된다. 특정 스테이지와 인접 스테이지가 쌍을 이루고, 이러한 쌍이 일정 수의 스테이지 마다 배치된다. 도면에서는 4개의 스테이지 마다 이러한 NMOS 트랜지스터들의 구성이 반복된다.
도 9는 본 발명의 일 실시예에 따른 쉬프트 레지스터 제어기의 회로도로서, 본 도면에서는 상기 도 6에 도시된 쉬프트 레지스터 제어기(18)의 블럭 중 T-플립플롭 회로(64)와 리셋신호 생성부(68) 외에 변경되거나 추가된 회로만을 도시하였다.
도 9를 참조하면, 본 실시예에 따른 쉬프트 레지스터 제어기는, T-플립플롭 회로(64)와, 리셋신호 생성부(68)와, 리셋신호(resetb) 및 딜레이 감소신호(red_dly)에 응답하여 가속 플래그 신호(fast_flag)를 생성하기 위한 가속 플래그 신호 생성부(100)와, 위상 비교기(16)로부터 출력된 피드백 클럭 펄스(fb_dmp)와, T-플립플롭 회로(64)의 출력신호(p1 및 p2)와, 가속 플래그 신호(fast_flag), 딜레이 증가신호(add_dly) 및 딜레이 감소신호(red_dly)를 논리 조합하여 쉬프트 제어신호(slo_old, sle_old, slo, sle, sro, sre)를 생성하기 위한 논리조합부(200)를 구비한다.
즉, 본 실시예에 따른 쉬프트 레지스터 제어기(18)는 상기 도 6에 도시된 쉬프트 레지스터 제어기(18)에 가속 플래그 신호(fast_flag)를 생성하기 위한 가속 플래그 신호 생성부(100)를 추가하고, 논리조합부(200)에 가속 플래그 신호(fast_flag)에 제어 받는 쉬프트 레프트 제어신호(slo, sle)를 생성하기 위한 구성을 추가하였다.
여기서, 가속 플래그 신호 생성부(100)는, 리셋신호(resetb)를 게이트 입력으로 하는 풀업 PMOS 트랜지스터(M16)와 딜레이 감소신호(red_dly)를 게이트 입력으로 하는 풀다운 NMOS 트랜지스터(M15)로 구성된 버퍼와, 버퍼의 출력단에 접속된 인버터 래치(INV11 및 INV12)와, 인버터 래치(INV11 및 INV12)의 출력을 입력으로 하여 가속 플래그 신호(fast_flag)를 출력하기 위한 인버터(INV13)를 구비한다.
또한, 논리조합부(200)는, T-플립플롭 회로(64)의 출력신호 p1을 입력으로 하는 인버터(INV14)와, T-플립플롭 회로(64)의 출력신호 p2를 입력으로 하는 인버터(INV15)와, 가속 플래그 신호(fast_flag) 및 피드백 클럭 펄스(fb_dmp)를 입력으로 하는 낸드 게이트(ND11)와, 낸드 게이트(ND11)의 출력신호와 인버터(INV14)의 출력신호를 입력으로 하는 낸드 게이트(ND12)와, 낸드 게이트(ND11)의 출력신호와 인버터(INV15)의 출력신호를 입력으로 하는 낸드 게이트(ND13)와, 딜레이 증가신호(add_dly)와 T-플립플롭 회로(64)의 출력신호 p1을 입력으로 하는 낸드 게이트(ND14)와, 낸드 게이트(ND14)의 출력신호를 입력으로 하여 노말 홀수 쉬프트 레프트 제어신호 slo_old를 출력하기 위한 인버터(INV16)와, 딜레이 증가신호(add_dly)와 T-플립플롭 회로(64)의 출력신호 p2를 입력으로 하는 낸드 게이트(ND15)와, 낸드 게이트(ND15)의 출력신호를 입력으로 하여 노말 짝수 쉬프트 레프트 제어신호 sle_old를 출력하기 위한 인버터(INV17)와, 딜레이 증가신호(add_dly)와 낸드 게이트(ND12)의 출력신호를 입력으로 하는 낸드 게이트(ND16)와, 낸드 게이트(ND16)의 출력신호를 입력으로 하여 가속 홀수 쉬프트 레프트 제어신호 slo를 출력하기 위한 인버터(INV18)와, 딜레이 증가신호(add_dly)와 낸드 게이트(ND13)의 출력신호를 입력으로 하는 낸드 게이트(ND17)와, 낸드 게이트(ND17)의 출력신호를 입력으로 하여 가속 짝수 쉬프트 레프트 제어신호 sle를 출력하기 위한 인버터(INV19)와, 딜레이 감소신호(red_dly)와 T-플립플롭 회로(64)의 출력신호 p1을 입력으로 하는 낸드 게이트(ND18)와, 낸드 게이트(ND18)의 출력신호를 입력으로 하여 홀수 쉬프트 라이트 제어신호 sro를 출력하기 위한 인버터(INV20)와, 딜레이 감소신호(red_dly)와 T-플립플롭 회로(64)의 출력신호 p2을 입력으로 하는 낸드 게이트(ND19)와, 낸드 게이트(ND19)의 출력신호를 입력으로 하여 짝수 쉬프트 라이트 제어신호 sre를 출력하기 위한 인버터(INV21)를 구비한다.
따라서, 본 실시예에 따른 논리조합부(200)는 기존에 비해 가속 플래그 신호(fast_flag)와 관계된 가속 쉬프트 레프트 제어신호(sle, slo)를 더 생성하고 있으며, 노말 쉬프트 레프트 제어신호(slo_old, sle_old)는 상기 도 6의 쉬프트 레프트 제어신호(slo, sle)에 대응하는 신호라 할 수 있다.
도 10은 상기 도 8 및 도 9에 도시된 쉬프트 레지스터 및 쉬프트 레지스터 제어기의 타이밍 다이어그램으로서, 이하 도 10을 참조하여 본 실시예에 따른 레지스터 제어 DLL의 동작을 살펴본다.
우선, 리셋 신호(resetb)가 논리레벨 로우로 활성화되면, 쉬프트 레지스터의 각 스테이지의 래치값(Q)이 논리레벨 하이로 초기화된다. 한편, 리셋 신호(resetb)가 논리레벨 로우로 활성화되면, 쉬프트 레지스터 제어기의 가속 플래그 신호 생성부(100)에서 가속 플래그 신호(fast_flag)가 논리레벨 하이로 활성화된다. 결과적으로, 지연선택신호 Reg_1이 논리레벨 하이로 활성화되어 지연라인 및 더미 지연라인에서 하나의 단위 딜레이(UD)만이 선택되어 루프를 돌게 된다.
다음으로, 위상비교기에서 피드백 클럭(fb_dm)과 기준클럭(ref)의 라이징 에지의 위상을 비교하면 딜레이 증가신호(add_dly)가 논리레벨 하이로 활성화되며, 이에 따라 쉬프트 레지스터 제어기에서는 쉬프트 레프트 제어신호 sle, slo, slo_old가 논리레벨 하이 상태로, 쉬프트 레프트 제어신호 sle_old가 논리레벨 로우 출력된다. 이때, 중요한 점은 쉬프트 레프트 제어신호 sle, slo가 동시에 활성화되어 오버랩 된다는 것이다. 이에 따라, 쉬프트 레지스터에서는 첫번째 내지 세번째 스테이지의 래치의 정출력단(Q)이 방전되어 래치값이 바뀌게 되고 결과적으로 지연선택신호 Reg_1, Reg_2, Reg_3는 모두 논리레벨 로우가 된다. 한편, NMOS 트랜지스터 M11 및 M12에 노말 쉬프트 레프트 제어신호 slo_old 및 sle_old가 인가되므로, 지연선택신호 Reg_4는 논리레벨 하이가 되며, 이후의 지연선택신호 Reg_5, Reg_6, 지연선택신호 Reg_7, … 등은 모두 논리레벨 로우가 된다. 즉, 초기화 이후 첫번째 비교결과에 의해 지연라인 및 더미 지연라인은 4개의 단위 딜레이(UD)에 해당하는 지연시간을 가지게 된다.
이후, 위상비교 결과 다시 딜레이 증가신호(add_dly)의 활성화 상태가 유지되면, 쉬프트 레프트 제어신호 sle, slo, sle_old가 논리레벨 하이 상태로, 쉬프트 레프트 제어신호 slo_old가 논리레벨 로우 출력된다. 이에 따라, 지연선택신호 Reg_7이 논리레벨 하이로 활성화되고 나머지 지연선택신호는 모두 논리레벨 로우로 비활성화된다. 즉, 초기화 이후 두번째 비교결과에 의해 지연라인 및 더미 지연라인은 7개의 단위 딜레이(UD)에 해당하는 지연시간을 가지게 된다.
이러한 가속화 모드는 위상비교 결과 딜레이 감소신호(red_dly)가 논리레벨 하이로 활성화될 때까지 수행되며, 가속화 모드 동작 구간에서 가속화 쉬프트 레프트 제어신호 sle, slo는 동시에 활성화되어 오버랩 되고, 노말 쉬프트 레프트 제어신호 slo_old, sle_old는 교대로 활성화된다.
한편, 위상비교 결과 딜레이 감소신호(red_dly)가 논리레벨 하이로 활성화되면, 쉬프트 레지스터 제어기의 가속 플래그 신호 생성부(100)에서 가속 플래그 신호(fast_flag)가 논리레벨 로우로 비활성화되고, 이후 쉬프트 라이트 동작을 통해 정확한 지연값을 결정한다. 쉬프트 라이트 동작은 종래의 DLL과 같이 단위 딜레이(UD)를 한개씩 쉬프트 시키는 방식으로 진행된다.
이상에서 살펴본 바와 같이 본 실시예를 적용하면, 한 사이클의 동작으로 쉬프트 레지스터 내의 다수의 래치를 동시에 프로그래밍할 수 있어 종래에 비해 초기 동작시 지연고정 시간을 크게 줄일 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 SDRAM의 디지털 DLL을 일례로 들어 설명하였으나, 본 발명의 디지털 DLL은 다른 동기식 반도체 메모리나 기타 동기식 로직에도 적용할 수 있다. 예컨대, DDR SDRAM의 디지털 DLL의 경우에는 정외부클럭(CLK)과 부외부클럭(/CLK)을 모두 사용하기 때문에 클럭 버퍼, 지연 라인, 클럭 입력 제어부를 하나씩 더 구비하면 된다.
또한, 전술한 실시예에서는 가속화 모드에서 3개의 스테이지를 동시에 프로그래밍하는 경우를 일례로 들어 설명하였으나, 본 발명에서는 동시에 프로그램밍하는 스테이지의 수를 얼마든지 조절할 수 있다.
전술한 본 발명은 레지스터 제어 DLL의 세팅 시간을 크게 저감할 수 있으며, 이로 인하여 동기식 반도체 메모리를 비롯한 반도체 칩의 오동작을 방지할 수 있다.

Claims (7)

  1. 기준클럭과 피드백 클럭의 위상을 비교하여 딜레이 증가신호 및 딜레이 감소신호를 생성하기 위한 위상비교수단과, 상기 딜레이 증가신호 및 상기 딜레이 감소신호에 응답하여 쉬프트 제어신호를 생성하기 위한 쉬프트 레지스터 제어수단과, 상기 쉬프트 제어신호에 응답하여 지연 라인의 지연량을 결정하기 위한 쉬프트 레지스터를 구비하는 레지스터 제어 지연고정루프에 있어서,
    상기 쉬프트 레지스터는,
    리셋신호에 의해 초기화되며 정출력단 및 부출력단을 구비하는 래치와, 해당 스테이지의 래치값 및 이전 스테이지의 래치값에 응답하여 해당 스테이지에 대응하는 지연선택신호를 생성하기 위한 지연선택신호 생성부와, 홀수/짝수 가속 쉬프트 레프트 제어신호, 홀수/짝수 노말 쉬프트 라이트 제어신호, 인접 스테이지의 래치값에 제어 받아 해당 스테이지의 래치의 정출력단 및 부출력단을 선택적으로 방전시키기 위한 제1 및 제2 방전 경로를 제공하는 스위칭부를 각 스테이지 마다 구비하며,
    상기 스위칭부의 상기 제1 방전 경로에 삽입되며, 홀수/짝수 노말 쉬프트 레프트 제어신호에 제어 받는 스위칭 소자를 일정 다수의 스테이지 마다 한쌍씩 구비하는 것을 특징으로 하는 레지스터 제어 지연고정루프.
  2. 제1항에 있어서,
    상기 쉬프트 레지스터 제어수단은,
    피드백 클럭를 받아 제1 및 제2 펄스를 생성하기 위한 플립플롭 회로와,
    리셋신호를 생성하기 위한 리셋신호 생성부와,
    상기 딜레이 감소신호 및 상기 리셋신호에 응답하여 가속 플래그 신호를 생성하기 위한 가속 플래그 신호 생성부와,
    상기 피드백 클럭, 상기 제1 및 제2 펄스, 상기 가속 플래그 신호, 상기 딜레이 증가신호 및 상기 딜레이 감소신호를 논리 조합하여 상기 홀수/짝수 노말 쉬프트 레프트 제어신호, 상기 홀수/짝수 가속 쉬프트 레프트 제어신호, 상기 홀수/짝수 노말 쉬프트 라이트 제어신호를 생성하기 위한 논리조합부를 구비하는 것을 특징으로 하는 레지스터 제어 지연고정루프.
  3. 제1항에 있어서,
    상기 각 스테이지의 상기 제1 방전 경로는,
    해당 래치의 정출력단에 접속되며 상기 이전 스테이지의 래치의 부출력을 게이트 입력으로 하는 제1 NMOS 트랜지스터와,
    상기 홀수/짝수 가속 쉬프트 레프트 제어신호를 게이트 입력으로 하는 제2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 레지스터 제어 지연고정루프.
  4. 제3항에 있어서,
    상기 각 스테이지의 상기 제2 방전 경로는,
    해당 스테이지의 래치의 정출력단에 접속되며 다음 스테이지의 래치의 정출력을 게이트 입력으로 하는 제3 NMOS 트랜지스터와,
    상기 제3 NMOS 트랜지스터와 접지전압단 사이에 접속되며 상기 홀수/짝수 노말 쉬프트 라이트 제어신호를 게이트 입력으로 하는 제4 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 레지스터 제어 지연고정루프.
  5. 제4항에 있어서,
    상기 스위칭 소자가 삽입된 상기 제1 방전 경로는,
    상기 제2 NMOS 트랜지스터와 상기 접지전압단 사이에 직렬로 접속되며 상기 홀수/짝수 노말 쉬프트 레프트 제어신호를 게이트 입력으로 하는 제5 NMOS 트랜지스터를 더 구비하는 것을 특징으로 하는 레지스터 제어 지연고정루프.
  6. 제2항에 있어서,
    상기 가속 플래그 신호 생성부는,
    상기 리셋신호를 게이트 입력으로 하는 풀업 PMOS 트랜지스터와 상기 딜레이 감소신호를 게이트 입력으로 하는 풀다운 NMOS 트랜지스터로 구성된 버퍼와,
    상기 버퍼의 출력단에 접속된 인버터 래치와,
    상기 인버터 래치의 출력을 입력으로 하여 상기 가속 플래그 신호를 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 레지스터 제어 지연고정루프.
  7. 제2항에 있어서,
    상기 논리조합부는,
    상기 제1 펄스를 입력으로 하는 제1 인버터와,
    상기 제2 펄스를 입력으로 하는 제2 인버터와,
    상기 가속 플래그 신호 및 상기 피드백 클럭을 입력으로 하는 제1 낸드 게이트와,
    상기 제1 낸드 게이트의 출력신호와 상기 제1 인버터의 출력신호를 입력으로 하는 제2 낸드 게이트와,
    상기 제1 낸드 게이트의 출력신호와 상기 제2 인버터의 출력신호를 입력으로 하는 제3 낸드 게이트와,
    상기 딜레이 증가신호와 상기 제1 펄스를 입력으로 하는 제4 낸드 게이트와,
    상기 제4 낸드 게이트의 출력신호를 입력으로 하여 상기 홀수 노말 쉬프트 레프트 제어신호를 출력하기 위한 제3 인버터와,
    상기 딜레이 증가신호와 상기 제2 펄스를 입력으로 하는 제5 낸드 게이트와,
    상기 제5 낸드 게이트의 출력신호를 입력으로 하여 상기 짝수 노말 쉬프트 레프트 제어신호를 출력하기 위한 제4 인버터와,
    상기 딜레이 증가신호와 상기 제2 낸드 게이트의 출력신호를 입력으로 하는 제6 낸드 게이트와,
    상기 제6 낸드 게이트의 출력신호를 입력으로 하여 상기 홀수 가속 쉬프트 레프트 제어신호를 출력하기 위한 제5 인버터와,
    상기 딜레이 증가신호와 상기 제3 낸드 게이트의 출력신호를 입력으로 하는 제7 낸드 게이트와,
    상기 제7 낸드 게이트의 출력신호를 입력으로 하여 상기 짝수 가속 쉬프트 레프트 제어신호를 출력하기 위한 제6 인버터와,
    상기 딜레이 감소신호와 상기 제1 펄스를 입력으로 하는 제8 낸드 게이트와,
    상기 제8 낸드 게이트의 출력신호를 입력으로 하여 상기 홀수 노말 쉬프트 라이트 제어신호를 출력하기 위한 제7 인버터와,
    상기 딜레이 감소신호와 상기 제2 펄스를 입력으로 하는 제9 낸드 게이트와,
    상기 제9 낸드 게이트의 출력신호를 입력으로 하여 상기 짝수 노말 쉬프트 라이트 제어신호를 출력하기 위한 제8 인버터를 구비하는 것을 특징으로 하는 레지스터 제어 지연고정루프.
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