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KR20120068482A - 반도체 집적회로 - Google Patents

반도체 집적회로 Download PDF

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KR20120068482A
KR20120068482A KR1020100130120A KR20100130120A KR20120068482A KR 20120068482 A KR20120068482 A KR 20120068482A KR 1020100130120 A KR1020100130120 A KR 1020100130120A KR 20100130120 A KR20100130120 A KR 20100130120A KR 20120068482 A KR20120068482 A KR 20120068482A
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chip
semiconductor substrate
well
vias
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이종천
김철
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에스케이하이닉스 주식회사
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Publication date
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Priority to TW100108584A priority patent/TWI520297B/zh
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Abstract

다수의 반도체 칩이 스택(stack)되는 반도체 집적회로에 관한 것으로, 반도체 기판; 반도체 기판의 표면으로부터 예정된 깊이만큼 삽입된 칩관통비아; 칩관통비아를 포함하는 제1 웰 영역에 쇼트키 장벽(schottky barrier) 저감용 바이어스를 인가받기 위한 제1 웰 바이어싱 영역; 및 테스트 모드시 활성화된 제어신호에 응답하여 칩관통비아와 출력 패드 사이에 전류 경로를 제공하기 위한 전류 경로 제공부를 포함하는 반도체 집적회로가 제공된다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명의 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 집적회로에 관한 것이다.
일반적으로, 반도체 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되어 왔다. 최근에 들어서는 전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 스택(stack) 패키지에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 칩 또는 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 스택 패키지에 의하면, 예컨대 반도체 메모리 장치의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있다. 또한, 스택 패키지는 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 이점을 갖기 때문에 스택 패키지에 대한 연구 및 개발이 가속화되고 있는 실정이다.
스택 패키지는 크게 개별 반도체 칩들을 스택한 후에, 한번에 스택된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩들을 스택하는 방법으로 제조할 수 있으며, 스택 패키지의 개별 반도체 칩들은 금속 와이어 또는 관통 실리콘 비아(Through Silicon Via; TSV) 등을 통하여 전기적으로 연결된다. 특히, 관통 실리콘 비아(TSV)를 이용한 스택 패키지는 반도체 칩 내에 관통 실리콘 비아(TSV)를 형성해서 관통 실리콘 비아(TSV)에 의해 수직으로 반도체 칩들 간에 물리적 및 전기적 연결이 이루어지도록 한 구조이다. 이와 같이, 관통 실리콘 비아(TSV)를 포함하는 스택 패키지는 관통 실리콘 비아(TSV)를 통해 신호, 전원 등을 인터페이스함에 따라 전류 소모 및 신호 지연을 최소화할 수 있으면서도 향상된 대역폭(bandwidth)으로 인해 동작 성능이 우수해진다.
도 1에는 종래기술에 의한 반도체 집적회로의 측단면도가 도시되어 있다.
본 명세서에서는 설명의 편의를 위해 하나의 관통 실리콘 비아(TSV)가 구비되는 것을 예로 들어 설명한다.
도 1을 참조하면, 반도체 집적회로(10)는 P형 불순물로 도핑된 반도체 기판(12)과, 반도체 기판(12)의 표면으로부터 예정된 깊이만큼 수직으로 삽입된 관통 실리콘 비아(14)와, 관통 실리콘 비아(14)의 측면을 둘러 배치되며 관통 실리콘 비아(14)와 반도체 기판(12) 사이를 절연하기 위한 절연막(16)을 포함한다.
이하, 상기와 같은 구성을 가지는 반도체 집적회로(10)의 제조방법을 설명하면, 반도체 기판(12)에 관통 실리콘 비아(14)를 삽입할 홈을 형성하고, 형성된 홈 내면에 절연막(16)을 형성한 다음 절연막(16) 내부에 관통 실리콘 비아(14)를 충진한다. 그리고, 관통 실리콘 비아(14)의 후면이 노출되도록 반도체 기판(12)의 후면을 백그라인딩함으로써, 스택을 위한 반도체 칩이 완성되며, 이와 같은 다수의 반도체 칩을 수직으로 적층하여 스택 패키지를 완성하게 된다.
그러나, 상기와 같은 반도체 집적회로(10)는 다음과 같은 문제점이 있다.
우선, 종래기술에 따른 반도체 집적회로(10)의 문제점을 살펴보기 전에 관통 실리콘 비아(12)의 삽입 공정시 발생할 수 있는 불량 현상에 대하여 먼저 살펴보기로 한다.
도 2a 및 도 2b에는 도 1에 도시된 관통 실리콘 비아(14)의 불량 현상의 일예를 보인 측단면도가 각각 도시되어 있다. 이때, 불량 현상이라 함은, 반도체 기판(12)에 삽입된 관통 실리콘 비아(14)가 비정상적으로 형성된 상태를 말하는 것으로, 공정 방식, 공정 환경, 사용되는 재료 등에 따라 발생할 수 있다.
먼저, 도 2a에 도시된 바와 같이, 관통 실리콘 비아(14)는 반도체 기판(12)의 표면까지 채워지지 않은 채로 형성될 수 있다. 즉, 반도체 기판(12)으로부터 예정된 깊이만큼 형성된 홈 내에 관통 실리콘 비아(14)가 충진될 때 충분히 충진되지 못하여 반도체 기판(12)의 표면에 채워지지 않는 부분(EM1)이 발생하게 되는 것이다. 이러한 경우, 반도체 기판(14)의 액티브 영역(도면에 미도시)에 배치되는 회로는 도전 라인(도면에 미도시)을 매개하여 관통 실리콘 비아(14)와 접속하게 되는데, 관통 실리콘 비아(14)와 도전 라인이 접속되지 못하게 될 수 있다. 따라서, 관통 실리콘 비아(14)를 통해 인터페이스되는 신호 또는 전원 등이 해당 회로로 전달되지 못하는 문제점이 발생한다.
또한, 관통 실리콘 비아(14)는 도 2b에 도시된 바와 같이, 중간에 채워지지 않는 부분(EM2)이 발생할 수 있다. 이러한 경우, 저항 성분이 증가되어 관통 실리콘 비아(14)의 본연의 기능 - 신호, 전원 등을 인터페이스함 - 을 정상적으로 수행하지 못하는 문제점이 발생한다.
상기와 같은 관통 실리콘 비아(14)는 웨이퍼 레벨에서 삽입 공정이 실시되지만, 관통 실리콘 비아(14)의 불량 여부는 패키지 레벨에 도래해서야만 비로소 확인할 수 있었다. 이는, 현재 웨이퍼 레벨에서 관통 실리콘 비아(14)의 불량 여부를 확인하기 위한 별도의 방법이 없었기 때문이다. 그러나, 패키지 레벨에서 관통 실리콘 비아(14)의 불량 여부를 확인하는 경우, 패키지 레벨의 특성상 불량 현상에 대한 대응이 어려운 문제점이 있다. 또한, 패키지 레벨에서 불량 현상에 대한 대응이 실시되더라도 그에 따른 비용 및 시간이 많이 소비되는 문제점이 있다.
본 발명은 웨이퍼 레벨에서 관통 실리콘 비아(TSV)의 불량 여부를 확인할 수 있도록 한 반도체 집적회로를 제공하는데 그 목적이 있다.
본 발명의 일 측면에 따르면, 본 발명은 반도체 기판; 반도체 기판의 표면으로부터 예정된 깊이만큼 삽입된 칩관통비아; 칩관통비아를 포함하는 제1 웰 영역에 쇼트키 장벽(schottky barrier) 저감용 바이어스를 인가받기 위한 제1 웰 바이어싱 영역; 및 테스트 모드시 활성화된 제어신호에 응답하여 칩관통비아와 출력 패드 사이에 전류 경로를 제공하기 위한 전류 경로 제공부를 포함한다.
본 발명의 다른 측면에 따르면, 본 발명은 제1 도전형의 불순물로 도핑된 제1 웰 영역과, 제2 도전형의 불순물로 도핑된 제2 웰 영역 - 제1 웰 영역 내에 포함됨 - 을 포함하는 반도체 기판; 제1 웰 영역에 포함되며, 반도체 기판의 표면으로부터 예정된 깊이만큼 삽입된 다수의 칩관통비아; 제1 웰 영역에 쇼트키 장벽(schottky barrier) 저감용 바이어스를 인가받기 위한 제1 웰 바이어싱 영역; 제2 웰 영역에 제1 웰 영역과 전기적으로 분리되기 위한 웰 분리 바이어스를 인가받기 위한 제2 웰 바이어싱 영역; 제2 웰 영역에 포함되며, 테스트 모드 신호에 응답하여 다수의 스위칭 제어신호를 순차적으로 생성하기 위한 스위칭 제어부; 및 제2 웰 영역에 포함되며, 다수의 스위칭 제어신호에 각각 응답하여 공통 출력 패드에 다수의 칩관통비아를 각각 순차적으로 접속시키기 위한 다수의 스위칭부를 포함한다.
본 발명은 웨이퍼 레벨에서 관통 실리콘 비아(TSV)의 불량 여부를 확인할 수 있으므로, 패키지 레벨 이전에 불량품을 검출할 수 있게 된다. 따라서, 생산 비용 및 생산 시간을 절감하면서도 반도체 집적회로의 수율을 향상시킬 수 있는 효과를 기대할 수 있다.
도 1은 종래기술에 따른 반도체 집적회로의 측단면도.
도 2a는 도 1에 도시된 관통 실리콘 비아의 불량 현상의 일예를 보인 측단면도.
도 2b는 도 1에 도시된 관통 실리콘 비아의 불량 현상의 다른 일예를 보인 측단면도.
도 3은 본 발명의 실시예에 따른 반도체 집적회로의 구성도.
도 4는 도 3의 관통 실리콘 비아, 스위칭부, 입출력 회로부가 다수 개 구비되는 경우에 따른 배치 구조를 설명하기 위한 블록 구성도가 도시되어 있다.
도 5a는 도 3에 도시된 반도체 기판과 관통 실리콘 비아 사이의 에너지 밴드 다이어그램.
도 5b는 도 3에 도시된 반도체 기판에 고전원전압의 웰 바이어스를 인가하는 경우, 도 3에 도시된 반도체 기판과 관통 실리콘 비아 사이의 에너지 밴드 다이어그램.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에서는 관통 실리콘 비아(Through Silicon Via; TSV)가 하나만 구비된 것을 예로 들어 설명하기로 한다.
도 3에는 본 발명의 실시예에 따른 반도체 집적회로의 구성도가 도시되어 있다.
도 3을 참조하면, 반도체 집적회로(100)에는 P형 불순물로 도핑된 반도체 기판(110)과, 반도체 기판(110)의 표면으로부터 예정된 깊이만큼 수직으로 삽입된 관통 실리콘 비아(120)와, 관통 실리콘 비아(120)의 측면을 둘러 배치되며 관통 실리콘 비아(120)와 반도체 기판(110) 사이를 절연하기 위한 절연막(130)과, 관통 실리콘 비아(120)를 포함하는 반도체 기판(110)에 쇼트키 장벽(schottky barrier) 저감용 바이어스(VBT)를 인가받기 위한 P형 웰 바이어싱 영역(140)과, 테스트 모드 신호(TM)에 응답하여 관통 실리콘 비아(120)와 공통 출력 패드(150) 사이에 전류 경로(Ipath)를 제공하기 위한 전류 경로 제공부(160)를 포함한다.
여기서, 관통 실리콘 비아(120)는, 신호, 전원 등을 인터페이스하기 위한 것으로, 전도성이 우수한 금속이 사용되는 것이 좋다. 예컨대, 구리(Copper:Cu), 탄탈륨(tantalum:Ta) 등이 사용될 수 있다.
그리고, P형 웰 바이어싱 영역(140)은 고농도의 P형 불순물로 도핑된다. P형 웰 바이어싱 영역(140)은 테스트 모드시 쇼트키 장벽 저감용 바이어스(VBT)를 인가받고, 노말 모드시 접지전압(VSS)을 인가받는다. 이때, P형 웰 바이어싱 영역(140)에 인가되는 쇼트키 장벽 저감용 바이어스(VBT)는 고(+)전압이며, 더욱 자세하게는 반도체 기판(110)과 관통 실리콘 비아(120) 사이의 내부전위장벽보다 큰 고(+)전압이 사용된다. 예컨대, 반도체 기판(110)과 관통 실리콘 비아(120) 사이의 내부전위장벽은 대략 '0.679V'이며, 쇼트키 장벽 저감용 바이어스(VBT)는 '0.679V'보다 큰 전원전압(VDD)이 사용될 수 있다. 참고로, 테스트 모드시 쇼트키 장벽 저감용 바이어스(VBT)를 P형 웰 바이어싱 영역(140)에 인가하는 이유는 반도체 기판(110)과 관통 실리콘 비아(120) 사이의 내부전위장벽을 낮춰 반도체 기판(110)에서 관통 실리콘 비아(120)로 전류가 흐를 수 있는 환경을 만들기 위해서다. 이는 아래에서 더욱 자세하게 설명하기로 한다.
계속해서, 전류 경로 제공부(160)는 테스트 모드 신호(TM)에 응답하여 다수의 스위칭 제어신호(SW_<0:N>)를 순차적으로 생성하기 위한 스위칭 제어부(162)와, 각각의 스위칭 제어신호(SW_<0:N>)에 응답하여 관통 실리콘 비아(120)와 공통 출력 패드(150)를 전기적으로 접속시키기 위한 스위칭부(164)와, 인에이블 신호(SEL)에 응답하여 테스트 모드시 디스에이블되는 입출력 회로부(166)를 포함한다. 여기서, 스위칭부(164)는 하나만 구비되는 것을 예로 들어 설명하고 있는데, 이는 본 발명의 실시예에 따라 관통 실리콘 비아(120)가 하나만 구비된 것을 예로 들었기 때문이다. 물론 다수의 관통 실리콘 비아가 구비된다면, 다수의 관통 실리콘 비아의 개수에 대응하여 다수의 스위칭부 및 다수의 입출력 회로부가 구비되어야 할 것이다. 이때, 스위칭 제어부(162)로부터 생성되는 다수의 스위칭 제어신호(SW_<0:N>)는 다수의 스위칭부에 각각 대응되어 인가된다(도 4 참조). 이와 같은 전류 경로 제공부(160)는 반도체 기판(110)의 표면에서 N형 불순물로 도핑된 웰 영역(D-nwell)에 구비되며, N형 불순물로 도핑된 웰 영역(D-nwell)에는 접지전압(VSS)을 인가받기 위한 제2 웰 바이어싱 영역(도면에 미도시)을 포함한다. 여기서, 제2 웰 바이어싱 영역을 통해 접지전압(VSS)을 인가받는 이유는 쇼트키 장벽 저감용 바이어스(VBT)를 인가받는 반도체 기판(120)과 전기적으로 분리되기 위함이다. 이하에서는 전류 경로 제공부(160)에 포함된 구성요소들을 더욱 자세하게 살펴보도록 한다.
스위칭 제어부(162)는 테스트 모드 신호(TM)에 응답하여 다수의 스위칭 제어신호(SW_<0:N>)를 순차적으로 생성한다. 이때, 스위칭 제어부(162)는 시프트 레지스터, 디코더 등으로 구현될 수 있다.
스위칭부(164)는 다수의 스위칭 제어신호(SW_<0:N>) 중 대응하는 어느 하나의 스위칭 제어신호(SW_N)를 게이트 입력으로 하며 관통 실리콘 비아(120)에 접속된 도전 라인(ML)과 공통 출력 패드(150) 사이에 드레인/소오스가 접속된 NMOS 트랜지스터가 이용될 수 있다.
입출력 회로부(166)는 테스트 모드에 따라 비활성화된 인에이블 신호(SEL)에 따라 디스에이블된다. 이러한 경우, 입출력 회로부(166)는 테스트 모드시 형성된 전류 경로(Ipath)에 영향을 주지 않게 된다. 그리고 입출력 회로부(166)는 노말 모드에 따라 활성화된 인에이블 신호(SEL)에 따라 인에이블된다. 이러한 경우, 입출력 회로부(166)는 외부에서 입력된 신호(CMD)를 관통 실리콘 비아(120)로 전달하고 관통 실리콘 비아(120)에서 입력된 신호를 외부로 전달하는 통상의 기능을 수행한다. 즉, 입출력 회로부(166)는 패키지 레벨에서 스택된 다른 반도체 칩과 신호(CMD)를 인터페이스하는 역할을 수행하는 것이다.
한편, 도면에 도시되지 않았지만, 전류 경로 제공부(160)는 스위칭부(164)와 공통 출력 패드(150) 사이에 출력 버퍼부를 더 포함할 수 있다.
한편, 도 4에는 도 3에 도시된 관통 실리콘 비아(120), 스위칭부(164), 입출력 회로부(166)가 다수 개 구비되는 경우에 따른 배치 구조를 간략하게 설명하기 위한 블록 구성도가 도시되어 있다.
도 4를 참조하면, 다수의 단위 블록(TSV_BK0 ~ TSV_BKN)이 하나의 공통 출력 패드(150)에 병렬로 접속되고 있다. 다수의 단위 블록(TSV_BK0 ~ TSV_BKN)은 관통 실리콘 비아, 입출력 회로, 스위칭부를 각각 포함한다. 여기서, 다수의 단위 블록(TSV_BK0 ~ TSV_BKN)에 포함된 관통 실리콘 비아, 입출력 회로, 스위칭부는 각각 도 3에 도시된 배치 구조를 가진다. 즉, 다수의 단위 블록(TSV_BK0 ~ TSV_BKN)에 포함된 각각의 관통 실리콘 비아는 반도체 기판(110)의 표면으로부터 예정된 깊이만큼 삽입되고, 다수의 단위 블록(TSV_BK0 ~ TSV_BKN)에 포함된 각각의 입출력 회로 및 스위칭부는 반도체 기판(110)에서 N형 불순물로 도핑된 웰 영역(D-nwell)에 구비되는 것이다. 이와 같은 구성을 가지는 다수의 단위 블록(TSV_BK0 ~ TSV_BKN)은 스위칭 제어부(162)로부터 생성되는 다수의 스위칭 제어신호(SW_<0:N>)에 응답하여 공통 출력 패드(150)에 순차적으로 접속된다.
이하, 도 3에 도시된 반도체 집적회로(100)의 동작을 도 5a 및 도 5b를 참조하여 설명한다.
도 5a에는 도 3에 도시된 반도체 기판(110)과 관통 실리콘 비아(120) 사이의 에너지 밴드 다이어그램이 도시되어 있고, 도 5b에는 도 3에 도시된 반도체 기판(110)에 쇼트키 장벽 저감용 바이어스(VBT)를 인가하는 경우, 반도체 기판(110)과 관통 실리콘 비아(120) 사이의 에너지 밴드 다이어그램이 도시되어 있다.
도 5a 및 도 5b를 참조하면, 일단 반도체 기판(110)과 관통 실리콘 비아(120) 사이에는 반도체-금속 접합에 따라 기생 쇼트키 다이오드가 형성된다(도 3 참조).
이때, 반도체 기판(110)과 관통 실리콘 비아(120) 사이에는 도 5a에 도시된 바와 같이 대략 '0.679V'의 내부전위장벽이 발생하게 된다. 다시 말해, 접합된 반도체 기판(110) 및 관통 실리콘 비아(120)는 페르미 준위(Ef)가 일정하기 때문에, 일함수 차이에 의해 에너지 밴드가 휘면서 반도체 기판(110)과 관통 실리콘 비아(120) 사이에는 내부전위장벽이 발생하게 되는 것이다. 그로 인해 관통 실리콘 비아(120)의 전자들이 내부전위장벽에 의해 반도체 기판(110)으로 이동되지 못하게 된다.
이러한 상태에서, 제1 웰 바이어싱 영역(140)을 통해 쇼트키 장벽 저감용 바이어스(VBT)가 인가되면, 반도체 기판(120)의 에너지 준위가 고전위(+)의 영향을 받아 반도체 기판(120)의 에너지 밴드가 도 4b에 도시된 바와 같이 움직이게 된다. 즉, 내부전위장벽이 낮아지게 되는 것이다. 따라서, 관통 실리콘 비아(120)의 전자들은 반도체 기판(110)으로 이동할 수 있게 되고, 그로 인해 반도체 기판(110)에서 관통 실리콘 비아(120)로 전류가 흐르게 된다.
동시에, 전류 경로 제공부(160)는 테스트 모드 신호(TM)에 응답하여 관통 실리콘 비아(120)와 공통 출력 패드(150) 사이에 전류 경로(Ipath)가 형성될 수 있도록 관통 실리콘 비아(120)와 공통 출력 패드(150)를 전기적으로 접속시킨다. 이를 더욱 자세하게 설명하면, 스위칭 제어부(162)는 테스트 모드 신호(TM)에 응답하여 다수의 스위칭 제어신호(SW_<0:N>)를 생성하며, 스위칭부(164)는 다수의 스위칭 제어신호(SW_<0:N>) 중 대응하는 스위칭 제어신호(SW_N)에 따라 턴온되면서 관통 실리콘 비아(120)에 접속된 도전 라인(ML)과 공통 출력 패드(150)를 접속시킨다. 이때, 입출력 회로부(166)는 인에이블 신호(SEL)에 응답하여 디스에이블 상태가 되어, 테스트 모드시 전류 경로(Ipath)에 영향을 주지 않게 된다.
이에 따라, 공통 출력 패드(150)에 접속된 테스트 장치(도면에 미도시)는 공통 출력 패드(150)를 통해 출력되는 전류량 또는 전압레벨을 검출하고, 그 검출 결과 임계치 이상이면 관통 실리콘 비아(120)를 우량으로 판정하고, 반대로 임계치 이하이면 관통 실리콘 비아(120)를 불량으로 판정한다.
한편, 관통 실리콘 비아(120)가 다수 개 구비되고, 다수의 관통 실리콘 비아와 1대1 대응하여 도전 라인(ML), 입출력 회로부(166), 스위칭부(164)가 각각 다수 개 구비된다고 가정하면(도 4 참조), 테스트 모드시 스위칭 제어부(162)는 다수의 스위칭 제어신호(SW_<0:N>)를 순차적으로 생성하고, 다수의 스위칭부는 다수의 스위칭 제어신호(SW_<0:N>)에 각각 응답하여 순차적으로 턴온되면서 각각의 전류 경로를 공통 출력 패드(150)에 순차적으로 제공한다. 따라서, 공통 출력 패드(150)에 접속된 테스트 장치(도면에 미도시)는 공통 출력 패드(150)를 통해 순차적으로 출력되는 전류량 또는 전압레벨을 검출하여 다수의 관통 실리콘 비아의 우량/불량 판정을 내리게 된다.
이와 같은 본 발명의 실시예에 따르면, 웨이퍼 레벨에서 관통 실리콘 비아의 불량 여부를 검출할 수 있어, 패키지 레벨 이전에 불량품을 검출함으로써 생산 비용 및 생산 시간을 절감할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명에 도시된 반도체 기판은 P형 불순물로 도핑된 것을 예로 들어 설명하고 있지만, 반드시 그러한 것은 아니고, N형 불순물로 도핑된 반도체 기판에도 본 발명이 적용될 수 있음은 당연하다.
그리고, 본 발명의 실시예에서는 스위칭 제어부에 입력되는 테스트 모드 신호를 하나만 도시하였으나, 반드시 이에 한정되는 것은 아니며, 스위칭 제어부의 내부 설계에 따라 다수의 테스트 모드 신호가 입력될 수도 있다.
또한, 본 발명의 실시예에서는 관통 실리콘 비아가 커맨드와 같은 신호를 인터페이스하는 용도로 설명함에 따라 관통 실리콘 비아에는 입출력 회로가 접속되는 것을 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 전원 등을 인터페이스하는 용도의 관통 실리콘 비아인 경우에는 그에 대응하는 회로가 구비될 수 있다.
100 : 반도체 집적회로 110 : 반도체 기판
120 : 관통 실리콘 비아(TSV) 130 : 절연막
140 : 제1 웰 바이어싱 영역 150 : 공통 출력 패드
160 : 전류 경로 제공부 162 : 스위칭 제어부
164 : 스위칭부 166 : 입출력 회로부

Claims (15)

  1. 반도체 기판;
    상기 반도체 기판의 표면으로부터 예정된 깊이만큼 삽입된 칩관통비아;
    상기 칩관통비아를 포함하는 제1 웰 영역에 쇼트키 장벽(schottky barrier) 저감용 바이어스를 인가받기 위한 제1 웰 바이어싱 영역; 및
    테스트 모드시 활성화된 제어신호에 응답하여 상기 칩관통비아와 출력 패드 사이에 전류 경로를 제공하기 위한 전류 경로 제공부
    를 포함하는 반도체 집적회로.
  2. 제1항에 있어서,
    상기 제1 웰 영역은 P-웰이며,
    상기 쇼트키 장벽 저감용 바이어스는 고(+)전압인 반도체 집적회로.
  3. 제2항에 있어서,
    상기 쇼트키 장벽 저감용 바이어스는 상기 칩관통비아와 상기 반도체 기판 사이의 내부전위장벽보다 큰 고(+)전압인 반도체 집적회로.
  4. 제1항에 있어서,
    상기 쇼트키 장벽 저감용 바이어스는 노말 모드시 접지전압(VSS)으로 인가되는 반도체 집적회로.
  5. 제1항에 있어서,
    상기 전류 경로 제공부는 상기 제1 웰 영역 내에 포함된 제2 웰 영역에 구비되며, 상기 제2 웰 영역은 상기 제1 웰 영역과 반대되는 도전형의 불순물로 도핑되는 반도체 집적회로.
  6. 제5항에 있어서,
    상기 제2 웰 영역은 상기 제1 웰 영역과 전기적으로 분리되기 위해 예정된 바이어스를 인가받기 위한 제2 웰 바이어싱 영역을 포함하는 반도체 집적회로.
  7. 제1항에 있어서,
    상기 칩관통비아의 측면을 둘러 배치되며, 상기 칩관통비아와 상기 반도체 기판 사이를 절연하기 위한 절연막를 더 포함하는 반도체 집적회로.
  8. 제1항에 있어서,
    상기 칩관통비아는 관통 실리콘 비아(TSV : Through Silicon Via)인 반도체 집적회로.
  9. 제1 도전형의 불순물로 도핑된 제1 웰 영역과, 제2 도전형의 불순물로 도핑된 제2 웰 영역 - 상기 제1 웰 영역 내에 포함됨 - 을 포함하는 반도체 기판;
    상기 제1 웰 영역에 포함되며, 상기 반도체 기판의 표면으로부터 예정된 깊이만큼 삽입된 다수의 칩관통비아;
    상기 제1 웰 영역에 쇼트키 장벽(schottky barrier) 저감용 바이어스를 인가받기 위한 제1 웰 바이어싱 영역;
    상기 제2 웰 영역에 상기 제1 웰 영역과 전기적으로 분리되기 위한 웰 분리 바이어스를 인가받기 위한 제2 웰 바이어싱 영역;
    상기 제2 웰 영역에 포함되며, 테스트 모드 신호에 응답하여 다수의 스위칭 제어신호를 순차적으로 생성하기 위한 스위칭 제어부; 및
    상기 제2 웰 영역에 포함되며, 상기 다수의 스위칭 제어신호에 각각 응답하여 공통 출력 패드에 상기 다수의 칩관통비아를 각각 순차적으로 접속시키기 위한 다수의 스위칭부
    를 포함하는 반도체 집적회로.
  10. 제9항에 있어서,
    상기 제2 웰 영역 내에 배치되며, 상기 다수의 칩관통비아 및 상기 다수의 스위칭부 사이에 각각 병렬로 구비되는 다수의 입출력 회로부를 더 포함하는 반도체 집적회로.
  11. 제10항에 있어서,
    상기 다수의 입출력 회로부는 테스트 모드시 디스에이블되고, 노말 모드시 인에이블되는 반도체 집적회로.
  12. 제9항에 있어서,
    상기 제2 웰 영역 내에 배치되며, 상기 다수의 스위칭부와 상기 공통 출력 패드 사이에 출력 버퍼부를 더 포함하는 반도체 집적회로.
  13. 제9항에 있어서,
    상기 다수의 칩관통비아 각각의 측면을 둘러 배치되며, 상기 다수의 칩관통비아와 상기 반도체 기판 사이를 절연하기 위한 다수의 절연막를 더 포함하는 반도체 집적회로.
  14. 제9항에 있어서,
    상기 다수의 칩관통비아는 관통 실리콘 비아(TSV : Through Silicon Via)인 반도체 집적회로.
  15. 제9항에 있어서,
    상기 스위칭 제어부는 시프트 레지스터 또는 디코더를 포함하는 반도체 집적회로.
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