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TWI520297B - 用以偵測直通晶片通孔缺陷之積體電路 - Google Patents

用以偵測直通晶片通孔缺陷之積體電路 Download PDF

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TWI520297B
TWI520297B TW100108584A TW100108584A TWI520297B TW I520297 B TWI520297 B TW I520297B TW 100108584 A TW100108584 A TW 100108584A TW 100108584 A TW100108584 A TW 100108584A TW I520297 B TWI520297 B TW I520297B
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TW
Taiwan
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semiconductor substrate
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well region
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TW100108584A
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金大石
李鍾天
金澈
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海力士半導體股份有限公司
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Description

用以偵測直通晶片通孔缺陷之積體電路
本發明之實例性實施例係關於一種半導體設計技術，且更特定而言，係關於一種包含一直通晶片通孔之積體電路。
本申請案主張於2010年12月17日提出申請之第10-2010-0130120號韓國專利申請案之優先權，該申請案以全文引用的方式併入本文中。
已開發出用以封裝一半導體積體電路之技術來滿足對可靠、小大小封裝之需要。特定而言，最近已回應於對電氣/電子裝置之小型化及高效能之需求而開發出關於堆疊封裝之各種技術。
半導體技術領域中之一「堆疊封裝」係指具有沿一垂直方向堆疊之兩個或更多個晶片或封裝之一裝置。藉由實施一堆疊封裝，可形成一半導體記憶體裝置，其一容量為藉由一典型半導體整合製程達成之可能記憶體容量的兩倍多。由於堆疊封裝關於記憶體容量、封裝密度及封裝大小之若干優點，因此該堆疊封裝之研究與開發得到加速。
可係藉由堆疊半導體晶片且然後封裝該等經堆疊之半導體晶片而形成一堆疊封裝。或者，可係藉由首先封裝半導體晶片且然後堆疊該等經封裝之半導體晶片而形成該堆疊封裝。該堆疊封裝中之各別半導體晶片係經由一金屬線或諸如一直通矽通孔(下文稱「TSV」)之一直通晶片通孔電連接至彼此。使用一TSV之該堆疊封裝具有一結構以使得半導體晶片係藉由形成於一半導體基板內之一TSV沿一垂直方向實體並電連接至彼此。包含一TSV之該堆疊封裝可減少電力消耗及信號延遲且增加一操作效能，此歸因於可用於經由該TSV介接信號及電力之經增加頻寬。
圖1係圖解說明包含一TSV之一相關積體電路之一剖面圖。為方便起見，圖解說明並闡述僅包含一個TSV之一積體電路。
參考圖1，一積體電路10包含一半導體基板12、TSV 14及一隔離層16。半導體基板12係用一P型雜質摻雜。TSV 14係垂直形成且填充於半導體基板12中，以使得TSV 14自半導體基板12之表面延伸至一預定深度。隔離層16環繞TSV 14之側壁以將TSV 14與半導體基板12隔離。
本文中，將闡述積體電路10之一製造過程。首先，在基板12內形成一孔。接下來，沿該孔之側壁形成隔離層16。然後，藉由填充沿該等側壁具有隔離層16之剩餘孔形成一TSV 14。最後，在半導體基板12之背側上執行一研磨操作直至曝露TSV 14之背側為止，以便完成用於堆疊封裝之一半導體晶片。因此，將如上文所闡述製造之半導體晶片堆疊以形成堆疊封裝。
然而，習用積體電路10可具有如下文所論述之缺點。
首先，在論述習用積體電路10之缺點之前，闡述可發生於TSV 14之插入過程期間之TSV缺陷。
圖2A及圖2B圖解說明發生於圖1中所展示之TSV 14中之缺陷之實例。此處，表述成TSV 14具有缺陷意指形成於半導體基板12中之TSV 14係異常地形成。該等缺陷可端視一處理方案、一處理環境、用於TSV 14之材料等而發生。
舉例而言，如圖2A中所展示，TSV 14可經形成而不與半導體基板12之表面一致。更具體而言，一部分EM1可出現在TSV 14上方，此乃因TSV 14未填滿該孔。亦即，並非與半導體基板12之表面齊平，TSV 14可僅填充至低於半導體基板12之表面之一高度。由於此原因，形成於半導體基板12之一作用區域(未展示)中之電路可能不經由一導電線連接至TSV 14。因此，可能不將經由TSV 14介接之信號或電力提供至特定電路。
此外，如圖2B中所展示，TSV 14可經形成具有一個或多個空的中間部分EM2。亦即，TSV 14可能不均勻且不流暢地填充半導體基板12中之孔。由於此原因，TSV 14之電阻可增加。因此，可能不將經由TSV 14介接之信號或電力適當地提供至特定電路。
如上文所闡述，TSV缺陷可發生在一晶圓級TSV 14之形成過程期間。然而，僅在一封裝級(發生於該晶圓級之後)才可偵測TSV 14是否具有缺陷。在該封裝級，儘管偵測到TSV 14之缺陷，但當前不存在適當解決方案來修正該等缺陷。此外，即使存在適當解決方案，亦將需要額外成本及時間來實施該解決方案。因此，期望在晶圓級而非在封裝級偵測TSV 14是否具有缺陷。
本發明之實例性實施例係針對一種積體電路，該積體電路在一晶圓級偵測一直通晶片通孔是否具有缺陷。
根據本發明之一實例性實施例，一種積體電路包含：一半導體基板；一直通晶片通孔，其經組態以形成於該半導體基板中而自該半導體基板之表面延伸至一特定深度；一輸出墊；及一電流提供路徑單元，其經組態以在一測試模式期間將流動於該半導體基板與該直通矽通孔之間的一電流提供至該輸出墊。可在該測試模式期間將一第一偏壓電壓施加至該半導體基板之一第一井區域，且該第一偏壓電壓可大於該半導體基板與該直通矽通孔之間的一電位障壁。
根據本發明之另一實例性實施例，一種積體電路包含：一半導體基板，其經組態以包含一第一井區域及一第二井區域，該第一井區域係用一第一雜質摻雜且該第二井區域係用不同於該第一雜質之一第二雜質摻雜；複數個直通矽通孔，其形成於該第一井區域中；一輸出墊，其選擇性地耦合至該等直通矽通孔中之每一者；及一電流路徑提供單元，其經組態以在一測試模式期間將流動於該半導體基板與該等直通矽通孔中之選定一者之間的一電流提供至該輸出墊。
根據本發明之又一實例性實施例，一積體電路包含：一半導體基板；一直通矽通孔，其經組態以形成於該半導體基板中而自該半導體基板之表面延伸至一特定深度；一輸出墊；一電流形成單元，其經組態以在一測試模式期間在該半導體基板與該直通矽通孔之間形成一電流；及一電流路徑提供單元，其經組態以在一測試模式期間將由該電流形成單元形成之該電流提供至該輸出墊。
下文將參考附圖更詳細地闡述本發明之實例性實施例。然而，本發明可以不同形式體現且不應將其理解為限於本文中所陳述之實施例。相反，提供此等實施例旨在使本揭示內容透徹及完整並將向熟習此項技術者全面傳達本發明之範疇。在本揭示內容通篇中，在所有本發明之各種圖及實施例中相同參考編號指代相同部分。
圖3圖解說明根據本發明之一實例性實施例之一積體電路。在圖3中，僅闡述一個直通晶片通孔，但該積體電路中可包含若干個直通晶片通孔。
參考圖3，一積體電路100包括一半導體基板110、一直通矽通孔(TSV)120、一隔離層130、一第一井加偏壓區域140及一電流路徑提供單元160。半導體基板110係用一第一類型(例如，P型)雜質摻雜。TSV 120係藉由填充自半導體基板110之表面延伸至半導體基板110中達一預定深度之一孔而沿一垂直方向形成。隔離層130環繞TSV 120之側壁以將TSV 120與半導體基板110隔離。第一井加偏壓區域140接收一偏壓電壓VBT以減少半導體基板110與TSV 120之間的一電位障壁(亦即，一肖特基障壁)。第一井加偏壓區域140可係包含TSV 120之同一半導體基板110中之一P型井。電流路徑提供單元160形成一電流路徑IPATH並將流動於半導體基板110與TSV 120之間的一電流提供至一輸出墊150，輸出墊150可連接至一測試裝置170。電流路徑提供單元160回應於一測試模式信號TM而經由該電流路徑IPATH提供該電流，測試模式信號TM指示積體電路100之一測試模式。此外，積體電路100包括一電流形成單元180，其回應於在測試模式期間施加至第一井加偏壓區域140之偏壓電壓VBT而形成自半導體基板110流動至TSV 120之一電流。電流形成單元180可係耦合於半導體基板110與TSV 120之間的一肖特基二極體。
TSV 120之功能係介接信號(例如，資料信號)、電力等。因此，TSV 120可係具有一高導電性之一金屬，諸如銅(Cu)或鉭(Ta)。
第一井加偏壓區域140摻雜有一高密度之P型雜質。第一井加偏壓區域140在測試模式期間接收偏壓電壓VBT而在一正常模式期間接收一接地電壓VSS。偏壓電壓VBT係大於半導體基板110與TSV 120之間的一電位障壁之一電壓。舉例而言，若半導體基板110與TSV 120之間的電位障壁係約0.679伏，則偏壓電壓VBT可係大於0.679伏之一電源電壓VDD。在該測試模式期間，將偏壓電壓VBT施加至第一井加偏壓區域140減少半導體基板110與TSV 120之間的一電位障壁以使得一電流可在半導體基板110與TSV 120之間流動。下文中將更詳細地闡述積體電路100之操作。
電流路徑提供單元160包括一切換控制器162、一切換單元164及一輸入/輸出單元166。切換控制器162產生回應於測試模式信號TM依序啟用之複數個切換控制信號SW_<0:N>。切換單元164電耦合於TSV 120與輸出墊150之間且回應於該複數個切換控制信號SW_<0:N>中之選定一個SW_N而接通或切斷。輸入/輸出單元166係在測試模式期間回應於一啟用信號SEL而停用。此處，由於僅存在一個TSV 120，因此僅存在一個切換單元164。若存在若干個TSV 120，則將存在若干個切換單元164及輸入/輸出單元166。在此情形下，將由切換控制器162產生之該複數個切換控制信號SW_<0:N>中之每一者施加至該複數個切換單元164中之一對應者，如圖4中所展示。電流路徑提供單元160係形成於半導體基板110之一第二井區域D_NWELL中，該第二井區域摻雜有一N型雜質。第二井區域D_NWELL包含接收接地電壓VSS之一第二井加偏壓區域(未展示)。藉由將接地電壓VSS施加至該第二井加偏壓區域，第二井區域D_NWELL可與接收偏壓電壓VBT之半導體基板110電分離。下文中，將更詳細地闡述電流路徑提供單元160之各元件。
切換控制器162產生回應於測試模式信號TM依序啟用之複數個切換控制信號SW_<0:N>。可用一移位暫存器或一解碼器實施切換控制器162。
切換單元164接收複數個切換控制信號SW_<0:N>中之選定一個SW_N。可用一NMOS電晶體實施切換單元164，該NMOS電晶體具有：一閘極端子，其接收複數個切換控制信號SW_<0:N>中之選定一個SW_N；一汲極端子，其經由一導電線ML(例如，一金屬線)連接至TSV 120；及一源極端子，其連接至輸出墊150。
輸入/輸出單元166係回應於啟用信號SEL而停用，啟用信號SEL在測試模式期間停用。停用的輸入/輸出單元166不影響該測試模式期間形成之電流路徑IPATH。輸入/輸出單元166係回應於啟用信號SEL而啟用，啟用信號SEL在正常模式期間啟用。啟用的輸入/輸出單元166執行一信號接收/發射操作。特定而言，啟用的輸入/輸出單元166接收自外部接收之一信號CMD並將信號CMD發射至TSV 120。同樣，啟用的輸入/輸出單元166接收自TSV 120接收之一信號並將所接收之信號發射至外部。亦即，啟用的輸入/輸出單元166針對其他經堆疊半導體晶片執行一封裝級信號介接操作。
儘管未展示，但電流路徑提供單元160可進一步包含位於切換單元164與輸出墊150之間的一輸出緩衝單元。
圖4係圖解說明包含複數個TSV、切換單元及輸入/輸出單元之一結構之一方塊圖。
參考圖4，複數個單元區塊TSV_BK0至TSV_BKN共同連接至輸出墊150。該複數個單元區塊TSV_BK0至TSV_BKN中之每一者包含一TSV、一輸入/輸出單元及一切換單元。包含於複數個單元區塊TSV_BK0至TSV_BKN中之每一者中之該TSV、該輸入/輸出單元及該切換單元具有如圖3中所展示之一結構。亦即，包含於複數個單元區塊TSV_BK0至TSV_BKN中之每一者中之該TSV係藉由填充半導體基板110中自半導體基板110之表面延伸至一預定深度之一孔而沿一垂直方向形成。包含於複數個單元區塊TSV_BK0至TSV_BKN中之每一者中之該輸入/輸出單元及該切換單元係形成於半導體基板110之第二井區域D_NWELL中，該第二井區域摻雜有一N型雜質。複數個單元區塊TSV_BK0至TSV_BKN中之每一者回應於由切換控制器162產生之複數個切換控制信號SW_<0:N>而依序連接至輸出墊150。
下文中將參考圖5A及圖5B闡述如圖3中所展示之積體電路100之操作。
圖5A圖解說明正常模式期間圖3之半導體基板110與TSV 120之能帶。圖5B圖解說明測試模式期間圖3之半導體基板110與TSV 120之能帶。
如圖3中所展示，電流形成單元180係由於一半導體金屬接面形成於半導體基板110與TSV 120之間的一寄生肖特基二極體。
在正常模式中，如圖5A中所展示，約0.679伏之一內部電位障壁存在於半導體基板110與TSV 120之間。換言之，儘管半導體基板110之費米能階EF與TSV 120之費米能階相同，但由於其功函數之差使一能帶偏離。因此，該內部電壓障壁存在於半導體基板110與TSV 120之間。由於該內部電壓障壁，TSV 120之電子不能朝向半導體基板110移動。
然而，當將偏壓電壓VBT施加至第一井加偏壓區域140時，使半導體基板110之一能帶移動，如圖5B中所展示。亦即，半導體基板110與TSV 120之間的該內部電壓障壁減小。因此，TSV 120之電子能夠朝向半導體基板110移動以使得形成自半導體基板110至TSV 120之一電流流動。
此時，電流路徑提供單元160回應於測試模式信號TM而將TSV 120電連接至輸出墊150以在TSV 120與輸出墊150之間形成電流路徑IPATH。更具體而言，切換控制器162回應於測試模式信號TM而產生複數個切換控制信號SW_<0:N>。切換單元164回應於該複數個切換控制信號SW_<0:N>中之選定一個SW_N而導通以連接於連接至TSV 120之導電線ML與輸出墊150之間。此時，由於輸入/輸出單元166係回應於啟用信號SEL而停用，因此停用的輸入/輸出單元166不影響電流路徑IPATH。
連接至輸出墊150之測試裝置170基於穿過輸出墊150之電流輸出偵測一電流位準或一電壓位準。當偵測到之位準大於或等於一預定位準時，確定TSV 120係令人滿意的。另一方面，當偵測到之位準小於該預定位準時，確定TSV 120係有缺陷的且因此不令人滿意。
如圖4中所展示，在存在多個TSV 120之情況下，存在對應於多個TSV 120之多個導電線ML、切換單元164及輸入/輸出單元166。在此情形下，切換控制器162在測試模式期間依序產生複數個切換控制信號SW_<0:N>。該複數個切換單元中之每一者可回應於該複數個切換控制信號SW_<0:N>而依序導通以提供至輸出墊150之一對應電流路徑。連接至輸出墊150之測試裝置170基於穿過輸出墊150之電流輸出依序偵測電流位準或電壓位準。因此，可確定該等TSV中之每一者係令人滿意的還是不令人滿意的。
如上文所闡述，本發明之實例性實施例可在晶圓級偵測一個或多個TSV之狀態。亦即，在封裝級之前，本發明之實例性實施例可偵測一TSV之狀態以減少製造成本及時間。
雖然已關於具體實施例闡述了本發明，但熟習此項技術者將明瞭，可在不背離如以下申請專利範圍中所界定之本發明之精神及範疇之條件下做出各種改變及修改。
舉例而言，在圖3之實例性實施例中，儘管該半導體基板係用一P型雜質摻雜，但其可用一N型雜質摻雜。
同樣，儘管如圖3中所展示將一個測試模式信號TM施加至切換控制器162，但可施加複數個測試模式信號。
此外，儘管TSV 120需要一輸入/輸出單元來傳送一信號(諸如一命令)，但可實施更適合經由TSV 120傳送電力之另一電路。
10．．．積體電路
12．．．半導體基板
14．．．直通矽通孔
16．．．隔離層
100．．．積體電路
110．．．半導體基板
120．．．直通矽通孔
130．．．隔離層
140．．．第一井加偏壓區域
150．．．輸出墊
160．．．電流路徑提供單元
162．．．切換控制器
164．．．切換單元
166．．．輸入/輸出單元
170．．．測試裝置
180．．．電流形成單元
D_NWELL．．．第二井區域
EM1．．．部分
EM2．．．中間部分
ML．．．導電線
TSV_BK0．．．單元區塊
TSV_BK1．．．單元區塊
TSV_BKN．．．單元區塊
圖1係圖解說明包含一直通矽通孔(TSV)之一相關積體電路之一剖面圖；
圖2A及圖2B圖解說明發生於圖1中所展示之直通矽通孔(TSV)中之缺陷之實例；
圖3圖解說明根據本發明之一實例性實施例之一積體電路；
圖4係圖解說明包含複數個直通矽通孔(TSV)、切換單元及輸入/輸出單元之一結構之一方塊圖；及
圖5A及圖5B圖解說明一半導體基板與一直通矽通孔(TSV)之能帶。
100．．．積體電路
110．．．半導體基板
120．．．直通矽通孔
130．．．隔離層
140．．．第一井加偏壓區域
150．．．輸出墊
160．．．電流路徑提供單元
162．．．切換控制器
164．．．切換單元
166．．．輸入/輸出單元
170．．．測試裝置
180．．．電流形成單元
D_NWELL．．．第二井區域
ML．．．導電線

Claims (26)

  1. 一種積體電路，其包括：一半導體基板；一直通矽通孔，其經組態以自該半導體基板之表面延伸至該半導體基板中至一特定深度；一輸出墊，其形成於該半導體基板上；及形成於該半導體基板中之一電流路徑提供單元，其經組態以建立一電流路徑且在一測試模式期間將流動於該半導體基板與該直通矽通孔之間的一電流經由該電流路徑提供至該輸出墊。
  2. 如請求項1之積體電路，其中在該測試模式期間將一第一電壓施加至該半導體基板之一第一井區域，該第一電壓大於該半導體基板與該直通矽通孔之間的一電位障壁。
  3. 如請求項2之積體電路，其中在一正常模式期間該半導體基板之該第一井區域接收一接地電壓。
  4. 如請求項2之積體電路，其中該電流路徑提供單元係形成於該直通矽通孔與該輸出墊之間且係形成於一第二井區域中，用不同於摻雜該第一井區域之一第一雜質之一第二雜質摻雜該第二井區域。
  5. 如請求項4之積體電路，其中在測試模式期間該第二井區域接收不同於該第一電壓之一第二電壓以電分離該第一井區域與該第二井區域。
  6. 如請求項1之積體電路，其進一步包括一隔離層，該隔 離層經組態以環繞該直通矽通孔之側壁且將該直通矽通孔與該半導體基板隔離。
  7. 如請求項1之積體電路，其中該電流路徑提供單元包括一MOS電晶體，該MOS電晶體使其源極端子電耦合至該直通矽通孔且使其汲極電耦合至該輸出墊，該MOS電晶體回應於指示該積體電路是否處於該測試模式中之一測試模式信號而導通或關斷。
  8. 如請求項7之積體電路，其中該電流路徑提供單元進一步包括電耦合至該直通矽通孔之一輸入/輸出單元，該輸入/輸出單元經組態以在一正常模式中被啟用且在該測試模式中被停用。
  9. 如請求項1之積體電路，其進一步包括：一電流形成單元，其適用於回應於一偏壓電壓而形成自該半導體基板流動至該直通矽通孔之一電流。
  10. 一種積體電路，其包括：一半導體基板，其經組態以包含一第一井區域及一第二井區域，該第一井區域係用一第一雜質摻雜且該第二井區域係用不同於該第一雜質之一第二雜質摻雜；複數個直通矽通孔，其形成於該第一井區域中；一輸出墊，其選擇性地耦合至該等直通矽通孔中之每一者；及一電流路徑提供單元，其經組態以在一測試模式期間將流動於該半導體基板與該複數個直通矽通孔中之選定一者之間的一電流提供至該輸出墊。
  11. 如請求項10之積體電路，其中該電流路徑提供單元包括：一切換控制器，其形成於該第二井區域中，該切換控制器經組態以回應於一測試模式信號而產生複數個切換控制信號，及複數個切換單元，該複數個切換單元形成於該第二井區域中，該複數個切換單元經組態以回應於該複數個切換控制信號而將該複數個直通矽通孔依序連接至該輸出墊。
  12. 如請求項11之積體電路，其中該電流路徑提供單元進一步包括分別電耦合至該等直通矽通孔之複數個輸入/輸出單元，該等輸入/輸出單元各自經組態以在一正常模式中被啟用且在該測試模式中被停用。
  13. 如請求項10之積體電路，其進一步包括：一第一井加偏壓區域，其形成於該第一井區域中，該第一井加偏壓區域經組態以接收一第一電壓；及一第二井加偏壓區域，其形成於該第二井區域中，該第二井加偏壓區域經組態以在一測試模式期間接收不同於該第一電壓之一第二電壓以電分離該第一井區域與該第二井區域。
  14. 如請求項13之積體電路，其中在該測試模式期間該第一電壓大於該半導體基板與該選定直通矽通孔之間的一電位障壁。
  15. 如請求項14之積體電路，其中在一正常模式期間該第一 電壓係一接地電壓。
  16. 如請求項15之積體電路，其中該第二電壓係該接地電壓。
  17. 如請求項10之積體電路，其進一步包括複數個隔離層，每一隔離層經組態以環繞該複數個直通矽通孔中之一對應者之側壁以將該對應直通矽通孔與該半導體基板隔離。
  18. 如請求項10之積體電路，其中該複數個直通矽通孔中之每一者包括一直通矽通孔(TSV)。
  19. 一種積體電路，其包括：一半導體基板；一直通矽通孔，其經組態以形成於該半導體基板中而自該半導體之表面延伸至一特定深度；一輸出墊；一電流形成單元，其經組態以回應於一偏壓電壓而在該半導體基板與該直通矽通孔之間形成一電流；及一電流路徑提供單元，其經組態以在測試模式期間將由該電流形成單元形成之該電流提供至該輸出墊。
  20. 如請求項19之積體電路，其中在該測試模式期間，該電流形成單元回應於大於該半導體基板與該直通矽通孔之間的一電位障壁之該偏壓電壓而在該半導體基板與該直通矽通孔之間形成該電流。
  21. 如請求項20之積體電路，其中該電流形成單元包括電連接於該半導體基板與該直通矽通孔之間的一肖特基二極 體。
  22. 如請求項21之積體電路，其中該直通矽通孔及該肖特基二極體係形成於該半導體基板之一第一區域中，且該電流提供單元係形成於該半導體基板之一第二區域中，該第二區域係用不同於摻雜該第一區域之一第一雜質之一第二雜質摻雜且在該測試模式期間與該第一區域電分離。
  23. 如請求項22之積體電路，其中該第一區域包括一P型井且該第二區域包括一N型井。
  24. 如請求項23之積體電路，其中在該測試模式期間該半導體基板之該第二區域接收一接地電壓。
  25. 如請求項20之積體電路，其中該電流路徑提供單元包括一切換單元，其電連接於該直通矽通孔與該輸出墊之間，該切換單元經組態以回應於指示該測試模式之一控制信號而允許電流通過。
  26. 如請求項25之積體電路，其中該電流路徑提供單元進一步包括電耦合至該直通矽通孔之一輸入/輸出單元，該輸入/輸出單元經組態以在一正常模式中被啟用且在該測試模式中被停用。
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