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KR101975541B1 - 반도체 메모리 소자의 ｔｓｖ 구조 및 그 테스트 방법 - Google Patents

반도체 메모리 소자의 ｔｓｖ 구조 및 그 테스트 방법 Download PDF

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KR101975541B1
KR101975541B1 KR1020120096994A KR20120096994A KR101975541B1 KR 101975541 B1 KR101975541 B1 KR 101975541B1 KR 1020120096994 A KR1020120096994 A KR 1020120096994A KR 20120096994 A KR20120096994 A KR 20120096994A KR 101975541 B1 KR101975541 B1 KR 101975541B1
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failed
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에스케이하이닉스 주식회사
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Abstract

본 기술은 웨이퍼 레벨에서 TSV에 대한 테스트가 가능한 반도체 메모리 소자의 TSV 구조 및 그 테스트 방법에 관한 것으로서, 패키징 이전 웨이퍼 레벨에서 TSV에 대한 테스트를 실시하고, 페일이 발생된 TSV를 미리 걸러내어 리페어한다. 그 결과, 스택킹 메모리 패키지의 폐기율을 줄이고 불필요한 리던던시 TSV 제조로 인해 소모되는 제조 비용을 절감할 수 있게 된다.

Description

반도체 메모리 소자의 ＴＳＶ 구조 및 그 테스트 방법{TSV structure of semiconductor memory device and testing method thereof}
본 발명은 반도체 메모리 소자의 TSV 구조 및 그 테스트 방법에 관한 것으로, 보다 구체적으로는 웨이퍼 레벨에서 TSV에 대한 테스트가 가능한 반도체 메모리 소자의 TSV 구조 및 그 테스트 방법에 관한 것이다.
반도체 메모리 기술이 비약적으로 발전하면서 반도체 집적 장치에 대한 패키징 기술에 대해서도 점차 고집적화 및 고성능화가 요구되고 있다. 따라서, 집적회로가 구현되는 반도체 칩들을 와이어나 범프를 이용해 인쇄회로기판(PCB)상에 평면적으로 배치시키는 2차원 구조에서 벗어나 다수개의 반도체 칩을 수직하게 적층시키는 3차원 구조에 관한 기술이 다양하게 발전하고 있다.
이러한 3차원 구조는 적층 패키지 기술을 통해 구현될 수 있는데, 이러한 적층 패키지 기술은 크게, 적층된 반도체 칩들을 한번에 패키징하는 기술과, 패키징된 개별 반도체 칩들을 적층하는 기술로 구분할 수 있다.
그리고, 이처럼 수직방향으로 탑재된 반도체 칩들은 금속 와이어 또는 관통 실리콘 비아(Through Silicon Via:TSV)를 통해 서로 전기적으로 연결되면서 반도체 패키지용 기판에 탑재된다.
이때, 적층 패키지에 금속 와이어를 이용할 경우, 금속 와이어를 통하여 전기적인 신호 교환이 이루어지므로 속도가 느리고, 많은 수의 와이어가 사용되므로 전기적 특성 열화가 발생한다. 또한, 금속 와이어를 형성하기 위하여 반도체 기판에 추가 면적이 요구되므로 패키지의 전체 크기가 증가되고, 반도체 칩들 사이의 와이어 본딩을 하기 위한 갭이 요구되므로 패키지의 높이가 높아지는 불리한 점이 있다.
이에 비하여 TSV를 이용한 적층 패키지는 반도체 칩을 수직 방향으로 연결하여 칩 위쪽면에 형성되어 있는 트랜지스터나 배선들을 칩 아래쪽으로 연결해주는 구조체로서, 상하에 위치한 칩 간 연결 거리를 최소화하여 신호 손실이 감소됨으로써 칩 간 고속 저전력 통신이 가능하다는 장점이 있다. 특히, 전력선에 사용될 경우 오프 칩 드라이버의 저전력 설계가 가능하게 되어 모바일 전자제품 사용시간 증가를 통해 높은 상품성을 확보할 수 있게 된다.
도 1에는 TSV를 통해 적층된 3차원 반도체 메모리 소자의 개략적인 구조가 도시되어 있다.
도 1을 참조하면, 상기 반도체 메모리 소자는 TSV(20)를 통해 서로 물리적, 전기적으로 적층된 다수의 칩(10_1, 10_2, 10_n)들로 구성된다. 상기 각각의 칩 내부에는 반도체 메모리 소자의 기능을 구현하기 위한 셀 영역과 주변회로 영역이 형성되어 있다.
그리고, 상기 다수의 칩 중 최하단에 위치한 칩(10_1)은 외부 제어기(controller)로부터 인가된 외부 신호를 버퍼링하는 마스터(master) 칩이며, 상기 마스터 칩 상부에 위치한 칩10_2 내지 10_n은 TSV(20)를 통해 상기 마스터 칩과 물리적, 전기적으로 연결되는 슬레이브(slave) 칩들이다.
도 2 및 도 3에는 상기 도 1에 도시된 "A" 영역에 대한 평면도 및 단면도가 각각 도시되어 있다.
도 2 및 도 3을 참조하면, 상기 TSV(20)는 실리콘 기판(30)을 관통하여 형성된다. 상기 실리콘 기판(30)은 저도핑 농도의 P형 실리콘 기판 또는 저도핑 농도의 N형 실리콘 기판이며, 상기 TSV(20)는 구리(Cu)등의 금속을 포함하는 전도 물질로 이루어져 있다. 그리고, 상기 TSV(20)와 실리콘 기판(30) 사이에는 얇은 실리콘 산화막(SiO2)으로 이루어진 절연 물질(40)이 형성되어 있다.
따라서, 상기 TSV(20) 및 주변 구조는 전체적으로 전도성 물질로 이루어진 TSV(20), 절연 물질(40) 및 실리콘 기판(30)으로 이루어진 MOS 캐패시터 구조를 이루고 있다.
이처럼, 상기 TSV(20)는 다수개의 칩(10_1, 10_2, 10_n)들을 수직으로 연결하는 전도 영역으로서, 이미 완성된 반도체 메모리 소자에 추가적으로 형성되는 새로운 구조체이다. 따라서, 반도체 메모리 소자의 원활한 동작을 위해서, 나아가 3차원 구조의 패키징 기술을 비약적으로 발전시키기 위해서 이러한 TSV에 대한 테스트가 필수적으로 진행되어야 한다.
그러나, 현재로서는 패키지가 완료된 이후에 테스트하는 방법이 유일하다. 즉, 다수개의 칩들을 스택킹하여 패키지가 완료된 상태에서 TSV를 테스트한 뒤, 테스트한 TSV에 페일이 발견되면 리던던시 TSV를 이용하여 페일 TSV를 리페어하는 방식을 취하고 있다.
그러다 보니, TSV 페일 비율에 따라 리던던시 TSV를 만들어야 하고, 이처럼 준비된 리던던시 TSV를 모두 소모하고도 그 이상의 페일이 발생하면 스태킹 메모리 패키지 전체를 폐기하여야 한다. 그리고, TSV에 페일이 발견되지 않았을 경우에는 준비된 리던던시 TSV가 쓸모없어지므로 불필요한 리던던시 TSV 제조로 인한 비용 증가가 야기된다.
따라서, 본 분야에서는 웨이퍼 단계에서 TSV를 미리 테스트하여 페일을 사전에 걸러냄으로써 반도체 메모리 소자의 제조 단가를 보다 절감할 수 있도록 하는 TSV의 구조 및 그 테스트 방법이 절실히 요구되고 있다.
본 발명의 실시예는 웨이퍼 레벨에서 TSV 테스트가 가능한 반도체 메모리 소자의 TSV 구조 및 그 테스트 방법을 제공한다.
본 발명의 실시예는 불필요한 리던던시 TSV 제조를 최소화할 수 있도록 하는 반도체 메모리 소자의 TSV 구조 및 그 테스트 방법을 제공한다.
본 발명의 실시예는 반도체 메모리 소자의 제조 단가를 보다 절감할 수 있도록 하는 반도체 메모리 소자의 TSV 구조 및 그 테스트 방법을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 소자의 TSV 구조는, 포함할 수 있다.
본 발명의 제1실시예에 따른 반도체 메모리 소자의 TSV 테스트 방법은, 포함할 수 있다.
본 발명의 제2실시예에 따른 반도체 메모리 소자의 TSV 테스트 방법은, 포함할 수 있다.
본 발명의 제3실시예에 따른 반도체 메모리 소자의 TSV 테스트 방법은, 포함할 수 있다.
본 기술에 의하면, 웨이퍼 레벨에서 TSV에 대한 테스트를 실시하여 페일이 발생된 TSV를 미리 걸러내어 리페어함으로써, 스택킹 메모리 패키지의 폐기율을 줄이고 불필요한 리던던시 TSV 제조로 인해 불필요하게 소모되는 제조 비용을 절감할 수 있게 된다.
도 1은 TSV를 통해 적층된 3차원 반도체 메모리 소자의 개략적인 구조를 나타낸다.
도 2는 상기 도 1의 "A" 영역에 대한 평면도를 나타낸다.
도 3은 상기 도 1의 "A" 영역에 대한 단면도를 나타낸다.
도 4는 본 발명의 바람직한 실시예에 따른 TSV 구조를 나타낸다.
도 5는 본 발명의 제1실시예에 따른 TSV 테스트 방법을 나타낸다.
도 6은 제1실시예에 따른 TSV 테스트 방법을 나타내는 플로우챠트이다.
도 7은 본 발명의 제2실시예에 따른 TSV 테스트 방법을 나타낸다.
도 8은 제2실시예에 따른 TSV 테스트 방법을 나타내는 플로우챠트이다.
도 9는 본 발명의 제3실시예에 따른 TSV 테스트 방법을 나타낸다.
도 10은 제3실시예에 따른 TSV 테스트 방법을 나타내는 플로우챠트이다.
이하, 하기의 도면들을 참조하여 본 발명에 따른 반도체 메모리 소자의 TSV 구조 및 그 테스트 방법에 대해 상세히 설명하고자 한다.
도 4에는 본 발명의 바람직한 실시예에 따른 TSV 구조가 도시되어 있다.
도 4를 참조하면, 저도핑 농도의 P형 또는 N형 실리콘 기판(100)에 도전물질로 이루어진 수직형태의 TSV(102)가 형성되어 있다. 여기서, 상기 TSV(102)는 구리(Cu) 또는 구리등의 금속을 포함하는 도전 물질로 형성할 수 있다.
그리고, 상기 TSV(102)와 실리콘 기판(100) 사이에는 고유전물질로 이루어진 제1절연막(104)이 형성되어 있다. 따라서, 상기 TSV(102) 및 주변 구조(참조부호 "B")는 전체적으로 전도성 물질로 이루어진 TSV(102), 절연물질로 이루어진 제1절연막(104) 및 실리콘 기판(100)으로 이루어진 MOS 캐패시터 구조를 이루고 있다.
그리고, 상기 제1절연막(104)과 실리콘 기판(100) 사이에는 제1도전막(110)이 형성되어 있다. 여기서, 상기 제1도전막(110)은 예컨대, Ti/Cu막으로 형성할 수 있다.
그리고, 상기 TSV(102) 주변의 실리콘 기판(100) 표면에는 오믹콘택(106)이 형성되어 있으며, 그 상부에는 상기 오믹콘택(106)과 제1도전막(110)을 절연시키는 제2절연막(108)이 형성되어 있다. 여기서, 상기 오믹콘택(106)은 상기 실리콘 기판(100)의 조건에 따라 도핑타입과 농도를 적절히 선택할 수 있는데, 만약 상기 실리콘 기판(100)이 저도핑 농도의 P형 실리콘 기판일 경우에는 상기 오믹콘택(106)은 고도핑 농도의 N+ 웰(well)로 형성하며, 이와 반대로 상기 실리콘 기판(100)이 저도핑 농도의 N형 실리콘 기판일 경우에는 상기 오믹콘택(106)은 고도핑 농도의 P+ 웰로 형성하는 것이 바람직하다.
그리고, 상기 TSV(102) 상부에는 제2도전막(112)이 형성되어 있고, 상기 제2도전막(112) 상부에는 범프(114)가 형성되어 있다. 여기서, 상기 범프(114)와 TSV(102)를 전기적으로 연결하는 제2도전막(110)은 예컨대, Ni로 형성할 수 있으며, 상기 범프(114)는 예컨대, SnAg로 형성할 수 있다.
그리고, 실리콘 기판(100) 하단부에는 그라인딩 라인(116)이 표시되어 있다. 상기 그라인딩 라인(116)은 상기 TSV(102)를 노출시키기 위한 웨이퍼 후면의 절삭위치를 나타내는 라인이다. 따라서, 실리콘 기판에 마지막 단위 구조물인 TSV(102)를 형성한 뒤, 상기 그라인딩 라인까지 웨이퍼 후면에 대하여 그라인딩 공정을 실시하여 TSV(102)를 노출시킨 뒤, 웨이퍼를 소잉하여 웨이퍼상의 칩들을 개별칩들로 분리한다. 그리고 나서, 적어도 두 개 이상의 칩들을 TSV가 연결되도록 수직으로 쌓아올리고, 스택된 칩들을 포함한 기판 상면을 몰딩하여 기판 하면에 솔더볼을 마운팅하여 스택 패키지 공정을 마무리하게 된다.
그리고, 상기 범프(114)를 통해 인가된 VDD 전압은 상기 제2도전막(112)을 통해 TSV(102)로 VDD를 공급하며, 상기 제1도전막(110)에는 VSS(접지전압)가 인가되어 수직하게 적층된 다수개의 단위칩들을 서로 전기적으로 연결하게 된다.
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이상, 도 4를 통해 실리콘 기판(100)상에 형성되어 있는 TSV(102)의 구조를 살펴보았다.
상기 TSV(102)를 테스트함에 있어서, 종래에는 스택 패키지 공정을 마무리한 상태에서 TSV(102)에 대한 페일 여부를 테스트하였다. 즉, 다수개의 칩들을 스택킹하여 패키지가 완료된 상태에서 TSV(102)에 대한 페일 여부를 테스트하였다. 그리고 나서, 테스트를 실시한 TSV에 페일이 발견되면 리던던시 TSV를 이용하여 페일 TSV에 대하여 리페어 공정을 진행하였다. 그러다 보니, TSV 페일 비율에 따라 리던던시 TSV를 만들어야 하고, 이처럼 준비된 리던던시 TSV를 모두 소모하고도 그 이상의 페일이 발생하게 되면 어쩔 수 없이 스태킹 메모리 패키지 전체를 폐기하였다. 그리고, TSV에 페일이 발견되지 않았을 경우에는 준비된 리던던시 TSV가 쓸모없어지므로 불필요한 리던던시 TSV 제조로 인해 비용 증가가 야기되는 문제점이 있었다.
따라서, 본 발명에서는 상기와 같은 종래의 문제점을 해소하기 위하여, 상기 도 4에 도시되어 있는 웨이퍼 레벨의 TSV(102)에 대하여 페일 여부를 테스트할 수 있는 TSV 테스트 방법을 제안하고자 한다.
"웨이퍼 레벨"이라 함은 웨이퍼를 소잉(sawing)하여 웨이퍼상의 단위칩들을 개별적으로 분리하기 전 상태를 의미하는데, 본 발명에서는 이러한 웨이퍼 레벨에서 TSV에 대한 테스트를 실시하여 페일 여부를 미리 검출함으로써 불필요한 리던던시 TSV 제조등으로 인한 비용 증가 문제를 해소할 수 있게 된다.
그러면, 하기에서는 본 발명에 따른 TSV 테스트 방법에 대하여 보다 구체적으로 살펴보기로 하자.
도 5는 본 발명의 제1실시예에 따른 TSV 테스트 방법을 개략적으로 나타낸다.
도 5를 참조하면, 상기 TSV(102) 상부에 위치한 범프(114)에 VDD 전압을 인가하고, 상기 TSV(102)를 감싸고 있는 제1도전막(110)에는 VSS 전압(접지전압)을 인가한다. 그리고 나서, 상기 범프(114)와 제1도전막(110) 사이의 전압을 직접 측정한 뒤, 그 측정 결과에 따라 상기 TSV(102)의 페일 여부를 확인한다.
도 6은 제1실시예에 따른 TSV 테스트 방법을 나타내는 플로우챠트이다.
도 6을 참조하면, 제200단계에서는 상기 범프(114)에 VDD 전압을 인가하고, 상기 TSV(102)를 감싸고 있는 제1도전막(110)에는 VSS 전압을 인가한다.
제202단계에서는 상기 범프(114)와 제1도전막(110) 사이의 전압을 직접 측정한다.
제204단계에서는 상기 측정된 전압을 미리 설정된 기준전압과 비교한다.
제206단계에서는 상기 204단계에서의 비교 결과, 측정된 전압이 미리 설정된 기준전압을 벗어나는가를 판단한다.
판단 결과, 상기 측정된 전압이 미리 설정된 기준전압을 벗어나지 않는 경우에는 제208단계로 진행하여 상기 TSV(102)을 페일이 발생되지 않은 양호 TSV로 판정한다.
그러나, 상기 206단계에서의 판단 결과, 측정된 전압이 미리 설정된 기준전압을 벗어나는 경우에는 제210단계로 진행하여 상기 TSV(102)을 페일 TSV로 판정한다.
이어서, 제212단계에서는 상기 페일 TSV가 리페어 가능한지를 판단한다.
판단 결과, 상기 페일 TSV가 리페어 가능할 경우에는 제214단계로 진행하여 리던던시 TSV를 이용하여 상기 페일 TSV에 대하여 리페어를 실시한다.
그리고, 제214단계에서는 리페어된 TSV를 양호 TSV로 활용한다.
한편, 상기 제212단계에서 리페어가 가능하지 않다고 판단될 경우에는 제218단계로 진행하여 상기 페일 TSV를 최종 페일 TSV로 분류하여 폐기한다.
도 7은 본 발명의 제2실시예에 따른 TSV 테스트 방법을 개략적으로 나타낸다.
도 7을 참조하면, 상기 TSV(102) 상부에 위치한 범프(114)에 VDD 전압을 인가하고, 상기 TSV(102)를 감싸고 있는 제1도전막(110)에는 VSS 전압을 인가한다. 그리고 나서, 센스앰프(118)를 이용하여 상기 범프(114)와 제1도전막(110) 사이의 전압을 측정한 뒤, 그 측정 결과에 따라 상기 TSV(102)의 페일 여부를 확인한다.
도 8은 제2실시예에 따른 TSV 테스트 방법을 나타내는 플로우챠트이다.
도 8을 참조하면, 제300단계에서는 상기 범프(114)에 VDD 전압을 인가하고, 상기 TSV(102)를 감싸고 있는 제1도전막(110)에는 VSS 전압을 인가한다.
제302단계에서는 상기 센스앰프(118)를 통해 상기 범프(114)와 제1도전막(110) 사이의 전압을 측정한다.
제304단계에서는 상기 측정된 전압이 출력전압 범위인 VOH/VOL 사이에 존재하는지를 판단한다.
상기 304단계에서의 판단 결과, 측정된 전압이 출력전압 범위에 포함되는 경우에는 제306단계로 진행하여 상기 TSV(102)가 페일이 발생되지 않은 양호 TSV로 판정한다.
그러나, 상기 304단계에서의 판단 결과, 측정된 전압이 출력전압 범위를 벗어날 경우에는 제308단계로 진행하여 페일 TSV로 판정한다.
이어서, 제310단계에서는 상기 페일 TSV가 리페어 가능한지를 판단한다.
판단 결과, 상기 페일 TSV가 리페어 가능할 경우에는 제312단계로 진행하여 리던던시 TSV를 이용하여 상기 페일 TSV에 대하여 리페어를 실시한다.
그리고, 제314단계로 진행하여 양호 TSV로 활용한다.
한편, 상기 제310단계에서의 판단 결과, 리페어가 가능하지 않은 페일 TSV에 대해서는 제316단계로 진행하여 상기 페일 TSV를 최종 페일 TSV로 분류하여 폐기한다.
도 9는 본 발명의 제3실시예에 따른 TSV 테스트 방법을 개략적으로 나타낸다.
도 9를 참조하면, 상기 TSV(102) 상부에 위치한 범프(114)에 VDD 전압을 인가하고, 상기 TSV(102)를 감싸고 있는 제1도전막(110)에는 VSS 전압을 인가한다. 그리고 나서, 센스앰프(118)를 통해 상기 TSV(102) 및 그 주변에 형성되어 있는 MOS 캐패시터(TSV(102), 제1절연막(104) 및 실리콘 기판(100))의 캐패시턴스를 측정한 뒤, 그 측정 결과에 따라 상기 TSV(102)의 페일 여부를 확인한다.
도 10은 제3실시예에 따른 TSV 테스트 방법을 나타내는 플로우챠트이다.
도 10을 참조하면, 제400단계에서는 상기 범프(114)에 VDD 전압을 인가하고, 상기 범프(114) 하부에 위치한 도전막(110)에는 VSS 전압을 인가한다.
제402단계에서는 상기 센스앰프(120)를 통해 상기 TSV(102), 제1절연막(104) 및 실리콘 기판(100)으로 이루어진 MOS 캐패시터의 캐패시턴스를 측정한다.
제404단계에서는 상기 측정된 캐패시턴스를 미리 설정된 기준 캐패시턴스와 비교한다.
제406단계에서는 상기 404단계에서의 비교 결과, 상기 센스앰프(120)를 통해 측정된 캐패시턴스가 미리 설정된 기준 캐패시턴스 범위에 포함되는지를 판단한다.
판단 결과, 상기 측정된 캐패시턴스가 미리 설정된 기준 캐패시턴스 범위에 포함되는 경우에는 제408단계로 진행하여 상기 TSV(102)을 페일이 발생되지 않은 양호 TSV로 판정한다.
그러나, 상기 408단계에서의 판단 결과, 상기 측정된 캐패시턴스가 미리 설정된 기준 캐패시턴스 범위에 포함되지 않는 경우에는 제410단계로 진행하여 상기 TSV(102)를 페일 TSV로 판정한다.
이어서, 제412단계에서는 상기 페일 TSV가 리페어 가능한지를 판단한다.
판단 결과, 상기 페일 TSV가 리페어 가능할 경우에는 제414단계로 진행하여 리던던시 TSV를 이용하여 상기 페일 TSV에 대하여 리페어를 실시한다.
그리고, 제416단계로 진행하여 양호 TSV로 활용한다.
한편, 상기 제412단계에서의 판단 결과, 리페어가 가능하지 않은 페일 TSV에 대해서는 제418단계로 진행하여 상기 페일 TSV를 최종 페일 TSV로 분류하여 폐기한다.
상기한 바와 같이, 종래에는 패키지가 완료된 이후에 TSV에 대한 페일 여부를 테스트함으로써, ① TSV에 페일 발생시 리페어를 위한 리던던시 TSV가 부족할 경우 전체 스태킹 메모리 전체를 폐기하여야 하는 점, ② 리페어에 대비하여 필요 이상의 리던던시 TSV를 구비하여야 하는 점등으로 인하여 전체 제조 단가가 상승되는 문제점이 있었다.
이에 본 발명에서는 패키징 이전 웨이퍼 레벨에서 TSV에 대한 페일 여부 테스트를 실시하여 오픈(open)/쇼트(short)/리키지(leakage)/보이드(void)등의 페일이 발생된 TSV를 미리 걸러내고, 필요에 따라 리던던시 TSV를 이용한 리페어 공정을 실시함으로써, 스택킹 메모리 패키지의 폐기율을 줄이고 불필요한 리던던시 TSV 제조로 인해 소모되는 제조 비용을 절감할 수 있게 된다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야 한다.
100: 실리콘 기판 102: TSV
104: 제1절연막 106: 오믹콘택
108: 제2절연막 110: 제1도전막
112: 제2도전막 114: 범프
116: 그라인딩 라인 118: 센스앰프

Claims (12)

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  7. TSV와 전기적으로 연결되는 범프에 VDD 전압을 인가하고, 상기 TSV를 감싸도록 형성되어 있는 제1도전막에는 VSS 전압(접지전압)을 인가하는 단계;
    상기 범프와 제1도전막 사이의 전압을 직접 측정하는 단계;
    상기 측정된 전압을 미리 설정된 기준전압과 비교하는 단계; 및
    상기 측정된 전압이 미리 설정된 기준전압을 벗어나지 않는 경우에는 상기 TSV을 페일이 발생되지 않은 양호 TSV로 판정하고, 상기 측정된 전압이 미리 설정된 기준전압을 벗어나는 경우에는 상기 TSV을 페일 TSV로 판정하는 단계를 포함하는 반도체 메모리 소자의 TSV 테스트 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 페일 TSV로 판정된 TSV에 대하여 리페어가 가능한지를 판단하는 단계;
    상기 페일 TSV가 리페어 가능할 경우에는 리던던시 TSV를 이용하여 상기 페일 TSV에 대하여 리페어를 실시하는 단계; 및
    상기 페일 TSV에 대해 리페어가 가능하지 않을 경우에는 상기 페일 TSV를 최종 페일 TSV로 분류하여 폐기하는 단계를 포함하는 반도체 메모리 소자의 TSV 테스트 방법.
  9. TSV와 전기적으로 연결되는 범프에 VDD 전압을 인가하고, 상기 TSV를 감싸도록 형성되어 있는 제1도전막에는 VSS 전압(접지전압)을 인가하는 단계;
    상기 범프와 제1도전막에 연결되어 있는 센스앰프를 통해 상기 범프와 도전막 사이의 전압을 측정하는 단계; 및
    상기 측정된 전압이 출력전압 범위(VOH/VOL) 사이에 포함되는 경우에는 상기 TSV을 페일이 발생되지 않은 양호 TSV로 판정하고, 상기 측정된 전압이 출력전압 범위를 벗어날 경우에는 상기 TSV을 페일 TSV로 판정하는 단계를 포함하는 반도체 메모리 소자의 TSV 테스트 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서, 상기 페일 TSV로 판정된 TSV에 대하여 리페어가 가능한지를 판단하는 단계;
    상기 페일 TSV가 리페어 가능할 경우에는 리던던시 TSV를 이용하여 상기 페일 TSV에 대하여 리페어를 실시하는 단계; 및
    상기 페일 TSV에 대해 리페어가 가능하지 않을 경우에는 상기 페일 TSV를 최종 페일 TSV로 분류하여 폐기하는 단계를 포함하는 반도체 메모리 소자의 TSV 테스트 방법. 반도체 메모리 소자의 TSV 테스트 방법.
  11. TSV와 전기적으로 연결되는 범프에 VDD 전압을 인가하고, 상기 TSV를 감싸도록 형성되어 있는 제1도전막에는 VSS 전압(접지전압)을 인가하는 단계;
    상기 범프와 제1도전막에 연결되어 있는 센스앰프를 통해, 모오스 캐패시터를 형성하고 있는 상기 TSV 및 그 주변구조물의 캐패시턴스를 측정하는 단계;
    상기 측정된 캐패시턴스가 미리 설정된 기준 캐패시턴스 범위에 포함되는 경우에는 상기 TSV을 페일이 발생되지 않은 양호 TSV로 판정하고, 상기 측정된 캐패시턴스가 미리 설정된 기준 캐패시턴스 범위를 벗어날 경우에는 상기 TSV을 페일 TSV로 판정하는 단계를 포함하는 반도체 메모리 소자의 TSV 테스트 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서, 상기 페일 TSV로 판정된 TSV에 대하여 리페어가 가능한지를 판단하는 단계;
    상기 페일 TSV가 리페어 가능할 경우에는 리던던시 TSV를 이용하여 상기 페일 TSV에 대하여 리페어를 실시하는 단계; 및
    상기 페일 TSV에 대해 리페어가 가능하지 않을 경우에는 상기 페일 TSV를 최종 페일 TSV로 분류하여 폐기하는 단계를 포함하는 반도체 메모리 소자의 TSV 테스트 방법. 반도체 메모리 소자의 TSV 테스트 방법.
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