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KR20110074355A - 트랜지스터 - Google Patents

트랜지스터 Download PDF

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KR20110074355A
KR20110074355A KR1020090131292A KR20090131292A KR20110074355A KR 20110074355 A KR20110074355 A KR 20110074355A KR 1020090131292 A KR1020090131292 A KR 1020090131292A KR 20090131292 A KR20090131292 A KR 20090131292A KR 20110074355 A KR20110074355 A KR 20110074355A
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KR
South Korea
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layer
channel layer
transistor
semiconductor
insertion layer
Prior art date
Application number
KR1020090131292A
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English (en)
Inventor
전상훈
송이헌
김창정
박성호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to EP20100172000 priority patent/EP2339638B1/en
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Abstract

트랜지스터에 관해 개시되어 있다. 개시된 트랜지스터는 채널층과 소오스전극 사이에 반도체 삽입층을 포함할 수 있다. 상기 반도체 삽입층에 의해 상기 채널층과 상기 소오스전극 사이의 전위 장벽(potential barrier)이 증가될 수 있다. 상기 채널층은 산화물 반도체층일 수 있다. 상기 트랜지스터는 증가형(enhancement mode)일 수 있다.

Description

트랜지스터{Transistor}
트랜지스터, 보다 자세하게는 산화물 트랜지스터에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(Thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조할 수 있기 때문에, 액정표시장치 또는 유기발광표시장치 등과 같은 평판표시장치 분야에서 유용하게 사용된다.
트랜지스터의 동작 특성을 향상시키기 위해, 산화물 반도체층을 채널층으로 적용하는 방법이 시도되고 있다. 이러한 방법은 주로 평판표시장치용 박막 트랜지스터에 적용된다. 그러나 산화물 반도체층을 채널층으로 갖는 트랜지스터(이하, 산화물 트랜지스터)의 경우, 문턱전압(threshold voltage)을 제어하기가 쉽지 않은 문제가 있다.
보다 자세히 설명하면, 채널층으로 실리콘층을 사용하는 경우, 도핑 농도를 조절함으로써 문턱전압을 용이하게 제어할 수 있으나, 산화물 트랜지스터의 경우, 자기-보상(self-compensation) 현상으로 인해 도핑에 의한 문턱전압 조절이 용이하 지 않다. 또한 산화물 트랜지스터는 채널의 타입과 소오스에서 드레인으로 이동하는 캐리어 전하의 타입이 동일한 "다수 캐리어 소자"(majority carrier device)이다. 이러한 다수 캐리어 소자(majority carrier device)는 축적 모드(accumulation mode)에서 동작되고, 통상 0보다 작은(n-형 기준) 문턱전압을 갖는다. 따라서 산화물 반도체층을 채널층으로 사용하는 경우, 문턱전압이 0보다 큰(n-형 기준) 증가형(enhancement mode) 트랜지스터를 구현하기 어렵다.
문턱전압 조절이 용이한 산화물 트랜지스터를 제공한다.
본 발명의 한 측면(aspect)에 따르면, 산화물 반도체를 포함하는 채널층; 상기 채널층에 대응하는 게이트전극; 상기 채널층의 양단에 각각 접촉된 소오스전극 및 드레인전극; 및 상기 채널층과 상기 소오스전극 사이에 구비된 반도체 삽입층;을 포함하고, 상기 반도체 삽입층에 의해 상기 채널층과 상기 소오스전극 사이의 전위 장벽(potential barrier)이 증가되는 트랜지스터가 제공된다.
상기 채널층이 n형일 때, 상기 반도체 삽입층의 일함수는 상기 채널층의 일함수보다 클 수 있다. 이 경우, 상기 반도체 삽입층의 n형 캐리어 농도는 상기 채널층의 n형 캐리어 농도보다 낮을 수 있다.
상기 채널층이 p형일 때, 상기 반도체 삽입층의 일함수는 상기 채널층의 일함수보다 작을 수 있다. 이 경우, 상기 반도체 삽입층의 p형 캐리어 농도는 상기 채널층의 p형 캐리어 농도보다 낮을 수 있다.
상기 채널층은 ZnO, GaO, InO, SnO, CdO, CaO, AlO, TiO, TaO, NbO, LnO, HfO, ZrO, YO, NiO, CuO 및 이들의 혼합물로 구성된 그룹에서 선택된 어느 하나 또는 그 계열의 산화물 반도체를 포함할 수 있다.
상기 채널층은 ZnO 계열의 산화물 반도체로 형성될 수 있다.
상기 ZnO 계열의 산화물 반도체는 In, Ga, Sn, Ti, Zr, Hf, Y 및 Ta 으로 구 성된 그룹에서 선택된 적어도 하나의 원소를 더 포함할 수 있다.
상기 반도체 삽입층은 SiC, AlN, GaN, InN, AlP, GaP, InAs, GaAs, AlAs, InSb, GaSb, ZnS, CdS, ZnTe, CdTe, CdSe, CdS, ZnO, GaO, InO, SnO, CdO, CaO, AlO, TiO, TaO, NbO, LnO, HfO, ZrO, YO, NiO, CuO 및 이들의 혼합물로 구성된 그룹에서 선택된 어느 하나 또는 그 계열의 화합물을 포함할 수 있다.
상기 반도체 삽입층은 0.5∼4.0eV 정도의 에너지 밴드갭을 가질 수 있다.
상기 반도체 삽입층은 1∼300Å 정도의 두께를 가질 수 있다.
상기 트랜지스터는 증가형(enhancement mode)일 수 있다.
상기 채널층과 상기 드레인전극 사이에 별도의 반도체 삽입층이 더 구비될 수 있다.
상기 채널층과 상기 드레인전극 사이에 구비된 별도의 반도체 삽입층은 상기 상기 채널층과 상기 소오스전극 사이에 구비된 반도체 삽입층과 동일한 물질로 형성될 수 있다.
상기 트랜지스터는 탑(top)-게이트 구조를 갖는 박막 트랜지스터일 수 있다.
상기 트랜지스터는 바텀(bottom)-게이트 구조를 갖는 박막 트랜지스터일 수 있다.
문턱전압 조절이 용이한 산화물 트랜지스터를 구현할 수 있다. 상기 산화물 트랜지스터는 증가형(enhancement mode)일 수 있다.
이하, 본 발명의 실시예에 따른 트랜지스터를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 트랜지스터를 보여준다. 본 실시예의 트랜지스터는 게이트전극(G1)이 채널층(C1) 위쪽에 구비되는 탑(top)-게이트 구조를 갖는 박막 트랜지스터이다.
도 1을 참조하면, 기판(SUB1) 상에 채널층(C1)이 구비될 수 있다. 기판(SUB1)은 실리콘 기판, 유리 기판 및 플라스틱 기판 중 하나일 수 있고, 투명 또는 불투명할 수 있다. 채널층(C1)은 산화물 반도체층일 수 있다. 채널층(C1)은 n형 또는 p형일 수 있다. 채널층(C1)이 n형 산화물 반도체층인 경우, 예컨대, ZnO, GaO, InO, SnO, CdO, CaO, AlO, TiO, TaO, NbO, LnO, HfO, ZrO, YO 및 이들의 혼합물로 구성된 그룹에서 선택된 어느 하나 또는 그 계열의 산화물을 포함할 수 있다. 이 물질 중 ZnO 계열의 산화물 반도체로 채널층(C1)을 형성하는 경우, 채널층(C1)은 In, Ga, Sn, Ti, Zr, Hf, Y 및 Ta 등으로 구성된 그룹에서 선택된 적어도 하나의 원소를 더 포함할 수 있다. 채널층(C1)이 p형 산화물 반도체층인 경우, 예컨대, NiO, CuO 및 이들의 혼합물로 구성된 그룹에서 선택된 어느 하나 또는 그 계열의 산화물을 포함할 수 있다. 채널층(C1)은 단층 또는 다층 구조를 가질 수 있다. 도시하지는 않았지만, 기판(SUB1)과 채널층(C1) 사이에 절연층(미도시)을 구비시킬 수 있다. 즉, 기판(SUB1) 상에 절연층을 형성한 후, 그 위에 채널층(C1)을 형성할 수 있다.
기판(SUB1) 상에 채널층(C1)을 덮는 게이트절연층(GI1)이 구비될 수 있다. 게이트절연층(GI1)은 실리콘 산화물층이나 실리콘 질화물층일 수 있으나, 그 밖의 다른 물질층, 예컨대, 실리콘 질화물층보다 유전상수가 큰 고유전물질층일 수 있다. 게이트절연층(GI1)은 실리콘 산화물층, 실리콘 질화물층 및 고유전물질층 중 적어도 두 층 이상이 적층된 구조를 가질 수도 있다.
게이트절연층(GI1) 상에 게이트전극(G1)이 구비될 수 있다. 게이트전극(G1)은 채널층(C1)의 중앙부에 대응하도록 구비될 수 있다. 게이트전극(G1)은 일반적인 전극 물질(금속, 금속산화물 등)로 형성될 수 있다.
채널층(C1)의 양단에 각각 접촉된 소오스전극(S1) 및 드레인전극(D1)이 구비될 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 금속으로 형성될 수 있다. 소오스전극(S1) 및 및 드레인전극(D1)은 게이트전극(G1)과 동일한 금속층일 수 있으나, 다른 금속층일 수도 있다.
소오스전극(S1)과 채널층(C1) 사이에 선택적으로 반도체 삽입층(이하, 삽입층)(A1)이 구비될 수 있다. 다시 말해, 소오스전극(S1)과 채널층(C1)은 삽입층(A1)을 매개로 접촉될 수 있다. 이때, 드레인전극(D1)과 채널층(C1)은 직접 접촉될 수 있다.
삽입층(A1)은 채널층(C1)과 소오스전극(S1) 사이에 전위 장벽(potential barrier)을 증가(또는 발생)시키는 역할을 할 수 있다. 즉, 삽입층(A1)에 의해 채널층(C1)과 소오스전극(S1) 사이의 전위 장벽이 증가될 수 있다. 삽입층(A1)의 물 질 및 두께 등에 따라 상기 전위 장벽의 높이 및 두께 등이 달라지고, 결과적으로는, 트랜지스터의 문턱전압이 조절될 수 있다. 따라서 삽입층(A1)은 문턱전압 조절층이라고 할 수 있다. 삽입층(A1)은, 예컨대, 4-4족 화합물, 3-5족 화합물, 2-6족 화합물 및 1-7족 화합물 중 적어도 하나를 포함하는 비산화물 반도체층이거나, 산화물 반도체층 또는 비산화물과 산화물이 혼합된 반도체층일 수 있다. 보다 구체적으로, 삽입층(A1)은 SiC, AlN, GaN, InN, AlP, GaP, InAs, GaAs, AlAs, InSb, GaSb, ZnS, CdS, ZnTe, CdTe, CdSe, CdS, ZnO, GaO, InO, SnO, CdO, CaO, AlO, TiO, TaO, NbO, LnO, HfO, ZrO, YO, NiO, CuO 및 이들의 혼합물 구성된 그룹에서 선택된 어느 하나 또는 그 계열의 화합물을 포함할 수 있다. 삽입층(A1)이 산화물층인 경우, 채널층(C1)과 동일 계열의 산화물을 포함할 수 있지만, 그렇지 않을 수도 있다. 삽입층(A1)이 채널층(C1)과 동일 계열의 산화물을 포함하는 경우, 삽입층(A1)과 채널층(C1)의 산소 농도, 도핑 상태 등이 다를 수 있다. 삽입층(A1)의 에너지 밴드갭(energy bandgap)은 0.5∼4.0 eV 정도일 수 있다. 삽입층(A1)의 두께는, 예컨대, 1∼300Å 정도일 수 있다.
채널층(C1)이 n형인 경우, 삽입층(A1)의 일함수(work function)는 채널층(C1)의 일함수보다 클 수 있다. 이 조건을 만족시킨다면, 삽입층(A1)은 n형이나 p형 모두 가능하다. 삽입층(A1)의 n형 캐리어 농도(carrier concentration)는 채널층(C1)의 n형 캐리어 농도보다 낮을 수 있다. 따라서 삽입층(A1)은 채널층(C1)보다 n형 캐리어 농도가 낮은 n형 반도체층이거나, p형 반도체층일 수 있다. 만약, 삽입층(A1)과 채널층(C1)이 모두 n형 산화물층인 경우, 삽입층(A1)의 산소 농도는 채널 층(C1)의 산소 농도보다 높을 수 있다. 이는 n형 산화물에서는 산소 농도가 높을수록 캐리어 농도가 낮아지기 때문이다.
채널층(C1)이 p형인 경우, 삽입층(A1)의 일함수는 채널층(C1)의 일함수보다 작을 수 있다. 이 경우에도, 삽입층(A1)은 n형이나 p형 모두 사용할 수 있다. 삽입층(A1)의 p형 캐리어 농도(carrier concentration)는 채널층(C1)의 p형 캐리어 농도보다 낮을 수 있다. 따라서 삽입층(A1)은 채널층(C1)보다 p형 캐리어 농도가 낮은 p형 반도체층이거나, n형 반도체층일 수 있다. 만약, 삽입층(A1)과 채널층(C1)이 p형 산화물층인 경우, 삽입층(A1)의 산소 농도는 채널층(C1)의 산소 농도보다 낮을 수 있다. 이는 p형 산화물에서는 산소 농도가 낮을수록 캐리어 농도가 낮아지기 때문이다.
이 같이, 삽입층(A1)의 물질은 채널층(C1)의 타입에 따라 적절히 선택될 수 있다. 삽입층(A1)의 물질은 앞서 언급한 바와 같이, 4-4족 화합물, 3-5족 화합물, 2-6족 화합물 및 1-7족 화합물 중 적어도 하나를 포함하는 비산화물 반도체, 그리고 ZnO, GaO, InO, SnO, CdO, CaO, AlO, TiO, TaO, NbO, LnO, HfO, ZrO, YO, NiO, CuO 등과 같은 산화물 반도체 중에서 선택될 수 있다.
부가적으로, TiO 등 금속 산화물은 그 조성에 따라 특성이 크게 달라질 수 있다. 예컨대, TiO 등 금속 산화물은 그 조성에 따라 반도체 특성을 갖거나, 도체 특성을 가질 수 있다. 본 실시예에서는 반도체 특성을 갖는 산화물 반도체를 삽입층(A1)으로 사용한다. 이때, 삽입층(A1)은 채널층(C1)과 소오스전극(S1) 사이에 전위 장벽을 증가시키는 역할을 한다. 이러한 삽입층(A1)은 소오스전극(S1)과 오 믹(ohmic) 콘택된다고 할 수 없다.
소오스전극(S1)과 채널층(C1)은 삽입층(A1)을 사이에 두고 접촉되고, 드레인전극(D1)과 채널층(C1)은 직접 접촉되므로, 소오스전극(S1) 쪽 전위 장벽과 드레인전극(D1) 쪽 전위 장벽은 서로 다르다. 소오스전극(S1) 쪽 전위 장벽이 드레인전극(D1) 쪽 전위 장벽보다 상대적으로 높을 수 있다. 이렇게 삽입층(A1)이 소오스전극(S1)과 채널층(C1) 사이에만 선택적으로 구비된 구조를 비대칭(asymmetric) 소오스/드레인 구조라고 정의한다. 트랜지스터의 문턱전압은 전자 또는 정공이 공급되는 소오스전극(S1) 측 전위 장벽에 큰 영향을 받을 수 있으므로, 소오스전극(S1) 측에만 선택적으로 삽입층(A1)을 구비시켜 문턱전압을 조절할 수 있다. 삽입층(A1)에 의한 전위 장벽의 높이와 두께 등에 의해 상기 문턱전압이 조절될 수 있다.
도 1에서 게이트절연층(GI1) 상에 게이트전극(G1)을 덮는 절연층(IL1)이 구비되고, 절연층(IL1)과 게이트절연층(GI1)에 채널층(C1)을 노출시키는 제1 및 제2홀(H1, H2)이 구비될 수 있다. 제1홀(H1)은 채널층(C1)의 일단을, 제2홀(H2)은 채널층(C1)의 타단을 노출시킬 수 있다. 제1홀(H1) 내에 삽입층(A1)과 소오스전극(S1)이 구비될 수 있고, 제2홀(H2)에 드레인전극(D1)이 구비될 수 있다. 이러한 구조는 예시적인 것에 불과하고, 다양하게 변형될 수 있다. 예컨대, 삽입층(A1)은 제1홀(H1)의 저면에만 형성된 것으로 도시되어 있지만, 제1홀(H1)의 저면뿐 아니라 내벽에도 얇게 도포될 수 있다. 또한 다른 실시예의 경우, 채널층(C1)의 일단에 삽입층(A1)을 형성한 후, 삽입층(A1)을 덮도록 절연층(IL1)을 형성한 다음, 절연층(IL1)에 삽입층(A1)을 노출시키는 홀(hole)을 형성하고, 상기 홀 내에 소오스전 극(S1)을 형성할 수도 있다. 이 경우, 삽입층(A1)의 너비는 소오스전극(S1)보다 넓을 수 있다. 그리고 도 1에서는 삽입층(A1)을 채널층(C1) 상에 별도의 층으로 구비시켰지만, 다른 실시예에서는, 채널층(C1)의 상면부 일부를 삽입층(A1)과 같은 역할을 하도록 만들 수도 있다. 그 밖에도 도 1의 구조는 다양한 방식으로 변형될 수 있다.
도 1의 실시예에서와 같이, 소오스전극(S1)과 채널층(C1) 사이에 삽입층(A1)을 구비시키면, 삽입층(A1)에 의해 소오스전극(S1)과 채널층(C1) 사이의 전위 장벽이 증가되고, 트랜지스터의 문턱전압이 증가할 수 있다. n형 트랜지스터의 경우 문턱전압은 양(+)의 방향으로 증가하고, p형 트랜지스터의 경우 문턱전압은 음(-)의 방향으로 증가한다. n형 트랜지스터의 경우 문턱전압이 0보다 클 때 증가형일 수 있고, p형 트랜지스터의 경우 문턱전압이 0보다 작을 때 증가형일 수 있다. 그러므로 본 실시예에 따르면, 증가형(enhancement mode) 산화물 트랜지스터를 구현할 수 있다. 산화물을 채널층으로 적용한 트랜지스터의 경우, 일반적으로 자기-보상(self-compensation) 현상으로 인해 도핑에 의한 문턱전압 조절이 용이하지 않다. 또한 산화물 트랜지스터는 "다수 캐리어 소자"(majority carrier device)로서 축적 모드(accumulation mode)에서 동작되어 낮은 전압에서 쉽게 턴-온(turn-on)되므로 증가형(enhancement mode)으로 만들기가 용이하지 않았다. 그러나 본 발명의 실시예에서는 전술한 바와 같이 소오스전극(S1)과 채널층(C1) 사이에 전위 장벽을 증가시키는 삽입층(A1)을 사용함으로써, 산화물 트랜지스터의 문턱전압을 증가시킬 수 있고, 증가형(enhancement mode) 트랜지스터를 구현할 수 있다. 그리고 삽입 층(A1)의 물질 및 두께 등을 조절함으로써 상기 문턱전압을 목적에 맞게 적절히 조절할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 트랜지스터를 보여준다. 본 실시예의 트랜지스터는 게이트전극(G2)이 채널층(C2) 아래에 구비되는 바텀(bottom)-게이트 구조를 갖는 박막 트랜지스터이다.
도 2를 참조하면, 기판(SUB2) 상에 게이트전극(G2)이 구비될 수 있다. 기판(SUB2) 상에 절연층(미도시)을 형성하고, 그 위에 게이트전극(G2)을 형성할 수도 있다. 기판(SUB2) 상에 게이트전극(G2)을 덮는 게이트절연층(GI2)이 구비될 수 있다. 게이트절연층(GI2) 상에 채널층(C2)이 구비될 수 있다. 채널층(C2)은 게이트전극(G2) 위쪽에 구비될 수 있고, 게이트전극(G2)보다 다소 큰 폭을 가질 수 있다. 채널층(C2)의 양단에 접촉된 소오스전극(S2) 및 드레인전극(D2)이 구비될 수 있다. 채널층(C2)과 소오스전극(S2) 사이에 선택적으로 반도체 삽입층(이하, 삽입층)(A2)이 구비될 수 있다. 게이트절연층(GI2) 상에 채널층(C2)을 덮는 절연층(IL2)이 구비되고, 절연층(IL2) 내에 제1 및 제2홀(H1', H2')이 형성될 수 있다. 제1홀(H1') 내에 삽입층(A2) 및 소오스전극(S2)이 구비될 수 있고, 제2홀(H2') 내에 드레인전극(D2)이 구비될 수 있다. 도 2에서 기판(SUB2), 게이트전극(G2), 채널층(C2), 소오스전극(S2), 드레인전극(D2) 및 삽입층(A2)의 물질, 구성, 두께 등은 도 1의 기판(SUB1), 게이트전극(G1), 채널층(C1), 소오스전극(S1), 드레인전극(D1) 및 삽입층(A1)의 그것과 동일하거나 유사할 수 있다.
도 1 및 도 2에서는 절연층(IL1, IL2) 내에 홀(H1, H1', H2, H2')을 형성하 고, 그 안에 소오스전극(S1, S2) 및 드레인전극(D1, D2)을 형성한 구조에 대해서 도시하고 설명하였지만, 다른 실시예에서는 상기 홀들을 이용하지 않고, 소오스전극 및 드레인전극을 형성할 수 있다. 그 예가 도 3 및 도 4에 도시되어 있다.
도 3을 참조하면, 기판(SUB3) 상에 채널층(C3)이 구비되고, 채널층(C3)의 양단을 덮는 소오스전극(S3) 및 드레인전극(D3)이 구비될 수 있다. 채널층(C3)과 소오스전극(S3) 사이에 삽입층(A3)이 개재(interpose)될 수 있다. 소오스전극(S3), 드레인전극(D3) 및 채널층(C3)을 덮는 게이트절연층(GI3)이 구비될 수 있다. 게이트절연층(GI3) 상에 게이트전극(G3)이 구비될 수 있다. 도 3에서 기판(SUB3), 게이트전극(G3), 채널층(C3), 소오스전극(S3), 드레인전극(D3) 및 삽입층(A3)의 물질, 구성, 두께 등은 도 1의 기판(SUB1), 게이트전극(G1), 채널층(C1), 소오스전극(S1), 드레인전극(D1) 및 삽입층(A1)의 그것과 동일하거나 유사할 수 있다.
도 4를 참조하면, 기판(SUB4) 상에 게이트전극(G4)이 구비될 수 있고, 게이트전극(G4)을 덮는 게이트절연층(GI4)이 구비될 수 있다. 게이트절연층(GI4) 상에 채널층(C4)이 구비될 수 있고, 채널층(G4)의 양단을 덮는 소오스전극(S4) 및 드레인전극(D4)이 구비될 수 있다. 채널층(C4)과 소오스전극(S4) 사이에 삽입층(A4)이 개재(interpose)될 수 있다. 도 4에서 기판(SUB4), 게이트전극(G4), 채널층(C4), 소오스전극(S4), 드레인전극(D4) 및 삽입층(A4)의 물질, 구성, 두께 등은 도 1의 기판(SUB1), 게이트전극(G1), 채널층(C1), 소오스전극(S1), 드레인전극(D1) 및 삽입층(A1)의 그것과 동일하거나 유사할 수 있다.
도 3 및 도 4에서는 소오스전극(S3, S4) 및 드레인전극(D3, D4)이 채널 층(C3, C4)의 상면 양단에 접촉되도록 구비되지만, 다른 실시예에서는 소오스전극 및 드레인전극이 채널층 하면의 양단에 접촉될 수도 있다.
도 9는 본 발명의 실시예에 따른 트랜지스터의 소오스전극, 삽입층 및 채널층의 에너지밴드 다이어그램의 일례를 보여준다. 도 9는 채널층이 n형인 경우에 대한 것이다. 도 9에서 참조부호 EC 및 EV는 각각 진공 에너지레벨, 전도대(conduction band)의 최하위 에너지레벨 및 가전대(valence band)의 최상위 에너지레벨을 나타내고, EF 는 페르미 에너지레벨을 나타낸다. 이러한 표시는 도 10 내지 도 12에서 동일하다.
도 9를 참조하면, 삽입층의 EC 가 채널층의 EC 보다 높다. 이는 상기 삽입층의 일함수가 상기 채널층의 일함수보다 커서 이들이 접합 될 때, 채널층의 EC 및 EV 가 전체적으로 아래쪽으로 내려가기 때문이다. 따라서 상기 삽입층에 의해 소오스전극(금속)과 채널층 사이에 전자(e-)에 대한 전위 장벽(ΦB)이 생성된다. 전위 장벽(ΦB)은 상기 소오스전극에서 채널층으로 이동하는 전자(e-)의 흐름을 억제하는 역할을 할 수 있다. 이러한 전위 장벽(ΦB)을 넘어 전자(e-)가 이동하기 위해서는 보다 큰 게이트전압이 필요할 수 있다. 따라서 상기 삽입층에 의해 트랜지스터의 문턱전압은 양(+)의 방향으로 증가할 수 있다. 전위 장벽(ΦB)의 높이 및 삽입층의 두께 등에 따라 문턱전압의 증가 정도는 달라질 수 있다. 만약, 상기 삽입층의 두께가 매우 얇다면, 그를 통해 전자(e-)가 터널링될 수 있으므로, 문턱전압 증가 효 과는 다소 떨어질 수 있다. 하지만 문턱전압을 미세하게 조절하기 원하는 경우, 삽입층의 두께를 얇게 형성하는 것이 적합할 수 있다. 한편, 도면에서 채널층의 EF 는 EC 와 매우 가깝지만 삽입층의 EF 는 EC 와 상대적으로 멀리 떨어져 있다. 이는 삽입층의 n형 캐리어 농도가 채널층의 n형 캐리어 농도보다 낮다는 것을 의미한다.
도 10은 삽입층이 미적용된 제1 비교예에 따른 트랜지스터의 소오스전극과 채널층의 에너지밴드 다이어그램을 보여준다. 이때, 채널층은 n형이다. 즉, 도 10은 도 9에서 삽입층이 제거되어 소오스전극과 채널층이 직접 접촉된 경우에 대한 에너지밴드 다이어그램이다.
도 10을 참조하면, 소오스전극과 채널층이 직접 접촉된 경우, 이들 사이의 전위 장벽(ΦB)은 도 9의 전위 장벽(ΦB)보다 상당히 낮다. 이 경우, 트랜지스터는 문턱전압이 0보다 작은 공핍형(depletion mode)이다.
도 11은 본 발명의 다른 실시예에 따른 트랜지스터의 소오스전극, 삽입층 및 채널층의 에너지밴드 다이어그램을 보여준다. 도 11은 채널층이 p형인 경우에 대한 것이다.
도 11을 참조하면, 삽입층의 EV 가 채널층의 EV 보다 낮다. 이는 상기 삽입층의 일함수가 상기 채널층의 일함수보다 작아서 이들이 접합 될 때, 채널층의 EC 및 EV 가 전체적으로 위쪽으로 이동하기 때문이다. 따라서 상기 삽입층에 의해 소오스전극(금속)과 채널층 사이에 정공(h)에 대한 전위 장벽(ΦB)이 생성된다. 전위 장 벽(ΦB)은 상기 소오스전극에서 채널층으로 이동하는 정공(h)의 흐름을 억제하는 역할을 할 수 있다. 이러한 전위 장벽(ΦB)을 넘어 정공(h)이 이동하기 위해서는 보다 큰 게이트전압이 필요할 수 있다. 따라서 상기 삽입층에 의해 트랜지스터의 문턱전압은 음(-)의 방향으로 증가할 수 있다. 전위 장벽(ΦB)의 높이 및 삽입층의 두께 등에 따라 문턱전압 증가 정도는 달라질 수 있다. 한편, 도면에서 채널층의 EF 는 EC 와 매우 가깝지만 삽입층의 EF 는 EC 와 상대적으로 멀리 떨어져 있다. 이는 삽입층의 p형 캐리어 농도가 채널층의 p형 캐리어 농도보다 낮다는 것을 의미한다.
도 12는 삽입층이 미적용된 제2 비교예에 따른 트랜지스터의 소오스전극과 채널층의 에너지밴드 다이어그램을 보여준다. 이때, 채널층은 p형이다. 즉, 도 12는 도 11에서 삽입층이 제거되어 소오스전극과 채널층이 직접 접촉된 경우에 대한 에너지밴드 다이어그램이다.
도 12를 참조하면, 소오스전극과 채널층이 직접 접촉된 경우, 이들 사이의 전위 장벽(ΦB)은 도 11의 전위 장벽(ΦB)보다 상당히 작다. 이 경우, 트랜지스터는 쉽게 턴-온(turn-on)될 수 있다.
도 9 및 도 11에서와 같이 삽입층을 사용하는 경우, 소오스전극과 채널층 사이에 전위 장벽이 증가하여, 트랜지스터의 문턱전압이 증가할 수 있다. 따라서 트랜지스터는 증가형(enhancement mode) 트랜지스터일 수 있다. 하지만, 본 실시예의 트랜지스터가 반드시 증가형일 필요는 없다. 목적에 따라, 모드(mode)를 공핍형으 로 유지하면서 문턱전압을 조절할 수도 있다.
도 1 내지 도 4의 실시예에서는 소오스전극(S1∼S4) 측에만 반도체 삽입층(A1∼A4)을 형성한 비대칭 소오스/드레인 구조에 대해 도시하고 설명하였지만, 본 발명의 다른 실시에에 따르면, 드레인전극(D1∼D4) 측에도 반도체 삽입층(A1∼A4)을 형성할 수 있다. 그 예들이 도 5 내지 도 8에 도시되어 있다.
도 5 내지 도 8의 구조는 각각 도 1 내지 도 4의 실시예에서 변형된 것으로, 채널층(C1∼C4)과 드레인전극(D1∼D4) 사이에 삽입층(A1∼A4)을 더 포함한다. 이를 제외한 나머지 구성은 도 1 내지 도 4의 그것과 동일하다. 이렇게 소오스전극(S1∼S4) 및 드레인전극(D1∼D4) 측에 모두 삽입층(A1∼A4)을 구비시킨 구조를 대칭(symmetric) 소오스/드레인 구조라 한다.
도 5 내지 도 8과 같이 소오스전극(S1∼S4)과 채널층(C1∼C4) 사이 및 드레인전극(D1∼D4)과 채널층(C1∼C4) 사이에 삽입층(A1∼A4)을 구비시키는 경우, 도 1 내지 도 4와 같이 비대칭 소오스/드레인 구조를 형성하는 것보다 제조 공정이 단순화될 수 있다. 이때에도, 트랜지스터의 문턱전압은 소오스전극(S1∼S4)과 채널층(C1∼C4) 사이의 삽입층(A1∼A4)에 의해 조절될 수 있다. 왜냐하면, 트랜지스터의 문턱전압은 드레인전극(D1∼D4) 측 전위 장벽보다 전하(전자 또는 정공)가 공급되는 소오스전극(S1∼S4) 측 전위 장벽에 의해 좌우될 수 있기 때문이다.
도 1 내지 도 4에서와 같이 비대칭 소오스/드레인 구조로 형성된 트랜지스터, 즉, 소오스전극(S1∼S4)과 채널층(C1∼C4) 사이에만 삽입층(A1∼A4)이 선택적으로 구비된 트랜지스터가 도 5 내지 도 8과 같은 대칭 소오스/드레인 구조의 트랜 지스터보다 이동도(mobility) 측면에서 유리할 수 있다. 왜냐하면, 상기 비대칭 소오스/드레인 구조의 트랜지스터에서는 드레인전극(D1∼D4) 측의 전위 장벽이 낮아 전하가 드레인전극(D1∼D4) 측으로 보다 잘 빠져나갈 수 있기 때문이다.
도 13은 본 발명의 실시예와 비교예에 따른 트랜지스터의 게이트전압(Vg)-드레인전류(Id) 특성을 보여주는 그래프이다. 여기서, 상기 실시예에 따른 트랜지스터는 도 5의 구조를 갖되, 채널층(C1)으로 GaInZnO층을, 삽입층(A1)으로 IZO층을 사용한다. 채널층(GaInZnO층)과 삽입층(IZO층)은 모두 n형 산화물 반도체층이고, 채널층(GaInZnO층)보다 삽입층(IZO층)의 n형 캐리어 농도가 상대적으로 낮았다. 삽입층(IZO층)의 두께가 50Å인 경우와 130Å인 경우에 대해 특성을 평가하였다. 한편, 삽입층을 사용하지 않은 트랜지스터(즉, 상기 비교예에 따른 트랜지스터)에 대한 특성도 평가하였다. 상기 비교예에 따른 트랜지스터는 삽입층을 사용하지 않는 것을 제외하고, 상기 실시예에 따른 트랜지스터와 동일한 구성을 갖는다. 제1 그룹(G1)의 그래프는 상기 비교예에 따른 트랜지스터에 대한 결과이고, 제2 및 제3 그룹(G2, G3)의 그래프는 상기 실시예에 따른 트랜지스터에 대한 결과이다. 제2 그룹(G2)의 그래프는 삽입층(IZO층)의 두께가 50Å인 경우이고, 제3 그룹(G3)의 그래프는 삽입층(IZO층)의 두께가 130Å인 경우이다.
도 13을 참조하면, 삽입층을 사용하지 않은 상기 비교예에 따른 트랜지스터에 대한 결과인 제1 그룹(G1)의 그래프들은 상당히 낮은 전압에서 턴-온(turn-on)되는 것을 알 수 있다. 반면, 삽입층을 사용한 상기 실시예에 따른 트랜지스터에 대한 결과인 제2 및 제3 그룹(G2, G3)의 그래프들은 제1 그룹(G1)의 그래프보다 상 당히 오른쪽에 위치하고 있다. 이는 삽입층을 사용할 때, 문턱전압이 양(+)의 방향으로 증가하는 것을 보여준다. 한편, 제3 그룹(G3)의 그래프가 제2 그룹(G2)의 그래프보다 더 오른쪽에 위치해 있는데, 이는 삽입층의 두께가 두꺼울수록 문턱전압 증가 효과가 더 커질 수 있음을 보여준다.
부가적으로, 문턱전압을 증가시키기 위한 다른 방법으로 채널층과 쇼트키(Schottky) 접합을 이루는 물질(금속)로 소오스전극을 형성하는 방법이 있을 수 있으나, n-형 산화물 채널층과 쇼트키 접합을 형성하기 위해서는 매우 높은 일함수(약 4.5∼4.7 eV 이상)를 갖는 금속을 사용해야 한다. 따라서 소오스전극으로 사용할 수 있는 금속의 종류가 매우 제한적일 수 있다. 그리고 상기 일함수가 높은 금속들은 대부분 귀금속으로 고가인데다, 식각이 어려운 문제가 있다. 또한 쇼트키 접합을 이용하는 경우, 트랜지스터간 특성의 균일성을 확보하기 어렵고, 비교적 큰 누설전류(leakage current)가 발생하는 문제가 있다. 하지만 본 발명의 실시예에서와 같이, 반도체 삽입층을 이용해서 문턱전압을 증가시키는 경우, 소오스/드레인전극 물질의 선택의 폭이 넓어질 수 있고, 식각 문제(etching issue), 특성의 불균일성, 누설전류의 문제 등을 방지 또는 최소화할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 사상(idea)은 박막 트랜지스터가 아닌 그 밖의 다른 트랜지스터에도 적용될 수 있음을 알 수 있을 것이다. 또한 도 1 내지 도 8의 트랜지스터의 구성요소 및 구조는 각각 다양화 및 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 본 발명의 실시예에 따른 트랜지스터는 더블 게이트 구조를 가질 수 있고, 비산화물로 형성된 채널층을 사용할 수도 있다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1 내지 도 4는 본 발명의 실시예에 따른 비대칭 소오스/드레인 구조의 트랜지스터를 보여주는 단면도이다.
도 5 내지 도 8은 본 발명의 다른 실시예에 따른 것으로, 대칭 소오스/드레인 구조의 트랜지스터를 보여주는 단면도이다.
도 9는 본 발명의 실시예에 따른 트랜지스터의 소오스전극, 삽입층 및 채널층의 에너지밴드 다이어그램이다.
도 10은 제1 비교예에 따른 트랜지스터의 소오스전극 및 채널층의 에너지밴드 다이어그램이다.
도 11은 본 발명의 다른 실시예에 따른 트랜지스터의 소오스전극, 삽입층 및 채널층의 에너지밴드 다이어그램이다.
도 12는 제2 비교예에 따른 트랜지스터의 소오스전극 및 채널층의 에너지밴드 다이어그램이다.
도 13은 본 발명의 실시예와 비교예에 따른 트랜지스터의 게이트전압(Vg)-드레인전류(Id) 특성을 보여주는 그래프이다.
* 도면의 주요 부분에 대한 부호설명 *
A1∼A4 : 삽입층 C1∼C4 : 채널층
D1∼D4 : 드레인전극 G1∼G4 : 게이트전극
H1, H1', H2, H2' : 홀(hole) GI1∼GI4 : 게이트절연층
S1∼S4 : 소오스전극 SUB1∼SUB4 : 기판

Claims (16)

  1. 산화물 반도체를 포함하는 채널층;
    상기 채널층에 대응하는 게이트전극;
    상기 채널층의 양단에 각각 접촉된 소오스전극 및 드레인전극; 및
    상기 채널층과 상기 소오스전극 사이에 구비된 반도체 삽입층;을 포함하고,
    상기 반도체 삽입층에 의해 상기 채널층과 상기 소오스전극 사이의 전위 장벽(potential barrier)이 증가되는 트랜지스터.
  2. 제 1 항에 있어서,
    상기 채널층은 n형이고,
    상기 반도체 삽입층의 일함수는 상기 채널층의 일함수보다 큰 트랜지스터.
  3. 제 2 항에 있어서,
    상기 반도체 삽입층의 n형 캐리어 농도는 상기 채널층의 n형 캐리어 농도보다 낮은 트랜지스터.
  4. 제 1 항에 있어서,
    상기 채널층은 p형이고,
    상기 반도체 삽입층의 일함수는 상기 채널층의 일함수보다 작은 트랜지스터.
  5. 제 4 항에 있어서,
    상기 반도체 삽입층의 p형 캐리어 농도는 상기 채널층의 p형 캐리어 농도보다 낮은 트랜지스터.
  6. 제 1 항에 있어서,
    상기 채널층은 ZnO, GaO, InO, SnO, CdO, CaO, AlO, TiO, TaO, NbO, LnO, HfO, ZrO, YO, NiO, CuO 및 이들의 혼합물로 구성된 그룹에서 선택된 어느 하나 또는 그 계열의 산화물 반도체를 포함하는 트랜지스터.
  7. 제 6 항에 있어서,
    상기 채널층은 ZnO 계열의 산화물 반도체로 형성된 트랜지스터.
  8. 제 7 항에 있어서,
    상기 ZnO 계열의 산화물 반도체는 In, Ga, Sn, Ti, Zr, Hf, Y 및 Ta 으로 구성된 그룹에서 선택된 적어도 하나의 원소를 더 포함하는 트랜지스터.
  9. 제 1 항 또는 제 6 항에 있어서,
    상기 반도체 삽입층은 SiC, AlN, GaN, InN, AlP, GaP, InAs, GaAs, AlAs, InSb, GaSb, ZnS, CdS, ZnTe, CdTe, CdSe, CdS, ZnO, GaO, InO, SnO, CdO, CaO, AlO, TiO, TaO, NbO, LnO, HfO, ZrO, YO, NiO, CuO 및 이들의 혼합물로 구성된 그룹에서 선택된 어느 하나 또는 그 계열의 화합물을 포함하는 트랜지스터.
  10. 제 1 항에 있어서,
    상기 반도체 삽입층은 0.5∼4.0eV 의 에너지 밴드갭을 갖는 트랜지스터.
  11. 제 1 항에 있어서,
    상기 반도체 삽입층은 1∼300Å 의 두께를 갖는 트랜지스터.
  12. 제 1 항에 있어서,
    상기 트랜지스터는 증가형(enhancement mode)인 트랜지스터.
  13. 제 1 항에 있어서,
    상기 반도체 삽입층은 제1 반도체 삽입층이고,
    상기 채널층과 상기 드레인전극 사이에 제2 반도체 삽입층이 더 구비된 트랜지스터.
  14. 제 13 항에 있어서,
    상기 제1 및 제2 반도체 삽입층은 동일한 물질층인 트랜지스터.
  15. 제 1 항에 있어서,
    상기 트랜지스터는 탑(top)-게이트 구조를 갖는 박막 트랜지스터인 트랜지스터.
  16. 제 1 항에 있어서,
    상기 트랜지스터는 바텀(bottom)-게이트 구조를 갖는 박막 트랜지스터인 트랜지스터.
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