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KR20060043810A - 전자 부품 실장 구조 및 그 제조 방법 - Google Patents

전자 부품 실장 구조 및 그 제조 방법 Download PDF

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Publication number
KR20060043810A
KR20060043810A KR1020050019915A KR20050019915A KR20060043810A KR 20060043810 A KR20060043810 A KR 20060043810A KR 1020050019915 A KR1020050019915 A KR 1020050019915A KR 20050019915 A KR20050019915 A KR 20050019915A KR 20060043810 A KR20060043810 A KR 20060043810A
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KR
South Korea
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electronic component
wiring pattern
core substrate
resin layer
connection pad
Prior art date
Application number
KR1020050019915A
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English (en)
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KR101096614B1 (ko
Inventor
마사히로 스노하라
게이 무라야마
히로유키 가토
쇼지 와타나베
Original Assignee
신꼬오덴기 고교 가부시키가이샤
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Filing date
Publication date
Application filed by 신꼬오덴기 고교 가부시키가이샤 filed Critical 신꼬오덴기 고교 가부시키가이샤
Publication of KR20060043810A publication Critical patent/KR20060043810A/ko
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Abstract

본 발명은 박형화의 요구에 용이하게 대응할 수 있는 전자 부품 실장 구조를 제공하는 것을 과제로 한다.
수지층(20a) 위에 개구부를 구비한 프리프레그 절연층(10)이 형성됨으로써 오목부(31)가 설치된 구조의 코어 기판(30)과, 코어 기판(30)의 오목부(31) 저부에 전자 부품(40)의 접속 패드(40a)가 상측으로 되어 실장된 전자 부품(40)을 포함한다. 또한, 프리프레그 절연층 위에 수지층이 형성된 구조의 코어 기판의 수지층에 전자 부품이 매설되어 있는 구성으로 할 수도 있다.
실장, 접속 패드, 오목부, 접속부, 배선 패턴

Description

전자 부품 실장 구조 및 그 제조 방법{ELECTRONIC PARTS PACKAGING STRUCTURE AND METHOD OF MANUFACTURING THE SAME}
도 1은 관련 기술에 따른 전자 부품 실장 구조를 나타내는 단면도.
도 2의 (a)∼(e)는 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 1 단면도.
도 3의 (a)∼(c)는 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 2 단면도.
도 4의 (a)∼(d)는 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 3 단면도.
도 5의 (a)∼(c)는 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 4 단면도.
도 6은 본 발명의 제 1 실시예의 전자 부품 실장 구조를 나타내는 단면도.
도 7의 (a)∼(c)는 본 발명의 제 2 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 1 단면도.
도 8의 (a)∼(c)는 본 발명의 제 2 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 2 단면도.
도 9는 본 발명의 제 2 실시예의 전자 부품 실장 구조를 나타내는 단면도.
도 10은 도 9를 평면 방향으로부터 본 평면도.
도 11은 본 발명의 제 2 실시예의 전자 부품 실장 구조의 변형예를 나타내는 단면도.
도 12의 (a)∼(c)는 본 발명의 제 3 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 1 단면도.
도 13의 (a)∼(c)는 본 발명의 제 3 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 2 단면도.
도 14의 (a) 및 (b)는 본 발명의 제 3 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 3 단면도.
도 15는 본 발명의 제 3 실시예의 전자 부품 실장 구조를 나타내는 단면도.
도 16은 본 발명의 제 3 실시예의 전자 부품 실장 구조의 변형예를 나타내는 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1, 1a, 1b, 1c, 1d : 전자 부품 실장 구조
10a : 프리프레그(prepreg)
10 : 프리프레그 절연층
10x, 23x, 24x : 개구부
12 : 접착층
14 : 충전 수지
16 : 제 1 배선 패턴
16a : 제 2 배선 패턴
17 : 접속부
17a : 칩용 접속부
17b : 외부용 접속부
18 : 층간절연막
18x, 30x : 비어 홀
20 : 구리 포일(copper foil) 부착 수지층
20a, 21 : 수지층
20b : 구리 포일
23 : 레지스트막
24 : 솔더(solder) 레지스트막
26 : 외부 접속 단자
30, 30a : 코어 기판
31 : 오목부
40 : 반도체 칩(전자 부품)
40a : 접속 패드
40b : 패시베이션막(passivation film)
40x : 상측 반도체 칩(상측 전자 부품)
본 발명은 전자 부품 실장 구조 및 그 제조 방법에 관한 것이며, 보다 상세하게는 박형화에 용이하게 대응할 수 있는 전자 부품 실장 구조 및 그 제조 방법에 관한 것이다.
멀티미디어 기기를 실현하기 위한 핵심 기술인 LSI 기술은 데이터 전송의 고속화 및 대용량화를 향하여 착실하게 개발이 추진되고 있다. 이것에 따라, LSI와 전자 기기의 인터페이스로 되는 실장 기술의 고밀도화가 추진되고 있다.
예를 들어 특허문헌 1에는, 리드(lead) 부품을 개재시키지 않고 프린트 배선 기판과 반도체 칩을 전기적으로 접속하기 위해, 오목부가 설치된 일체형 코어 기판의 상기 오목부에 반도체 칩을 실장하고, 그들 위에 반도체 칩에 접속되는 다층 배선을 형성하는 것이 기재되어 있다.
또한, 특허문헌 2에는, 배선 기판 위에 복수의 반도체 칩이 절연층에 매설(埋設)된 상태에서 3차원적으로 실장되고, 절연층을 통하여 다층으로 형성된 배선 패턴에 의해 복수의 반도체 칩이 상호 접속된 구조의 반도체 장치가 기재되어 있다.
[특허문헌 1] 일본국 공개특허2002-170840호 공보
[특허문헌 2] 일본국 공개특허2000-323645호 공보
그런데, 반도체 칩이 배선 기판 위에 3차원적으로 적층된 반도체 장치에서는, 소형화에 더하여 전체 두께를 박형화하는 것이 요구되고 있다.
상기한 특허문헌 1 및 2에서는, 반도체 장치의 전체 두께를 박형화하는 것에 관해서는 전혀 고려되어 있지 않다.
본 발명은 이상의 과제를 감안하여 창작된 것으로서, 박형화의 요구에 용이하게 대응할 수 있는 전자 부품 실장 구조 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명은 전자 부품 실장 구조에 관한 것이며, 수지층과, 상기 수지층 위에 형성되고, 개구부를 구비한 프리프레그 절연층에 의해 구성된 코어 기판으로서, 상기 프리프레그의 개구부에 의해 오목부가 설치된 구조의 상기 코어 기판과, 상기 코어 기판의 오목부 내의 상기 수지층 위에 전자 부품의 접속 패드가 상측으로 되어 실장된 상기 전자 부품을 갖는 것을 특징으로 한다.
본 발명에서는, 코어 기판은 수지층 위에 개구부가 설치된 프리프레그 절연층이 형성된 것이며, 프리프레그 절연층의 개구부에 의해 코어 기판에 오목부가 설치된 구성으로 되어 있다. 프리프레그 절연층은 유리 섬유(glass cloth) 등을 수지에 함침(含浸)시킨 프리프레그가 경화(硬化)된 것이다. 코어 기판의 오목부 저부(底部)에는 전자 부품의 접속 패드가 상측으로 된 상태에서 상기 전자 부품이 실장되어 있다.
본 발명에서는 전자 부품이 코어 기판 중에 실장되어 전자 부품의 두께가 해소되기 때문에, 전자 부품의 두께는 실장 구조 전체 두께에 영향을 주지 않게 되어, 전자 부품 실장 구조의 박형화를 도모할 수 있다.
또한, 코어 기판은 수지 위에 미리 개구부가 설치된 프리프레그가 접착되어 얻어지기 때문에, 라우터(router) 등에 의해 판 형상의 코어 기판에 오목부를 형성하는 방법(특허문헌 1)보다도 매우 간단한 방법에 의해, 또한 저렴한 비용으로 제조된다.
또한, 상기 과제를 해결하기 위해, 본 발명은 전자 부품 실장 구조에 관한 것이며, 프리프레그 절연층과, 상기 프리프레그 절연층 위에 형성된 수지층에 의해 구성되는 코어 기판과, 상기 코어 기판의 상기 수지층에 전자 부품의 접속 패드가 상측으로 되어 매설된 상기 전자 부품을 갖는 것을 특징으로 한다.
본 발명에서는, 코어 기판이 프리프레그 절연층과 그 위에 형성된 수지층에 의해 구성되고, 코어 기판의 수지층에 전자 부품의 접속 패드가 상측으로 되어 전자 부품이 매설되어 있다.
이렇게 하여도, 전자 부품이 코어 기판을 구성하는 수지층 중에 실장되어 전자 부품의 두께가 해소되기 때문에, 전자 부품 실장 구조의 박형화를 도모할 수 있다.
본 발명의 적합한 형태에서는, 코어 기판 및 전자 부품의 상방(上方)에 전자 부품의 접속 패드에 전기적으로 접속되는 배선 패턴이 형성된다. 또한, 최상(最上)의 배선 패턴에 상측 전자 부품이 플립칩(flip-chip) 실장된다. 또한, 전자 부품의 접속 패드에 접속된 배선 패턴은, 코어 기판을 관통하는 비어 홀을 통하여 코어 기판의 하면(下面) 측에 형성된 배선 패턴에 전기적으로 접속된다. 그리고, 코어 기판 하면 측의 최하(最下)의 배선 패턴에 외부 접속 단자가 접속되는 접속부가 설치된다.
또는, 코어 기판의 편면(片面)만을 사용하는 편면 실장으로 하고, 상측 전자 부품의 외측 근방의 최상의 배선 패턴에 상측 전자 부품의 높이보다도 높은 외부 접속 단자가 접속되는 접속부를 설치하도록 할 수도 있다. 이 형태의 경우, 전자 부품의 외측 영역으로 배선 패턴을 우회할 필요가 없기 때문에, 코어 기판의 하면 측에 외부 접속 단자를 설치하는 경우보다도 전자 부품 실장 구조의 면적을 축소화할 수 있다.
또한, 전자 부품이 표면에 주변형(peripheral mode)으로 배치된 접속 패드와 그것을 노출시키는 패시베이션막을 구비하고, 배선 패턴이 패시베이션막에 접촉한 상태에서 접속 패드에 접속되며, 또한 접속 패드로부터 전자 부품의 외측으로 연장되어 형성되도록 할 수도 있다.
이 형태의 경우, 전자 부품의 접속 패드 위에 비어 홀을 형성할 필요가 없기 때문에, 전자 부품이 레이저에 의해 손상을 입을 우려가 없다. 또한, 전자 부품의 패시베이션막의 절연 내성(耐性)이 낮은 경우일지라도, 전자 부품의 중앙부 위에 배선 패턴이 배치되지 않기 때문에, 배선 패턴과 전자 부품의 전기 회로가 전기적으로 단락(短絡)될 우려도 없다.
또한, 상기한 과제를 해결하기 위해, 본 발명은 전자 부품 실장 구조의 제조 방법에 관한 것이며, 수지층 위에 개구부가 설치된 프리프레그를 배치하고, 가열/가압하여 상기 수지층 위에 상기 프리프레그를 접착함으로써, 상기 개구부에 의해 오목부가 설치된 구조의 코어 기판을 얻는 공정과, 상기 코어 기판의 오목부 저부 의 수지층 위에 전자 부품의 접속 패드를 상측으로 하여 상기 전자 부품을 실장하는 공정을 갖는 것을 특징으로 한다.
또한, 상기한 과제를 해결하기 위해, 본 발명은 전자 부품 실장 구조의 제조 방법에 관한 것이며, 프리프레그 위에 수지층을 배치하고, 전자 부품의 접속 패드를 상측으로 하여 상기 전자 부품을 상기 수지층 위에 배치하는 공정과, 상기 프리프레그, 상기 수지층 및 상기 전자 부품을 가열/가압함으로써, 상기 프리프레그와 상기 수지층을 접착하며, 또한 상기 수지층에 상기 전자 부품을 매설하여 실장하는 공정을 갖는 것을 특징으로 한다.
본 발명의 제조 방법을 사용함으로써, 판 형상의 코어 기판을 라우터에 의해 가공하여 오목부를 형성하는 방법보다도 생산 효율을 현저하게 향상시킬 수 있고, 상기한 전자 부품 실장 구조를 저렴한 비용으로 제조할 수 있다.
이하, 본 발명의 실시예에 대해서 첨부 도면을 참조하여 설명한다.
본 발명의 실시예를 설명하기 전에, 코어 기판 위에 전자 부품이 절연막에 매설된 상태에서 실장된 구조의 전자 부품 실장 구조에 대해서 설명한다. 도 1은 관련 기술의 전자 부품 실장 구조를 나타내는 단면도이다.
도 1에 나타낸 바와 같이, 관련 기술의 전자 부품 실장 구조에서는, 반도체 칩(102)이 그 접속 패드(102a)가 상측으로 되어(페이스업(face-up)) 접착층(103)에 의해 코어 기판(100) 위에 고착(固着)되어 있다. 코어 기판(100)에는 관통 구멍(100x)이 설치되어 있고, 그 내면에는 관통 구멍 도전층(101)이 형성되어 있다. 관통 구멍(100x)의 구멍에는 수지체(104)가 충전되어 있다.
코어 기판(100)의 상면에는 관통 구멍 도전층(101)에 접속된 제 1 배선 패턴(108)이 형성되어 있다. 제 1 배선 패턴(108)의 막 두께는 반도체 칩(102)의 단차(段差)를 해소하기 위해 반도체 칩(102)의 두께에 대응하고 있다.
또한, 반도체 칩(102) 및 제 1 배선 패턴(108) 위에는 층간절연막(110)이 형성되어 있고, 반도체 칩(102)이 층간절연막(110)에 매설되어 있다. 반도체 칩(102)의 접속 패드(102a) 및 제 1 배선 패턴(108) 위의 층간절연막(110) 부분에 비어 홀(110x)이 형성되어 있다. 층간절연막(110) 위에는 반도체 칩(102)의 접속 패드(102a) 및 제 1 배선 패턴(108)에 비어 홀(110x)을 통하여 접속된 제 2 배선 패턴(112)이 형성되어 있다.
또한, 제 2 배선 패턴(112)의 소정 부위 위에 개구부(114x)가 설치된 솔더 레지스트막(114)이 형성되어 있고, 그 개구부(114x)에 노출되는 제 2 배선 패턴(112) 부분에 Ni/Au 도금층으로 이루어지는 접속부(112a)가 형성되어 있다. 그리고, 접속부(112a)에 상측 반도체 칩(도시 생략)이 플립칩 실장된다. 또한, 코어 기판(100) 하면 측에도 소정의 빌드업 배선층(도시 생략)이 형성되고, 최하의 배선층에 외부 접속 단자가 설치된다.
관련 기술의 전자 부품 실장 구조에서는, 비교적 두께가 두꺼운 코어 기판(100)(200㎛ 이상) 위에 새로운 반도체 칩(102)이 실장되기 때문에, 실장 구조를 박형화할 때에 용이하게 대응할 수 없다는 문제가 있다. 더 나아가서는, 반도체 칩(102)의 단차를 해소하기 위해, 제 1 배선 패턴(108)의 막 두께를 반도체 칩(102)의 두께에 맞출 필요가 있기 때문에, 배선 패턴을 형성할 때의 전해 도금의 처리 시간이 길어져, 생산 효율이 나쁘다는 문제도 남는다.
다음에 설명하는 본 발명의 실시예의 전자 부품 실장 구조에서는, 그러한 문제를 해결할 수 있고, 또한 간단한 제조 방법에 의해 박형화에 대응할 수 있다.
(제 1 실시예)
도 2 내지 도 5는 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 단면도이고, 도 6은 마찬가지로 전자 부품 실장 구조를 나타내는 단면도이다. 제 1 실시예의 전자 부품 실장 구조의 제조 방법은, 도 2의 (a)에 나타낸 바와 같이, 우선, 유리 섬유이나 아라미드 섬유 등에 에폭시 수지 등의 수지를 함침시킨 프리프레그(prepreg)(10a)를 준비한다. 프리프레그(10a)는 B-스테이지(반(半)경화 상태)의 것이 사용된다.
그 후, 도 2의 (b)에 나타낸 바와 같이, 프레스 가공에 의해 프리프레그(10a)의 소정 부위를 펀칭(punching)함으로써, 프리프레그(10a)에 개구부(10x)를 형성한다.
이어서, 도 2의 (c)에 나타낸 바와 같이, 수지층(20a)의 편면에 구리 포일(20b)이 점착된 구조의 구리 포일 부착 수지층(20)을 준비한다. 이어서, 개구부(10x)가 설치된 프리프레그(10a)를 구리 포일 부착 수지층(20)의 수지층(20a) 노출면에 배치하고, 가열/가압함으로써, 프리프레그(10a) 및 수지층(20a)을 경화시켜 접착시킨다. 이것에 의해, 도 2의 (d)에 나타낸 바와 같이, 구리 포일 부착 수지층(20) 위에 개구부(10x)를 구비한 프리프레그 절연층(10)이 형성되고, 수지층(20a)과 프리프레그 절연층(10)에 의해 구성되는 코어 기판(30)이 얻어진다. 즉, 코어 기판(30)에 반도체 칩이 실장되는 오목부(31)가 설치되고, 오목부(31) 내에 노출되는 수지층(20a) 부분이 실장 영역(A)으로 된다.
본 실시예와 달리, 라우터를 사용하여 판 형상의 코어 기판에 오목부를 형성할 경우, 비교적 넓은 면적을 라우터에 의해 스캔하면서 가공할 필요가 있기 때문에, 가공 시간이 길어, 생산 효율이 나쁘다는 과제가 있다.
그러나, 본 실시예에서는 개구부(10x)를 구비한 프리프레그(10a)를 수지층(20a) 위에 접착함으로써, 오목부(31)가 설치된 코어 기판(30)을 용이하게 얻을 수 있기 때문에, 라우터를 사용하는 경우보다도 생산 효율을 현저하게 향상시킬 수 있다.
이어서, 도 2의 (e)에 나타낸 바와 같이, 소자 형성면에 접속 패드(40a)와 패시베이션막(40b)이 노출된 구조를 갖는 반도체 칩(40)을 준비한다. 그리고, 접속 패드(40a)를 상측으로 한 상태에서(페이스업), 반도체 칩(40)을 접착층(12)에 의해 코어 기판(30)의 오목부(31)의 실장 영역(A)에 고착한다. 이 때, 바람직하게는, 반도체 칩(40)의 상면과 코어 기판(30)의 상면이 동일한 높이로 되도록, 오목부(31)의 깊이(프리프레그(10a)의 두께에 상당함)가 반도체 칩(40)의 두께에 맞추어 설정된다.
또는, 도 2의 (e)의 구조체를 얻기 위한 변형예로서는, 도 3의 (a) 및 (b)에 나타낸 바와 같이, 우선, 구리 포일 부착 수지층(20)의 실장 영역(A)으로 되는 부분에 접속 패드(40a)를 상측으로 하여 반도체 칩(40)을 접착층(12)에 의해 고착한다. 그 후, 도 3의 (c)에 나타낸 바와 같이, 수지층(20a)의 반도체 칩(40)이 실장 된 실장 영역(A)에 대응하는 부분에 개구부(10x)가 설치된 프리프레그(10a)를 구리 포일 부착 수지층(20) 위에 배치하고, 가열/가압함으로써, 프리프레그(10a) 및 수지층(20a)을 경화시켜 접착시킨다. 이것에 의해, 도 3의 (c)에 나타낸 바와 같이, 도 2의 (e)와 동일한 구조체가 얻어진다.
이렇게 함으로써, 반도체 칩(40)의 두께는 코어 기판(30)의 두께에 포함되어 해소되기 때문에, 반도체 칩(40)의 두께는 실장 구조 전체 두께에 영향을 주지 않게 된다.
또한, 전자 부품의 일례로서 반도체 칩(40)을 예시했지만, 콘덴서 부품 등의 각종 전자 부품을 사용할 수도 있다.
이어서, 도 4의 (a)에 나타낸 바와 같이, 반도체 칩(40)과 코어 기판(30)의 오목부(31) 측면의 틈에 충전 수지(14)를 매립하여 평탄화한다. 또한, 코어 기판(30)(프리프레그 절연층(10) 및 수지층(20a))을 레이저 등에 의해 가공함으로써, 코어 기판(30)을 관통하여 구리 포일(20b)에 도달하는 깊이의 제 1 비어 홀(30x)을 형성한다.
이어서, 도 4의 (b)에 나타낸 바와 같이, 제 1 비어 홀(30x)을 통하여 구리 포일(20b)에 접속되는 제 1 배선 패턴(16)을 코어 기판(30)의 상면에 형성한다. 제 1 배선 패턴(16)은 예를 들어 세미애디티브법(semi-additive process)에 의해 형성된다.
상세하게 설명하면, 우선, 코어 기판(30) 및 반도체 칩(40) 위와 제 1 비어 홀(30x)의 내면에 스퍼터링법이나 무전해 도금에 의해 시드층(seed layer)(도시 생 략)을 형성한다. 그 후, 제 1 배선 패턴(16)에 대응하는 부분에 개구부가 설치된 레지스트막(도시 생략)을 형성한다. 이어서, 시드층을 도금 급전층으로서 이용하는 전해 도금에 의해, 레지스트막의 개구부에 금속막 패턴(도시 생략)을 형성한다. 또한, 레지스트막을 제거한 후에, 금속막 패턴을 마스크로 하여 시드층을 에칭함으로써 제 1 배선 패턴(16)을 얻는다. 시드층은 반도체 칩(40)의 접속 패드(40a)에 대하여 선택적으로 에칭된다. 또한, 세미애디티브법 이외에, 서브트랙티브법(subtractive process)이나 풀애디티브법(full-additive process) 등을 사용할 수도 있다.
또한, 도 4의 (c)에 나타낸 바와 같이, 코어 기판(30) 하면의 구리 포일(20b)이 패터닝되어, 코어 기판(30) 하면에도 제 1 배선 패턴(16)이 형성된다.
이어서, 도 4의 (d)에 나타낸 바와 같이, 코어 기판(30)의 양면 측에 수지 필름을 각각 점착하거나 하여, 제 1 배선 패턴(16)을 피복하는 층간절연막(18)을 각각 형성한다. 또한, 반도체 칩(40)과 코어 기판(30)의 오목부(31) 측면의 틈을 층간절연막(18)으로 매립하여 평탄화할 수 있을 경우는, 상술한 충전 수지(14)를 생략할 수도 있다.
이어서, 도 5의 (a)에 나타낸 바와 같이, 코어 기판(30) 양면 측의 층간절연막(18)을 레이저 등에 의해 각각 가공함으로써, 반도체 칩(40)의 접속 패드(40a)나 제 1 배선 패턴(16)에 도달하는 깊이의 제 2 비어 홀(18x)을 각각 형성한다.
또한, 도 5의 (b)에 나타낸 바와 같이, 코어 기판(30) 양면 측의 층간절연막(18) 위에, 반도체 칩(40)의 접속 패드(40a)나 제 1 배선 패턴(16)에 제 2 비어 홀 (18x)을 통하여 접속되는 제 2 배선 패턴(16a)을 각각 형성한다.
또한, 본 실시예에서는 코어 기판(30)의 양면 측에 각각 2층의 배선 패턴(16, 16a)을 형성하는 형태를 예시하지만, 코어 기판(30)의 양면 측에 n층(n은 1 이상의 정수)의 배선 패턴이 각각 적층된 형태로 할 수도 있다.
이어서, 도 5의 (c)에 나타낸 바와 같이, 코어 기판(30) 양면 측의 제 2 배선 패턴(16a)의 소정 부위 위에 개구부(24x)가 설치된 솔더 레지스트막(24)을 각각 형성한다. 또한, 코어 기판(30) 양면 측의 솔더 레지스트막(24)의 개구부(24x)의 제 2 배선 패턴(16a) 부분에 Ni/Au 도금을 선택적으로 실시함으로써 접속부(17)를 각각 형성한다.
그 후, 도 6에 나타낸 바와 같이, 코어 기판(30) 상측의 제 2 배선 패턴(16a)의 접속부(17)에 상측 반도체 칩(40x)(상측 전자 부품)의 범프(40a)가 플립칩 접속되어, 제 1 실시예의 전자 부품 실장 구조(1)가 얻어진다.
제 1 실시예의 전자 부품 실장 구조(1)에서는, 도 6에 나타낸 바와 같이, 코어 기판(30)이 수지층(20a)과 개구부(10x)가 설치된 프리프레그 절연층(10)에 의해 구성되어 있고, 이것에 의해 코어 기판(30)에 오목부(31)가 설치되어 있다. 그리고, 코어 기판(30)의 오목부(31) 저면(底面)의 실장 영역(A)에, 반도체 칩(40)이 그 접속 패드(40a)가 상측으로 된 상태에서 접착층(12)에 의해 고착되어 실장되어 있다. 즉, 반도체 칩(40)은 수지층(20a) 및 프리프레그 절연층(10)으로 구성되는 코어 기판(30) 중에 매설되어 배치되어 있고, 반도체 칩(40)의 두께가 해소된 구성으로 되어 있다.
또한, 코어 기판(30)에는 그것을 관통하는 제 1 비어 홀(30x)이 형성되어 있고, 코어 기판(30)의 양면 측에는 제 1 비어 홀(30x)을 통하여 상호 접속된 제 1 배선 패턴(16)이 각각 형성되어 있다.
또한, 코어 기판(30)의 양면 측에는 제 1 배선 패턴(16)을 피복하는 층간절연막(18)이 각각 형성되어 있다. 코어 기판(30) 상측의 층간절연막(18)에는 반도체 칩(40)의 접속 패드(40a) 및 제 1 배선 패턴(16)에 도달하는 깊이의 제 2 비어 홀(18x)이 형성되어 있다. 또한, 코어 기판(30) 하측의 층간절연막(18)에는 제 1 배선 패턴(16)에 도달하는 깊이의 제 2 비어 홀(18x)이 형성되어 있다.
코어 기판(30) 상측의 층간절연막(18) 위에는, 제 2 비어 홀(18x)을 통하여 반도체 칩(40)의 접속 패드(40a) 및 제 1 배선 패턴(16)에 접속되는 제 2 배선 패턴(16a)이 형성되어 있다. 또한, 코어 기판(30) 하측의 층간절연막(18) 위에는, 제 2 비어 홀(18x)을 통하여 제 1 배선 패턴(16)에 접속되는 제 2 배선 패턴(16a)이 형성되어 있다.
또한, 코어 기판(30) 양면 측의 제 2 배선 패턴(16a) 및 층간절연막(18) 위에는, 제 2 배선 패턴(16a)의 소정 부위 위에 개구부(24x)가 설치된 솔더 레지스트막(24)이 각각 형성되어 있다. 코어 기판(30) 양면 측의 솔더 레지스트막(24)의 개구부(24x) 내의 제 2 배선 패턴(16a) 부분에는 Ni/Au 도금층으로 이루어지는 접속부(17)가 각각 형성되어 있다.
그리고, 코어 기판(30) 상측의 제 2 배선 패턴(16a)의 접속부(17)에는 상측 반도체 칩(40x)의 범프(40a)가 플립칩 접속되어 있다. 한편, 코어 기판(30) 하측 의 제 2 배선 패턴(16a)의 접속부(17)가 외부 접속용 패드로 된다. BGA(Ball Grid Array) 타입으로 할 경우는, 코어 기판(30) 하측의 제 2 배선 패턴(16a)의 접속부(17)에 땜납 볼이나 금 범프 등의 외부 접속 단자(도시 생략)가 설치되고, 그 외부 접속 단자가 마더보드(mother board) 등에 접속된다. 또한, LGA(Land Grid Array) 타입으로 할 경우는, 외부 접속 단자는 생략된다.
제 1 실시예에서는 수지층(20a) 및 프리프레그 절연층(10)에 의해 구성되는 코어 기판(30)의 오목부(31) 중에 반도체 칩(40)이 실장되기 때문에, 반도체 칩(40)의 두께가 해소되어, 상술한 관련 기술보다도 실장 구조의 전체 두께를 박형화할 수 있다. 또한, 상술한 관련 기술과 달리, 제 1 배선 패턴(16)의 막 두께를 반도체 칩(40)의 두께에 맞추기 위해 불필요하게 두껍게 할 필요가 없기 때문에, 전해 도금의 처리 시간을 대폭으로 단축할 수 있고, 제조 비용의 저감을 도모할 수 있다.
더 나아가서는, 개구부(10x)를 구비한 프리프레그(10a)를 수지층(20a) 위에 접착함으로써, 오목부(31)가 설치된 코어 기판(30)이 얻어지기 때문에, 라우터에 의해 코어 기판에 오목부를 형성하는 방법보다도 생산 효율을 현저하게 향상시킬 수 있다.
(제 2 실시예)
도 7 및 도 8은 본 발명의 제 2 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 단면도, 도 9는 본 발명의 제 2 실시예의 전자 부품 실장 구조를 나타내는 단면도, 도 10은 도 9를 평면 방향으로부터 본 평면도, 도 11은 본 발명의 제 2 실시예의 전자 부품 실장 구조의 변형예를 나타내는 단면도이다.
제 2 실시예의 특징은 프리프레그와 그 위에 형성된 수지층에 의해 코어 기판을 구성하고, 프리프레그 위에 수지층을 접착할 때에, 동시에 반도체 칩을 수지층에 매설시키는데 있다. 제 2 실시예에서는 제 1 실시예와 동일한 공정에 대해서는 그 상세한 설명을 생략한다.
제 2 실시예의 전자 부품 실장 구조의 제조 방법은, 도 7의 (a)에 나타낸 바와 같이, 우선, 제 1 실시예와 동일한 프리프레그(10a), 에폭시 수지 등의 수지층(21), 및 소자 형성면에 접속 패드(40a)와 패시베이션막(40b)이 노출된 구조를 갖는 반도체 칩(40)(전자 부품)을 준비한다. 그 후, 프리프레그(10a) 위에 수지층(21)을 배치하고, 그 위에 접속 패드(40a)를 상측으로 하여 반도체 칩(40)을 배치한다. 또한, 이 적층체를 예를 들어 온도: 110℃, 압력: 1㎫과 같은 조건의 진공 프레스에 의해 가열/가압한다.
이 때, 반도체 칩(40)은 수지층(21) 측으로 가압되어 수지층(21) 중에 매설되는 동시에, 프리프레그(10a) 및 수지층(21)이 경화되어 수지층(21)이 프리프레그(10a)에 접착된다. 이것에 의해, 도 7의 (b)에 나타낸 바와 같이, 프리프레그 절연층(10) 위에 수지층(21)이 형성되고, 수지층(21) 중에 반도체 칩(40)이 매설된 구조체가 얻어진다. 즉, 프리프레그 절연층(10)과 그 위에 형성된 수지층(21)에 의해 코어 기판(30a)이 구성되고, 코어 기판(30a)의 수지층(21) 중에 반도체 칩(40)이 매설된다.
이것에 의해, 제 1 실시예와 동일하게, 반도체 칩(40)은 코어 기판(30a)에 매설됨으로써 그 두께가 해소되기 때문에, 반도체 칩(40)의 두께는 실장 구조의 전체 두께에 영향을 주지 않게 된다. 이 때, 바람직하게는, 반도체 칩(40)은 그 상면이 수지층(21)의 상면과 동일한 면으로 된 상태에서 수지층(21)에 매설된다.
또한, 제 2 실시예에서는 반도체 칩(40)은 수지층(21) 중에 매설될 때에 고착되기 때문에, 제 1 실시예와 달리 접착층을 사용할 필요는 없어, 비용 저감을 도모할 수 있다.
이어서, 도 7의 (c)에 나타낸 바와 같이, 코어 기판(30a) 및 반도체 칩(40) 위에 층간절연막(18)을 형성한다. 또한, 도 8의 (a)에 나타낸 바와 같이, 레이저 등에 의해 층간절연막(18)을 가공함으로써, 반도체 칩(40)의 접속 패드(40a)에 도달하는 깊이의 비어 홀(18x)을 형성한다. 이어서, 도 8의 (b)에 나타낸 바와 같이, 제 1 실시예에서 설명한 세미애디티브법 등에 의해, 비어 홀(18x)을 통하여 반도체 칩(40)의 접속 패드(40a)에 접속되는 배선 패턴(16)을 층간절연막(18) 위에 형성한다.
또한, 본 실시예에서는 코어 기판(30a)의 상면 측에 1층의 배선 패턴(16)을 형성하는 형태를 예시하지만, n층(n은 1 이상의 정수)의 배선 패턴이 적층된 형태로 할 수도 있다.
이어서, 도 8의 (c)에 나타낸 바와 같이, 배선 패턴(16)의 소정 부위 위에 개구부(24x)가 설치된 솔더 레지스트막(24)을 형성한다. 그 후, 솔더 레지스트막(24)의 개구부(24x) 내의 배선 패턴(16) 부분에 선택적으로 Ni/Au 도금을 실시함으로써, 칩용 접속부(17a) 및 외부용 접속부(17b)를 형성한다. 이 때, 칩용 접속부 (17a)는 중앙부에 배치되고, 외부용 접속부(17b)는 가장자리 측에 링 형상으로 배치된다.
그리고, 도 9에 나타낸 바와 같이, 도 8의 (c)의 구조체 중앙부의 칩용 접속부(17a)에 상측 반도체 칩(40x)(상측 전자 부품)의 범프(40a)가 플립칩 접속된다. 또한, 도 8의 (c)의 구조체 가장자리 측의 외부용 접속부(17b)에 땜납 볼이나 금 범프 등의 외부 접속 단자(26)가 형성된다. 외부 접속 단자(26)의 높이는 상측 반도체 칩(40x)의 높이보다도 높게 설정된다. 이상에 의해, 제 2 실시예의 전자 부품 실장 구조(1a)가 얻어진다.
제 2 실시예의 전자 부품 실장 구조(1a)에서는, 도 9 에 나타낸 바와 같이, 코어 기판(30a)이 프리프레그 절연층(10)과 그 위에 형성된 수지층(21)에 의해 구성되어 있다. 코어 기판(30a)을 구성하는 수지층(21)에는 반도체 칩(40)이 매설되어 실장되어 있다. 코어 기판(30a) 및 반도체 칩(40) 위에는 반도체 칩(40)의 접속 패드(40a) 위에 비어 홀(18x)이 설치된 층간절연막(18)이 형성되어 있다. 층간절연막(18) 위에는 비어 홀(18x)을 통하여 반도체 칩(40)의 접속 패드(40a)에 접속되는 배선 패턴(16)이 형성되어 있다.
층간절연막(18) 위에는 배선 패턴(16)의 소정 부위 위에 개구부(24x)가 설치된 솔더 레지스트막(24)이 형성되어 있고, 그 개구부(24x) 내의 배선 패턴(16) 부분에는 칩용 접속부(17a) 및 외부용 접속부(17b)가 설치되어 있다.
또한, 중앙부에 배치된 칩용 접속부(17a)에는 상측 반도체 칩(40x)의 범프(40a)가 플립칩 접속되어 있다. 또한, 가장자리 측에 배치된 외부용 접속부(17b) 에는 상측 반도체 칩(40x)의 높이보다도 높은 높이의 외부 접속 단자(26)가 설치되어 있다. 그리고, 도 9의 전자 부품 실장 구조(1a)는 상하 반전된 상태로 되어 외부 접속 단자(26)가 마더보드 등에 접속된다.
도 9의 전자 부품 실장 구조(1a)를 상측으로부터 보면, 도 10에 나타낸 바와 같이, 코어 기판(30a)의 중앙부에 상측 반도체 칩(40x)이 플립칩 접속되고, 외부 접속 단자(26)가 상측 반도체 칩(40x)을 둘러싸도록 코어 기판(30a)의 가장자리부에 링 형상으로 배치되어 있다.
제 2 실시예의 전자 부품 실장 구조(1a)에서는 코어 기판(30a)의 수지층(21) 중에 반도체 칩(40)이 매설되기 때문에, 반도체 칩(40)의 두께가 실장 구조의 전체 두께에 영향을 주지 않기 때문에, 제 1 실시예와 동일하게 전자 부품 실장 구조의 전체 두께를 박형화할 수 있다.
또한, 상술한 제 1 실시예에서는 코어 기판(30)의 반도체 칩(40)이 실장된 면과 반대면 측에 외부 접속 단자가 설치되기 때문에, 반도체 칩(40)으로부터 외측 영역으로 배선 패턴(16, 16a)을 우회하고, 더 나아가서는 코어 기판(30)에 설치된 제 1 비어 홀(30x)을 경유하여 반도체 칩(40)과 외부 접속 단자를 전기적으로 접속 할 필요가 있다.
이 때문에, 반도체 칩(40)으로부터 외측 영역을 어느 정도 확보할 필요가 있기 때문에, 전자 부품 실장 구조의 면적을 작게 할 때에 용이하게 대응할 수 없는 경우가 예상된다.
제 2 실시예에서는, 코어 기판(30a)의 편면만을 사용하는 편면 실장의 형태 로서, 코어 기판(30a)의 반도체 칩(40)이 실장된 면 측에 상측 반도체 칩(40x)이 실장될 뿐만 아니라, 외부 접속 단자(26)가 설치되어 있다. 이 때문에, 반도체 칩(40)과 외부 접속 단자(26)의 전기적인 접속에서는, 반도체 칩(40)으로부터 외측 영역으로 배선 패턴을 우회하지 않고, 반도체 칩(40)의 외주 근방 위로 배선 패턴을 들어올림으로써 행할 수 있다. 따라서, 전자 부품 실장 구조(1a)의 면적은 반도체 칩(40)의 면적과 대략 동일한 사이즈까지 축소하는 것이 가능해져, 전자 부품 실장 구조(1a)의 면적 축소화에 용이하게 대응할 수 있다.
또한, 도 11에 도시된 제 2 실시예의 변형예의 전자 부품 실장 구조(1b)와 같이, 제 2 실시예의 도 9에 있어서, 코어 기판(30a)의 수지층(21)에 전자 부품(40)이 매설된 것을 사용하는 대신에, 제 1 실시예에서 설명한 오목부(31)가 설치된 코어 기판(30)을 사용하고, 그 오목부(31)의 저부에 전자 부품(40)이 접착층(12)에 의해 고착된 것을 사용할 수도 있다. 도 11에 있어서, 그 이외의 요소는 도 9와 동일하므로 그 설명을 생략한다.
또한, 상술한 제 1 실시예에 있어서, 상술한 제 2 실시예에서 설명한 코어 기판(30a)의 수지층(21)에 전자 부품(40)이 매설된 것을 사용하고, 제 1 실시예와 동일한 배선 패턴을 형성할 수도 있다.
(제 3 실시예)
도 12 내지 도 14는 본 발명의 제 3 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 단면도, 도 15는 본 발명의 제 3 실시예의 전자 부품 실장 구조를 나타내는 단면도, 도 16은 마찬가지로 전자 부품 실장 구조의 변형예를 나타내는 단면도이다.
제 3 실시예의 특징은 반도체 칩으로서 주변형으로 배치된 접속 패드를 구비한 것을 사용하며, 그 접속 패드와 배선 패턴을 비어 홀을 개재시키지 않고 직접 접속하는데 있다. 제 3 실시예에서는 제 2 실시예와 동일한 공정에 대해서는 그 상세한 설명을 생략한다.
제 3 실시예의 전자 부품 실장 구조의 제조 방법은, 도 12의 (a)에 나타낸 바와 같이, 우선, 소자 형성면에 접속 패드(40a) 및 패시베이션막(40b)이 노출된 구조를 갖는 반도체 칩(40)(전자 부품)을 준비한다. 제 3 실시예에서 사용되는 반도체 칩(40)에서는, 가장자리부에 접속 패드(40a)가 주변형으로 배치되어 있다. 또한, 패시베이션막(40b)은 예를 들어 실리콘 질화막과 그 위에 형성된 폴리이미드막으로 구성된다.
또한, 제 2 실시예와 동일한 프리프레그(10a) 및 수지층(21)을 준비한다. 그 후, 제 2 실시예와 동일한 방법에 의해, 프리프레그(10a) 위에 수지층(21)을 배치하고, 또한 접속 패드(40a)를 상측으로 하여 반도체 칩(40)을 수지층(21) 위에 배치한다. 이어서, 제 2 실시예와 동일한 방법에 의해 가열/가압함으로써, 프리프레그(10a) 위에 수지층(21)을 접착하는 동시에, 반도체 칩(40)을 수지층(21) 내에 매설한다.
이것에 의해, 도 12의 (b)에 나타낸 바와 같이, 제 2 실시예와 동일하게, 프리프레그 절연층(10) 및 수지층(21)에 의해 구성되는 코어 기판(30a)이 얻어지는 동시에, 코어 기판(30a)의 수지층(21)에 반도체 칩(40)이 매설된 상태로 되어, 반 도체 칩(40)의 단차가 해소된다. 이어서, 도 12의 (c)에 나타낸 바와 같이, 코어 기판(30a)을 레이저 등에 의해 가공함으로써, 코어 기판(30a)을 관통하는 제 1 비어 홀(30x)을 형성한다.
이어서, 도 13의 (a)에 나타낸 바와 같이, 코어 기판(30a)의 상면, 하면 및 제 1 비어 홀(30x)의 내면에 무전해 도금에 의해 시드층(13)을 형성한다. 또한, 배선 패턴에 대응하는 부분에 개구부(23x)가 설치된 레지스트막(23)을 형성한다.
이어서, 도 13의 (b)에 나타낸 바와 같이, 시드층(13)을 도금 급전층으로서 이용하는 전해 도금에 의해, 레지스트막(23)의 개구부(23x) 내 및 제 1 비어 홀(30x) 내에 금속막 패턴(15)을 형성한다. 또한, 레지스트막(23)을 제거한 후에, 금속막 패턴(15)을 마스크로 하여 시드층(13)을 에칭한다. 이것에 의해, 도 12의 (c)에 나타낸 바와 같이, 코어 기판(30a)의 양면 측에 제 1 배선 패턴(16)이 형성된다.
코어 기판(30a) 상면의 제 1 배선 패턴(16)은 비어 홀을 개재시키지 않고 반도체 칩(40)의 접속 패드(40a)에 직접 접속되며, 패시베이션막에 접촉한 상태에서 접속 패드(40a)로부터 반도체 칩(40)의 외측 주변부로 연장되어 형성된다. 또한, 코어 기판(30a) 상면의 제 1 배선 패턴(16)은 코어 기판(30a) 하면의 제 1 배선 패턴(16)에 제 1 비어 홀(30x)을 통하여 전기적으로 접속된다.
상술한 제 2 실시예에서는 반도체 칩(40)을 피복하는 층간절연막(18)을 형성한 후에, 반도체 칩(40)의 접속 패드(40a) 위의 층간절연막(18)에 레이저에 의해 비어 홀(18x)을 형성하고 있다. 이 때문에, 레이저가 반도체 칩(40)의 접속 패드 (40b)에 조사됨으로써, 반도체 칩(40)의 타입에 따라서는 손상이 문제시되는 경우가 예상된다.
그러나, 제 3 실시예에서는 비어 홀을 개재시키지 않고 반도체 칩(40)의 접속 패드(40a)에 제 1 배선 패턴(16)이 직접 접속되기 때문에, 반도체 칩(40)에 손상을 줄 우려가 없어진다. 따라서, 각종 전자 부품을 폭넓게 사용할 수 있게 되어, 실장의 자유도를 넓힐 수 있다.
또한, 도 12의 (c)의 하측 도면에 나타낸 바와 같이, 코어 기판(30a) 상면 측의 제 1 배선 패턴(16)은 주변형으로 배치된 반도체 칩(40)의 접속 패드(40a)로부터 외측 주변부로 연장되어 형성된다. 즉, 반도체 칩(40)의 중앙부에 제 1 배선 패턴(16)을 배치하지 않도록 하고 있다.
본 실시예와 달리, 반도체 칩(40)의 접속 패드(40a)가 에어리어 어레이형(area array mode)으로 전면(全面)에 배치되어 있을 경우, 반도체 칩(40)의 중앙부에도 배선 패턴이 형성된다. 이 때문에, 반도체 칩(40)의 패시베이션막(40b)으로서 절연 내성이 낮은 것이 사용될 경우, 배선 패턴과 반도체 칩(40)의 전기 회로가 전기적으로 단락되는 경우가 예상된다. 이 때문에, 패시베이션막(40b) 위에 절연성이 높은 보호막을 다시 패터닝해야만 하는 경우가 예상된다.
그러나, 본 실시예에서는 반도체 칩(40)의 주변형으로 배치된 접속 패드(40a)로부터 외측 주변부로 제 1 배선 패턴(16)이 연장되어 형성되기 때문에, 제 1 배선 패턴(16)과 반도체 칩(40)의 전기 회로가 전기적으로 단락될 우려가 없다. 주변형으로 배치되는 접속 패드(40a)로부터 외측 아래의 반도체 칩(40) 영역에는 전기 회로가 존재하지 않기 때문이다.
이렇게 함으로써, 반도체 칩(40)을 실장한 후에, 층간절연막이나 비어 홀을 형성하는 공정을 생략할 수 있기 때문에, 제 1 실시예보다도 비용 저감을 도모할 수 있다.
이어서, 도 14의 (a)에 나타낸 바와 같이, 코어 기판(30a) 하면 측의 제 1 배선 패턴(16)을 피복하는 층간절연막(18)을 형성하고, 제 1 배선 패턴(16) 위의 층간절연막(18) 부분에 제 2 비어 홀(18x)을 형성한다. 또한, 제 2 비어 홀(18x)을 통하여 제 1 배선 패턴(16)에 접속되는 제 2 배선 패턴(16a)을 코어 기판(30a) 하면 측의 층간절연막(18) 위에 형성한다.
또한, 본 실시예에서는 코어 기판(30a)의 상면 측에 1층의 배선 패턴(16)을 형성하고, 코어 기판(30a)의 하면 측에 2층의 배선 패턴(16, 16a)을 형성하는 형태를 예시하지만, 코어 기판(30a)의 양면 측에 n층(n은 1 이상의 정수)의 배선 패턴이 각각 적층된 형태로 할 수도 있다.
이어서, 도 14의 (b)에 나타낸 바와 같이, 코어 기판(30a) 상면 측의 제 1 배선 패턴(16) 위 및 하면 측의 제 2 배선 패턴(16a) 위에 개구부(24x)가 각각 설치된 솔더 레지스트막(24)을 코어 기판(30a)의 양면 측에 각각 형성한다. 또한, 코어 기판(30a) 양면 측의 솔더 레지스트막(24)의 개구부(24x) 내의 제 1 및 제 2 배선 패턴(16, 16a) 부분에 Ni/Au 도금을 실시하여 접속부(17)를 각각 형성한다.
그 후, 도 15에 나타낸 바와 같이, 코어 기판(30a) 상측의 제 1 배선 패턴(16)의 접속부(17)에 상측 반도체 칩(40x)의 범프(40a)가 플립칩 접속된다. 이것 에 의해, 제 3 실시예의 전자 부품 실장 구조(1c)가 얻어진다. 그리고, 제 1 실시예와 동일하게, 코어 기판(30a) 하측의 제 2 배선 패턴(16)의 접속부(17)가 외부 접속용 패드로 된다.
제 3 실시예의 전자 부품 실장 구조(1c)에서는, 도 15에 나타낸 바와 같이, 제 2 실시예와 동일하게, 프리프레그 절연층(10) 및 수지층(21)에 의해 구성되는 코어 기판(30a)의 수지층(21)에 반도체 칩(40)이 매설되어, 반도체 칩(40)의 두께가 코어 기판(30a)에 포함되어 해소되고 있다.
코어 기판(30a)에는 그것을 관통하는 비어 홀(30x)이 설치되어 있고, 코어 기판(30a)의 양면 측에는 비어 홀(30x)을 통하여 상호 접속된 제 1 배선 패턴(16)이 각각 형성되어 있다. 코어 기판(30a) 상면 측의 제 1 배선 패턴(16)은 반도체 칩(40)의 주변형으로 배치된 접속 패드(40a)에 비어 홀을 개재시키지 않고 직접 접속되며, 패시베이션막(40b)에 접촉한 상태에서 형성되어 있다. 제 1 배선 패턴(16)은 반도체 칩(40)의 중앙부 위에는 형성되어 있지 않고, 접속 패드(40a) 위로부터 반도체 칩(40)의 외측 주변부로 연장되어 형성되어 있다.
코어 기판(30a) 상면 측의 제 1 배선 패턴(16)의 소정 부위 위에 개구부(24x)가 설치된 솔더 레지스트막(24)이 형성되어 있고, 그 개구부(24x)에는 접속부(17)가 설치되어 있다. 그리고, 그 접속부(17)에 상측 반도체 칩(40x)(상측 전자 부품)의 범프(40a)가 플립칩 접속되어 있다.
또한, 코어 기판(30a) 하면 측의 제 1 배선 패턴(16) 위에는 제 2 비어 홀(18x)이 설치된 층간절연막(18)이 형성되어 있고, 그 위에는 제 2 비어 홀(18x)을 통하여 제 1 배선 패턴(16)에 접속된 제 2 배선 패턴(16a)이 형성되어 있다. 또한, 제 2 배선 패턴(16a)의 소정 부위 위에 개구부(24x)가 설치된 솔더 레지스트막(24)이 형성되어 있고, 그 개구부(24x)에는 외부 접속용의 접속부(17)가 설치되어 있다.
제 3 실시예의 전자 부품 실장 구조(1c)는, 제 2 실시예와 동일하게, 반도체 칩(40)이 코어 기판(30a)의 수지층(21)에 매설되어 있기 때문에, 반도체 칩(40)의 두께가 해소되어, 실장 구조의 박형화에 용이하게 대응할 수 있다.
또한, 제 1 배선 패턴(16)이 반도체 칩(40)의 주변형으로 배치된 접속 패드(40a)에 비어 홀을 개재시키지 않고 접속되어, 반도체 칩(40)의 외측 주변부로 연장되어 형성되어 있다. 따라서, 상술한 바와 같은 이유에 의해, 반도체 칩(40) 위에 절연성이 높은 보호막을 특별히 패터닝할 필요가 없다. 또한, 반도체 칩(40)은 제조 공정에서 레이저에 의해 손상을 입을 우려가 없기 때문에, 각종 전자 부품을 사용할 수 있는 동시에, 전자 부품 실장 구조의 신뢰성을 향상시킬 수 있다.
또한, 도 16에 도시되는 제 3 실시예의 변형예의 전자 부품 실장 구조(1d)와 같이, 제 3 실시예의 도 15에 있어서, 코어 기판(30a)의 수지층(21)에 전자 부품(40)이 매설된 것을 사용하는 대신에, 제 1 실시예에서 설명한 오목부(31)가 설치된 코어 기판(30)을 사용하고, 그 오목부(31)에 전자 부품(40)이 접착층(12)에 의해 고착된 것을 사용할 수도 있다. 도 16에 있어서, 그 이외의 요소는 도 15와 동일하므로 그 설명을 생략한다.
이상 설명한 바와 같이, 본 발명에서는 매우 간단한 방법에 의해 코어 기판 중에 전자 부품이 실장되기 때문에, 전자 부품 실장 구조의 박형화에 용이하게 대응할 수 있게 된다.

Claims (18)

  1. 수지층과, 상기 수지층 위에 형성되고, 개구부를 구비한 프리프레그 (prepreg) 절연층에 의해 구성된 코어 기판으로서, 상기 프리프레그 절연층의 개구부에 의해 오목부가 설치된 구조의 상기 코어 기판과,
    상기 코어 기판의 오목부 내의 상기 수지층 위에 전자 부품의 접속 패드가 상측으로 되어 실장된 상기 전자 부품을 갖는 것을 특징으로 하는 전자 부품 실장 구조.
  2. 프리프레그 절연층과, 상기 프리프레그 절연층 위에 형성된 수지층에 의해 구성되는 코어 기판과,
    상기 코어 기판의 상기 수지층에 전자 부품의 접속 패드가 상측으로 되어 매설(埋設)된 상기 전자 부품을 갖는 것을 특징으로 하는 전자 부품 실장 구조.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 코어 기판 및 전자 부품의 상방(上方)에, 상기 전자 부품의 접속 패드에 전기적으로 접속되는 배선 패턴이 형성되어 있는 것을 특징으로 하는 전자 부품 실장 구조.
  4. 제 3 항에 있어서,
    상기 배선 패턴은 n층(n은 1 이상)으로 구성되어 있고, 최상(最上)의 상기 배선 패턴에 상측 전자 부품이 플립칩(flip-chip) 접속되어 있는 것을 특징으로 하는 전자 부품 실장 구조.
  5. 제 4 항에 있어서,
    상기 코어 기판의 양면에는 상기 코어 기판을 관통하는 비어 홀을 통하여 상호 접속된 배선 패턴이 형성되어 있고, 상기 전자 부품의 접속 패드에 전기적으로 접속된 배선 패턴은 상기 코어 기판의 양면에 형성된 상기 배선 패턴과 전기적으로 접속되어 있는 것을 특징으로 하는 전자 부품 실장 구조.
  6. 제 5 항에 있어서,
    상기 코어 기판의 하면 측에는 n층(n은 1 이상)으로 구성되는 상기 배선 패턴이 형성되어 있고, 최하(最下)의 상기 배선 패턴 부분에 외부 접속 단자가 설치되는 외부용 접속부가 획정(劃定)되어 있는 것을 특징으로 하는 전자 부품 실장 구조.
  7. 제 3 항에 있어서,
    상기 배선 패턴은 n층(n은 1 이상)으로 구성되어 있으며, 최상의 상기 배선 패턴에는 상측 전자 부품이 플립칩 접속되고, 또한 상기 상측 전자 부품으로부터 외측의 상기 최상의 배선 패턴 부분에 외부 접속 단자가 설치되는 외부용 접속부가 획정되어 있는 것을 특징으로 하는 전자 부품 실장 구조.
  8. 제 3 항에 있어서,
    상기 전자 부품은 표면에 주변형(peripheral mode)으로 배치된 상기 접속 패드와, 상기 접속 패드를 노출시키는 패시베이션막(passivation film)이 설치되어 있으며,
    상기 배선 패턴은 상기 패시베이션막에 접촉한 상태에서 상기 전자 부품의 접속 패드에 직접 접속되고, 또한 상기 접속 패드로부터 상기 전자 부품의 외측으로 연장되어 형성되어 있는 것을 특징으로 하는 전자 부품 실장 구조.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 전자 부품은 반도체 칩인 것을 특징으로 하는 전자 부품 실장 구조.
  10. 수지층 위에 개구부가 설치된 프리프레그를 배치하고, 가열/가압하여 상기 수지층 위에 상기 프리프레그를 접착함으로써, 상기 개구부에 의해 오목부가 설치된 구조의 코어 기판을 얻는 공정과,
    상기 코어 기판의 오목부 내의 수지층 위에 전자 부품의 접속 패드를 상측으로 하여 상기 전자 부품을 실장하는 공정을 갖는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  11. 프리프레그 위에 수지층을 배치하고, 전자 부품의 접속 패드를 상측으로 하여 상기 전자 부품을 상기 수지층 위에 배치하는 공정과,
    상기 프리프레그, 상기 수지층 및 상기 전자 부품을 가열/가압함으로써, 상기 프리프레그와 상기 수지층을 접착하고, 또한 상기 수지층에 상기 전자 부품을 매설하여 실장하는 공정을 갖는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 전자 부품을 실장하는 공정 후에, 상기 코어 기판 및 전자 부품의 상방에 상기 전자 부품의 접속 패드에 전기적으로 접속되는 배선 패턴을 형성하는 공정을 더 갖는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  13. 제 12 항에 있어서,
    상기 전자 부품의 접속 패드에 전기적으로 접속되는 배선 패턴을 형성하는 공정은,
    상기 코어 기판을 관통하는 비어 홀을 통하여 상호 접속되는 배선 패턴을 상기 코어 기판의 양면에 각각 형성하는 공정과,
    상기 코어 기판 및 상기 전자 부품의 상방에, 상기 전자 부품의 접속 패드 및 코어 기판 위의 상기 배선 패턴에 각각 전기적으로 접속되는 배선 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  14. 제 10 항에 있어서,
    상기 수지층의 하면에는 구리 포일(foil)이 형성되어 있으며,
    상기 전자 부품을 실장하는 공정 후에,
    상기 코어 기판을 관통하는 비어 홀을 통하여 상호 접속되는 배선 패턴을 상기 코어 기판의 양면에 각각 형성하는 공정과,
    상기 코어 기판 및 상기 전자 부품의 상방에, 상기 전자 부품의 접속 패드 및 코어 기판 위의 상기 배선 패턴에 각각 전기적으로 접속되는 배선 패턴을 형성하는 공정을 더 갖고,
    상기 코어 기판 하면의 배선 패턴은 상기 구리 포일이 패터닝되어 형성되는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  15. 제 12 항에 있어서,
    상기 배선 패턴을 형성하는 공정은 n층(n은 1 이상의 정수)의 배선 패턴을 형성하는 것을 포함하고, 상기 n층의 배선 패턴의 최상의 상기 배선 패턴에 상측 전자 부품을 플립칩 접속하는 공정을 더 갖는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  16. 제 12 항에 있어서,
    상기 배선 패턴을 형성하는 공정은 n층(n은 1 이상의 정수)의 배선 패턴을 형성하는 것을 포함하고, 상기 배선 패턴을 형성하는 공정 후에, 상기 n층의 배선 패턴의 최상의 배선 패턴에 상측 전자 부품을 플립칩 접속하는 동시에, 상기 상측 전자 부품으로부터 외측의 상기 최상의 배선 패턴에 상기 상측 전자 부품의 높이보다도 높은 외부 접속 단자를 형성하는 공정을 더 갖는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  17. 제 12 항에 있어서,
    상기 전자 부품은 표면에 주변형으로 배치된 상기 접속 패드와, 상기 접속 패드를 노출시키는 패시베이션막을 구비하고,
    상기 전자 부품의 접속 패드에 전기적으로 접속되는 배선 패턴을 형성하는 공정에서, 상기 배선 패턴을 상기 전자 부품의 접속 패드에 상기 패시베이션막에 접촉한 상태에서 직접 접속하는 동시에, 상기 접속 패드로부터 상기 전자 부품의 외측으로 연장시켜 형성하는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  18. 제 10 항 또는 제 11 항에 있어서,
    상기 전자 부품은 반도체 칩인 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
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