JP4931283B2 - プリント配線板及びプリント配線板の製造方法 - Google Patents
プリント配線板及びプリント配線板の製造方法 Download PDFInfo
- Publication number
- JP4931283B2 JP4931283B2 JP2001061115A JP2001061115A JP4931283B2 JP 4931283 B2 JP4931283 B2 JP 4931283B2 JP 2001061115 A JP2001061115 A JP 2001061115A JP 2001061115 A JP2001061115 A JP 2001061115A JP 4931283 B2 JP4931283 B2 JP 4931283B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- resin
- wiring board
- printed wiring
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Wire Bonding (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、特にＩＣチップなどの半導体素子を内蔵する多層のプリント配線板及び該プリント配線板の製造方法に関するのもである。
【０００２】
【従来の技術】
ＩＣチップは、ワイヤーボンディング、ＴＡＢ、フリップチップなどの実装方法によって、プリント配線板との電気的接続を取っていた。
ワイヤーボンディングは、プリント配線板にＩＣチップを接着剤によりダイボンディングさせて、該プリント配線板のパッドとＩＣチップのパッドとを金線などのワイヤーで接続させた後、ＩＣチップ並びにワイヤーを守るために熱硬化性樹脂あるいは熱可塑性樹脂などの封止樹脂を施していた。
【０００３】
ＴＡＢは、ＩＣチップのバンプとプリント配線板のパッドとをリードと呼ばれる線を半田などによって一括して接続させた後、樹脂による封止を行っていた。
フリップチップは、ＩＣチップとプリント配線板のパッド部とをバンプを介して接続させて、バンプとの隙間に樹脂を充填させることによって行っていた。
【０００４】
しかしながら、それぞれの実装方法は、ＩＣチップとプリント配線板の間に接続用のリード部品（ワイヤー、リード、バンプ）を介して電気的接続を行っている。それらの各リード部品は、切断、腐食し易く、これにより、ＩＣチップとの接続が途絶えたり、誤作動の原因となることがあった。
また、それぞれの実装方法は、ＩＣチップを保護するためにエポキシ樹脂等の熱可塑性樹脂によって封止を行っているが、その樹脂を充填する際に気泡を含有すると、気泡が起点となって、リード部品の破壊やＩＣパッドの腐食、信頼性の低下を招いてしまう。熱可塑性樹脂による封止は、それぞれの部品に合わせて樹脂装填用プランジャー、金型を作成する必要が有り、また、熱硬化性樹脂であってもリード部品、ソルダーレジストなどの材質などを考慮した樹脂を選定しなくては成らないために、それぞれにおいてコスト的にも高くなる原因にもなった。
【０００５】
一方、上述したようにＩＣチップをプリント配線板（パッケージ基板）の外部に取り付けるのではなく、基板に半導体素子を埋め込んで、その上層に、ビルドアップ層を形成させることにより電気的接続を取る従来技術として、特開平９−３２１４０８号（ＵＳＰ５８７５１００）、特開平１０−２５６４２９号、特開平１１−１２６９７８号などが提案されている。
【０００６】
特開平９−３２１４０８号（ＵＳＰ５８７５１００）には、ダイパッド上に、スタッドバンプを形成した半導体素子をプリント配線板に埋め込んで、スタッドバンプ上に配線を形成して電気的接続を取っていた。しかしならが、該スタッドバンプはタマネギ状であり高さのバラツキが大きいために、層間絶縁層を形成させると、平滑性が低下し、バイアホールを形成させても未接続になりやすい。また、スタッドバンプをボンディングにより一つ一つ植設しており、一括して配設することができず、生産性という点でも難点があった。
【０００７】
特開平１０−２５６４２９号には、セラミック基板に半導体素子を収容し、フリップチップ形態によって電気的接続されている構造が示されている。しかしながら、セラミックは外形加工性が悪く、半導体素子の納まりがよくない。また、該バンプでは、高さのバラツキも大きくなった。そのために、層間絶縁層の平滑性が損なわれ、接続が低下してしまう。
【０００８】
特開平１１−１２６９７８号には、空隙の収容部に半導体素子などの電子部品埋め込んで、導体回路と接続して、バイアホールを介して積蔵している多層プリント配線板が示されている。しかしながら、収容部が空隙であるために、位置ずれを引き起こしやすく、半導体素子のパッドとの未接続が起き易い。また、ダイパッドと導体回路とを直接接続させているので、ダイパッドに酸化被膜ができやすく、絶縁抵抗が上昇してしまう問題がある。
【０００９】
【発明が解決しようとする課題】
本発明は上述した課題を解決するためになされたものであり、その目的とするところは、リード部品を介さないで、プリント配線板と直接電気的接続し得る半導体素子を内蔵するプリント配線板及びプリント配線板の製造方法を提案することを目的とする。
【００１０】
【課題を解決するための手段】
本発明者は鋭意研究した結果、半導体素子のダイパッド上に、トランジション層を形成させることを創出した。そのトランジション層を有する半導体素子は、プリント配線板に、埋め込み、収納、収容させても、その上に、層間絶縁層を施して、バイアホールを形成させても所望の大きさや形状のものが得られる。
【００１１】
ＩＣチップのダイパッドにトランジション層を設ける理由を説明する。ＩＣチップのダイパッドは一般的にアルミニウムなどで製造されている。トランジション層を形成させていないダイパッドのままで、フォトエッチングにより層間絶縁層のバイアホールを形成させた時、ダイパッドのままであれば露光、現像後にパッドの表層に樹脂が残りやすかった。それに、現像液の付着によりパッドの変色を引き起こした。一方、レーザによりバイアホールを形成させた場合にもアルミニウムのパッドを焼損する危険がある。また、焼損しない条件で行うと、パッド上に樹脂残りが発生した。また、後工程に、酸や酸化剤あるいはエッチング液に浸漬させたり、種々のアニール工程を経ると、ＩＣチップのパッドの変色、溶解が発生した。更に、ＩＣチップのパッドは、４０μｍ程度の径で作られており、バイアホールはそれより大きく位置公差も必要となるため、位置ずれなどが起き、未接続など発生しやすい。
【００１２】
これに対して、ダイパッド上に銅等からなるトランジション層を設けることで、バイアホール形成の不都合が解消されて、溶剤の使用が可能となりパッド上の樹脂残りを防ぐことができる。また、後工程の際に酸や酸化剤あるいはエッチング液に浸漬させたり、種々のアニール工程を経てもパッドの変色、溶解が発生しない。これにより、パッドとバイアホールとの接続性や信頼性を向上させる。更に、ＩＣチップのダイパッド上よりも大きな径のトランジション層を介在させることで、バイアホールを確実に接続させることができる。望ましいのは、トランジション層は、バイアホール径、位置公差と同等以上のものがよい。
【００１３】
さらに、トランジション層が形成されているので、半導体素子であるＩＣチップをプリント配線板に埋め込む、収容、収納する前、もしくはその後にでも半導体素子の動作や電気検査を容易に行なえるようになった。それは、ダイパッドよりも大きいトランジション層が形成されているので、検査用プローブピンが接触し易くなったからである。それにより、予め製品の可否が判定することができ、生産性やコスト面でも向上させることができる。また、プローブによるパッドの損失や傷などが発生しない。
【００１４】
故に、トランジションを形成することによって、半導体素子であるＩＣチップをプリント配線に埋め込み、収容、収納することが好適に行える。つまり、トランジション層を有する半導体素子は、プリント配線板の埋め込み、収容、収納するため半導体素子であるともいえる。
該トランジション層は、ダイパッド上に、薄膜層を形成し、その上に厚付け層を形成して成る。少なくとも２層以上で形成することができる。
【００１５】
それぞれに多層プリント配線板だけで機能を果たしてもいるが、場合によっては半導体装置としてのパッケージ基板としての機能させるために外部基板であるマザーボードやドーターボードとの接続のため、ＢＧＡ、半田バンプやＰＧＡ（導電性接続ピン）を配設させてもよい。また、この構成は、従来の実装方法で接続した場合よりも配線長を短くできて、ループインダクタンスも低減できる。
【００１６】
本願発明で定義されているトランジション層について説明する。
トランジション層は、従来技術のＩＣチップ実装技術を用いることなく、半導体素子であるＩＣチップとプリント配線板とを直接に接続を取るため、設けられた中間の仲介層を意味する。その特徴として、２層以上の金属層で形成されている。もしくは、半導体素子であるＩＣチップのダイパッドよりも大きくさせることである。それによって、電気的接続や位置合わせ性を向上させるものであり、かつ、ダイパッドにダメージを与えることなくレーザやフォトエッチングによるバイアホール加工を可能にするものである。そのため、ＩＣチップのプリント配線板への埋め込み、収容、収納や接続を確実にすることができる。また、トランジション層上には、直接、プリント配線板の導体層である金属を形成することを可能にする。その導体層の一例としては、層間樹脂絶縁層のバイアホールや基板上のスルーホールなどがある。
【００１７】
本願発明に用いられるＩＣチップなどの電子部品を内蔵させる樹脂製基板としては、エポキシ樹脂、ＢＴ樹脂、フェノール樹脂などにガラスエポキシ樹脂などの補強材や心材を含浸させた樹脂、エポキシ樹脂を含浸させたプリプレグを積層させたものなどが用いられるが、一般的にプリント配線板で使用されるものを用いることができる。それ以外にも両面銅張積層板、片面板、金属膜を有しない樹脂板、樹脂フィルムを用いることができる。ただし、３５０℃以上の温度を加えると樹脂は、溶解、炭化をしてしまう。
【００１８】
ＩＣチップの全面に蒸着、スパッタリングなどの物理的な蒸着を行い、全面に導電性の金属膜を形成させる。その金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅などの金属を１層以上形成させるものがよい。厚みとしては、０．００１〜２．０μｍの間で形成させるのがよい。特に、０．０１〜１．０μｍが望ましい。
【００１９】
該金属膜の上に、更に無電解めっき等により金属膜を設けることもできる。上側の金属膜は、ニッケル、銅、金、銀などの金属を１層以上形成させるものがよい。厚みは、０．０１〜５μｍがよく、特に、０．１〜３．０μｍが望ましい。
【００２０】
その金属膜上に、無電解あるいは電解めっきにより、厚付けさせる。形成されるメッキの種類としてはニッケル、銅、金、銀、亜鉛、鉄などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いることがよい。その厚みは１〜２０μｍの範囲で行うのがよい。それより厚くなると、エッチングの際にアンダーカットが起こってしまい、形成されるトランジション層とバイアホールと界面に隙間が発生することがある。その後、エッチングレジストを形成して、露光、現像してトランジション層以外の部分の金属を露出させてエッチングを行い、ＩＣチップのパッド上にトランジション層を形成させる。
【００２１】
また、上記トランジション層の製造方法以外にも、ＩＣチップ及びコア基板の上に形成した金属膜上にドライフィルムレジストを形成してトランジション層に該当する部分を除去させて、電解めっきによって厚付けした後、レジストを剥離してエッチング液によって、同様にＩＣチップのパッド上にトランジション層を形成させることもできる。
【００２２】
【発明の実施の形態】
以下、本発明の実施例について図を参照して説明する。
Ａ．半導体素子
先ず、本発明の第１実施例に係る半導体素子（ＩＣチップ）の構成について、半導体素子２０の断面を示す図３（Ａ）、及び、平面図を示す図４（Ｂ）を参照して説明する。
【００２３】
[第１実施例]
図３（Ｂ）に示すように半導体素子２０の上面には、ダイパッド２２及び配線（図示せず）が配設されており、該ダイパッド２２及び配線の上に、保護膜２４が被覆され、該ダイパッド２２には、保護膜２４の開口が形成されている。ダイパッド２２の上には、主として銅からなるトランジション層３８が形成されている。トランジション層３８は、薄膜層３３と厚付け層３７とからなる。いいかえると、２層以上の金属層で形成されている。
【００２４】
引き続き、図３（Ｂ）を参照して上述した半導体素子の製造方法について、図１〜図４を参照して説明する。
【００２５】
（１）先ず、図１（Ａ）に示すシリコンウエハー２０Ａに、定法により配線２１及びダイパッド２２を形成する（図１（Ｂ）及び図１（Ｂ）の平面図を示す図４（Ａ）参照、なお、図１（Ｂ）は、図４（Ａ）のＢ−Ｂ断面を表している）。
（２）次に、ダイパッド２２及び配線２１の上に、保護膜２４を形成し、ダイパッド２２上に開口２４ａを設ける（図１（Ｃ））。
【００２６】
（３）シリコンウエハー２０Ａに蒸着、スパッタリングなどの物理的な蒸着を行い、全面に導電性の金属膜（薄膜層）３３を形成させる（図２（Ａ））。その厚みは、０．００１〜２．０μｍの範囲で形成させるのがよい。その範囲よりも下の場合は、全面に薄膜層を形成することができない。その範囲よりも上の場合は、形成される膜に厚みのバラツキが生じてしまう。最適な範囲は０．０１〜１．０μｍである。形成する金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅の中から、選ばれるものを用いることがよい。それらの金属は、ダイパッドの保護膜となり、かつ、電気特性を劣化させることがない。第１実施例では、薄膜層３３は、スパッタによってクロムで形成されている。クロムは、金属との密着性がよく、湿分の侵入を抑えることができる。また、クロム層の上に銅をスパッタで施してもよい。クロム、銅の２層を真空チャンバー内で連続して形成してもよい。このとき、クロム０．０５−０．１μｍ、銅０．５μｍ程度の厚みである。
【００２７】
（４）その後、液状レジスト、感光性レジスト、ドライフィルムのいずれかのレジスト層を薄膜層３３上に形成させる。トランジション層３８を形成する部分が描画されたマスク（図示せず）を該レジスト層上に、載置して、露光、現像を経て、レジスト３５に非形成部３５ａを形成させる。電解メッキを施してレジスト層の非形成部３５ａに厚付け層（電解めっき膜）３７を設ける（図２（Ｂ））。形成されるメッキの種類としてはニッケル、銅、金、銀、亜鉛、鉄などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いるとよく、第１実施例では、銅を用いる。その厚みは１〜２０μｍの範囲で行うのがよい。
【００２８】
（５）メッキレジスト３５をアルカリ溶液等で除去した後、メッキレジスト３５下の金属膜３３を硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液によって除去することで、ＩＣチップのパッド２２上にトランジション層３８を形成する（図２（Ｃ））。
【００２９】
（６）次に、基板にエッチング液をスプレイで吹きつけ、トランジション層３８の表面をエッチングすることにより粗化面３８αを形成する（図３（Ａ）参照）。無電解めっきや酸化還元処理を用いて粗化面を形成することもできる。
【００３０】
（７）最後に、トランジション層３８が形成されたシリコンウエハー２０Ａを、ダイシングなどによって個片に分割して半導体素子２０を形成する（図３（Ｂ）及び図３（Ｂ）の平面図である図４（Ｂ）参照）。その後、必要に応じて、分割された半導体素子２０の動作確認や電気検査を行なってもよい。半導体素子２０は、ダイパッド２２よりも大きなトランジション層３８が形成されているので、プローブピンが当てやすく、検査の精度が高くなっている。
【００３１】
[第１実施例の第１改変例]
上述した第１実施例では、薄膜層３３がクロムにより形成された。これに対して、第１改変例では、薄膜層３３をチタンにより形成する。チタンは、蒸着かスパッタによって施される。チタンは、金属との密着性がよく、湿分の侵入を抑えることができる。
【００３２】
[第１実施例の第２改変例]
上述した第１実施例では、薄膜層３３がクロムにより形成された。これに対して、第２改変例では、薄膜層をスズにより形成する。
【００３３】
[第１実施例の第３改変例]
上述した第１実施例では、薄膜層３３がクロムにより形成された。これに対して、第３改変例では、薄膜層を亜鉛により形成する。
【００３４】
[第１実施例の第４改変例]
上述した第１実施例では、薄膜層３３がクロムにより形成された。これに対して、第４改変例では、薄膜層をニッケルにより形成する。ニッケルはスパッタにより形成する。ニッケルは、金属との密着性がよく、湿分の侵入を抑えることができる。
【００３５】
[第１実施例の第５改変例]
上述した第１実施例では、薄膜層３３がクロムにより形成された。これに対して、第５改変例では、薄膜層をコバルトにより形成する。
なお、各改変例において、薄膜層の上に、更に銅を積層してもよい。
【００３６】
[第２実施例]
第２実施例に係る半導体素子２０について、図７（Ｂ）を参照して説明する。図３（Ｂ）を参照して上述した第１実施例に係る半導体素子では、トランジション層３８が、薄膜層３３と厚付け層３７とからなる２層構造であった。これに対して、第２実施例では、図７（Ｂ）に示すように、トランジション層３８が、第１薄膜層３３と、第２薄膜層３６と、厚付け層３７とからなる３層構造として構成されている。
【００３７】
引き続き、図７（Ｂ）を参照して上述した第２実施例に係る半導体素子の製造方法について、図５〜図７を参照して説明する。
【００３８】
（１）先ず、図５（Ａ）に示すシリコンウエハー２０Ａに、配線２１及びダイパッド２２を形成する（図５（Ｂ））。
（２）次に、ダイパッド２２及び配線の上に、保護膜２４を形成する（図５（Ｃ））。
【００３９】
（３）シリコンウエハー２０Ａに蒸着、スパッタリングなどの物理的な蒸着を行い、全面に導電性の金属膜（第１薄膜層）３３を形成させる（図５（Ｄ））。その厚みは、０．００１〜２μｍの範囲で形成させるのがよい。その範囲よりも下の場合は、全面に薄膜層を形成することができない。その範囲よりも上の場合は、形成される膜に厚みのバラツキが生じてしまう。最適な範囲は０．０１〜１．０μｍである。形成する金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅の中から、選ばれるものを用いることがよい。それらの金属は、ダイパッドの保護膜となり、かつ、電気特性を劣化させることがない。第２実施例では、第１薄膜層３３は、クロムにより形成される。クロム、ニッケル、チタンは、金属との密着性がよく、湿分の侵入を抑えることができる。
【００４０】
（４）第１薄膜層３３の上に、スパッタ、蒸着、無電解めっきのいずれかの方法によって第２薄膜層３６を積層する。その場合積層できる金属は、ニッケル、銅、金、銀の中から選ばれるものがよい。特に、銅、ニッケルのいずれかで形成させることがよい。銅は、廉価であることと電気伝達性がよいからである。ニッケルは、薄膜との密着性がよく、剥離やクラックを引き起こし難い。第２実施例では、第２薄膜層３６を無電解銅めっきにより形成する。なお、望ましい第１薄膜層と第２薄膜層との組み合わせは、クロム−銅、クロム−ニッケル、チタン−銅、チタン−ニッケルなどである。金属との接合性や電気伝達性という点で他の組み合わせよりも優れる。
【００４１】
（５）その後、レジスト層を第２薄膜層３６上に形成させる。マスク（図示せず）を該レジスト層上に載置して、露光、現像を経て、レジスト３５に非形成部３５ａを形成させる。電解メッキを施してレジスト層の非形成部３５ａに厚付け層（電解めっき膜）３７を設ける（図６（Ｂ））。形成されるメッキの種類としては銅、ニッケル、金、銀、亜鉛、鉄などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いるとよく、第２実施例では、銅を用いる。厚みは１〜２０μｍの範囲がよい。
【００４２】
（６）メッキレジスト３５をアルカリ溶液等で除去した後、メッキレジスト３５下の第２薄膜層３６、第１薄膜層３３を硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液によって除去することで、ＩＣチップのパッド２２上にトランジション層３８を形成する（図６（Ｃ））。
【００４３】
（７）次に、基板にエッチング液をスプレイで吹きつけ、トランジション層３８の表面をエッチングすることにより粗化面３８αを形成する（図７（Ａ）参照）。無電解めっきや酸化還元処理を用いて粗化面を形成することもできる。
【００４４】
（８）最後に、トランジション層３８が形成されたシリコンウエハー２０Ａを、ダイシングなどによって個片に分割して半導体素子２０を形成する（図７（Ｂ））。
【００４５】
[第２実施例の第１改変例]
上述した第２実施例では、第１薄膜層３３がクロムにより、第２薄膜層３６が無電解めっき銅で、厚付け層３７が電解銅めっきで形成された。これに対して、第１改変例では、第１薄膜層３３をクロムにより、第２薄膜層３６をスパッタ銅で、厚付け層３７を電解銅めっきで形成する。各層の厚みとして、クロム０．０７μｍ、銅０．５μｍ、電解銅１５μｍである。
【００４６】
[第２実施例の第２改変例]
第２改変例では、第１薄膜層３３をチタンにより、第２薄膜層３６を無電解銅で、厚付け層３７を電解銅めっきで形成する。各層の厚みとして、チタン０．０７μｍ、めっき銅１．０μｍ、電解銅１７μｍである。
【００４７】
[第２実施例の第３改変例]
第３改変例では、第１薄膜層３３をチタンにより、第２薄膜層３６をスパッタ銅で、厚付け層３７を電解銅めっきで形成する。各層の厚みとして、チタン０．０６μｍ、銅０．５μｍ、電解銅１５μｍである。
【００４８】
[第２実施例の第４改変例]
第４改変例では、第１薄膜層３３をクロムにより、第２薄膜層３６を無電解めっきニッケルで、厚付け層３７を電解銅めっきで形成する。各層の厚みとして、クロム０．０７μｍ、めっき銅１．０μｍ、電解銅１５μｍである。
【００４９】
[第２実施例の第５改変例]
第５改変例では、第１薄膜層３３をチタンにより、第２薄膜層３６を無電解めっきニッケルで、厚付け層３７を電解銅めっきで形成する。各層の厚みとして、チタン０．０５μｍ、めっきニッケル１．２μｍ、電解銅１５μｍである。
【００５０】
[第３実施例]
第３実施例に係る半導体素子２０の製造方法について図８を参照して説明する。第３実施例の半導体素子の構成は、図３（Ｂ）を参照して上述した第１実施例とほぼ同様である。但し、第１実施例では、セミアディテブ工程を用い、レジスト非形成部に厚付け層３７を形成することでトランジション層３８を形成した。これに対して、第３実施例では、アディテブ工程を用い、厚付け層３７を均一に形成した後、レジストを設け、レジスト非形成部をエッチングで除去することでトランジション層３８を形成する。
【００５１】
この第３実施例の製造方法について図８を参照して説明する。
（１）第１実施例で図２（Ｂ）を参照して上述したように、シリコンウエハー２０Ａに蒸着、スパッタリングなどの物理的な蒸着を行い、全面に導電性の第１薄膜層３３を形成させる（図２（Ａ））。その厚みは、０．００１〜２．０μｍの範囲がよい。その範囲よりも下の場合は、全面に薄膜層を形成することができない。その範囲よりも上の場合は、形成される膜に厚みのバラツキが生じてしまう。最適な範囲は０．０１〜１．０μｍで形成されることがよい。形成する金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅の中から、選ばれるものを用いることがよい。それらの金属は、ダイパッドの保護となり、かつ、電気特性を劣化させることがない。第３実施例では、第１薄膜層３３は、クロムをスパッタすることで形成される。クロムの厚みは０．０５μｍである。
【００５２】
（２）電解メッキを施して第１薄膜層３３の上に厚付け層（電解めっき膜）３７を均一に設ける（図８（Ｂ））。形成されるメッキの種類としては銅、ニッケル、金、銀、亜鉛、鉄などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いるとよく、第３実施例では、銅を用いる。その厚みは１〜２０μｍの範囲で行うのがよい。それより厚くなると、後述するエッチングの際にアンダーカットが起こってしまい、形成されるトランジション層とバイアホールと界面に隙間が発生することがあるからである。
【００５３】
（３）その後、レジスト層３５を厚付け層３７上に形成させる（図８（Ｃ））。
【００５４】
（４）レジスト３５の非形成部の金属膜３３及び厚付け層３７を硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液によって除去した後、レジスト３５を剥離することで、ＩＣチップのパッド２２上にトランジション層３８を形成する（図８（Ｄ））。以降の工程は、第１実施例と同様であるため説明を省略する。
【００５５】
[第３実施例の第１改変例]
上述した第３実施例では、薄膜層３３がクロムにより形成された。これに対して、第１改変例では、薄膜層３３をチタンにより形成する。
【００５６】
[第４実施例]
第４実施例に係る半導体素子２０の製造方法について、図９を参照して説明する。図８を参照して上述した第３実施例に係る半導体素子では、トランジション層３８が、薄膜層３３と厚付け層３７とからなる２層構造であった。これに対して、第４実施例では、図９（Ｄ）に示すように、トランジション層３８が、第１薄膜層３３と、第２薄膜層３６と、厚付け層３７とからなる３層構造として構成されている。
【００５７】
この第４実施例の製造方法について図９を参照して説明する。
（１）第１実施例で図６（Ａ）を参照して上述した第２実施例と同様に、第１薄膜層３３の上に、スパッタ、蒸着、無電解めっきによって第２薄膜層３６を積層する（図９（Ａ））。その場合積層できる金属は、ニッケル、銅、金、銀の中から選ばれるものがよい。特に、銅、ニッケルのいずれかで形成させることがよい。銅は、廉価であることと電気伝達性がよいからである。ニッケルは、薄膜との密着性がよく、剥離やクラックを引き起こし難い。第４実施例では、第２薄膜層３６を無電解銅めっきにより形成する。
なお、望ましい第１薄膜層と第２薄膜層との組み合わせは、クロム−銅、クロム−ニッケル、チタン−銅、チタン−ニッケルである。金属との接合性や電気伝達性という点で他の組み合わせよりも優れる。
【００５８】
（２）電解メッキを施して第２薄膜層３６の上に厚付け膜３７を均一に設ける（図９（Ｂ））。
【００５９】
（３）その後、レジスト層３５を厚付け層３７上に形成させる（図９（Ｃ））。
【００６０】
（４）レジスト３５の非形成部の第１薄膜層３３、第２薄膜層３６及び厚付け層３７を硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液によって除去した後、レジスト３５を剥離することで、ＩＣチップのパッド２２上にトランジション層３８を形成する（図９（Ｄ））。以降の工程は、第１実施例と同様であるため説明を省略する。
【００６１】
[第４実施例の第１改変例]
上述した第４実施例では、第１薄膜層３３がクロムにより、第２薄膜層３６が無電解めっき銅で、厚付け層３７が電解銅めっきで形成された。これに対して、第１改変例では、第１薄膜層３３をクロムにより、第２薄膜層３６をスパッタ銅で、厚付け層３７を電解銅めっきで形成する。各層の厚みは、クロム０．０７μｍ、銅０．５μｍ、電解銅１５μｍである。
【００６２】
[第４実施例の第２改変例]
第２改変例では、第１薄膜層３３をチタンにより、第２薄膜層３６を無電解銅で、厚付け層３７を電解銅めっきで形成する。各層の厚みは、チタン０．０７μｍ、銅１．０μｍ、電解銅１５μｍである。
【００６３】
[第４実施例の第３改変例]
第３改変例では、第１薄膜層３３をチタンにより、第２薄膜層３６をスパッタ銅で、厚付け層３７を電解銅めっきで形成する。各層の厚みは、チタン０．０７μｍ、銅０．５μｍ、電解銅１８μｍである。
【００６４】
[第４実施例の第４改変例]
第４改変例では、第１薄膜層３３をクロムにより、第２薄膜層３６を無電解めっきニッケルで、厚付け層３７を電解銅めっきで形成する。各層の厚みは、
クロム０．０６μｍ、ニッケル１．２μｍ、電解銅１６μｍである。
【００６５】
[第４実施例の第５改変例]
第５改変例では、第１薄膜層３３をチタンにより、第２薄膜層３６を無電解めっきニッケルで、厚付け層３７を電解銅めっきで形成する。各層の厚みは、チタン０．０７μｍ、ニッケル１．１μｍ、電解銅１５μｍである。
【００６６】
Ｂ．半導体素子を内蔵する多層プリント配線板
引き続き、上述した第１〜第４実施例の半導体素子（ＩＣチップ）２０をコア基板の凹部、空隙、開口に埋め込み、収容、収納させてなる多層プリント配線板の構成について説明する。
[第１実施例]
図１４に示すように多層プリント配線板１０は、図３（Ｂ）を参照して上述した第１実施例のＩＣチップ２０を収容するコア基板３０と、層間樹脂絶縁層５０、層間樹脂絶縁層１５０とからなる。層間樹脂絶縁層５０には、バイアホール６０および導体回路５８が形成され、層間樹脂絶縁層１５０には、バイアホール１６０および導体回路１５８が形成されている。
【００６７】
層間樹脂絶縁層１５０の上には、ソルダーレジスト層７０が配設されている。ソルダーレジスト層７０の開口部７１下の導体回路１５８には、図示しないドータボード、マザーボード等の外部基板と接続するための半田バンプ７６が設けられている。
【００６８】
本実施例の多層プリント配線板１０では、コア基板３０にＩＣチップ２０を内蔵させて、該ＩＣチップ２０のパッド２２にはトランジション層を３８を配設させている。このため、リード部品や封止樹脂を用いず、ＩＣチップと多層プリント配線板（パッケージ基板）との電気的接続を取ることができる。また、ＩＣチップ部分にトランジション層３８が形成されていることから、ＩＣチップ部分には平坦化されるので、上層の層間絶縁層５０も平坦化されて、膜厚みも均一になる。更に、トランジション層によって、上層のバイアホール６０を形成する際も形状の安定性を保つことができる。
【００６９】
更に、ダイパッド２２上に銅製のトランジション層３８を設けることで、パッド２２上の樹脂残りを防ぐことができ、また、後工程の際に酸や酸化剤あるいはエッチング液に浸漬させたり、種々のアニール工程を経てもパッド２２の変色、溶解が発生しない。これにより、ＩＣチップのパッドとバイアホールとの接続性や信頼性を向上させる。更に、４０μｍ径パッド２２上に６０μｍ径以上のトランジション層３８を介在させることで、６０μｍ径のバイアホールを確実に接続させることができる。
【００７０】
引き続き、図１４を参照して上述した多層プリント配線板の製造方法について、図１０〜図１３を参照して説明する。
【００７１】
（１）先ず、ガラスクロス等の心材にエポキシ等の樹脂を含浸させたプリプレグを積層した絶縁樹脂基板（コア基板）３０を出発材料とする（図１０（Ａ）参照）。次に、コア基板３０の片面に、ザグリ加工でＩＣチップ収容用の凹部３２を形成する（図１０（Ｂ）参照）。ここでは、ザグリ加工により凹部を設けているが、開口を設けた絶縁樹脂基板と開口を設けない樹脂絶縁基板とを張り合わせることで、収容部を備えるコア基板を形成できる。
【００７２】
（２）その後、凹部３２に、印刷機を用いて接着材料３４を塗布する。このとき、塗布以外にも、ポッティングなどをしてもよい。次に、ＩＣチップ２０を接着材料３４上に載置する（図１０（Ｃ）参照）。
【００７３】
（３）そして、ＩＣチップ２０の上面を押す、もしくは叩いて凹部３２内に完全に収容させる（図１０（Ｄ）参照）。これにより、コア基板３０を平滑にすることができる。この際に、接着材料３４が、ＩＣチップ２０の上面にかかることが有るが、後述するようにＩＣチップ２０の上面に樹脂層を設けてからレーザでバイアホール用の開口を設けるため、トランジション層３８とバイアホールとの接続に影響を与えることがない。
【００７４】
（４）上記工程を経た基板に、厚さ５０μｍの熱硬化型樹脂シートを温度５０〜１５０℃まで昇温しながら圧力５ｋｇ／ｃｍ2で真空圧着ラミネートし、層間樹脂絶縁層５０を設ける（図１１（Ａ）参照）。真空圧着時の真空度は、１０ｍｍＨｇである。
【００７５】
（５）次に、波長１０．４μｍのＣＯ2ガスレーザにて、ビーム径５ｍｍ、トップハットモード、パルス幅５．０μ秒、マスクの穴径０．５ｍｍ、１ショットの条件で、層間樹脂絶縁層５０に直径６０μｍのバイアホール用開口４８を設ける（図１１（Ｂ）参照）。液温６０℃の過マンガン酸を用いて、開口４８内の樹脂残りを除去する。ダイパッド２２上に銅製のトランジション層３８を設けることで、パッド２２上の樹脂残りを防ぐことができ、これにより、パッド２２と後述するバイアホール６０との接続性や信頼性を向上させる。更に、４０μｍ径パッド２２上に６０μｍ以上の径のトランジション層３８を介在させることで、６０μｍ径のバイアホール用開口４８を確実に接続させることができる。なお、ここでは、過マンガン酸などの酸化剤を用いて樹脂残さを除去したが、酸素プラズマなどやコロナ処理を用いてデスミア処理を行うことも可能である。
【００７６】
（６）次に、過マンガン酸で層間樹脂絶縁層５０の表面を粗化し、粗化面５０αを形成する（図１１（Ｃ）参照）。粗化面は、０．０５〜５μｍの間が望ましい。
【００７７】
（７）粗化面５０αが形成された層間樹脂絶縁層５０上に、金属層５２を設けた。金属層５２は、無電解めっきによって形成させた。予め層間樹脂絶縁層５０の表層にパラジウムなどの触媒を付与させて、無電解めっき液に５〜６０分間浸漬させることにより、０．１〜５μｍの範囲でめっき膜である金属層５２を設けた（図１２（Ａ）参照）。その一例として、
〔無電解めっき水溶液〕
ＮｉＳＯ4 ０．００３ ｍｏｌ／ｌ
酒石酸 ０．２００ ｍｏｌ／ｌ
硫酸銅 ０．０３０ ｍｏｌ／ｌ
ＨＣＨＯ ０．０５０ ｍｏｌ／ｌ
ＮａＯＨ ０．１００ ｍｏｌ／ｌ
α、α′−ビピルジル １００ ｍｇ／ｌ
ポリエチレングリコール（ＰＥＧ） ０．１０ ｇ／ｌ
３４℃の液温度で４０分間浸漬させた。
【００７８】
めっきの代わりに、日本真空技術株式会社製のＳＶ―４５４０を用い、Ｎｉ−Ｃｕ合金をターゲットにしたスパッタリングを、気圧０．６Ｐａ、温度８０℃、電力２００Ｗ、時間５分間の条件で行い、Ｎｉ−Ｃｕ合金５２をエポキシ系層間樹脂絶縁層５０の表面に形成することもできる。このとき、形成されたＮｉ−Ｃｕ合金層５２の厚さは０．２μｍである。
【００７９】
（８）上記処理を終えた基板３０に、市販の感光性ドライフィルムを貼り付け、フォトマスクフィルムを載置して、１００ｍＪ／ｃｍ2で露光した後、０．８％炭酸ナトリウムで現像処理し、厚さ１５μｍのめっきレジスト５４を設ける。次に、以下の条件で電解めっきを施して、厚さ１５μｍの電解めっき膜５６を形成する（図１２（Ｂ）参照）。なお、電解めっき水溶液中の添加剤は、アトテックジャパン社製のカパラシドＨＬである。
【００８０】
〔電解めっき水溶液〕
硫酸 ２．２４ ｍｏｌ／ｌ
硫酸銅 ０．２６ ｍｏｌ／ｌ
添加剤（アトテックジャパン製、カパラシドＨＬ）１９．５ ｍｌ／ｌ
〔電解めっき条件〕
電流密度 １Ａ／dm２
時間 ６５分
温度 ２２±２℃
【００８１】
（９）めっきレジスト５４を５％ＮａＯＨで剥離除去した後、そのめっきレジスト下の金属層５２を硝酸および硫酸と過酸化水素の混合液を用いるエッチングにて溶解除去し、金属層５２と電解めっき膜５６からなる厚さ１６μｍの導体回路５８及びバイアホール６０を形成し、第二銅錯体と有機酸とを含有するエッチング液によって、粗化面５８α、６０αを形成する（図１２（Ｃ）参照）。
【００８２】
（１０）次いで、上記（４）〜（９）の工程を、繰り返すことにより、さらに上層の層間樹脂絶縁層１５０及び導体回路１５８（バイアホール１６０を含む）を形成する（図１３（Ａ）参照）。
【００８３】
（１１）次に、ジエチレングリコールジメチルエーテル（ＤＭＤＧ）に６０重量％の濃度になるように溶解させた、クレゾールノボラック型エポキシ樹脂（日本化薬社製）のエポキシ基５０％をアクリル化した感光性付与のオリゴマー（分子量４０００）４６．６７重量部、メチルエチルケトンに溶解させた８０重量％のビスフェノールＡ型エポキシ樹脂（油化シェル社製、商品名：エピコート１００１）１５重量部、イミダゾール硬化剤（四国化成社製、商品名：２Ｅ４ＭＺ−ＣＮ）１．６重量部、感光性モノマーである多官能アクリルモノマー（共栄化学社製、商品名：Ｒ６０４）３重量部、同じく多価アクリルモノマー（共栄化学社製、商品名：ＤＰＥ６Ａ）１．５重量部、分散系消泡剤（サンノプコ社製、商品名：Ｓ−６５）０．７１重量部を容器にとり、攪拌、混合して混合組成物を調整し、この混合組成物に対して光重量開始剤としてベンゾフェノン（関東化学社製）２．０重量部、光増感剤としてのミヒラーケトン（関東化学社製）０．２重量部を加えて、粘度を２５℃で２．０Ｐａ・ｓに調整したソルダーレジスト組成物（有機樹脂絶縁材料）を得る。
なお、粘度測定は、Ｂ型粘度計（東京計器社製、ＤＶＬ−Ｂ型）で６０ｒｐｍの場合はローターNo.４、６ｒｐｍの場合はローターNo.３によった。
【００８４】
（１２）次に、基板３０に、上記ソルダーレジスト組成物を２０μｍの厚さで塗布し、７０℃で２０分間、７０℃で３０分間の条件で乾燥処理を行った後、ソルダーレジストレジスト開口部のパターンが描画された厚さ５ｍｍのフォトマスクをソルダーレジスト層７０に密着させて１０００ｍＪ／ｃｍ2の紫外線で露光し、ＤＭＴＧ溶液で現像処理し、２００μｍの直径の開口７１を形成する（図１３（Ｂ）参照）。また、市販のソルダーレジストを用いてもよい。
【００８５】
（１３）次に、ソルダーレジスト層（有機樹脂絶縁層）７０を形成した基板を、塩化ニッケル（２．３×１０-1ｍｏｌ／ｌ）、次亞リン酸ナトリウム（２．８×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム（１．６×１０-1ｍｏｌ／ｌ）を含むｐＨ＝４．５の無電解ニッケルめっき液に２０分間浸漬して、開口部７１に厚さ５μｍのニッケルめっき層７２を形成する。さらに、その基板を、シアン化金カリウム（７．６×１０-3ｍｏｌ／ｌ）、塩化アンモニウム（１．９×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム（１．２×１０-1ｍｏｌ／ｌ）、次亜リン酸ナトリウム（１．７×１０-1ｍｏｌ／ｌ）を含む無電解めっき液に８０℃の条件で７．５分間浸漬して、ニッケルめっき層７２上に厚さ０．０３μｍの金めっき層７４を形成することで、導体回路１５８に半田パッド７５を形成する（図１３（Ｃ）参照）。
【００８６】
（１４）この後、ソルダーレジスト層７０の開口部７１に、はんだペーストを印刷して、２００℃でリフローすることにより、半田バンプ７６を形成する。これにより、ＩＣチップ２０を内蔵し、半田バンプ７６を有する多層プリント配線板１０を得ることができる（図１４参照）。
【００８７】
半田ペーストには、Ｓｎ／Ｐｂ、Ｓｎ／Ｓｂ、Ｓｎ／Ａｇ、Ｓｎ／Ａｇ／Ｃｕなどを用いることができる。もちろん、放射線の低α線タイプの半田ペーストを用いてもよい。
【００８８】
上述した実施例では、層間樹脂絶縁層５０、１５０に熱硬化型樹脂シートを用いた。この樹脂シートには、難溶性樹脂、可溶性粒子、硬化剤、その他の成分が含有されている。それぞれについて以下に説明する。
【００８９】
本発明の製造方法において使用する樹脂は、酸または酸化剤に可溶性の粒子（以下、可溶性粒子という）が酸または酸化剤に難溶性の樹脂（以下、難溶性樹脂という）中に分散したものである。
なお、本発明で使用する「難溶性」「可溶性」という語は、同一の酸または酸化剤からなる溶液に同一時間浸漬した場合に、相対的に溶解速度の早いものを便宜上「可溶性」と呼び、相対的に溶解速度の遅いものを便宜上「難溶性」と呼ぶ。
【００９０】
上記可溶性粒子としては、例えば、酸または酸化剤に可溶性の樹脂粒子（以下、可溶性樹脂粒子）、酸または酸化剤に可溶性の無機粒子（以下、可溶性無機粒子）、酸または酸化剤に可溶性の金属粒子（以下、可溶性金属粒子）等が挙げられる。これらの可溶性粒子は、単独で用いても良いし、２種以上併用してもよい。
【００９１】
上記可溶性粒子の形状は特に限定されず、球状、破砕状等が挙げられる。また、上記可溶性粒子の形状は、一様な形状であることが望ましい。均一な粗さの凹凸を有する粗化面を形成することができるからである。
【００９２】
上記可溶性粒子の平均粒径としては、０．１〜１０μｍが望ましい。この粒径の範囲であれば、２種類以上の異なる粒径のものを含有してもよい。すなわち、平均粒径が０．１〜０．５μｍの可溶性粒子と平均粒径が１〜３μｍの可溶性粒子とを含有する等である。これにより、より複雑な粗化面を形成することができ、導体回路との密着性にも優れる。なお、本発明において、可溶性粒子の粒径とは、可溶性粒子の一番長い部分の長さである。
【００９３】
上記可溶性樹脂粒子としては、熱硬化性樹脂、熱可塑性樹脂等からなるものが挙げられ、酸あるいは酸化剤からなる溶液に浸漬した場合に、上記難溶性樹脂よりも溶解速度が速いものであれば特に限定されない。
上記可溶性樹脂粒子の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等からなるものが挙げられ、これらの樹脂の一種からなるものであってもよいし、２種以上の樹脂の混合物からなるものであってもよい。
【００９４】
また、上記可溶性樹脂粒子としては、ゴムからなる樹脂粒子を用いることもできる。上記ゴムとしては、例えば、ポリブタジエンゴム、エポキシ変性、ウレタン変性、（メタ）アクリロニトリル変性等の各種変性ポリブタジエンゴム、カルボキシル基を含有した（メタ）アクリロニトリル・ブタジエンゴム等が挙げられる。これらのゴムを使用することにより、可溶性樹脂粒子が酸あるいは酸化剤に溶解しやすくなる。つまり、酸を用いて可溶性樹脂粒子を溶解する際には、強酸以外の酸でも溶解することができ、酸化剤を用いて可溶性樹脂粒子を溶解する際には、比較的酸化力の弱い過マンガン酸塩でも溶解することができる。また、クロム酸を用いた場合でも、低濃度で溶解することができる。そのため、酸や酸化剤が樹脂表面に残留することがなく、後述するように、粗化面形成後、塩化パラジウム等の触媒を付与する際に、触媒が付与されなたかったり、触媒が酸化されたりすることがない。
【００９５】
上記可溶性無機粒子としては、例えば、アルミニウム化合物、カルシウム化合物、カリウム化合物、マグネシウム化合物およびケイ素化合物からなる群より選択される少なくとも一種からなる粒子等が挙げられる。
【００９６】
上記アルミニウム化合物としては、例えば、アルミナ、水酸化アルミニウム等が挙げられ、上記カルシウム化合物としては、例えば、炭酸カルシウム、水酸化カルシウム等が挙げられ、上記カリウム化合物としては、炭酸カリウム等が挙げられ、上記マグネシウム化合物としては、マグネシア、ドロマイト、塩基性炭酸マグネシウム等が挙げられ、上記ケイ素化合物としては、シリカ、ゼオライト等が挙げられる。これらは単独で用いても良いし、２種以上併用してもよい。
【００９７】
上記可溶性金属粒子としては、例えば、銅、ニッケル、鉄、亜鉛、鉛、金、銀、アルミニウム、マグネシウム、カルシウムおよびケイ素からなる群より選択される少なくとも一種からなる粒子等が挙げられる。また、これらの可溶性金属粒子は、絶縁性を確保するために、表層が樹脂等により被覆されていてもよい。
【００９８】
上記可溶性粒子を、２種以上混合して用いる場合、混合する２種の可溶性粒子の組み合わせとしては、樹脂粒子と無機粒子との組み合わせが望ましい。両者とも導電性が低くいため樹脂フィルムの絶縁性を確保することができるとともに、難溶性樹脂との間で熱膨張の調整が図りやすく、樹脂フィルムからなる層間樹脂絶縁層にクラックが発生せず、層間樹脂絶縁層と導体回路との間で剥離が発生しないからである。
【００９９】
上記難溶性樹脂としては、層間樹脂絶縁層に酸または酸化剤を用いて粗化面を形成する際に、粗化面の形状を保持できるものであれば特に限定されず、例えば、熱硬化性樹脂、熱可塑性樹脂、これらの複合体等が挙げられる。また、これらの樹脂に感光性を付与した感光性樹脂であってもよい。感光性樹脂を用いることにより、層間樹脂絶縁層に露光、現像処理を用いてバイアホール用開口を形成することできる。
これらのなかでは、熱硬化性樹脂を含有しているものが望ましい。それにより、めっき液あるいは種々の加熱処理によっても粗化面の形状を保持することができるからである。
【０１００】
上記難溶性樹脂の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、フェノキシ樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、ポリエーテルスルホン、フッ素樹脂等が挙げられる。これらの樹脂は単独で用いてもよいし、２種以上を併用してもよい。
さらには、１分子中に、２個以上のエポキシ基を有するエポキシ樹脂がより望ましい。前述の粗化面を形成することができるばかりでなく、耐熱性等にも優れてるため、ヒートサイクル条件下においても、金属層に応力の集中が発生せず、金属層の剥離などが起きにくいからである。
【０１０１】
上記エポキシ樹脂としては、例えば、クレゾールノボラック型エポキシ樹脂、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、アルキルフェノールノボラック型エポキシ樹脂、ビフェノールＦ型エポキシ樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、フェノール類とフェノール性水酸基を有する芳香族アルデヒドとの縮合物のエポキシ化物、トリグリシジルイソシアヌレート、脂環式エポキシ樹脂等が挙げられる。これらは、単独で用いてもよく、２種以上を併用してもよい。それにより、耐熱性等に優れるものとなる。
【０１０２】
本発明で用いる樹脂フィルムにおいて、上記可溶性粒子は、上記難溶性樹脂中にほぼ均一に分散されていることが望ましい。均一な粗さの凹凸を有する粗化面を形成することができ、樹脂フィルムにバイアホールやスルーホールを形成しても、その上に形成する導体回路の金属層の密着性を確保することができるからである。また、粗化面を形成する表層部だけに可溶性粒子を含有する樹脂フィルムを用いてもよい。それによって、樹脂フィルムの表層部以外は酸または酸化剤にさらされることがないため、層間樹脂絶縁層を介した導体回路間の絶縁性が確実に保たれる。
【０１０３】
上記樹脂フィルムにおいて、難溶性樹脂中に分散している可溶性粒子の配合量は、樹脂フィルムに対して、３〜４０重量％が望ましい。可溶性粒子の配合量が３重量％未満では、所望の凹凸を有する粗化面を形成することができない場合があり、４０重量％を超えると、酸または酸化剤を用いて可溶性粒子を溶解した際に、樹脂フィルムの深部まで溶解してしまい、樹脂フィルムからなる層間樹脂絶縁層を介した導体回路間の絶縁性を維持できず、短絡の原因となる場合がある。
【０１０４】
上記樹脂フィルムは、上記可溶性粒子、上記難溶性樹脂以外に、硬化剤、その他の成分等を含有していることが望ましい。
上記硬化剤としては、例えば、イミダゾール系硬化剤、アミン系硬化剤、グアニジン系硬化剤、これらの硬化剤のエポキシアダクトやこれらの硬化剤をマイクロカプセル化したもの、トリフェニルホスフィン、テトラフェニルホスフォニウム・テトラフェニルボレート等の有機ホスフィン系化合物等が挙げられる。
【０１０５】
上記硬化剤の含有量は、樹脂フィルムに対して０．０５〜１０重量％であることが望ましい。０．０５重量％未満では、樹脂フィルムの硬化が不十分であるため、酸や酸化剤が樹脂フィルムに侵入する度合いが大きくなり、樹脂フィルムの絶縁性が損なわれることがある。一方、１０重量％を超えると、過剰な硬化剤成分が樹脂の組成を変性させることがあり、信頼性の低下を招いたりしてしまうことがある。
【０１０６】
上記その他の成分としては、例えば、粗化面の形成に影響しない無機化合物あるいは樹脂等のフィラーが挙げられる。上記無機化合物としては、例えば、シリカ、アルミナ、ドロマイト等が挙げられ、上記樹脂としては、例えば、ポリイミド樹脂、ポリアクリル樹脂、ポリアミドイミド樹脂、ポリフェニレン樹脂、メラニン樹脂、オレフィン系樹脂等が挙げられる。これらのフィラーを含有させることによって、熱膨脹係数の整合や耐熱性、耐薬品性の向上などを図り多層プリント配線板の性能を向上させることができる。
【０１０７】
また、上記樹脂フィルムは、溶剤を含有していてもよい。上記溶剤としては、例えば、アセトン、メチルエチルケトン、シクロヘキサノン等のケトン類、酢酸エチル、酢酸ブチル、セロソルブアセテートやトルエン、キシレン等の芳香族炭化水素等が挙げられる。これらは単独で用いてもよいし、２種類以上併用してもよい。ただし、これらの層間樹脂絶縁層は、３５０℃以上の温度を加えると溶解、炭化をしてしまう。
【０１０８】
[第２実施例]
次に、本発明の第２実施例に係る多層プリント配線板について、図１６を参照して説明する。
上述した第１実施例では、ＢＧＡを配設した場合で説明した。第２実施例では、第１実施例とほぼ同様であるが、図１６に示すように導電性接続ピン９６を介して接続を取るＰＧＡ方式に構成されている。また、上述した第１実施例では、バイアホールをレーザで形成したが、第２実施例では、フォトエッチングによりバイアホールを形成する。
【０１０９】
この第２実施例に係る多層プリント配線板の製造方法について、図１５を参照して説明する。
（４）第１実施例と同様に、（１）〜（３）上記工程を経た基板に、厚さ５０μｍの熱硬化型エポキシ系樹脂５０を塗布する（図１５（Ａ）参照）。
【０１１０】
（５）次に、バイアホール形成位置に対応する黒円４９ａの描かれたフォトマスクフィルム４９を層間樹脂絶縁層５０に載置し、露光する（図１５（Ｂ））。
【０１１１】
（６）ＤＭＴＧ液でスプレー現像し、加熱処理を行うことで直径８５μｍのバイアホール用開口４８を備える層間樹脂絶縁層５０を設ける（図１５（Ｃ）参照）。
【０１１２】
（７）、過マンガン酸、又は、クロム酸で層間樹脂絶縁層５０の表面を粗化し、粗化面５０αを形成する（図１５（Ｄ）参照）。以降の工程は、上述した第１実施例と同様であるため、説明を省略する。粗化面は、０．０５〜５μｍの間が望ましい。
【０１１３】
上述した実施例の半導体素子と比較例の半導体素子をと第１、第２実施例の多層プリント配線板に収容し評価した結果を図１７、図１８の図表に示す。
[比較例１]
比較例は、第１実施例の半導体素子を同様である。但し、比較例１では、トランジション層を形成せず、ダイパッドをそのまま多層プリント配線板へ埋め込んだ。
[比較例２]
比較例２では、特開平９−３２１４０８号のスタッドバンプを形成し、多層プリント配線板へ埋め込んだ。
【０１１４】
評価項目として、
▲１▼ダイパッドの変色・溶解の有無を目視によって判定した。
▲２▼バイアホール用開口の形成の可否を、第１実施例の多層プリント配線板の製造方法を用い、レーザで径６０μｍの開口が形成できるかを、また、第２実施例の多層プリント配線板の製造方法を用い、フォトであれば、径８５μｍの開口が形成できるかを調べた。
▲３▼ダイパッドとバイアホールとの接触抵抗を測定した。
第１〜第４実施例の半導体素子では、好適な結果が得られたが、比較例１、２ではバイアホールの形成不良や接続不良、あるいは抵抗値の増大などの問題が発生した。
【０１１５】
【発明の効果】
本発明の構造により、リード部品を介さずに、ＩＣチップとプリント配線板との接続を取ることができる。そのため、樹脂封止も不要となる。更に、リード部品や封止樹脂に起因する不具合が起きないので、接続性や信頼性が向上する。また、ＩＣチップのパッドとプリント配線板の導電層が直接接続されているので、電気特性も向上させることができる。
更に、従来のＩＣチップの実装方法に比べて、ＩＣチップ〜基板〜外部基板までの配線長も短くできて、ループインダクタンスを低減できる効果もある。また、ＢＧＡ、ＰＧＡなどを配設できるほど、配線形成の自由度が増した。
【図面の簡単な説明】
【図１】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施例に係る半導体素子の製造工程図である。
【図２】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施例に係る半導体素子の製造工程図である。
【図３】（Ａ）、（Ｂ）は、本発明の第１実施例に係る半導体素子の製造工程図である。
【図４】（Ａ）は、本発明の第１実施例に係るシリコンウエハー２０Ａの平面図であり、（Ｂ）は、個片化された半導体素子の平面図である。
【図５】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の第２実施例に係る半導体素子の製造工程図である。
【図６】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第２実施例に係る半導体素子の製造工程図である。
【図７】（Ａ）、（Ｂ）は、本発明の第２実施例に係る半導体素子の製造工程図である。
【図８】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の第３実施例に係る半導体素子の製造工程図である。
【図９】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の第２実施例に係る半導体素子の製造工程図である。
【図１０】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の第１実施例に係る多層プリント配線板の製造工程図である。
【図１１】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施例に係る多層プリント配線板の製造工程図である。
【図１２】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施例に係る多層プリント配線板の製造工程図である。
【図１３】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施例に係る多層プリント配線板の製造工程図である。
【図１４】本発明の第１実施例に係る多層プリント配線板の断面図である。
【図１５】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の第２実施例に係る多層プリント配線板の製造工程図である。
【図１６】本発明の第２実施例に係る多層プリント配線板の断面図である。
【図１７】第１、第２実施例の半導体素子を評価した結果を示す図表である。
【図１８】第３、第４実施例の半導体素子を比較例と評価した結果を示す図表である。
【符号の説明】
２０ ＩＣチップ（半導体素子）
２２ ダイパッド
２４ 保護膜
３０ コア基板
３２ 凹部
３６ 樹脂層
３８ トランジション層
５０ 層間樹脂絶縁層
５８ 導体回路
６０ バイアホール
７０ ソルダーレジスト層
７６ 半田バンプ
９０ ドータボード
９６ 導電性接続ピン
９７ 導電性接着剤
１２０ ＩＣチップ
１５０ 層間樹脂絶縁層
１５８ 導体回路
１６０ バイアホール
【発明の属する技術分野】
本発明は、特にＩＣチップなどの半導体素子を内蔵する多層のプリント配線板及び該プリント配線板の製造方法に関するのもである。
【０００２】
【従来の技術】
ＩＣチップは、ワイヤーボンディング、ＴＡＢ、フリップチップなどの実装方法によって、プリント配線板との電気的接続を取っていた。
ワイヤーボンディングは、プリント配線板にＩＣチップを接着剤によりダイボンディングさせて、該プリント配線板のパッドとＩＣチップのパッドとを金線などのワイヤーで接続させた後、ＩＣチップ並びにワイヤーを守るために熱硬化性樹脂あるいは熱可塑性樹脂などの封止樹脂を施していた。
【０００３】
ＴＡＢは、ＩＣチップのバンプとプリント配線板のパッドとをリードと呼ばれる線を半田などによって一括して接続させた後、樹脂による封止を行っていた。
フリップチップは、ＩＣチップとプリント配線板のパッド部とをバンプを介して接続させて、バンプとの隙間に樹脂を充填させることによって行っていた。
【０００４】
しかしながら、それぞれの実装方法は、ＩＣチップとプリント配線板の間に接続用のリード部品（ワイヤー、リード、バンプ）を介して電気的接続を行っている。それらの各リード部品は、切断、腐食し易く、これにより、ＩＣチップとの接続が途絶えたり、誤作動の原因となることがあった。
また、それぞれの実装方法は、ＩＣチップを保護するためにエポキシ樹脂等の熱可塑性樹脂によって封止を行っているが、その樹脂を充填する際に気泡を含有すると、気泡が起点となって、リード部品の破壊やＩＣパッドの腐食、信頼性の低下を招いてしまう。熱可塑性樹脂による封止は、それぞれの部品に合わせて樹脂装填用プランジャー、金型を作成する必要が有り、また、熱硬化性樹脂であってもリード部品、ソルダーレジストなどの材質などを考慮した樹脂を選定しなくては成らないために、それぞれにおいてコスト的にも高くなる原因にもなった。
【０００５】
一方、上述したようにＩＣチップをプリント配線板（パッケージ基板）の外部に取り付けるのではなく、基板に半導体素子を埋め込んで、その上層に、ビルドアップ層を形成させることにより電気的接続を取る従来技術として、特開平９−３２１４０８号（ＵＳＰ５８７５１００）、特開平１０−２５６４２９号、特開平１１−１２６９７８号などが提案されている。
【０００６】
特開平９−３２１４０８号（ＵＳＰ５８７５１００）には、ダイパッド上に、スタッドバンプを形成した半導体素子をプリント配線板に埋め込んで、スタッドバンプ上に配線を形成して電気的接続を取っていた。しかしならが、該スタッドバンプはタマネギ状であり高さのバラツキが大きいために、層間絶縁層を形成させると、平滑性が低下し、バイアホールを形成させても未接続になりやすい。また、スタッドバンプをボンディングにより一つ一つ植設しており、一括して配設することができず、生産性という点でも難点があった。
【０００７】
特開平１０−２５６４２９号には、セラミック基板に半導体素子を収容し、フリップチップ形態によって電気的接続されている構造が示されている。しかしながら、セラミックは外形加工性が悪く、半導体素子の納まりがよくない。また、該バンプでは、高さのバラツキも大きくなった。そのために、層間絶縁層の平滑性が損なわれ、接続が低下してしまう。
【０００８】
特開平１１−１２６９７８号には、空隙の収容部に半導体素子などの電子部品埋め込んで、導体回路と接続して、バイアホールを介して積蔵している多層プリント配線板が示されている。しかしながら、収容部が空隙であるために、位置ずれを引き起こしやすく、半導体素子のパッドとの未接続が起き易い。また、ダイパッドと導体回路とを直接接続させているので、ダイパッドに酸化被膜ができやすく、絶縁抵抗が上昇してしまう問題がある。
【０００９】
【発明が解決しようとする課題】
本発明は上述した課題を解決するためになされたものであり、その目的とするところは、リード部品を介さないで、プリント配線板と直接電気的接続し得る半導体素子を内蔵するプリント配線板及びプリント配線板の製造方法を提案することを目的とする。
【００１０】
【課題を解決するための手段】
本発明者は鋭意研究した結果、半導体素子のダイパッド上に、トランジション層を形成させることを創出した。そのトランジション層を有する半導体素子は、プリント配線板に、埋め込み、収納、収容させても、その上に、層間絶縁層を施して、バイアホールを形成させても所望の大きさや形状のものが得られる。
【００１１】
ＩＣチップのダイパッドにトランジション層を設ける理由を説明する。ＩＣチップのダイパッドは一般的にアルミニウムなどで製造されている。トランジション層を形成させていないダイパッドのままで、フォトエッチングにより層間絶縁層のバイアホールを形成させた時、ダイパッドのままであれば露光、現像後にパッドの表層に樹脂が残りやすかった。それに、現像液の付着によりパッドの変色を引き起こした。一方、レーザによりバイアホールを形成させた場合にもアルミニウムのパッドを焼損する危険がある。また、焼損しない条件で行うと、パッド上に樹脂残りが発生した。また、後工程に、酸や酸化剤あるいはエッチング液に浸漬させたり、種々のアニール工程を経ると、ＩＣチップのパッドの変色、溶解が発生した。更に、ＩＣチップのパッドは、４０μｍ程度の径で作られており、バイアホールはそれより大きく位置公差も必要となるため、位置ずれなどが起き、未接続など発生しやすい。
【００１２】
これに対して、ダイパッド上に銅等からなるトランジション層を設けることで、バイアホール形成の不都合が解消されて、溶剤の使用が可能となりパッド上の樹脂残りを防ぐことができる。また、後工程の際に酸や酸化剤あるいはエッチング液に浸漬させたり、種々のアニール工程を経てもパッドの変色、溶解が発生しない。これにより、パッドとバイアホールとの接続性や信頼性を向上させる。更に、ＩＣチップのダイパッド上よりも大きな径のトランジション層を介在させることで、バイアホールを確実に接続させることができる。望ましいのは、トランジション層は、バイアホール径、位置公差と同等以上のものがよい。
【００１３】
さらに、トランジション層が形成されているので、半導体素子であるＩＣチップをプリント配線板に埋め込む、収容、収納する前、もしくはその後にでも半導体素子の動作や電気検査を容易に行なえるようになった。それは、ダイパッドよりも大きいトランジション層が形成されているので、検査用プローブピンが接触し易くなったからである。それにより、予め製品の可否が判定することができ、生産性やコスト面でも向上させることができる。また、プローブによるパッドの損失や傷などが発生しない。
【００１４】
故に、トランジションを形成することによって、半導体素子であるＩＣチップをプリント配線に埋め込み、収容、収納することが好適に行える。つまり、トランジション層を有する半導体素子は、プリント配線板の埋め込み、収容、収納するため半導体素子であるともいえる。
該トランジション層は、ダイパッド上に、薄膜層を形成し、その上に厚付け層を形成して成る。少なくとも２層以上で形成することができる。
【００１５】
それぞれに多層プリント配線板だけで機能を果たしてもいるが、場合によっては半導体装置としてのパッケージ基板としての機能させるために外部基板であるマザーボードやドーターボードとの接続のため、ＢＧＡ、半田バンプやＰＧＡ（導電性接続ピン）を配設させてもよい。また、この構成は、従来の実装方法で接続した場合よりも配線長を短くできて、ループインダクタンスも低減できる。
【００１６】
本願発明で定義されているトランジション層について説明する。
トランジション層は、従来技術のＩＣチップ実装技術を用いることなく、半導体素子であるＩＣチップとプリント配線板とを直接に接続を取るため、設けられた中間の仲介層を意味する。その特徴として、２層以上の金属層で形成されている。もしくは、半導体素子であるＩＣチップのダイパッドよりも大きくさせることである。それによって、電気的接続や位置合わせ性を向上させるものであり、かつ、ダイパッドにダメージを与えることなくレーザやフォトエッチングによるバイアホール加工を可能にするものである。そのため、ＩＣチップのプリント配線板への埋め込み、収容、収納や接続を確実にすることができる。また、トランジション層上には、直接、プリント配線板の導体層である金属を形成することを可能にする。その導体層の一例としては、層間樹脂絶縁層のバイアホールや基板上のスルーホールなどがある。
【００１７】
本願発明に用いられるＩＣチップなどの電子部品を内蔵させる樹脂製基板としては、エポキシ樹脂、ＢＴ樹脂、フェノール樹脂などにガラスエポキシ樹脂などの補強材や心材を含浸させた樹脂、エポキシ樹脂を含浸させたプリプレグを積層させたものなどが用いられるが、一般的にプリント配線板で使用されるものを用いることができる。それ以外にも両面銅張積層板、片面板、金属膜を有しない樹脂板、樹脂フィルムを用いることができる。ただし、３５０℃以上の温度を加えると樹脂は、溶解、炭化をしてしまう。
【００１８】
ＩＣチップの全面に蒸着、スパッタリングなどの物理的な蒸着を行い、全面に導電性の金属膜を形成させる。その金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅などの金属を１層以上形成させるものがよい。厚みとしては、０．００１〜２．０μｍの間で形成させるのがよい。特に、０．０１〜１．０μｍが望ましい。
【００１９】
該金属膜の上に、更に無電解めっき等により金属膜を設けることもできる。上側の金属膜は、ニッケル、銅、金、銀などの金属を１層以上形成させるものがよい。厚みは、０．０１〜５μｍがよく、特に、０．１〜３．０μｍが望ましい。
【００２０】
その金属膜上に、無電解あるいは電解めっきにより、厚付けさせる。形成されるメッキの種類としてはニッケル、銅、金、銀、亜鉛、鉄などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いることがよい。その厚みは１〜２０μｍの範囲で行うのがよい。それより厚くなると、エッチングの際にアンダーカットが起こってしまい、形成されるトランジション層とバイアホールと界面に隙間が発生することがある。その後、エッチングレジストを形成して、露光、現像してトランジション層以外の部分の金属を露出させてエッチングを行い、ＩＣチップのパッド上にトランジション層を形成させる。
【００２１】
また、上記トランジション層の製造方法以外にも、ＩＣチップ及びコア基板の上に形成した金属膜上にドライフィルムレジストを形成してトランジション層に該当する部分を除去させて、電解めっきによって厚付けした後、レジストを剥離してエッチング液によって、同様にＩＣチップのパッド上にトランジション層を形成させることもできる。
【００２２】
【発明の実施の形態】
以下、本発明の実施例について図を参照して説明する。
Ａ．半導体素子
先ず、本発明の第１実施例に係る半導体素子（ＩＣチップ）の構成について、半導体素子２０の断面を示す図３（Ａ）、及び、平面図を示す図４（Ｂ）を参照して説明する。
【００２３】
[第１実施例]
図３（Ｂ）に示すように半導体素子２０の上面には、ダイパッド２２及び配線（図示せず）が配設されており、該ダイパッド２２及び配線の上に、保護膜２４が被覆され、該ダイパッド２２には、保護膜２４の開口が形成されている。ダイパッド２２の上には、主として銅からなるトランジション層３８が形成されている。トランジション層３８は、薄膜層３３と厚付け層３７とからなる。いいかえると、２層以上の金属層で形成されている。
【００２４】
引き続き、図３（Ｂ）を参照して上述した半導体素子の製造方法について、図１〜図４を参照して説明する。
【００２５】
（１）先ず、図１（Ａ）に示すシリコンウエハー２０Ａに、定法により配線２１及びダイパッド２２を形成する（図１（Ｂ）及び図１（Ｂ）の平面図を示す図４（Ａ）参照、なお、図１（Ｂ）は、図４（Ａ）のＢ−Ｂ断面を表している）。
（２）次に、ダイパッド２２及び配線２１の上に、保護膜２４を形成し、ダイパッド２２上に開口２４ａを設ける（図１（Ｃ））。
【００２６】
（３）シリコンウエハー２０Ａに蒸着、スパッタリングなどの物理的な蒸着を行い、全面に導電性の金属膜（薄膜層）３３を形成させる（図２（Ａ））。その厚みは、０．００１〜２．０μｍの範囲で形成させるのがよい。その範囲よりも下の場合は、全面に薄膜層を形成することができない。その範囲よりも上の場合は、形成される膜に厚みのバラツキが生じてしまう。最適な範囲は０．０１〜１．０μｍである。形成する金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅の中から、選ばれるものを用いることがよい。それらの金属は、ダイパッドの保護膜となり、かつ、電気特性を劣化させることがない。第１実施例では、薄膜層３３は、スパッタによってクロムで形成されている。クロムは、金属との密着性がよく、湿分の侵入を抑えることができる。また、クロム層の上に銅をスパッタで施してもよい。クロム、銅の２層を真空チャンバー内で連続して形成してもよい。このとき、クロム０．０５−０．１μｍ、銅０．５μｍ程度の厚みである。
【００２７】
（４）その後、液状レジスト、感光性レジスト、ドライフィルムのいずれかのレジスト層を薄膜層３３上に形成させる。トランジション層３８を形成する部分が描画されたマスク（図示せず）を該レジスト層上に、載置して、露光、現像を経て、レジスト３５に非形成部３５ａを形成させる。電解メッキを施してレジスト層の非形成部３５ａに厚付け層（電解めっき膜）３７を設ける（図２（Ｂ））。形成されるメッキの種類としてはニッケル、銅、金、銀、亜鉛、鉄などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いるとよく、第１実施例では、銅を用いる。その厚みは１〜２０μｍの範囲で行うのがよい。
【００２８】
（５）メッキレジスト３５をアルカリ溶液等で除去した後、メッキレジスト３５下の金属膜３３を硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液によって除去することで、ＩＣチップのパッド２２上にトランジション層３８を形成する（図２（Ｃ））。
【００２９】
（６）次に、基板にエッチング液をスプレイで吹きつけ、トランジション層３８の表面をエッチングすることにより粗化面３８αを形成する（図３（Ａ）参照）。無電解めっきや酸化還元処理を用いて粗化面を形成することもできる。
【００３０】
（７）最後に、トランジション層３８が形成されたシリコンウエハー２０Ａを、ダイシングなどによって個片に分割して半導体素子２０を形成する（図３（Ｂ）及び図３（Ｂ）の平面図である図４（Ｂ）参照）。その後、必要に応じて、分割された半導体素子２０の動作確認や電気検査を行なってもよい。半導体素子２０は、ダイパッド２２よりも大きなトランジション層３８が形成されているので、プローブピンが当てやすく、検査の精度が高くなっている。
【００３１】
[第１実施例の第１改変例]
上述した第１実施例では、薄膜層３３がクロムにより形成された。これに対して、第１改変例では、薄膜層３３をチタンにより形成する。チタンは、蒸着かスパッタによって施される。チタンは、金属との密着性がよく、湿分の侵入を抑えることができる。
【００３２】
[第１実施例の第２改変例]
上述した第１実施例では、薄膜層３３がクロムにより形成された。これに対して、第２改変例では、薄膜層をスズにより形成する。
【００３３】
[第１実施例の第３改変例]
上述した第１実施例では、薄膜層３３がクロムにより形成された。これに対して、第３改変例では、薄膜層を亜鉛により形成する。
【００３４】
[第１実施例の第４改変例]
上述した第１実施例では、薄膜層３３がクロムにより形成された。これに対して、第４改変例では、薄膜層をニッケルにより形成する。ニッケルはスパッタにより形成する。ニッケルは、金属との密着性がよく、湿分の侵入を抑えることができる。
【００３５】
[第１実施例の第５改変例]
上述した第１実施例では、薄膜層３３がクロムにより形成された。これに対して、第５改変例では、薄膜層をコバルトにより形成する。
なお、各改変例において、薄膜層の上に、更に銅を積層してもよい。
【００３６】
[第２実施例]
第２実施例に係る半導体素子２０について、図７（Ｂ）を参照して説明する。図３（Ｂ）を参照して上述した第１実施例に係る半導体素子では、トランジション層３８が、薄膜層３３と厚付け層３７とからなる２層構造であった。これに対して、第２実施例では、図７（Ｂ）に示すように、トランジション層３８が、第１薄膜層３３と、第２薄膜層３６と、厚付け層３７とからなる３層構造として構成されている。
【００３７】
引き続き、図７（Ｂ）を参照して上述した第２実施例に係る半導体素子の製造方法について、図５〜図７を参照して説明する。
【００３８】
（１）先ず、図５（Ａ）に示すシリコンウエハー２０Ａに、配線２１及びダイパッド２２を形成する（図５（Ｂ））。
（２）次に、ダイパッド２２及び配線の上に、保護膜２４を形成する（図５（Ｃ））。
【００３９】
（３）シリコンウエハー２０Ａに蒸着、スパッタリングなどの物理的な蒸着を行い、全面に導電性の金属膜（第１薄膜層）３３を形成させる（図５（Ｄ））。その厚みは、０．００１〜２μｍの範囲で形成させるのがよい。その範囲よりも下の場合は、全面に薄膜層を形成することができない。その範囲よりも上の場合は、形成される膜に厚みのバラツキが生じてしまう。最適な範囲は０．０１〜１．０μｍである。形成する金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅の中から、選ばれるものを用いることがよい。それらの金属は、ダイパッドの保護膜となり、かつ、電気特性を劣化させることがない。第２実施例では、第１薄膜層３３は、クロムにより形成される。クロム、ニッケル、チタンは、金属との密着性がよく、湿分の侵入を抑えることができる。
【００４０】
（４）第１薄膜層３３の上に、スパッタ、蒸着、無電解めっきのいずれかの方法によって第２薄膜層３６を積層する。その場合積層できる金属は、ニッケル、銅、金、銀の中から選ばれるものがよい。特に、銅、ニッケルのいずれかで形成させることがよい。銅は、廉価であることと電気伝達性がよいからである。ニッケルは、薄膜との密着性がよく、剥離やクラックを引き起こし難い。第２実施例では、第２薄膜層３６を無電解銅めっきにより形成する。なお、望ましい第１薄膜層と第２薄膜層との組み合わせは、クロム−銅、クロム−ニッケル、チタン−銅、チタン−ニッケルなどである。金属との接合性や電気伝達性という点で他の組み合わせよりも優れる。
【００４１】
（５）その後、レジスト層を第２薄膜層３６上に形成させる。マスク（図示せず）を該レジスト層上に載置して、露光、現像を経て、レジスト３５に非形成部３５ａを形成させる。電解メッキを施してレジスト層の非形成部３５ａに厚付け層（電解めっき膜）３７を設ける（図６（Ｂ））。形成されるメッキの種類としては銅、ニッケル、金、銀、亜鉛、鉄などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いるとよく、第２実施例では、銅を用いる。厚みは１〜２０μｍの範囲がよい。
【００４２】
（６）メッキレジスト３５をアルカリ溶液等で除去した後、メッキレジスト３５下の第２薄膜層３６、第１薄膜層３３を硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液によって除去することで、ＩＣチップのパッド２２上にトランジション層３８を形成する（図６（Ｃ））。
【００４３】
（７）次に、基板にエッチング液をスプレイで吹きつけ、トランジション層３８の表面をエッチングすることにより粗化面３８αを形成する（図７（Ａ）参照）。無電解めっきや酸化還元処理を用いて粗化面を形成することもできる。
【００４４】
（８）最後に、トランジション層３８が形成されたシリコンウエハー２０Ａを、ダイシングなどによって個片に分割して半導体素子２０を形成する（図７（Ｂ））。
【００４５】
[第２実施例の第１改変例]
上述した第２実施例では、第１薄膜層３３がクロムにより、第２薄膜層３６が無電解めっき銅で、厚付け層３７が電解銅めっきで形成された。これに対して、第１改変例では、第１薄膜層３３をクロムにより、第２薄膜層３６をスパッタ銅で、厚付け層３７を電解銅めっきで形成する。各層の厚みとして、クロム０．０７μｍ、銅０．５μｍ、電解銅１５μｍである。
【００４６】
[第２実施例の第２改変例]
第２改変例では、第１薄膜層３３をチタンにより、第２薄膜層３６を無電解銅で、厚付け層３７を電解銅めっきで形成する。各層の厚みとして、チタン０．０７μｍ、めっき銅１．０μｍ、電解銅１７μｍである。
【００４７】
[第２実施例の第３改変例]
第３改変例では、第１薄膜層３３をチタンにより、第２薄膜層３６をスパッタ銅で、厚付け層３７を電解銅めっきで形成する。各層の厚みとして、チタン０．０６μｍ、銅０．５μｍ、電解銅１５μｍである。
【００４８】
[第２実施例の第４改変例]
第４改変例では、第１薄膜層３３をクロムにより、第２薄膜層３６を無電解めっきニッケルで、厚付け層３７を電解銅めっきで形成する。各層の厚みとして、クロム０．０７μｍ、めっき銅１．０μｍ、電解銅１５μｍである。
【００４９】
[第２実施例の第５改変例]
第５改変例では、第１薄膜層３３をチタンにより、第２薄膜層３６を無電解めっきニッケルで、厚付け層３７を電解銅めっきで形成する。各層の厚みとして、チタン０．０５μｍ、めっきニッケル１．２μｍ、電解銅１５μｍである。
【００５０】
[第３実施例]
第３実施例に係る半導体素子２０の製造方法について図８を参照して説明する。第３実施例の半導体素子の構成は、図３（Ｂ）を参照して上述した第１実施例とほぼ同様である。但し、第１実施例では、セミアディテブ工程を用い、レジスト非形成部に厚付け層３７を形成することでトランジション層３８を形成した。これに対して、第３実施例では、アディテブ工程を用い、厚付け層３７を均一に形成した後、レジストを設け、レジスト非形成部をエッチングで除去することでトランジション層３８を形成する。
【００５１】
この第３実施例の製造方法について図８を参照して説明する。
（１）第１実施例で図２（Ｂ）を参照して上述したように、シリコンウエハー２０Ａに蒸着、スパッタリングなどの物理的な蒸着を行い、全面に導電性の第１薄膜層３３を形成させる（図２（Ａ））。その厚みは、０．００１〜２．０μｍの範囲がよい。その範囲よりも下の場合は、全面に薄膜層を形成することができない。その範囲よりも上の場合は、形成される膜に厚みのバラツキが生じてしまう。最適な範囲は０．０１〜１．０μｍで形成されることがよい。形成する金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅の中から、選ばれるものを用いることがよい。それらの金属は、ダイパッドの保護となり、かつ、電気特性を劣化させることがない。第３実施例では、第１薄膜層３３は、クロムをスパッタすることで形成される。クロムの厚みは０．０５μｍである。
【００５２】
（２）電解メッキを施して第１薄膜層３３の上に厚付け層（電解めっき膜）３７を均一に設ける（図８（Ｂ））。形成されるメッキの種類としては銅、ニッケル、金、銀、亜鉛、鉄などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いるとよく、第３実施例では、銅を用いる。その厚みは１〜２０μｍの範囲で行うのがよい。それより厚くなると、後述するエッチングの際にアンダーカットが起こってしまい、形成されるトランジション層とバイアホールと界面に隙間が発生することがあるからである。
【００５３】
（３）その後、レジスト層３５を厚付け層３７上に形成させる（図８（Ｃ））。
【００５４】
（４）レジスト３５の非形成部の金属膜３３及び厚付け層３７を硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液によって除去した後、レジスト３５を剥離することで、ＩＣチップのパッド２２上にトランジション層３８を形成する（図８（Ｄ））。以降の工程は、第１実施例と同様であるため説明を省略する。
【００５５】
[第３実施例の第１改変例]
上述した第３実施例では、薄膜層３３がクロムにより形成された。これに対して、第１改変例では、薄膜層３３をチタンにより形成する。
【００５６】
[第４実施例]
第４実施例に係る半導体素子２０の製造方法について、図９を参照して説明する。図８を参照して上述した第３実施例に係る半導体素子では、トランジション層３８が、薄膜層３３と厚付け層３７とからなる２層構造であった。これに対して、第４実施例では、図９（Ｄ）に示すように、トランジション層３８が、第１薄膜層３３と、第２薄膜層３６と、厚付け層３７とからなる３層構造として構成されている。
【００５７】
この第４実施例の製造方法について図９を参照して説明する。
（１）第１実施例で図６（Ａ）を参照して上述した第２実施例と同様に、第１薄膜層３３の上に、スパッタ、蒸着、無電解めっきによって第２薄膜層３６を積層する（図９（Ａ））。その場合積層できる金属は、ニッケル、銅、金、銀の中から選ばれるものがよい。特に、銅、ニッケルのいずれかで形成させることがよい。銅は、廉価であることと電気伝達性がよいからである。ニッケルは、薄膜との密着性がよく、剥離やクラックを引き起こし難い。第４実施例では、第２薄膜層３６を無電解銅めっきにより形成する。
なお、望ましい第１薄膜層と第２薄膜層との組み合わせは、クロム−銅、クロム−ニッケル、チタン−銅、チタン−ニッケルである。金属との接合性や電気伝達性という点で他の組み合わせよりも優れる。
【００５８】
（２）電解メッキを施して第２薄膜層３６の上に厚付け膜３７を均一に設ける（図９（Ｂ））。
【００５９】
（３）その後、レジスト層３５を厚付け層３７上に形成させる（図９（Ｃ））。
【００６０】
（４）レジスト３５の非形成部の第１薄膜層３３、第２薄膜層３６及び厚付け層３７を硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液によって除去した後、レジスト３５を剥離することで、ＩＣチップのパッド２２上にトランジション層３８を形成する（図９（Ｄ））。以降の工程は、第１実施例と同様であるため説明を省略する。
【００６１】
[第４実施例の第１改変例]
上述した第４実施例では、第１薄膜層３３がクロムにより、第２薄膜層３６が無電解めっき銅で、厚付け層３７が電解銅めっきで形成された。これに対して、第１改変例では、第１薄膜層３３をクロムにより、第２薄膜層３６をスパッタ銅で、厚付け層３７を電解銅めっきで形成する。各層の厚みは、クロム０．０７μｍ、銅０．５μｍ、電解銅１５μｍである。
【００６２】
[第４実施例の第２改変例]
第２改変例では、第１薄膜層３３をチタンにより、第２薄膜層３６を無電解銅で、厚付け層３７を電解銅めっきで形成する。各層の厚みは、チタン０．０７μｍ、銅１．０μｍ、電解銅１５μｍである。
【００６３】
[第４実施例の第３改変例]
第３改変例では、第１薄膜層３３をチタンにより、第２薄膜層３６をスパッタ銅で、厚付け層３７を電解銅めっきで形成する。各層の厚みは、チタン０．０７μｍ、銅０．５μｍ、電解銅１８μｍである。
【００６４】
[第４実施例の第４改変例]
第４改変例では、第１薄膜層３３をクロムにより、第２薄膜層３６を無電解めっきニッケルで、厚付け層３７を電解銅めっきで形成する。各層の厚みは、
クロム０．０６μｍ、ニッケル１．２μｍ、電解銅１６μｍである。
【００６５】
[第４実施例の第５改変例]
第５改変例では、第１薄膜層３３をチタンにより、第２薄膜層３６を無電解めっきニッケルで、厚付け層３７を電解銅めっきで形成する。各層の厚みは、チタン０．０７μｍ、ニッケル１．１μｍ、電解銅１５μｍである。
【００６６】
Ｂ．半導体素子を内蔵する多層プリント配線板
引き続き、上述した第１〜第４実施例の半導体素子（ＩＣチップ）２０をコア基板の凹部、空隙、開口に埋め込み、収容、収納させてなる多層プリント配線板の構成について説明する。
[第１実施例]
図１４に示すように多層プリント配線板１０は、図３（Ｂ）を参照して上述した第１実施例のＩＣチップ２０を収容するコア基板３０と、層間樹脂絶縁層５０、層間樹脂絶縁層１５０とからなる。層間樹脂絶縁層５０には、バイアホール６０および導体回路５８が形成され、層間樹脂絶縁層１５０には、バイアホール１６０および導体回路１５８が形成されている。
【００６７】
層間樹脂絶縁層１５０の上には、ソルダーレジスト層７０が配設されている。ソルダーレジスト層７０の開口部７１下の導体回路１５８には、図示しないドータボード、マザーボード等の外部基板と接続するための半田バンプ７６が設けられている。
【００６８】
本実施例の多層プリント配線板１０では、コア基板３０にＩＣチップ２０を内蔵させて、該ＩＣチップ２０のパッド２２にはトランジション層を３８を配設させている。このため、リード部品や封止樹脂を用いず、ＩＣチップと多層プリント配線板（パッケージ基板）との電気的接続を取ることができる。また、ＩＣチップ部分にトランジション層３８が形成されていることから、ＩＣチップ部分には平坦化されるので、上層の層間絶縁層５０も平坦化されて、膜厚みも均一になる。更に、トランジション層によって、上層のバイアホール６０を形成する際も形状の安定性を保つことができる。
【００６９】
更に、ダイパッド２２上に銅製のトランジション層３８を設けることで、パッド２２上の樹脂残りを防ぐことができ、また、後工程の際に酸や酸化剤あるいはエッチング液に浸漬させたり、種々のアニール工程を経てもパッド２２の変色、溶解が発生しない。これにより、ＩＣチップのパッドとバイアホールとの接続性や信頼性を向上させる。更に、４０μｍ径パッド２２上に６０μｍ径以上のトランジション層３８を介在させることで、６０μｍ径のバイアホールを確実に接続させることができる。
【００７０】
引き続き、図１４を参照して上述した多層プリント配線板の製造方法について、図１０〜図１３を参照して説明する。
【００７１】
（１）先ず、ガラスクロス等の心材にエポキシ等の樹脂を含浸させたプリプレグを積層した絶縁樹脂基板（コア基板）３０を出発材料とする（図１０（Ａ）参照）。次に、コア基板３０の片面に、ザグリ加工でＩＣチップ収容用の凹部３２を形成する（図１０（Ｂ）参照）。ここでは、ザグリ加工により凹部を設けているが、開口を設けた絶縁樹脂基板と開口を設けない樹脂絶縁基板とを張り合わせることで、収容部を備えるコア基板を形成できる。
【００７２】
（２）その後、凹部３２に、印刷機を用いて接着材料３４を塗布する。このとき、塗布以外にも、ポッティングなどをしてもよい。次に、ＩＣチップ２０を接着材料３４上に載置する（図１０（Ｃ）参照）。
【００７３】
（３）そして、ＩＣチップ２０の上面を押す、もしくは叩いて凹部３２内に完全に収容させる（図１０（Ｄ）参照）。これにより、コア基板３０を平滑にすることができる。この際に、接着材料３４が、ＩＣチップ２０の上面にかかることが有るが、後述するようにＩＣチップ２０の上面に樹脂層を設けてからレーザでバイアホール用の開口を設けるため、トランジション層３８とバイアホールとの接続に影響を与えることがない。
【００７４】
（４）上記工程を経た基板に、厚さ５０μｍの熱硬化型樹脂シートを温度５０〜１５０℃まで昇温しながら圧力５ｋｇ／ｃｍ2で真空圧着ラミネートし、層間樹脂絶縁層５０を設ける（図１１（Ａ）参照）。真空圧着時の真空度は、１０ｍｍＨｇである。
【００７５】
（５）次に、波長１０．４μｍのＣＯ2ガスレーザにて、ビーム径５ｍｍ、トップハットモード、パルス幅５．０μ秒、マスクの穴径０．５ｍｍ、１ショットの条件で、層間樹脂絶縁層５０に直径６０μｍのバイアホール用開口４８を設ける（図１１（Ｂ）参照）。液温６０℃の過マンガン酸を用いて、開口４８内の樹脂残りを除去する。ダイパッド２２上に銅製のトランジション層３８を設けることで、パッド２２上の樹脂残りを防ぐことができ、これにより、パッド２２と後述するバイアホール６０との接続性や信頼性を向上させる。更に、４０μｍ径パッド２２上に６０μｍ以上の径のトランジション層３８を介在させることで、６０μｍ径のバイアホール用開口４８を確実に接続させることができる。なお、ここでは、過マンガン酸などの酸化剤を用いて樹脂残さを除去したが、酸素プラズマなどやコロナ処理を用いてデスミア処理を行うことも可能である。
【００７６】
（６）次に、過マンガン酸で層間樹脂絶縁層５０の表面を粗化し、粗化面５０αを形成する（図１１（Ｃ）参照）。粗化面は、０．０５〜５μｍの間が望ましい。
【００７７】
（７）粗化面５０αが形成された層間樹脂絶縁層５０上に、金属層５２を設けた。金属層５２は、無電解めっきによって形成させた。予め層間樹脂絶縁層５０の表層にパラジウムなどの触媒を付与させて、無電解めっき液に５〜６０分間浸漬させることにより、０．１〜５μｍの範囲でめっき膜である金属層５２を設けた（図１２（Ａ）参照）。その一例として、
〔無電解めっき水溶液〕
ＮｉＳＯ4 ０．００３ ｍｏｌ／ｌ
酒石酸 ０．２００ ｍｏｌ／ｌ
硫酸銅 ０．０３０ ｍｏｌ／ｌ
ＨＣＨＯ ０．０５０ ｍｏｌ／ｌ
ＮａＯＨ ０．１００ ｍｏｌ／ｌ
α、α′−ビピルジル １００ ｍｇ／ｌ
ポリエチレングリコール（ＰＥＧ） ０．１０ ｇ／ｌ
３４℃の液温度で４０分間浸漬させた。
【００７８】
めっきの代わりに、日本真空技術株式会社製のＳＶ―４５４０を用い、Ｎｉ−Ｃｕ合金をターゲットにしたスパッタリングを、気圧０．６Ｐａ、温度８０℃、電力２００Ｗ、時間５分間の条件で行い、Ｎｉ−Ｃｕ合金５２をエポキシ系層間樹脂絶縁層５０の表面に形成することもできる。このとき、形成されたＮｉ−Ｃｕ合金層５２の厚さは０．２μｍである。
【００７９】
（８）上記処理を終えた基板３０に、市販の感光性ドライフィルムを貼り付け、フォトマスクフィルムを載置して、１００ｍＪ／ｃｍ2で露光した後、０．８％炭酸ナトリウムで現像処理し、厚さ１５μｍのめっきレジスト５４を設ける。次に、以下の条件で電解めっきを施して、厚さ１５μｍの電解めっき膜５６を形成する（図１２（Ｂ）参照）。なお、電解めっき水溶液中の添加剤は、アトテックジャパン社製のカパラシドＨＬである。
【００８０】
〔電解めっき水溶液〕
硫酸 ２．２４ ｍｏｌ／ｌ
硫酸銅 ０．２６ ｍｏｌ／ｌ
添加剤（アトテックジャパン製、カパラシドＨＬ）１９．５ ｍｌ／ｌ
〔電解めっき条件〕
電流密度 １Ａ／dm２
時間 ６５分
温度 ２２±２℃
【００８１】
（９）めっきレジスト５４を５％ＮａＯＨで剥離除去した後、そのめっきレジスト下の金属層５２を硝酸および硫酸と過酸化水素の混合液を用いるエッチングにて溶解除去し、金属層５２と電解めっき膜５６からなる厚さ１６μｍの導体回路５８及びバイアホール６０を形成し、第二銅錯体と有機酸とを含有するエッチング液によって、粗化面５８α、６０αを形成する（図１２（Ｃ）参照）。
【００８２】
（１０）次いで、上記（４）〜（９）の工程を、繰り返すことにより、さらに上層の層間樹脂絶縁層１５０及び導体回路１５８（バイアホール１６０を含む）を形成する（図１３（Ａ）参照）。
【００８３】
（１１）次に、ジエチレングリコールジメチルエーテル（ＤＭＤＧ）に６０重量％の濃度になるように溶解させた、クレゾールノボラック型エポキシ樹脂（日本化薬社製）のエポキシ基５０％をアクリル化した感光性付与のオリゴマー（分子量４０００）４６．６７重量部、メチルエチルケトンに溶解させた８０重量％のビスフェノールＡ型エポキシ樹脂（油化シェル社製、商品名：エピコート１００１）１５重量部、イミダゾール硬化剤（四国化成社製、商品名：２Ｅ４ＭＺ−ＣＮ）１．６重量部、感光性モノマーである多官能アクリルモノマー（共栄化学社製、商品名：Ｒ６０４）３重量部、同じく多価アクリルモノマー（共栄化学社製、商品名：ＤＰＥ６Ａ）１．５重量部、分散系消泡剤（サンノプコ社製、商品名：Ｓ−６５）０．７１重量部を容器にとり、攪拌、混合して混合組成物を調整し、この混合組成物に対して光重量開始剤としてベンゾフェノン（関東化学社製）２．０重量部、光増感剤としてのミヒラーケトン（関東化学社製）０．２重量部を加えて、粘度を２５℃で２．０Ｐａ・ｓに調整したソルダーレジスト組成物（有機樹脂絶縁材料）を得る。
なお、粘度測定は、Ｂ型粘度計（東京計器社製、ＤＶＬ−Ｂ型）で６０ｒｐｍの場合はローターNo.４、６ｒｐｍの場合はローターNo.３によった。
【００８４】
（１２）次に、基板３０に、上記ソルダーレジスト組成物を２０μｍの厚さで塗布し、７０℃で２０分間、７０℃で３０分間の条件で乾燥処理を行った後、ソルダーレジストレジスト開口部のパターンが描画された厚さ５ｍｍのフォトマスクをソルダーレジスト層７０に密着させて１０００ｍＪ／ｃｍ2の紫外線で露光し、ＤＭＴＧ溶液で現像処理し、２００μｍの直径の開口７１を形成する（図１３（Ｂ）参照）。また、市販のソルダーレジストを用いてもよい。
【００８５】
（１３）次に、ソルダーレジスト層（有機樹脂絶縁層）７０を形成した基板を、塩化ニッケル（２．３×１０-1ｍｏｌ／ｌ）、次亞リン酸ナトリウム（２．８×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム（１．６×１０-1ｍｏｌ／ｌ）を含むｐＨ＝４．５の無電解ニッケルめっき液に２０分間浸漬して、開口部７１に厚さ５μｍのニッケルめっき層７２を形成する。さらに、その基板を、シアン化金カリウム（７．６×１０-3ｍｏｌ／ｌ）、塩化アンモニウム（１．９×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム（１．２×１０-1ｍｏｌ／ｌ）、次亜リン酸ナトリウム（１．７×１０-1ｍｏｌ／ｌ）を含む無電解めっき液に８０℃の条件で７．５分間浸漬して、ニッケルめっき層７２上に厚さ０．０３μｍの金めっき層７４を形成することで、導体回路１５８に半田パッド７５を形成する（図１３（Ｃ）参照）。
【００８６】
（１４）この後、ソルダーレジスト層７０の開口部７１に、はんだペーストを印刷して、２００℃でリフローすることにより、半田バンプ７６を形成する。これにより、ＩＣチップ２０を内蔵し、半田バンプ７６を有する多層プリント配線板１０を得ることができる（図１４参照）。
【００８７】
半田ペーストには、Ｓｎ／Ｐｂ、Ｓｎ／Ｓｂ、Ｓｎ／Ａｇ、Ｓｎ／Ａｇ／Ｃｕなどを用いることができる。もちろん、放射線の低α線タイプの半田ペーストを用いてもよい。
【００８８】
上述した実施例では、層間樹脂絶縁層５０、１５０に熱硬化型樹脂シートを用いた。この樹脂シートには、難溶性樹脂、可溶性粒子、硬化剤、その他の成分が含有されている。それぞれについて以下に説明する。
【００８９】
本発明の製造方法において使用する樹脂は、酸または酸化剤に可溶性の粒子（以下、可溶性粒子という）が酸または酸化剤に難溶性の樹脂（以下、難溶性樹脂という）中に分散したものである。
なお、本発明で使用する「難溶性」「可溶性」という語は、同一の酸または酸化剤からなる溶液に同一時間浸漬した場合に、相対的に溶解速度の早いものを便宜上「可溶性」と呼び、相対的に溶解速度の遅いものを便宜上「難溶性」と呼ぶ。
【００９０】
上記可溶性粒子としては、例えば、酸または酸化剤に可溶性の樹脂粒子（以下、可溶性樹脂粒子）、酸または酸化剤に可溶性の無機粒子（以下、可溶性無機粒子）、酸または酸化剤に可溶性の金属粒子（以下、可溶性金属粒子）等が挙げられる。これらの可溶性粒子は、単独で用いても良いし、２種以上併用してもよい。
【００９１】
上記可溶性粒子の形状は特に限定されず、球状、破砕状等が挙げられる。また、上記可溶性粒子の形状は、一様な形状であることが望ましい。均一な粗さの凹凸を有する粗化面を形成することができるからである。
【００９２】
上記可溶性粒子の平均粒径としては、０．１〜１０μｍが望ましい。この粒径の範囲であれば、２種類以上の異なる粒径のものを含有してもよい。すなわち、平均粒径が０．１〜０．５μｍの可溶性粒子と平均粒径が１〜３μｍの可溶性粒子とを含有する等である。これにより、より複雑な粗化面を形成することができ、導体回路との密着性にも優れる。なお、本発明において、可溶性粒子の粒径とは、可溶性粒子の一番長い部分の長さである。
【００９３】
上記可溶性樹脂粒子としては、熱硬化性樹脂、熱可塑性樹脂等からなるものが挙げられ、酸あるいは酸化剤からなる溶液に浸漬した場合に、上記難溶性樹脂よりも溶解速度が速いものであれば特に限定されない。
上記可溶性樹脂粒子の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等からなるものが挙げられ、これらの樹脂の一種からなるものであってもよいし、２種以上の樹脂の混合物からなるものであってもよい。
【００９４】
また、上記可溶性樹脂粒子としては、ゴムからなる樹脂粒子を用いることもできる。上記ゴムとしては、例えば、ポリブタジエンゴム、エポキシ変性、ウレタン変性、（メタ）アクリロニトリル変性等の各種変性ポリブタジエンゴム、カルボキシル基を含有した（メタ）アクリロニトリル・ブタジエンゴム等が挙げられる。これらのゴムを使用することにより、可溶性樹脂粒子が酸あるいは酸化剤に溶解しやすくなる。つまり、酸を用いて可溶性樹脂粒子を溶解する際には、強酸以外の酸でも溶解することができ、酸化剤を用いて可溶性樹脂粒子を溶解する際には、比較的酸化力の弱い過マンガン酸塩でも溶解することができる。また、クロム酸を用いた場合でも、低濃度で溶解することができる。そのため、酸や酸化剤が樹脂表面に残留することがなく、後述するように、粗化面形成後、塩化パラジウム等の触媒を付与する際に、触媒が付与されなたかったり、触媒が酸化されたりすることがない。
【００９５】
上記可溶性無機粒子としては、例えば、アルミニウム化合物、カルシウム化合物、カリウム化合物、マグネシウム化合物およびケイ素化合物からなる群より選択される少なくとも一種からなる粒子等が挙げられる。
【００９６】
上記アルミニウム化合物としては、例えば、アルミナ、水酸化アルミニウム等が挙げられ、上記カルシウム化合物としては、例えば、炭酸カルシウム、水酸化カルシウム等が挙げられ、上記カリウム化合物としては、炭酸カリウム等が挙げられ、上記マグネシウム化合物としては、マグネシア、ドロマイト、塩基性炭酸マグネシウム等が挙げられ、上記ケイ素化合物としては、シリカ、ゼオライト等が挙げられる。これらは単独で用いても良いし、２種以上併用してもよい。
【００９７】
上記可溶性金属粒子としては、例えば、銅、ニッケル、鉄、亜鉛、鉛、金、銀、アルミニウム、マグネシウム、カルシウムおよびケイ素からなる群より選択される少なくとも一種からなる粒子等が挙げられる。また、これらの可溶性金属粒子は、絶縁性を確保するために、表層が樹脂等により被覆されていてもよい。
【００９８】
上記可溶性粒子を、２種以上混合して用いる場合、混合する２種の可溶性粒子の組み合わせとしては、樹脂粒子と無機粒子との組み合わせが望ましい。両者とも導電性が低くいため樹脂フィルムの絶縁性を確保することができるとともに、難溶性樹脂との間で熱膨張の調整が図りやすく、樹脂フィルムからなる層間樹脂絶縁層にクラックが発生せず、層間樹脂絶縁層と導体回路との間で剥離が発生しないからである。
【００９９】
上記難溶性樹脂としては、層間樹脂絶縁層に酸または酸化剤を用いて粗化面を形成する際に、粗化面の形状を保持できるものであれば特に限定されず、例えば、熱硬化性樹脂、熱可塑性樹脂、これらの複合体等が挙げられる。また、これらの樹脂に感光性を付与した感光性樹脂であってもよい。感光性樹脂を用いることにより、層間樹脂絶縁層に露光、現像処理を用いてバイアホール用開口を形成することできる。
これらのなかでは、熱硬化性樹脂を含有しているものが望ましい。それにより、めっき液あるいは種々の加熱処理によっても粗化面の形状を保持することができるからである。
【０１００】
上記難溶性樹脂の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、フェノキシ樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、ポリエーテルスルホン、フッ素樹脂等が挙げられる。これらの樹脂は単独で用いてもよいし、２種以上を併用してもよい。
さらには、１分子中に、２個以上のエポキシ基を有するエポキシ樹脂がより望ましい。前述の粗化面を形成することができるばかりでなく、耐熱性等にも優れてるため、ヒートサイクル条件下においても、金属層に応力の集中が発生せず、金属層の剥離などが起きにくいからである。
【０１０１】
上記エポキシ樹脂としては、例えば、クレゾールノボラック型エポキシ樹脂、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、アルキルフェノールノボラック型エポキシ樹脂、ビフェノールＦ型エポキシ樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、フェノール類とフェノール性水酸基を有する芳香族アルデヒドとの縮合物のエポキシ化物、トリグリシジルイソシアヌレート、脂環式エポキシ樹脂等が挙げられる。これらは、単独で用いてもよく、２種以上を併用してもよい。それにより、耐熱性等に優れるものとなる。
【０１０２】
本発明で用いる樹脂フィルムにおいて、上記可溶性粒子は、上記難溶性樹脂中にほぼ均一に分散されていることが望ましい。均一な粗さの凹凸を有する粗化面を形成することができ、樹脂フィルムにバイアホールやスルーホールを形成しても、その上に形成する導体回路の金属層の密着性を確保することができるからである。また、粗化面を形成する表層部だけに可溶性粒子を含有する樹脂フィルムを用いてもよい。それによって、樹脂フィルムの表層部以外は酸または酸化剤にさらされることがないため、層間樹脂絶縁層を介した導体回路間の絶縁性が確実に保たれる。
【０１０３】
上記樹脂フィルムにおいて、難溶性樹脂中に分散している可溶性粒子の配合量は、樹脂フィルムに対して、３〜４０重量％が望ましい。可溶性粒子の配合量が３重量％未満では、所望の凹凸を有する粗化面を形成することができない場合があり、４０重量％を超えると、酸または酸化剤を用いて可溶性粒子を溶解した際に、樹脂フィルムの深部まで溶解してしまい、樹脂フィルムからなる層間樹脂絶縁層を介した導体回路間の絶縁性を維持できず、短絡の原因となる場合がある。
【０１０４】
上記樹脂フィルムは、上記可溶性粒子、上記難溶性樹脂以外に、硬化剤、その他の成分等を含有していることが望ましい。
上記硬化剤としては、例えば、イミダゾール系硬化剤、アミン系硬化剤、グアニジン系硬化剤、これらの硬化剤のエポキシアダクトやこれらの硬化剤をマイクロカプセル化したもの、トリフェニルホスフィン、テトラフェニルホスフォニウム・テトラフェニルボレート等の有機ホスフィン系化合物等が挙げられる。
【０１０５】
上記硬化剤の含有量は、樹脂フィルムに対して０．０５〜１０重量％であることが望ましい。０．０５重量％未満では、樹脂フィルムの硬化が不十分であるため、酸や酸化剤が樹脂フィルムに侵入する度合いが大きくなり、樹脂フィルムの絶縁性が損なわれることがある。一方、１０重量％を超えると、過剰な硬化剤成分が樹脂の組成を変性させることがあり、信頼性の低下を招いたりしてしまうことがある。
【０１０６】
上記その他の成分としては、例えば、粗化面の形成に影響しない無機化合物あるいは樹脂等のフィラーが挙げられる。上記無機化合物としては、例えば、シリカ、アルミナ、ドロマイト等が挙げられ、上記樹脂としては、例えば、ポリイミド樹脂、ポリアクリル樹脂、ポリアミドイミド樹脂、ポリフェニレン樹脂、メラニン樹脂、オレフィン系樹脂等が挙げられる。これらのフィラーを含有させることによって、熱膨脹係数の整合や耐熱性、耐薬品性の向上などを図り多層プリント配線板の性能を向上させることができる。
【０１０７】
また、上記樹脂フィルムは、溶剤を含有していてもよい。上記溶剤としては、例えば、アセトン、メチルエチルケトン、シクロヘキサノン等のケトン類、酢酸エチル、酢酸ブチル、セロソルブアセテートやトルエン、キシレン等の芳香族炭化水素等が挙げられる。これらは単独で用いてもよいし、２種類以上併用してもよい。ただし、これらの層間樹脂絶縁層は、３５０℃以上の温度を加えると溶解、炭化をしてしまう。
【０１０８】
[第２実施例]
次に、本発明の第２実施例に係る多層プリント配線板について、図１６を参照して説明する。
上述した第１実施例では、ＢＧＡを配設した場合で説明した。第２実施例では、第１実施例とほぼ同様であるが、図１６に示すように導電性接続ピン９６を介して接続を取るＰＧＡ方式に構成されている。また、上述した第１実施例では、バイアホールをレーザで形成したが、第２実施例では、フォトエッチングによりバイアホールを形成する。
【０１０９】
この第２実施例に係る多層プリント配線板の製造方法について、図１５を参照して説明する。
（４）第１実施例と同様に、（１）〜（３）上記工程を経た基板に、厚さ５０μｍの熱硬化型エポキシ系樹脂５０を塗布する（図１５（Ａ）参照）。
【０１１０】
（５）次に、バイアホール形成位置に対応する黒円４９ａの描かれたフォトマスクフィルム４９を層間樹脂絶縁層５０に載置し、露光する（図１５（Ｂ））。
【０１１１】
（６）ＤＭＴＧ液でスプレー現像し、加熱処理を行うことで直径８５μｍのバイアホール用開口４８を備える層間樹脂絶縁層５０を設ける（図１５（Ｃ）参照）。
【０１１２】
（７）、過マンガン酸、又は、クロム酸で層間樹脂絶縁層５０の表面を粗化し、粗化面５０αを形成する（図１５（Ｄ）参照）。以降の工程は、上述した第１実施例と同様であるため、説明を省略する。粗化面は、０．０５〜５μｍの間が望ましい。
【０１１３】
上述した実施例の半導体素子と比較例の半導体素子をと第１、第２実施例の多層プリント配線板に収容し評価した結果を図１７、図１８の図表に示す。
[比較例１]
比較例は、第１実施例の半導体素子を同様である。但し、比較例１では、トランジション層を形成せず、ダイパッドをそのまま多層プリント配線板へ埋め込んだ。
[比較例２]
比較例２では、特開平９−３２１４０８号のスタッドバンプを形成し、多層プリント配線板へ埋め込んだ。
【０１１４】
評価項目として、
▲１▼ダイパッドの変色・溶解の有無を目視によって判定した。
▲２▼バイアホール用開口の形成の可否を、第１実施例の多層プリント配線板の製造方法を用い、レーザで径６０μｍの開口が形成できるかを、また、第２実施例の多層プリント配線板の製造方法を用い、フォトであれば、径８５μｍの開口が形成できるかを調べた。
▲３▼ダイパッドとバイアホールとの接触抵抗を測定した。
第１〜第４実施例の半導体素子では、好適な結果が得られたが、比較例１、２ではバイアホールの形成不良や接続不良、あるいは抵抗値の増大などの問題が発生した。
【０１１５】
【発明の効果】
本発明の構造により、リード部品を介さずに、ＩＣチップとプリント配線板との接続を取ることができる。そのため、樹脂封止も不要となる。更に、リード部品や封止樹脂に起因する不具合が起きないので、接続性や信頼性が向上する。また、ＩＣチップのパッドとプリント配線板の導電層が直接接続されているので、電気特性も向上させることができる。
更に、従来のＩＣチップの実装方法に比べて、ＩＣチップ〜基板〜外部基板までの配線長も短くできて、ループインダクタンスを低減できる効果もある。また、ＢＧＡ、ＰＧＡなどを配設できるほど、配線形成の自由度が増した。
【図面の簡単な説明】
【図１】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施例に係る半導体素子の製造工程図である。
【図２】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施例に係る半導体素子の製造工程図である。
【図３】（Ａ）、（Ｂ）は、本発明の第１実施例に係る半導体素子の製造工程図である。
【図４】（Ａ）は、本発明の第１実施例に係るシリコンウエハー２０Ａの平面図であり、（Ｂ）は、個片化された半導体素子の平面図である。
【図５】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の第２実施例に係る半導体素子の製造工程図である。
【図６】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第２実施例に係る半導体素子の製造工程図である。
【図７】（Ａ）、（Ｂ）は、本発明の第２実施例に係る半導体素子の製造工程図である。
【図８】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の第３実施例に係る半導体素子の製造工程図である。
【図９】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の第２実施例に係る半導体素子の製造工程図である。
【図１０】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の第１実施例に係る多層プリント配線板の製造工程図である。
【図１１】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施例に係る多層プリント配線板の製造工程図である。
【図１２】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施例に係る多層プリント配線板の製造工程図である。
【図１３】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施例に係る多層プリント配線板の製造工程図である。
【図１４】本発明の第１実施例に係る多層プリント配線板の断面図である。
【図１５】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の第２実施例に係る多層プリント配線板の製造工程図である。
【図１６】本発明の第２実施例に係る多層プリント配線板の断面図である。
【図１７】第１、第２実施例の半導体素子を評価した結果を示す図表である。
【図１８】第３、第４実施例の半導体素子を比較例と評価した結果を示す図表である。
【符号の説明】
２０ ＩＣチップ（半導体素子）
２２ ダイパッド
２４ 保護膜
３０ コア基板
３２ 凹部
３６ 樹脂層
３８ トランジション層
５０ 層間樹脂絶縁層
５８ 導体回路
６０ バイアホール
７０ ソルダーレジスト層
７６ 半田バンプ
９０ ドータボード
９６ 導電性接続ピン
９７ 導電性接着剤
１２０ ＩＣチップ
１５０ 層間樹脂絶縁層
１５８ 導体回路
１６０ バイアホール
Claims (3)
- 凹部又は通孔にＩＣチップが内蔵された基板上に、層間絶縁層と導体層とが交互に積層され、前記層間絶縁層の内部に形成されたバイアホールを介して導体回路が接続されるプリント配線板において、
前記ＩＣチップのパッド上に、該パッドより大径であって電解銅めっきにより形成された仲介層が形成され、
前記基板の表面上の層間絶縁層内部には、前記仲介層に達する開口がレーザーにより形成され、
前記開口の内部に形成されているバイアホールにより、前記ＩＣチップのパッドと前記導体層とが接続されているプリント配線板。 - 凹部又は通孔にＩＣチップが内蔵された基板上に、層間絶縁層と導体層とが交互に積層され、前記層間絶縁層の内部に形成されたバイアホールを介して導体回路が接続されるプリント配線板の製造方法であって：
パッド上に、該パッドより大径であって電解銅めっきにより形成された仲介層を有するＩＣチップを、基板の凹部又は通孔に収容し；
前記基板の上に層間絶縁層を積層し；
レーザーにより前記層間絶縁層に前記仲介層へ達する開口を形成し；
前記開口の内部に、層間絶縁層上の導体層と接続するバイアホールを形成する；プリント配線板の製造方法。 - 前記開口の内部に銅めっきを充填することで前記バイアホールを形成する請求項２のプリント配線板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001061115A JP4931283B2 (ja) | 2000-09-25 | 2001-03-06 | プリント配線板及びプリント配線板の製造方法 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-290231 | 2000-09-25 | ||
| JP2000290231 | 2000-09-25 | ||
| JP2000290231 | 2000-09-25 | ||
| JP2001061115A JP4931283B2 (ja) | 2000-09-25 | 2001-03-06 | プリント配線板及びプリント配線板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002170840A JP2002170840A (ja) | 2002-06-14 |
| JP4931283B2 true JP4931283B2 (ja) | 2012-05-16 |
Family
ID=37656995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001061115A Expired - Lifetime JP4931283B2 (ja) | 2000-09-25 | 2001-03-06 | プリント配線板及びプリント配線板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4931283B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4209178B2 (ja) * | 2002-11-26 | 2009-01-14 | 新光電気工業株式会社 | 電子部品実装構造及びその製造方法 |
| JP4489411B2 (ja) * | 2003-01-23 | 2010-06-23 | 新光電気工業株式会社 | 電子部品実装構造の製造方法 |
| US7547975B2 (en) | 2003-07-30 | 2009-06-16 | Tdk Corporation | Module with embedded semiconductor IC and method of fabricating the module |
| JP4298559B2 (ja) | 2004-03-29 | 2009-07-22 | 新光電気工業株式会社 | 電子部品実装構造及びその製造方法 |
| JP4501580B2 (ja) * | 2004-05-18 | 2010-07-14 | ソニー株式会社 | 凸型電極およびその製造方法 |
| TW200618705A (en) | 2004-09-16 | 2006-06-01 | Tdk Corp | Multilayer substrate and manufacturing method thereof |
| JP4535002B2 (ja) | 2005-09-28 | 2010-09-01 | Ｔｄｋ株式会社 | 半導体ｉｃ内蔵基板及びその製造方法 |
| US8188375B2 (en) | 2005-11-29 | 2012-05-29 | Tok Corporation | Multilayer circuit board and method for manufacturing the same |
| EP2109156A4 (en) * | 2007-01-30 | 2010-02-24 | Denki Kagaku Kogyo Kk | LED LIGHT SOURCE UNIT |
| KR100859004B1 (ko) * | 2007-08-22 | 2008-09-18 | 삼성전기주식회사 | 전자소자 내장형 인쇄회로기판의 제조방법 |
| JP4828559B2 (ja) | 2008-03-24 | 2011-11-30 | 新光電気工業株式会社 | 配線基板の製造方法及び電子装置の製造方法 |
| JP5280079B2 (ja) | 2008-03-25 | 2013-09-04 | 新光電気工業株式会社 | 配線基板の製造方法 |
| US8692135B2 (en) | 2008-08-27 | 2014-04-08 | Nec Corporation | Wiring board capable of containing functional element and method for manufacturing same |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0338084A (ja) * | 1989-07-04 | 1991-02-19 | Sharp Corp | 回路基板の接続方法 |
| JPH0350734A (ja) * | 1989-07-18 | 1991-03-05 | Seiko Epson Corp | 集積回路の製造方法 |
| JP2785444B2 (ja) * | 1990-05-16 | 1998-08-13 | 松下電器産業株式会社 | 半導体装置およびその製造方法ならびに半導体装置を用いた電子回路装置 |
| US5161093A (en) * | 1990-07-02 | 1992-11-03 | General Electric Company | Multiple lamination high density interconnect process and structure employing a variable crosslinking adhesive |
| JP2842378B2 (ja) * | 1996-05-31 | 1999-01-06 | 日本電気株式会社 | 電子回路基板の高密度実装構造 |
| JPH10256429A (ja) * | 1997-03-07 | 1998-09-25 | Toshiba Corp | 半導体パッケージ |
| JPH11126978A (ja) * | 1997-10-24 | 1999-05-11 | Kyocera Corp | 多層配線基板 |
| JP2000021916A (ja) * | 1998-07-02 | 2000-01-21 | Citizen Watch Co Ltd | 半導体装置とその製造方法 |
| JP2000150705A (ja) * | 1998-11-10 | 2000-05-30 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
2001
- 2001-03-06 JP JP2001061115A patent/JP4931283B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002170840A (ja) | 2002-06-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4854845B2 (ja) | 多層プリント配線板 | |
| JP4270769B2 (ja) | 多層プリント配線板の製造方法 | |
| JP4108285B2 (ja) | 多層プリント配線板の製造方法 | |
| JP4869488B2 (ja) | 多層プリント配線板の製造方法 | |
| JP4931283B2 (ja) | プリント配線板及びプリント配線板の製造方法 | |
| JP4248157B2 (ja) | 多層プリント配線板 | |
| JP4771608B2 (ja) | プリント配線板 | |
| JP4137389B2 (ja) | 半導体素子を内蔵する多層プリント配線板の製造方法 | |
| JP4475836B2 (ja) | 半導体素子の製造方法 | |
| JP4601158B2 (ja) | 多層プリント配線板およびその製造方法 | |
| JP4243922B2 (ja) | 多層プリント配線板 | |
| JP4957638B2 (ja) | 多層プリント配線板及び多層プリント配線板の製造方法 | |
| JP4854846B2 (ja) | 多層プリント配線板の製造方法 | |
| JP4934900B2 (ja) | 多層プリント配線板の製造方法 | |
| JP4618919B2 (ja) | 半導体素子を内蔵する多層プリント配線板の製造方法 | |
| JP4854847B2 (ja) | 多層プリント配線板および多層プリント配線板の製造方法 | |
| JP4108270B2 (ja) | 多層プリント配線板およびその製造方法 | |
| JP4549366B2 (ja) | 多層プリント配線板 | |
| JP4722961B2 (ja) | 半導体素子を内蔵する多層プリント配線板の製造方法 | |
| JP4033639B2 (ja) | 多層プリント配線板 | |
| JP4049554B2 (ja) | 多層プリント配線板および多層プリント配線板の製造方法 | |
| JP4785268B2 (ja) | 半導体素子を内蔵した多層プリント配線板 | |
| JP4458716B2 (ja) | 多層プリント配線板および多層プリント配線板の製造方法 | |
| JP4749563B2 (ja) | 多層プリント配線板および多層プリント配線板の製造方法 | |
| JP4141115B2 (ja) | 多層プリント配線板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050901 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080220 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100405 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100914 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101115 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101214 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110208 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110225 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110524 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20110531 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20110624 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111227 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120214 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4931283 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150224 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |