[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR101047485B1 - 전자소자 내장형 인쇄회로기판 - Google Patents

전자소자 내장형 인쇄회로기판 Download PDF

Info

Publication number
KR101047485B1
KR101047485B1 KR1020090103766A KR20090103766A KR101047485B1 KR 101047485 B1 KR101047485 B1 KR 101047485B1 KR 1020090103766 A KR1020090103766 A KR 1020090103766A KR 20090103766 A KR20090103766 A KR 20090103766A KR 101047485 B1 KR101047485 B1 KR 101047485B1
Authority
KR
South Korea
Prior art keywords
electronic device
printed circuit
circuit board
embedded
silicon layer
Prior art date
Application number
KR1020090103766A
Other languages
English (en)
Other versions
KR20110047016A (ko
Inventor
변정수
정율교
이두환
박화선
김문일
이경민
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020090103766A priority Critical patent/KR101047485B1/ko
Priority to TW099124562A priority patent/TW201117687A/zh
Priority to JP2010174591A priority patent/JP5154611B2/ja
Priority to CN201010277421.0A priority patent/CN102056407B/zh
Priority to US12/915,707 priority patent/US8618421B2/en
Publication of KR20110047016A publication Critical patent/KR20110047016A/ko
Application granted granted Critical
Publication of KR101047485B1 publication Critical patent/KR101047485B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

전자소자 내장형 인쇄회로기판이 개시된다. 상기 인쇄회로기판은 코어기판에 전자소자가 내장되는 인쇄회로기판으로서, 상기 전자소자는 실리콘층과, 상기 실리콘층의 일면에 형성된 패시베이션막을 포함한다. 이 때, 상기 실리콘층의 중심선과 상기 코어기판의 중심선은 동일선 상에 위치한다.
전자소자, 내장, 인쇄회로기판, 휨

Description

전자소자 내장형 인쇄회로기판{Electronic components embedded PCB}
본 발명은 전자소자 내장형 인쇄회로기판에 관한 것이다.
최근, 차세대 다기능성, 소형 패키지 기술의 일환으로써 전자소자 내장 인쇄회로기판의 개발이 주목 받고 있다. 전자소자 내장 기판은 이러한 다기능성, 소형화의 장점과 더불어 고기능화의 측면도 포함하고 있는데, 이는 플립칩(flip chip)이나 BGA(ball grid array)에서 사용되는 와이어 본딩(wire bonding) 또는 솔더볼(solder ball)을 이용한 전자소자의 전기적 연결과정에서 발생할 수 있는 신뢰성 문제를 개선할 수 있는 방편을 제공하기 때문이다.
종래의 IC 등의 전자소자 내장 공법에서는 코어기판의 한 쪽이나, 빌드업(build-up) 층의 한 쪽에만 전자소자가 내장되는 구조를 채택함으로써 열응력 환경하에서 휨 현상에 취약할 수 밖에 없는 비대칭형 구조이었으며, 열응력 환경하에서 전자소자가 위치한 방향으로 기판에 휨 현상이 발생하는 문제점 때문에 일정한 두께 이하의 전자소자에 대해서는 내장이 불가능하다는 한계가 있었다. 더구나, 인쇄회로기판에 사용하는 적층자재는 전기적인 절연성 때문에 일정 두께 이하로는 제 작할 수 없다는 한계가 있는데, 이 경우 휨 현상을 방지하기 위한 임계 두께는 재료의 특성으로 인해 본질적으로 제한을 받게 된다.
종래기술에 따른 인쇄회로기판은 내장되는 소자들의 위치와 두께가 기판의 전체 두께나 형상에 대비해 볼 때 비대칭형이기 때문에, 반복되는 열응력, 특히 솔더링(soldering)과 같이 200℃ 이상의 고온에서 진행되는 공정에서 열응력을 받게 되고, 이로 인해 휨 현상이 발생할 가능성이 존재한다. 이러한 휨 현상의 문제 때문에, 일반적으로 전자소자의 두께를 일정 두께 이상으로 유지시켜야 하며, 이에 따라 전체 내장 기판의 두께가 두꺼워지는 것을 피할 수 없게 된다는 문제가 있다.
본 발명은 인쇄회로기판의 박형화에 따라 전자소자의 실장 시 발생하는 휨 현상을 최소화하기 위해, 열팽창계수를 고려한 대칭형 구조로 형성되는 전자소자 내장 인쇄회로기판 및 그 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 코어기판에 전자소자가 내장되는 인쇄회로기판으로서, 상기 전자소자는 실리콘층과, 상기 실리콘층의 일면에 형성된 패시베이션막을 포함하고, 상기 실리콘층의 중심선과 상기 코어기판의 중심선은 동일선 상에 위치하는 것을 특징으로 하는 전자소자 내장형 인쇄회로기판이 제공된다.
상기 전자소자의 타면에는 보강층이 적층될 수 있다. 이 때, 상기 코어기판에 수지층이 적층될 수 있으며, 보강층은 상기 수지층과 동일한 열팽창계수를 가질 수 있다.
한편, 상기 보강층은 상기 패시베이션막과 동일한 재질로 이루어질 수도 있다.
본 발명의 바람직한 실시예에 따르면, 전자소자 내장 인쇄회로기판을 열팽창계수를 고려한 대칭형 구조로 형성함으로써, 박형 소자를 박형 인쇄회로기판에 내장하더라도 휨 현상이 감소될 수 있다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
이하, 본 발명에 따른 전자소자 내장형 인쇄회로기판의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
전자소자가 내장되는 인쇄회로기판에서 전자소자의 두께가 박형화 됨에 따라 기판 전체의 두께를 줄여 나가는 것이 거의 불가능해질 정도로 휨 현상이 증대될 것으로 예상된다. 이를 해결하기 위해서는 전자소자를 기판의 절연층에 대해 중앙으로 위치시키는 조정에 의해 기하학적 대칭성을 부여함으로써 휨 현상을 최소화해야 한다.
일 예로, 내장되는 전자소자의 중심과 인쇄회로기판의 중심을 일치시키는 방법이 연구되고 있다. 그러나 이러한 방식에서는 전자소자(20) 자체가 실리콘층(22)과 그 위의 패시베이션막(24) 및 전극(26) 부분으로 이루어지는 등, 그 자체가 비대칭 구조를 가지고 있고, 실리콘층(22)의 열팽창계수가 나머지 부분의 열팽창계수와 특히 다르므로, 열팽창계수의 관점에서 보면, 전자소자(20)와 코어기판(10)이 비대칭적으로 배치된 결과를 초래한다. 결국 휨 발생을 제대로 방지하지 못하는 결과가 나타나게 된다.
이에 본 실시예에서는, 도 1에 도시된 바와 같이, 실리콘층(22)과 패시베이션막(24)을 포함하는 전자소자(20)가 내장되는 인쇄회로기판에 있어서, 실리콘층(22)의 중심선과 코어기판(10)의 중심선이 동일선 상에 위치하는 구조의 전자소자 내장형 인쇄회로기판(100)을 제시한다. 즉, 열팽창계수를 고려하여, 휨 발생에 있어 가장 중요한 인자로 작용하는 실리콘층(22)의 중심선을 코어기판(10)의 중심선, 보다 구체적으로 코어기판의 절연체의 중심선과 일치시킴으로써, 이상적인 대칭구조에 보다 근접할 수 있는 구조를 갖도록 하는 것이다.
여기서 '동일'이라 함은 수학적인 의미에서 정확하게 동일한 치수의 두께를 의미하는 것은 아니며, 설계오차, 제조오차, 측정오차 등을 감안하여 실질적으로 동일한 두께를 의미하는 것이다. 이하 본 설명에서 사용하는 '동일'의 의미는 전술한 바와 같이 실질적으로 동일함을 의미하는 것이다.
전자소자(20)가 내장된 코어기판(10)의 상하면에는 수지층(30)이 적층되고, 그 표면에는 다시 회로패턴(32a, 32b)이 형성된다. 코어기판(10)의 상하면에 적층되는 수지층(30)은 캐비티(14) 내부로 유입되어 전자소자(20)와 캐비티(14) 내벽 사이의 공간을 채우게 된다.
이 때 수지층(30)의 표면에 형성되는 회로패턴(32a, 32b)은 비아(34a, 34b)를 통해 코어기판(10)의 표면에 형성된 회로패턴(14a, 14b)과 전기적으로 연결되며, 코어기판(10)의 상하면에 형성된 회로패턴(14a, 14b)들은 코어기판(10)을 관통하는 관통비아(12)에 의해 서로 접속될 수 있게 된다.
도 2에는 본 발명의 다른 실시예에 따른 전자소자(20) 내장형 인쇄회로기판이 도시되어 있다. 본 실시예에 따른 전자소자 내장형 인쇄회로기판은 전술한 실시예와 비교하여, 전자소자(20)의 후면에 보강층(28)이 적층되는 점에 차이가 있다. 즉, 후면에 보강층(28)이 추가로 구비된 전자소자(20)를 이용하는 것이다. 이와 같 이 후면에 보강층(28)이 구비된 전자소자(20)를 이용하게 되면, 전자소자(20)와 코어기판(10) 사이의 구조적인 대칭성을 확보하는 데에 도움이 될 수 있다. 도 2에 도시된 바와 같이, 보강층(28)을 포함한 전자소자(20)의 두께와 회로패턴(14a, 14b)을 포함한 코어기판(10)의 두께는 동일하다.
여기서 보강층(28)으로는 실리콘층(22)과 열팽창계수가 다르고, 수지층(30)과 동일 또는 유사한 열팽창계수를 갖는 재료를 이용할 수 있다.
또한, 전자소자(20)의 실리콘층(22) 후면을 요구되는 수준으로 래핑(lapping)한 후, 전면의 패시베이션막(24)과 동일한 재료로 실리콘층(22)의 후면에 추가로 패시베이션막을 형성하여 이를 보강층(28)으로 이용할 수도 있다. 이 경우, 전자소자(20) 자체의 상하 대칭성을 확보할 수 있게 되어, 휨 개선을 위한 이상적인 대칭구조에 보다 근접할 수 있게 된다.
이상에서 설명한 실시예들에 따르면, 열팽창계수가 특히 달라서 휨(warpage)를 유발시키는 실리콘층(22)의 중심선을 코어기판(10)의 중심선과 일치시킴으로써, 근본적으로 휨(warpage) 문제를 개선시키는 것이 가능하다. 나아가, 상기 효과에 의하여, 종래방식으로는 제작이 불가능하였던, 대면적의 전자소자(20)를 상대적으로 소면적의 기판에 내장하는 것이 가능하다.
또한, 휨(warpage)을 억제시키기 위하여 필연적으로 두꺼워야 하였던 전자소자(20)의 두께 혹은 코어기판(10)의 두께를 상대적으로 얇게 하는 것이 가능하여, 최종적으로는 이러한 전자소자 내장형 인쇄회로기판을 사용하는 패키지의 두께를 얇게 할 수도 있을 것으로 예상된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.
도 1은 본 발명의 일 실시예에 따른 전자소자 내장형 인쇄회로기판을 나타내는 단면도.
도 2는 본 발명의 다른 실시예에 따른 전자소자 내장형 인쇄회로기판을 나타내는 단면도.
<도면의 주요부분에 대한 부호의 설명>
10: 코어기판
12: 관통비아
14: 캐비티
14a, 14b, 32a, 32b: 회로패턴
20: 전자소자
22: 실리콘층
24: 패시베이션막
26: 전극
28: 보강층
30: 수지층

Claims (4)

  1. 코어기판, 상기 코어기판에 내장되는 전자소자, 및 상기 코어기판에 적층되는 수지층을 포함하는 전자소자 내장형 인쇄회로기판으로서,
    상기 전자소자는 실리콘층과, 상기 실리콘층의 일면에 형성된 패시베이션막을 포함하고,
    상기 실리콘층의 중심선과 상기 코어기판의 중심선은 동일선 상에 위치하며,
    상기 전자소자의 타면에는 보강층이 적층되고,
    상기 보강층은 상기 수지층과 동일한 열팽창계수를 갖는 것을 특징으로 하는 전자소자 내장형 인쇄회로기판.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 보강층은 상기 패시베이션막과 동일한 재질로 이루어지는 것을 특징으로 하는 전자소자 내장형 인쇄회로기판.
KR1020090103766A 2009-10-29 2009-10-29 전자소자 내장형 인쇄회로기판 KR101047485B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020090103766A KR101047485B1 (ko) 2009-10-29 2009-10-29 전자소자 내장형 인쇄회로기판
TW099124562A TW201117687A (en) 2009-10-29 2010-07-26 Electronic component embedded PCB
JP2010174591A JP5154611B2 (ja) 2009-10-29 2010-08-03 電子素子内蔵型印刷回路基板
CN201010277421.0A CN102056407B (zh) 2009-10-29 2010-09-07 电子元件埋入式pcb
US12/915,707 US8618421B2 (en) 2009-10-29 2010-10-29 Electronics component embedded PCB

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090103766A KR101047485B1 (ko) 2009-10-29 2009-10-29 전자소자 내장형 인쇄회로기판

Publications (2)

Publication Number Publication Date
KR20110047016A KR20110047016A (ko) 2011-05-06
KR101047485B1 true KR101047485B1 (ko) 2011-07-08

Family

ID=43924187

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090103766A KR101047485B1 (ko) 2009-10-29 2009-10-29 전자소자 내장형 인쇄회로기판

Country Status (5)

Country Link
US (1) US8618421B2 (ko)
JP (1) JP5154611B2 (ko)
KR (1) KR101047485B1 (ko)
CN (1) CN102056407B (ko)
TW (1) TW201117687A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9786573B2 (en) 2015-07-15 2017-10-10 Samsung Electro-Mechanics Co., Ltd. Electronic component package

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101874992B1 (ko) * 2011-12-30 2018-07-06 삼성전기주식회사 부품 내장형 인쇄회로기판 및 이의 제조방법
US9204547B2 (en) 2013-04-17 2015-12-01 The United States of America as Represented by the Secratary of the Army Non-planar printed circuit board with embedded electronic components
US9308596B2 (en) * 2014-01-17 2016-04-12 Alcatel Lucent Method and assembly including a connection between metal layers and a fusible material
JP2015228455A (ja) * 2014-06-02 2015-12-17 株式会社東芝 半導体装置及びその製造方法
KR102139755B1 (ko) 2015-01-22 2020-07-31 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US9837484B2 (en) 2015-05-27 2017-12-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming substrate including embedded component with symmetrical structure
KR101922884B1 (ko) 2017-10-26 2018-11-28 삼성전기 주식회사 팬-아웃 반도체 패키지
KR20200102729A (ko) * 2019-02-22 2020-09-01 삼성전기주식회사 인쇄회로기판 및 이를 구비한 카메라 모듈

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060043810A (ko) * 2004-03-29 2006-05-15 신꼬오덴기 고교 가부시키가이샤 전자 부품 실장 구조 및 그 제조 방법
KR20060049008A (ko) * 2004-08-02 2006-05-18 신꼬오덴기 고교 가부시키가이샤 전자 부품 내장형 기판 및 이의 제조 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3619395B2 (ja) * 1999-07-30 2005-02-09 京セラ株式会社 半導体素子内蔵配線基板およびその製造方法
JP2001313350A (ja) 2000-04-28 2001-11-09 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法
JP4549366B2 (ja) * 2000-12-15 2010-09-22 イビデン株式会社 多層プリント配線板
US20080224271A1 (en) * 2004-12-27 2008-09-18 Nec Corporation Semiconductor Device and Method of Manufacturing Same, Wiring Board and Method of Manufacturing Same, Semiconductor Package, and Electronic Device
JP2007088009A (ja) * 2005-09-20 2007-04-05 Cmk Corp 電子部品の埋め込み方法及び電子部品内蔵プリント配線板
JP5280079B2 (ja) * 2008-03-25 2013-09-04 新光電気工業株式会社 配線基板の製造方法
JP2009231725A (ja) 2008-03-25 2009-10-08 Toshiba Corp 半導体製造装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060043810A (ko) * 2004-03-29 2006-05-15 신꼬오덴기 고교 가부시키가이샤 전자 부품 실장 구조 및 그 제조 방법
KR20060049008A (ko) * 2004-08-02 2006-05-18 신꼬오덴기 고교 가부시키가이샤 전자 부품 내장형 기판 및 이의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9786573B2 (en) 2015-07-15 2017-10-10 Samsung Electro-Mechanics Co., Ltd. Electronic component package

Also Published As

Publication number Publication date
JP5154611B2 (ja) 2013-02-27
CN102056407B (zh) 2016-01-20
US20110100689A1 (en) 2011-05-05
US8618421B2 (en) 2013-12-31
TW201117687A (en) 2011-05-16
CN102056407A (zh) 2011-05-11
JP2011097019A (ja) 2011-05-12
KR20110047016A (ko) 2011-05-06

Similar Documents

Publication Publication Date Title
KR101047485B1 (ko) 전자소자 내장형 인쇄회로기판
US8826527B2 (en) Electronic component-embedded printed circuit board and method of manufacturing the same
US9627285B2 (en) Package substrate
US7839649B2 (en) Circuit board structure having embedded semiconductor element and fabrication method thereof
US8269337B2 (en) Packaging substrate having through-holed interposer embedded therein and fabrication method thereof
US7989959B1 (en) Method of forming stacked-die integrated circuit
US7719104B2 (en) Circuit board structure with embedded semiconductor chip and method for fabricating the same
KR100385766B1 (ko) 외부 접속 전극들에 대응하여 분리 제공된 수지 부재들을구비하는 반도체 디바이스
KR101496920B1 (ko) 반도체 장치
KR100368029B1 (ko) 반도체장치
JP2008227348A (ja) 半導体装置及びその製造方法
US20110031606A1 (en) Packaging substrate having embedded semiconductor chip
KR100826988B1 (ko) 인쇄회로기판 및 이를 이용한 플립 칩 패키지
US9041180B2 (en) Semiconductor package and method of manufacturing the semiconductor package
US20120049368A1 (en) Semiconductor package
KR101104210B1 (ko) 전자소자 내장형 인쇄회로기판 및 그 제조방법
US8525355B2 (en) Semiconductor device, electronic apparatus and semiconductor device fabricating method
US20100044880A1 (en) Semiconductor device and semiconductor module
US20070114647A1 (en) Carrier board structure with semiconductor chip embedded therein
KR101043328B1 (ko) 전자소자 내장형 인쇄회로기판 및 그 제조방법
WO2011021364A1 (ja) 半導体装置およびその製造方法
KR102494332B1 (ko) 전자소자 패키지
US8603911B2 (en) Semiconductor device and fabrication method thereof
JP2010287859A (ja) 貫通電極を有する半導体チップ及びそれを用いた半導体装置
KR20130050077A (ko) 스택 패키지 및 이의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140701

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150630

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee