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KR102549967B1 - 수직형 메모리 장치 및 그 제조 방법 - Google Patents

수직형 메모리 장치 및 그 제조 방법 Download PDF

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KR102549967B1
KR102549967B1 KR1020170155722A KR20170155722A KR102549967B1 KR 102549967 B1 KR102549967 B1 KR 102549967B1 KR 1020170155722 A KR1020170155722 A KR 1020170155722A KR 20170155722 A KR20170155722 A KR 20170155722A KR 102549967 B1 KR102549967 B1 KR 102549967B1
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KR
South Korea
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impurity region
channel
sacrificial layer
layer
memory device
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KR1020170155722A
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카나모리코지
손영환
유병관
정은택
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삼성전자주식회사
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Publication date
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Priority to CN201811381116.9A priority patent/CN109817633B/zh
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Abstract

수직형 메모리 장치는, 기판의 상면에 수직한 제1 방향을 따라 순차적으로 적층된 제1 내지 제3 불순물 영역들, 상기 제3 불순물 영역 상에서 서로 이격된 게이트 전극들을 포함하는 게이트 전극 구조물, 상기 기판 상에서 상기 제1 방향으로 연장되어 상기 게이트 전극 구조물, 상기 제2 및 제3 불순물 영역들, 및 상기 제1 불순물 영역의 상부를 관통하는 채널, 및 상기 채널의 외측벽의 일부 및 저면을 커버하는 전하 저장 구조물을 포함할 수 있으며, 상기 채널은 상기 제2 불순물 영역의 측벽과 직접 접촉할 수 있다.

Description

수직형 메모리 장치 및 그 제조 방법{VERTICAL MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 메모리 장치 및 그 제조 방법에 관한 것이다.
VNAND 플래시 메모리 장치의 몰드에 포함되는 층들의 개수가 증가함에 따라서, 이들을 관통하여 기판 상면을 노출시키는 채널 홀이 휘어질 수 있다. 이에 따라, 상기 채널 홀의 측벽에 ONO 막 및 채널을 형성한 후, 스페이서를 식각 마스크로 사용하는 건식 식각 공정을 통해 상기 기판 상면의 상기 ONO 막 부분을 제거함으로써, 상기 채널을 상기 기판에 전기적으로 연결시키는 것이 어려워지고 있다.
본 발명의 일 과제는 우수한 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 다른 과제는 우수한 전기적 특성을 갖는 수직형 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 장치는, 기판의 상면에 수직한 제1 방향을 따라 순차적으로 적층된 제1 내지 제3 불순물 영역들, 상기 제3 불순물 영역 상에서 서로 이격된 게이트 전극들을 포함하는 게이트 전극 구조물, 상기 기판 상에서 상기 제1 방향으로 연장되어 상기 게이트 전극 구조물, 상기 제2 및 제3 불순물 영역들, 및 상기 제1 불순물 영역의 상부를 관통하는 채널, 및 상기 채널의 외측벽의 일부 및 저면을 커버하는 전하 저장 구조물을 포함할 수 있으며, 상기 채널은 상기 제2 불순물 영역의 측벽과 직접 접촉할 수 있다.
본 발명의 일 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 수직형 메모리 장치는, 기판의 상면에 수직한 제1 방향을 따라 순차적으로 적층된 제1 내지 제3 불순물 영역들, 상기 제3 불순물 영역 상에서 서로 이격된 게이트 전극들을 포함하는 게이트 전극 구조물, 상기 기판 상에서 상기 제1 방향으로 연장되어 상기 게이트 전극 구조물, 및 상기 제2 및 제3 불순물 영역들을 관통하여, 적어도 일부가 상기 제2 불순물 영역에 접촉하는 채널, 상기 채널의 외측벽의 일부를 커버하는 전하 저장 구조물, 및 상기 제1 및 제3 불순물 영역들 사이에 형성되어 상기 제2 불순물 영역의 측벽과 접촉하며, 상기 제3 불순물 영역의 가장자리 저면에 접촉하여 이를 지지하는 지지 패턴을 포함할 수 있다.
본 발명의 일 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는, 기판 상에 형성되어 불순물이 도핑된 폴리실리콘을 포함하는 불순물 영역 구조물, 상기 불순물 영역 구조물 상에서 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격된 게이트 전극들을 포함하는 게이트 전극 구조물, 상기 기판 상에서 상기 제1 방향으로 연장되어 상기 게이트 전극 구조물 및 상기 불순물 영역 구조물의 적어도 일부를 관통하며, 그 외측벽의 제1 부분이 상기 불순물 영역 구조물에 직접 접촉하는 채널, 및 상기 불순물 영역 구조물에 직접 접촉하지 않는 상기 채널 외측벽의 제2 부분 및 저면을 커버하는 전하 저장 구조물을 포함할 수 있다.
본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 기판 상에 제1 식각 저지막, 제1 희생막, 및 제2 식각 저지막을 순차적으로 형성하고, 상기 제2 식각 저지막 상에 교대로 반복적으로 적층된 절연막 및 제2 희생막을 포함하는 몰드를 형성하고, 상기 몰드, 상기 제2 식각 저지막, 상기 제1 희생막, 및 상기 제1 식각 저지막 상부를 관통하는 채널, 및 상기 채널의 외측벽 및 저면을 커버하는 전하 저장 구조물을 형성하고, 상기 몰드 및 상기 제2 식각 저지막을 관통하여 상기 제1 희생막을 노출시키는 개구를 형성하고, 상기 개구를 통해 상기 제1 희생막을 제거함으로써, 상기 전하 저장 구조물의 일부를 노출시키는 갭을 형성하고, 상기 노출된 전하 저장 구조물 일부를 제거하여 상기 채널의 외측벽 일부를 노출시키고, 상기 노출된 채널 외측벽에 접촉하며 상기 갭을 채우는 충전 패턴을 형성하고, 상기 제2 희생막을 게이트 전극으로 대체할 수 있다.
본 발명의 다른 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 기판 상에 제1 불순물 영역 및 제1 희생막을 형성하고, 이온 주입 공정을 통해 상기 제1 희생막의 일부에 불순물을 도핑하여 지지 패턴을 형성하고, 상기 제1 희생막 및 지지 패턴 상에 교대로 반복적으로 적층된 절연막 및 제2 희생막을 포함하는 몰드를 형성하고, 상기 몰드, 상기 제1 희생막, 및 상기 제1 불순물 영역의 상부를 관통하는 채널, 및 상기 채널의 외측벽 및 저면을 커버하는 전하 저장 구조물을 형성하고, 상기 몰드 및 상기 제2 식각 저지막을 관통하여 상기 제1 희생막 및 상기 지지 패턴을 노출시키는 개구를 형성하고, 상기 개구를 통해 상기 제1 희생막을 제거함으로써, 상기 전하 저장 구조물의 일부를 노출시키는 갭을 형성하고, 상기 노출된 전하 저장 구조물 일부를 제거하여 상기 채널의 외측벽 일부를 노출시키고, 상기 노출된 채널 외측벽에 접촉하며 상기 갭을 채우는 제2 불순물 영역을 형성하고, 상기 제2 희생막을 게이트 전극으로 대체할 수 있다.
예시적인 실시예들에 따른 수직형 메모리 장치에서, 게이트 전극이 적층되는 층수가 증가하더라도, 이를 관통하는 채널과 CSL이 서로 전기적으로 잘 연결될 수 있다.
도 1 내지 3은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다.
도 4 내지 도 19는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 20은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 21은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명한다.
도 1 내지 3은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 1은 평면도이고, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이며, 도 3은 도 2의 X 영역의 확대 단면도이다.
이하에서는 기판 상면에 실질적으로 수직한 방향을 제1 방향으로 정의하고, 상기 기판 상면에 평행하고 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
도 1 내지 3을 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 형성된 불순물 영역 구조물, 지지 패턴(140), 게이트 전극 구조물, 절연 패턴 구조물, 전하 저장 구조물(230), 및 채널(240)을 포함할 수 있다. 또한, 상기 수직형 메모리 장치는 확산 방지 패턴(125), 제1 충전 패턴(250), 캐핑 패턴(260), 제2 블로킹 패턴(350), 제2 스페이서(390), 공통 소스 라인(CSL)(400), 콘택 플러그(420), 비트 라인(440), 및 제1 내지 제3 층간 절연막들(270, 410, 430)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
상기 불순물 영역 구조물은 기판(100) 상에 순차적으로 적층된 제1 내지 제3 불순물 영역들(110, 320, 150)을 포함할 수 있다.
제1 불순물 영역(110)은 기판(100) 상면에 접촉할 수 있으며, 제2 불순물 영역(320) 형성을 위한 제1 갭(310, 도 13 참조) 형성 시, 기판(100)의 식각을 저지하는 역할을 수행할 수 있으므로, 제1 식각 저지막(110)으로 지칭될 수도 있다.
일 실시예에 있어서, 제1 불순물 영역(110)은 인, 비소 등과 같은 N형 불순물, 및 탄소가 도핑된 폴리실리콘을 포함할 수 있다. 이때, 상기 N형 불순물은 예를 들어, 1x1018cm-3 내지 1x1020cm-3의 높은 도핑 농도를 가질 수 있다. 다른 실시예에 있어서, 제1 불순물 영역(110)은 인, 비소 등과 같은 N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
또 다른 실시예에 있어서, 제1 불순물 영역(110)은 붕소, 알루미늄 등과 같은 P형 불순물, 및 탄소가 도핑된 폴리실리콘을 포함할 수 있다. 이때, 상기 P형 불순물은 예를 들어, 1x1016cm-3 내지 1x1018cm-3의 도핑 농도를 가질 수 있다. 또 다른 실시예에 있어서, 제1 불순물 영역(110)은 붕소, 알루미늄 등과 같은 P형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
제2 불순물 영역(320)은 제1 불순물 영역(110) 상면에 접촉할 수 있으며, 제1 갭(310)를 채우도록 형성되므로, 제2 충전 패턴(320)으로 지칭될 수도 있다. 경우에 따라서, 제1 갭(310)의 일부가 채워지지 않을 수도 있으며, 이때 제2 불순물 영역(320) 내부에는 에어 갭(330)이 형성될 수도 있다.
제2 불순물 영역(320)은 제1 불순물 영역(110)에 도핑된 불순물과 동일한 도전형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 즉, 제1 불순물 영역(110)이 N형 불순물을 포함하는 경우, 제2 불순물 영역(320)은 N형 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 상기 N형 불순물은 예를 들어, 1x1018cm-3 내지 1x1020cm-3의 도핑 농도를 가질 수 있다. 제1 불순물 영역(110)이 P형 불순물을 포함하는 경우, 제2 불순물 영역(320)은 P형 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 상기 P형 불순물은 예를 들어, 1x1016cm-3 내지 1x1018cm-3의 도핑 농도를 가질 수 있다.
제3 불순물 영역(150)은 제2 불순물 영역(320) 상면에 접촉할 수 있으며, 제1 갭(310) 형성 시, 상부의 절연 패턴(165)의 식각을 저지하는 역할을 수행할 수 있으므로, 제2 식각 저지막(150)으로 지칭될 수도 있다.
예시적인 실시예들에 있어서, 채널(240)의 외측벽에 대향하는 제3 불순물 영역(150)의 측벽의 적어도 일부는 제2 불순물 영역(320)에 접촉할 수 있다. 즉, 채널(240)의 외측벽에 접촉하는 제2 불순물 영역(320)의 가장자리 부분은 제3 불순물 영역(150) 하부에 형성된 제2 불순물 영역(320) 부분에 비해 상기 제1 방향을 따라 상하부로 돌출되어 제3 불순물 영역(150)의 측벽에 접촉할 수 있다. 이때, 제2 불순물 영역(320)의 상기 가장자리 부분의 상면은 채널(240)로부터 멀어질수록 점차 높아질 수 있으며, 상기 부분의 하면은 채널(240)로부터 멀어질수록 점차 낮아질 수 있다.
예시적인 실시예들에 있어서, 제3 불순물 영역(150)은 탄소, 및 N형 혹은 P형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 이때, 제3 불순물 영역(150)에 도핑된 상기 N형 혹은 P형 불순물은 제2 불순물 영역(320)에 도핑된 불순물의 도전형과 동일할 수 있다.
지지 패턴(140)은 제1 불순물 영역(110) 상에 형성되어 제2 불순물 영역(320)과 동일한 층에 형성될 수 있다. 지지 패턴(140)은 제3 불순물 영역(150)의 가장자리 저면에 접촉하여, 제1 갭(310) 형성 시, 상부의 구조물들이 무너지지 않도록 이들을 지지하는 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 지지 패턴(140)은 상기 게이트 전극 구조물 및 CSL(400) 형성을 위한 개구(290, 도 10 및 11 참조)가 형성되는 영역에 오버랩되도록 형성될 수 있다. 개구(290)는 상기 제2 방향으로 연장되고 상기 제3 방향을 따라 복수 개로 형성될 수 있으며, 이에 따라 지지 패턴(140)은 상기 제2 방향으로 하나 혹은 복수 개로 형성될 수 있고, 또한 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 지지 패턴(140)은 상면에서 보았을 때 직사각형, 원형, 타원형, 다각형 등 다양한 형상을 가질 수 있다.
일 실시예에 있어서, 지지 패턴(140)은 탄소가 도핑된 폴리실리콘을 포함할 수 있다. 다른 실시예에 있어서, 지지 패턴(140)은 탄소, 및 N형 혹은 P형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
확산 방지 패턴(125)은 제1 식각 저지막(110)과 지지 패턴(140) 사이에 형성될 수 있다. 확산 방지 패턴(125)은 제1 불순물 영역(110) 상에 형성되어 이로부터 불순물이 상부로 확산되는 것을 방지하는 확산 방지막(120, 도 5 참조)의 일부가, 제1 갭(310)에 의해 노출된 전하 저장 구조물(230) 부분의 식각 공정(도 14 참조) 후 잔류한 것이다. 이에 따라, 확산 방지 패턴(125)은 지지 패턴(140)의 상기 제3 방향으로의 가운데 부분의 저면을 커버할 수 있다.
확산 방지 패턴(125)은 예를 들어, 실리콘 산화물과 같은 산화물, 혹은 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 게이트 전극 구조물은 제3 불순물 영역(150) 상에 상기 제1 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성된 복수 개의 게이트 전극들을 포함할 수 있다. 또한, 상기 게이트 전극 구조물은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 동일한 층에서 상기 제2 방향으로 각각 연장되는 상기 게이트 전극 구조물들은 상기 제2 방향으로 연장되는 개구(290)에 의해 서로 이격될 수 있다.
예시적인 실시예들에 있어서, 개구(290) 내부에는 상기 제2 방향으로 연장되는 CSL(400)이 형성될 수 있으며, CSL(400)의 상기 제3 방향으로의 양 측벽에는 제2 스페이서(390)가 형성될 수 있다. 예시적인 실시예들에 있어서, CSL(400)의 저면은 제1 불순물 영역(110) 및 지지 패턴(140)과 접촉하여 이들에 의해 커버될 수 있다.
CSL(400)은 금속, 금속 질화물 및/또는 금속 실리사이드를 포함할 수 있고, 제2 스페이서(390)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 각 게이트 전극 구조물들은 제3 불순물 영역(150) 상에 상기 제1 방향을 따라 순차적으로 적층된 하나 이상의 제1 게이트 전극(382), 복수의 제2 게이트 전극들(384), 및 하나 이상의 제3 게이트 전극(386)을 포함할 수 있다.
도 2에서는 1개의 층에 형성된 제1 게이트 전극(382), 5개의 층들에 형성된 제2 게이트 전극(384), 및 2개의 층들에 형성된 제3 게이트 전극(386)이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다. 예를 들어, 제1 게이트 전극(382)은 2개의 층들에 각각 형성될 수도 있으며, 제2 게이트 전극(384)은 5개의 층들보다 훨씬 많은 층들에 각각 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(382)은 그라운드 선택 라인(GSL) 기능을 수행할 수 있고, 제2 게이트 전극(384)은 워드 라인 기능을 수행할 수 있으며, 제3 게이트 전극(386)은 스트링 선택 라인(SSL) 기능을 수행할 수 있다. 이때, 제1 게이트 전극(382) 및/또는 제3 게이트 전극(386)에 인접한 층들에 형성된 일부 제2 게이트 전극들(384)은 더미 워드 라인으로 사용될 수도 있다.
제1 게이트 전극(382)은 상기 제2 방향으로 연장되는 제1 게이트 도전 패턴(372), 및 이의 상면 및 저면과 일부 측벽을 커버하는 제1 게이트 배리어 패턴(362)을 포함할 수 있고, 제2 게이트 전극(384)은 상기 제2 방향으로 연장되는 제2 게이트 도전 패턴(374), 및 이의 상면 및 저면과 일부 측벽을 커버하는 제2 게이트 배리어 패턴(364)을 포함할 수 있으며, 제3 게이트 전극(386)은 상기 제2 방향으로 연장되는 제3 게이트 도전 패턴(376), 및 이의 상면 및 저면과 일부 측벽을 커버하는 제3 게이트 배리어 패턴(366)을 포함할 수 있다.
제1 내지 제3 게이트 도전 패턴들(372, 374, 376)은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있으며, 제1 내지 제3 게이트 배리어 패턴들(362, 364, 366)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
상기 절연 패턴 구조물은 제3 불순물 영역(150) 상에 상기 제1 방향을 따라 순차적으로 적층된 복수의 절연 패턴들(165)을 포함할 수 있다. 각 절연 패턴들(165)은 제3 불순물 영역(150) 상면과 제1 게이트 전극(382) 사이, 상기 제1 방향으로 서로 이웃하는 제1 내지 제3 게이트 전극들(382, 384, 386) 사이, 및 제3 게이트 전극(386) 상부에 형성될 수 있다.
예시적인 실시예들에 있어서, 복수의 층들에 각각 형성된 절연 패턴들(165)은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성되어 개구(290)에 의해 서로 이격될 수 있다. 절연 패턴들(165)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
복수의 절연 패턴들(165) 중에서 일부는 다른 것들에 비해 더 큰 두께를 가질 수 있다. 예를 들어, 최상층에 형성된 절연 패턴(165)은 다른 절연 패턴들(165)에 비해 더 큰 두께를 가질 수 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
채널(240)은 기판(100) 상에서 상기 제1 방향으로 연장되어 상기 게이트 전극 구조물, 제2 및 제3 불순물 영역들(320, 150), 및 제1 불순물 영역(110)의 상부를 관통할 수 있으며, 컵(cup) 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 채널(240)의 외측벽의 제1 부분은 제2 불순물 영역(320)과 직접 접촉할 수 있다.
채널(240)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 어레이가 정의될 수 있다. 예시적인 실시예들에 있어서, 상기 채널 어레이는 상기 제2 방향을 따라 복수 개로 형성된 채널들(240)을 포함하는 제1 채널 열과, 상기 제2 방향을 따라 복수 개로 형성된 채널들(240)을 포함하면서 상기 제3 방향으로 상기 제1 채널 열과 일정한 간격으로 이격된 제2 채널 열을 포함할 수 있으며, 상기 제1 및 제2 채널 열들은 상기 제3 방향을 따라 교대로 배치될 수 있다. 이때, 상기 제1 채널 열에 포함된 채널들(240)은 상기 제2 채널 열에 포함된 채널들(240)로부터 상기 제2 방향과 예각을 이루는 방향에 각각 위치할 수 있다. 도 1에서는, 이웃하는 2개의 CSL들(400) 사이에 상기 제3 방향을 따라 2개의 제1 채널 열들 및 2개의 제2 채널 열들이 서로 교대로 배치된 것이 도시되어 있는데, 본 발명의 개념은 이에 한정되지는 않는다.
채널(240)은 예를 들어, 불순물이 도핑되지 않은 폴리실리콘, 혹은 N형 혹은 P형 불순물이 약하게 도핑된 폴리실리콘을 포함할 수 있다.
전하 저장 구조물(230)은 채널(240)의 외측벽의 일부 및 저면을 커버할 수 있다. 예시적인 실시예들에 있어서, 전하 저장 구조물(230)은 제2 불순물 영역(320)과 직접 접촉하는 채널(240) 외측벽의 상기 제1 부분을 제외한 나머지 채널(240)의 외측벽 부분(이하에서는 제2 부분으로 지칭한다), 및 그 저면을 커버할 수 있다.
이에 따라, 전하 저장 구조물(230)은 제2 불순물 영역(320)보다 높게 형성된 제3 부분, 및 제2 불순물 영역(320)보다 낮게 형성되어 상기 제3 부분과 상기 제1 방향으로 서로 이격된 제4 부분을 포함할 수 있다. 이때, 전하 저장 구조물(230)의 상기 제4 부분은 채널(240)의 저면 및 하부 외측벽을 커버할 수 있으며, 제1 식각 저지막(110)의 상부를 관통할 수 있다.
예시적인 실시예들에 있어서, 전하 저장 구조물(230)의 상기 제3 부분의 저면 및 상기 제4 부분의 상면은 각각 제2 불순물 영역(320)의 상기 가장자리 부분에 접촉할 수 있다. 제2 불순물 영역(320)의 상기 가장자리 부분의 형상에 따라, 전하 저장 구조물(230)의 상기 제3 부분의 저면은 채널(240)로부터 멀어질수록 점차 높아질 수 있으며, 상기 제4 부분의 상면은 채널(240)로부터 멀어질수록 점차 낮아질 수 있다.
도 3에 도시된 바와 같이, 전하 저장 구조물(230)의 상기 제3 부분의 하부는 제3 불순물 영역(150)의 상면 및 저면 사이의 높이에 형성될 수 있으며, 이하에서는 이를 돌출부(235)로 지칭하기로 한다. 돌출부(235)는 채널(240)의 외측벽 및 제2 불순물 영역(320)의 상기 가장자리 부분 상면에 접촉하면서, 제3 불순물 영역(150)에 부분적으로 접촉할 수 있다.
이에 따라, 전하 저장 구조물(230)의 돌출부(235)는 각각 도전성을 갖는 폴리실리콘을 포함하는 채널(240), 및 제2 및 제3 불순물 영역들(320, 150) 사이에 형성될 수 있으며, 이에 따라 기생 커패시턴스가 발생할 수 있다. 하지만 예시적인 실시예들에 있어서, 제3 불순물 영역(150)은 대략 5nm 내지 50nm의 작은 두께를 가질 수 있으며, 이에 따라 전하 저장 구조물(230)의 돌출부(235)는 상기 제1 방향을 따라 작은 길이를 가질 수 있다. 결국, 전하 저장 구조물(230)의 돌출부(235)에 의해 발생하는 기생 커패시턴스는 크지 않을 수 있다.
전하 저장 구조물(230)은 채널(240)의 외측벽으로부터 상기 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴(220), 전하 저장 패턴(210) 및 제1 블로킹 패턴(200)을 포함할 수 있다.
터널 절연 패턴(220) 및 제1 블로킹 패턴(200)은 각각 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 전하 저장 패턴(210)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제1 충전 패턴(250)은 채널(240)이 형성하는 내부 공간을 채울 수 있다. 즉, 필라 형상의 제1 충전 패턴(250)의 저면 및 측벽은 채널(240)에 의해 감싸질 수 있다. 제1 충전 패턴(250)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
캐핑 패턴(260)은 제1 충전 패턴(250), 채널(240), 및 전하 저장 구조물(230)의 상면에 접촉할 수 있으며, 예를 들어, N형 혹은 P형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
한편, 캐핑 패턴(260) 및 최상층 절연 패턴(165) 상에는 제1 층간 절연막(270)이 형성되어 제2 블로킹 패턴(350)의 상부 측벽을 커버할 수 있다.
제1 층간 절연막(270), CSL(400), 제2 스페이서(390), 및 제2 블로킹 패턴(350) 상부에는 제2 층간 절연막(410)이 형성될 수 있다. 콘택 플러그(420)는 제1 및 제2 층간 절연막들(270, 410)을 관통하여 캐핑 패턴(260)의 상면에 접촉할 수 있다. 제2 층간 절연막(410) 및 콘택 플러그(420) 상에는 제3 층간 절연막(430)이 형성될 수 있으며, 비트 라인(440)은 제3 층간 절연막(430)을 관통할 수 있다. 예시적인 실시예들에 있어서, 비트 라인(440)은 상기 제3 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
콘택 플러그(420) 및 비트 라인(440)은 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨 등의 금속을 및/또는 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함할 수 있으며, 제1 내지 제3 층간 절연막들(270, 410, 430)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
한편, 제2 블로킹 패턴(350)은 각 게이트 전극들(382, 384, 386)의 상면, 저면 및 일부 측벽과, 각 절연 패턴들(165)의 측벽 상에 형성될 수 있다. 제2 블로킹 패턴(350)은 전하 저장 구조물(230)의 측벽과도 접촉할 수 있다. 예시적인 실시예들에 있어서, 제2 블로킹 패턴(350)은 예를 들어, 알루미늄 산화물, 하프늄 산화물, 등의 금속 산화물을 포함할 수 있다.
상기 수직형 메모리 장치에서, 채널(240)은 제1 불순물 영역(110) 상면에 접촉하는 제2 불순물 영역(320)과 직접 접촉할 수 있으며, 이에 따라 제1 불순물 영역(110)과 접촉하는 CSL(400)로부터 제2 불순물 영역(320)을 통해 전기적으로 연결될 수 있다. 후술하는 바와 같이, 제2 불순물 영역(320)은 상부에 형성되는 게이트 전극들의 층수와는 무관하게 채널(240)과 잘 연결될 수 있으며, 제1 및 제2 불순물 영역들(110, 320)은 서로 동일한 도전형의 불순물로 도핑되므로, 채널(240)과 CSL(400)이 전기적으로 잘 연결될 수 있다.
한편 후술하는 바와 같이, 제2 불순물 영역(320) 형성을 위한 제1 갭(310) 형성 공정 시, 지지 패턴(140) 및 채널(240)에 의해 상부 구조물이 무너지지 않을 수 있다. 또한, 제1 게이트 전극(382) 하부에 형성되는 절연 패턴(165)은 제3 불순물 영역(150)에 의해 보호되므로, 제1 갭(310) 형성 공정 시 손상되지 않을 수 있다.
도 4 내지 도 19는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 4, 7, 및 10은 평면도들이고, 도 5-6, 8-9, 및 11-19는 각 대응하는 평면도들의 A-A'선을 따라 절단한 단면도들이다. 한편, 도 15는 도 14의 X 영역의 확대 단면도이다.
도 4 및 5를 참조하면, 기판(100) 상부에 제1 식각 저지막(110), 확산 방지막(120), 및 제1 희생막(130)을 순차적으로 형성한 후, 제1 희생막(130)의 일부에 지지 패턴(140)을 형성하고, 제1 희생막(130) 및 지지 패턴(140) 상에 제2 식각 저지막(150)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 식각 저지막(110)은 도 6을 참조로 설명할 후속 공정에 의해 형성되는 절연막(160) 및 제2 희생막(170)이 각각 포함하는 산화물 및 질화물에 대해 높은 식각 선택비를 갖는 물질을 포함할 수 있다.
일 실시예에 있어서, 제1 식각 저지막(110)은 인, 비소 등과 같은 N형 불순물, 및 탄소가 도핑된 폴리실리콘을 포함할 수 있다. 이때, 상기 N형 불순물은 예를 들어, 1x1018cm-3 내지 1x1020cm-3의 높은 도핑 농도를 가질 수 있다. 다른 실시예에 있어서, 제1 식각 저지막(110)은 인, 비소 등과 같은 N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
또 다른 실시예에 있어서, 제1 식각 저지막(110)은 붕소, 알루미늄 등과 같은 P형 불순물, 및 탄소가 도핑된 폴리실리콘을 포함할 수 있다. 이때, 상기 P형 불순물은 예를 들어, 1x1016cm-3 내지 1x1018cm-3의 도핑 농도를 가질 수 있다. 또 다른 실시예에 있어서, 제1 식각 저지막(110)은 붕소, 알루미늄 등과 같은 P형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 확산 방지막(120)은 제1 식각 저지막(110)에 포함된 불순물이 상부의 제1 희생막(130)으로 확산되는 것을 방지할 수 있다. 확산 방지막(120)은 예를 들어, 실리콘 산화물과 같은 산화물, 혹은 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 희생막(130)은 상하부에 각각 형성된 확산 방지막(120) 및 제2 식각 저지막(150)과 높은 식각 선택비를 갖는 물질을 포함할 수 있다.
일 실시예에 있어서, 제1 희생막(130)은 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다. 다른 실시예에 있어서, 제1 희생막(130)은 예를 들어, 실리콘 질화물과 같은 질화물, 혹은 예를 들어 실리콘 산화물과 같은 산화물을 포함할 수 있다. 이 경우에는, 제1 식각 저지막(110)과 제1 희생막(130) 사이에 별도의 확산 방지막(120)이 형성되지 않을 수 있다.
예시적인 실시예들에 있어서, 지지 패턴(140)은 예를 들어, 이온 주입 공정을 통해 제1 희생막(130) 일부에 불순물을 도핑함으로써 형성될 수 있다. 일 실시예에 있어서, 지지 패턴(140)은 탄소가 도핑된 폴리실리콘을 포함할 수 있다. 다른 실시예에 있어서, 지지 패턴(140)은 탄소, 및 N형 혹은 P형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
지지 패턴(140)은 도 10 및 11을 참조로 설명될 개구(290)가 형성되는 영역에 오버랩되도록 형성될 수 있다. 개구(290)는 상기 제2 방향으로 연장되고 상기 제3 방향을 따라 복수 개로 형성될 수 있으며, 이에 따라 지지 패턴(140)은 상기 제2 방향으로 하나 혹은 복수 개로 형성될 수 있으며, 또한 상기 제3 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 식각 저지막(150)은 하부의 제1 희생막(130)에 대해 높은 식각 선택비를 갖는 물질을 포함할 수 있다.
일 실시예에 있어서, 제2 식각 저지막(150)은 탄소가 도핑된 폴리실리콘을 포함할 수 있다. 다른 실시예에 있어서, 제2 식각 저지막(150)은 탄소, 및 N형 혹은 P형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 이때, 제2 식각 저지막(150)에 도핑되는 불순물은 제1 식각 저지막(110)에 도핑되는 불순물과 동일한 도전형을 가질 수 있다.
도 6을 참조하면, 제2 식각 저지막(150) 상에 절연막(160) 및 제2 희생막(170)을 상기 제1 방향을 따라 교대로 반복적으로 적층하여 몰드를 형성할 수 있다.
예시적인 실시예들에 있어서, 절연막(160)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 희생막(170)은 절연막(160)에 대해 높은 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
절연막(160) 및 제2 희생막(170)은, 예를 들어, 화학 기상 증착(CVD) 공정, 플라스마 화학 기상 증착(PECVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
도 7 및 8을 참조하면, 최상층 절연막(160) 상에 제1 식각 마스크(180)를 형성한 후, 이를 사용하는 건식 식각 공정을 통해 하부의 상기 몰드, 제2 식각 저지막(150), 및 제1 희생막(130)을 관통하는 채널 홀(190)을 형성할 수 있다.
제1 식각 마스크(180)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 건식 식각 공정은 채널 홀(190)이 제1 식각 저지막(110)의 상면을 노출시킬 때까지 수행될 수 있다. 나아가, 채널 홀(190)은 제1 식각 저지막(110)의 상부 일부까지 관통하도록 형성될 수도 있으며, 도 8에는 이것이 도시되어 있다.
채널 홀(190)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 홀 어레이가 정의될 수 있다.
도 9를 참조하면, 채널 홀(190) 내에 전하 저장 구조물(230), 채널(240), 제1 충전 패턴(250), 및 캐핑 패턴(260)을 형성할 수 있다.
구체적으로, 채널 홀(190)의 측벽, 채널 홀(190)에 의해 노출된 상기 제1 식각 저지막(110) 상면, 및 제1 식각 마스크(180)의 상면에 전하 저장 구조물 막 및 채널막을 순차적으로 형성하고, 상기 채널막 상에 채널 홀(190)의 나머지 부분을 채우는 제1 충전막을 형성한 후, 최상층 절연막(160)이 노출될 때까지 상기 제1 충전막, 상기 채널막, 및 상기 전하 저장 구조물 막을 평탄화할 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있으며, 상기 평탄화 공정 시 제1 식각 마스크(180)는 제거될 수 있다.
상기 평탄화 공정에 의해서, 채널 홀(190)의 측벽 및 제1 식각 저지막(110)의 상면에 순차적으로 적층된 전하 저장 구조물(230) 및 채널(240)이 형성될 수 있으며, 채널(240)이 형성하는 내부 공간을 제1 충전 패턴(250)이 채울 수 있다.
한편, 채널(240)이 형성되는 채널 홀(190)이 상기 채널 홀 열 및 상기 채널 홀 어레이를 정의함에 따라, 채널 홀(190) 내에 형성되는 채널(240) 역시 이에 대응하여 채널 열 및 채널 어레이를 정의할 수 있다.
예시적인 실시예들에 있어서, 전하 저장 구조물(230)은 순차적으로 적층된 제1 블로킹 패턴(200), 전하 저장 패턴(210), 및 터널 절연 패턴(220)을 포함할 수 있다. 예를 들어, 제1 블로킹 패턴(200), 전하 저장 패턴(210), 및 터널 절연 패턴(220)은 각각 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 채널 홀(190) 내에 전하 저장 구조물(230), 채널(240), 제1 충전 패턴(250), 및 캐핑 패턴(260)을 형성할 때 열처리 공정이 수반될 수 있으며, 제1 식각 저지막(110) 상에 확산 방지막(120)이 형성되어 있으므로, 제1 식각 저지막(110)에 도핑된 불순물이 상부의 제1 희생막(130) 혹은 지지 패턴(140)으로 확산되는 것이 방지될 수 있다.
이에 따라, 도 13을 참조로 설명할 제1 희생막(130) 제거 공정 시, 제1 희생막(130)과 이를 둘러싸는 확산 방지막(120), 제2 식각 저지막(150), 지지 패턴(140), 혹은 하부의 제1 식각 저지막(110)과의 식각 선택비 저하를 방지할 수 있다.
이후, 제1 충전 패턴(250), 채널(240), 및 전하 저장 구조물(230)의 상부를 제거하여 리세스를 형성하고, 상기 리세스를 채우는 캐핑막을 최상층 절연막(160) 상에 형성한 후, 최상층 절연막(160)의 상면이 노출될 때까지 상기 캐핑막을 평탄화함으로써, 캐핑 패턴(260)을 형성할 수 있다.
도 10 및 11을 참조하면, 최상층 절연막(160) 및 캐핑 패턴(260) 상에 제1 층간 절연막(270)을 형성한 후, 제1 층간 절연막(270) 상에 제2 식각 마스크(280)를 형성할 수 있다.
제1 층간 절연막(270)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 이에 따라 최상층 절연막(160)과 병합될 수도 있다. 제2 식각 마스크(280)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 제2 식각 마스크(280)를 사용하는 건식 식각 공정을 수행하여, 제1 층간 절연막(270), 상기 몰드, 및 제2 식각 저지막(150)을 관통하는 개구(290)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 건식 식각 공정은 개구(290)가 제1 희생막(130)의 상면을 노출시킬 때까지 수행될 수 있으며, 이때 지지 패턴(140)의 상면도 함께 노출될 수 있다. 나아가, 개구(290)는 제1 희생막(130)의 상부 일부 및 지지 패턴(140)의 상부 일부까지 관통하도록 형성될 수도 있으며, 도 11에는 이것이 도시되어 있다.
예시적인 실시예들에 있어서, 개구(290)는 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 개구(290)가 형성됨에 따라서, 절연막(160)은 상기 제2 방향으로 연장되는 절연 패턴(165)으로 변환될 수 있으며, 제2 희생막(170)은 상기 제2 방향으로 연장되는 제2 희생 패턴(175)으로 변환될 수 있다.
도 12를 참조하면, 개구(290)의 측벽을 커버하는 제1 스페이서(300)를 형성할 수 있다.
제1 스페이서(300)는 개구(290)의 측벽, 개구(290)에 의해 노출된 제1 희생막(130) 및 지지 패턴(140)의 상면, 및 제2 식각 마스크(280) 상에 제1 스페이서 막을 형성한 후, 이를 이방성 식각함으로써 형성될 수 있다. 이에 따라, 제1 스페이서(300)는 개구(290)의 측벽 상에 형성될 수 있으며, 제1 희생막(130) 및 지지 패턴(140)의 상면이 노출될 수 있다. 한편, 제2 식각 마스크(280) 상면에 형성된 상기 제1 스페이서 막 부분은 일부가 잔류할 수 있다.
제1 스페이서(300)는 제1 희생막(130)에 대해 높은 식각 선택비를 갖는 물질을 포함할 수 있다. 이에 따라, 제1 희생막(130)이 불순물이 도핑되지 않은 폴리실리콘을 포함하는 경우, 제1 스페이서(300)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 이와는 달리, 제1 희생막(130)이 실리콘 질화물 혹은 실리콘 산화물을 포함하는 경우, 제1 스페이서(300)는 예를 들어, 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다.
도 13을 참조하면, 개구(290)에 의해 노출된 제1 희생막(130)을 제거하여 제1 갭(310)을 형성할 수 있다.
이에 따라, 제1 갭(310)에 의해 제1 희생막(130) 하부에 형성된 확산 방지막(120)의 상면, 제1 희생막(130) 상부에 형성된 제2 식각 저지막(150)의 하면, 및 제1 희생막(130)의 일부가 변환된 지지 패턴(140)의 측벽이 노출될 수 있다. 또한, 제1 갭(310)에 의해 전하 저장 구조물(230)의 측벽 일부도 노출될 수 있다.
예시적인 실시예들에 있어서, 제1 희생막(130)은 습식 식각 공정을 통해 제거될 수 있다. 상기 습식 식각 공정 수행 시, 제1 희생막(130)의 하부 및 상부에는 각각 확산 방지막(120) 및 제2 식각 저지막(150)이 형성되어 있으며, 이들은 제1 희생막(130)에 대해 높은 식각 선택비를 갖는 물질을 포함하므로 제거되지 않을 수 있다.
예를 들어, 제1 희생막(130)이 불순물이 도핑되지 않은 폴리실리콘을 포함하는 경우, 확산 방지막(120)은 실리콘 산화물 혹은 실리콘 질화물을 포함할 수 있으며, 제2 식각 저지막(150)은 탄소가 도핑된 폴리실리콘, 혹은 탄소 및 N형 혹은 P형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 이에 따라, 확산 방지막(120)의 하부 및 제2 식각 저지막(150)의 상부에 각각 형성된 제1 식각 저지막(110) 및 절연 패턴(165)이 손상되지 않을 수 있다.
한편, 별도의 확산 방지막(120)이 형성되지 않는 경우에는, 제1 희생막(130) 하부에 형성된 제1 식각 저지막(110) 역시 제1 희생막(130)에 대해 높은 식각 선택비를 갖는 물질을 포함하므로, 상기 습식 식각 공정 시 손상되지 않을 수 있다. 예를 들어, 제1 희생막(130)이 실리콘 질화물 혹은 실리콘 산화물을 포함하는 경우, 제1 식각 저지막(110)은 N형 혹은 P형 불순물이 도핑된 폴리실리콘을 포함하므로, 제1 희생막(130)에 대한 습식 식각 공정 시 손상되지 않을 수 있다.
또한, 개구(290)의 측벽을 커버하는 제1 스페이서(300)가 제1 희생막(130)에 대해 높은 식각 선택비를 갖는 물질을 포함하므로, 상기 습식 식각 공정 시 제거되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 습식 식각 공정을 수행하여 제1 갭(310)이 형성되더라도, 절연 패턴들(165) 및 제2 희생 패턴들(175)을 관통하는 채널(240), 및 이들 하부에 형성된 지지 패턴(140)에 의해 지지되어 무너지지 않을 수 있다.
도 14 및 15를 참조하면, 제1 갭(310)에 의해 노출된 전하 저장 구조물(230) 부분을 제거할 수 있으며, 이에 따라 상기 전하 저장 구조물(230) 부분에 의해 감싸진 채널(240)의 외측벽이 노출될 수 있다.
예시적인 실시예들에 있어서, 습식 식각 공정을 통해 상기 전하 저장 구조물(230) 부분이 제거될 수 있다. 전하 저장 구조물(230)이 포함하는 제1 블로킹 패턴(200), 전하 저장 패턴(210), 및 터널 절연 패턴(220)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화물을 포함하며, 개구(290)의 측벽을 커버하는 제1 스페이서(300)는 예를 들어, 실리콘 질화물을 포함하므로, 상기 습식 식각 공정 시 제1 스페이서(300)의 일부가 제거되어 두께가 얇아질 수 있다.
하지만, 상기 습식 식각 공정 시, 제1 스페이서(300)의 전부가 제거되지는 않고 적어도 일부는 잔류할 수 있으며, 이에 따라 제1 스페이서(300)에 의해 커버된 절연 패턴들(165) 및 제2 희생막 패턴들(175)이 식각되지 않을 수 있다.
상기 습식 식각 공정 시, 실리콘 산화물 혹은 실리콘 질화물을 포함하는 확산 방지막(120)의 대부분이 제거될 수 있다. 즉, 제1 갭(310)에 의해 노출된 확산 방지막(120) 부분, 및 지지 패턴(140)의 상기 제3 방향으로의 가장자리 저면을 커버하는 확산 방지막(120) 부분이 제거될 수 있다. 하지만, 지지 패턴(140)의 상기 제3 방향으로의 가운데 부분의 저면을 커버하는 확산 방지막(120) 부분은 확산 방지 패턴(125)으로 잔류할 수 있다.
상기 습식 식각 공정은 등방성 식각 특성을 가질 수 있으며, 이에 따라 제1 갭(310)에 의해 직접 노출된 전하 저장 구조물(230) 부분뿐만 아니라, 채널(240)의 외측벽에 대향하는 제2 식각 저지막(150)의 측벽에 접촉하는 전하 저장 구조물(230) 부분도 부분적으로 제거될 수 있다. 다만, 제2 식각 저지막(150)의 상부 측벽에 접촉하는 전하 저장 구조물(230) 부분, 및 제2 식각 저지막(150)의 측벽에 인접하면서 채널(240)에 접촉하는 전하 저장 구조물(230) 부분은 잔류하여 돌출부(235)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 식각 저지막(150)은 대략 5nm 내지 50nm의 작은 두께를 가질 수 있다. 이에 따라, 전하 저장 구조물(230)의 돌출부(235)는 상기 제1 방향으로 크지 않은 길이를 가질 수 있다.
한편, 상기 습식 식각 공정에 의해서, 제1 식각 저지막(110) 상부를 관통하는 전하 저장 구조물(230) 부분은 상부의 몰드를 관통하는 부분과 분리되어 잔류할 수 있다.
도 16을 참조하면, 제1 갭(310)을 채우는 제2 충전 패턴(320)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 충전 패턴(320)은 제1 갭(310)을 채우는 제2 충전막을 제1 식각 저지막(110) 상에 형성한 후, 에치 백 공정을 통해 개구(290) 내에 형성된 상기 제2 충전막 부분을 제거함으로써 형성될 수 있다. 제2 충전 패턴(320)이 제1 갭(310)을 완전히 채우지 못하는 경우, 제1 갭(310)의 가운데 부분에는 에어 갭(330)이 형성될 수도 있다.
제2 충전 패턴(320)은 제1 식각 저지막(110)에 도핑된 불순물과 동일한 도전형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 즉, 제1 식각 저지막(110)이 N형 불순물을 포함하는 경우, 제2 충전 패턴(320)은 N형 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 상기 N형 불순물은 예를 들어, 1x1018cm-3 내지 1x1020cm-3의 도핑 농도를 가질 수 있다. 제1 식각 저지막(110)이 P형 불순물을 포함하는 경우, 제2 충전 패턴(320)은 P형 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 상기 P형 불순물은 예를 들어, 1x1016cm-3 내지 1x1018cm-3의 도핑 농도를 가질 수 있다.
한편, 상기 제2 충전막을 형성한 후, 열처리 공정을 더 수행할 수 있다. 이때, 제2 충전 패턴(320)에 도핑된 불순물이 상부의 제2 식각 저지막(150) 내로 확산될 수 있다. 이에 따라, 제2 식각 저지막(150)이 탄소가 도핑된 폴리실리콘을 포함하는 경우, 상기 열처리 공정에 의해서, 제2 충전 패턴(320)에 도핑된 N형 혹은 P형 불순물이 더 도핑될 수 있다.
기판(100) 상에 순차적으로 적층된 제1 식각 저지막(110), 제2 충전 패턴(320), 및 제2 식각 저지막(150)은 서로 동일한 도전형의 불순물을 포함할 수 있으며, 이에 따라 이들은 각각 제1 내지 제3 불순물 영역들로 지칭될 수도 있다. 상기 제1 내지 제3 불순물 영역들은 함께 불순물 영역 구조물을 정의할 수 있다.
도 17을 참조하면, 개구(290) 측벽에 잔류하는 제1 스페이서(300), 제2 식각 마스크(280), 및 제2 희생 패턴들(175)을 제거하여, 각 층에 형성된 절연 패턴들(165) 사이에 제2 갭(340)을 형성할 수 있다. 제2 갭(340)에 의해서 제1 블로킹 패턴(200)의 외측벽 일부가 노출될 수 있다.
예시적인 실시예들에 따르면, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 개구(290) 측벽에 잔류하는 제1 스페이서(300) 및 제2 희생 패턴들(175)을 제거할 수 있다.
도 18을 참조하면, 노출된 제1 블로킹 패턴(200)의 외측벽, 제2 갭들(340)의 내벽, 절연 패턴들(165)의 표면, 제1 식각 저지막(110)의 상면, 지지 패턴(140)의 상면, 및 제1 층간 절연막(270)의 상면에 제2 블로킹 패턴(350)을 형성하고, 제2 블로킹 패턴(350) 상에 게이트 배리어 막을 형성한 후, 제2 갭들(340)의 나머지 부분을 채우는 게이트 도전막을 상기 게이트 배리어 막 상에 형성한다.
이후, 상기 게이트 도전막 및 상기 게이트 배리어 막을 부분적으로 제거함으로써, 각 제2 갭들(340) 내부에 게이트 도전 패턴 및 게이트 배리어 패턴을 형성할 수 있으며, 이들은 함께 게이트 전극을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 게이트 도전막 및 상기 게이트 배리어 막은 습식 식각 공정을 통해 부분적으로 제거될 수 있으며, 이에 따라 형성되는 상기 게이트 전극은 각 제2 갭들(340)의 일부 혹은 전부를 채우도록 형성될 수 있다.
상기 게이트 전극은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 제2 방향으로 연장되는 상기 게이트 전극들은 개구(290)에 의해 서로 이격될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 상기 제1 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성될 수 있으며, 상기 복수 개의 층들에 형성된 상기 게이트 전극들은 게이트 전극 구조물을 형성할 수 있다. 상기 게이트 전극 구조물은 기판(100) 상면으로부터 상기 제1 방향을 따라 순차적으로 적층된 하나 이상의 제1 게이트 전극(382), 복수의 제2 게이트 전극들(384), 및 하나 이상의 제3 게이트 전극(386)을 포함할 수 있다. 각 제1 내지 제3 게이트 전극들(382, 384, 386)이 형성되는 층수는 제2 희생막들(170)의 층수에 의해 변동될 수 있다.
도 19를 참조하면, 제1 식각 저지막(110)이 탄소 및 P형 불순물이 도핑된 폴리실리콘, 혹은 P형 불순물이 도핑된 폴리실리콘을 포함하는 경우에, 상기 게이트 도전막 및 상기 게이트 배리어 막이 부분적으로 제거됨에 따라 노출되는 제2 블로킹 패턴(350) 부분을 통해 제1 식각 저지막(110) 상부에 N형 불순물을 주입함으로써 불순물 영역(도시되지 않음)을 형성할 수 있다. 하지만, 제1 식각 저지막(110)이 탄소 및 N형 불순물이 도핑된 폴리실리콘, 혹은 N형 불순물이 도핑된 폴리실리콘을 포함하는 경우에는, 상기 불순물 영역은 별도로 형성되지 않을 수 있다.
이후, 제2 블로킹 패턴(350) 상에 제2 스페이서 막을 형성한 후, 상기 제2 스페이서 막을 이방성 식각함으로써, 개구(290)의 측벽 상에 제2 스페이서(390)를 형성할 수 있으며, 이에 따라 제1 식각 저지막(110) 상의 제2 블로킹 패턴(350) 부분이 노출될 수 있다.
이후, 제2 스페이서(390)를 식각 마스크로 사용하여 이에 의해 커버되지 않는 제2 블로킹 패턴(350) 부분을 식각할 수 있으며, 제1 층간 절연막(270) 상면의 제2 블로킹 패턴(350) 부분도 함께 제거될 수 있다. 이때, 제1 식각 저지막(110) 상부 및 지지 패턴(140)의 상부도 부분적으로 제거될 수 있다.
이후, 제1 식각 저지막(110) 상면, 지지 패턴(140) 상면, 제2 스페이서(390), 및 제1 층간 절연막(270) 상에 개구(290)의 나머지 부분을 채우는 도전막을 형성한 후, 제1 층간 절연막(270)의 상면이 노출될 때까지 상기 도전막을 평탄화함으로써, 공통 소스 라인(CSL)(400)을 형성할 수 있다. CSL은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, CSL(400)은 상기 제1 방향으로 연장될 수 있으며, 또한 상기 제2 방향으로도 연장될 수 있다. 한편, CSL(400)의 저면은 제1 식각 저지막(110) 및 지지 패턴(140)에 의해 커버될 수 있다.
다시 도 1 내지 3을 참조하면, 제1 층간 절연막(270), CSL(400), 제2 스페이서(390), 및 제2 블로킹 패턴(350) 상에 제2 층간 절연막(410)을 형성한 후, 제1 및 제2 층간 절연막들(270, 410)을 관통하여 캐핑 패턴(260)의 상면에 접촉하는 콘택 플러그(420)를 형성할 수 있다. 이후, 제2 층간 절연막(410) 및 콘택 플러그(420) 상에 제3 층간 절연막(430)을 형성한 후, 제3 층간 절연막(430)을 관통하여 콘택 플러그(420) 상면에 접촉하는 비트 라인(440)을 형성할 수 있다.
전술한 공정들을 통해 상기 수직형 메모리 장치가 완성될 수 있다.
전술한 바와 같이, 기판(100) 상에 제1 희생막(130)을 형성하고, 게이트 전극 및 CSL(400) 형성을 위한 개구(290)를 통해 습식 식각 공정을 수행함으로써 제1 희생막(130)을 제거하여 제1 갭(310)을 형성한 후, 제1 희생막(130)에 의해 커버된 전하 저장 구조물(230) 부분을 제거할 수 있다. 이후, 제1 갭(310)을 제2 충전 패턴(320)으로 채움으로써, 채널(240)과 CSL(400)를 전기적으로 연결할 수 있다.
이에 따라, 제2 희생막(170)이 적층되는 층수가 증가하여 채널 홀(190)이 휘어지는 현상이 발생하더라도, 채널(240)과 CSL(400)은 서로 잘 연결될 수 있다.
한편, 제1 희생막(130) 상하부에는 이에 대해 높은 식각 선택비를 갖는 제1 및 제2 식각 저지막들(110, 150), 및/또는 확산 방지막(120)이 형성되므로, 제1 희생막(130) 제거 시 절연 패턴(165) 및/또는 기판(100) 상부가 손상되지 않을 수 있다.
또한, 제1 갭(310)이 절연 패턴들(165) 및 제2 희생 패턴들(175)의 하부에 형성된 제1 희생막(130)을 제거하여 형성되더라도, 지지 패턴(140) 및 채널(240)에 의해 이들이 지지되어 무너지지 않을 수 있다.
도 20은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 이때, 도 20은 도 1의 A-A'선을 따라 절단한 단면도이다.
상기 수직형 메모리 장치는 하부 층간 절연막을 더 포함하는 것을 제외하고는 도 1 내지 3을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 20을 참조하면, 상기 수직형 메모리 장치는 기판(100)과 제1 식각 저지막(110) 사이에 형성된 하부 층간 절연막(500)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 씨오피(Cell Over Peri: COP) 구조를 가질 수 있다. 이에 따라, 메모리 셀을 구동시키는 회로 패턴(도시되지 않음)이 상기 메모리 셀의 하부에 형성될 수 있다.
상기 회로 패턴은 트랜지스터, 콘택 플러그, 배선, 비아 등을 포함할 수 있다. 상기 회로 패턴은 하부 층간 절연막(500)에 의해 커버될 수 있으며, 상부의 제1 식각 저지막(110)에 전기적으로 연결될 수 있다.
도 21은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 이때, 도 21는 도 1의 A-A'선을 따라 절단한 단면도이다.
상기 수직형 메모리 장치는 CSL 플레이트를 더 포함하는 대신에, 개구 내에 CSL이 형성되지 않는 것을 제외하고는 도 20을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 21을 참조하면, 하부 층간 절연막(500)과 제1 식각 저지막(110) 사이에 형성된 CSL 플레이트(600)를 더 포함할 수 있으며, 개구(290) 내에는 별도의 CSL이 형성되지 않을 수 있다.
이에 따라, 개구(290) 내에는 측벽뿐만 아니라 가운데 부분까지 모두 채우는 제3 스페이서(395)가 형성될 수 있다.
CSL 플레이트(600)는 하부 층간 절연막(500)에 의해 커버된 회로 패턴과 전기적으로 연결될 수 있으며, 또한 상부의 제1 식각 저지막(110)과 전기적으로 연결될 수 있다. CSL 플레이트(600)는 예를 들어, 텅스텐과 같은 금속, 혹은 텅스텐 실리사이드와 같은 금속 실리사이드를 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 식각 저지막(110)은 N형 불순물, 및 탄소가 도핑된 폴리실리콘을 포함하거나, N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판
110, 320, 150: 제1 내지 제3 불순물 영역 110, 150: 제1, 제2 식각 저지막
120: 확산 방지막 125: 확산 방지 패턴
130, 170: 제1, 제2 희생막 140: 지지 패턴
160: 절연막 165: 절연 패턴
175: 제2 희생 패턴 180, 280: 제1, 제2 식각 마스크
190: 채널 홀 200, 350: 제1, 제2 블로킹 패턴
210: 전하 저장 패턴 220: 터널 절연 패턴
230: 전하 저장 구조물 240: 채널
250, 320: 제1, 제2 충전 패턴 260: 캐핑 패턴
270, 410, 430: 제1 내지 제3 층간 절연막
290: 개구
300, 390, 395: 제1 내지 제3 스페이서 310, 340: 제1, 제2 갭
330: 에어 갭
362, 364, 366: 제1 내지 제3 게이트 배리어 패턴
372, 374, 376: 제1 내지 제3 게이트 도전 패턴
382, 384, 386: 제1 내지 제3 게이트 전극
400: CSL 420: 콘택 플러그
440: 비트 라인 500: 하부 층간 절연막
CSL 플레이트: 600

Claims (20)

  1. 기판의 상면에 수직한 제1 방향을 따라 순차적으로 적층된 제1 내지 제3 불순물 영역들;
    상기 제3 불순물 영역 상에서 서로 이격된 게이트 전극들을 포함하는 게이트 전극 구조물;
    상기 기판 상에서 상기 제1 방향으로 연장되어 상기 게이트 전극 구조물, 상기 제2 및 제3 불순물 영역들, 및 상기 제1 불순물 영역의 상부를 관통하는 채널;
    상기 채널의 외측벽의 일부 및 저면을 커버하는 전하 저장 구조물; 및
    상기 제1 및 제3 불순물 영역들 사이에 형성된 지지 패턴을 포함하며,
    상기 채널은 상기 제2 불순물 영역의 측벽과 직접 접촉하는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 제1 및 제3 불순물 영역은 탄소 및 N형 불순물이 도핑된 폴리실리콘을 포함하고, 상기 제2 불순물 영역은 N형 불순물이 도핑된 폴리실리콘을 포함하는 수직형 메모리 장치.
  3. 삭제
  4. 제1항에 있어서, 상기 지지 패턴은 상기 제3 불순물 영역의 가장자리 저면에 접촉하는 수직형 메모리 장치.
  5. 제1항에 있어서, 상기 제1 불순물 영역과 상기 지지 패턴 사이에 형성되어 상기 제1 불순물 영역이 포함하는 불순물의 확산을 방지하는 확산 방지 패턴을 더 포함하는 수직형 메모리 장치.
  6. 제1항에 있어서, 상기 제1 불순물 영역 및 상기 지지 패턴 상부에 형성되어 상기 제1 방향으로 연장된 공통 소스 라인(CSL)을 더 포함하는 수직형 메모리 장치.
  7. 제1항에 있어서, 상기 제2 불순물 영역은 상기 채널의 외측벽에 대향하는 상기 제3 불순물 영역의 측벽 부분에 직접 접촉하는 수직형 메모리 장치.
  8. 제7항에 있어서, 상기 전하 저장 구조물은 상기 제2 불순물 영역보다 높은 위치에 형성된 제1 부분, 및 상기 제2 불순물 영역보다 낮은 위치에 형성된 제2 부분을 포함하며,
    상기 제1 부분의 저면은 상기 채널로부터 멀어질수록 점차 높아지고 상기 제2 부분의 상면은 상기 채널로부터 멀어질수록 점차 낮아지는 수직형 메모리 장치.
  9. 기판의 상면에 수직한 제1 방향을 따라 순차적으로 적층된 제1 내지 제3 불순물 영역들;
    상기 제3 불순물 영역 상에서 서로 이격된 게이트 전극들을 포함하는 게이트 전극 구조물;
    상기 기판 상에서 상기 제1 방향으로 연장되어 상기 게이트 전극 구조물, 및 상기 제2 및 제3 불순물 영역들을 관통하여, 적어도 일부가 상기 제2 불순물 영역에 접촉하는 채널;
    상기 채널의 외측벽의 일부를 커버하는 전하 저장 구조물; 및
    상기 제1 및 제3 불순물 영역들 사이에 형성되어 상기 제2 불순물 영역의 측벽과 접촉하며, 상기 제3 불순물 영역의 가장자리 저면에 접촉하여 이를 지지하는 지지 패턴을 포함하는 수직형 메모리 장치.
  10. 제9항에 있어서, 상기 지지 패턴은 탄소가 도핑된 폴리실리콘을 포함하는 수직형 메모리 장치.
  11. 기판 상에 형성되어 불순물이 도핑된 폴리실리콘을 포함하는 불순물 영역 구조물;
    상기 불순물 영역 구조물 상에서 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격된 게이트 전극들을 포함하는 게이트 전극 구조물;
    상기 기판 상에서 상기 제1 방향으로 연장되어 상기 게이트 전극 구조물 및 상기 불순물 영역 구조물의 적어도 일부를 관통하며, 그 외측벽의 제1 부분이 상기 불순물 영역 구조물에 직접 접촉하는 채널; 및
    상기 불순물 영역 구조물에 직접 접촉하지 않는 상기 채널 외측벽의 제2 부분 및 저면을 커버하는 전하 저장 구조물을 포함하는 수직형 메모리 장치.
  12. 제11항에 있어서, 상기 불순물 영역 구조물은 상기 제1 방향을 따라 상기 기판 상에 순차적으로 적층된 제1 내지 제3 불순물 영역들을 포함하는 수직형 메모리 장치.
  13. 제12항에 있어서, 상기 제1 내지 제3 불순물 영역들은 N형 불순물이 도핑된 수직형 메모리 장치.
  14. 제13항에 있어서, 상기 제1 및 제3 불순물 영역들은 각각 탄소가 더 도핑된 수직형 메모리 장치.
  15. 기판 상에 제1 식각 저지막, 제1 희생막, 및 제2 식각 저지막을 순차적으로 형성하고;
    상기 제2 식각 저지막 상에 교대로 반복적으로 적층된 절연막 및 제2 희생막을 포함하는 몰드를 형성하고;
    상기 몰드, 상기 제2 식각 저지막, 상기 제1 희생막, 및 상기 제1 식각 저지막 상부를 관통하는 채널, 및 상기 채널의 외측벽 및 저면을 커버하는 전하 저장 구조물을 형성하고;
    상기 몰드 및 상기 제2 식각 저지막을 관통하여 상기 제1 희생막을 노출시키는 개구를 형성하고;
    상기 개구를 통해 상기 제1 희생막을 제거함으로써, 상기 전하 저장 구조물의 일부를 노출시키는 갭을 형성하고;
    상기 노출된 전하 저장 구조물 일부를 제거하여 상기 채널의 외측벽 일부를 노출시키고;
    상기 노출된 채널 외측벽에 접촉하며 상기 갭을 채우는 충전 패턴을 형성하고; 그리고
    상기 제2 희생막을 게이트 전극으로 대체하는 것을 포함하는 수직형 메모리 장치의 제조 방법.
  16. 제15항에 있어서, 상기 제1 희생막을 제거하는 것은 습식 식각 공정을 통해 수행되는 수직형 메모리 장치의 제조 방법.
  17. 제15항에 있어서, 상기 제1 희생막은 불순물이 도핑되지 않은 폴리실리콘을 포함하고, 상기 각 제1 및 제2 식각 저지막들은 탄소, 및 N형 혹은 P형 불순물이 도핑된 폴리실리콘을 포함하는 수직형 메모리 장치의 제조 방법.
  18. 제17항에 있어서, 상기 충전 패턴은 상기 제1 및 제2 식각 저지막들에 도핑된 불순물과 동일한 도전형의 불순물이 도핑된 폴리실리콘을 포함하는 수직형 메모리 장치의 제조 방법.
  19. 제17항에 있어서, 상기 제1 식각 저지막과 상기 제1 희생막 사이에 확산 방지막을 형성하는 것을 더 포함하며,
    상기 확산 방지막은 상기 채널 및 상기 전하 저장 구조물이 형성될 때 상기 제1 식각 저지막에 포함된 N형 혹은 P형 불순물이 상기 제1 희생막으로 확산되는 것을 방지하는 수직형 메모리 장치의 제조 방법.
  20. 기판 상에 제1 불순물 영역 및 제1 희생막을 형성하고;
    이온 주입 공정을 통해 상기 제1 희생막의 일부에 불순물을 도핑하여 지지 패턴을 형성하고;
    상기 제1 희생막 및 지지 패턴 상에 교대로 반복적으로 적층된 절연막 및 제2 희생막을 포함하는 몰드를 형성하고;
    상기 몰드, 상기 제1 희생막, 및 상기 제1 불순물 영역의 상부를 관통하는 채널, 및 상기 채널의 외측벽 및 저면을 커버하는 전하 저장 구조물을 형성하고;
    상기 몰드를 관통하여 상기 제1 희생막 및 상기 지지 패턴을 노출시키는 개구를 형성하고;
    상기 개구를 통해 상기 제1 희생막을 제거함으로써, 상기 전하 저장 구조물의 일부를 노출시키는 갭을 형성하고;
    상기 노출된 전하 저장 구조물 일부를 제거하여 상기 채널의 외측벽 일부를 노출시키고;
    상기 노출된 채널 외측벽에 접촉하며 상기 갭을 채우는 제2 불순물 영역을 형성하고; 그리고
    상기 제2 희생막을 게이트 전극으로 대체하는 것을 포함하는 수직형 메모리 장치의 제조 방법.
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