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KR102684115B1 - 반도체 메모리 소자 - Google Patents

반도체 메모리 소자 Download PDF

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KR102684115B1
KR102684115B1 KR1020190087832A KR20190087832A KR102684115B1 KR 102684115 B1 KR102684115 B1 KR 102684115B1 KR 1020190087832 A KR1020190087832 A KR 1020190087832A KR 20190087832 A KR20190087832 A KR 20190087832A KR 102684115 B1 KR102684115 B1 KR 102684115B1
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channel
gate electrode
memory
sidewall
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KR1020190087832A
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최정달
장정식
김진국
신동선
오세영
이기홍
이동훈
이성훈
정성용
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에스케이하이닉스 주식회사
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Abstract

본 기술은 반도체 메모리 소자를 포함할 수 있다. 상기 반도체 메모리 소자는 서로 분리된 제1 채널패턴 및 제2 채널패턴, 상기 제1 채널패턴과 상기 제2 채널패턴을 감싸는 도전패턴, 및 상기 도전패턴과 상기 제1 채널패턴 사이에 배치된 제1 메모리패턴, 및 상기 도전패턴과 상기 제2 채널패턴 사이에 배치된 제2 메모리패턴을 포함할 수 있다.

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 소자에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 소자에 관한 것이다.
반도체 메모리 소자는 데이터를 저장할 수 있는 다수의 메모리 셀들을 포함할 수 있다. 반도체 메모리 소자의 집적도 향상을 위하여, 메모리 셀들을 기판 상에 3차원으로 배열한 3차원 메모리 소자가 제안된 바 있다.
본 발명의 실시 예들은 메모리 셀들의 집적도를 개선할 수 있는 반도체 메모리 소자를 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 소자는 수직방향으로 연장되고, 서로 마주하는 제1 채널패턴 및 제2 채널패턴, 상기 제1 채널패턴과 상기 제2 채널패턴 사이에 형성되고 상기 수직방향으로 연장된 채널 분리 패턴, 각각이 상기 제1 채널패턴, 상기 제2 채널패턴 및 상기 채널 분리 패턴을 감싸고 상기 수직방향으로 서로 이격되어 적층된 도전패턴들을 포함하는 적층체, 상기 도전패턴들 각각과 상기 제1 채널패턴 사이에 배치된 제1 메모리패턴, 및 상기 도전패턴들 각각과 상기 제2 채널패턴 사이에 배치된 제2 메모리패턴을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 소자는 서로 교차하는 제1 방향 및 제2 방향으로 확장된 셀 게이트 전극, 상기 셀 게이트 전극을 관통하는 홀, 상기 홀의 일측벽 상에 형성된 제1 채널패턴, 상기 홀의 타측벽 상에 형성되고 상기 제1 채널패턴으로부터 이격된 제2 채널패턴, 상기 셀 게이트 전극과 상기 제1 채널패턴 사이에 배치된 제1 메모리패턴, 및 상기 셀 게이트 전극과 상기 제2 채널패턴 사이에 배치된 제2 메모리패턴들을 포함할 수 있다.
일 실시 예로서, 상기 반도체 메모리 소자는 상기 제1 채널패턴의 일단에 연결된 제1 비트라인, 상기 제2 채널패턴의 일단에 연결되고 상기 제1 비트라인으로부터 이격된 제2 비트라인을 더 포함할 수 있다.
일 실시 예로서, 상기 반도체 메모리 소자는 상기 제1 채널패턴의 일단과 상기 제2 채널패턴의 일단에 공통으로 연결된 비트라인, 상기 셀 게이트 전극과 상기 비트라인 사이에 배치된 제1 셀렉트 게이트 전극, 상기 셀 게이트 전극과 상기 비트라인 사이에 배치되고 상기 제1 셀렉트 게이트 전극에 나란한 제2 셀렉트 게이트 전극, 상기 제1 셀렉트 게이트 전극과 상기 제2 셀렉트 게이트 전극 사이에 배치되고 상기 셀 게이트 전극에 중첩된 상부분리구조를 더 포함할 수 있다. 상기 제1 채널패턴은 상기 제1 셀렉트 게이트 전극을 관통하도록 연장될 수 있다. 상기 제2 채널패턴은 상기 제2 셀렉트 게이트 전극을 관통하도록 연장될 수 있다.
일 실시 예로서, 상기 반도체 메모리 소자는 상기 제1 채널패턴의 일단과 상기 제2 채널패턴의 일단에 공통으로 연결된 비트라인, 상기 셀 게이트 전극과 상기 비트라인 사이에 배치된 하부 셀렉트 게이트 전극, 및 상기 하부 셀렉트 게이트 전극과 상기 비트라인 사이에 배치된 상부 셀렉트 게이트 전극을 더 포함할 수 있다. 상기 제1 및 제2 채널패턴들 각각은 상기 하부 셀렉트 게이트 전극 및 상기 상부 셀렉트 게이트 전극을 관통하도록 연장될 수 있다. 상기 제1 채널패턴은 상기 하부 셀렉트 게이트 전극에 중첩된 제1 채널영역 및 상기 상부 셀렉트 게이트 전극에 중첩된 제2 채널영역을 포함할 수 있다. 상기 제2 채널패턴은 상기 하부 셀렉트 게이트 전극에 중첩된 제3 채널영역 및 상기 상부 셀렉트 게이트 전극에 중첩된 제4 채널영역을 포함할 수 있다. 상기 제1 채널영역 및 상기 제4 채널영역 각각의 문턱전압은 상기 제2 채널영역 및 상기 제3 채널영역 각각의 문턱전압보다 높을 수 있다.
본 기술은 도전패턴에 공유되는 제1 채널패턴 및 제2 채널패턴을 서로 분리시킴으로써 메모리 셀들의 집적도를 개선할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 소자를 나타내는 블록도이다.
도 2a 및 도 2b는 도 1에 도시된 각 메모리 블록을 구성하는 게이트 전극들의 다양한 실시 예들을 나타내는 도면들이다.
도 3a 및 도 3b는 도 2a 및 도 2b에 도시된 셀 플러그들 각각에 의해 정의된 제1 메모리 셀 스트링 및 제2 메모리 셀 스트링을 나타내는 평면도들이다.
도 4는 본 발명의 일 실시 예에 따른 제1 메모리 셀 스트링 및 제2 메모리 셀 스트링을 나타내는 회로도이다.
도 5는 본 발명의 일 실시 예에 따른 반도체 메모리 소자를 나타내는 평면도이다.
도 6a 및 도 6b는 도 5에 도시된 반도체 메모리 소자에 대한 단면도들이다.
도 7 및 도 8은 본 발명의 실시 예들에 따른 반도체 메모리 소자들을 나타내는 평면도들이다.
도 9는 본 발명의 일 실시 예에 따른 제1 메모리 셀 스트링 및 제2 메모리 셀 스트링을 나타내는 회로도이다.
도 10은 본 발명의 일 실시 예에 따른 반도체 메모리 소자를 나타내는 평면도이다.
도 11a 및 도 11b는 도 10에 도시된 반도체 메모리 소자에 대한 단면도들이다.
도 12는 본 발명의 일 실시 예에 따른 제1 메모리 셀 스트링 및 제2 메모리 셀 스트링을 나타내는 회로도이다.
도 13a 및 도 13b는 도 12에 도시된 제1 메모리 셀 스트링 및 제2 메모리 셀 스트링 중 어느 하나를 선택하기 위한 개략적인 동작을 나타내는 회로도이다.
도 14는 본 발명의 일 실시 예에 따른 반도체 메모리 소자를 나타내는 평면도이다.
도 15a 및 도 15b는 도 14에 도시된 반도체 메모리 소자에 대한 단면도들이다.
도 16a 및 도 16b는 본 발명의 다양한 실시 예들에 따른 반도체 메모리 소자를 나타내는 단면도들이다.
도 17a 및 도 17b는 도 16a 및 도 16b에 도시된 제1 메모리패턴 및 제2 메모리패턴에 대한 다양한 실시 예들을 나타내는 평면도들이다.
도 18 내지 도 20은 본 발명의 실시 예들에 따른 반도체 메모리 소자의 제조방법들을 개략적으로 나타내는 순서도들이다.
도 21은 슬릿에 의해 분리된 게이트 적층체들을 나타내는 평면도이다.
도 22a 및 도 22b는 도 21에 도시된 게이트 적층체들에 대한 단면도들이다.
도 23 내지 도 25는 채널 분리 패턴을 형성하는 공정을 나타내는 도면들이다.
도 26은 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 27은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
본 발명의 실시 예에서 어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 직접적으로 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다.
본 발명의 실시 예에서 제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
본 발명의 실시 예에서, "구성 1 또는 구성 2 중 적어도 하나"라는 기재는 "구성 1", "구성 2" 또는 "구성 1과 구성 2"로 이해되어야 할 것이다.
본 발명의 실시 예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 발명의 실시 예에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 소자(10)를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 소자(10)는 다수의 메모리 블록들(BLK1 내지 BLKn)을 포함할 수 있다.
메모리 블록들(BLK1 내지 BLKn) 각각은 소스라인, 비트라인들, 소스라인과 비트라인들에 전기적으로 연결된 메모리 셀 스트링들, 메모리 셀 스트링들에 전기적으로 연결된 워드라인들, 및 메모리 셀 스트링들에 전기적으로 연결된 셀렉트 라인들을 포함할 수 있다. 메모리 셀 스트링들 각각은 채널패턴에 의해 직렬로 연결된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 셀렉트 라인들 및 워드라인들은 셀렉트 트랜지스터들 및 메모리 셀들의 게이트 전극들로서 이용될 수 있다.
도 2a 및 도 2b는 도 1에 도시된 각 메모리 블록을 구성하는 게이트 전극들의 다양한 실시 예들을 나타내는 도면들이다.
도 2a 및 도 2b를 참조하면, 도 1에 도시된 메모리 블록들(BLK1 내지 BLKn) 각각은 수직방향(D3)으로 서로 이격되어 적층된 게이트 전극들(CP, UCP1, UCP2)을 포함할 수 있다. 게이트 전극들(CP, UCP1, UCP2) 각각은 수직방향(D3)에 직교하는 평면에서 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다.
게이트 전극들은 다수의 도전패턴들(CP) 및 다수의 도전패턴들(CP) 상에 적층된 1이상의 상부도전패턴들(UCP1, UCP2)을 포함할 수 있다. 예를 들어, 상부분리구조(USI)에 의해 서로 분리된 제1 상부도전패턴(UCP1) 및 제2 상부도전패턴(UCP2)이 다수의 도전패턴들(CP) 상에 중첩될 수 있다.
제1 상부도전패턴(UCP1) 및 제2 상부도전패턴(UCP2)은 다수의 도전패턴들(CP)로부터 수직방향(D3)으로 이격될 수 있다. 제1 상부도전패턴(UCP1)과 제2 상부도전패턴(UCP2) 사이에 배치된 상부분리구조(USI)는 다수의 도전패턴들(CP)에 중첩될 수 있다. 도 2a 및 도 2b는 제1 상부도전패턴(UCP1) 및 제2 상부도전패턴(UCP2)이 단일층에 배치된 경우를 예시하고 있으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 다수의 도전패턴들(CP) 상에 2이상의 제1 상부도전패턴들이 수직방향(D3)으로 이격되어 적층될 수 있고, 다수의 도전패턴들(CP) 상에 2이상의 제2 상부도전패턴들이 수직방향(D3)으로 이격되어 적층될 수 있다. 제1 상부도전패턴(UCP1) 및 제2 상부도전패턴(UCP2)은 셀렉트 게이트 전극들로 이용되는 셀렉트 라인들을 구성할 수 있다. 예를 들어, 제1 상부도전패턴(UCP1) 및 제2 상부도전패턴(UCP2) 각각은 드레인 셀렉트 게이트 전극으로 이용되는 드레인 셀렉트 라인을 구성할 수 있다.
도전패턴들(CP)은 셀 게이트 전극들로 이용되는 워드라인들을 포함할 수 있다. 도전패턴들(CP)은 더미 게이트 전극들로 이용되는 더미워드라인들을 포함할 수 있다. 도전패턴들(CP)은 소스 셀렉트 게이트 전극으로 이용되는 소스 셀렉트 라인을 포함할 수 있다.
게이트 전극들(CP, UCP1, UCP2) 각각은 홀(H)에 의해 관통될 수 있다. 홀(H)은 원형, 타원형, 정사각형, 다각형 등 다양한 형태의 횡단면 구조로 형성될 수 있다. 홀(H)은 셀 플러그(PL)로 채워질 수 있다. 셀 플러그(PL)는 제1 채널패턴(CHa), 제2 채널패턴(CHb), 채널 분리 패턴(CI), 제1 메모리패턴(MLa), 및 제2 메모리패턴(MLb)을 포함할 수 있다.
제1 채널패턴(CHa) 및 제2 채널패턴(CHb)은 서로 마주하고, 채널 분리 패턴(CI)에 의해 서로 이격될 수 있다. 제1 채널패턴(CHa)은 홀(H)의 일측벽 상에 형성되고, 제2 채널패턴(CHb)은 홀(H)의 타측벽 상에 형성될 수 있다. 제1 채널패턴(CHa), 제2 채널패턴(CHb) 및 채널 분리 패턴(CI)은 수직방향(D3)으로 연장될 수 있다. 채널 분리 패턴(CI)은 게이트 전극들(CP, UCP1, UCP2)에 의해 둘러싸일 수 있다.
제1 메모리패턴(MLa)은 게이트 전극들(CP, UCP1, UCP2) 각각과 제1 채널패턴(CHa) 사이에 배치될 수 있고, 제2 메모리패턴(MLb)은 게이트 전극들(CP, UCP1, UCP2) 각각과 제2 채널패턴(CHb) 사이에 배치될 수 있다. 일 실시 예로서, 제1 메모리패턴(MLa) 및 제2 메모리패턴(MLb)은 도 2a에 도시된 바와 같이 채널 분리 패턴(CI)의 측벽상으로 연장되고, 서로 연결될 수 있다. 다른 실시 예로서, 제1 메모리패턴(MLa) 및 제2 메모리패턴(MLb)은 도 2b에 도시된 바와 같이 채널 분리 패턴(CI)에 의해 서로 분리될 수 있다. 다시 말해, 채널 분리 패턴(CI)은 제1 메모리패턴(MLa) 및 제2 메모리패턴(MLb) 사이로 연장될 수 있다.
도 3a 및 도 3b는 도 2a 및 도 2b에 도시된 셀 플러그들(PL) 각각에 의해 정의된 제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb)을 나타내는 평면도들이다.
도 3a 및 도 3b를 참조하면, 제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb)은 그에 대응하는 셀 플러그(PL)의 채널 분리 패턴(CI)에 의해 서로 분리될 수 있다. 제1 메모리 셀 스트링(STRa)은 제1 채널패턴(CHa)에 의해 직렬로 연결된 메모리 셀들 및 셀렉트 트랜지스터들 포함할 수 있고, 제2 메모리 셀 스트링(STRb)은 제2 채널패턴(CHb)에 의해 직렬로 연결된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 채널 분리 패턴(CI)은 절연물로 형성될 수 있다.
제1 채널패턴(CHa) 및 제2 채널패턴(CHb) 각각은 도 2a 및 도 2b를 참조하여 상술한 홀(H)의 중심영역을 향하는 제1 측벽(S1) 및 홀(H)의 측벽을 향하는 제2 측벽(S2)을 포함할 수 있다. 제2 측벽(S2)은 채널 분리 패턴(CI)과 공면을 이루는 제1 측벽(S1)에 비해 큰 곡률을 가질 수 있다. 예를 들어, 제1 측벽(S1)은 실질적으로 평평하게 형성될 수 있다.
제1 채널패턴(CHa) 및 제2 채널패턴(CHb) 각각은 코어절연막(CO) 및 채널막(CL)을 포함할 수 있다. 코어절연막(CO)은 채널 분리 패턴(CI)의 측벽과 공면을 이루는 일측벽과 채널막(CL)으로 둘러싸인 타측벽을 가질 수 있다. 채널막(CL)은 채널영역으로 이용될 수 있는 반도체물질을 포함할 수 있다.
제1 메모리패턴(MLa) 및 제2 메모리패턴(MLb) 각각은 채널막(CL)의 측벽 상에 형성된 터널절연막(TI), 터널절연막(TI)의 측벽 상에 형성된 데이터 저장막(DL), 데이터 저장막(DL)의 측벽 상에 형성된 블로킹 절연막(BI)을 포함할 수 있다. 데이터 저장막(DL)은 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 이를 위해, 데이터 저장막(DL)은 다양한 물질로 형성될 수 있으며, 예를 들어 전하 트랩막으로 형성될 수 있다. 전하 트랩막은 질화막을 포함할 있다. 본 발명의 이에 한정되지 않으며, 데이터 저장막(DL)은 상변화 물질, 나노닷 등을 포함할 수 있다. 블로킹 절연막(BI)은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널절연막(TI)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
일 실시 예로서, 터널절연막(TI), 데이터 저장막(DL), 또는 블로킹 절연막(BI) 중 적어도 어느 하나는 채널 분리 패턴(CI)의 측벽상으로 연장될 수 있다. 예를 들어, 도 3a에 도시된 바와 같이, 터널절연막(TI), 데이터 저장막(DL), 또는 블로킹 절연막(BI)은 제1 메모리패턴(MLa) 및 제2 메모리패턴(MLb)이 서로 연결될 수 있도록 채널 분리 패턴(CI)의 측벽상으로 연장되여 메모리패턴연장부(MLc)를 구성할 수 있다.
다른 실시 예로서, 도 3b에 도시된 바와 같이 터널절연막(TI), 데이터 저장막(DL), 및 블로킹 절연막(BI) 각각은 채널 분리 패턴(CI)에 의해 제1 메모리패턴(MLa) 및 제2 메모리패턴(MLb)으로 분리될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb)을 나타내는 회로도이다.
도 4를 참조하면, 제1 메모리 셀 스트링(STRa)은 제1 비트라인(BLa)과 소스라인(SL)에 연결될 수 있다. 제2 메모리 셀 스트링(STRb)은 제1 비트라인(BLa)으로부터 이격된 제2 비트라인(BLb)과 소스라인(SL)에 연결될 수 있다.
제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb) 각각은 소스라인(SL)에 연결된 적어도 하나의 소스 셀렉트 트랜지스터(SST), 그에 대응하는 비트라인(BLa 또는 BLb)에 연결된 적어도 하나의 드레인 셀렉트 트랜지스터(DST) 및 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스(DST) 사이에 직렬로 연결된 다수의 메모리 셀들(MC1 내지 MCn)을 포함할 수 있다. 제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb) 각각은 다수의 메모리 셀들(MC1 내지 MCn)과 소스 셀렉트 트랜지스터(SST) 사이에 연결된 적어도 하나의 소스측더미셀(DMs)을 더 포함할 수 있다. 제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb) 각각은 다수의 메모리 셀들(MC1 내지 MCn)과 드레인 셀렉트 트랜지스터(DST) 사이에 연결된 적어도 하나의 드레인측더미셀(DMd)을 더 포함할 수 있다. 소스측더미셀(DMs) 또는 드레인측더미셀(DMd) 중 적어도 하나는 생략될 수 있다.
제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb)은 소스 셀렉트 트랜지스터(SST)의 소스 셀렉트 게이트 전극으로 이용되는 소스 셀렉트 라인(SSL)에 공통으로 연결될 수 있다. 제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb)은 소스측더미셀(DMs)의 게이트 전극으로 이용되는 소스측더미워드라인(SPWL)에 공통으로 연결될 수 있다. 제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb)은 메모리 셀들(MC1 내지 MCn)의 셀 게이트 전극들로 이용되는 워드라인들(WL1 내지 WLn) 각각에 공통으로 연결될 수 있다. 제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb)은 드레인측더미셀(DMd)의 게이트 전극으로 이용되는 드레인측더미워드라인(DPWL)에 공통으로 연결될 수 있다. 제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb)은 드레인 셀렉트 트랜지스터(DST)의 드레인 셀렉트 게이트 전극으로 이용되는 드레인 셀렉트 라인(DSL)에 공유될 수 있다.
제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb)은 서로 다른 제1 비트라인(BLa) 및 제2 비트라인(BLb)에 각각 연결된다. 따라서, 제1 비트라인(BLa) 및 제2 비트라인(BLb)에 인가되는 신호를 개별적으로 제어함으로써, 제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb) 중 하나를 선택할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 반도체 메모리 소자를 나타내는 평면도이다. 도 5는 도 4에 도시된 회로를 구성할 수 있는 비트라인들(BLa, BLb) 및 게이트 적층체(GST)에 대한 일 실시 예를 나타낸다.
도 5를 참조하면, 반도체 메모리 소자는 게이트 적층체(GST) 및 게이트 적층체(GST)에 중첩된 다수의 비트라인들(BLa, BLb)을 포함할 수 있다. 게이트 적층체(GST)는 다수의 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL) 및 적어도 한쌍의 제1 상부도전패턴(DSL1) 및 제2 상부도전패턴(DSL2)을 포함할 수 있다.
도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL), 제1 상부도전패턴(DSL1) 및 제2 상부도전패턴(DSL2) 각각은 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다. 비트라인들(BLa, BLb)은 제1 방향(D1)으로 연장되고, 제2 방향(D2)으로 서로 이격될 수 있다.
도전패턴들은 적어도 하나의 소스 셀렉트 라인(SSL) 및 다수의 워드라인들(WL1 내지 WLn)을 포함할 수 있다. 도전패턴들은 소스측더미워드라인(SPWL) 또는 드레인측더미워드라인(DPWL) 중 적어도 하나를 더 포함할 수 있다.
제1 상부도전패턴(DSL1) 및 제2 상부도전패턴(DSL2)은 제2 방향(D2)으로 연장된 상부분리구조(DSI)에 의해 제1 방향(D1)으로 서로 이격될 수 있다. 제1 상부도전패턴(DSL1) 및 제2 상부도전패턴(DSL2) 각각은 도 4를 참조하여 상술한 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 상부분리구조(DSI)는 소스 셀렉트 라인(SSL), 다수의 워드라인들(WL1 내지 WLn), 소스측더미워드라인(SPWL) 및 드레인측더미워드라인(DPWL)에 중첩될 수 있다. 제1 상부도전패턴(DSL1) 및 제2 상부도전패턴(DSL2) 각각은 그에 대응하는 한 쌍의 제1 채널패턴(CHa) 및 제2 채널패턴(CHb)에 공유될 수 있다.
도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL), 제1 상부도전패턴(DSL1) 및 제2 상부도전패턴(DSL2) 각각은 채널 분리 패턴(CI)을 사이에 두고 마주하는 제1 채널패턴(CHa) 및 제2 채널패턴(CHb)에 의해 관통될 수 있다. 제1 채널패턴(CHa) 및 제2 채널패턴(CHb)은 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL) 각각으로 둘러싸이고, 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL) 각각을 공유할 수 있다. 제1 채널패턴(CHa) 및 제2 채널패턴(CHb) 각각은 채널 분리 패턴(CI)의 측벽을 향하는 제1 측벽 및 게이트 적층체(GST)를 향하는 제2 측벽을 포함할 수 있다. 제2 측벽은 제1 측벽에 비해 큰 곡률을 가질 수 있다.
비트라인들(BLa, BLb)은 제1 채널패턴(CHa)에 연결된 제1 비트라인(BLa) 및 제2 채널패턴(CHb)에 연결된 제2 비트라인(BLb)을 포함할 수 있다. 제1 비트라인(BLa)은 제1 콘택 플러그(CTa)를 경유하여 제1 채널패턴(CHa)의 일단에 연결될 수 있다. 제2 비트라인(BLb)은 제2 콘택 플러그(CTb)를 경유하여 제2 채널패턴(CHb)의 일단에 연결될 수 있다.
채널 분리 패턴(CI)은 제1 및 제2 방향들(D1 및 D2)에 대한 사선방향으로 연장될 수 있다. 이 경우, 제1 콘택 플러그(CTa) 및 제2 콘택 플러그(CTb)는 제1 및 제2 방향들(D1 및 D2)에 대한 사선방향으로 이웃할 수 있다.
도 6a 및 도 6b는 도 5에 도시된 반도체 메모리 소자에 대한 단면도들이다. 도 6a는 도 5에 도시된 선 I-I'를 따라 절취한 반도체 메모리 소자의 단면을 나타내고, 도 6b는 도 5에 도시된 선 Ⅱ-Ⅱ'를 따라 절취한 반도체 메모리 소자의 단면을 나타낸다.
도 6a 및 도 6b를 참조하면, 게이트 적층체(GST)는 소스라인(SL)과 상부절연막(UIL) 사이에 배치될 수 있다. 게이트 적층체(GST)는 수직방향(D3)으로 서로 이격되어 적층된 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL), 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL)로부터 수직방향(D3)으로 이격되고 상부분리구조(DSI)에 의해 서로 분리된 제1 상부도전패턴(DSL1) 및 제2 상부도전패턴(DSL2)을 포함할 수 있다. 게이트 적층체(GST)는 수직방향(D3)으로 이격되어 적층된 층간 절연막들(IL)을 더 포함할 수 있다. 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL), 제1 상부도전패턴(DSL1) 및 제2 상부도전패턴(DSL2) 각각은 수직방향(D3)으로 서로 이웃한 층간 절연막들(IL) 사이에 배치될 수 있다. 다시 말해, 층간 절연막들(IL)은 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL), 제1 상부도전패턴(DSL1) 및 제2 상부도전패턴(DSL2)과 수직방향(D3)으로 교대로 적층될 수 있다.
게이트 적층체(GST)는 홀(H)에 의해 관통될 수 있다. 제1 채널패턴(CHa)은 도 2a 및 도 2b를 참조하여 상술한 바와 같이 홀(H)의 일측벽 상에 배치될 수 있고, 제2 채널패턴(CHb)은 도 2a 및 도 2b를 참조하여 상술한 바와 같이 홀(H)의 타측벽 상에 배치될 수 있다.
제1 채널패턴(CHa) 및 제2 채널패턴(CHb) 각각은 도 3a 및 도 3b를 참조하여 상술한 바와 같이 코어절연막(CO) 및 채널막(CL)을 포함할 수 있다. 코어절연막(CO)은 채널 분리 패턴(CI) 및 채널막(CL)보다 낮게 형성될 수 있다. 채널막(CL)은 코어절연막(CO)의 측벽 상에 형성된 제1 반도체막(SE1) 및 제1 반도체막(SE1)과 채널 분리 패턴(CI) 사이에 형성되고, 코어절연막(CO) 상에 배치된 제2 반도체막(SE2)을 포함할 수 있다. 제1 반도체막(SE1)과 제2 반도체막(SE2)은 실리콘을 포함할 수 있다. 제2 반도체막(SE2)은 도전형 도펀트를 포함할 수 있다. 예를 들어, 제2 반도체막(SE2)은 n형 도펀트를 포함할 수 있다. 제1 반도체막(SE1)은 소스라인(SL)에 연결될 수 있다.
제1 채널패턴(CHa)의 측벽 상에 제1 메모리패턴(MLa)이 형성되고, 제2 채널패턴(CHb)의 측벽 상에 제2 메모리패턴(MLb)이 형성될 수 있다. 제1 메모리패턴(MLa) 및 제2 메모리패턴(MLb)은 수직방향(D3)으로 연장될 수 있다. 제1 메모리패턴(MLa) 및 제2 메모리패턴(MLb)각각은 도 3a 및 도 3b를 참조하여 상술한 바와 같이 터널절연막(TI), 데이터 저장막(DL), 및 블로킹 절연막(BI)을 포함할 수 있다.
상부절연막(UIL)은 제1 콘택플러그(CTa) 및 제2 콘택플러그(CTb)에 의해 관통될 수 있다. 도 5에 도시된 제1 비트라인(BLa) 및 제2 비트라인(BLb)은 상부절연막(UIL) 상에 배치되고, 상부절연막(UIL)에 의해 게이트 적층체(GST)로부터 이격될 수 있다. 제1 콘택플러그(CTa)는 제1 채널패턴(CHa)으로부터 제1 비트라인(BLa)을 향해 연장될 수 있다. 제2 콘택플러그(CTb)는 제2 채널패턴(CHb)으로부터 제2 비트라인(BLb)을 향해 연장될 수 있다.
상부분리구조(DSI)는 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL)을 관통하지 않는 깊이로 형성되고, 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL)에 중첩될 수 있다.
도 7 및 도 8은 본 발명의 실시 예들에 따른 반도체 메모리 소자들을 나타내는 평면도들이다. 도 7 및 도 8은 도 4에 도시된 회로를 구성할 수 있는 비트라인들(BLa, BLb) 및 게이트 적층체(GST)에 대한 다양한 실시 예들을 나타낸다.
도 7 및 도 8을 참조하면, 반도체 메모리 소자는 게이트 적층체(GST) 및 게이트 적층체(GST)에 중첩된 다수의 비트라인들(BLa, BLb)을 포함할 수 있다. 게이트 적층체(GST)는 다수의 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL) 및 적어도 한쌍의 제1 상부도전패턴(DSL1) 및 제2 상부도전패턴(DSL2)을 포함할 수 있다.
도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL), 제1 상부도전패턴(DSL1), 제2 상부도전패턴(DSL2), 및 비트라인들(BLa, BLb)은 도 5를 참조하여 상술한 바와 동일한 레이아웃으로 형성될 수 있다. 도전패턴들은 도 5를 참조하여 상술한 바와 같이 적어도 하나의 소스 셀렉트 라인(SSL), 다수의 워드라인들(WL1 내지 WLn), 소스측더미워드라인(SPWL), 및 드레인측더미워드라인(DPWL)을 포함할 수 있다.
도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL), 제1 상부도전패턴(DSL1), 제2 상부도전패턴(DSL2), 및 비트라인들(BLa, BLb)은 도 6a 및 도 6b를 참조하여 상술한 바와 동일한 적층구조로 형성될 수 있다.
제1 상부도전패턴(DSL1) 및 제2 상부도전패턴(DSL2)은 도 5를 참조하여 상술한 바와 같이, 제2 방향(D2)으로 연장된 상부분리구조(DSI)에 의해 제1 방향(D1)으로 서로 이격될 수 있다. 제1 상부도전패턴(DSL1) 및 제2 상부도전패턴(DSL2) 각각은 도 4를 참조하여 상술한 드레인 셀렉트 라인(DSL)으로 이용될 수 있다.
도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL), 제1 상부도전패턴(DSL1) 및 제2 상부도전패턴(DSL2) 각각은 채널 분리 패턴(CI)을 사이에 두고 마주하는 제1 채널패턴(CHa) 및 제2 채널패턴(CHb)에 의해 관통될 수 있다. 제1 채널패턴(CHa) 및 제2 채널패턴(CHb) 각각은 도 6a 및 도 6b를 참조하여 상술한 바와 같이 코어 절연막(CO) 및 채널막(CL)을 포함할 수 있다. 제1 채널패턴(CHa) 및 제2 채널패턴(CHb)의 측벽들 상에, 도 6a를 참조하여 상술한 제1 메모리패턴(MLa) 및 제2 메모리패턴(MLb)이 각각 형성될 수 있다.
일 실시 예로서, 채널 분리 패턴(CI)은 도 7에 도시된 바와 같이 제1 방향(D1)으로 연장된 바(bar) 타입일 수 있다. 이 경우, 제1 콘택 플러그(CTa) 및 제2 콘택 플러그(CTb)는 제2 방향(D2)으로 이웃할 수 있다. 제1 방향(D1)을 따라 도 7에 도시된 채널 분리 패턴(CI)을 절취한 단면구조는 도 6a에 도시된 단면구조와 동일하다.
다른 실시 예로서, 채널 분리 패턴(CI)은 도 8에 도시된 바와 같이 제1 및 제2 방향들(D1 및 D2)에 대한 사선방향으로 연장될 수 있다. 이 경우, 제1 콘택 플러그(CTa) 및 제2 콘택 플러그(CTb)는 제1 및 제2 방향들(D1 및 D2)에 대한 사선방향으로 이웃할 수 있다. 채널 분리 패턴(CI)의 연장방향을 따라 도 8에 도시된 채널 분리 패턴(CI)을 절취한 단면구조는 도 6a에 도시된 단면구조와 동일하다.
다시 도 7 및 도 8을 참조하면, 비트라인들(BLa, BLb)은 제1 비트라인들(BLa) 및 제2 비트라인들(BLb)을 포함할 수 있다. 제1 비트라인들(BLa) 각각은 제1 콘택 플러그(CTa)를 경유하여 그에 대응하는 제1 채널패턴(CHa)에 연결될 수 있다. 제2 비트라인들(BLb) 각각은 제2 콘택 플러그(CTb)를 경유하여 그에 대응하는 제2 채널패턴(CHb)의 일단에 연결될 수 있다.
일 실시 예로서, 제1 비트라인들(BLa) 및 제2 비트라인들(BLb)은 도 7에 도시된 바와 같이, 제2 방향(D2)으로 교대로 배치될 수 있다. 한 쌍의 제1 비트라인(BLa) 및 제2 비트라인(BLb)은 채널 분리 패턴(CI), 제1 채널패턴(CHa) 및 제2 채널패턴(CHb)을 포함하는 각 셀 플러그에 중첩될 수 있다.
다른 실시 예로서, 채널 분리 패턴(CI), 제1 채널패턴(CHa) 및 제2 채널패턴(CHb)을 포함하는 각 셀 플러그에 비트라인들(BLa, BLb) 중 3개 이상이 중첩될 수 있다. 이 경우, 각 셀 플러그에 그에 대응하는 제1 비트라인 및 제2 비트라인 한 쌍이 연결되고, 제1 비트라인과 제2 비트라인 사이에 적어도 하나의 비트라인이 배치될 수 있다. 적어도 하나의 비트라인은 그에 중첩된 임의의 셀 플러그를 구성하는 제1 채널패턴(CHa)과 제2 채널패턴(CHb)으로 절연되고, 다른 셀 플러그에 연결될 수 있다. 예를 들어, 도 8을 참조하면, 제1 비트라인들(BLa)은 다수의 쌍들(Pa)로 구분될 수 있고, 제2 비트라인들(BLb)은 다수의 쌍들(Pb)로 구분될 수 있다. 제1 비트라인들의 쌍들(Pa)과 제2 비트라인들의 쌍들(Pb)은 제2 방향(D2)으로 교대로 배치될 수 있다. 채널 분리 패턴(CI), 제1 채널패턴(CHa) 및 제2 채널패턴(CHb)을 포함하는 각 셀 플러그는 그에 대응하는 한 쌍(Pa)의 제1 비트라인들(BLa)과 그에 대응하는 한 쌍(Pb)의 제2 비트라인들(BLb)에 중첩될 수 있다. 이 경우, 각 셀 플러그에 중첩된 한 쌍(Pa)의 제1 비트라인들(BLa)과 한 쌍(Pb)의 제2 비트라인들(BLb) 중 하나의 제1 비트라인 및 하나의 제2 비트라인이 각 셀 플러그에 포함된 제1 채널패턴(CHa) 및 제2 채널패턴(CHb)에 연결되고, 나머지는 다른 셀 플러그에 연결될 수 있다.
도 9는 본 발명의 일 실시 예에 따른 제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb)을 나타내는 회로도이다.
도 9를 참조하면, 제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb)은 비트라인(BL)과 소스라인(SL)에 연결될 수 있다.
제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb) 각각은 소스라인(SL)에 연결된 적어도 하나의 소스 셀렉트 트랜지스터(SST), 그에 대응하는 비트라인(BL)에 연결된 적어도 하나의 드레인 셀렉트 트랜지스터(DST) 및 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스(DST) 사이에 직렬로 연결된 다수의 메모리 셀들(MC1 내지 MCn)을 포함할 수 있다. 제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb) 각각은 다수의 메모리 셀들(MC1 내지 MCn)과 소스 셀렉트 트랜지스터(SST) 사이에 연결된 적어도 하나의 소스측더미셀(DMs)을 더 포함할 수 있다. 제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb) 각각은 다수의 메모리 셀들(MC1 내지 MCn)과 드레인 셀렉트 트랜지스터(DST) 사이에 연결된 적어도 하나의 드레인측더미셀(DMd)을 더 포함할 수 있다. 소스측더미셀(DMs) 또는 드레인측더미셀(DMd) 중 적어도 하나는 생략될 수 있다.
제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb)은 소스 셀렉트 트랜지스터(SST)의 소스 셀렉트 게이트 전극으로 이용되는 소스 셀렉트 라인(SSL)에 공통으로 연결될 수 있다. 제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb)은 소스측더미셀(DMs)의 게이트 전극으로 이용되는 소스측더미워드라인(SPWL)에 공통으로 연결될 수 있다. 제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb)은 메모리 셀들(MC1 내지 MCn)의 셀 게이트 전극들로 이용되는 워드라인들(WL1 내지 WLn) 각각에 공통으로 연결될 수 있다. 제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb)은 드레인측더미셀(DMd)의 게이트 전극으로 이용되는 드레인측더미워드라인(DPWL)에 공통으로 연결될 수 있다. 제1 메모리 셀 스트링(STRa)은 그에 대응하는 드레인 셀렉트 트랜지스터(DST)의 드레인 셀렉트 게이트 전극으로 이용되는 제1 드레인 셀렉트 라인(DSLa)에 연결될 수 있다. 제2 메모리 셀 스트링(STRb)은 그에 대응하는 드레인 셀렉트 트랜지스터(DST)의 드레인 셀렉트 게이트 전극으로 이용되는 제2 드레인 셀렉트 라인(DSLb)에 연결될 수 있다.
제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb)은 서로 다른 제1 드레인 셀렉트 라인(DSLa) 및 제2 드레인 셀렉트 라인(DSLb)에 각각 연결된다. 따라서, 제1 드레인 셀렉트 라인(DSLa) 및 제2 드레인 셀렉트 라인(DSLb)에 인가되는 신호를 개별적으로 제어함으로써, 제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb) 중 하나를 선택할 수 있다.
도 10는 본 발명의 일 실시 예에 따른 반도체 메모리 소자를 나타내는 평면도이다. 도 10는 도 9에 도시된 회로를 구성할 수 있는 비트라인들(BL) 및 게이트 적층체(GST)에 대한 일 실시 예를 나타낸다.
도 10을 참조하면, 반도체 메모리 소자는 게이트 적층체(GST) 및 게이트 적층체(GST)에 중첩된 다수의 비트라인들(BL)을 포함할 수 있다. 게이트 적층체(GST)는 다수의 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL), 다수의 제1 및 제2 상부도전패턴들(DSL1, DSL2)을 포함할 수 있다.
비트라인들(BL) 각각은 그에 대응하는 콘택플러그(CT)를 경유하여 그에 대응하는 셀 플러그에 포함된 한 쌍의 제1 채널패턴(CHa) 및 제2 채널패턴(CHb)에 공통으로 연결될 수 있다. 셀 플러그는 채널 분리 패턴(CI), 및 채널 분리 패턴(CI)을 사이에 두고 마주하는 한 쌍의 제1 채널패턴(CHa) 및 제2 채널패턴(CHb)을 포함할 수 있다. 제1 채널패턴(CHa) 및 제2 채널패턴(CHb) 각각은 채널 분리 패턴(CI)의 측벽을 향하는 제1 측벽 및 게이트 적층체(GST)를 향하는 제2 측벽을 포함할 수 있다. 제2 측벽은 제1 측벽에 비해 큰 곡률을 가질 수 있다.
도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL) 각각은 수직방향(D3)으로 연장된 제1 채널패턴(CHa), 제2 채널패턴(CHb), 및 채널 분리 패턴(CI)에 의해 관통될 수 있다. 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL)은 그에 대응하는 셀 플러그를 구성하는 채널 분리 패턴(CI)과 한 쌍의 제1 채널패턴(CHa) 및 제2 채널패턴(CHb)을 감싸도록 제1 및 제2 방향들(D1 및 D2)로 확장될 수 있다. 제1 및 제2 방향들(D1 및 D2)은 수직방향(D3)에 직교하고 서로 교차할 수 있다. 도전패턴들은 적어도 하나의 소스 셀렉트 라인(SSL) 및 다수의 워드라인들(WL1 내지 WLn)을 포함할 수 있다. 도전패턴들은 소스측더미워드라인(SPWL) 또는 드레인측더미워드라인(DPWL) 중 적어도 하나를 더 포함할 수 있다.
제1 상부도전패턴들(DSL1) 및 제2 상부도전패턴들(DSL2)은 상부분리구조들(DSI)에 의해 서로 이격될 수 있다. 제1 상부도전패턴들(DSL1) 및 제2 상부도전패턴들(DSL2)은 다수의 쌍들을 구성할 수 있다. 제1 상부도전패턴들(DSL1) 및 제2 상부도전패턴들(DSL2)의 각 쌍에 포함된 제1 상부도전패턴(DSL1)과 제2 상부도전패턴(DSL2)은 그에 대응하는 상부분리구조(DSI) 양측에 배치될 수 있다. 제1 상부도전패턴들(DSL1) 및 제2 상부도전패턴들(DSL2) 각각과 상부분리구조들(DSI) 각각은 제2 방향(D2)으로 연장될 수 있다. 제1 상부도전패턴들(DSL1) 및 제2 상부도전패턴들(DSL2)과 상부분리구조들(DSI)은 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL)에 중첩될 수 있다.
각 쌍의 제1 상부도전패턴(DSL1) 및 제2 상부도전패턴(DSL2) 중 하나는 도 9를 참조하여 상술한 제1 드레인 셀렉트 라인(DSLa)으로 이용될 수 있고, 나머지 하나는 제2 드레인 셀렉트 라인(DSLb)으로 이용될 수 있다. 각 쌍의 제1 상부도전패턴(DSL1) 및 제2 상부도전패턴(DSL2)은 그에 대응하는 한 쌍의 제1 채널패턴(CHa) 및 제2 채널패턴(CHb)에 각각 연결될 수 있다. 예를 들어, 각 쌍의 제1 상부도전패턴(DSL1) 및 제2 상부도전패턴(DSL2) 중 하나는 그에 대응하는 제1 채널패턴(CHa)의 측벽을 감쌀 수 있고, 나머지 하나는 그에 대응하는 제2 채널패턴(CHb)의 측벽을 감쌀 수 있다. 이 때, 각 쌍의 제1 상부도전패턴(DSL1) 및 제2 상부도전패턴(DSL2) 사이에 배치된 상부분리구조(DSI)는 제2 방향(D2)으로 연장된 채널 분리 패턴(CI)에 의해 관통될 수 있다. 상부분리구조(DSI)는 제1 방향(D1)에서 채널 분리 패턴(CI)보다 넓게 형성될 수 있다. 이 경우, 채널 분리 패턴(CI) 양측에 배치된 제1 채널패턴(CHa)과 제2 채널패턴(CHb) 각각은 상부분리구조(DSI)을 관통하는 부분을 포함할 수 있다.
비트라인들(BL)은 제1 방향(D1)으로 연장되고, 제2 방향(D2)으로 서로 이격될 수 있다. 비트라인들(BL) 각각은 콘택플러그(CT)를 경유하여 그에 대응하는 한 쌍의 제1 채널패턴(CHa) 및 제2 채널패턴(CHb)에 공유될 수 있다. 콘택플러그(CT)는 채널 분리 패턴(CI)에 중첩되고, 채널 분리 패턴(CI) 양측의 제1 채널패턴(CHa) 및 제2 채널패턴(CHb)에 중첩되도록 확장될 수 있다.
도 11a 및 도 11b는 도 10에 도시된 반도체 메모리 소자에 대한 단면도들이다. 도 11a는 도 10에 도시된 선 Ⅲ-Ⅲ'를 따라 절취한 반도체 메모리 소자의 단면을 나타내고, 도 11b는 도 10에 도시된 선 Ⅳ-Ⅳ'를 따라 절취한 반도체 메모리 소자의 단면을 나타낸다.
도 11a 및 도 11b를 참조하면, 게이트 적층체(GST)는 소스라인(SL)과 상부절연막(UIL) 사이에 배치될 수 있다. 게이트 적층체(GST)는 수직방향(D3)으로 서로 이격되어 적층된 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL), 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL)로부터 수직방향(D3)으로 이격되고 상부분리구조들(DSI)에 의해 서로 분리된 제1 상부도전패턴들(DSL1) 및 제2 상부도전패턴들(DSL2)을 포함할 수 있다. 게이트 적층체(GST)는 수직방향(D3)으로 이격되어 적층된 층간 절연막들(IL)을 더 포함할 수 있다. 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL), 제1 상부도전패턴들(DSL1) 및 제2 상부도전패턴들(DSL2) 각각은 수직방향(D3)으로 서로 이웃한 층간 절연막들(IL) 사이에 배치될 수 있다. 다시 말해, 층간 절연막들(IL)은 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL)과 수직방향(D3)으로 교대로 적층될 수 있다.
게이트 적층체(GST)는 홀(H)에 의해 관통될 수 있다. 상부분리구조들(DSI) 각각의 일부는 홀(H)에 의해 관통될 수 있다. 제1 채널패턴(CHa)은 도 2a 및 도 2b를 참조하여 상술한 바와 같이 홀(H)의 일측벽 상에 배치될 수 있고, 제2 채널패턴(CHb)은 도 2a 및 도 2b를 참조하여 상술한 바와 같이 홀(H)의 타측벽 상에 배치될 수 있다.
제1 채널패턴(CHa) 및 제2 채널패턴(CHb) 각각은 도 3a 및 도 3b를 참조하여 상술한 바와 같이 코어절연막(CO) 및 채널막(CL)을 포함할 수 있다. 채널막(CL)은 도 6a 및 도 6b를 참조하여 상술한 바와 같이, 제1 반도체막(SE1) 및 제2 반도체막(SE2)을 포함할 수 있다. 제2 반도체막(SE2)은 제1 반도체막(SE1)과 채널 분리 패턴(CI) 사이에 형성되고, 코어절연막(CO) 상에 배치될 수 있다.
제1 채널패턴(CHa)의 측벽 상에 제1 메모리패턴(MLa)이 형성되고, 제2 채널패턴(CHb)의 측벽 상에 제2 메모리패턴(MLb)이 형성될 수 있다. 제1 메모리패턴(MLa) 및 제2 메모리패턴(MLb)은 수직방향(D3)으로 연장될 수 있다. 제1 메모리패턴(MLa) 및 제2 메모리패턴(MLb)각각은 도 3a 및 도 3b를 참조하여 상술한 바와 같이 터널절연막(TI), 데이터 저장막(DL), 및 블로킹 절연막(BI)을 포함할 수 있다.
상부절연막(UIL)은 콘택플러그(CT)에 의해 관통될 수 있다. 도 10에 도시된 비트라인들(BL)은 상부절연막(UIL) 상에 배치되고, 상부절연막(UIL)에 의해 게이트 적층체(GST)로부터 이격될 수 있다. 콘택플러그(CT)는 그에 대응하는 한 쌍의 제1 채널패턴(CHa) 및 제2 채널패턴(CHb)으로부터 그에 대응하는 비트라인(BL)을 향해 연장될 수 있다.
상부분리구조들(DSI)은 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL)을 관통하지 않는 깊이로 형성되고, 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL)에 중첩될 수 있다.
도 12는 본 발명의 일 실시 예에 따른 제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb)을 나타내는 회로도이다.
도 12를 참조하면, 제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb)은 비트라인(BL)과 소스라인(SL)에 연결될 수 있다.
제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb) 각각은 소스라인(SL)에 연결된 적어도 하나의 소스 셀렉트 트랜지스터(SST), 소스 셀렉트 트랜지스터(SST)에 연결되고 서로 직렬로 연결된 다수의 메모리 셀들(MC1 내지 MCn)을 포함할 수 있다. 제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb) 각각은 다수의 메모리 셀들(MC1 내지 MCn)과 소스 셀렉트 트랜지스터(SST) 사이에 연결된 적어도 하나의 소스측더미셀(DMs)을 더 포함할 수 있다.
제1 메모리 셀 스트링(STRa)은 그에 대응하는 다수의 메모리 셀들(MC1 내지 MCn)과 비트라인(BL) 사이에 직렬로 연결된 제1 하부 드레인 셀렉트 트랜지스터(DST[Hl]) 및 제1 상부 드레인 셀렉트 트랜지스터(DST[Lu])를 포함할 수 있다. 제1 메모리 셀 스트링(STRa)은 그에 대응하는 다수의 메모리 셀들(MC1 내지 MCn)과 제1 하부 드레인 셀렉트 트랜지스터(DST[Hl]) 사이에 배치된 드레인측더미셀(DMd)을 더 포함할 수 있다.
제2 메모리 셀 스트링(STRb)은 그에 대응하는 다수의 메모리 셀들(MC1 내지 MCn)과 비트라인(BL) 사이에 직렬로 연결된 제2 하부 드레인 셀렉트 트랜지스터(DST[Ll]) 및 제2 상부 드레인 셀렉트 트랜지스터(DST[Hu])를 포함할 수 있다. 제2 메모리 셀 스트링(STRb)은 그에 대응하는 다수의 메모리 셀들(MC1 내지 MCn)과 제2 하부 드레인 셀렉트 트랜지스터(DST[Ll]) 사이에 배치된 드레인측더미셀(DMd)을 더 포함할 수 있다.
제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb) 각각에서, 소스측더미셀(DMs) 또는 드레인측더미셀(DMd) 중 적어도 하나는 생략될 수 있다.
제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb)은 소스 셀렉트 트랜지스터(SST)의 소스 셀렉트 게이트 전극으로 이용되는 소스 셀렉트 라인(SSL)에 공통으로 연결될 수 있다. 제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb)은 소스측더미셀(DMs)의 게이트 전극으로 이용되는 소스측더미워드라인(SPWL)에 공통으로 연결될 수 있다. 제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb)은 메모리 셀들(MC1 내지 MCn)의 셀 게이트 전극들로 이용되는 워드라인들(WL1 내지 WLn) 각각에 공통으로 연결될 수 있다. 제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb)은 드레인측더미셀(DMd)의 게이트 전극으로 이용되는 드레인측더미워드라인(DPWL)에 공통으로 연결될 수 있다. 제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb)은 제1 하부 드레인 셀렉트 트랜지스터(DST[Hl])와 제2 하부 드레인 셀렉트 트랜지스터(DST[Ll]) 각각의 하부 드레인 셀렉트 게이트 전극으로 이용되는 하부 드레인 셀렉트 라인(DSL[l])에 공통으로 연결될 수 있다. 제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb)은 제1 상부 드레인 셀렉트 트랜지스터(DST[Lu])와 제2 상부 드레인 셀렉트 트랜지스터(DST[Hu]) 각각의 상부 드레인 셀렉트 게이트 전극으로 이용되는 상부 드레인 셀렉트 라인(DSL[u])에 공통으로 연결될 수 있다.
제1 하부 드레인 셀렉트 트랜지스터(DST[Hl]) 및 제2 하부 드레인 셀렉트 트랜지스터(DST[Ll])는 서로 다른 문턱전압을 갖도록 형성될 수 있고, 제1 상부 드레인 셀렉트 트랜지스터(DST[Lu]) 및 제2 상부 드레인 셀렉트 트랜지스터(DST[Hu])는 서로 다른 문턱전압을 갖도록 형성될 수 있다. 또한, 제1 하부 드레인 셀렉트 트랜지스터(DST[Hl]) 및 제1 상부 드레인 셀렉트 트랜지스터(DST[Lu])는 서로 다른 문턱전압을 갖도록 형성될 수 있고, 제2 하부 드레인 셀렉트 트랜지스터(DST[Ll]) 및 제2 상부 드레인 셀렉트 트랜지스터(DST[Hu])는 서로 다른 문턱전압을 갖도록 형성될 수 있다.
일 실시 예로서, 제1 하부 드레인 셀렉트 트랜지스터(DST[Hl]) 및 제2 상부 드레인 셀렉트 트랜지스터(DST[Hu]) 각각은 제1 상부 드레인 셀렉트 트랜지스터(DST[Lu]) 및 제2 하부 드레인 셀렉트 트랜지스터(DST[Ll]) 각각보다 높은 문턱전압을 갖도록 형성될 수 있다. 본 발명의 실시 예는 이에 제한되지 않으나, 이하 설명의 편의를 위해 상기 실시 예를 기반으로 제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb) 중 어느 하나를 선택하기 위한 동작을 설명한다.
도 13a 및 도 13b는 도 12에 도시된 제1 메모리 셀 스트링(STRa) 및 제2 메모리 셀 스트링(STRb) 중 어느 하나를 선택하기 위한 개략적인 동작을 나타내는 회로도이다.
도 13a를 참조하면, 제2 메모리 셀 스트링(STRb)을 선택하기 위해, 하부 드레인 셀렉트 라인(DSL[l])에 제1 전압(VL)을 인가하고 상부 드레인 셀렉트 라인(DSL[u])에 제2 전압(VH)을 인가할 수 있다.
제1 전압(VL)은 제1 하부 드레인 셀렉트 트랜지스터(DST[Hl])의 문턱전압보다 낮고, 제2 하부 드레인 셀렉트 트랜지스터(DST[Ll])을 턴-온시킬 수 있도록 제2 하부 드레인 셀렉트 트랜지스터(DST[Ll])의 문턱전압보다 높은 레벨일 수 있다. 상대적으로 높은 문턱전압을 갖는 제1 하부 드레인 셀렉트 트랜지스터(DST[Hl])는 제1 전압(VL)이 인가되더라도 오프상태일 수 있다.
제2 전압(VH)은 제1 상부 드레인 셀렉트 트랜지스터(DST[Lu])와 제2 상부 드레인 셀렉트 트랜지스터(DST[Hu])를 턴-온시킬 수 있는 전압으로서, 제2 상부 드레인 셀렉트 트랜지스터(DST[Hu])의 문턱전압보다 높을 레벨일 수 있다.
상술한 바와 같이, 제1 하부 드레인 셀렉트 트랜지스터(DST[Hl])가 오프 상태이고, 제1 전압(VL)에 의해 제2 하부 드레인 셀렉트 트랜지스터(DST[Ll])가 턴-온되며, 제2 전압(VH)에 의해 제1 상부 드레인 셀렉트 트랜지스터(DST[Lu])와 제2 상부 드레인 셀렉트 트랜지스터(DST[Hu])가 턴-온될 수 있다. 이 경우, 제2 메모리 셀 스트링(STRb)을 비트라인(BL)에 선택적으로 연결할 수 있다.
도 13b를 참조하면, 제1 메모리 셀 스트링(STRa)을 선택하기 위해, 하부 드레인 셀렉트 라인(DSL[l])에 제3 전압(VH')을 인가하고 상부 드레인 셀렉트 라인(DSL[u])에 제4 전압(VL')을 인가할 수 있다.
제3 전압(VH')은 제1 하부 드레인 셀렉트 트랜지스터(DST[Hl])와 제2 하부 드레인 셀렉트 트랜지스터(DST[Ll])을 턴-온시킬 수 있는 전압으로서, 제1 하부 드레인 셀렉트 트랜지스터(DST[Hl])의 문턱전압보다 높은 레벨일 수 있다.
제4 전압(VL')은 제2 상부 드레인 셀렉트 트랜지스터(DST[Hu])의 문턱전압보다 낮고, 제1 상부 드레인 셀렉트 트랜지스터(DST[Lu])를 턴-온시킬 수 있도록 제1 상부 드레인 셀렉트 트랜지스터(DST[Lu])의 문턱전압보다 높은 레벨일 수 있다. 상대적으로 높은 문턱전압을 갖는 제2 상부 드레인 셀렉트 트랜지스터(DST[Hu])는 제4 전압(VL')이 인가되더라도 오프상태일 수 있다.
상술한 바와 같이, 제2 상부 드레인 셀렉트 트랜지스터(DST[Hu])가 오프 상태이고, 제4 전압(VL')에 의해 제1 상부 드레인 셀렉트 트랜지스터(DST[Lu])가 턴-온되며, 제3 전압(VH')에 의해 제1 하부 드레인 셀렉트 트랜지스터(DST[Hl])와 제2 하부 드레인 셀렉트 트랜지스터(DST[Ll])가 턴-온될 수 있다. 이 경우, 제1 메모리 셀 스트링(STRa)을 비트라인(BL)에 선택적으로 연결할 수 있다.
도 14는 본 발명의 일 실시 예에 따른 반도체 메모리 소자를 나타내는 평면도이다. 도 14는 도 12에 도시된 회로를 구성할 수 있는 비트라인들(BL) 및 게이트 적층체(GST)에 대한 일 실시 예를 나타낸다.
도 14를 참조하면, 반도체 메모리 소자는 게이트 적층체(GST) 및 게이트 적층체(GST)에 중첩된 다수의 비트라인들(BL)을 포함할 수 있다. 게이트 적층체(GST)는 다수의 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL), 다수의 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL)에 중첩된 적어도 한 쌍의 제1 상부도전패턴그룹(DSLI) 및 제2 상부도전패턴그룹(DSLⅡ)을 포함할 수 있다.
비트라인들(BL) 각각은 그에 대응하는 콘택플러그(CT)를 경유하여 그에 대응하는 셀 플러그에 포함된 한 쌍의 제1 채널패턴(CHa) 및 제2 채널패턴(CHb)에 공통으로 연결될 수 있다. 셀 플러그는 채널 분리 패턴(CI), 및 채널 분리 패턴(CI)을 사이에 두고 마주하는 한 쌍의 제1 채널패턴(CHa) 및 제2 채널패턴(CHb)을 포함할 수 있다. 제1 채널패턴(CHa) 및 제2 채널패턴(CHb) 각각은 채널 분리 패턴(CI)의 측벽을 향하는 제1 측벽 및 게이트 적층체(GST)를 향하는 제2 측벽을 포함할 수 있다. 제2 측벽은 제1 측벽에 비해 큰 곡률을 가질 수 있다.
도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL)은 적어도 하나의 소스 셀렉트 라인(SSL) 및 다수의 워드라인들(WL1 내지 WLn)을 포함할 수 있다. 도전패턴들은 소스측더미워드라인(SPWL) 또는 드레인측더미워드라인(DPWL) 중 적어도 하나를 더 포함할 수 있다. 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL)의 레이아웃은 도 10 참조하여 상술한 바와 동일하다.
제1 상부도전패턴그룹(DSLI) 및 제2 상부도전패턴그룹(DSLⅡ)은 제2 방향(D2)으로 연장된 상부분리구조(DSI)에 의해 제1 방향(D1)으로 서로 이격될 수 있다. 상부분리구조(DSI)는 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL)에 중첩될 수 있다. 제1 상부도전패턴그룹(DSLI) 및 제2 상부도전패턴그룹(DSLⅡ) 각각은 그에 대응하는 셀 플러그의 채널 분리 패턴(CI)과 한 쌍의 제1 채널패턴(CHa) 및 제2 채널패턴(CHb)을 감싸도록 제1 방향(D1) 및 제2 방향(D2)으로 확장될 수 있다.
제1 상부도전패턴그룹(DSLI) 및 제2 상부도전패턴그룹(DSLⅡ) 각각은 도 12를 참조하여 상술한 하부 드레인 셀렉트 라인(DSL[l]) 및 상부 드레인 셀렉트 라인(DSL[u])을 포함할 수 있다.
비트라인들(BL)은 제1 방향(D1)으로 연장되고, 제2 방향(D2)으로 서로 이격될 수 있다. 비트라인들(BL) 각각은 콘택플러그(CT)를 경유하여 그에 대응하는 한 쌍의 제1 채널패턴(CHa) 및 제2 채널패턴(CHb)에 공유될 수 있다. 콘택플러그(CT)는 채널 분리 패턴(CI)에 중첩되고, 채널 분리 패턴(CI) 양측의 제1 채널패턴(CHa) 및 제2 채널패턴(CHb)에 중첩되도록 확장될 수 있다.
도 15a 및 도 15b는 도 14에 도시된 반도체 메모리 소자에 대한 단면도들이다. 도 15a는 도 14에 도시된 선 Ⅴ-Ⅴ'를 따라 절취한 반도체 메모리 소자의 단면을 나타내고, 도 15b는 도 15a에 도시된 X영역을 확대한 반도체 메모리 소자의 단면을 나타낸다.
도 15a를 참조하면, 게이트 적층체(GST)는 소스라인(SL)과 상부절연막(UIL) 사이에 배치될 수 있다. 게이트 적층체(GST)는 수직방향(D3)으로 서로 이격되어 적층된 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL), 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL)로부터 수직방향(D3)으로 이격되고 상부분리구조(DSI)에 의해 서로 분리된 제1 상부도전패턴그룹(DSLI) 및 제2 상부도전패턴그룹(DSLⅡ)을 포함할 수 있다. 제1 상부도전패턴그룹(DSLI) 및 제2 상부도전패턴그룹(DSLⅡ) 각각의 하부 드레인 셀렉트 라인(DSL[l]) 및 상부 드레인 셀렉트 라인(DSL[u])은 수직방향(D3)으로 이격되어 적층될 수 있다. 게이트 적층체(GST)는 수직방향(D3)으로 이격되어 적층된 층간 절연막들(IL)을 더 포함할 수 있다. 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL), 하부 드레인 셀렉트 라인(DSL[l]) 및 상부 드레인 셀렉트 라인(DSL[u]) 각각은 수직방향(D3)으로 서로 이웃한 층간 절연막들(IL) 사이에 배치될 수 있다. 다시 말해, 층간 절연막들(IL)은 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL), 하부 드레인 셀렉트 라인(DSL[l]) 및 상부 드레인 셀렉트 라인(DSL[u])과 수직방향(D3)으로 교대로 적층될 수 있다.
게이트 적층체(GST)는 홀(H)에 의해 관통될 수 있다. 제1 채널패턴(CHa)은 도 2a 및 도 2b를 참조하여 상술한 바와 같이 홀(H)의 일측벽 상에 배치될 수 있고, 제2 채널패턴(CHb)은 도 2a 및 도 2b를 참조하여 상술한 바와 같이 홀(H)의 타측벽 상에 배치될 수 있다.
제1 채널패턴(CHa) 및 제2 채널패턴(CHb) 각각은 도 3a 및 도 3b를 참조하여 상술한 바와 같이 코어절연막(CO) 및 채널막(CL)을 포함할 수 있다. 채널막(CL)은 도 6a 및 도 6b를 참조하여 상술한 바와 같이, 제1 반도체막(SE1) 및 제2 반도체막(SE2)을 포함할 수 있다. 제2 반도체막(SE2)은 제1 반도체막(SE1)과 채널 분리 패턴(CI) 사이에 형성되고, 코어절연막(CO) 상에 배치될 수 있다.
제1 채널패턴(CHa)의 측벽 상에 제1 메모리패턴(MLa)이 형성되고, 제2 채널패턴(CHb)의 측벽 상에 제2 메모리패턴(MLb)이 형성될 수 있다. 제1 메모리패턴(MLa) 및 제2 메모리패턴(MLb)은 수직방향(D3)으로 연장될 수 있다. 제1 메모리패턴(MLa) 및 제2 메모리패턴(MLb)각각은 도 3a 및 도 3b를 참조하여 상술한 바와 같이 터널절연막(TI), 데이터 저장막(DL), 및 블로킹 절연막(BI)을 포함할 수 있다.
상부절연막(UIL)은 콘택플러그(CT)에 의해 관통될 수 있다. 도 14에 도시된 비트라인들(BL)은 상부절연막(UIL) 상에 배치되고, 상부절연막(UIL)에 의해 게이트 적층체(GST)로부터 이격될 수 있다. 콘택플러그(CT)는 그에 대응하는 한 쌍의 제1 채널패턴(CHa) 및 제2 채널패턴(CHb)으로부터 그에 대응하는 비트라인(BL)을 향해 연장될 수 있다.
상부분리구조들(DSI)은 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL)을 관통하지 않는 깊이로 형성되고, 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL)에 중첩될 수 있다.
도 15b를 참조하면, 제1 채널패턴(CHa)은 하부 드레인 셀렉트 라인(DSL[l])에 중첩된 제1 채널영역(AR1) 및 상부 드레인 셀렉트 라인(DSL[u])에 중첩된 제2 채널영역(AR2)을 포함할 수 있다. 제2 채널패턴(CHb)은 하부 드레인 셀렉트 라인(DSL[l])에 중첩된 제3 채널영역(AR3) 및 상부 드레인 셀렉트 라인(DSL[u])에 중첩된 제4 채널영역(AR4)을 포함할 수 있다. 제1 채널영역(AR1) 및 제3 채널영역(AR3)은 서로 다른 문턱전압을 갖도록 형성될 수 있고, 제2 채널영역(AR2) 및 제4 채널영역(AR4)은 서로 다른 문턱전압을 갖도록 형성될 수 있다. 또한, 제1 채널영역(AR1) 및 제2 채널영역(AR2)은 서로 다른 문턱전압을 갖도록 형성될 수 있고, 제3 채널영역(AR3) 및 제4 채널영역(AR4)은 서로 다른 문턱전압을 갖도록 형성될 수 있다.
예를 들어, 도 12를 참조하여 상술한 실시 예에서와 같이, 제1 하부 드레인 셀렉트 트랜지스터(DST[Hl]) 및 제2 상부 드레인 셀렉트 트랜지스터(DST[Hu]) 각각은 제1 상부 드레인 셀렉트 트랜지스터(DST[Lu]) 및 제2 하부 드레인 셀렉트 트랜지스터(DST[Ll]) 각각보다 높은 문턱전압을 가질 수 있다. 이를 위해, 제1 채널영역(AR1) 및 제4 채널영역(AR4) 각각의 문턱전압은 제2 채널영역(AR2) 및 제3 채널영역(AR3) 각각의 문턱전압보다 높게 형성될 수 있다. 제1 채널패턴(CHa) 및 제2 채널패턴(CHb) 내부에 다양한 도전형 도펀트를 국부적으로 주입하고, 도펀트 주입량을 국부적으로 다르게 제어함으로써, 제1 내지 제4 채널영역들(AR1 내지 AR4)의 문턱전압들은 서로 다르게 제어될 수 있다.
도 16a 및 도 16b는 본 발명의 다양한 실시 예들에 따른 반도체 메모리 소자를 나타내는 단면도들이다.
도 16a 및 도 16b를 참조하면, 반도체 메모리 소자는 게이트 적층체(GST), 및 게이트 적층체(GST)를 관통하는 홀(H), 홀(H)의 일측벽 상에 형성된 제1 채널패턴(CHa) 및 홀(H)의 타측벽 상에 형성된 제2 채널패턴(CHb)을 포함할 수 있다.
게이트 적층체(GST)는 소스라인(SL) 상에 형성될 수 있다.
일 실시 예에로서, 게이트 적층체(GST)는 도 16a에 도시된 바와 같이, 수직방향(D3)으로 서로 이격되어 적층된 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL), 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL)로부터 수직방향(D3)으로 이격된 상부도전패턴(DSL')을 포함할 수 있다. 게이트 적층체(GST)는 수직방향(D3)으로 이격되어 적층된 층간 절연막들(IL)을 더 포함할 수 있다. 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL) 및 상부도전패턴(DSL')은 수직방향(D3)으로 서로 이웃한 층간 절연막들(IL) 사이에 배치될 수 있다. 다시 말해, 층간 절연막들(IL)은 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL), 상부도전패턴(DSL')과 수직방향(D3)으로 교대로 적층될 수 있다. 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL)은 적어도 하나의 소스 셀렉트 라인(SSL) 및 다수의 워드라인들(WL1 내지 WLn)을 포함할 수 있다. 도전패턴들은 소스측더미워드라인(SPWL) 또는 드레인측더미워드라인(DPWL) 중 적어도 하나를 더 포함할 수 있다. 소스 셀렉트 라인(SSL), 다수의 워드라인들(WL1 내지 WLn), 소스측더미워드라인(SPWL), 및 드레인측더미워드라인(DPWL) 각각의 역할은 도 5, 도 6a 및 도 6b에 도시된 실시 예, 도 7에 도시된 실시 예 또는 도 8에 도시된 실시 예 및 도 10, 도 11a 및 도 11b에 도시된 실시 예를 참조하여 상술한 바와 동일하다.
상부도전패턴(DSL')은 도 5, 도 6a 및 도 6b에 도시된 실시 예, 도 7에 도시된 실시 예 또는 도 8에 도시된 실시 예 및 도 10, 도 11a 및 도 11b에 도시된 실시 예를 참조하여 상술한 제1 상부도전패턴(DSL1)의 역할과 동일하거나, 도 5, 도 6a 및 도 6b에 도시된 실시 예, 도 7에 도시된 실시 예 또는 도 8에 도시된 실시 예 및 도 10, 도 11a 및 도 11b에 도시된 실시 예를 참조하여 상술한 제2 상부도전패턴(DSL2)의 역할과 동일할 수 있다.
다른 실시 예로서, 게이트 적층체(GST)는 도 16b에 도시된 바와 같이, 도전패턴들(SSL, SPWL, WL1 내지 WLn, DPWL), 하부 드레인 셀렉트 라인(DSL[l]) 및 상부 드레인 셀렉트 라인(DSL[u])과 층간 절연막들(IL)을 포함할 수 있다. 도 16b에 도시된 게이트 적층체(GST)는 도 15a를 참조하여 상술한 게이트 적층체(GST)와 동일할 수 있다.
다시 도 16a 및 도 16b를 참조하면, 제1 채널패턴(CHa)의 측벽 상에 제1 메모리패턴(MLa')이 형성되고, 제2 채널패턴(CHb)의 측벽 상에 제2 메모리패턴(MLb')이 형성될 수 있다. 제1 메모리패턴(MLa') 및 제2 메모리패턴(MLb') 각각은 터널절연막(TI), 터널절연막(TI)의 측벽 상에 형성된 플로팅게이트막(FG), 및 플로팅게이트막(FG)의 측벽 상에 형성된 블로킹 절연막(BI)을 포함할 수 있다. 터널절연막(TI) 및 블로킹 절연막(BI)은 도 3a 및 도 3b를 참조하여 상술한 바와 동일하다. 플로팅게이트막(FG)은 데이터 저장을 위한 막으로서, 실리콘막으로 형성될 수 있다. 플로팅게이트막(FG)과 블로킹 절연막(BI) 각각은 수직방향(D3)으로 이웃한 층간 절연막들(IL)에 의해 다수의 패턴들로 분리될 수 있다. 터널절연막(TI)은 제1 채널패턴(CHa) 및 제2 채널패턴(CHb) 중 그에 대응하는 채널패턴의 측벽을 따라 수직방향(D3)으로 연장될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 터널절연막(TI)은 수직방향(D3)으로 이웃한 층간 절연막들(IL)에 의해 다수의 패턴들로 분리될 수 있다.
도 17a 및 도 17b는 도 16a 및 도 16b에 도시된 제1 메모리패턴(MLa') 및 제2 메모리패턴(MLb')에 대한 다양한 실시 예들을 나타내는 평면도들이다. 도 17a 및 도 17b는 도 16a 및 도 16b에 도시된 워드라인들(WL1 내지 WLn) 중 임의의 워드라인(WL#)에 나란하게 절취한 제1 메모리패턴(MLa') 및 제2 메모리패턴(MLb') 각각의 횡단면구조를 나타낸다.
도 17a 및 도 17b를 참조하면, 워드라인(WL#)과 제1 채널패턴(CHa)의 교차부에 제1 메모리 셀(MCa')이 정의되고, 워드라인(WL#)과 제2 채널패턴(CHb)의 교차부에 제2 메모리 셀(MCb')이 정의될 수 있다. 제1 메모리 셀(MCa') 및 제2 메모리 셀(MCb')은 그에 대응하는 채널 분리 패턴(CI)에 의해 서로 분리될 수 있다.
제1 채널패턴(CHa) 및 제2 채널패턴(CHb) 각각은 도 3a 및 도 3b를 참조하여 상술한 바와 같이 코어절연막(CO) 및 채널막(CL)을 포함할 수 있다.
제1 메모리패턴(MLa') 및 제2 메모리패턴(MLb') 각각은 채널막(CL)의 측벽 상에 형성된 터널절연막(TI), 터널절연막(TI)의 측벽 상에 형성된 플로팅게이트막(FG), 플로팅게이트막(FG)의 측벽 상에 형성된 블로킹 절연막(BI)을 포함할 수 있다. 터널절연막(TI) 및 플로팅게이트막(FG) 각각은 채널 분리 패턴(CI)에 의해 제1 메모리패턴(MLa') 및 제2 메모리패턴(MLb')으로 분리될 수 있다.
일 실시 예로서, 블로킹 절연막(BI)은 채널 분리 패턴(CI)의 측벽상으로 연장될 수 있다. 예를 들어, 도 17a에 도시된 바와 같이, 블로킹 절연막(BI)은 제1 메모리패턴(MLa') 및 제2 메모리패턴(MLb')이 서로 연결될 수 있도록 채널 분리 패턴(CI)의 측벽상으로 연장된 연장부(BIc)를 포함할 수 있다.
다른 실시 예로서, 블로킹 절연막(BI)은 도 17b에 도시된 바와 같이 채널 분리 패턴(CI)에 의해 제1 메모리패턴(MLa') 및 제2 메모리패턴(MLb')으로 분리될 수 있다.
도 18 내지 도 20은 본 발명의 실시 예들에 따른 반도체 메모리 소자의 제조방법들을 개략적으로 나타내는 순서도들이다.
도 18을 참조하면, 반도체 메모리 소자를 제조하는 단계는 ST11 내지 ST16 단계를 포함할 수 있다.
ST11 단계는 하부구조상에 층간 절연막들 및 희생막들을 교대로 적층하는 단계를 포함할 수 있다. 하부구조는 도 6a 및 도 6b, 도 11a 및 도 11b, 도 15a를 참조하여 상술한 소스라인일 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 하부구조는 파이프 게이트막 이거나, 도프트 반도체막일 수 있다.
층간 절연막들을 실리콘산화물을 포함할 수 있다. 희생막들은 선택적인 제거가 가능한 물질로 형성될 수 있다. 예를 들어, 희생막들은 실리콘질화물을 포함할 수 있다.
ST12 단계는 예비 적층체를 관통하는 홀을 형성하는 단계를 포함할 수 있다.
ST13 단계는 홀 내부에 셀 플러그를 형성하는 단계를 포함할 수 있다. 일 실시 예로서, 셀 플러그는 도 3a 및 도 3b를 참조하여 상술한 코어절연막(CO), 채널막(CL), 터널절연막(TI), 데이터저장막(DL), 및 블로킹 절연막(BI)을 포함할 수 있다. 다른 실시 예로서, 셀 플러그는 도 16a 및 도 16b와 도 17a 및 도 17b를 참조하여 상술한 코어절연막(CO), 채널막(CL), 터널절연막(TI), 플로팅게이트막(FG), 및 블로킹 절연막(BI)을 포함할 수 있다.
ST14 단계는 채널 분리 패턴을 형성하는 단계를 포함할 수 있다. 채널 분리 패턴은 도 3a, 도 3b, 도 17a 및 도 17b를 참조하여 상술한 실시 예들 중 어느 하나를 구현할 수 있도록 형성될 수 있다.
ST15 단계는 예비적층체를 관통하는 슬릿을 형성하는 단계를 포함할 수 있다.
ST16 단계는 슬릿을 통해 예비적층체의 희생막들을 도전패턴들로 교체하는 단계를 포함할 수 있다. 이를 위해, 슬릿을 통해 희생막들을 선택적으로 제거한 후, 희생막들이 제거된 영역을 도전물로 채울 수 있다.
도 19를 참조하면, 반도체 메모리 소자를 제조하는 단계는 ST21 내지 ST26 단계를 포함할 수 있다.
ST21 단계, ST22 단계 및 ST23 단계는 도 18을 참조하여 상술한 ST11 단계, ST12 단계 및 ST13단계와 각각 동일하다.
ST24 단계 및 ST25 단계는 도 18을 참조하여 상술한 ST15 단계 및 ST16단계와 각각 동일하다.
ST26 단계는 도 18을 참조하여 상술한 ST14 단계와 동일하다. 단, 채널 분리 패턴은 도 18을 참조하여 상술한 실시 예와 다르게 도전패턴들이 형성된 이후 형성될 수 있다.
도 20을 참조하면, 반도체 메모리 소자를 제조하는 단계는 ST31 내지 ST34 단계를 포함할 수 있다.
ST31 단계는 하부구조상에 층간 절연막들 및 도전막들을 교대로 적층하여 게이트 적층체를 형성하는 단계를 포함할 수 있다. 하부구조는 도 6a 및 도 6b, 도 11a 및 도 11b, 도 15a를 참조하여 상술한 소스라인일 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 하부구조는 파이프 게이트막 이거나, 도프트 반도체막일 수 있다.
ST32 단계는 게이트 적층체를 관통하는 홀을 형성하는 단계를 포함할 수 있다.
ST33 단계는 도 18을 참조하여 상술한 ST13 단계와 동일할 수 있다.
ST34 단계는 도 18을 참조하여 상술한 ST14 단계와 동일하다. 단, 채널 분리 패턴은 도 18을 참조하여 상술한 실시 예와 다르게 도전막들이 형성된 이후 형성될 수 있다.
도 19 및 도 20을 참조하여 상술한 바와 같이 도전패턴들 또는 도전막들을 형성한 이 후, 채널 분리 패턴을 형성하는 경우, 도전패턴들 또는 도전막들을 식각정지막으로 이용할 수 있다. 이하, 도 21, 도 22a 및 도 22b, 도 23 내지 도 25를 참조하여, 채널 분리 패턴을 형성하는 동안, 도전패턴들 또는 도전막들을 식각정지막으로 이용하는 실시 예를 설명한다.
도 21은 슬릿(171)에 의해 분리된 게이트 적층체들(125A, 125B)을 나타내는 평면도이다. 도 22a 및 도 22b은 도 21에 도시된 게이트 적층체들(125A, 125B)에 대한 단면도들이다. 도 22a는 도 21에 도시된 선 A-A'를 따라 절취한 단면도이고, 도 22b는 도 21에 도시된 선 B-B'를 따라 절취한 단면도이다.
도 21, 도 22a 및 도 22b를 참조하면, 도 19를 참조하여 상술한 ST21 내지 ST25 단계들 또는 도 20을 참조하여 상술한 ST31 내지 ST33 단계들을 통해 셀 플러들(161)에 의해 관통되는 게이트 적층체들(125A, 125B)을 형성할 수 있다.
게이트 적층체들(125A, 125B)은 하부구조(101) 상에 교대로 적층된 층간 절연막들(111) 및 게이트 전극들(121)을 포함할 수 있다. 게이트 전극들(121)은 도 19를 참조하여 상술한 도전패턴들이거나, 도 20을 참조하여 상술한 도전막들일 수 있다. 하부구조(101)는 소스라인일 수 있다.
셀 플러그들(161)을 형성하기 전 또는 셀 플러그들(161)을 형성한 이후, 상부분리구조(131)를 형성할 수 있다. 상부분리구조(131)을 게이트 전극들(121) 중 최상층 막을 관통하도록 수직방향(D3)으로 연장될 수 있다. 게이트 전극들(121) 각각은 수직방향(D3)에 직교하는 평면에서 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다. 게이트 전극들(121) 각각은 다양한 도전물로 형성될 수 있다. 예를 들어, 게이트 전극들(121) 각각은 금속막, 도프트 반도체막 또는 금속 실리사이드막 중 적어도 어느 하나를 포함할 수 있다. 일 실시 예로서, 게이트 전극들(121) 각각은 저저항 배선을 위해 텅스텐을 포함하는 금속막으로 형성될 수 있다.
게이트 적층체들(125A, 125B)은 슬릿(171)에 의해 제1 방향(D1)으로 서로 이격될 수 있다. 슬릿(171)과 상부분리구조(131)는 제2 방향(D2)으로 연장될 수 있다.
셀 플러그들(161)은 메모리막(141) 및 채널구조(151)를 포함할 수 있다. 채널구조(151)는 제1 반도체막(143), 코어절연막(145), 및 제2 반도체막(147)을 포함할 수 있다. 메모리막(141)은 도 3a 및 도 3b를 참조하여 상술한 블로킹 절연막(BI), 데이터 저장막(DL) 및 터널절연막(TI)을 포함하거나, 도 17a 및 도 17b를 참조하여 상술한 블로킹 절연막(BI), 플로팅게이트막(FG) 및 터널절연막(TI)을 포함할 수 있다. 제1 반도체막(143)은 메모리막(141)의 표면 상에 라이너 타입으로 형성될 수 있다. 코어절연막(145)은 제1 반도체막(143)보다 낮은 높이로 제1 반도체막(143)의 중심영역을 채울 수 있다. 제2 반도체막(147)은 코어절연막(145)에 의해 개구된 제1 반도체막(143)의 중심영역 상부를 채울 수 있다.
도 23 내지 도 25는 채널 분리 패턴을 형성하는 공정을 나타내는 도면들이다.
도 23은 채널분리트렌치(181)를 나타내는 평면도이고, 도 24는 도 23에 도시된 선 C-C'를 절취하여 나타난 단면도이다.
도 23 및 도 24를 참조하면, 도 22a 및 도 22b를 참조하여 상술한 셀 플러그들(161) 각각은 채널분리트렌치(181)에 의해 관통될 수 있다.
채널분리트렌치(181)는 도 22a 및 도 22b를 참조하여 상술한 채널구조(151)를 제1 채널패턴(151a) 및 제2 채널패턴(151b)으로 분리할 수 있고, 도 22a 및 도 22b를 참조하여 상술한 메모리막(141)을 제1 메모리패턴(141a) 및 제2 메모리패턴(141b)으로 분리할 수 있다. 이 때, 게이트 전극들(121) 각각은 식각정지막역할을 할 수 있으므로 채널분리트렌치(181)의 과도한 확장이 방지될 수 있다.
도 25는 절연막(183) 형성공정을 나타낸다.
도 25를 참조하면, 도 24에 도시된 채널분리트렌치(181)를 절연막(183)으로 채울 수 있다. 이로써, 채널분리트렌치(181) 및 절연막(183)을 포함하는 채널 분리 패턴이 형성될 수 있다.
상술한 본 발명의 실시 예들에 따르면, 게이트 전극들로서 이용되는 도전패턴들 또는 상부도전패턴들이 채널 분리 패턴을 감싸도록 형성된다. 도전패턴들 및 상부도전패턴들 각각이 채널 분리 패턴에 의해 제1 패턴과 제2 패턴으로 분리되는 경우, 도전패턴들 및 상부도전패턴들 각각의 저항이 증가될 수 있다. 본 발명의 실시 예들에 따르면, 도전패턴들 또는 상부도전패턴들이 채널 분리 패턴을 감싸도록 형성되므로 도전패턴들 또는 상부도전패턴들 각각의 저항 증가를 줄일 수 있다.
도 26은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 26을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 소자(1120)는 채널 분리 패턴에 의해 서로 분리된 제1 채널패턴과 제2 채널패턴에 공유되는 게이트 전극을 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), 에러정정 회로(ECC Circuit: Error Correction Circuit)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, 에러정정 회로(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 27은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 27을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 일반적으로 이해되는 의미를 가지고 있다. 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
CP,WL1 내지 WLn, DPWL, SPWL, SSL: 도전패턴
UCP1, UCP2, DSL, DSL1, DSL2, DSL[u], DSL[l]: 상부도전패턴
WL1 내지 WLn: 워드라인(셀 게이트 전극)
DSL[l]: 하부 드레인 셀렉트 라인(하부 드레인 셀렉트 게이트 전극)
DSL[u]: 상부 드레인 셀렉트 라인 (상부 드레인 셀렉트 게이트 전극)
CHa: 제1 채널패턴 CHb: 제2 채널패턴
AR1: 제1 채널영역 AR2: 제2 채널영역
AR3: 제3 채널영역 AR4: 제4 채널영역
CI: 채널 분리 패턴 H: 홀
S1: 제1 측벽 S2: 제2 측벽
MLa, MLa': 제1 메모리패턴 MLb, MLb': 제2 메모리패턴
TI: 터널절연막 DL: 데이터 저장막
BI, BIc: 블로킹절연막 FG: 플로팅게이트막
BL, BLa, BLb: 비트라인 CT, CTa, CTb: 콘택 플러그
USI, DSI: 상부분리구조

Claims (23)

  1. 수직방향으로 연장되고, 서로 마주하는 제1 채널패턴 및 제2 채널패턴;
    상기 제1 채널패턴과 상기 제2 채널패턴 사이에 형성되고, 상기 수직방향으로 연장된 채널 분리 패턴;
    각각이 상기 제1 채널패턴, 상기 제2 채널패턴 및 상기 채널 분리 패턴을 감싸고 상기 수직방향으로 서로 이격되어 적층된 도전패턴들을 포함하는 적층체;
    상기 도전패턴들 각각과 상기 제1 채널패턴 사이에 배치된 제1 메모리패턴;
    상기 도전패턴들 각각과 상기 제2 채널패턴 사이에 배치된 제2 메모리패턴;
    상기 적층체로부터 상기 수직방향으로 이격되고, 상기 제1 채널패턴의 일단과 상기 제2 채널패턴의 일단에 공통으로 연결되고 상기 수직방향에 교차하는 제1 방향으로 연장된 비트라인;
    상기 적층체와 상기 비트라인 사이에 배치되고, 상기 제1 채널패턴의 측벽을 감싸는 제1 상부도전패턴; 및
    상기 적층체와 상기 비트라인 사이에 배치되고, 상기 제1 상부도전패턴으로부터 이격되어 상기 제2 채널패턴의 측벽을 감싸는 제2 상부도전패턴을 포함하는 반도체 메모리 소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 채널 분리 패턴은 상기 제1 방향에 대한 사선방향으로 연장된 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 채널 분리 패턴은 상기 제1 방향으로 연장된 반도체 메모리 소자.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제1 상부도전패턴과 상기 제2 상부도전패턴 사이에 배치되고, 상기 제1 방향에 교차하는 제2 방향으로 연장된 상부분리구조를 더 포함하는 반도체 메모리 소자.
  8. 제 7 항에 있어서,
    상기 상부분리구조는 상기 제1 채널패턴, 상기 제2 채널패턴 및 상기 채널 분리 패턴에 의해 관통되고,
    상기 채널 분리 패턴 및 상기 상부분리구조는 상기 제2 방향으로 연장되고,
    상기 제1 방향에서 상기 상부분리구조는 상기 채널 분리 패턴보다 더 넓게 형성된 반도체 메모리 소자.
  9. 제 7 항에 있어서,
    상기 채널 분리 패턴에 중첩된 콘택플러그를 더 포함하고,
    상기 콘택플러그는 상기 제1 채널패턴 및 상기 제2 채널패턴에 중첩되도록 확장되고, 상기 제1 및 제2 채널패턴으로부터 상기 비트라인에 연결되도록 상기 수직방향으로 연장된 반도체 메모리 소자.
  10. 수직방향으로 연장되고, 서로 마주하는 제1 채널패턴 및 제2 채널패턴;
    상기 제1 채널패턴과 상기 제2 채널패턴 사이에 형성되고, 상기 수직방향으로 연장된 채널 분리 패턴;
    각각이 상기 제1 채널패턴, 상기 제2 채널패턴 및 상기 채널 분리 패턴을 감싸고 상기 수직방향으로 서로 이격되어 적층된 도전패턴들을 포함하는 적층체;
    상기 도전패턴들 각각과 상기 제1 채널패턴 사이에 배치된 제1 메모리패턴;
    상기 도전패턴들 각각과 상기 제2 채널패턴 사이에 배치된 제2 메모리패턴;
    상기 적층체로부터 상기 수직방향으로 이격되고, 상기 제1 채널패턴의 일단과 상기 제2 채널패턴의 일단에 공통으로 연결되고 상기 수직방향에 교차하는 제1 방향으로 연장된 비트라인;
    상기 적층체와 상기 비트라인 사이에 배치되고, 상기 제1 채널패턴, 상기 채널 분리 패턴, 및 상기 제2 채널패턴을 감싸는 하부 셀렉트 라인; 및
    상기 하부 셀렉트 라인과 상기 비트라인 사이에 배치되고, 상기 제1 채널패턴, 상기 채널 분리 패턴, 및 상기 제2 채널패턴을 감싸는 상부 셀렉트 라인을 더 포함하고,
    상기 제1 채널패턴은 상기 하부 셀렉트 라인에 중첩된 제1 채널영역 및 상기 상부 셀렉트 라인에 중첩된 제2 채널영역을 포함하고,
    상기 제2 채널패턴은 상기 하부 셀렉트 라인에 중첩된 제3 채널영역 및 상기 상부 셀렉트 라인에 중첩된 제4 채널영역을 포함하고,
    상기 제1 채널영역 및 상기 제4 채널영역 각각의 문턱전압은 상기 제2 채널영역 및 상기 제3 채널영역 각각의 문턱전압보다 높은 반도체 메모리 소자.
  11. 제 1 항 또는 제 10 항에 있어서,
    상기 제1 채널패턴과 상기 제2 채널패턴 각각은 상기 채널 분리 패턴의 측벽을 향하는 제1 측벽 및 상기 적층체를 향하는 제2 측벽을 포함하고,
    상기 제2 측벽은 상기 제1 측벽에 비해 큰 곡률을 갖는 반도체 메모리 소자.
  12. 제 1 항 또는 제 10 항에 있어서,
    상기 제1 메모리패턴 및 상기 제2 메모리패턴 각각은 터널절연막, 상기 터널절연막의 측벽상에 형성된 데이터 저장막 및 상기 데이터 저장막 상에 형성된 블로킹 절연막을 포함하고,
    상기 터널절연막, 상기 데이터 저장막 또는 상기 블로킹 절연막 중 적어도 어느 하나는 상기 채널 분리 패턴의 측벽상으로 연장된 반도체 메모리 소자.
  13. 제 1 항 또는 제 10 항에 있어서,
    상기 제1 메모리패턴 및 상기 제2 메모리패턴 각각은 터널절연막, 상기 터널절연막의 측벽상에 형성된 플로팅게이트막 및 상기 플로팅 게이트막 상에 형성된 블로킹 절연막을 포함하고,
    상기 터널절연막 및 상기 플로팅게이트막 각각은 상기 채널 분리 패턴에 의해 상기 제1 메모리패턴 및 상기 제2 메모리패턴으로 분리되고,
    상기 블로킹 절연막은 상기 채널 분리 패턴의 측벽상으로 연장된 반도체 메모리 소자.
  14. 제 1 항 또는 제 10 항에 있어서,
    상기 채널 분리 패턴은 상기 제1 메모리패턴 및 상기 제2 메모리패턴 사이로 연장된 반도체 메모리 소자.
  15. 서로 교차하는 제1 방향 및 제2 방향으로 확장된 셀 게이트 전극;
    상기 셀 게이트 전극을 관통하는 홀;
    상기 홀의 일측벽 상에 형성된 제1 채널패턴;
    상기 홀의 타측벽 상에 형성되고, 상기 제1 채널패턴으로부터 이격된 제2 채널패턴;
    상기 셀 게이트 전극과 상기 제1 채널패턴 사이에 배치된 제1 메모리패턴;
    상기 셀 게이트 전극과 상기 제2 채널패턴 사이에 배치된 제2 메모리패턴;
    상기 제1 채널패턴의 일단과 상기 제2 채널패턴의 일단에 공통으로 연결된 비트라인;
    상기 셀 게이트 전극과 상기 비트라인 사이에 배치되고 상기 홀에 의해 관통되며 상기 제1 메모리패턴을 사이에 두고 상기 제1 채널패턴의 측벽 일부를 감싸는 제1 셀렉트 게이트 전극; 및
    상기 셀 게이트 전극과 상기 비트라인 사이에 배치되고 상기 홀에 의해 관통되며 상기 제2 메모리패턴을 사이에 두고 상기 제2 채널패턴의 측벽 일부를 감싸며, 상기 제1 셀렉트 게이트 전극으로부터 이격된 제2 셀렉트 게이트 전극을 포함하는 반도체 메모리 소자.
  16. 삭제
  17. 삭제
  18. 제 15 항에 있어서,
    상기 제1 셀렉트 게이트 전극과 상기 제2 셀렉트 게이트 전극 사이에 배치되고, 상기 셀 게이트 전극에 중첩된 상부분리구조를 더 포함하는 반도체 메모리 소자.
  19. 서로 교차하는 제1 방향 및 제2 방향으로 확장된 셀 게이트 전극;
    상기 셀 게이트 전극을 관통하는 홀;
    상기 홀의 일측벽 상에 형성된 제1 채널패턴;
    상기 홀의 타측벽 상에 형성되고, 상기 제1 채널패턴으로부터 이격된 제2 채널패턴;
    상기 셀 게이트 전극과 상기 제1 채널패턴 사이에 배치된 제1 메모리패턴;
    상기 셀 게이트 전극과 상기 제2 채널패턴 사이에 배치된 제2 메모리패턴;
    상기 제1 채널패턴의 일단과 상기 제2 채널패턴의 일단에 공통으로 연결된 비트라인;
    상기 셀 게이트 전극과 상기 비트라인 사이에 배치된 하부 셀렉트 게이트 전극; 및
    상기 하부 셀렉트 게이트 전극과 상기 비트라인 사이에 배치된 상부 셀렉트 게이트 전극을 더 포함하고,
    상기 제1 및 제2 채널패턴들 각각은 상기 하부 셀렉트 게이트 전극 및 상기 상부 셀렉트 게이트 전극을 관통하도록 연장되고,
    상기 제1 채널패턴은 상기 하부 셀렉트 게이트 전극에 중첩된 제1 채널영역 및 상기 상부 셀렉트 게이트 전극에 중첩된 제2 채널영역을 포함하고,
    상기 제2 채널패턴은 상기 하부 셀렉트 게이트 전극에 중첩된 제3 채널영역 및 상기 상부 셀렉트 게이트 전극에 중첩된 제4 채널영역을 포함하고,
    상기 제1 채널영역 및 상기 제4 채널영역 각각의 문턱전압은 상기 제2 채널영역 및 상기 제3 채널영역 각각의 문턱전압보다 높은 반도체 메모리 소자.
  20. 제 15 항 또는 제 19 항에 있어서,
    상기 제1 채널패턴과 상기 제2 채널패턴 사이에 배치되고, 상기 셀 게이트 전극으로 둘러싸인 채널 분리 패턴을 더 포함하는 반도체 메모리 소자.
  21. 제 20 항에 있어서,
    상기 채널 분리 패턴은 상기 제1 메모리패턴과 상기 제2 메모리패턴 사이로 연장된 반도체 메모리 소자.
  22. 제 20 항에 있어서,
    상기 제1 메모리패턴과 상기 제2 메모리패턴은 서로 연결되도록 상기 채널 분리 패턴의 측벽 상으로 연장된 반도체 메모리 소자.
  23. 제 15 항 또는 제 19 항에 있어서,
    상기 제1 채널패턴과 상기 제2 채널패턴 각각은 상기 홀의 중심영역을 향하는 제1 측벽 및 상기 홀의 측벽을 향하는 제2 측벽을 포함하고,
    상기 제2 측벽은 상기 제1 측벽에 비해 큰 곡률을 갖는 반도체 메모리 소자.
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