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CN113366638B - 三维存储器器件和用于形成其的方法 - Google Patents

三维存储器器件和用于形成其的方法 Download PDF

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CN113366638B CN202080003791.7A CN202080003791A CN113366638B CN 113366638 B CN113366638 B CN 113366638B CN 202080003791 A CN202080003791 A CN 202080003791A CN 113366638 B CN113366638 B CN 113366638B
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Abstract

公开了3D存储器器件和用于形成其的方法。在一个示例中，公开了用于形成3D存储器器件的方法。在衬底之上依次形成第一多晶硅层、电介质牺牲层、第二多晶硅层和电介质堆叠层。形成垂直延伸穿过电介质堆叠层、第二多晶硅层和电介质牺牲层并进入到第一多晶硅层中的沟道结构。形成垂直延伸穿过电介质堆叠层和第二多晶硅层并垂直延伸进入到电介质牺牲层中或穿过电介质牺牲层以暴露电介质牺牲层的部分的开口，以及沿着开口的侧壁的部分的多晶硅间隔体。通过开口用利用第一和第二多晶硅层之间的第三多晶硅层替换电介质牺牲层。

Description

三维存储器器件和用于形成其的方法
相关申请的交叉引用
本申请要求下列申请的优先权的利益：于2020年4月14日提交的标题为“THREE-DIMENSIONAL MEMORY DEVICE WITH BACKSIDE SOURCE CONTACT”的国际申请号PCT/CN2020/084600、于2020年4月14日提交的标题为“METHOD FOR FORMING THREE-DIMENSIONAL MEMORY DEVICE WITH BACKSIDE SOURCE CONTACT”的国际申请号PCT/CN2020/084603、于2020年4月27日提交的标题为“THREE-DIMENSIONAL MEMORY DEVICE ANDMETHOD FOR FORMING THE SAME”的国际申请号PCT/CN2020/087295、于2020年4月27日提交的标题为“THREE-DIMENSIONAL MEMORY DEVICE AND METHOD FOR FORMING THE SAME”的国际申请号PCT/CN2020/087296、于2020年5月27日提交的标题为“THREE-DIMENSIONALMEMORY DEVICES”的国际申请号PCT/CN2020/092512和2020年5月27日提交的标题为“METHODS FOR FORMING THREE-DIMENSIONAL MEMORY DEVICES”的国际申请号PCT/CN2020/092513，所有申请通过引用的方式被整体并入本文中。
技术领域
本公开内容的实施方式涉及三维(3D)存储器器件及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺来将平面存储器单元按比例缩小到较小的尺寸。然而，当存储器单元的特征尺寸接近下限时，平面工艺和制造技术变得越来越有挑战性且造价昂贵。作为结果，平面存储器单元的存储器密度接近上限。
3D存储器架构可以处理在平面存储器单元中的密度限制。3D存储器架构包括存储器阵列和用于控制往返存储器阵列的信号的外围器件。
发明内容
在本文中公开了3D存储器器件和用于形成其的方法的实施方式。
在一个示例中，公开了用于形成3D存储器器件的方法。在衬底之上依次形成第一多晶硅层、电介质牺牲层、第二多晶硅层和电介质堆叠层。形成垂直延伸穿过电介质堆叠层、第二多晶硅层和电介质牺牲层并进入到第一多晶硅层中的沟道结构。形成垂直延伸穿过电介质堆叠层和第二多晶硅层并垂直延伸进入到电介质牺牲层中或穿过电介质牺牲层以暴露电介质牺牲层的部分的开口，以及沿着开口的侧壁的部分的多晶硅间隔体。通过开口利用在第一多晶硅层和第二多晶硅层之间的第三多晶硅层替换电介质牺牲层。
在另一示例中，公开了用于形成3D存储器器件的方法。在衬底的第一侧处依次形成停止层、电介质层、第一多晶硅层、电介质牺牲层、第二多晶硅层和电介质堆叠层。形成垂直延伸穿过电介质堆叠层、第二多晶硅层和电介质牺牲层并进入到第一多晶硅层中的沟道结构。形成垂直延伸穿过电介质堆叠层和第二多晶硅层并垂直延伸进入到电介质牺牲层中或穿过电介质牺牲层的开口，以暴露电介质牺牲层的部分。通过开口利用在第一多晶硅层和第二多晶硅层之间的第三多晶硅层替换电介质牺牲层。从与衬底的第一侧相对的第二侧移除衬底，在停止层处停止。形成垂直延伸穿过停止层和电介质层的源极接触开口，以暴露第一多晶硅层的部分。同时形成在源极接触开口中的源极接触结构和连接到源极接触结构的互连层。
在又一示例中，3D存储器器件包括多晶硅层、包括交错的堆叠层导电层和堆叠层电介质层的存储器堆叠层、沟道结构和狭缝结构。沟道结构垂直延伸穿过存储器堆叠层并进入到多晶硅层中，并包括存储器膜和半导体沟道。沿着沟道结构的侧壁的半导体沟道的部分与多晶硅层的子层接触。狭缝结构垂直延伸穿过存储器堆叠层和多晶硅层的子层。
附图说明
被并入本文并形成说明书的一部分的附图示出本公开内容的实施方式，并连同描述一起进一步用来解释本公开内容的原理并使在相关领域中的技术人员能够制造和使用本公开内容。
图1A示出根据本公开内容的各种实施方式的在3D存储器器件的示例性器件区域中的横截面的侧视图。
图1B示出根据本公开内容的各种实施方式的在3D存储器器件的示例性外围区域中的横截面的侧视图。
图1C示出根据本公开内容的各种实施方式的示例性3D存储器器件的横截面的平面图。
图1D示出根据本公开内容的各种实施方式的在3D存储器器件的另一示例性外围区域中的横截面的侧视图。
图1E示出根据本公开内容的各种实施方式的在3D存储器器件的另一示例性器件区域中的横截面的侧视图。
图2A-2P示出根据本公开内容的一些实施方式的用于形成示例性3D存储器器件的制造工艺。
图3示出根据本公开内容的一些实施方式的用于形成示例性3D存储器器件的方法的流程图。
将参考附图描述本公开内容的实施方式。
具体实施方式
虽然讨论了特定的配置和布置，但应理解，这仅为了说明性目的而完成。相关领域中的技术人员将认识到，可以使用其它配置和布置而不偏离本公开内容的范围。对相关领域中的技术人员将显而易见的是，也可在各种其它应用中采用本公开内容。
注意，在本说明书中对“一个实施方式”、“实施方式”、“示例实施方式”、“一些实施方式”等的提及指示所描述的实施方式可包括特定特征、结构或特性，但每个实施方式可能不一定包括特定特征、结构或特性。而且，这样的短语并不一定指同一实施方式。此外，当结合实施方式描述特定特征、结构或特性时，它将在相关领域中的技术人员的知识内以结合其它实施方式(不管是否被明确描述)来实现这样的特征、结构或特性。
通常，可以至少部分地从在上下文中的用法来理解术语。例如，至少部分地根据上下文，如在本文使用的术语“一个或多个”可以用于在单数意义上描述任何特征、结构或特性或可以用于在复数意义上描述特征、结构或特性的组合。类似地，至少部分地根据上下文，术语例如“一(a)”、“一个(an)”和“所述(the)”再次可以被理解为传达单数用法或传达复数用法。此外，再次至少部分地根据上下文，术语“基于”可被理解为不一定意欲传达排他的一组因素，且可替代地允许不一定明确地描述的额外因素的存在。
应容易理解，在本公开内容中的“在……上”、“在……上面”和“在……之上”的含义应以最广泛的方式被解释，使得“在……上”不仅意指“直接在某物上”，而且还包括“在某物上”而在其之间有中间特征或层的含义，以及“在……上面”或“在……之上”不仅意指“在某物上面”或“在某物之上”的含义，但还可以包括其“在某物上面”或“在某物之上”而在其之间没有中间特征或层(即，直接在某物上)的含义。
此外，空间相对术语例如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”等可以在本文为了便于描述而用于描述一个元件或特征与如在附图中所示的另外的元件或特征的关系。除了在附图中描绘的定向以外，空间相对术语意欲还包括在使用或处理步骤中的器件的不同定向。装置可以以另外方式被定向(旋转90度或在其它定向处)，且在本文使用的空间相对描述符可以相应地同样被解释。
如在本文使用的，术语“衬底”指随后的材料层被添加到其上的材料。衬底本身可以被图案化。在衬底的顶部上添加的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括大量半导体材料(诸如，硅、锗、砷化镓、磷化铟等)。可选地，衬底可以由非导电材料(诸如，玻璃、塑料或蓝宝石晶圆)制成。
如在本文使用的，术语“层”指包括具有一定厚度的区域的材料部分。层可以在整个底层或上覆结构之上延伸，或可以具有比底层或上覆结构的宽度小的宽度。此外，层可以是具有比连续结构的厚度小的厚度的同质或不同质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在其处的任一对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以包括在其中的一个或多个层，和/或可以具有在其上、在其之上和/或在其之下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中，形成互连线和/或垂直互连通孔(VIA)触点)和一个或多个电介质层。
如在本文使用的，术语“名义上/名义上地”指在产品或过程的设计阶段期间设置的部件或过程步骤的特性或参数的期望值或目标值，连同高于和/或低于期望值的值的范围。值的范围可能是由于在制造工艺或容限中的轻微变化。如在本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示在例如值的10-30％(例如，值的±10％、±20％或±30％)内变化的给定量的值。
如在本文使用的，术语“3D存储器器件”指具有在横向定向的衬底上的存储器单元晶体管的垂直定向的串(在本文被称为“存储器串”，例如NAND存储器串)的半导体器件，使得存储器串在相对于衬底的垂直方向上延伸。如在本文使用的，术语“垂直的/垂直地”意指在名义上垂直于衬底的横向表面。
在一些3D NAND存储器器件中，半导体插塞选择性地生长以围绕沟道结构的侧壁(例如，被称为侧壁选择性外延生长(SEG))。与在沟道结构的下端处形成的另一类型的半导体插塞(例如，底部SEG)比较，侧壁SEG的形成避免了对在沟道孔的底表面处的存储器膜和半导体沟道的蚀刻(也被称为“SONO”冲孔)，从而增加工艺窗口，特别是当利用先进技术制造3D NAND存储器器件时(例如。具有多叠片架构有96或更多层级)。此外，侧壁SEG结构可与背面工艺组合，以从衬底的背面形成源极触点，以避免在正面源极触点和字线之间的漏电流和寄生电容，并增加有效器件区域。
在形成侧壁SEG结构时，需要首先形成牺牲层，以便打开存储器膜并暴露在沟道结构的侧壁上的半导体沟道，其稍后由包括侧壁SEG结构的层(例如，多晶硅层)替换。牺牲层通常由多晶硅制成。然而，多晶硅牺牲层的使用需要在开口(例如，栅极线狭缝(GLS))的侧壁上的复杂间隔体结构用于替换多晶硅牺牲层，以及对开口的蚀刻在多晶硅牺牲层内停止。这些挑战限制了产量，并增加具有侧壁SEG结构的3D NAND存储器器件的成本。
根据本公开内容的各种实施方式提供了改进的3D存储器器件及其制造方法。通过将用于形成侧壁SEG结构的牺牲层的材料从多晶硅改变为电介质(例如，氮化硅或氧化硅)，可简化在开口(例如，GLS)的侧壁上的间隔体的材料和结构，从而降低成本。此外，与多晶硅牺牲层比较，电介质牺牲层允许对开口(例如，GLS)的更大蚀刻窗口，因为蚀刻现在可在电介质牺牲层内停止或进一步延伸穿过电介质牺牲层。作为结果，工艺可被简化，且产量可增加。
图1A示出根据本公开内容的各种实施方式的在3D存储器器件100的示例性器件区域中的横截面的侧视图。图1B示出根据本公开内容的各种实施方式的在3D存储器器件100的示例性外围区域中的横截面的侧视图。图1C示出根据本公开内容的各种实施方式的示例性3D存储器器件的横截面的平面图。在一些实施方式中，在图1A和1B中的3D存储器器件100包括衬底(未示出)，其可包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或任何其它适当的材料。在一些实施方式中，衬底是通过研磨、蚀刻、化学机械抛光(CMP)或其任何组合而变薄的经减薄的衬底(例如，半导体层)。
注意，在图1A-1C中包括x-、y-和z-轴以示出在3D存储器器件100中的部件的空间关系。衬底包括在x-y平面中横向地延伸的两个横向表面：在晶圆的正面上的前表面和在与晶圆的正面相对的背面上的后表面。x-和y-方向是在晶圆平面中的两个正交方向：x-方向是字线方向，以及y-方向是位线方向。z-轴垂直于x-和y-轴两者。如在本文使用的，当衬底在z-方向上位于半导体器件的最低平面中时，在z-方向(垂直于x-y平面的垂直方向)上相对于半导体器件的衬底来确定一个部件(例如，层或器件)是否在半导体器件(例如，3D存储器器件100)的另一部件(例如，层或器件)“上”、“之上”或“之下”。遍及本公开内容应用用于描述空间关系的相同概念。
在一些实施方式中，3D存储器器件100是非单片3D存储器器件的部分，其中，部件在不同的衬底上单独地形成并接着以面对面方式、面对背方式或背对背方式被键合。用于便于3D存储器器件100的操作的外围器件(未示出)(例如，任何适当的数字、模拟和/或混合信号外围电路)可在不同于存储器阵列衬底的单独外围器件衬底上形成，图1A和1B所示的部件在存储器阵列衬底上形成。应理解，可以如下文详细描述的从3D存储器器件100移除存储器阵列衬底，且外围器件衬底可成为3D存储器器件100的衬底。进一步理解，根据外围器件衬底和存储器阵列器件衬底如何被键合的方式，存储器阵列器件(例如，在图1A和1B中所示的)可以在原始位置上或可在3D存储器器件100中颠倒地翻转。为了便于参考，图1A和1B描绘3D存储器器件100的状态，存储器阵列器件在该状态中在原始位置上(即，不颠倒地翻转)。然而，应理解，在一些示例中，图1A和1B所示的存储器阵列器件可在3D存储器器件100中颠倒地翻转，且它们的相对位置可相应地改变。遍及本公开内容应用用于描述空间关系的相同概念。
如1C所示，在平面图中，3D存储器器件100可包括器件区域101，其中，形成存储器堆叠层(及其阶梯结构)和沟道结构。器件区域101在y-方向(例如，位线方向)上由平行狭缝结构122分成多个区域136(例如，块)，每个平行狭缝结构122在x-方向(例如，字线方向)上横向地延伸。3D存储器器件100还可包括在器件区域101之外的一个或多个外围区域103，存储器堆叠层106(例如，在图1A中)在器件区域101中形成。根据一些实施方式，外围区域103在3D存储器器件100的边缘处。在一些实施方式中，在外围区域103中形成用于焊盘引出的接触焊盘134。
如图1A所示，3D存储器器件100可包括在器件区域101中的电介质层102。电介质层102可包括一个或多个层间电介质(ILD)层(也被称为“金属间电介质(IMD)层”)，其中，可形成互连线和垂直互连通孔(VIA)触点。电介质层102的ILD层可包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。在一些实施方式中，电介质层102包括氧化硅。如图1B所示，电介质层102可横向地延伸到外围区域103内。换句话说，电介质层102可以是在3D存储器器件100的器件区域101和外围区域103中的连续层(例如，连续氧化硅层)。
如图1A所示，3D存储器器件100还可包括在器件区域101中的电介质层102之上的多晶硅层104。根据一些实施方式，多晶硅层104包括N型掺杂的多晶硅层。也就是说，多晶硅层104可被掺杂有任何适当的N型掺杂物(例如，磷(P)、砷(Ar)或锑(Sb))，其贡献自由电子并增加本征半导体的导电性。如下面详细描述的，由于扩散过程，多晶硅层104可具有在垂直方向上的均匀掺杂浓度剖面。在一些实施方式中，多晶硅层104的掺杂浓度在大约1019cm-3和大约1022cm-3之间、例如在1019cm-3和1022cm-3之间(例如1019cm-3、2×1019cm-3、3×1019cm-3、4×1019cm-3、5×1019cm-3、6×1019cm-3、7×1019cm-3、8×1019cm-3、9×1019cm-3、1020cm-3、2×1020cm-3、3×1020cm-3、4×1020cm-3、5×1020cm-3、6×1020cm-3、7×1020cm-3、8×1020cm-3、9×1020cm-3、1021cm-3、2×1021cm-3、3×1021cm-3、4×1021cm-3、5×1021cm-3、6×1021cm-3、7×1021cm-3、8×1021cm-3、9×1021cm-3、1022cm-3、由这些值中的任一个由下端划界的任何范围或在由这些值中的任两个限定的任何范围中)。虽然图1A示出多晶硅层104在电介质层102之上，如上所述，应理解，电介质层102在一些示例中可以在多晶硅层104之上，因为图1A所示的存储器阵列器件可颠倒地翻转，且它们的相对位置可在3D存储器器件100中相应地改变。在一些实施方式中，图1A所示的存储器阵列器件颠倒地翻转(在顶部中)并键合到3D存储器器件100中的外围器件(在底部中)，使得电介质层102在多晶硅层104之上。
如图1A所示，3D存储器器件100还可包括在电介质层102之下的互连层130。根据一些实施方式，互连层130相对于电介质层102(即，背面)在多晶硅层104的相对侧处，且因此被称为“背面互连层”。互连层130可包括多个互连(在本文也被称为“触点”)，包括横向互连线和VIA触点。如在本文使用的，术语“互连”可广泛地包括任何适当类型的互连(例如，后段制程(BEOL)互连)。在互连层中的互连线和VIA触点可包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。如图1B所示，互连层130可横向地延伸到外围区域103内。换句话说，互连层130可以是在3D存储器器件100的器件区域101和外围区域103中的连续层(例如，连续Al层)。在一些实施方式中，互连层130包括在外围区域103中的用于焊盘引出的一个或多个接触焊盘134，如图1B和1C所示。
在一些实施方式中，3D存储器器件100还包括相对于电介质层102(即，背面)从多晶硅层104的相对侧垂直延伸穿过电介质层102以与多晶硅层104接触的源极接触结构128。应理解，在不同的示例中，源极接触结构128延伸到多晶硅层104内的深度可改变。源极接触结构可穿过多晶硅层104从存储器阵列衬底(被移除)的背面将3D存储器器件100的NAND存储器串的源极电气地连接到外围器件，且因此也可在本文被称为“背面源极拾取”。源极接触结构128可包括任何适当类型的触点。在一些实施方式中，源极接触结构128包括VIA触点。在一些实施方式中，源极接触结构128包括横向地延伸的壁状触点。
在一些实施方式中，源极接触结构128包括与多晶硅层107接触的硅化物层132，这可减小在多晶硅和金属之间的接触电阻。硅化物层132可包括任何适当的金属硅化物(例如，硅化镍(NiSi))。如图1A所示，源极接触结构128也可包括在硅化物层132之下并与硅化物层132接触的互连层130(例如，Al层)的部分。换句话说，根据一些实施方式，互连层130连接到源极接触结构128。如下文关于制造过程更详细描述的，源极接触结构128可包括源极接触开口，硅化物层132和互连层130沉积在源极接触开口中。作为结果，源极接触结构128和互连层130可包括相同的金属材料(例如，Al)。
在一些实施方式中，3D存储器器件100是NAND闪速存储器器件，其中，以NAND存储器串的阵列的形式提供存储器单元。每个NAND存储器串可包括穿过多个对延伸的沟道结构112，每对包括堆叠层导电层108和堆叠层电介质层110(在本文被称为“导电/电介质层对”)。堆叠层的导电/电介质层对也在本文被称为存储器堆叠层106。在存储器堆叠层106中的导电/电介质层对的数量(例如，32、64、96、128、160、192、224、256等)确定在3D存储器器件100中的存储器单元的数量。虽然未在图1A中示出，应理解，在一些实施方式中，存储器堆叠层106可具有多叠片架构，例如包括下存储器叠片和在下存储器叠片上的上存储器叠片的双叠片架构。在每个存储器叠片中的堆叠层导电层108和堆叠层电介质层110的对的数量可以是相同或不同的。
存储器堆叠层106可包括在器件区域101中的多晶硅层104之上的多个交错的堆叠层导电层108和堆叠层电介质层110。在存储器堆叠层106中的堆叠层导电层108和堆叠层电介质层110可在垂直方向上交替。换句话说，除了在存储器堆叠层106的顶部或底部处的层以外，每个堆叠层导电层108可由在两侧上的两个堆叠层电介质层110毗邻，以及每个堆叠层电介质层110可由在两侧上的两个堆叠层导电层108毗邻。堆叠层导电层108可包括导电材料，包括但不限于W、Co、Cu、Al、多晶硅、掺杂硅、硅化物或其任何组合。每个堆叠层导电层108可包括由粘附层和栅极电介质层124包围的栅极电极(栅极线)。堆叠层导电层108的栅极电极可作为字线横向地延伸，在存储器堆叠层106的一个或多个阶梯结构(未示出)处终止。堆叠层电介质层110可包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
如图1A所示，每个沟道结构112垂直延伸穿过存储器堆叠层106并进入到器件区域102中的多晶硅层104内。也就是说，沟道结构112可包括两个部分：由多晶硅层104(即，在多晶硅层104和存储器堆叠层106之间的界面之下)包围的下部分，以及由存储器堆叠层106(即，在多晶硅层104和存储器堆叠层106之间的界面之上)包围的上部分。如在本文所述的，当衬底位于3D存储器器件100的最低平面中时，部件(例如，沟道结构112)的“上部分/端”是在y-方向上更远离衬底的部分/端，以及部件(例如，沟道结构112)的“下部分/端”是在y-方向上更接近衬底的部分/端。
沟道结构112可包括填充有半导体材料(例如，作为半导体沟道116)和电介质材料(例如，作为存储器膜114)的沟道孔。在一些实施方式中，半导体沟道116包括硅(例如，非晶形硅、多晶硅或单晶硅)。在一个示例中，半导体沟道116包括多晶硅。在一些实施方式中，存储器膜114是包括隧穿层、存储层(也被称为“电荷捕获层”)和阻挡层的复合层。沟道孔的剩余空间可部分地或完全填充有包括电介质材料(例如，氧化硅和/或空气间隙)的上覆层118。沟道结构112可具有圆柱体形状(例如，立柱形状)。根据一些实施方式，上覆层118、半导体沟道116、存储器膜114的隧穿层、存储层和阻挡层以这个顺序沿着从立柱的中心朝着外表面的方向布置。隧穿层可包括氧化硅、氮氧化硅或其任何组合。存储层可包括氮化硅、氮氧化硅或其任何组合。阻挡层可包括氧化硅、氮氧化硅、高k电介质或其任何组合。在一个示例中，存储器膜114可包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。在一些实施方式中，沟道结构112还包括在沟道结构112的上部分的顶部处的沟道插塞120。沟道插塞120可包括半导体材料(例如，多晶硅)。在一些实施方式中，沟道插塞120起NAND存储器串的漏极的作用。
如图1A所示，根据一些实施方式，沿着沟道结构112的侧壁(例如，在沟道结构112的下部分中)的半导体沟道116的部分与多晶硅层104的子层109接触。也就是说，根据一些实施方式，存储器膜114在邻接多晶硅层104的子层109的沟道结构112的下部分中分离，暴露半导体沟道116以与多晶硅层104的周围子层109接触。作为结果，包围半导体沟道116并与半导体沟道116接触的多晶硅层104的子层109可以充当沟道结构112的“侧壁SEG”以如上所述替换“底部SEG”，其可减轻(例如，覆盖控制、外延层形成和SONO冲孔)的问题。如下文详细描述的，根据一些实施方式，分开形成多晶硅层104的子层109与多晶硅层104的其余部分。然而，应理解，多晶硅层104的子层109可具有与多晶硅层104的其余部分相同的多晶硅材料，且掺杂浓度可以在扩散之后在多晶硅层104中在名义上是均匀的，子层109可以不与在3D存储器器件100中的多晶硅层104的其余部分区分开。虽然如此，子层109指多晶硅层104的与在沟道结构112的下部分中的半导体沟道116而不是存储器膜114接触的部分。如图1A所示，除了子层109之外，多晶硅层104的其余部分也可包括分别在子层109之上和之下的上子层105和下子层107，虽然在子层105、107和109之间的边界可以是不可区分的，因为子层105、107和109可以有具有名义上均匀的掺杂浓度的相同多晶硅材料。
如图1A所示，3D存储器器件100还可包括在器件区域101中的狭缝结构122。也如图1C所示，每个狭缝结构122可在x-方向(例如，字线方向)上横向地延伸，以将器件区域101中的存储器堆叠层106分成多个区域136(例如，块)。例如，存储器堆叠层106可由狭缝结构122分成多个存储器块，使得沟道结构112的阵列可分成每个存储器块。在一些实施方式中，狭缝结构122是绝缘结构，其不包括在其中的任何触点(即，不起源极触点的作用)。如图1A所示，每个狭缝结构122包括开口(例如，狭缝)，其填充有一种或多种电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一个示例中，每个狭缝结构122可填充有作为绝缘体核心126的氧化硅和与栅极电介质层124连接的高k电介质。
狭缝结构122各自垂直延伸穿过存储器堆叠层106的交错的堆叠层导电层108和堆叠层电介质层110并进入到多晶硅层104中。狭缝结构122可垂直延伸进入到子层109中或穿过子层109。如图1A所示，在一些实施方式中，狭缝结构122可穿过上子层105和子层109延伸到下子层107内，使得狭缝结构122邻接子层109的整个厚度。应理解，在一些示例中，狭缝结构122可穿过上子层105并进入到子层109中延伸，使得狭缝结构122邻接子层109的整个厚度的部分。也就是说，由于用于对狭缝结构122的狭缝开口进行蚀刻的放大工艺窗口，狭缝结构122的下端可停止于子层109或下子层107的任何地方处(但不在上子层105中)，如下文关于制造工艺详细描述的。
在一些实施方式中，通过利用N型掺杂物掺杂多晶硅层104，即，消除作为空穴的源的P阱，根据一些实施方式，3D存储器器件100配置为当执行擦除操作时产生栅致漏极泄漏(GIDL)辅助体偏置。在NAND存储器串的源极选择栅极周围的GIDL可将空穴电流产生到NAND存储器串内，以升高体电位用于擦除操作。此外，通过消除作为空穴的源的P阱，也可在读操作期间简化源极选择栅极的控制，因为当由3D存储器器件100执行读操作时，不再需要反转沟道。
应理解，在一些示例中，狭缝结构122可包括布置在存储器堆叠层106的同一侧处的源极接触结构(例如，也被称为“正面源极拾取”)。也就是说，并非如图1A所述的填充有电介质材料的绝缘结构，狭缝结构122可被填充有导电材料，以变为源极接触结构。例如，如图1E所示，狭缝结构122可以是包括间隔体135和源极触点133的源极接触结构，间隔体135和源极触点133各自垂直延伸穿过存储器堆叠层106并进入到多晶硅层104中。间隔体135可包括横向地在源极触点133和存储器堆叠层106之间的电介质材料(例如，氧化硅)，以使源极触点133与在存储器堆叠层106中的周围堆叠层导电层108电气地分离。另一方面，间隔体135可沿着狭缝结构122的侧壁布置，但不在狭缝结构122的底部处，使得源极触点133可与多晶硅层104接触，以建立与沟道结构112的半导体沟道116的电连接。在一些实施方式中，源极触点133包括粘附层和由粘附层包围的导电层。粘附层可包括在多晶硅层104之上并与多晶硅层104接触的一种或多种导电材料(例如，氮化钛(TiN))，以建立与多晶硅层104的电连接。在一些实施方式中，导电层包括在其下部分中的多晶硅和在其上部分中的用于接触金属互连(未示出)的金属(例如，W)。在一些实施方式中，粘附层(例如，TiN)与多晶硅层104和导电层的金属(例如，W)都接触，以形成在多晶硅层104(例如，作为NAND存储器串的源极)和金属互连之间的电连接。
参考图1A和1B，不包括子层109的多晶硅层104的部分(即，上子层105和下子层107)也可横向地延伸到外围区域103内。换句话说，上子层105和下子层107中的每个可以是在3D存储器器件100中的器件区域101和外围区域103中的连续层(例如，连续多晶硅层)。如图1B所示，3D存储器器件100可包括夹在上子层105和下子层107之间的电介质牺牲层119，即，在外围区域103中的不包括子层109的多晶硅层104的部分。在一些实施方式中，电介质牺牲层119与子层109共面。也就是说，根据一些实施方式，子层109和电介质牺牲层119是在不同区域(例如，器件区域101和外围区域103)中但在同一平面(例如，如图1A-1C所示的AA’平面)中的层。如下文关于制造工艺详细描述的，子层109和电介质牺牲层119起源于在器件区域101和外围区域103中都横向地延伸的同一电介质牺牲层，且在器件区域101中的电介质牺牲层的部分由子层109替换，而在外围区域103中的电介质牺牲层的部分在3D存储器器件100的最终产物中保持完整无缺(作为电介质牺牲层119)。
在如图1B所示的一些实施方式中，电介质牺牲层119是包括第一氧化硅层127、氮化硅层129和第二氧化硅层131的复合电介质层。也就是说，电介质牺牲层119可包括夹在第一氧化硅层127和第二氧化硅层131之间的氮化硅层129，其可减轻在氮化硅层129中的氮化硅和在子层107和105中的多晶硅之间的应力。应理解，在一些示例中，电介质牺牲层119可包括单个氮化硅层129而没有氧化硅层127和131。也应理解，在一些示例中，电介质牺牲层119可包括单个氧化硅层137，如图1D所示。虽然如此，在3D存储器器件100的外围区域103中的电介质牺牲层119可包括一种或多种电介质材料(例如，氮化硅或氧化硅)。也应理解，在器件区域101中的存储器堆叠层106可以不横向地延伸到外围区域103内。替代地，如图1B所示，3D存储器器件100可包括在外围区域103中的上子层105之上并与上子层105接触的ILD层111，其可与在器件区域101中的存储器堆叠层106共面。
图2A-2P示出根据本公开内容的一些实施方式的用于形成示例性3D存储器器件的制造工艺。图3示出根据本公开内容的一些实施方式的用于形成示例性3D存储器器件的方法300的流程图。在图2A-2P和图3中描绘的3D存储器器件的示例包括在图1A-1C中描绘的3D存储器器件100。图2A-2P和图3将在一起被描述。应理解，在方法300中所示的操作并不是无遗漏的，以及其它操作也可在任何所示操作之前、之后或之间被执行。此外，一些操作可同时或以与图3所示的不同的顺序被执行。
参考图3，方法300在操作302开始，其中在衬底的第一侧处依次形成停止层、电介质层、第一多晶硅层、电介质牺牲层、第二多晶硅层和电介质堆叠层。衬底可以是硅衬底或载体衬底，其由任何适当的材料(例如，玻璃、蓝宝石、塑料(仅举几个示例))制成，以减少衬底的成本。第一侧可以是衬底的正面，半导体器件可在该正面上形成。在一些实施方式中，为了形成停止层和电介质层，在衬底上依次沉积第一氧化硅层、第一氮化硅层和第二氧化硅层。在一些实施方式中，为了形成电介质牺牲层，依次形成第三氧化硅层、第二氮化硅层和第四氧化硅层。在一些实施方式中，为了形成电介质牺牲层，沉积单个氧化硅层。电介质堆叠层可包括多个交错的堆叠层牺牲层和堆叠层电介质层。
如图2A所示，在衬底202的正面处依次形成停止层203、电介质层205、第一多晶硅层207、第一牺牲层209、第二牺牲层211、第三牺牲层213和第二多晶硅层215。衬底202可以是硅衬底或载体衬底，其由任何适当的材料(例如，玻璃、蓝宝石、塑料(仅举几个示例))制成。在一些实施方式中，停止层203和电介质层205分别包括氮化硅和氧化硅。如下文更详细描述的，停止层203可在从背面移除衬底202时充当停止层，且因此可包括除了衬底202的材料之外的任何其它适当的材料。应理解，在一些示例中，焊盘氧化物层(例如，氧化硅层)可在衬底202和停止层203之间形成以减轻在其之间的应力。
第一牺牲层209、第二牺牲层211和第三牺牲层213可在本文被共同称为电介质牺牲层。在一些实施方式中，第一牺牲层209、第二牺牲层211和第三牺牲层213分别包括氧化硅、多晶硅和氮氧化硅。应理解，在一些示例中，第一牺牲层209和第三牺牲层213中的一个或两个可包括氮氧化硅。也应理解，在一些示例中，第一牺牲层209、第二牺牲层211和第三牺牲层213可由单个氧化硅层252替换为在下文被详细描述的电介质牺牲层(例如，如图2O所示)。虽然如此，不同于使用多晶硅作为第二牺牲层211的材料的已知工艺，在本文公开的电介质牺牲层、特别是第二牺牲层211包括电介质材料(例如，氮化硅或氧化硅)。
返回参考图2A，停止层203、电介质层205、第一多晶硅层207、第一牺牲层209、第二牺牲层211、第三牺牲层213和第二多晶硅层215(或在其之间的任何其它层)可通过使用一种或多种薄膜沉积工艺(包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、无电镀沉积、任何其它适当的沉积工艺或其组合)以这个顺序在多个循环中依次沉积相应的材料来形成。在一些实施方式中，第一多晶硅层207和第二多晶硅层215中的至少一个掺杂有N型掺杂物(例如，P、As或Sb)。在一个示例中，可在沉积多晶硅材料之后，使用离子注入工艺来掺杂第一多晶硅层207和第二多晶硅层215中的至少一个。在另一示例中，当沉积多晶硅以形成第一多晶硅层207和第二多晶硅层215中的至少一个时，可执行N型掺杂物的原位掺杂。应理解，在一些示例中，第一多晶硅层207和第二多晶硅层215中没有一个在这个阶段被掺杂有N型掺杂物。
如图2A所示，在第二多晶硅层215上形成包括多对第一电介质层(也被称为“堆叠层牺牲层212”)和第二电介质层(也被称为“堆叠层电介质层210”)的电介质堆叠层208。根据一些实施方式，电介质堆叠层208包括交错的堆叠层牺牲层212和堆叠层电介质层210。堆叠层电介质层210和堆叠层牺牲层212可以可选地沉积在第二多晶硅层215上，以形成电介质堆叠层208。在一些实施方式中，每个堆叠层电介质层210包括一层氧化硅，以及每个堆叠层牺牲层212包括一层氮化硅。可通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)来形成电介质堆叠层208。在一些实施方式中，在第二多晶硅层215和电介质堆叠层208之间形成焊盘氧化物层(例如，未示出的氧化硅层)。
方法300继续进行到操作304，如图3所示，其中，形成垂直延伸穿过电介质堆叠层、第二多晶硅层和电介质牺牲层并进入到第一多晶硅层中的沟道结构。在一些实施方式中，为了形成沟道结构，形成垂直延伸穿过电介质堆叠层、第二多晶硅层和电介质牺牲层并进入到第一多晶硅层中的沟道孔，并沿着沟道孔的侧壁依次形成存储器膜和半导体沟道。在一些实施方式中，形成在半导体沟道之上并与半导体沟道接触的沟道插塞。
如图2A所示，沟道孔是垂直延伸穿过电介质堆叠层208、第二多晶硅层215和牺牲层213、211和209并进入到第一多晶硅层207中的开口。在一些实施方式中，形成多个开口，使得每个开口变成用于使单独沟道结构214在以后的过程中生长的位置。在一些实施方式中，用于形成沟道结构214的沟道孔的制造工艺包括湿蚀刻和/或干蚀刻工艺(例如，深离子反应蚀刻(DRIE))。根据一些实施方式，继续对沟道孔的蚀刻，直到延伸到第一多晶硅层207内为止。在一些实施方式中，可控制蚀刻条件(例如，蚀刻速率和时间)以确保每个沟道孔到达第一多晶硅层207并在第一多晶硅层207中停止，以最小化在沟道孔和在其中形成的沟道结构214当中的刨削变化。
如图2A所示，存储器膜216(包括阻挡层、存储层和隧穿层)和半导体沟道218以这个顺序沿着沟道孔的侧壁和底表面依次形成。在一些实施方式中，首先，存储器膜216沿着沟道孔的侧壁和底表面沉积，以及然后，半导体沟道218沉积在存储器膜216之上。阻挡层、存储层和隧穿层可随后以这个顺序使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它适当的工艺或其任何组合)来沉积，以形成存储器膜216。可接着通过使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它适当的工艺或其任何组合)将半导体材料(例如，多晶硅)沉积在存储器膜216的隧穿层之上，来形成半导体沟道218。在一些实施方式中，随后沉积第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层(“SONO”结构)，以形成存储器膜216和半导体沟道218。
如图2A所示，在沟道孔中和在半导体沟道218之上形成上覆层220，以完全或部分地填充沟道孔(例如，在没有或具有空气间隙的情况下)。可通过使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它适当的工艺或其任何组合)沉积电介质材料(例如，氧化硅)来形成上覆层220。然后，可在沟道孔的上部分中形成沟道插塞222。在一些实施方式中，存储器膜216、半导体沟道218和上覆层220的在电介质堆叠层208的顶表面上的部分被移除，并通过CMP、湿蚀刻和/或干蚀刻工艺被平面化。然后可通过湿蚀刻和/或干蚀刻在沟道孔的上部分中的半导体沟道218和上覆层220的部分来在沟道孔的上部分中形成凹槽。然后，可通过一种或多种薄膜沉积工艺(例如，CVD、PVD、ALD或其任何组合)将半导体材料(例如，多晶硅)沉积到凹槽中来形成沟道插塞222。根据一些实施方式，因此穿过电介质堆叠层208、第二多晶硅层215和牺牲层213、211和209并进入到第一多晶硅层207中来形成沟道结构214。
方法300继续进行到操作306，如图3所示，其中，形成(i)垂直延伸穿过电介质堆叠层和第二多晶硅层并进入到电介质牺牲层中或穿过电介质牺牲层以暴露电介质牺牲层的部分的开口，以及(ii)沿着开口的侧壁的部分的多晶硅间隔体。在一些实施方式中，为了形成开口和多晶硅间隔体，形成垂直延伸穿过电介质堆叠层并进入到第二多晶硅层中的开口，并沿着开口的侧壁形成多晶硅间隔体，以及使开口进一步延伸穿过第二多晶硅层并进入到电介质牺牲层中或穿过电介质牺牲层。在一些实施方式中，多晶硅间隔体邻接电介质堆叠层而不邻接电介质牺牲层。
如图2B所示，狭缝224是垂直延伸穿过电介质堆叠层208并进入到第二多晶硅层215中所形成的开口。根据一些实施方式，狭缝224在该阶段不进一步延伸穿过第二多晶硅层215到第二牺牲层211内。在一些实施方式中，用于形成狭缝224的制造工艺包括湿蚀刻和/或干蚀刻工艺(例如，DRIE)。在一些实施方式中，首先，蚀刻电介质堆叠层208的堆叠层电介质层210和堆叠层牺牲层212。对电介质堆叠层208进行蚀刻不在第二多晶硅层215的顶表面处停止，并进一步延伸到第二多晶硅层215内。在一些实施方式中，可执行第二蚀刻工艺以在到达第三牺牲层213之前(例如，通过控制蚀刻速率和/或蚀刻时间)来蚀刻第二多晶硅层215的部分。
如图2C所示，沿着狭缝224的侧壁和底表面形成多晶硅间隔体228。在一些实施方式中，使用一种或多种薄膜沉积工艺(例如，CVD、PVD、ALD或其任何组合)来将一层多晶硅沉积到狭缝224中和电介质堆叠层208上，以形成多晶硅间隔体228。不同于使用复杂间隔体结构(例如，具有不同电介质材料的多个子层的复合电介质层)的已知工艺，多晶硅间隔体228包括单个多晶硅层，其可结合包括氮化硅(例如，第二牺牲层211)或氧化硅的电介质牺牲层来使用。
如图2D所示，狭缝224进一步延伸到第二牺牲层211内，以暴露第二牺牲层211的部分。作为结果，根据一些实施方式，多晶硅间隔体228邻接电介质堆叠层208而不邻接牺牲层213、211或209。也就是说，多晶硅间隔体228可在被移除之前在以后的过程期间保护电介质堆叠层208，且同时不阻挡通过狭缝224到第二牺牲层211的通路。在一些实施方式中，(例如，使用RIE)来首先蚀刻在狭缝224的底表面处的多晶硅间隔体228的部分，以通过狭缝224暴露第二多晶硅层215的部分。然后，可通过在垂直方向上再次蚀刻狭缝224来使狭缝224进一步延伸。应理解，应用于狭缝224的第二蚀刻工艺的工艺窗口可以相对大，因为蚀刻可以要么停止在第二牺牲层211(例如，在图2D中示出)内要么穿过牺牲层213、211和209进入到第一多晶硅层207(未示出)中，只要第二牺牲层211的部分可在第二蚀刻工艺之后穿过狭缝224被暴露。换句话说，应用于狭缝224的第二蚀刻工艺可产生穿过狭缝224到牺牲层213、211或209的通路以及覆盖电介质堆叠层208而不是牺牲层211的多晶硅间隔体228。
如图2O和2P所示，在电介质牺牲层包括单个氧化硅层252的一些实施方式中，也可应用用于形成狭缝224的类似的蚀刻工艺和用于形成多晶硅间隔体228的沉积工艺，以形成垂直延伸穿过电介质堆叠层208和第二多晶硅层215并进入到氧化硅层252(例如，在图2O中示出)中或穿过氧化硅层252进入到第一多晶硅层207(例如，在图2P中示出)中的狭缝224，以及沿着邻接电介质堆叠层208而不邻接氧化硅层252的狭缝224的侧壁的部分形成多晶硅间隔体228。应理解，在执行第二蚀刻工艺以使狭缝224延伸时，在狭缝224的底表面处的多晶硅间隔体228的每个部分也可移除在电介质堆叠层208(例如，在图2D中示出)上的多晶硅间隔体228的部分。在电介质牺牲层包括单个氧化硅层252的一些实施方式中，为了保护也包括在电介质堆叠层208的顶部处的氧化硅的电介质堆叠层208，当在氧化物层252内或穿过氧化物层252蚀刻狭缝224时，保护层在电介质堆叠层208上形成。在如图2O所示的一个示例中，在移除多晶硅间隔体228的在狭缝224的底表面处的部分之后，例如通过控制蚀刻工艺的角度、方向和/或范围或通过在蚀刻工艺期间覆盖多晶硅间隔体228的在电介质堆叠层208上的部分，可保留多晶硅间隔体228的在电介质堆叠层208上的部分。在如图2P所示的另一示例中，在移除多晶硅间隔体228的在电介质堆叠层208上的部分之后，可在电介质堆叠层208上形成蚀刻掩模254(例如，软掩模和/或硬掩模)。
方法300继续进行到操作308，如图3所示，其中，通过开口利用在第一和第二多晶硅层之间的第三多晶硅层替换电介质牺牲层。在一些实施方式中，为了利用第三多晶硅层替换电介质牺牲层，通过开口移除牺牲层以形成在第一和第二多晶硅层之间的腔，通过开口移除存储器膜的部分以暴露沿着沟道孔的侧壁的半导体沟道的部分，并通过开口将多晶硅沉积到腔中以形成第三多晶硅层。在一些实施方式中，第一、第二和第三多晶硅层中的至少一个掺杂有N型掺杂物。可在第一、第二和第三多晶硅层中扩散N型掺杂物。
如图2E所示，通过湿蚀刻和/或干蚀刻来移除牺牲层211(例如，在图2D中示出)以形成腔226。在一些实施方式中，第二牺牲层211包括氮化硅，多晶硅间隔体228包括多晶硅，第一牺牲层209和第三牺牲层203各自包括氧化硅，以及通过穿过狭缝224涂敷具有磷酸的蚀刻剂来蚀刻第二牺牲层211，这可由多晶硅间隔体228停止。也就是说，根据一些实施方式，对第二牺牲层211的移除不影响由多晶硅间隔体228保护的电介质堆叠层208。类似地，可通过穿过狭缝224涂敷具有氢氟酸的蚀刻剂来移除在图2O和2P中的氧化硅层252(作为电介质牺牲层)，这可由多晶硅间隔体228停止。
如图2F所示，在腔226中暴露的存储器膜216的部分被移除以暴露沿着沟道结构214的侧壁的半导体沟道218的部分。在一些实施方式中，通过穿过狭缝224和腔226涂敷蚀刻剂(例如，用于蚀刻氮化硅的磷酸和用于蚀刻氧化硅的氢氟酸)来蚀刻阻挡层(例如，包括氧化硅)、存储层(例如，包括氮化硅)和隧穿层(例如，包括氧化硅)的部分。蚀刻可由多晶硅间隔体228和半导体沟道218停止。也就是说，根据一些实施方式，对在腔226中暴露的存储器膜216的部分的移除不影响电介质堆叠层208(被多晶硅间隔体228保护)以及包括多晶硅的半导体沟道218和被半导体沟道218暴露的上覆层220。在一些实施方式中，也通过相同的蚀刻工艺来移除第一牺牲层209和第三牺牲层213(包括氧化硅)。
如图2G所示，第三多晶硅层230在第一多晶硅层207和第二多晶硅层215之间形成。在一些实施方式中，通过使用一种或多种薄膜沉积工艺(例如，CVD、PVD、ALD或其任何组合)穿过狭缝224将多晶硅沉积到腔226(在图2F中示出)中，来形成第三多晶硅层230。在一些实施方式中，当沉积多晶硅以形成第三多晶硅层230时，执行N型掺杂物(例如，P、As或Sb)的原位掺杂。第三多晶硅层230可填充腔226以与沟道结构214的半导体沟道218的暴露部分接触。应理解，第三多晶硅层230可以是掺杂的或未掺杂的，取决于第一多晶硅层207和第二多晶硅层215中的至少一个是否掺杂有N型掺杂物，因为第一多晶硅层207、第二多晶硅层215和第三多晶硅层230中的至少一个可能需要被掺杂有N型掺杂物。在一些实施方式中，使用热扩散工艺(例如，退火)来在第一多晶硅层207、第二多晶硅层215和第三多晶硅层230中扩散在第一多晶硅层207、第二多晶硅层215和第三多晶硅层230中的至少一个中的N型掺杂物，以在第一多晶硅层207、第二多晶硅层215和第三多晶硅层230当中在垂直方向上实现均匀掺杂浓度剖面。例如，掺杂浓度在扩散之后可以在1019cm-3和1022cm-3之间。如上所述，在第一多晶硅层207、第二多晶硅层215和第三多晶硅层230之间的界面可变得不可区分，因为第一多晶硅层207、第二多晶硅层215和第三多晶硅层230中的每个包括具有名义上相同的掺杂浓度的相同多晶硅材料。因此，第一多晶硅层207、第二多晶硅层215和第三多晶硅层230可在扩散之后共同被视为多晶硅层。
虽然未示出，应理解，在一些示例中，例如，通过只在3D存储器器件的存储器区域而不是外围区域中形成狭缝224，并控制对电介质牺牲层的蚀刻以不延伸到外围区域，可以只在3D存储器器件的存储器区域中而不是在3D存储器器件的外围区域中利用第三多晶硅层230替换电介质牺牲层(例如，牺牲层209、211和213或氧化硅层252)。作为结果，在外围区域中的电介质牺牲层(例如，牺牲层209、211和213或氧化硅层252)的部分在制造之后可仍然保留在3D存储器器件的最终产物中。
如图2H所示，例如，使用干蚀刻和/或湿蚀刻来移除第三多晶硅层230(例如，在图2G中示出)的沿着狭缝224的侧壁和在电介质堆叠层208上的部分以及多晶硅间隔体228(例如，在图2G中示出)，以穿过狭缝224暴露电介质堆叠层208。可控制蚀刻工艺(例如，通过控制蚀刻速率和/或时间)，使得第三多晶硅层230仍然保留在第一多晶硅层207和第二多晶硅层215之间并与沟道结构214的半导体沟道218接触。
方法300继续进行到操作310，如图3所示，其中，使用所谓的“栅极替换工艺”通过开口利用存储器堆叠层替换电介质堆叠层。如图2I所示，可通过栅极替换工艺(即，利用堆叠层导电层236替换堆叠层牺牲层212)来形成存储器堆叠层234。存储器堆叠层234因此可包括在第二多晶硅层215上的交错的堆叠层导电层236和堆叠层电介质层210。在一些实施方式中，为了形成存储器堆叠层234，通过穿过狭缝224涂敷蚀刻剂来移除堆叠层牺牲层212，以形成多个横向凹槽。然后，可通过使用一种或多种薄膜沉积工艺(例如，PVD、CVD、ALD或其任何组合)沉积一种或多种导电材料来将堆叠层导电层236沉积到横向凹槽中。根据一些实施方式，沟道结构214因而垂直延伸穿过存储器堆叠层234并进入到包括第一多晶硅层215、第三多晶硅层230和第二多晶硅层207的多晶硅层中。
方法300继续进行到操作312，如图3所示，其中，绝缘结构在开口中形成。在一些实施方式中，为了形成绝缘结构，将一种或多种电介质材料沉积到开口中以填充开口。
如图2J所示，在狭缝224(例如，在图2I中示出)中形成绝缘结构242。可通过使用一种或多种薄膜沉积工艺(例如，PVD、CVD、ALD或其任何组合)将一种或多种电介质材料(例如，高k电介质(也作为栅极电介质层238))和作为绝缘核心240的氧化硅沉积到狭缝224中，以在具有或没有空气间隙的情况下完全或部分地填充狭缝224来形成绝缘结构242。
方法300继续进行到操作314，如图3所示，其中从与衬底的第一侧相对的第二侧移除衬底，在停止层处停止。第二侧可以是衬底的背面。
如图2K所示，从背面移除衬底202(例如，在图2J中示出)。虽然未在图2K中示出，应理解，在图2J中的中间结构可颠倒地翻转以具有在中间结构的顶部上的衬底202。在一些实施方式中，使用CMP、研磨、湿蚀刻和/或干蚀刻来完全移除衬底202，直到被停止层203(例如，氮化硅层)停止为止。在一些实施方式中，使用硅CMP移除衬底202(硅衬底)，这在到达具有除了硅以外的材料的停止层203时自动停止，即，充当背面CMP停止层。在一些实施方式中，使用湿蚀刻通过羟化四甲铵(TMAH)来移除衬底202(硅衬底)，这在到达具有除了硅以外的材料的停止层203时自动停止，即，充当背面蚀刻停止层。停止层203可确保衬底202的完全移除，而没有在减薄之后的厚度均匀性的忧虑。
方法300继续进行到操作316，如图3所示，其中，形成垂直延伸穿过停止层和电介质层的源极接触开口，以暴露第一多晶硅层的部分。如图2L所示，源极接触开口244垂直延伸穿过停止层203和电介质层205，以暴露第一多晶硅层207的部分。可使用干蚀刻和/或湿蚀刻(例如，RIE)以蚀刻停止层203和电介质层205来形成源极接触开口244。应理解，在一些示例中，蚀刻可继续进入到第一多晶硅层207中以移除第一多晶硅层207的部分。
方法300继续进行到操作318，如图3所示，其中，同时形成在源极接触开口中的源极接触结构和连接到源极接触结构的互连层。在一些实施方式中，为了同时形成源极接触结构和互连层，在与第一多晶硅层的暴露部分接触的源极接触开口中形成硅化物层，移除停止层以暴露电介质层，并将金属层沉积到源极接触开口中和电介质层上。
如图2M所示，在与第一多晶硅层207接触的源极接触开口244的底表面处形成硅化物层246。可通过将金属层(例如，Ni)沉积到源极接触开口244中以与第一多晶硅层207接触、后面是退火工艺来形成硅化物层246(例如，NiSi)。如图2M所示，使用湿蚀刻和/或干蚀刻来移除停止层203以暴露电介质层205。可在停止层203的移除之前或之后执行硅化物层246的形成。应理解，在一些示例中，可跳过硅化物层246的形成。
如图2N所示，使用一种或多种薄膜沉积工艺(例如，PVD、CVD、ALD或其任何组合)来将金属层(例如，Al层)沉积到在硅化物层246上以及在电介质层205上的源极接触开口244中，以在同一过程中同时形成互连层248和包括硅化物层246和金属层(即，互连层248的部分)的源极接触结构250。作为结果，根据一些实施方式，互连层248连接到源极接触结构250。虽然未示出，应理解，在一些示例中，互连层248可被图案化以在3D存储器器件的外围区域中形成接触焊盘。
虽然未示出，应理解，在一些示例中，在移除衬底之前，通过使用一种或多种薄膜沉积工艺(例如，PVD、CVD、ALD或其任何组合)将一种或多种导电材料沉积在开口中，来在开口(例如，狭缝224)中形成正面源极接触结构。正面源极接触结构可以替换背面源极接触结构(例如，源极接触结构250)和正面绝缘结构(例如，绝缘结构242)。
根据本公开内容的一个方面，公开了用于形成3D存储器器件的方法。在衬底之上依次形成第一多晶硅层、电介质牺牲层、第二多晶硅层和电介质堆叠层。形成垂直延伸穿过电介质堆叠层、第二多晶硅层和电介质牺牲层并进入到第一多晶硅层中的沟道结构。形成垂直延伸穿过电介质堆叠层和第二多晶硅层并垂直延伸进入到电介质牺牲层中或穿过电介质牺牲层以暴露电介质牺牲层的部分的开口，以及沿着开口的侧壁的部分的多晶硅间隔体。通过开口利用在第一和第二多晶硅层之间的第三多晶硅层替换电介质牺牲层。
在一些实施方式中，为了形成开口和多晶硅间隔体，形成垂直延伸穿过电介质堆叠层并进入到第二多晶硅层中的开口，沿着开口的侧壁形成多晶硅间隔体，以及使开口进一步延伸穿过第二多晶硅层并进入到电介质牺牲层中或穿过电介质牺牲层。
在一些实施方式中，多晶硅间隔体邻接电介质堆叠层而不邻接电介质牺牲层。
在一些实施方式中，在利用第三多晶硅层替换电介质层之后，通过开口利用存储器堆叠层替换电介质堆叠层。
在一些实施方式中，在利用存储器堆叠层替换电介质堆叠层之后，在开口中形成狭缝结构。
在一些实施方式中，为了形成电介质牺牲层，依次沉积第一氧化硅层、氮化硅层和第二氧化硅层。
在一些实施方式中，为了形成电介质牺牲层，沉积单个氧化硅层。
在一些实施方式中，为了形成沟道结构，形成垂直延伸穿过电介质堆叠层、第二多晶硅层和电介质牺牲层并进入到第一多晶硅层中的沟道孔，以及沿着沟道孔的侧壁依次形成存储器膜和半导体沟道。
在一些实施方式中，为了利用第三多晶硅层替换电介质牺牲层，通过开口移除电介质牺牲层，以形成在第一和第二多晶硅层之间的腔，通过开口移除存储器膜的部分，以暴露沿着沟道孔的侧壁的半导体沟道的部分，以及通过开口将多晶硅沉积到腔中以形成第三多晶硅层。
在一些实施方式中，第一、第二和第三多晶硅层中的至少一个掺杂有N型掺杂物。在一些实施方式中，在第一、第二和第三多晶硅层中扩散N型掺杂物。
根据本公开内容的另一方面，公开了用于形成3D存储器器件的方法。在衬底的第一侧处依次形成停止层、电介质层、第一多晶硅层、电介质牺牲层、第二多晶硅层和电介质堆叠层。形成垂直延伸穿过电介质堆叠层、第二多晶硅层和电介质牺牲层并进入到第一多晶硅层中的沟道结构。形成垂直延伸穿过电介质堆叠层和第二多晶硅层并垂直延伸进入到电介质牺牲层中或穿过电介质牺牲层的开口，以暴露电介质牺牲层的部分。通过开口利用在第一和第二多晶硅层之间的第三多晶硅层替换电介质牺牲层。从与衬底的第一侧相对的第二侧移除衬底，在停止层处停止。形成垂直延伸穿过停止层和电介质层的源极接触开口，以暴露第一多晶硅层的部分。同时形成在源极接触开口中的源极接触结构和连接到源极接触结构的互连层。
在一些实施方式中，为了同时形成源极接触结构和互连层，在与第一多晶硅层的暴露部分接触的源极接触开口中形成硅化物层，移除停止层以暴露电介质层，并将金属层沉积到源极接触开口中和电介质层上。
在一些实施方式中，为了依次形成停止层和电介质层，在衬底上依次沉积第一氧化硅层、第一氮化硅层和第二氧化硅层。
在一些实施方式中，为了形成电介质牺牲层，依次沉积第三氧化硅层、第二氮化硅层和第四氧化硅层。
在一些实施方式中，为了形成电介质牺牲层，沉积单个氧化硅层。
在一些实施方式中，为了形成开口，形成垂直延伸穿过电介质堆叠层并进入到第二多晶硅层中的开口，沿着开口的侧壁沉积多晶硅间隔体，并使开口进一步延伸穿过第二多晶硅层和进入到电介质牺牲层中或穿过电介质牺牲层。
在一些实施方式中，在利用第三多晶硅层替换电介质层之后，通过开口利用存储器堆叠层替换电介质堆叠层。
在一些实施方式中，在利用存储器堆叠层替换电介质堆叠层之后，在开口中形成绝缘结构。
在一些实施方式中，为了形成沟道结构，形成垂直延伸穿过电介质堆叠层、第二多晶硅层和电介质牺牲层并进入到第一多晶硅层中的沟道孔，并沿着沟道孔的侧壁依次形成存储器膜和半导体沟道。
在一些实施方式中，为了利用第三多晶硅层替换电介质牺牲层，通过开口移除电介质牺牲层，以形成在第一和第二多晶硅层之间的腔，通过开口移除存储器膜的部分，以暴露沿着沟道孔的侧壁的半导体沟道的部分，并通过开口将多晶硅沉积到腔中以形成第三多晶硅层。
在一些实施方式中，第一、第二和第三多晶硅层中的至少一个掺杂有N型掺杂物。在一些实施方式中，在第一、第二和第三多晶硅层中扩散N型掺杂物。
根据本公开内容的又一方面，3D存储器器件包括多晶硅层、包括交错的堆叠层导电层和堆叠层电介质层的存储器堆叠层、沟道结构和狭缝结构。沟道结构垂直延伸穿过存储器堆叠层并进入到多晶硅层中，并包括存储器膜和半导体沟道。沿着沟道结构的侧壁的半导体沟道的部分与多晶硅层的子层接触。狭缝结构垂直延伸穿过存储器堆叠层和多晶硅层的子层。
在一些实施方式中，3D存储器器件还包括与多晶硅层接触的电介质层、垂直延伸穿过电介质层并与多晶硅层接触的源极接触结构，以及连接到源极接触结构的互连层。
在一些实施方式中，源极接触结构和互连层包括相同的金属。
在一些实施方式中，3D存储器器件还包括与多晶硅层的子层共面且在存储器堆叠层之外的外围区域中的电介质牺牲层。
在一些实施方式中，电介质牺牲层包括第一氧化硅层、氮化硅层和第二氧化硅层。
在一些实施方式中，电介质牺牲层包括单个氧化硅层。
在一些实施方式中，电介质牺牲层夹在多晶硅层的不包括子层并横向地延伸到外围区域中的部分之间。
在一些实施方式中，互连层包括在外围区域中的接触焊盘。
在一些实施方式中，多晶硅层包括N型掺杂的多晶硅层。
特定实施方式的前述描述将如此揭露其它人通过应用在本领域的技术内的知识可以在没有过度实验的情况下为各种应用容易修改和/或改编这样的特定实施方式的本公开内容的一般性质，而不偏离本公开内容的一般概念。因此，基于在本文提出的教导和指导，这样的改编和修改被规定为在所公开的实施方式的等同物的含义和范围内。应理解，本文的用语或术语是为了描述而不是限制的目的，使得本说明书的术语或用语应由技术人员按照教导和指导来解释。
上面借助于说明所指定的功能及其关系的实现的功能构建块描述了本公开内容的实施方式。为了描述的方便，这些功能构建块的界限在本文被任意限定。可限定可选的界限，只要所指定的功能及其关系被适当地执行。
概述和摘要章节可阐述如发明人设想的本公开内容的一个或多个但不是全部示例性实施方式，且因此并不意欲以任何方式限制本公开内容和所附权利要求。
本公开内容的广度和范围不应由上面所述的示例性实施方式中的任一个限制，但应仅根据接下来的权利要求及其等同物被限定。

Claims (28)

1.一种用于形成三维(3D)存储器器件的方法，包括：
在衬底之上依次形成第一多晶硅层、电介质牺牲层、第二多晶硅层和电介质堆叠层；
形成垂直延伸穿过所述电介质堆叠层、所述第二多晶硅层和所述电介质牺牲层并进入到所述第一多晶硅层中的沟道结构；
形成垂直延伸穿过所述电介质堆叠层并进入到所述第二多晶硅层中的开口；
形成沿着所述开口的侧壁的部分的多晶硅间隔体；
使所述开口进一步延伸穿过所述第二多晶硅层并垂直延伸进入到所述电介质牺牲层中或垂直延伸穿过所述电介质牺牲层以暴露所述电介质牺牲层的部分；以及
通过所述开口利用在所述第一多晶硅层和所述第二多晶硅层之间的第三多晶硅层替换所述电介质牺牲层。
2.根据权利要求1所述的方法，其中，所述多晶硅间隔体邻接所述电介质堆叠层而不邻接所述电介质牺牲层。
3.根据权利要求1所述的方法，还包括：在利用所述第三多晶硅层替换所述电介质牺牲层之后，通过所述开口利用存储器堆叠层替换所述电介质堆叠层。
4.根据权利要求3所述的方法，还包括：在利用所述存储器堆叠层替换所述电介质堆叠层之后，在所述开口中形成狭缝结构。
5.根据权利要求1所述的方法，其中，形成所述电介质牺牲层包括依次沉积第一氧化硅层、氮化硅层和第二氧化硅层。
6.根据权利要求1所述的方法，其中，形成所述电介质牺牲层包括沉积单个氧化硅层。
7.根据权利要求1所述的方法，其中，形成所述沟道结构包括：
形成垂直延伸穿过所述电介质堆叠层、所述第二多晶硅层和所述电介质牺牲层并进入到所述第一多晶硅层中的沟道孔；以及
沿着所述沟道孔的侧壁依次形成存储器膜和半导体沟道。
8.根据权利要求7所述的方法，其中，利用所述第三多晶硅层替换所述电介质牺牲层包括：
通过所述开口移除所述电介质牺牲层，以形成在所述第一多晶硅层和所述第二多晶硅层之间的腔；
通过所述开口移除所述存储器膜的部分，以暴露沿着所述沟道孔的所述侧壁的所述半导体沟道的部分；以及
通过所述开口将多晶硅沉积到所述腔中，以形成所述第三多晶硅层。
9.根据权利要求1所述的方法，其中，所述第一多晶硅层、所述第二多晶硅层和所述第三多晶硅层中的至少一者掺杂有N型掺杂物，并且所述方法还包括：在所述第一多晶硅层、所述第二多晶硅层和所述第三多晶硅层中扩散所述N型掺杂物。
10.一种用于形成三维(3D)存储器器件的方法，包括：
在衬底的第一侧处依次形成停止层、电介质层、第一多晶硅层、电介质牺牲层、第二多晶硅层和电介质堆叠层；
形成垂直延伸穿过所述电介质堆叠层、所述第二多晶硅层和所述电介质牺牲层并进入到所述第一多晶硅层中的沟道结构；
形成垂直延伸穿过所述电介质堆叠层并进入到所述第二多晶硅层中的开口；
形成沿着所述开口的侧壁的多晶硅间隔体；
使所述开口进一步延伸穿过所述第二多晶硅层并垂直延伸进入到所述电介质牺牲层中或穿过所述电介质牺牲层以暴露所述电介质牺牲层的部分；
通过所述开口利用在所述第一多晶硅层和所述第二多晶硅层之间的第三多晶硅层替换所述电介质牺牲层；
从与所述衬底的所述第一侧相对的第二侧移除所述衬底，在所述停止层处停止；
形成垂直延伸穿过所述停止层和所述电介质层以暴露所述第一多晶硅层的部分的源极接触开口；以及
同时形成在所述源极接触开口中的源极接触结构和连接到所述源极接触结构的互连层。
11.根据权利要求10所述的方法，其中，同时形成所述源极接触结构和所述互连层包括：
在与所述第一多晶硅层的暴露部分接触的所述源极接触开口中形成硅化物层；以及
移除所述停止层以暴露所述电介质层；以及
将金属层沉积到所述源极接触开口中和所述电介质层上。
12.根据权利要求10或11所述的方法，其中，依次形成所述停止层和所述电介质层包括：在所述衬底上依次沉积第一氧化硅层、第一氮化硅层和第二氧化硅层。
13.根据权利要求10所述的方法，其中，形成所述电介质牺牲层包括：依次沉积第三氧化硅层、第二氮化硅层和第四氧化硅层。
14.根据权利要求10所述的方法，其中，形成所述电介质牺牲层包括沉积单个氧化硅层。
15.根据权利要求10所述的方法，还包括：在利用所述第三多晶硅层替换所述电介质层之后，通过所述开口利用存储器堆叠层替换所述电介质堆叠层。
16.根据权利要求15所述的方法，还包括：在利用所述存储器堆叠层替换所述电介质堆叠层之后，在所述开口中形成绝缘结构。
17.根据权利要求10所述的方法，其中，形成所述沟道结构包括：
形成垂直延伸穿过所述电介质堆叠层、所述第二多晶硅层和所述电介质牺牲层并进入到所述第一多晶硅层中的沟道孔；以及
沿着所述沟道孔的侧壁依次形成存储器膜和半导体沟道。
18.根据权利要求17所述的方法，其中，利用所述第三多晶硅层替换所述电介质牺牲层包括：
通过所述开口移除所述电介质牺牲层，以形成在所述第一多晶硅层和所述第二多晶硅层之间的腔；
通过所述开口移除所述存储器膜的部分，以暴露沿着所述沟道孔的所述侧壁的所述半导体沟道的部分；以及
通过所述开口将多晶硅沉积到所述腔中，以形成所述第三多晶硅层。
19.根据权利要求10所述的方法，其中，所述第一多晶硅层、所述第二多晶硅层和所述第三多晶硅层中的至少一者掺杂有N型掺杂物，并且所述方法还包括：在所述第一多晶硅层、所述第二多晶硅层和所述第三多晶硅层中扩散所述N型掺杂物。
20.一种三维(3D)存储器器件，包括：
多晶硅层；
存储器堆叠层，其位于所述多晶硅层之上并包括交错的堆叠层导电层和堆叠层电介质层；
沟道结构，其垂直延伸穿过所述存储器堆叠层并进入到所述多晶硅层中，并包括存储器膜和半导体沟道，其中，沿着所述沟道结构的侧壁的所述半导体沟道的部分与所述多晶硅层的子层接触；
狭缝结构，其垂直延伸穿过所述存储器堆叠层和所述多晶硅层的所述子层，其中，所述狭缝结构包括绝缘体核心和高k电介质层；
电介质层，其位于所述多晶硅层之下并与所述多晶硅层接触；以及
源极接触结构，其垂直延伸穿过所述电介质层并与所述多晶硅层接触。
21.根据权利要求20所述的3D存储器器件，还包括：
互连层，其连接到所述源极接触结构。
22.根据权利要求21所述的3D存储器器件，其中，所述源极接触结构和所述互连层包括相同的金属。
23.根据权利要求21或22所述的3D存储器器件，还包括与所述多晶硅层的所述子层共面且在所述存储器堆叠层之外的外围区域中的电介质牺牲层。
24.根据权利要求23所述的3D存储器器件，其中，所述电介质牺牲层包括第一氧化硅层、氮化硅层和第二氧化硅层。
25.根据权利要求23所述的3D存储器器件，其中，所述电介质牺牲层包括单个氧化硅层。
26.根据权利要求23所述的3D存储器器件，其中，所述电介质牺牲层夹在所述多晶硅层的不包括所述子层并横向地延伸到所述外围区域中的部分之间。
27.根据权利要求23所述的3D存储器器件，其中，所述互连层包括在所述外围区域中的接触焊盘。
28.根据权利要求20所述的3D存储器器件，其中，所述多晶硅层包括N型掺杂的多晶硅层。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109742081A (zh) * 2019-01-02 2019-05-10 长江存储科技有限责任公司 存储器及其形成方法
CN109755254A (zh) * 2019-02-28 2019-05-14 长江存储科技有限责任公司 三维存储器及其制作方法
CN109817633A (zh) * 2017-11-21 2019-05-28 三星电子株式会社 垂直存储器件

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9455263B2 (en) * 2014-06-27 2016-09-27 Sandisk Technologies Llc Three dimensional NAND device with channel contacting conductive source line and method of making thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109817633A (zh) * 2017-11-21 2019-05-28 三星电子株式会社 垂直存储器件
CN109742081A (zh) * 2019-01-02 2019-05-10 长江存储科技有限责任公司 存储器及其形成方法
CN109755254A (zh) * 2019-02-28 2019-05-14 长江存储科技有限责任公司 三维存储器及其制作方法

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