[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20140112771A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20140112771A
KR20140112771A KR1020130027261A KR20130027261A KR20140112771A KR 20140112771 A KR20140112771 A KR 20140112771A KR 1020130027261 A KR1020130027261 A KR 1020130027261A KR 20130027261 A KR20130027261 A KR 20130027261A KR 20140112771 A KR20140112771 A KR 20140112771A
Authority
KR
South Korea
Prior art keywords
impurity
substrate
impurity region
semiconductor pattern
region
Prior art date
Application number
KR1020130027261A
Other languages
English (en)
Other versions
KR102054226B1 (ko
Inventor
이창현
김현중
장동훈
알버트 파이루신
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130027261A priority Critical patent/KR102054226B1/ko
Priority to US14/176,332 priority patent/US9324727B2/en
Publication of KR20140112771A publication Critical patent/KR20140112771A/ko
Application granted granted Critical
Publication of KR102054226B1 publication Critical patent/KR102054226B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

수직형 반도체 소자는, 기판 상에, 제1 불순물 농도를 갖고 제1 도전형의 불순물이 도핑된 제1 불순물 영역을 포함하는 반도체 패턴이 구비된다. 상기 반도체 패턴과 접하는 기판 부위에는 제2 불순물 농도를 갖고, 상기 제1 도전형의 불순물이 도핑되어 있는 제2 불순물 영역이 구비된다. 상기 반도체 패턴 상에는 채널 패턴을 포함하는 필러 구조물이 구비된다. 상기 반도체 패턴 및 필러 구조물의 측벽을 둘러싸면서 수평 연장되고, 트랜지스터의 게이트로 제공되는 워드 라인 구조물들이 구비된다. 상기 워드 라인 구조물들의 측벽 단부와 인접하는 기판 부위에는상기 제1 도전형과 반대의 제2 도전형의 불순물이 도핑되고, 공통 소오스 라인으로 제공되는 제3 불순물 영역이 구비된다. 상기 기판 부위에서 상기 제1 및 제3 불순물 영역 사이 및 상기 제1 불순물 영역들 사이에는 상기 제1 및 제2 불순물 농도보다 낮은 제3 불순물 농도를 갖는 제4 불순물 영역이 구비된다. 상기 수직형 반도체 소자는 전기적 특성 산포가 감소된다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of manufacturing the same}
본 발명은 수직형 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 수직형 NAND 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
최근에는 반도체 소자의 고집적화를 위하여 기판 표면에 대해 수직한 방향으로 셀들을 적층시키는 기술이 개발되고 있다. 수직형 반도체 소자들에 포함되는 각 트랜지스터들은 전기적 특성이 균일하여야 한다.
본 발명의 목적은 그라운드 선택 트랜지스터들이 균일한 전기적 특성을 갖는 수직형 반도체 소자를 제공하는 데 있다.
본 발명의 다른 목적은 상기한 수직형 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 수직형 반도체 소자는, 기판 상에, 제1 불순물 농도를 갖고 제1 도전형의 불순물이 도핑된 제1 불순물 영역을 포함하는 반도체 패턴이 구비된다. 상기 반도체 패턴과 접하는 기판 부위에, 제2 불순물 농도를 갖고, 상기 제1 도전형의 불순물이 도핑되어 있는 제2 불순물 영역이 구비된다. 상기 반도체 패턴 상에는 채널 패턴을 포함하는 필러 구조물이 구비된다. 상기 반도체 패턴 및 필러 구조물의 측벽을 둘러싸면서 수평 연장되는 형상을 갖고 상기 기판 상부면으로부터 수직한 제1 방향으로 서로 이격되면서 배치되고 트랜지스터의 게이트로 제공되는 워드 라인 구조물들이 구비된다. 상기 워드 라인 구조물들의 측벽 단부와 인접하는 기판 부위에, 상기 제1 도전형과 반대의 제2 도전형의 불순물이 도핑되고, 공통 소오스 라인으로 제공되는 제3 불순물 영역이 구비된다. 상기 기판 부위에서 상기 제2 및 제3 불순물 영역 사이 및 상기 제2 불순물 영역들 사이에 구비되고, 상기 제1 및 제2 불순물 농도보다 낮은 제3 불순물 농도를 갖는 제4 불순물 영역을 포함한다.
본 발명의 일 실시예에서, 상기 제4 불순물 영역은 상기 제1 도전형 또는 제2 도전형의 불순물이 도핑되어 있을 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 불순물 영역은 최하부 트랜지스터의 수직 채널 영역으로 제공되고, 상기 제4 불순물 영역은 최하부 트랜지스터의 수평 채널 영역으로 제공될 수 있다.
본 발명의 일 실시예에서, 상기 반도체 패턴의 최상부면은 상기 최하부 워드 라인 구조물의 상부면과 동일하거나 상기 최하부 워드 라인 구조물의 상부면보다 더 낮게 위치할 수 있다.
본 발명의 일 실시예에서, 상기 반도체 패턴의 최상부면은 상기 최하부 워드 라인 구조물의 상부면보다 높게 위치할 수도 있다.
본 발명의 일 실시예에서, 상기 제2 불순물 영역은 상기 기판 표면으로부터 제1 깊이를 갖고, 상기 제4 불순물 영역은 상기 기판 표면으로부터 상기 제1 깊이보다 더 얕은 제2 깊이를 가질 수 있다.
본 발명의 일 실시예에서, 상기 기판의 벌크 영역은 상기 제1 및 제2 불순물 농도보다 낮은 불순물 농도의 제1 도전형의 불순물이 도핑되어 있을 수 있다.
본 발명의 일 실시예에서, 상기 반도체 패턴의 전체 영역에 대해 상기 제1 불순물 영역이 형성될 수 있다.
본 발명의 일 실시예에서, 상기 반도체 패턴이 형성되는 기판 부위는 리세스된 형상을 갖고, 상기 반도체 패턴은 상기 기판의 리세스된 부위 상에 구비될 수 있다.
본 발명의 일 실시예에서, 상기 워드 라인 구조물은 상기 워드 라인 구조물의 연장 방향과 수직한 방향으로 복수의 열의 필러 구조물을 둘러싸는 형상을 가질 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 수직형 반도체 소자의 제조 방법으로, 기판 상에 제3 불순물 농도의 불순물을 주입시켜 예비 불순물 영역을 형성한다. 상기 기판 상에 희생막들 및 층간 절연막들이 반복 적층되고, 상기 희생막들 및 층간 절연막을 관통하여 기판 표면이 노출되는 채널홀들이 포함된 몰드 구조물을 형성한다. 상기 채널홀의 저면에 노출되는 기판 부위에, 상기 제3 불순물 농도보다 높은 제2 불순물 농도를 갖고 제1 도전형의 불순물로 이루어진 제2 불순물 영역을 형성한다. 상기 제2 불순물 영역의 기판 상에, 상기 제3 불순물 농도보다 높은 제1 불순물 농도를 갖고 상기 제1 도전형의 불순물로 이루어진 제1 불순물 영역이 포함되는 반도체 패턴을 형성한다. 상기 반도체 패턴 상에 채널 패턴을 포함하는 필러 구조물을 형성한다. 상기 몰드 구조물에 포함되는 희생막들을 제거한다. 상기 반도체 패턴 및 필러 구조물의 측벽을 둘러싸면서 수평 연장되는 형상을 갖고 상기 기판 상부면으로부터 수직한 제1 방향으로 서로 이격되면서 배치되고 트랜지스터의 게이트로 제공되는 워드 라인 구조물들을 형성한다. 또한, 상기 워드 라인 구조물들의 측벽 단부와 인접하는 기판 부위에, 상기 제1 도전형과 반대의 제2 도전형의 불순물이 도핑된 제3 불순물 영역을 형성한다. 이 때, 상기 예비 불순물 영역은 상기 제2 및 제3 불순물 영역 사이 및 상기 제2 불순물 영역들 사이에 제4 불순물 영역이 된다.
본 발명의 일 실시예에서, 상기 제2 불순물 영역을 형성하기 위하여, 상기 채널홀의 저면에 노출되는 기판 부위에 불순물을 이온주입 할 수 있다.
본 발명의 일 실시예에서, 상기 제1 불순물 영역이 포함되는 반도체 패턴을 형성하기 위하여, 상기 채널홀 내부에 불순물을 인시튜로 주입하면서 선택적 에피택셜 성장 공정을 수행하여 상기 기판 상에 반도체 패턴을 형성할 수 있다.
본 발명의 일 실시예에서, 상기 제1 불순물 영역이 포함되는 반도체 패턴을 형성하기 위하여, 선택적 에피택셜 성장 공정을 수행하여 상기 채널홀 내의 기판 상에 반도체 패턴을 형성한다. 다음에, 상기 반도체 패턴에 대해 불순물을 이온주입하여 제1 불순물 영역을 형성한다.
본 발명의 일 실시예에서, 상기 몰드 구조물에 포함되는 채널홀들은 상기 기판 표면 아래 부위까지 연장되어 상기 기판 표면 부위에 리세스부가 포함되도록 형성될 수 있다.
설명한 것과 같이, 본 발명에 의해 형성된 수직형 반도체 소자에서 그라운드 선택 트랜지스터들은 형성된 위치에 따른 전기적 특성 산포가 거의 발생되지 않는다.
도 1은 본 발명의 실시예 1에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 2는 도 1의 I-I' 부위의 단면도이다.
도 3은 도 2에서 그라운드 선택 트랜지스터 부위를 확대 도시한 것이다.
도 4 내지 도 9는 도 2에 도시된 수직형 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 10은 본 발명의 실시예 2에 따른 수직형 반도체 소자를 나타내는 단면도이다.
도 11은 도 10에서 그라운드 선택 트랜지스터 부위를 확대 도시한 것이다.
도 12 및 도 13은 도 10에 도시된 수직형 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 14는 본 발명의 실시예 3에 따른 수직형 반도체 소자를 나타내는 단면도이다.
도 15 내지 도 17은 도 14에 도시된 수직형 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 18은 본 발명의 일 실시예에 따른 정보처리 시스템을 도시한 블록 다이어그램이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 수직형 반도체 소자를 나타내는 평면도이다. 도 2는 도 1의 I-I' 부위의 단면도이다. 도 3은 도 2에서 그라운드 선택 트랜지스터 부위를 확대 도시한 것이다.
도 2에서는 도 1에서 공통 소오스 라인(CSL) 부위와 인접하는 필러 구조물과, 상대적으로 공통 소오스 라인 부위로부터 더 많이 이격되어 있는 필러 구조물 부위가 각각 도시되어 있다.
이하의 설명에서, 기판 상면에 수직한 방향을 제1 방향, 상기 기판 상면에 평행하면서 워드 라인의 연장 방향을 제2 방향 및 상기 워드 라인의 연장 방향과 수직하는 방향을 제3 방향으로 정의한다.
도 1 내지 도 3을 참조하면, 수직형 메모리 장치는 기판(100) 상에 반도체 패턴(134)이 구비된다. 상기 반도체 패턴(134) 상에는 채널 패턴(146)을 포함하는 필러 구조물이 포함된다. 상기 필러 구조물은 상기 제2 및 제3 방향으로 어레이 구조를 가지면서 규칙적으로 형성된다. 상기 필러 구조물을 둘러싸면서 연장되는 워드 라인 구조물들이 구비된다.
상기 반도체 패턴(134)은 제1 도전형의 불순물이 도핑된 상태를 갖는다. 즉, 상기 반도체 패턴(134)의 내외부 전체 영역은 제1 도전형을 갖는 제1 불순물 영역이 된다. 또한, 상기 반도체 패턴(134)과 접촉하는 상기 기판(100) 표면 아래에는 상기 제1 도전형의 불순물이 도핑된 제2 불순물 영역(132)이 구비된다.
상기 워드 라인 구조물들의 측벽 단부와 인접하는 기판 부위에는 공통 소오스 라인(Common Source Line: CSL)으로 제공되는 제3 불순물 영역(162)이 구비된다. 상기 제3 불순물 영역(162)은 상기 필러 구조물이 형성된 기판(100) 부위와 이격되게 배치된다. 상기 제3 불순물 영역(162)은 상기 제1 도전형과 반대인 제2 도전형의 불순물이 도핑되어 있다.
상기 제2 및 3 불순물 영역(132, 162) 사이 및 상기 제2 불순물 영역들(132) 사이의 기판 부위에는 상기 제4 불순물 영역(102a)이 구비된다.
상기 기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다. 상기 기판(100)의 벌크 영역에는 제1 도전형의 불순물이 저농도로 도핑되어 있다. 일 예로, 상기 제1 도전형은 P형일 수 있다. 상기 기판(100)의 벌크 영역에 도핑된 불순물 농도를 제1 불순물 농도라 하면서 설명한다.
상기 반도체 패턴(134)은 상기 기판(100) 표면 상부면과 접촉하면서 상기 기판(100) 표면으로부터 상기 제1 방향으로 돌출되는 형상을 가질 수 있다. 상기 반도체 패턴(134)은 반도체 물질로 채워진 기둥 형상을 가질 수 있다. 상기 반도체 패턴(134)은 단결정 실리콘을 포함할 수 있다. 상기 반도체 패턴(134)은 그라운드 선택 트랜지스터의 채널막으로 제공될 수 있다.
상기 반도체 패턴(134)의 제1 불순물 영역은 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 가질 수 있다. 일 예로, 상기 제1 불순물 영역은 P형의 불순물이 도핑되어 있을 수 있다.
상기 제2 불순물 영역(132)은 상기 반도체 패턴(134)과 접촉하고 있는 기판(100) 표면 부위에 구비된다. 또한, 상기 제1 및 제2 불순물 영역은 동일한 제1 도전형의 불순물이 도핑되어 있다. 그러므로, 상기 제1 및 2 불순물 영역은 서로 전기적으로 연결된 형상을 가질 수 있다. 상기 제2 불순물 영역(132)은 상기 제1 불순물 농도보다 높은 제3 불순물 농도를 가질 수 있다. 상기 제3 불순물 농도는 상기 제2 불순물 농도와 동일하거나 다를 수 있다. 상기 제2 불순물 영역(132)은 상기 기판(100) 표면으로부터 제1 깊이를 가질 수 있다.
상기 채널 패턴(146)은 상기 반도체 패턴(134) 상부면과 접촉하면서 돌출되는 실린더 형상을 가질 수 있다. 상기에서 설명한 것과 같이, 실린더 형상의 채널 패턴(146)의 내부 공간에는 제1 절연막 패턴(148)이 채워질 수 있다. 그러나, 이와는 다른 예로, 상기 채널 패턴(146)은 채널홀 내부를 완전히 채우는 원기둥 형상을 가질 수 있다. 상기 채널 패턴(146)은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다. 상기 채널 패턴(146) 상에는 터널 절연막(144), 전하 저장막(142) 및 희생 산화막(141) 순차적으로 적층될 수 있다.
상기 터널 절연막(144)은 상기 채널 패턴(146)의 외측벽을 둘러싸는 형상을 가질 수 있다. 상기 터널 절연막(144)은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 전하 저장막(142)은 상기 터널 절연막(144) 상에 구비되고, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 상기 필러 구조물의 상부에는 패드(150)가 구비되어 있다. 상기 패드(150)는 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다. 상기 패드(150)는 상기 채널 패턴(146)과 전기적으로 연결된다.
상기 워드 라인 구조물들(176)은 상기 채널 패턴(146) 부위와 대향하면서 배치될 수 있다. 상기 워드 라인 구조물(176)은 상기 제1 방향으로 이격되면서 다층으로 배치될 수 있다. 상기 워드 라인 구조물들(176)의 제1 방향으로의 사이 공간에는 층간 절연막들(110)이 구비된다. 즉, 상기 층간 절연막(110)에 의해 상기 제1 방향으로 이격된 워드 라인 구조물들(176)은 서로 절연된다. 상기 워드 라인 구조물(176)은 블록킹 유전막(170), 베리어 금속막(172) 및 금속막(174)을 포함하며 이들이 적층된 구조를 가질 수 있다.
한 층의 워드 라인 구조물(176)은 상기 제3 방향으로 복수의 열의 필러 구조물들을 둘러싸는 형상을 가질 수 있다. 일 예로, 도시된 것과 같이, 상기 한층의 워드 라인 구조물(176)은 상기 제3 방향으로 4개의 열의 필러 구조물을 둘러싸는 형상을 가질 수 있다.
상기 워드 라인 구조물들(176) 중에서 최하부에 위치하는 적어도 하나의 워드 라인 구조물(176)은 그라운드 선택 트랜지스터의 게이트로 제공된다. 본 실시예에서는, 상기 그라운드 선택 트랜지스터의 게이트로 제공되는 최하부의 워드 라인 구조물을 제1 워드 라인 구조물(176a)이라 하고, 나머지 워드 라인 구조물들을 제2 워드 라인 구조물이라 한다.
상기 제1 워드 라인 구조물(176a)은 상기 필러 구조물의 채널 패턴(146)과 대향하게 배치된다. 즉, 상기 반도체 패턴(134)의 상부면은 상기 제1 워드 라인 구조물(176a)의 저면부보다 낮게 위치하거나 또는 상기 제1 워드 라인 구조물(176a)의 저면부와 동일 평면 상에 위치할 수 있다.
상기 블록킹 유전막(170)은 실리콘 산화물 및 상기 실리콘 산화물에 비해 높은 유전율을 갖는 금속 산화물을 포함할 수 있다. 예를 들어, 상기 금속 산화물은 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등을 포함할 수 있다.
상기 베리어 금속막(172) 및 금속막(174)은 각 트랜지스터의 게이트로 제공된다. 또한, 상기 게이트는 상기 제3 방향으로 연장되어 워드 라인의 기능을 한다. 상기 베리어 금속막(172)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물과 같은 도전성 금속 질화물을 포함할 수 있다. 상기 금속막(174)은 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있다. 본 실시예에서, 상기 금속막(174)은 텅스텐을 포함할 수 있다.
한편, 상기 워드 라인 구조물(176) 중에서 상기 필러 구조물의 상부에 형성되는 1층 또는 2층의 게이트는 스트링 선택 라인(String Selection Line: SSL)으로 제공될 수 있다.
상기 제3 불순물 영역(162)은 공통 소오스 라인으로 제공되기 때문에, 저저항을 가져야 한다. 따라서, 상기 제3 불순물 영역(162)은 고농도의 불순물이 도핑되어 있다. 일 예로, 상기 제3 불순물 영역(162)은 고농도의 N형 불순물이 도핑되어 있을 수 있다. 또한, 상기 제3 불순물 영역(162)은 상기 기판(100)으로부터 제2 깊이를 가질 수 있다.
상기 제4 불순물 영역(102a)은 상기 그라운드 선택 트랜지스터의 수평 채널 영역의 일부로 제공된다. 상기 제4 불순물 영역(102a)은 상기 제2 및 제3 불순물 농도보다 낮은 제4 불순물 농도를 가질 수 있다. 즉, 도 2의 B로 표시된 제4 불순물 영역은 도 2의 A로 표시된 제1 및 제2 불순물 영역보다 낮은 불순물 농도를 갖는다.
상기 제4 불순물 영역(102a)은 상기 기판(100)으로부터 제3 깊이를 가질 수 있다. 상기 제3 깊이는 상기 제1 및 제2 깊이보다 얕을 수 있다. 상기 제4 불순물 영역(102a)은 상기 기판(100) 부위에서 상기 제2 및 제3 불순물 영역(132, 162) 사이 및 상기 제2 불순물 영역들(162) 사이에 구비될 수 있다.
일 실시예로, 상기 제4 불순물 영역(102a)은 상기 제1 및 제2 불순물 영역과 동일한 제1 도전형의 불순물을 포함할 수 있다. 이와는 다른 실시예로, 상기 제4 불순물 영역(102a)은 상기 제1 및 제2 불순물 영역과 다른 제2 도전형의 불순물을 포함할 수 있다. 만일, 상기 제4 불순물 영역(102a)이 상기 제2 도전형의 불순물을 포함하는 경우, 상기 제4 불순물 영역(102a)은 상기 제3 불순물 영역(162)보다 낮은 불순물 농도를 가질 수 있다.
상기 제1 워드 라인 구조물(176a)과 대향하고 있는 채널 패턴(146), 반도체 패턴(134) 및 기판(100) 부위는 그라운드 선택 트랜지스터의 채널 영역으로 제공된다. 이하에서는 도 3을 참조로 하여, 그라운드 선택 트랜지스터에 대해 보다 상세하게 설명한다. 상기 그라운드 선택 트랜지스터는 NMOS 트랜지스터인 것으로 설명한다.
상기 그라운드 선택 트랜지스터는 수평 채널 영역(P)을 포함하는 수평 트랜지스터와 수직 채널 영역(V)을 포함하는 수직 트랜지스터가 직렬로 연결된 구조를 갖는다.
상기 채널 패턴(146) 부위, 제1 및 제2 불순물 영역 부위(134, 132) 는 수직 트랜지스터의 채널 영역인 제1 채널 영역이 된다. 또한, 상기 제4 불순물 영역(102a) 부위는 수평 트랜지스터의 채널 영역인 제2 채널 영역이 된다. 상기 제2 채널 영역의 일 측은 상기 제3 불순물 영역(162)인 공통 소오스 라인과 접하게 된다.
상기에서 설명한 것과 같이, 상기 제1 채널 영역에 포함되는 상기 제1 및 제2 불순물 영역(134, 132) 부위는 각각 제2 및 제3 불순물 농도를 갖는다. 반면에, 상기 제2 채널 영역인 제4 불순물 영역(102a) 부위는 상기 제2 및 제3 불순물 농도보다 낮은 농도의 제4 불순물 농도를 갖는다.
일 예로, 상기 제4 불순물 영역(102a)에 저농도의 N형 불순물이 도핑될 수 있다. 이 경우, 상기 수평 트랜지스터의 제2 채널 영역은 상기 공통 소오스 라인(162)과 동일한 도전형을 갖게 되므로, 상기 제2 채널 영역과 상기 공통 소오스 라인(162)은 전기적으로 연결될 수 있다.
다른 예로, 상기 제4 불순물 영역(102a)에 저농도의 P형 불순물이 도핑될 수 있다. 이 경우, 상기 수평 트랜지스터는 상대적으로 낮은 문턱 전압을 가짐으로써 패스 트랜지스터(Pass Transistor)로 제공된다.
도 1 및 2에 도시된 것과 같이, 각각의 워드 라인 구조물(176)은 상기 제3 방향으로 복수의 열의 필러 구조물들을 둘러싸고 있다. 그러므로, 상기 그라운드 선택 트랜지스터는 상기 필러 구조물들이 형성된 위치에 따라 수평 트랜지스터 부위의 제2 채널 영역의 길이가 서로 달라지게 된다. 예를들어, 상기 공통 소오스 라인(162) 부위와 인접하는 필러 구조물에 형성되는 그라운드 선택 트랜지스터는 제2 채널 영역의 길이(C1)가 상대적으로 짧다. 반면에, 상기 공통 소오스 라인(162) 부위로부터 더 많이 이격되는 필러 구조물에 형성되는 그라운드 선택 트랜지스터는 제2 채널 영역의 길이(C2)가 상대적으로 길다. 때문에, 상기 제2 채널 영역의 길이가 긴 부분(C2)의 그라운드 선택 트랜지스터는 상기 제2 채널 영역의 길이가 짧은 부분(C1)의 그라운드 선택 트랜지스터에서 온 전류의 차이가 발생할 수 있다. 이로인해, 메모리 셀의 특성의 산포가 생길 수 있다.
그러나, 본 실시예에서는 상기 제2 채널 영역에는 상기 제2 및 제3 불순물 농도보다 낮은 불순물이 도핑되는 제4 불순물 영역(102a)이 구비된다. 상기 제4 불순물 영역(102a)은 상기 공통 소오스 라인과 전기적으로 연결되거나 또는 매우 낮은 문턱 전압을 갖게된다. 따라서, 상기 제2 채널 영역의 길이에 따른 상기 그라운드 선택 트랜지스터의 전기적 특성 차이가 매우 감소된다. 또한, 메모리 셀의 특성의 산포가 감소된다
또한, 상기 그라운드 선택 트랜지스터에 포함되는 상기 수직 트랜지스터에서는 수직 방향으로 전류가 흐르고, 상기 수평 트랜지스터에서는 전류가 수평으로 흐른다. 그러므로, 상기 수직 및 수평 트랜지스터의 연결 부위에서는 전류의 방향이 90도 전환된다. 이러한 방향 전환 시에 전자의 이동도가 매우 감소하게 된다. 이로인해, 상기 그라운드 선택 트랜지스터의 온 전류가 감소되어 메모리 셀의 전류가 감소될 수 있다.
그러나, 본 실시예에서는, 상기 반도체 패턴(134)과 접촉되는 기판 부위에 기판(100)의 벌크 영역보다 높은 불순물 농도를 갖는 상기 제2 불순물 영역(132)이 구비된다. 따라서, 상기 수직 및 수평 트랜지스터의 연결 부위에서 전류의 방향 전환에 따른 전자의 이동도 감소를 최소화할 수 있다.
상기 제3 불순물 영역(162)이 형성된 기판 상에는 개구부(160)가 생성되어 있다. 상기 개구부(160)의 양 측벽 부위는 층간 절연막(110) 및 워드 라인 구조물(176)의 측벽 부위가 된다. 상기 개구부(160)의 내부에는 제2 절연막 패턴(180)이 구비될 수 있다.
도시되지는 않았지만, 상기 제3 불순물 영역(162) 상에는, 예를 들어, 코발트 실리사이드 패턴, 니켈 실리사이드 패턴과 같은 금속 실리사이드 패턴이 더 형성될 수 있다. 상기 제3 불순물 영역(162) 상에 형성되는 금속 실리사이드 패턴은 공통 소오스 라인의 일부로 제공될 수 있다. 상기 공통 소오스 라인(162)은 각각의 그라운드 선택 트랜지스터의 공통의 소오스로 제공된다.
상기 비트 라인(도시안됨)은 비트 라인 콘택에 의해 패드(150)에 전기적으로 연결되며, 이에 따라 채널 패턴들(146)과 전기적으로 연결될 수 있다. 상기 비트 라인은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 포함할 수 있다.
한편, 상기 필러 구조물 및 워드 라인 구조물의 형상 및 적층 구조는 상기 설명한 구조에 한정되지 않으며 다양하게 변경될 수 있다. 상기 설명한 것과 다른 실시예로, 상기 워드 라인 구조물(176)은 터널 절연막, 전하 저장막, 블록킹 유전막, 베리어 금속막 및 금속막을 포함할 수 있다. 이 경우, 상기 필러 구조물은 채널 패턴, 상기 채널 패턴의 내부 공간을 채우는 제1 절연막 패턴만을 포함할 수 있다.
도 4 내지 도 9는 도 2에 도시된 수직형 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 4를 참조하면, 기판(100) 상에 패드 산화막(101)을 형성한다.
상기 기판(100)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다. 상기 기판(100)의 벌크 영역은 제1 도전형의 불순물이 제1 불순물 농도로 도핑되어 있을 수 있다. 일 예로, 상기 기판(100)은 P형의 불순물이 상기 제1 불순물 농도로 도핑된 것일 수 있다.
상기 패드 산화막(101)은 불순물 주입 공정에 의해 기판(100) 표면이 손상되는 것을 억제하기 위하여 형성된다. 상기 패드 산화막(101)을 형성하는 공정은 생략될 수도 있다.
이 후, 상기 기판(100) 상에 제4 불순물 농도를 갖도록 불순물을 주입하여 상기 기판(100) 표면 부위에 예비 제4 불순물 영역(102)을 형성한다. 상기 불순물은 제1 도전형 또는 제2 도전형일 수 있다. 상기 예비 제3 불순물 영역은 상기 기판으로부터 제3 깊이를 가질 수 있다.
도시하지는 않았지만, 상기 이온 주입 공정을 수행한 이 후에, 기판 상에 형성된 패드 산화막(101)을 제거할 수 있다.
도 5를 참조하면, 상기 기판(100) 상에 층간 절연막들(110) 및 희생막들(120)을 교대로 반복 적층한다. 상기 층간 절연막들(110) 및 희생막들(120)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다. 상기 층간 절연막들(110)은 실리콘 산화물을 사용하여 형성될 수 있으며, 희생막들(120)은 층간 절연막(110)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 사용하여 형성될 수 있다.
후속 공정을 통해, 상기 각 층 희생막들(120) 내부에 각 층 트랜지스터의 게이트 라인이 형성된다. 구체적으로, 상기 각 층 희생막들(120) 중에서 상부의 1층 또는 2층의 희생막들(120)은 스트링 선택 라인(SSL)이 형성되기 위한 몰드막이다. 상기 각 층 희생막들 중에서 하부의 1층 또는 2층의 희생막들(120)은 그라운드 선택 라인(GSL)이 형성되기 위한 몰드막이다. 또한, 상기 SSL 및 GSL 이 형성되기 위한 몰드막들 사이에 위치하는 희생막들(120)은 셀 트랜지스터들이 형성되기 위한 몰드막이다. 그러므로, 상기 층간 절연막(110) 및 희생막들(120)이 적층되는 수는 상기 제1 방향으로 적층되는 트랜지스터들의 수에 따라 증감될 수 있다. 이 때, 상기 하부의 제1 층 또는 2층의 희생막들(120)은 형성하고자하는 그라운드 선택 트랜지스터의 수직 방향 게이트 길이만큼의 두께로 형성할 수 있다.
도 6을 참조하면, 상기 층간 절연막들(110) 및 희생막들(120)을 관통하여 기판(100) 상면을 노출시키는 복수개의 채널홀들(130)을 형성한다. 상기 채널홀들(130)은 최상층 층간 절연막(110) 상에 하드 마스크(도시안됨)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 형성될 수 있다. 상기 건식 식각 공정의 특성 상 각 채널홀들(130)은 아래로 갈수록 폭이 좁아지도록 형성될 수도 있다.
상기 채널홀들(130)은 상기 제2 및 제3 방향들을 따라 각각 복수개로 형성될 수 있으며, 이에 따라 홀 어레이(array)가 정의될 수 있다.
상기 채널홀들(130) 내에 노출되는 기판(100) 표면에 제1 도전형의 불순물들을 이온 주입하여 제2 불순물 영역(132)을 형성한다. 이 때, 상기 제2 불순물 영역(132)은 상기 기판(100) 표면으로부터 제1 깊이를 갖도록 할 수 있다. 상기 제1 깊이는 상기 제3 깊이보다 더 깊을 수 있다. 상기 제1 도전형이 P형인 경우, 상기 주입되는 불순물은 붕소를 포함할 수 있다.
그러나, 공정의 단순화를 위하여, 상기 채널홀들을 형성한 다음 상기 제2 불순물 영역(132)을 형성하기 위한 불순물 주입 공정은 수행하지 않을 수도 있다. 이 경우, 상기 제2 불순물 영역을 형성하기 위한 이온 주입 공정은 후속에 진행할 수도 있다.
도 7을 참조하면, 각 채널홀들(130)의 하부를 부분적으로 채우는 반도체 패턴(134)을 형성한다. 구체적으로, 채널홀들(130)에 의해서 노출된 기판(100) 상면을 시드(seed)로 사용하는 선택적 에피택셜 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 채널홀들(130)의 저면 부위를 부분적으로 채우는 반도체 패턴(134)을 형성할 수 있다. 상기 반도체 패턴(134)은 단결정 실리콘 혹은 단결정 게르마늄을 포함하도록 형성될 수도 있다. 상기 반도체 패턴(134)은 그라운드 선택 트랜지스터의 수직 트랜지스터의 채널 영역으로 제공된다.
본 실시예에서, 상기 반도체 패턴(134)은 최하부의 희생막(120)의 저면보다 낮거나 또는 최하부의 희생막(120)의 저면과 동일한 상면을 갖도록 형성될 수 있다.
일 실시예로, 상기 반도체 패턴(134)을 형성하기 위한 선택적 에피택셜 성장 공정 시에 인시튜로 상기 제1 도전형의 불순물을 도핑할 수 있다. 상기 인시튜 도핑을 수행하면서 선택적 에피택셜 성장 공정을 수행하면, 상기 반도체 패턴(134) 내에는 상기 제1 도전형의 불순물이 도핑되는 제1 불순물 영역이 형성된다. 즉, 상기 제1 불순물 영역을 형성하기 위한 별도의 이온 주입 공정이 요구되지 않는다. 상기 제1 불순물 영역은 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 가질 수 있다.
이와는 다른 실시예로, 상기 선택적 에피택셜 성장 공정을 수행하여 반도체 패턴(134)을 형성한다. 다음에, 상기 반도체 패턴(134)에 상기 제1 도전형의 불순물을 이온 주입하여 제1 불순물 영역을 형성한다. 즉, 상기 반도체 패턴의 형성 공정 및 제1 불순물 영역 형성 공정을 별도의 공정으로 수행할 수 있다. 상기 제1 불순물 영역은 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 가질 수 있다. 상기 제1 도전형이 P형인 경우, 상기 주입되는 불순물은 붕소를 포함할 수 있다.
만일, 도 6을 참조로 설명한 공정에서, 상기 제2 불순물 영역(132)을 형성하기 위한 불순물 주입 공정이 수행되지 않았다면, 상기 반도체 패턴(134)에 불순물을 주입하는 공정에서 상기 불순물이 상기 반도체 패턴(134) 하부의 기판(100) 아래까지 주입될 수 있도록 할 수 있다. 따라서, 상기 반도체 패턴(134)에 불순물을 이온 주입하여 상기 제1 및 제2 불순물 영역을 동시에 형성할 수도 있다.
도 8을 참조하면, 채널홀들(130)의 내측벽, 반도체 패턴(134)의 상면에 희생 산화막(141), 전하 저장막(142), 터널 절연막(144) 및 제1 폴리실리콘막을 순차적으로 형성한다. 또한, 상기 제1 폴리실리콘막 상에 실리콘 산화물 및 실리콘 질화물을 더 형성할 수 있다. 이 때, 상기 실리콘 산화물 및 실리콘 질화물은 상기 제1 폴리실리콘막을 보호하기 위한막이다. 상기 박막들은 상기 채널홀들(130)의 내부면의 프로파일을 따라 형성되며, 상기 채널홀들(130)을 완전하게 채우지 않도록 형성된다. 즉, 상기 박막들이 형성된 이 후에도 상기 채널홀(130)에는 내부 공간이 남아있게 된다.
상기 전하 저장막(142)은 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있다. 상기 터널 절연막(144)은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있다. 상기 제1 폴리실리콘막은 후속 공정을 통해 채널 패턴의 일부로 제공된다.
상기 희생 산화막(141), 전하 저장막(142), 터널 절연막(144) 및 제1 폴리실리콘막의 저면을 식각하여 반도체 패턴(134) 상부를 노출시킨다. 상기 식각 공정을 수행하면, 상기 채널홀(130)의 측벽에 스페이서 형상의 제1 폴리실리콘막, 터널 절연막(144), 전하 저장막(142) 및 희생 산화막(141)이 남아있게 된다. 이 전의 공정에서, 상기 제1 폴리실리콘막 상에 상기 실리콘 산화물 및 실리콘 질화물을 형성한 경우에는, 상기 식각 공정에서 상기 실리콘 산화물 및 실리콘 질화물도 함께 제거한다.
이 후, 상기 제1 폴리실리콘막 및 상기 반도체 패턴(134) 표면 상에 제2 폴리실리콘막을 형성한다. 상기 제1 및 제2 폴리실리콘막은 채널 패턴(146)으로 제공된다. 상기 채널 패턴(146)은 상기 반도체 패턴(134)과 접촉되고, 실린더 형상을 갖는다.
상기 채널홀들(130) 내부를 완전히 채우도록 절연막을 형성하고, 상기 절연막을 연마하여 제1 절연막 패턴(148)을 형성한다. 상기 제1 절연막 패턴(148)은 실리콘 산화물을 포함할 수 있다.
계속하여, 상기 제1 절연막 패턴(148)의 상부를 일부 제거하여 개구들을 형성한다. 상기 개구들 내부에 폴리실리콘막을 형성하고 이를 연마하여 패드(150)를 형성한다.
상기 공정들을 수행하면, 채널홀(130) 내부에 필러 구조물들이 완성된다.
도 9를 참조하면, 상기 층간 절연막들(110), 희생막들(120) 및 패드 산화막을 관통하는 개구부들(160)을 형성하여 기판(100) 상면을 노출시킨다. 상기 개구부들(160)은 워드 라인 구조물들 사이의 갭 부위가 된다. 또한, 상기 개구부들(160) 내부에 노출되는 기판(100) 부위는 공통 소오스 라인이 형성될 부위가 된다. 상기 개구부들(160)은 제3 방향으로 연장되도록 형성될 수 있다. 또한, 상기 제2 방향을 따라 복수개로 형성될 수 있다. 상기 개구부(160)가 형성됨으로써, 상기 층간 절연막들(110) 및 희생막들(120)은 패터닝된 형상을 가질 수 있다.
상기 개구부들(160) 저면에 노출되는 기판 부위에 제2 도전형의 불순물을 주입하여 제3 불순물 영역(162)을 형성한다. 일 예로, 상기 제3 불순물 영역(162)은 고농도의 N형 불순물을 주입하여 형성할 수 있다. 상기 제3 불순물 영역(162)은 상기 기판(100) 표면으로부터 제2 깊이를 가질 수 있다. 상기 제2 깊이는 상기 제3 깊이 보다 더 깊을 수 있다.
상기 공정을 수행하면, 상기 공통 소오스 라인으로 제공되는 제3 불순물 영역(162)이 형성된다. 또한, 상기 제4 예비 불순물 영역(102)은 측벽 부위가 상기 제2 및 제3 불순물 영역(132, 162)과 각각 접하게 되어 제4 불순물 영역(102a)이 된다. 상기 제4 불순물 영역(102a)은 제2 및 제3 불순물 영역 사이(132, 162) 및 상기 제2 불순물 영역들(132) 사이에 위치하게 된다.
도시되지는 않았지만, 상기 공통 소오스 라인으로 제공되는 제3 불순물 영역(162) 상에, 예를 들어, 코발트 실리사이드 패턴 혹은 니켈 실리사이드 패턴과 같은 금속 실리사이드 패턴을 더 형성할 수도 있다.
다시, 도 2를 참조하면, 상기 개구부(160) 측벽으로 노출되어 있는 각 층의 희생막들(120)을 제거하여 상기 층간 절연막들(110) 및 패드 산화막 사이에 갭을 생성시킨다. 상기 희생막들(120)을 제거하는 공정은 상기 층간 절연막(110)과의 식각 선택비가 높은 식각액을 사용하는 습식 식각 공정을 통해 수행될 수 있다. 상기 식각액은 인산을 포함할 수 있다.
상기 갭의 내부에 블록킹 유전막(170)을 형성한다. 상기 블록킹 유전막(170)은 실리콘 산화막 및 실리콘 산화막보다 높은 유전율을 갖는 금속 산화막을 적층하여 형성할 수 있다. 상기 금속 산화막은 예를들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등을 들 수 있다.
상기 블록킹 유전막(170) 상에 베리어 금속막(172)을 형성하고, 상기 갭 부위를 완전하게 채우는 금속막(174)을 형성한다. 상기 베리어 금속막(172) 및 금속막(174)은 후속 공정에서 워드 라인으로 제공된다. 상기 베리어 금속막(172)은 티타늄 질화물, 탄탈륨 질화물과 같은 금속 질화물을 사용하여 형성할 수 있다. 상기 금속막(174)은 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 사용하여 형성될 수 있다.
이 후, 상기 개구부(160) 내부에 형성되어 있는 금속막(174) 및 베리어 금속막(172)을 제거하여, 상기 갭 내부에 워드 라인 구조물들(176)을 형성한다. 상기 제거 공정은 습식 식각 공정을 포함할 수 있다.
상기 개구부(160)를 채우는 제2 절연막 패턴(180)을 형성한다. 이 후, 도시하지는 않았지만, 상기 형성된 구조물들 상에 상부 층간 절연막을 형성하고, 패드(150) 상면을 노출시키는 콘택홀들을 형성한다. 상기 콘택홀들 내부에 비트 라인 콘택을 형성하고, 상기 비트 라인 콘택 상부와 접촉하는 비트 라인을 형성한다.
상기 설명한 공정에 의하면, 셀 특성 산포가 거의 없고 셀 전류가 증가된 수직형 메모리 소자를 제조할 수 있다.
실시예 2
도 10은 본 발명의 실시예 2에 따른 수직형 반도체 소자를 나타내는 단면도이다. 도 11은 도 10에서 그라운드 선택 트랜지스터 부위를 확대 도시한 것이다.
실시예 2의 수직형 반도체 소자는 반도체 패턴의 형상을 제외하고는 실시예 1의 수직형 반도체 소자와 동일하다. 따라서, 실시예 1의 수직형 반도체 소자와의 차이점을 주로 설명한다.
도 10 및 도 11을 참조하면, 기판(100)은 벌크 영역에는 제1 도전형의 불순물이 저농도로 도핑되어 있다. 상기 기판(100)의 벌크 영역에 도핑된 불순물 농도를 제1 불순물 농도라 하면서 설명한다.
반도체 패턴(134a)은 상기 기판(100) 표면 상부면과 접촉하면서 상기 기판(100) 표면으로부터 상기 제1 방향으로 돌출되는 필러 형상을 가질 수 있다. 상기 반도체 패턴(134a)은 단결정 실리콘을 포함할 수 있다. 상기 반도체 패턴(134a)은 그라운드 선택 트랜지스터의 채널막으로 제공된다. 한편, 본 실시예의 경우, 상기 필러 구조물의 채널 패턴은 상기 그라운드 선택 트랜지스터의 채널막으로 제공되지 않는다. 상기 반도체 패턴(134a)의 내외부 전체 영역은 제1 불순물 영역으로 제공된다. 상기 제1 불순물 영역은 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 가질 수 있다. 일 예로, 상기 제1 불순물 영역은 P형의 불순물이 도핑되어 있을 수 있다.
상기 제2 불순물 영역(132)은 상기 반도체 패턴(134a)과 접촉하고 있는 기판(100) 표면 부위에 구비된다. 또한, 상기 제1 및 제2 불순물 영역(134a, 132)은 동일한 도전형의 불순물이 도핑되어 있다. 그러므로, 상기 제1 및 2 불순물 영역(134a, 132)은 서로 전기적으로 연결된 형상을 가질 수 있다. 상기 제2 불순물 영역(132)은 상기 제1 불순물 농도보다 높은 제3 불순물 농도를 가질 수 있다. 상기 제3 불순물 농도는 상기 제2 불순물 농도와 동일하거나 다를 수 있다. 상기 제2 불순물 영역(132)은 상기 기판(100) 표면으로부터 제1 깊이를 가질 수 있다.
상기 반도체 패턴(134a) 상에는 필러 구조물들이 구비된다. 상기 필러 구조물들은 상기 실시예 1에서 설명한 것과 동일한 구성을 가질 수 있다.
상기 반도체 패턴(134a) 및 필러 구조물들을 둘러싸는 워드 라인 구조물들(176)이 구비된다. 상기 워드 라인 구조물들(176)은 상기 제1 방향으로 이격되면서 다층으로 배치될 수 있다. 상기 워드 라인 구조물들(176)의 제1 방향으로의 사이 공간에는 층간 절연막들(110)이 구비될 수 있다. 한 층의 워드 라인 구조물(176)은 상기 제3 방향으로 복수의 열의 필러 구조물들을 둘러싸는 형상을 가질 수 있다.
상기 워드 라인 구조물들(176) 중에서 최하부에 위치하는 적어도 하나의 워드 라인 구조물은 그라운드 선택 트랜지스터의 게이트로 제공된다.
상기 그라운드 선택 트랜지스터의 게이트로 제공되는 제1 워드 라인 구조물(176a)은 상기 반도체 패턴(134a)의 측벽을 둘러싸면서 연장되는 형상을 갖는다. 나머지 워드 라인 구조물인 제2 워드 라인 구조물은 상기 필러 구조물들을 둘러싸면서 연장되는 형상을 갖는다. 즉, 상기 반도체 패턴(134a)의 상부면은 상기 제1 워드 라인 구조물(176a)의 상부면보다 높게 위치하거나 또는 상기 제1 워드 라인 구조물(176a)의 상부면과 동일 평면 상에 위치할 수 있다.
상기 워드 라인 구조물들(176)의 측벽 단부와 인접하는 기판 부위에는 공통 소오스 라인(Common Source Line: CSL)으로 제공되는 제3 불순물 영역(162)이 구비된다. 상기 제3 불순물 영역(162)은 제2 도전형의 고농도의 불순물이 도핑되며, 상기 기판(100)으로부터 제2 깊이를 가질 수 있다.
상기 제2 및 제3 불순물 영역(132, 162) 사이 및 상기 제2 불순물 영역들(132) 사이의 기판(100) 부위에는 제4 불순물 영역(102a)이 구비된다. 상기 제4 불순물 영역(102a)은 상기 제2 및 제3 불순물 농도보다 낮은 제4 불순물 농도를 가질 수 있다. 상기 제4 불순물 영역(102a)은 상기 기판으로부터 제3 깊이를 가질 수 있다. 상기 제3 깊이는 상기 제1 및 제2 깊이보다 얕을 수 있다.
상기 제4 불순물 영역(102a)은 상기 제1 및 제2 불순물 영역(134a, 132)과 동일한 제1 도전형의 불순물을 포함할 수 있다. 이와는 다른 예로, 상기 제4 불순물 영역(102a)은 상기 제1 및 제2 불순물 영역(134a, 132)과 다른 제2 도전형의 불순물을 포함할 수 있다. 이와같이, 상기 제2, 제3 및 제4 불순물 영역(132, 162, 102a)은 실시예 1에서 설명한 것과 동일할 수 있다.
상기 그라운드 선택 트랜지스터는 수평 채널 영역(P)을 포함하는 수평 트랜지스터와 수직 채널 영역(V)을 포함하는 수직 트랜지스터가 직렬로 연결된 구조를 갖는다. 상기 수평 트랜지스터의 채널 영역으로 제공되는 제4 불순물 영역은 상기 공통 소오스 라인과 전기적으로 연결되거나, 턴 온 상태를 유지할 수 있다. 따라서, 상기 수평 트랜지스터의 채널 영역의 길이 차이로 인한, 메모리 셀의 특성의 산포가 감소될 수 있다.
또한, 상기 반도체 패턴과 접촉하는 기판 부위에 제2 불순물 영역이 구비됨으로써, 상기 그라운드 선택 트랜지스터의 온 전류를 증가시킬 수 있다.
도 12 및 도 13은 도 10에 도시된 수직형 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 10에 도시된 수직형 반도체 소자의 제조 방법은 반도체 패턴을 형성하는 공정을 제외하고는 실시예 1의 수직형 반도체 소자의 제조 방법과 동일하다.
먼저, 도 4 내지 도 6을 참조로 설명한 것과 동일한 공정을 수행하여, 도 6에 도시된 구조를 형성한다.
도 12를 참조하면, 각 채널홀들(130)의 하부를 부분적으로 채우는 반도체 패턴(134a)을 형성한다. 본 실시예에서, 상기 반도체 패턴(134a)은 최하부의 희생막(120)의 상부면보다 높거나 또는 최하부의 희생막(120)의 상부면과 동일한 상면을 갖도록 형성될 수 있다. 상기 반도체 패턴(134a)의 내외부 전체 영역에 제1 불순물 영역을 형성한다. 상기 제1 불순물 영역은 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 가질 수 있다.
상기 반도체 패턴(134a) 및 제1 불순물 영역을 형성하는 공정은 도 7을 참조로 설명한 것과 동일할 수 있다. 일 예로, 인시튜로 제1 도전형의 불순물을 도핑하면서 선택적 에피택셜 성장 공정을 수행하여 상기 반도체 패턴(134a)을 형성할 수 있다. 이 경우에는, 상기 선택적 에피택셜 성장 공정을 통해 상기 제1 불순물 영역을 포함하는 반도체 패턴(134a)이 형성된다. 다른 예로, 선택적 에피택셜 성장 공정을 수행하여 반도체 패턴(134a)을 형성한 다음에, 상기 반도체 패턴(134a)에 상기 제1 도전형의 불순물을 이온 주입할 수 있다. 즉, 반도체 패턴의 형성 공정 및 제1 불순물 영역 형성 공정을 별도의 공정으로 수행할 수 있다.
도 13을 참조하면, 상기 채널홀(130) 내부에 필러 구조물들을 형성한다. 상기 필러 구조물들을 형성하는 공정은 도 9를 참조로 설명한 것과 동일할 수 있다.
이 후, 층간 절연막들(110), 희생막들(120) 및 패드 산화막을 관통하는 개구부들(160)을 형성하여 기판(100) 상면을 노출시킨다. 상기 개구부들 내부에 노출되는 기판 부위는 공통 소오스 라인이 형성될 부위가 된다.
상기 개구부들(160) 저면에 노출되는 기판 부위에 제2 도전형의 불순물을 주입하여 제3 불순물 영역(162)을 형성한다. 상기 제3 불순물 영역(162)은 공통 소오스 라인으로 제공될 수 있다. 상기 공정을 수행하면, 상기 예비 불순물 영역은 제4 불순물 영역(102a)이 된다. 상기 제4 불순물 영역(102a)은 상기 제2 및 제3 불순물 영역(132, 162)과 각각 접하면서 상기 제2 및 제3 불순물 영역(132, 162) 사이 및 제2 불순물 영역들(132) 사이에구비된다. 상기 개구부(160) 및 제3 불순물 영역(162)의 형성 공정은 도 9를 참조로 설명한 것과 동일할 수 있다.
계속하여, 도 2를 참조로 하여 설명한 후속 공정들을 수행함으로써, 도 10에 도시된 구조의 수직형 비휘발성 메모리 소자를 형성할 수 있다.
실시예 3
도 14는 본 발명의 실시예 3에 따른 수직형 반도체 소자를 나타내는 단면도이다.
실시예 3의 수직형 반도체 소자는 반도체 패턴과 상기 반도체 패턴 및 기판 부위에 형성되는 불순물 영역을 제외하고는 실시예 1의 수직형 반도체 소자와 동일하다. 따라서, 실시예 1의 수직형 반도체 소자와의 차이점을 주로 설명한다.
도 14를 참조하면, 기판(100)은 벌크 영역에는 제1 도전형의 불순물이 저농도로 도핑되어 있다. 상기 기판(100)의 벌크 영역에 도핑된 불순물 농도를 제1 불순물 농도라 하면서 설명한다. 상기 기판(100)에서 반도체 패턴이 형성될 부위의 표면은 제1 깊이로 리세스되어 있다.
상기 반도체 패턴(134b)은 상기 기판(100)의 리세스부(105) 내부를 채우면서 상기 기판(100)으로부터 돌출되는 형상을 갖는다. 상기 반도체 패턴(134b)의 저면은 상기 기판의 평탄한 표면 부위보다 낮게 위치할 수 있다. 상기 반도체 패턴(134b)의 측벽은 일정 경사를 가질 수 있다. 따라서, 상기 기판의 리세스부(105) 내에 구비되는 반도체 패턴(134b)의 측벽 부위와 상기 기판의 리세스부(105) 위에 위치하는 반도체 패턴(134b) 부위의 측벽에서 경계면이 생기지 않을 수 있다.
상기 반도체 패턴(134b)은 단결정 실리콘을 포함할 수 있다. 상기 반도체 패턴(134b)은 그라운드 선택 트랜지스터의 채널막으로 제공된다. 즉, 본 실시예의 경우, 필러 구조물의 채널 패턴(146)은 상기 그라운드 선택 트랜지스터의 채널막으로 제공되지 않는다. 상기 반도체 패턴(134b)의 내외부 전체 영역에는 제1 불순물 영역이 구비된다. 상기 반도체 패턴(134b)의 제1 불순물 영역은 제2 불순물 농도를 갖는다. 일 예로, 상기 제1 불순물 영역은 제2 불순물 농도를 갖는 P형의 불순물이 도핑되어 있을 수 있다. 상기 제2 불순물 농도는 상기 제1 불순물 농도보다 높을 수 있다. 상기 기판(100)의 리세스부(105)의 깊이를 조절하여 상기 기판(100)으로부터 상기 제1 불순물 영역의 깊이를 조절할 수 있다.
상기 반도체 패턴(134b) 상에는 필러 구조물들이 구비된다. 상기 필러 구조물들은 상기 실시예 1에서 설명한 것과 동일하다.
상기 반도체 패턴(134b) 및 필러 구조물들을 둘러싸는 워드 라인 구조물들(176)이 구비된다. 상기 워드 라인 구조물들(176)은 상기 제1 방향으로 이격되면서 다층으로 배치될 수 있다. 상기 워드 라인 구조물들(176) 사이에는 층간 절연막들(110)이 구비될 수 있다. 한 층의 워드 라인 구조물(176)은 상기 제3 방향으로 복수의 열의 필러 구조물들을 둘러싸는 형상을 가질 수 있다.
상기 워드 라인 구조물들(176) 중에서 최하부에 위치하는 적어도 하나의 워드 라인 구조물은 그라운드 선택 트랜지스터의 게이트로 제공된다. 최하부에 위치하는 워드 라인 구조물을 제1 워드 라인 구조물(176a)이라 하고, 나머지 워드 라인 구조물은 제2 워드 라인 구조물이라 하면서 설명한다.
상기 워드 라인 구조물들의 측벽 단부와 인접하는 기판 부위에는 공통 소오스 라인(Common Source Line: CSL)으로 제공되는 제2 불순물 영역(163)이 구비된다. 상기 제2 불순물 영역(163)은 제2 도전형의 고농도의 불순물이 도핑되며, 상기 기판으로부터 제2 깊이를 가질 수 있다.
상기 제1 및 제2 불순물 영역(134b, 163) 사이 및 상기 제1 불순물 영역들(134b) 사이의 기판(100) 부위에는 제3 불순물 영역(103)이 구비된다. 상기 제3 불순물 영역(103)은 상기 제2 불순물 농도보다 낮은 제3 불순물 농도를 가질 수 있다. 상기 제3 불순물 영역은 상기 기판으로부터 제3 깊이를 가질 수 있다. 상기 제3 깊이는 상기 제1 및 제2 깊이보다 얕을 수 있다.
상기 제3 불순물 영역(103)은 상기 제1 불순물 영역(134b)과 동일한 제1 도전형의 불순물을 포함할 수 있다. 이와는 다른 예로, 상기 제3 불순물 영역(103)은 상기 제1 불순물 영역(134b)과 다른 제2 도전형의 불순물을 포함할 수 있다.
이와같이, 본 실시예의 수직형 메모리 소자는 상기 반도체 패턴이 기판 표면의 리세스된 부위까지 연장되는 형상을 갖는다. 따라서, 수평 채널 영역으로 제공되는 상기 제3 불순물 영역(103)은 상기 반도체 패턴(134b)의 측벽과 접하는 형상을 가질 수 있다.
본 실시예의 수직형 메모리 소자에서, 상기 수평 트랜지스터의 채널 영역으로 제공되는 제3 불순물 영역(103)은 상기 공통 소오스 라인(163)과 전기적으로 연결되거나, 턴 온 상태를 유지할 수 있다. 따라서, 상기 수평 트랜지스터의 채널 영역의 길이 차이로 인한, 메모리 셀의 특성의 산포가 감소될 수 있다.
또한, 상기 반도체 패턴(134b)이 기판과 접촉하는 기판의 리세스된 부위까지 연장되고, 상기 반도체 패턴(134b)에 제1 불순물 영역이 구비된다. 따라서, 상기 그라운드 선택 트랜지스터의 온 전류가 증가된다.
도 15 내지 도 17은 도 14에 도시된 수직형 반도체 소자의 제조 방법을 나타내는 단면도들이다.
먼저, 도 4 및 도 5를 참조로 설명한 것과 동일한 공정을 수행하여, 도 5에 도시된 구조를 형성한다.
도 15를 참조하면, 상기 층간 절연막들(110) 및 희생막들(120)을 관통하고, 기판(100) 상면을 일부 두께만큼 식각하여 복수개의 채널홀들(130a)을 형성한다. 상기 채널홀들(130a)을 형성함으로써, 상기 채널홀들(130a) 내의 기판(100) 부위에는 상기 제1 깊이를 갖는 리세스부(105)가 형성된다. 상기 제1 깊이는 상기 기판(100) 표면 부위에 형성된 예비 불순물 영역(102)의 제3 깊이보다 더 깊다. 따라서 상기 리세스부(105)에 의해 상기 예비 불순물 영역들(102)이 분리될 수 있다.
상기 채널홀들(130a)은 상기 제2 및 제3 방향들을 따라 각각 복수개로 형성될 수 있으며, 이에 따라 홀 어레이(array)가 정의될 수 있다.
도 16을 참조하면, 각 채널홀들(130a)의 하부를 부분적으로 채우는 반도체 패턴(134b)을 형성한다. 본 실시예에서, 상기 반도체 패턴(134b)은 최하부의 희생막(120)의 상부면보다 높거나 또는 최하부의 희생막(120)의 상부면과 동일한 상면을 갖도록 형성될 수 있다. 상기 반도체 패턴(134b)에 제1 불순물 영역을 형성한다. 상기 제1 불순물 영역은 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 가질 수 있다.
상기 반도체 패턴(134b) 및 제1 불순물 영역을 형성하는 공정은 도 7을 참조로 설명한 것과 동일할 수 있다. 일 예로, 인시튜로 제1 도전형의 불순물을 도핑하면서 선택적 에피택셜 성장 공정을 수행하여 상기 반도체 패턴(134b)을 형성할 수 있다. 다른 예로, 선택적 에피택셜 성장 공정을 수행하여 반도체 패턴(134b)을 형성한 다음에, 상기 반도체 패턴(134b)에 상기 제1 도전형의 불순물을 이온 주입할 수 있다.
이와같이, 상기 반도체 패턴(134b)은 상기 기판(100)의 리세스부(105) 내부를 채우면서 상기 기판(100)으로부터 돌출되도록 형성된다. 상기 반도체 패턴(134b)의 저면은 상기 기판(100)의 평탄한 표면보다 낮게 위치한다. 또한, 상기 반도체 패턴(134b)에 형성된 제1 불순물 영역의 저면은 상기 예비 불순물 영역(102)의 저면보다 더 낮다.
도 17을 참조하면, 상기 채널홀(130a) 내부에 필러 구조물들을 형성한다. 상기 필러 구조물들을 형성하는 공정은 도 8을 참조로 설명한 것과 동일할 수 있다.
이 후, 층간 절연막들(110), 희생막들(120) 및 패드 산화막을 관통하는 개구부들(160)을 형성하여 기판(100) 상면을 노출시킨다. 상기 개구부들(160) 내부에 노출되는 기판(100) 부위는 공통 소오스 라인이 형성될 부위가 된다.
상기 개구부들(160) 저면에 노출되는 기판(100) 부위에 제2 도전형의 불순물을 주입하여 제2 불순물 영역(163)을 형성한다. 상기 제2 불순물 영역(163)은 공통 소오스 라인으로 제공될 수 있다. 상기 공정을 수행하면, 상기 예비 불순물 영역은 제3 불순물 영역(103)이 된다. 즉, 상기 제3 불순물 영역(103)은 상기 제1 및 제2 불순물 영역(134b, 163)과 각각 접하면서 상기 제1 및 제2 불순물 영역(134b, 163) 사이 및 상기 제1 불순물 영역들(134b) 사이에 형성된다.
계속하여, 도 2를 참조로 하여 설명한 후속 공정들을 수행함으로써, 도 14에 도시된 구조의 수직형 비휘발성 메모리 소자를 형성할 수 있다.
도 18은 본 발명의 일 실시예에 따른 정보처리 시스템을 도시한 블록 다이어그램이다.
도 18을 참조하면, 정보 처리 시스템(1100)은, 본 발명의 실시예에 따른 수직형 비휘발성 메모리 소자(1111)를 구비할 수 있다.
정보 처리 시스템(1100)은 메모리 시스템(1110)과 각각 시스템 버스(1160)에 전기적으로 연결된 모뎀(1120), 중앙처리장치(1130), 램(1140), 유저 인터페이스(1150)를 포함한다. 상기 메모리 시스템(1110)에는 중앙처리장치(1130)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 상기 메모리 시스템(1110)에는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자(1111)를 포함함으로써, 정보 처리 시스템(1100)은 대용량의 데이터를 안정적으로 저장할 수 있다.
도시되지 않았지만, 본 발명의 실시예에 따른 정보 처리 시스템(1100)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 모바일 디램(DRAM), 또는 입출력 장치 등이 더 제공될 수 있다.
상기 설명한 것과 같이, 셀 특성 산포가 거의 없는 수직형 반도체 소자가 제공된다. 상기 수직형 반도체 소자는 다양한 전자제품 및 통신 제품에 사용될 수 있다.
100 : 기판 110 : 층간 절연막
120 : 희생막
134, 134a, 134b : 반도체 패턴
132 : 제2 불순물 영역 162 : 제3 불순물 영역
102a : 제4 불순물 영역 146 : 채널 패턴
148 : 제1 절연막 패턴 160 : 개구부
176a : 제1 워드 라인 구조물

Claims (10)

  1. 기판;
    상기 기판 상에 구비되고, 제1 불순물 농도를 갖고 제1 도전형의 불순물이 도핑된 제1 불순물 영역을 포함하는 반도체 패턴;
    상기 반도체 패턴과 접하는 기판 부위에 구비되고, 제2 불순물 농도를 갖고, 상기 제1 도전형의 불순물이 도핑되어 있는 제2 불순물 영역;
    상기 반도체 패턴 상에 구비되고 채널 패턴을 포함하는 필러 구조물;
    상기 반도체 패턴 및 필러 구조물의 측벽을 둘러싸면서 수평 연장되는 형상을 갖고 상기 기판 상부면으로부터 수직한 제1 방향으로 서로 이격되면서 배치되고 트랜지스터의 게이트로 제공되는 워드 라인 구조물들;
    상기 워드 라인 구조물들의 측벽 단부와 인접하는 기판 부위에 구비되고, 상기 제1 도전형과 반대의 제2 도전형의 불순물이 도핑되고, 공통 소오스 라인으로 제공되는 제3 불순물 영역;
    상기 기판 부위에서 상기 제2 및 제3 불순물 영역 사이 및 상기 제2 불순물 영역들 사이에 구비되고, 상기 제1 및 제2 불순물 농도보다 낮은 제3 불순물 농도를 갖는 제4 불순물 영역을 포함하는 수직형 반도체 소자.
  2. 제1항에 있어서, 상기 제4 불순물 영역은 상기 제1 도전형 또는 제2 도전형의 불순물이 도핑된 수직형 반도체 소자.
  3. 제1항에 있어서, 상기 반도체 패턴의 최상부면은 상기 최하부 워드 라인 구조물의 상부면과 동일하거나 상기 최하부 워드 라인 구조물의 상부면보다 더 낮게 위치하는 수직형 반도체 소자.
  4. 제1항에 있어서, 상기 반도체 패턴의 최상부면은 상기 최하부 워드 라인 구조물의 상부면보다 높게 위치하는 수직형 반도체 소자.
  5. 제1항에 있어서, 상기 제2 불순물 영역은 상기 기판 표면으로부터 제1 깊이를 갖고, 상기 제4 불순물 영역은 상기 기판 표면으로부터 상기 제1 깊이보다 더 얕은 제2 깊이를 갖는 수직형 반도체 소자.
  6. 제1항에 있어서, 상기 반도체 패턴의 전체 영역에 대해 상기 제1 불순물 영역이 형성된 수직형 반도체 소자.
  7. 기판 상에 제3 불순물 농도의 불순물을 주입시켜 예비 불순물 영역을 형성하는 단계;
    기판 상에 희생막들 및 층간 절연막들이 반복 적층되고, 상기 희생막들 및 층간 절연막을 관통하여 기판 표면이 노출되는 채널홀들이 포함된 몰드 구조물을 형성하는 단계;
    상기 채널홀의 저면에 노출되는 기판 부위에, 상기 제3 불순물 농도보다 높은 제2 불순물 농도를 갖고 제1 도전형의 불순물로 이루어진 제2 불순물 영역을 형성하는 단계;
    상기 제2 불순물 영역의 기판 상에, 상기 제3 불순물 농도보다 높은 제1 불순물 농도를 갖고 상기 제1 도전형의 불순물로 이루어진 제1 불순물 영역이 포함되는 반도체 패턴을 형성하는 단계;
    상기 반도체 패턴 상에 채널 패턴을 포함하는 필러 구조물을 형성하는 단계;
    상기 몰드 구조물에 포함되는 희생막들을 제거하는 단계;
    상기 반도체 패턴 및 필러 구조물의 측벽을 둘러싸면서 수평 연장되는 형상을 갖고 상기 기판 상부면으로부터 수직한 제1 방향으로 서로 이격되면서 배치되고 트랜지스터의 게이트로 제공되는 워드 라인 구조물들을 형성하는 단계; 및
    상기 워드 라인 구조물들의 측벽 단부와 인접하는 기판 부위에, 상기 제1 도전형과 반대의 제2 도전형의 불순물이 도핑된 제3 불순물 영역을 형성하는 단계를 포함하고,
    상기 예비 불순물 영역은 상기 제2 및 제3 불순물 영역 사이 및 상기 제2 불순물 영역들 사이에 제4 불순물 영역으로 형성되는 수직형 반도체 소자의 제조 방법.
  8. 제7항에 있어서, 상기 제2 불순물 영역을 형성하는 단계는,
    상기 채널홀의 저면에 노출되는 기판 부위에 불순물을 이온주입하는 단계를 포함하는 수직형 반도체 소자의 제조 방법.
  9. 제7항에 있어서, 상기 제1 불순물 영역이 포함되는 반도체 패턴을 형성하는 단계는,
    상기 채널홀 내부에 불순물을 인시튜로 주입하면서 선택적 에피택셜 성장 공정을 수행하여 상기 기판 상에 반도체 패턴을 형성하는 단계를 포함하는 수직형 반도체 소자의 제조 방법.
  10. 제7항에 있어서, 상기 제1 불순물 영역이 포함되는 반도체 패턴을 형성하는 단계는,
    선택적 에피택셜 성장 공정을 수행하여 상기 채널홀 내의 기판 상에 반도체 패턴을 형성하는 단계; 및
    상기 반도체 패턴에 대해 불순물을 이온주입하여 제1 불순물 영역을 형성하는 단계를 포함하는 수직형 반도체 소자의 제조 방법.
KR1020130027261A 2013-03-14 2013-03-14 반도체 소자 및 그 제조 방법 KR102054226B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130027261A KR102054226B1 (ko) 2013-03-14 2013-03-14 반도체 소자 및 그 제조 방법
US14/176,332 US9324727B2 (en) 2013-03-14 2014-02-10 Memory devices having semiconductor patterns on a substrate and methods of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130027261A KR102054226B1 (ko) 2013-03-14 2013-03-14 반도체 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20140112771A true KR20140112771A (ko) 2014-09-24
KR102054226B1 KR102054226B1 (ko) 2019-12-10

Family

ID=51523705

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130027261A KR102054226B1 (ko) 2013-03-14 2013-03-14 반도체 소자 및 그 제조 방법

Country Status (2)

Country Link
US (1) US9324727B2 (ko)
KR (1) KR102054226B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170019541A (ko) * 2015-08-11 2017-02-22 삼성전자주식회사 3차원 반도체 메모리 장치
KR20170042452A (ko) * 2015-10-08 2017-04-19 삼성전자주식회사 3차원 반도체 메모리 장치
KR20180047639A (ko) * 2016-11-01 2018-05-10 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130015428A (ko) * 2011-08-03 2013-02-14 삼성전자주식회사 반도체 소자
US9780102B2 (en) 2014-11-07 2017-10-03 Micron Technology, Inc. Memory cell pillar including source junction plug
US9553105B2 (en) 2015-03-10 2017-01-24 Samsung Electronics Co., Ltd. Semiconductor devices including gate insulation layers on channel materials
US10074661B2 (en) 2015-05-08 2018-09-11 Sandisk Technologies Llc Three-dimensional junction memory device and method reading thereof using hole current detection
US9666281B2 (en) 2015-05-08 2017-05-30 Sandisk Technologies Llc Three-dimensional P-I-N memory device and method reading thereof using hole current detection
US9356043B1 (en) * 2015-06-22 2016-05-31 Sandisk Technologies Inc. Three-dimensional memory devices containing memory stack structures with position-independent threshold voltage
US9842853B2 (en) * 2015-09-14 2017-12-12 Toshiba Memory Corporation Memory cell array with improved substrate current pathway
KR20170036878A (ko) 2015-09-18 2017-04-03 삼성전자주식회사 3차원 반도체 메모리 장치
US9911748B2 (en) * 2015-09-28 2018-03-06 Sandisk Technologies Llc Epitaxial source region for uniform threshold voltage of vertical transistors in 3D memory devices
US9601577B1 (en) 2015-10-08 2017-03-21 Samsung Electronics Co., Ltd. Three-dimensionally integrated circuit devices including oxidation suppression layers
US9620512B1 (en) * 2015-10-28 2017-04-11 Sandisk Technologies Llc Field effect transistor with a multilevel gate electrode for integration with a multilevel memory device
US9842851B2 (en) * 2015-10-30 2017-12-12 Sandisk Technologies Llc Three-dimensional memory devices having a shaped epitaxial channel portion
US9716155B2 (en) * 2015-12-09 2017-07-25 International Business Machines Corporation Vertical field-effect-transistors having multiple threshold voltages
KR102610403B1 (ko) * 2016-05-04 2023-12-06 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치 및 그 제조방법
US10074666B2 (en) * 2017-01-09 2018-09-11 Sandisk Technologies Llc Three-dimensional memory device with enhanced mechanical stability semiconductor pedestal and method of making thereof
KR102303302B1 (ko) * 2017-04-28 2021-09-16 삼성전자주식회사 반도체 장치 제조 방법
KR102442933B1 (ko) * 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
CN110148596B (zh) * 2018-02-12 2020-11-10 联华电子股份有限公司 动态随机存取存储器的位线栅极结构及其形成方法
CN112970122B (zh) * 2018-10-09 2024-05-14 美光科技公司 形成装置的方法及相关装置与电子系统
CN111403413B (zh) * 2018-10-23 2022-06-14 长江存储科技有限责任公司 具有使用背面衬底减薄形成的半导体插塞的三维存储设备
JP2020141076A (ja) * 2019-02-28 2020-09-03 キオクシア株式会社 半導体記憶装置
JP7417387B2 (ja) * 2019-09-05 2024-01-18 キオクシア株式会社 半導体装置の製造方法
JP2021150605A (ja) * 2020-03-23 2021-09-27 キオクシア株式会社 半導体記憶装置及びその製造方法
US11508754B2 (en) * 2021-01-05 2022-11-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor memory structure and method for forming the same

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110049187A (ko) * 2009-11-04 2011-05-12 한양대학교 산학협력단 3차원 플래시 메모리 소자
JP2011204856A (ja) * 2010-03-25 2011-10-13 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
KR20110132865A (ko) * 2010-06-03 2011-12-09 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US20110310670A1 (en) * 2010-02-05 2011-12-22 Samsung Electronics Co., Ltd. Vertically-integrated nonvolatile memory devices having laterally-integrated ground select transistors
KR20120019998A (ko) * 2010-08-27 2012-03-07 삼성전자주식회사 비휘발성 메모리 장치
KR20120094818A (ko) * 2011-02-17 2012-08-27 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 그 동작 방법
US20120275234A1 (en) * 2010-03-04 2012-11-01 Ho-Chul Lee Nonvolatile memory devices, memory systems and computing systems
KR20130008220A (ko) * 2011-07-12 2013-01-22 삼성전자주식회사 불휘발성 메모리 장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4822841B2 (ja) 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
JP5430890B2 (ja) 2008-07-25 2014-03-05 株式会社東芝 半導体記憶装置
JP4834750B2 (ja) 2009-03-19 2011-12-14 株式会社東芝 半導体記憶装置
KR101495800B1 (ko) 2009-04-10 2015-02-27 삼성전자주식회사 비휘발성 메모리 장치
US20100314678A1 (en) 2009-06-12 2010-12-16 Se-Yun Lim Non-volatile memory device and method for fabricating the same
KR101113767B1 (ko) 2009-10-19 2012-02-27 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자, 그 동작 방법 및 제조 방법
JP2011142276A (ja) 2010-01-08 2011-07-21 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP5788183B2 (ja) 2010-02-17 2015-09-30 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110049187A (ko) * 2009-11-04 2011-05-12 한양대학교 산학협력단 3차원 플래시 메모리 소자
US20110310670A1 (en) * 2010-02-05 2011-12-22 Samsung Electronics Co., Ltd. Vertically-integrated nonvolatile memory devices having laterally-integrated ground select transistors
US20120275234A1 (en) * 2010-03-04 2012-11-01 Ho-Chul Lee Nonvolatile memory devices, memory systems and computing systems
JP2011204856A (ja) * 2010-03-25 2011-10-13 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
KR20110132865A (ko) * 2010-06-03 2011-12-09 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR20120019998A (ko) * 2010-08-27 2012-03-07 삼성전자주식회사 비휘발성 메모리 장치
KR20120094818A (ko) * 2011-02-17 2012-08-27 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 그 동작 방법
KR20130008220A (ko) * 2011-07-12 2013-01-22 삼성전자주식회사 불휘발성 메모리 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170019541A (ko) * 2015-08-11 2017-02-22 삼성전자주식회사 3차원 반도체 메모리 장치
KR20170042452A (ko) * 2015-10-08 2017-04-19 삼성전자주식회사 3차원 반도체 메모리 장치
KR20180047639A (ko) * 2016-11-01 2018-05-10 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법

Also Published As

Publication number Publication date
KR102054226B1 (ko) 2019-12-10
US9324727B2 (en) 2016-04-26
US20140264548A1 (en) 2014-09-18

Similar Documents

Publication Publication Date Title
KR102054226B1 (ko) 반도체 소자 및 그 제조 방법
US10950629B2 (en) Three-dimensional flat NAND memory device having high mobility channels and methods of making the same
US10559591B2 (en) Vertical memory devices and methods of manufacturing the same
US9768186B2 (en) Three dimensional memory device having well contact pillar and method of making thereof
KR101944201B1 (ko) 빗살 형상의 소스 전극을 갖는 3차원 메모리 디바이스 및 그 제조 방법
US10741571B2 (en) Vertical memory devices and methods of manufacturing the same
EP3195359B1 (en) Three dimensional nand device having nonlinear control gate electrodes
EP3262688B1 (en) Field effect transistor with elevated active regions and methods of manufacturing the same
US10109641B2 (en) Semiconductor device and method for manufacturing same
CN106024794B (zh) 半导体器件及其制造方法
CN109103193B (zh) 垂直存储器件
US10559580B2 (en) Semiconductor memory device
KR20210044282A (ko) 반도체 메모리 장치, 이의 제조 방법 및 상기 반도체 메모리 장치를 포함하는 전자 장치
KR20140025864A (ko) 수직형 반도체 소자 및 그 제조 방법
KR102385568B1 (ko) 수직형 메모리 장치
US20190051599A1 (en) Semiconductor device and method of manufacturing the same
KR20190012437A (ko) 수직형 메모리 장치
US10546867B2 (en) Method for manufacturing semiconductor device and semiconductor device
KR102705752B1 (ko) 3차원 반도체 메모리 소자
US11164884B2 (en) Vertical-type memory device
US9929169B2 (en) Semiconductor device and method for manufacturing the same
KR102697628B1 (ko) 수직형 메모리 장치
KR20160109988A (ko) 반도체 소자 및 이의 제조 방법
KR102640872B1 (ko) 3차원 반도체 장치
US20210091104A1 (en) Semiconductor memory device and method of manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant