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KR102530757B1 - 메모리 장치 - Google Patents

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KR102530757B1
KR102530757B1 KR1020160005963A KR20160005963A KR102530757B1 KR 102530757 B1 KR102530757 B1 KR 102530757B1 KR 1020160005963 A KR1020160005963 A KR 1020160005963A KR 20160005963 A KR20160005963 A KR 20160005963A KR 102530757 B1 KR102530757 B1 KR 102530757B1
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South Korea
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disposed
trenches
layer
line
insulating layer
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KR1020160005963A
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KR20170086746A (ko
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유장현
박진택
신택수
이성윤
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삼성전자주식회사
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Publication date
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Priority to CN201710037082.0A priority patent/CN107017264B/zh
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Priority to US16/509,708 priority patent/US10854623B2/en
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Abstract

본 발명의 실시예에 따른 메모리 장치는, 셀 어레이 영역 및 상기 셀 어레이 영역에 인접하는 연결 영역을 갖는 기판, 상기 셀 어레이 영역에서 상기 기판의 상면에 수직한 방향으로 연장되는 복수의 채널 기둥들, 상기 기판 상에 적층되어 상기 셀 어레이 영역에서 상기 복수의 채널 기둥들을 둘러싸며, 상기 연결 영역에서 일 방향을 따라 서로 다른 길이로 연장되어 계단 구조를 이루는 복수의 게이트 전극층들을 포함하는 게이트 적층물, 상기 게이트 적층물 상에 배치되는 층간 절연층, 상기 일 방향을 따라 연장되며 상기 게이트 적층물을 복수의 영역으로 분할하는 제1 트렌치들, 및 상기 연결 영역에서 상기 층간 절연층 내로 상기 일 방향을 따라 연장되며 상기 제1 트렌치들 사이에 배치되는 적어도 하나의 제2 트렌치를 포함한다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것으로서, 더욱 상세하게는 수직형 메모리 장치에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 메모리 장치의 집적도를 증가시킬 필요가 있다. 메모리 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 메모리 셀들이 적층된 수직형 메모리 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 소거(erase) 불량이 개선되고 신뢰성이 향상된 메모리 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 메모리 장치는, 셀 어레이 영역 및 상기 셀 어레이 영역에 인접하는 연결 영역을 갖는 기판, 상기 셀 어레이 영역에서 상기 기판의 상면에 수직한 방향으로 연장되는 복수의 채널 기둥들, 상기 기판 상에 적층되어, 상기 셀 어레이 영역에서 상기 복수의 채널 기둥들을 둘러싸며 상기 연결 영역에서 일 방향을 따라 서로 다른 길이로 연장되어 계단 구조를 이루는 복수의 게이트 전극층들을 포함하는 게이트 적층물, 상기 게이트 적층물 상에 배치되는 층간 절연층, 상기 일 방향을 따라 연장되며 상기 게이트 적층물을 복수의 영역으로 분할하는 제1 트렌치들, 및 상기 연결 영역에서 상기 층간 절연층 내로 상기 일 방향을 따라 연장되도록 상기 제1 트렌치들 사이에 배치되는 적어도 하나의 제2 트렌치를 포함한다.
일 예로, 상기 제2 트렌치는 상기 연결 영역에만 배치될 수 있다.
일 예로, 상기 제2 트렌치는 상기 일 방향을 따라 연장되는 라인 형상을 가질 수 있다.
일 예로, 상기 제2 트렌치는 상기 일 방향에서 서로 분리되는 복수의 영역을 가질 수 있다.
일 예로, 상기 적어도 하나의 제2 트렌치는 복수의 제2 트렌치들이며, 상기 복수의 제2 트렌치들 중 일부는 다른 길이를 가질 수 있다.
일 예로, 상기 복수의 제2 트렌치들은 상기 게이트 적층물의 상기 복수의 영역 내에서 대칭적으로 배치될 수 있다.
일 예로, 상기 제1 트렌치 내에는 공통 소스 라인이 배치되고, 상기 제2 트렌치 내에는 더미 소스 라인이 배치될 수 있다.
일 예로, 상기 공통 소스 라인 및 상기 더미 소스 라인을 상기 게이트 적층물과 전기적으로 분리하는 절연층을 더 포함할 수 있다.
일 예로, 상기 더미 소스 라인은 상기 공통 소스 라인과 동일한 구조를 가질 수 있다.
일 예로, 상기 더미 소스 라인은 상기 공통 소스 라인과 다른 구조를 가질 수 있다.
일 예로, 상기 더미 소스 라인의 높이는 상기 게이트 적층물의 두께보다 클게 연수 있다.
일 예로, 상기 게이트 적층물의 각 영역에 배치된 복수의 게이트 전극층들 중 일부는 상기 셀 어레이 영역에서 하나의 영역을 이루고 상기 연결 영역에서 상기 더미 소스 라인에 의해 복수의 영역들로 분리될 수 있다.
일 예로, 상기 연결 영역에서, 상기 기판의 상면에 수직한 방향으로 연장되는 복수의 더미 기둥들을 더 포함할 수 있다.
일 예로, 상기 채널 기둥들은 게이트 유전층을 포함하고, 상기 게이트 유전층은 전하 트랩층을 포함할 수 있다.
일 예로, 상기 연결 영역에서 상기 복수의 게이트 전극층들 각각과 연결되는 복수의 콘택 플러그들을 더 포함할 수 있다.
상기 제2 트렌치는 상기 복수의 콘택 플러그들 사이에서 상기 일 방향을 따라 연장될 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 기판의 상면에 수직한 방향으로 연장되는 복수의 채널 기둥들, 및 상기 복수의 채널 기둥들에 인접하도록 상기 기판 상에 적층되는 복수의 게이트 전극층들을 갖는 셀 어레이 영역, 및 상기 셀 어레이 영역의 주변에 배치되며, 일 방향을 따라 서로 다른 길이로 연장되는 상기 복수의 게이트 전극층들에 연결되는 복수의 콘택 플러그와, 상기 복수의 콘택 플러그 사이에 배치되며 상기 일 방향을 따라 연장되는 적어도 하나의 더미 패턴부를 갖는 연결 영역을 포함할 수 있다.
일 예로, 상기 메모리 장치는 상기 셀 어레이 영역과 상기 연결 영역에서 상기 일 방향을 따라 연장되며, 상기 복수의 게이트 전극층들을 복수의 영역으로 분할하는 공통 소스 라인을 더 포함할 수 있다.
일 예로, 상기 더미 패턴부는 더미 소스 라인을 포함하고, 상기 더미 소스 라인은 상기 공통 소스 라인보다 짧은 길이를 가질 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 기판의 상면에 수직한 방향으로 연장되는 복수의 채널 기둥들, 상기 기판 상에 적층되어 상기 복수의 채널 기둥들을 둘러싸는 복수의 게이트 전극층, 상기 복수의 게이트 전극층에 연결되는 복수의 컨택 플러그, 상기 기판의 상면에 수직하며, 일 방향을 따라 연장되어 상기 복수의 게이트 전극층을 복수의 영역으로 분할하는 제1 트렌치들, 및 상기 복수의 영역 중 적어도 하나에 배치되며, 상기 일 방향을 따라 연장되도록 상기 복수의 컨택 플러그 사이에 배치되는 제2 트렌치를 포함할 수 있다.
연결 영역에서 층간 절연층을 분리하는 더미 패턴부를 형성함으로써, 제조 공정 중에 층간 절연층과 공통 소스 라인들의 계면에서 박리 현상을 문제를 개선할 수 있고, 이에 따라 소거(erase) 불량이 개선되고, 신뢰성이 향상된 메모리 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이의 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 평면도이다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 단면도들이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 게이트 유전층을 설명하기 위한 단면도들로서 도 4a의 확대도에 대응되는 영역이 도시된다.
도 6은 본 발명의 일 실시예에 따른 층간 절연층 및 게이트 적층물의 개략적인 사시도이다.
도 7 내지 도 9는 본 발명의 실시예들에 따른 메모리 장치의 개략적인 평면도들이다.
도 10a 내지 도 10g는 본 발명의 일 실시예에 따른 메모리 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치의 사시도이다.
도 12a 및 도 12b는 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 단면도이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 단면도이다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 시스템을 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
본 발명의 실시예는 여러 가지 다른 형태로 변형되거나 여러 가지 실시예가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다. 또한, 도면 상의 동일한 번호 또는 부호로 표시되는 요소는 동일한 요소를 의미한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(10)는 메모리 셀 어레이(20), 구동 회로(30), 읽기/쓰기(read/write) 회로(40) 및 제어 회로(50)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 행들과 열들을 따라 배열될 수 있다. 메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 구동 회로(30)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(40)와 연결될 수 있다. 일 실시예에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은 복수의 메모리 블록들로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인들(WL), 복수의 스트링 선택 라인들(SSL), 복수의 접지 선택 라인들(GSL), 복수의 비트 라인들(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
구동 회로(30)와 읽기/쓰기 회로(40)는 제어 회로(50)에 의해 동작될 수 있다. 일 실시예로, 구동 회로(30)는 외부로부터 어드레스(address) 정보를 수신하고, 수신한 어드레스 정보를 디코딩하여 메모리 셀 어레이에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부를 선택할 수 있다. 구동 회로(30)는 워드 라인(WL), 스트링 선택 라인(SSL), 공통 소스 라인(CSL) 각각에 대한 구동 회로를 포함할 수 있다.
읽기/쓰기 회로(40)는 제어 회로(50)로부터 수신하는 명령에 따라 메모리 셀 어레이(20)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(40)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(40)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(50)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 구동 회로(30) 및 읽기/쓰기 회로(40)의 동작을 제어할 수 있다. 메모리 셀 어레이(20)에 저장된 데이터를 읽어오는 경우, 제어 회로(50)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 읽기/쓰기 회로(40)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(20)에 데이터를 쓰는 경우, 제어 회로(50)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(40)를 제어할 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이의 등가회로도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀 어레이의 3차원 구조를 나타낸 등가 회로도이다. 도 2를 참조하면, 본 실시예에 따른 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn), 메모리 셀 소자(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링들을 포함할 수 있다.
서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)는 메모리 셀 소자(MC1~MCn) 중 적어도 일부를 선택하기 위한 워드 라인(WL1~WLn)에 각각 연결될 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀 소자(MCn)의 드레인 단자에 연결될 수 있다. 도 2에서는 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터들(GST) 또는 복수의 스트링 선택 트랜지스터들(SST)이 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀 소자(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다. 또한, 소스 단자가 공통 소스 라인(CSL)에 연결된 게이트 선택 트랜지스터(GST)의 게이트 단자에 게이트 선택 라인(GSL)을 통해 신호를 인가함으로써, n 개의 메모리 셀 소자(MC1~MCn)에 저장된 전하를 모두 제거하는 소거(erase) 동작이 실행될 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 평면도이다. 도 3에서는 이해의 편의를 위하여, 층간 절연층(176)(도 4a 내지 도 4d 참조)과 같은 일부 구성 요소는 생략하고 도시된다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 단면도들이다. 도 4a 내지 도 4d는 각각 도 3의 절단선 I-I', II-II', III-III' 및 IV-IV'에 대응되는 단면을 도시한다.
도 3을 참조하면, 메모리 장치(100)는 셀 어레이 영역(CA) 및 연결 영역(CT)을 포함할 수 있다. 연결 영역(CT)은 x 방향에서 셀 어레이 영역(CA)의 적어도 일 단에 배치될 수 있다. 도 3에는 셀 어레이 영역(CA)은 일부만이 도시된 것이다. 연결 영역(CT)은 x 방향에서 셀 어레이 영역(CA)의 양 단에 배치될 수 있다.
도 1의 메모리 셀 어레이(20)에 해당할 수 있으며, 연결 영역(CT)은 도 1의 메모리 셀 어레이(20)와 구동 회로(30)를 전기적으로 연결하는 영역에 해당할 수 있다.
또한, 메모리 장치(100)는 게이트 적층물들(130), 채널 기둥들(160), 더미 기둥들(160D), 더미 채널 기둥들(160S), 공통 소스 라인(180), 더미 소스 라인(180D) 및 콘택 플러그들(191-196: 190)을 포함할 수 있다. 본 명세서에서, '더미(dummy)'의 용어는, 다른 구성 요소와 동일하거나 유사한 구조 및 형상을 가지지만, 메모리 장치(100) 내에서 실질적인 기능을 하지 않고, 단지 패턴으로 존재하는 구성을 지칭하는 용도로 사용된다. 따라서, '더미' 구성 요소에는 전기적 신호가 인가되지 않거나 전기적으로 특정 기능을 수행하지 않는다.
복수의 게이트 전극층들을 포함하는 게이트 적층물은 공통 소스 라인들(180)에 의해 복수의 게이트 적층물들(130)로 분할될 수 있다. 게이트 적층물들(130)은 셀 어레이 영역(CA)으로부터 연결 영역(CT)까지 x 방향으로 연장되며 공통 소스 라인들(180)에 의해 y 방향으로 서로 이격되어 배치될 수 있다. 공통 소스 라인들(180)은 셀 어레이 영역(CA) 및 연결 영역(CT) 전체에 걸쳐 x 방향으로 연장될 수 있다. 공통 소스 라인들(180)과 게이트 적층물들(130) 사이에는 제3 절연층(174)이 배치될 수 있고, 이로써 공통 소스 라인들(180)과 게이트 적층물들(130)은 전기적으로 절연될 수 있다. 게이트 적층물들(130)은 연결 영역(CT) 내에서 더미 패턴부에 의해 두 개의 서로 분리된 영역으로 구분될 수 있다. 상기 더미 패턴부는 더미 소스 라인(180D) 및 그 측면에 배치되는 제3 절연층(174)을 포함할 수 있다. 제3 절연층(174)에 의해 더미 소스 라인들(180)과 게이트 적층물들(130)은 전기적으로 절연될 수 있다. 더미 소스 라인(180D)은 x 방향으로 연장되는 게이트 적층물들(130)의 중심선을 따라 배치될 수 있다. 더미 소스 라인(180D)은 연결 영역(CT)의 가장자리로부터 셀 어레이 영역(CA)을 향하는 방향으로, 예를 들어, x 방향으로 일체로 연장되는 라인 형상을 가질 수 있다. 일 실시예에서, 더미 소스 라인(180D)은 상기 x 방향에서 서로 분리되는 복수의 영역을 가질 수 있다.
본 실시예에서, 상기 더미 패턴부의 일 단은 연결 영역(CT) 내에 위치하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들어, 상기 더미 패턴부의 일 단은 셀 어레이 영역(CA) 내의 채널 기둥들(160)이나 더미 채널기둥들(160S)과 접촉되지 않는 범위 내에서 셀 어레이 영역(CA)으로 더 연장될 수 있다.
공통 소스 라인(180) 및 더미 소스 라인(180D)은 x 방향으로 서로 평행하게 연장될 수 있다. 공통 소스 라인(180)은 셀 어레이 영역(CA) 및 연결 영역(CT)에서 연속적으로 연장되며, 더미 소스 라인(180D)은 연결 영역(CT)에만 배치될 수 있다. 즉, 공통 소스 라인(180) 및 더미 소스 라인(180D)은 x 방향으로 서로 다른 길이로 연장될 수 있다. 공통 소스 라인(180) 및 더미 소스 라인(180D)은 y 방향으로 동일한 폭을 가질 수 있다. 실시예에 따라, 더미 소스 라인(180D)은 공통 소스 라인(180)보다 작은 폭을 가질 수 있다.
더미 소스 라인(180D)는 게이트 적층물(130)의 가장자리로부터 또는 양 측 공통 소소 라인들(180)로부터 y 방향으로 동일한 거리만큼 떨어져서 배치될 수 있다.
공통 소스 라인들(180) 사이에 배치된 게이트 적층물들(130)에서 복수의 채널 기둥들(160)이 셀 어레이 영역(CA)에 셀 어레이 영역(CA)에서 x 방향을 따라 9열로 배치될 수 있으나, 이에 한정되지 않는다. 예를 들어, 채널 기둥들(160)은 x 방향을 따라 13열, 15열, 17열 등으로 배치될 수 있다. 공통 소스 라인들(180) 사이에 배치된 게이트 적층물들(130)에서 콘택 플러그들(190)은 연결 영역(CT)에서 x 방향을 따라 4열로 배치될 수 있다. 또한, 공통 소스 라인들(180) 사이에 배치된 게이트 적층물들(130)에서 더미 기둥들(160D)는 연결 영역(CT)에서 x 방향을 따라 4열로 배치될 수 있으며, 콘택 플러그들(190)과 동일한 선상에서 콘택 플러드들(190)의 사이에 배치될 수 있다. 더미 기둥들(160D)의 배치는 도시된 바에 한정되지 않고, 다양하게 변형될 수 있다. 더미 기둥들(160D)은 x 방향으로 연장되는 게이트 적층물들(130)의 중심선에 대해 대칭적으로 배치되는 것이 바람직하다.
도 3 및 도 4a를 참조하면, 메모리 장치(100)는 기판(101), 기판(101) 상에 z 방향으로 서로 이격되어 적층되어 게이트 적층물(130)을 이루는 게이트 전극층들(131-136), 게이트 전극층들(131-136)과 교대로 적층되는 복수의 몰드 절연층들(121-127: 120) 및 게이트 유전층(150)을 더 포함할 수 있다. 게이트 적층물(130) 상에는 층간 절연층(176)이 배치될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
도 2를 함께 참조하면, 게이트 전극층들(131-136) 각각은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MCn) 및 스트링 선택 트랜지스터(SST)의 게이트를 이룰 수 있다. 일부 게이트 전극층들(132-135)은 워드 라인들(WL1~ WLn)을 이루며 연장될 수 있고, x 방향 및 y 방향으로 배열된 소정 단위의 인접한 메모리 셀 스트링들에서 공통으로 연결될 수 있다. 도 3 내지 도 4d의 실시예에서, 게이트 전극층(131-136)은 총 6개가 배열되는 것으로 도시되었으나, 이는 예시적인 것이다. 메모리 장치(100)의 메모리 용량에 따라서 메모리 셀들(MC1~MCn)을 이루는 게이트 전극층들의 개수가 다양하게 선택될 수 있다. 예컨대, 메모리 셀들(MC1~MCn)을 이루는 게이트 전극층들의 개수는 60개 이상일 수 있다.
접지 선택 트랜지스터(GST)의 게이트 전극층(131)은 x 방향으로 연장되어 접지 선택 라인(GSL)을 형성할 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 전극층(136)은 x 방향으로 연장되어 스트링 선택 라인(SSL)을 형성할 수 있다. 특히, 스트링 선택 트랜지스터(SST)의 게이트 전극층(136)은 y 방향으로 인접한 메모리 셀 스트링들 사이에서 서로 분리되어 서로 다른 스트링 선택 라인(SSL)을 이루도록 형성될 수 있다. 도 3에 도시된 것과 같이, 하나의 게이트 적층물(130)을 이루는 스트링 선택 트랜지스터(SST)의 게이트 전극층(136)은 라인 분리영역(SC)에 의해 전기적으로 분리될 수 있다. 이 경우, 라인 분리영역(SC) 내에는 도 4a에 도시된 것과 같이 제2 절연층(173)이 배치될 수 있다. 다만, 본 발명은 이와 같은 라인 분리영역(SC) 및 그 구조에 한정되지 않으며, 실시예에 따라, 다양한 형태로 스트링 선택 트랜지스터(SST)의 게이트 전극층(136)은 y 방향으로 인접한 메모리 셀 스트링들 사이에서 서로 분리될 수 있다.
일 실시예에서, 스트링 선택 트랜지스터(SST)의 게이트 전극층(136) 및 접지 선택 트랜지스터(GST)의 게이트 전극층(131)은 각각 2개 이상일 수 있으며, 메모리 셀들(MC1~MCn)의 게이트 전극들(132-135)과 상이한 구조를 가질 수도 있다.
게이트 전극층들(131-136)은 폴리실리콘, 금속 실리사이드 물질 또는 금속 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, 코발트(Co), 니켈(Ni), 하프늄(Hf), 백금(Pt), 텅스텐(W) 및 티타늄(Ti) 중에서 선택되는 금속의 실리사이드 물질일 수 있다. 상기 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 게이트 전극층들(131-136)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
복수의 몰드 절연층들(121-127: 120)이 게이트 전극층들(131-136)의 사이에 배열될 수 있다. 몰드 절연층들(121-127)은 게이트 전극층들(131-136)과 마찬가지로 z 방향으로 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 각각의 몰드 절연층들(121-127)은 아래에 인접하게 배치된 각각의 게이트 전극층들(131-136)과 동일한 길이로 x 방향으로 연장될 수 있다. 몰드 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
복수의 채널 기둥들(160)은 셀 어레이 영역(CA)에 배치되며, 몰드 절연층들(121-127) 및 게이트 전극층들(131-136)을 관통하며 기판(101)의 상면에 수직한 방향인 z 방향으로 연장될 수 있다. 각각의 채널기둥(160)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있다. 복수의 채널 기둥들(160)은 x 방향과 y 방향으로 서로 이격되어 규칙적으로 배치될 수 있다.
셀 어레이 영역(CA)에 배치되는 복수의 채널 기둥들(160) 각각은 드레인 패드(165), 그 하부에 배치되는 채널(140), 채널(140)의 외측에 배치되는 게이트 유전층(150), 채널(140)의 내측에 배치되는 제1 절연층(172), 그리고 채널(140)의 하부에 배치되는 에피택셜층(145)을 포함하는 구조를 가질 수 있다. 각각의 복수의 채널들(140)은 기둥 형상을 가질 수 있으며, 기판(101)의 상면에 수직한 방향인 z 방향으로 연장되도록 배치될 수 있다. 복수의 채널들(140)은 내부의 제1 절연층(172)을 둘러싸는 환형(annular)으로 형성될 수 있다. 복수의 채널들(140)은 소위 마카로니 형상으로 형성될 수 있다. 복수의 채널들(140)은 이에 한정되지 않으며, 각기둥 형상 또는 제1 절연층(172)이 없는 원기둥 형상을 가질 수도 있다. 또한, 복수의 채널들(140)은 기판(101)에 대하여 수직하게 도시되었으나, 종횡비가 증가함에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
복수의 채널들(140)은 에피택셜층(145)의 상면에 접촉되고, 에피택셜층(145)을 통해 기판(101)과 전기적으로 연결될 수 있다. 복수의 채널들(140)은 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p-형 또는 n-형 불순물을 포함하는 물질일 수 있다.
게이트 유전층(150)이 게이트 전극층(131-136)과 채널(140)의 사이에 배치될 수 있다. 도 4a 내의 확대도에 구체적으로 도시된 것과 같이, 게이트 유전층(150)은 채널(140)으로부터 순차적으로 적층된 터널링층(152), 전하 저장층(154), 및 블록킹층(156)을 포함할 수 있다.
터널링층(152)은 F-N 방식으로 전하를 상기 전하 저장층으로 터널링시킬 수 있다. 터널링층(152)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 전하 저장층(154)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예컨대, 전하 저장층(154)은 유전 물질, 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 블록킹층(156)은 고유전율(high-k) 유전물을 포함할 수 있다. 여기서, 고유전율 유전물이란 실리콘 산화막보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미한다. 다만, 게이트 유전층(150)의 구조는 본 실시예에 한정되지 않으며, 이에 대해서는 하기에 도 5a 및 도 5b를 참조하여 더욱 상세히 설명한다.
메모리 셀 스트링의 상단에서, 드레인 패드(160)가 제1 절연층(172)의 상면을 덮고 채널(140)과 전기적으로 연결되도록 배치될 수 있다. 드레인 패드(160)는 예컨대, 도핑된 폴리 실리콘을 포함할 수 있다. 드레인 패드(160)는 스트링 선택 트랜지스터(SST)(도 2 참조)의 드레인 영역으로 작용할 수 있으며, 상부에 배치되는 비트 라인(BL1~BLm)(도 2 참조)과 전기적으로 연결될 수 있다.
더미 기둥들(160D) 및 더미 채널 기둥(160S)은 하기에 도 10e를 참조하여 설명하는 메모리 장치(100)의 제조 공정 중에, 몰드 절연층(120)을 지지하기 위해 배치될 수 있다. 연결 영역(CT)에 배치되는 더미 기둥들(160D)은 셀 어레이 영역(CA)에 배치되는 채널 기둥들(160)과 동일한 구조를 가질 수 있다. 더미 채널 기둥들(160S)은 라인 분리영역(SC) 내에 배치될 수 있으며, 상기 채널 기둥과 동일한 구조를 가질 수 있다.
도 3, 도 4b 및 도 4d를 참조하면, 공통 소스 라인(180) 및 더미 소스 라인(180D)은 각각 기판(101) 내에 배치되는 도핑 영역(105) 및 더미 도핑 영역(105D)의 상면으로부터 상부로 연장될 수 있다. 도핑 영역(105) 상에는 층간 절연층(176), 게이트 적층물(130) 및 몰드 절연층(120)을 z 방향으로 관통하고, 셀 어레이 영역(CA) 및 연결 영역(CT) 전체에 걸쳐 x 방향으로 연장되는 제1 트렌치가 형성될 수 있고, 상기 제1 트렌치 내에 공통 소스 라인(180)이 형성될 수 있다. 또한, 더미 도핑 영역(105D) 상에는 층간 절연층(176), 게이트 적층물(130) 및 몰드 절연층(120)을 z 방향으로 관통하고, 연결 영역(CT)에서 x 방향으로 연장되는 제2 트렌치가 형성될 수 있고, 상기 제2 트렌치 내에 더미 소스 라인(180D)이 형성될 수 있다. 상기 제1 트렌치의 길이에 비해 상기 제2 트렌치의 길이는 더 짧을 수 있다.
공통 소스 라인(180)과 더미 소스 라인(180D)은 제3 절연층(174)에 의해 게이트 적층물(130)과 분리될 수 있다. 공통 소스 라인(180)과 더미 소스 라인(180D)은 기판(101) 상에 배치되며, 최상부에 배치된 게이트 전극층(136)보다 높게 연장될 수 있다. 즉, 공통 소스 라인(180)과 더미 소스 라인(180D)의 높이는 게이트 적층물(130)의 두께보다 크게 형성될 수 있다.
공통 소스 라인(180)은 게이트 적층물(130) 하나마다 하나씩 배열될 수 있으나, 이에 한정되지 않는다. 공통 소스 라인(180) 및 더미 소스 라인(180D)은 도전성 물질, 예를 들어, 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)를 포함할 수 있다. 본 실시예에서, 더미 소스 라인(180D)은 공통 소스 라인(180)과 동일한 공정 단계에서 형성되어 동일한 구조를 가질 수 있다. 일 실시예에서, 더미 소스 라인(180D)은 공통 소스 라인(180)과 다른 공정 단계에서 형성될 수 있고, 공통 소스 라인(180)과 다른 구조를 가질 수 있다.
더미 소스 라인(180D)는 연결 영역(CT)에서 층간 절연층(176) 내로 x 방향을 따라 연장되도록 공통 소소 라인들(180) 사이에 배치될 수 있다. 공통 소스 라인들(180) 사이에 배치된 더미 소스 라인(180D) 및 제3 절연층(174)를 포함하는 더미 패턴부에 의해 공통 소스 라인들(180) 사이에 배치된 층간 절연층(176)이 연결 영역(CT) 내에서 분리될 수 있다. 상기 더미 패턴부에 의해 공통 소스 라인들(180) 사이에 배치된 게이트 전극층(130) 및 몰드 절연층(120)이 분리될 수 있다.
메모리 장치(100)의 메모리 용량을 증가시키기 위해, 기판(101) 상에 적층되는 게이트 전극층들의 개수가 예를 들어, 60 개 이상으로 늘어날 수 있고, 셀 어레이 영역(CA)에 배치되는 채널 기둥들(160)의 개수가 증가되어 게이트 전극층들의 폭이 늘어날 수 있다. 이에 따라, 연결 영역(CT)에서 공통 소스 라인들(180) 사이에 배치되는 층간 절연층(176)의 부피도 증가하게 된다. 특히, 연결 영역(CT)의 가장자리 영역으로 갈수록 층간 절연층(176)의 부피가 점점 더 증가하게 된다. 한편, 제조 공정 중에 층간 절연층(176)의 수축이 일어날 수 있다. 이러한 수축에 의한 스트레스(stress)로 인해, 연결 영역(CT)의 가장자리 영역에서 층간 절연층(176)과 공통 소스 라인들(180)의 사이에서 박리현상이 일어날 수 있다. 상기 박리현상에 의해 생기 틈을 따라 후속의 배선 공정 동안에 금속 소스 가스들이 확산해 들어올 수 있다. 이러한 이러한 문제는 메모리 장치의 신뢰성 불량 및 소거(erase) 특성의 불량의 원인이 될 수 있다.
본 발명에서는 연결 영역(CT)의 가장자리 영역에서 층간 절연층(176)을 분리시킴으로써, 제조 공정 중에 층간 절연층(176)의 수축에 의한 스트레스(stress)가 해소(release)될 수 있다. 따라서, 연결 영역(CT)의 가장자리 영역에서의 상기 박리 현상을 개선할 수 있다. 결국, 메모리 장치의 신뢰성 및 소거 특성이 개선될 수 있다.
도 3 및 도 4c를 참조하면, 게이트 적층물(130)은 연결 영역(CT)에서는 서로 다른 길이로 연장되어 계단 구조를 이룰 수 있다.
기판(101) 상에 적층된 복수의 게이트 전극층들(131-136)이 셀 어레이 영역(CA)에서 복수의 채널 기둥들(160)을 둘러싸며, 연결 영역(CT)에서 x 방향을 따라 서로 다른 길이로 연장되어 상기 계단 구조를 이룰 수 있다. 상기 계단 구조는, 하부에 배치되는 게이트 전극층(131-136)이 인접한 상부에 배치되는 게이트 전극층(131-136)보다 소정 길이만큼 길게 연장되어 형성될 수 있다.
이러한 계단 구조를 형성함으로써, 복수의 게이트 콘택들(190) 각각이 게이트 전극층(131-136) 각각과 연결되도록 배치될 수 있다. 콘택 플러그들(190)은 상기 계단 구조에 의하여 층간 절연층(176) 및 각각의 몰드 절연층(120)을 관통하여 게이트 전극층들(131-136)과 연결될 수 있다. 콘택 플러그들(190)은 도전성 물질, 예를 들어 텅스텐(W)을 포함할 수 있다. 콘택 플러드들(190)의 사이에 배치되는 더미 기둥들(160D)은 층간 절연층(176), 몰드 절연층(120), 게이트 전극층(130)을 관통하여 기판(101)까지 연장될 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 게이트 유전층을 설명하기 위한 단면도들로서 도 4a의 확대도에 대응되는 영역이 도시된다.
도 5a를 참조하면, 메모리 셀 스트링들의 게이트 전극층(136), 게이트 유전층(150a), 채널(140) 및 제1 절연층(172)이 도시된다. 게이트 유전층(150a)은 채널(140)로부터 순차적으로 적층된 터널링층(152a), 전하 저장층(154a), 및 블록킹층(156a)이 적층된 구조를 가질 수 있다. 게이트 유전층(150a)을 이루는 상기 층들의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며 다양하게 변화될 수 있다.
특히, 본 실시예의 게이트 유전층(150a)은 도 4a의 실시예에서와 달리, 터널링층(152a), 전하 저장층(154a), 및 블록킹층(156a) 모두가 게이트 전극층(136)을 둘러싸도록 배치될 수 있다.
터널링층(152)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 적어도 하나를 포함할 수 있다.
전하 저장층(154)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다
블록킹층(156a)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 고유전율 유전 물질을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
도 5b를 참조하면, 메모리 셀 스트링들의 게이트 전극층(136), 게이트 유전층(150b), 채널(140) 및 제1 절연층(172)이 도시된다. 게이트 유전층(150b)은 채널(140)로부터 순차적으로 적층된 터널링층(152b), 전하 저장층(154b), 및 블록킹층(156b1, 156b2)이 적층된 구조를 가질 수 있다.
특히, 본 실시예의 게이트 유전층(150b)은 도 4a 및 도 5a의 실시예에서와 달리, 블록킹층(156b1, 156b2)이 두 개의 층을 포함하며, 제1 블록킹층(156b1)은 채널(140)과 같이 수직으로 연장되고, 제2 블록킹층(156b2)은 게이트 전극층(136)을 둘러싸도록 배치될 수 있다. 예를 들어, 제1 블록킹층(156b1)은 제2 블록킹층(156b2)에 비해 상대적으로 저유전율층이고, 제2 블록킹층(156b2)은 고유전율층일 수 있다. 이 경우, 제1 블록킹층(156b1)이 제2 블록킹층(156b2)의 측면에 배치함으로써, 베리어(barrier) 높이와 같은 에너지 밴드를 조절하여 메모리 장치의 특성, 예컨대 소거(erase) 특성을 향상시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 층간 절연층 및 게이트 적층물의 개략적인 사시도이다.
도 6을 참조하면, 게이트 적층물(130)은 게이트 전극층들(131-136)을 포함할 수 있다. 게이트 적층물(130) 상에 배치된 층간 절연층(176)이 배치될 수 있다.
최상부의 게이트 전극층(136)은 셀 어레이 영역(CA)과 연결 영역(CT) 모두에서 두 개의 영역들로 나누어져 서로 이격되어 배치될 수 있다. 제2 트렌치(H)에 의해 하부의 게이트 전극층들(131-135)은 셀 어레이 영역(CA)에서는 하나의 영역을 갖는 단일한 층으로 형성되지만, 연결 영역(CT)에서는 제1 및 제2 영역들(130F, 130S)로 분리될 수 있다. 층간 절연층(176)도 제2 트렌치(H)에 의해 연결 영역(CT)에서 두 영역을 분리될 수 있다. 제2 트렌치(H)에는 도 3을 참조하여 상술한 것과 같이 더미 소스 라인(180D)을 포함하는 더미 패턴부가 배치될 수 있다.
일 실시예에서, 제2 트렌치(H)의 길이가 짧게 형성되는 경우, 일부 게이트 전극층들(예를 들어, 134, 135)은 셀 어레이 영역(CA) 및 연결 영역(CT) 모두에서 하나의 영역을 갖는 단일한 층으로 형성될 수 있다.
일 실시예에서, 제2 트렌치(H)가 형성되는 게이트 전극층들(131-135)의 수는 임의로 선택될 수 있으며, 연결 영역(CT)에서 가장 길게 연장되는 최하부의 게이트 전극층(131)으로부터 순차적으로 선택될 수 있다.
도 7 내지 도 9는 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 평면도이다.
도 7을 참조하면, 메모리 장치(100A)는 게이트 적층물들(130), 채널 기둥들(160), 더미 기둥들(160D), 더미 채널 기둥들(160S), 공통 소스 라인(180), 더미 소스 라인(180Da) 및 콘택 플러그들(191-196: 190)을 포함할 수 있다.
본 실시예에서는 도 3의 실시예와 비교하여, 연결 영역(CT)에 배치되는 더미 소스 라인들(180Da)의 배치가 상이하다. 더미 소스 라인들(180Da) 이외의 나머지 부분들은 동일하므로 설명을 생략한다.
본 실시예에서, 공통 소스 라인들(180) 사이에 두 개의 더미 소스 라인들(180Da)이 배치될 수 있다. 두 개의 더미 소스 라인들(180Da)은 x 방향으로 연장되는 게이트 적층물(130)의 중심선을 기준으로 대칭적으로 배치될 수 있다. 더미 소스 라인들(180Da)는 상호간보다 공통 소스 라인들(180)에 더 가깝게 배치될 수 있다. 더미 소스 라인들(180Da)는 공통 소스 라인들보다 짧은 길이로 연장될 수 있다.
도 8를 참조하면, 메모리 장치(100B)는 게이트 적층물들(130), 채널 기둥들(160), 더미 기둥들(160D), 더미 채널 기둥들(160S), 공통 소스 라인(180), 더미 소스 라인(180Db) 및 콘택 플러그들(191-196: 190)을 포함할 수 있다.
본 실시예에서는 도 3의 실시예와 비교하여, 연결 영역(CT)에 배치되는 더미 소스 라인들(180Db)의 배치가 상이하다. 더미 소스 라인들(180Db) 이외의 나머지 부분들은 동일하므로 설명을 생략한다.
본 실시예에서, 공통 소스 라인들(180) 사이에 세 개의 더미 소스 라인들(180Db)이 배치될 수 있다. 세 개의 더미 소스 라인들(180Db)은 x 방향으로 연장되는 게이트 적층물(130)의 중심선을 기준으로 대칭적으로 배치될 수 있다. 가운데 배치되는 더미 소스 라인(180Db)은 x 방향으로 연장되는 게이트 적층물(130)의 중심선을 따라 배치될 수 있다. 양측에 배치되는 더미 소스 라인들(180Db)의 길이보다 가운데 배치되는 더미 소스 라인(180Db)의 길이가 가장 길게 형성될 수 있다.
다만, 더미 소스 라인들(180Db)의 길이는 도시된 바에 한정되지 않는다. 예를 들어, 양측에 배치되는 더미 소스 라인들(180Db)의 길이보다 가운데 배치되는 더미 소스 라인(180Db)의 길이가 짧게 형성될 수 있다. 세 개의 더미 소스 라인들(180Db)의 길이가 동일하게 형성될 수 있다.
도 9를 참조하면, 메모리 장치(100C)는 게이트 적층물들(130), 채널 기둥들(160), 더미 기둥들(160D), 더미 채널 기둥들(160S), 공통 소스 라인(180), 더미 소스 라인(180Dc) 및 콘택 플러그들(191-196: 190)을 포함할 수 있다.
본 실시예에서는 도 3의 실시예와 비교하여, 연결 영역(CT)에 배치되는 더미 소스 라인들(180Db)의 배치가 상이하다. 더미 소스 라인들(180Db) 이외의 나머지 부분들은 동일하므로 설명을 생략한다.
본 실시예에서, 공통 소스 라인들(180) 사이에 세 개의 더미 소스 라인들(180Dc)이 배치될 수 있다. 세 개의 더미 소스 라인들(180Db)은 x 방향으로 연장되는 게이트 적층물(130)의 중심선을 기준으로 대칭적으로 배치될 수 있다. 가운데 배치되는 더미 소스 라인(180Dc)은 x 방향으로 연장되는 게이트 적층물(130)의 중심선을 따라 배치될 수 있다. 더미 소스 라인들(180Dc)은 상기 연결 영역(CT)의 가장자리로부터 셀 어레이 영역(CA)을 향하는 방향으로 단절된 라인 형상으로 배치될 수 있다. 더미 소스 라인들(180Dc)의 단절된 길이가 서로 동일한 것으로 도시되어 있으나, 더미 소스 라인들(180Dc)의 단절된 길이는 도시된 바에 한정되지 않는다. 예를 들어, 가운데 배치되는 더미 소스 라인(180Db)은 일체로 연장되는 라인 형상이고, 양측에 배치되는 더미 소스 라인들(180Db)은 단절된 라인 형상일 수 있다. 이와 반대로, 가운데 배치되는 더미 소스 라인(180Db)은 단절된 라인 형상이고, 양측에 배치되는 더미 소스 라인들(180Db)은 일체로 연장되는 라인 형상일 수 있다.
도 3, 도 7, 도 8 및 도 9를 참조하여 상술한 실시예들은 다양한 형태로 조합되거나 변형될 수 있다.
도 10a 내지 도 10g는 본 발명의 일 실시예에 따른 메모리 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 10a 내지 도 10g는 도 3 내지 도 4d를 참조하여 설명한 일 실시예에 대한 제조 방법을 설명하는 도면들로서, 설명을 위해 필요한 일부 영역만 도시된 것들이다.
도 10a를 참조하면, 기판(101) 상에 희생층들(111-116: 110) 및 몰드 절연층들(120)이 교대로 적층될 수 있다. 몰드 절연층들(120)과 희생층들(110)은 도시된 것과 같이 제1 몰드 절연층(121)을 시작으로 기판(101) 상에 서로 교대로 적층될 수 있다.
희생층들(110)은 몰드 절연층들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 희생층들(110)은, 희생층들(110)을 식각하는 공정 중에 몰드 절연층들(160)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity) 또는 식각 선택비는 몰드 절연층(120)의 식각 속도에 대한 희생충(110)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들면, 몰드 절연층(120)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있고, 희생충(110)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 몰드 절연층(120)과 다른 물질일 수 있다.
도시된 바와 같이, 일 실시예에서 상기 몰드 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 몰드 절연층들(120) 중 최하부의 몰드 절연층(121)은 상대적으로 얇게 형성되고, 최상부의 몰드 절연층(127)은 상대적으로 두껍게 형성될 수 있다. 하지만, 몰드 절연층들(140) 및 희생층들(110)의 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 몰드 절연층들(140) 및 희생층들(110)을 구성하는 막들의 개수 역시 다양하게 변경될 수 있다.
도 10b를 참조하면, 기판(101) 상에 교대로 적층된 희생층들(110) 및 몰드 절연층들(120)을 식각하여 계단 구조(S)를 갖는 연결 영역을 마련할 수 있다. 계단 구조(S)의 각 계단층들은 콘택 플러그들이 연결되는 패드 영역들을 제공할 수 있다.
계단 구조(S)를 형성하기 위해, 기판(101) 상의 희생층들(110)과 몰드 절연층들(120)의 적층물 상에 소정의 마스크층을 형성하고, 마스크층에 의해 노출된 희생층(110) 및 몰드 절연층(120)을 식각할 수 있다. 상기 마스크층을 소정 단위로 트리밍(trimming) 하면서 상기 마스크층에 의해 노출되는 희생층(110) 및 몰드 절연층(120)을 식각하는 공정을 복수 회 반복하여 수행함으로써, 계단 구조(S)를 형성할 수 있다.
본 실시예에서, 하나의 희생층(110)과 몰드 절연층(120)이 쌍(pair)을 이루며, x 방향을 따라 서로 동일한 길이로 연장될 수 있다. 다만, 최하부의 몰드 절연층(121)은 최하부의 희생층(111)과 동일한 길이로 연장될 수 있다.
도 10c를 참조하면, 희생층들(110) 및 몰드 절연층들(120)을 덮는 층간 절연층(176)을 형성한 후, 희생층들(110) 및 몰드 절연층들(120) 관통하는 채널 기둥들(160) 및 더미 기둥들(160D)이 형성될 수 있다.
먼저, 층간 절연층(176)은 계단 구조(S)를 덮도록 형성될 수 있다. 다음으로, 희생층들(110) 및 몰드 절연층들(120) 관통하는 홀(hole) 형태의 개구부들을 형성할 수 있다. 상기 개구부들은 z 방향으로 기판(101)까지 연장될 수 있다. 상기 개구부들은 희생층들(110) 및 몰드 절연층들(120)을 이방성 식각하여 형성할 수 있다. 두 종류의 서로 다른 막들을 포함한 적층 구조물을 식각하기 때문에, 상기 개구부들의 측벽은 기판(101)의 상부면에 수직하지 않을 수 있다. 예를 들어, 상기 개구부들의 폭은 기판(101)의 상부면에 가까울수록 감소될 수 있다. 상기 개구부들은 과도식각(over-etch)되어 기판(101)의 상부면에 소정 깊이로 리세스(recess) 영역이 형성될 수 있다. 상기 개구부들 하부의 기판(101) 상에 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 소정 높이의 에피택셜층(145)을 형성할 수 있다. 에피택셜층(145)의 상면의 높이는 최하부의 게이트 전극층(131)의 상면의 높이보다 높게 형성되는 것이 바람직하다. 다음으로, 상기 개구부들 내에 게이트 유전층(150)을 형성하고 채널(140)을 형성할 수 있다. 다음으로, 상기 개구부들을 매립하는 제1 절연층(172) 및 제1 절연층(172) 상의 드레인 패드(160)가 형성될 수 있다.
희생층들(110) 및 몰드 절연층들(120)의 계단 구조(S) 상에도 이를 관통하는 더미 기둥들(160D)이 형성될 수 있다. 더미 기둥들(160D)은 채널(140), 터널링층(152), 전하 저장층(154) 및 드레인 패드(160)를 포함하는 채널 기둥들과 동일한 공정을 이용하여 형성되므로, 동일한 구조를 가질 수 있다.
도 10c에는 구체적으로 도시되지 않았으나, 일 실시예에서, 도 4a의 제2 절연층(173) 또는 이에 대응되는 구조물이 본 단계에서 형성될 수 있다.
도 10d를 참조하면, 채널 기둥들(160)이 배치된 셀 어레이 영역(CA, 도 3 참조) 및 더미 기둥들(160D)이 배치된 연결 영역(CT, 도 3 참조)에서, 희생층들(110) 및 몰드 절연층들(120)을 포함하는 몰드 적층물 및 층간 절연층(176)을 y 방향으로 소정 간격으로 분리하는 제1 트렌치(WC)를 형성할 수 있다. 또한, 상기 연결 영역(CT)에서 상기 제1 트렌치(WC)에 의해 분리된 몰드 적층물 및 층간 절연층(176)을 y 방향으로 분리하는 제2 트렌치(H)를 형성할 수 있다.
제1 트렌치(WC) 및 제2 트렌치(H)의 형성 전에, 최상부의 층간 절연층(127) 및 드레인 패드(160) 상에 추가로 상부 절연층(178)을 형성하여, 드레인 패드(160) 및 그 하부의 채널(140) 등의 손상을 방지할 수 있다.
제1 트렌치(WC)는 채널 기둥들(160) 및 더미 기둥들(160D)의 사이에서 기판(101)을 노출하며, 제2 트렌치(H)는 더미 기둥들(160D)의 사이에서 기판(101)을 노출할 수 있다. 제1 트렌치(WC)는 x 방향으로 연장되는 라인 형태일 수 있으며, 이에 의해 서로 이격되는 복수의 몰드 적층물들이 정의될 수 있다. 상기 복수의 몰드 적층물들의 희생층들(110)이 후속의 공정에 의해 게이트 전극층들로 대체됨으로써, 복수의 게이트 적층물들이 형성될 수 있다. 제1 트렌치(WC)에 의해 정의되는 하나의 몰드 적층물 내에 연결 영역(CT)(도 3 참조)에서 x 방향으로 연장되는 제2 트렌치(H)가 제1 트렌치(WC)와 함께 하나의 식각 공정에 의해 형성될 수 있다. 제2 트렌치(H)는 제1 트렌치(WC)와 동일한 방향으로 연장되는 라인 형태일 수 있다. 제2 트렌치(H)는 제1 트렌치(WC)에 비해 x 방향으로 연장되는 길이가 짧을 수 있다. 제1 트렌치(WC) 및 제2 트렌치(H)에 의해 노출된 기판(101) 상에는 후속 공정에서 각각 공통 소스 라인(180)(도 3 참조) 및 더미 소스 라인(180D)이 형성될 수 있다.
제1 트렌치(WC) 및 제2 트렌치(H)는 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 희생층들(110) 및 몰드 절연층들(120)의 적층물을 이방성 식각함으로써 형성될 수 있다.
도 10e를 참조하면, 제1 트렌치(WC) 및 제2 트렌치(H)를 통해 노출된 희생층들(110)이 식각 공정에 의해 제거될 수 있으며, 그에 따라 몰드 절연층들(120) 사이에 복수의 측면 개구부들(LT)이 형성될 수 있다. 측면 개구부들(LT)을 통해 채널 기둥들(160)의 일부 측벽들이 노출될 수 있다.
본 공정에서, 계단 구조에 의해 제공되는 상기 패드 영역에 소정 간격으로 더미 기둥들(160D)이 형성되어 있으므로, 희생층들(110)이 제거된 후에도 몰드 절연층(120)이 휘어지지 않도록 안정적으로 지지될 수 있다.
도 10f를 참조하면, 게이트 전극층들(131-136: 130)이 측면 개구부들(LT) 내에 형성되고, 제1 트렌치(WC) 및 제2 트렌치(H) 내에 공통 소스 라인(180) 및 더미 소스 라인(180D)이 형성될 수 있다.
게이트 전극층들(131-136: 130)은 폴리 실리콘, 금속 실리사이드 물질 또는 금속 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, 코발트(Co), 니켈(Ni), 하프늄(Hf), 백금(Pt), 텅스텐(W) 및 티타늄(Ti) 중에서 선택되는 금속의 실리사이드 물질일 수 있다. 상기 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 게이트 전극층들(131-136)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
측면 개구부들(LT) 내에만 게이트 전극층(131-136: 130)이 형성되도록, 제1 트렌치(WC) 및 제2 트렌치(H)에 형성된 게이트 전극층(131-136: 130)을 이루는 물질은 추가적인 공정을 통하여 제거될 수 있다. 다만, 이러한 공정은 이후의 공정 단계에서 수행될 수도 있다.
다음으로, 제1 트렌치(WC) 및 제2 트렌치(H)에 의해 노출된 기판(101) 내에 불순물을 주입함으로써 도핑 영역(105)이 형성될 수 있다. 다음으로, 제1 트렌치(WC) 및 제2 트렌치(H)의 측벽에 제3 절연층(174)을 형성하고, 각각 공통 소스 라인(180) 및 더미 소스 라인(180D)을 형성할 수 있다. 공통 소스 라인(180) 및 더미 소스 라인(180D)은 본 공정 단계에서 동시에 형성되므로, 동일한 물질을 포함할 수 있다. 공통 소스 라인(180) 및 더미 소스 라인(180D)은 도전성 물질, 예를 들어, 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)를 포함할 수 있다. 공통 소스 라인(180)과 더미 소스 라인(180D)은 기판(101) 상에 배치되며, 최상부에 배치된 게이트 전극층(136)보다 높게 연장될 수 있다.
일 실시예에서, 도핑 영역(105)은 제3 절연층(174)을 형성한 후 형성될 수도 있으며, 고농도 영역 및 그 양 단에 배치되는 저농도 도핑 영역을 포함하도록 구성될 수도 있다.
도 10g를 참조하면, 상기 패드 영역에서 각 게이트 전극층(131-136)과 연결되는 콘택 플러그(190)를 형성할 수 있다.
층간 절연층(176) 및 상부 절연층(178)을 식각하여 하기 게이트 전극층(131-136)과 연결되는 개구부들을 먼저 형성한 후, 전도성 물질을 증착하여 콘택 플러그들(190)을 형성할 수 있다. 상기 개구부들은 게이트 전극층(131-136)의 적어도 일부를 식각하도록 형성될 수도 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치의 구조를 나타내는 사시도이다.
도 11을 참조하면, 상기 메모리 장치는 상하로 배치된 셀 영역(CELL) 및 주변 회로(peripheral circuit) 영역(PERI)을 포함할 수 있다.
셀 영역(CELL)은 도 1의 메모리 셀 어레이(20)가 배치되는 영역에 해당할 수 있으며, 주변 회로 영역(PERI)은 도 1의 구동 회로(30) 등이 배치되는 영역에 해당할 수 있다. 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 일 실시예에서, 셀 영역(CELL)은 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
셀 영역(CELL)은 도 10g의 동일한 구조를 가질 수 있다. 도 10g를 참조하여 설명한 것이 그대로 적용될 수 있다. 다만, 기판(101)은 기저 기판(201)과 동일한 크기를 갖거나, 기저 기판(201)보다 작게 형성될 수 있다. 기판(101)은 다결정 실리콘으로 형성되거나, 비정질 실리콘으로 형성된 후 단결정화될 수도 있다. 셀 영역(CELL)은 도시된 바에 한정되지 않고, 상술한 일 실시예들에 따른 다양한 구조를 가질 수 있다.
주변 회로 영역(PERI)은, 기저 기판(201), 기저 기판(201) 상에 배치된 회로 소자들(230), 콘택 플러그들(240) 및 배선 라인들(250)을 포함할 수 있다.
기저 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기저 기판(201)은 활성 영역을 정의하는 소자분리층(210)을 포함할 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 도핑 영역(205)이 배치될 수 있다. 기저 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다.
회로 소자(230)는 평면 트랜지스터를 포함할 수 있다. 각각의 회로 소자(230)는 회로 게이트 절연층(232), 스페이서층(234) 및 회로 게이트 전극(235)을 포함할 수 있다. 회로 게이트 전극(235)의 양 측에서 기저 기판(201) 내에는 배치된 도핑 영역(205)은 회로 소자(230)의 소스 영역 또는 드레인 영역으로 작용할 수 있다. 회로 소자(230)은 평면 트랜지스터에 한정되지 않고 다양한 구조의 트랜지스터를 포함할 수 있다.
주변 영역 절연층(260)이 기저 기판(201) 상에서 회로 소자(230) 상에 배치될 수 있다.
콘택 플러그들(250)은 도핑 영역(205)에 연결될 수 있다. 콘택 플러그들(250)에 의해 회로 소자(230)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(235)에도 콘택 플러그들이 연결될 수 있다. 배선 라인들(250)은 콘택 플러그들(240)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다.
셀 영역(CELL) 및 주변 회로 영역(PERI)은 도시되지 않은 영역에서 서로 연결될 수 있다. 예를 들어, 게이트 전극(130)의 x 방향에서의 일단은 회로 소자(230)와 전기적으로 연결될 수 있다.
도 12a 및 도 12b는 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 단면도이다. 도 12a 및 도 12b는 각각 도 4a 및 도 4c에 대응되는 단면도로서, 채널 기둥들(160')의 구조만 다르게 형성된 구조이다.
도 12a 및 12b를 참조하면, 상기 메모리 장치는 기판(101), 기판(101) 상에 z 방향으로 서로 이격되어 적층되어 게이트 적층물(130)을 이루는 게이트 전극층들(131-136), 게이트 전극층들(131-136)과 교대로 적층되는 복수의 몰드 절연층들(121-127: 120) 및 게이트 유전층(150)을 더 포함할 수 있다. 게이트 적층물(130) 상에는 층간 절연층(176)이 배치될 수 있다.
복수의 채널 기둥들(160')은 셀 어레이 영역(CA, 도 3 참조)에 배치되며, 몰드 절연층들(121-127) 및 게이트 전극층들(131-136)을 관통하며 기판(101)의 상면에 수직한 방향인 z 방향으로 연장될 수 있다. 각각의 채널기둥(160')을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있다. 복수의 채널 기둥들(160')은 x 방향과 y 방향으로 서로 이격되어 규칙적으로 배치될 수 있다.
복수의 채널 기둥들(160') 각각은 드레인 패드(165), 그 하부에 배치되는 채널(140), 채널(140)의 외측에 배치되는 게이트 유전층(150), 채널(140)의 내측에 배치되는 제1 절연층(172)을 포함하는 구조를 가질 수 있다. 본 실시예에서는 도 4a에 도시된 구조와 달리, 채널(140)의 하부에 배치되는 에피택셜층이 형성되지 않는다. 따라서, 복수의 채널들(140)은 기판(101)과 직접 접촉되어 전기적으로 연결될 수 있다. 복수의 채널들(140)은 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p-형 또는 n-형 불순물을 포함하는 물질일 수 있다.
복수의 더미 기둥들(160D')은 연결 영역(CT, 도 3 참조)에 배치되며, 채널 기둥들(160')과 동일한 구조를 가질 수 있다. 즉, 채널들(140)의 하부에 배치되는 에피택셜층이 형성되지 않고, 채널들(140)은 기판(101)과 직접 접촉되어 전기적으로 연결될 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 단면도이다. 도 13은 도 4a에 대응되는 단면도이다.
도 13을 참조하면, 상기 메모리 장치는 기판(101), 기판(101) 상에 z 방향으로 서로 이격되어 적층되어 게이트 적층물(130)을 이루는 게이트 전극층들(131-136), 게이트 전극층들(131-136)과 교대로 적층되는 복수의 몰드 절연층들(121-127: 120) 및 게이트 유전층(150)을 더 포함할 수 있다. 게이트 적층물(130) 상에는 층간 절연층(176)이 배치될 수 있다. 게이트 적층물들(130)은 제3 절연층(174)에 의해 y 방향에서 서로 분리될 수 있다.
복수의 채널 기둥들(160'')은 셀 어레이 영역(CA, 도 3 참조)에 배치되며, 몰드 절연층들(121-127) 및 게이트 전극층들(131-136)을 관통하며 기판(101)의 상면에 수직한 방향인 z 방향으로 연장될 수 있다. 복수의 채널 기둥들(160'')은 x 방향과 y 방향으로 서로 이격되어 규칙적으로 배치될 수 있다. 각각의 채널 기둥(160'')은 드레인 패드(165), 그 하부에 배치되는 채널(140), 채널(140)의 외측에 배치되는 게이트 유전층(150), 채널(140)의 내측에 배치되는 제1 절연층(172)을 포함하는 구조를 가질 수 있다.
특히, 본 실시예의 메모리 장치는 최하부의 몰드 절연층(121)의 아래에 배치되는 수평부(SP) 및 수평부(SP)의 외측에 배치되는 수평 충전층(107)을 더 포함할 수 있다.
수평부(SP)는 채널 기둥들(160'')과 연결되며, 기판(101)의 상면에 평행하게 기판(101) 상에 배치될 수 있다. 수평부(SP)는 적어도 2개 이상의 채널 기둥들(CH)의 사이에서 서로 연결된 판 형상의 구조를 가질 수 있다. 수평부(SP)에 의해 연결되는 채널 기둥들(160'')의 개수는 다양하게 변경될 수 있다. 일 실시예에서, 수평부(SP)는 기판(101) 내에 배치될 수도 있다.
수평부(SP)는 채널(140) 및 게이트 유전층(150)으로 이루어질 수 있다. 즉, 수평부(SP)는 채널(140) 및 게이트 유전층(150)이 채널 기둥들(160'')로부터 수평 방향으로 연장됨으로써, 이루어질 수 있다. 수평부(SP)의 하면 및 측면에는 게이트 유전층(150)이 배치될 수 있으며, 수평부(SP)의 내부는 채널(140)로 채워질 수 있다. 다만, 수평부(SP) 내의 채널 영역(140) 및 게이트 유전층(150)의 배치는 이에 한정되지 않으며, 실시예들에서 다양하게 변경될 수 있다.
수평 충전층(107)은 수평부(SP)의 외측에서 수평부(SP)와 수평하게 배치될 수 있다. 즉, 수평 충전층(107)은 수평부(SP)와 함께 기판(101)의 상면에 평행한 하나의 층을 형성할 수 있다. 수평 충전층(107)은 도전성 물질, 예를 들어, 반도체 물질로 이루어질 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 수평 충전층(107)은 생략될 수도 있으며, 이 경우 수평부(SP)가 수평 충전층(107)이 형성된 영역까지 연장될 수 있다.
본 실시예에서, 채널 기둥들(160'') 중 일부는 상부에서 비트 라인과 연결되고 채널 기둥들(160'') 중 일부는 비트 라인과 다른 전기적 신호가 인가되는 배선 라인(예를 들어, 공통 소스 라인)에 연결될 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 14를 참조하면, 본 실시예에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 상술한 것과 같은 본 발명의 다양한 실시예에 따른 메모리 장치를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 14에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 15를 참조하면, 본 실시예에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 메모리(2040)는 상술한 것과 같은 본 발명의 다양한 실시예에 따른 메모리 장치를 하나 이상 포함할 수 있으며, 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어한다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 시스템을 나타내는 블록도이다.
도 16을 참조하면, 전자 시스템(3000)은 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)를 포함할 수 있다. 전자 시스템(3000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(3100)는 프로그램을 실행하고, 전자 시스템(3000)을 제어하는 역할을 할 수 있다. 제어기(3100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(3200)는 전자 시스템(3000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(3000)은 입/출력 장치(3200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(3200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(3300)는 제어기(3100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(3100)에서 처리된 데이터를 저장할 수 있다. 메모리(3300)는 상술한 것과 같은 본 발명의 실시예들에 따라 제조된 메모리 장치를 포함할 수 있다.
인터페이스(3400)는 전자 시스템(3000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)는 버스(3500)를 통하여 서로 통신할 수 있다.
제어기(3100) 또는 메모리(3300) 중 적어도 하나는 상술한 것과 같은 반도체 장치를 하나 이상 포함할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 도핑 영역
110: 희생층 120: 몰드 절연층
130: 게이트 적층물 140: 채널
145: 에피택셜층 150: 게이트 유전층
152: 터널링층 154: 전하 저장층
156: 블록킹층 160: 채널 기둥
160D: 더미 기둥 160S: 더미 채널 기둥
172: 제1 절연층 173: 제2 절연층
174: 제3 절연층 176: 층간 절연층
178: 상부 절연층 180: 공통 소스 라인
180D: 더미 소스 라인 190: 콘택 플러그

Claims (20)

  1. 기판 상에서 교대로 적층된 몰드 절연 층들 및 게이트 전극 층들을 포함하고, 셀 어레이 영역으로부터 연결 영역까지 연장되는 적층 구조물;
    상기 적층 구조물 상의 층간 절연 층;
    상기 셀 어레이 영역의 상기 적층 구조물을 관통하는 복수의 채널 기둥들;
    상기 연결 영역의 상기 적층 구조물을 관통하는 복수의 더미 기둥들;
    상기 연결 영역의 상기 적층 구조물의 상기 게이트 전극 층들과 전기적으로 연결되는 복수의 콘택 플러그들;
    상기 적층 구조물 및 상기 층간 절연 층을 관통하고, 복수의 제1 트렌치들 및 적어도 두 개의 제2 트렌치들을 포함하는 복수의 트렌치들;
    상기 복수의 게이트 전극 층들 중 상부 게이트 전극 층을 관통하는 라인 분리 영역;
    상기 복수의 제1 트렌치들 내에 각각 배치되는 제1 절연 층; 및
    상기 적어도 두 개의 제2 트렌치들 내에 각각 배치되는 제2 절연 층을 포함하되,
    상기 복수의 제1 트렌치들은 상기 셀 어레이 영역으로부터 상기 연결 영역까지 연장되고,
    상기 적어도 두 개의 제2 트렌치들은 상기 연결 영역 내에서 상기 복수의 제1 트렌치들 사이에 배치되고,
    상기 복수의 제1 트렌치들 내에 각각 배치되는 상기 제1 절연 층은 상기 상부 게이트 전극 층과 접촉하고,
    상기 적어도 두 개의 제2 트렌치들 내에 각각 배치되는 상기 제2 절연 층 전체는 상기 상부 게이트 전극 층과 이격되고,
    상기 적어도 두 개의 제2 트렌치들은 제1 라인 부분 및 제2 라인 부분을 포함하고,
    상기 제1 라인 부분 및 상기 제2 라인 부분은 상기 기판의 상부면과 평행한 제1 방향으로 연장되고 상기 제1 방향과 수직한 제2 방향으로 서로 이격되고,
    평면으로 보았을 때, 상기 제1 방향에서 상기 라인 분리 영역으로부터 연장되는 가상의 선은 상기 제1 라인 부분과 상기 제2 라인 부분 사이에 있는 메모리 장치.
  2. 제1 항에 있어서,
    각각의 상기 적어도 두 개의 제2 트렌치들은 상기 상부 게이트 전극 층의 측벽과 마주보는 측벽을 갖는 메모리 장치.
  3. 제1 항에 있어서,
    상기 게이트 전극 층들은 워드라인들을 포함하고,
    상기 상부 게이트 전극 층은 상기 라인 분리 영역에 의해 서로 전기적으로 분리되는 제1 선택 라인 및 제2 선택 라인으로 분리되고,
    상기 제1 선택 라인, 상기 제2 선택 라인 및 상기 라인 분리 영역은 상기 워드라인들 중 최상부 워드라인 보다 높은 레벨에 배치되고,
    상기 복수의 채널 기둥들은 상기 기판의 상기 상부면과 수직한 수직 방향으로 연장되고,
    상기 제1 선택 라인 및 상기 제2 선택 라인은 상기 제1 방향으로 연장되는 메모리 장치.
  4. 제3 항에 있어서,
    상기 워드라인들 각각의 상기 제2 방향의 폭은 상기 제1 및 제2 선택 라인들 각각의 상기 제2 라인의 폭 보다 큰 메모리 장치.
  5. 제1 항에 있어서,
    각각의 상기 복수의 제1 트렌치들 내에 배치되는 제1 도전 층; 및
    각각의 상기 적어도 두 개의 제2 트렌치들 내에 배치되는 제2 도전 층을 더 포함하되,
    상기 제1 절연 층은 상기 제1 도전 층과 상기 적층 구조물 사이에 배치되고,
    상기 제2 절연 층은 상기 제2 도전 층과 상기 적층 구조물 사이에 배치되고,
    상기 라인 분리 영역은 절연성 물질로 형성되는 메모리 장치.
  6. 제1 항에 있어서,
    상기 적어도 두 개의 제2 트렌치들 중 어느 하나의 폭은 상기 라인 분리 영역의 폭 보다 큰 메모리 장치.
  7. 제1 항에 있어서,
    상기 복수의 채널 기둥들의 각각은 채널 층, 유전체 구조물, 절연성 기둥 및 패드를 포함하고,
    상기 채널 층은 상기 유전체 구조물과 상기 절연성 기둥 사이에 배치되고,
    상기 유전체 구조물은 상기 채널 층과 상기 적층 구조물 사이에 배치되고,
    상기 유전체 구조물은 제1 층, 정보 저장 층 및 제2 층을 포함하고,
    상기 정보 저장 층은 상기 제1 층과 상기 제2 층 사이에 배치디고,
    상기 제1 층은 상기 정보 저장 층과 상기 적층 구조물 사이에 배치되고,
    상기 제2 층은 상기 정보 저장 층과 상기 채널 층 사이에 배치되고,
    상기 패드는 상기 절연성 기둥 상에서 상기 채널 층과 접촉하는 메모리 장치.
  8. 제1 항에 있어서,
    베이스;
    상기 베이스 상의 회로 소자; 및
    상기 회로 소자를 덮은 주변 영역 절연 층을 더 포함하되,
    상기 기판은 상기 주변 영역 절연 층 상에 배치되는 메모리 장치.
  9. 제1 항에 있어서,
    상기 적어도 두 개의 제2 트렌치들은 상기 제1 라인 부분 및 상기 제2 라인 부분 사이의 제3 라인 부분을 더 포함하는 메모리 장치.
  10. 제9 항에 있어서,
    평면으로 보았을 때, 상기 제3 라인 부분은 상기 라인 분리 영역의 끝 부분과 마주보는 끝 부분을 갖고,
    평면으로 보았을 때, 상기 제3 라인 부분 및 상기 라인 분리 영역은 얼라인되는 메모리 장치.
  11. 기판의 셀 어레이 영역으로부터 기판의 연결 영역까지 연장되는 복수의 게이트 전극 층들을 포함하고, 상기 기판의 상기 연결 영역에서 계단 모양을 갖는 적층 구조물;
    상기 적층 구조물 상의 층간 절연 층;
    상기 적층 구조물 및 상기 층간 절연 층을 관통하고, 제1 트렌치들 및 상기 제1 트렌치들 사이에 배치되는 적어도 두 개의 제2 트렌치들을 포함하는 복수의 트렌치들;
    상기 제1 트렌치들 내에 각각 배치되는 제1 절연 층;
    상기 적어도 두 개의 제2 트렌치들 내에 각각 배치되는 제2 절연 층;
    상기 제1 트렌치들은 상기 셀 어레이 영역으로부터 상기 연결 영역까지 연장되고,
    상기 적어도 두 개의 제2 트렌치들은 상기 연결 영역의 상기 제1 트렌치들 사이에 배치되고,
    상기 제1 트렌치들 내에 각각 배치되는 상기 제1 절연 층은 상기 복수의 게이트 전극 층들 중 상부 게이트 전극 층과 접촉하고,
    상기 적어도 두 개의 제2 트렌치들 내에 각각 배치되는 상기 제2 절연 층 전체는 상기 상부 게이트 전극 층과 이격되는 메모리 장치.
  12. 제11항에 있어서,
    각각의 상기 제1 트렌치들 내에 배치되는 제1 도전 층; 및
    각각의 상기 적어도 두 개의 제2 트렌치들 내에 배치되는 제2 도전 층을 더 포함하되,
    상기 제1 절연 층은 상기 제1 도전 층과 상기 적층 구조물 사이에 배치되고,
    상기 제2 절연 층은 상기 제2 도전 층과 상기 적층 구조물 사이에 배치되 메모리 장치.
  13. 제11 항에 있어서,
    상기 복수의 게이트 전극 층들 중 최상부 게이트 전극 층을 관통하는 라인 분리 영역을 더 포함하고,
    상기 라인 분리 영역은 상기 제1 트렌치들 사이에 배치되는 메모리 장치.
  14. 제13 항에 있어서,
    상기 적어도 두 개의 제2 트렌치들은 제1 라인 부분 및 제2 라인 부분을 포함하고,
    상기 제1 라인 부분 및 상기 제2 라인 부분은 상기 기판의 상부면과 평행한 제1 방향으로 연장되고 상기 제1 방향과 수직한 제2 방향으로 서로 이격되고,
    평면으로 보았을 때, 상기 제1 방향에서 상기 라인 분리 영역으로부터 연장되는 가상의 선은 상기 제1 라인 부분과 상기 제2 라인 부분 사이에 있는 메모리 장치.
  15. 제14 항에 있어서,
    상기 적어도 두 개의 제2 트렌치들은 상기 제1 라인 부분 및 상기 제2 라인 부분 사이의 제3 라인 부분을 더 포함하는 메모리 장치.
  16. 기판의 셀 어레이 영역으로부터 기판의 연결 영역까지 연장되는 복수의 게이트 전극 층들을 포함하고, 상기 기판의 상기 연결 영역에서 계단 모양을 갖는 적층 구조물;
    상기 적층 구조물 상의 층간 절연 층;
    상기 적층 구조물 및 상기 층간 절연 층을 관통하고, 제1 트렌치들 및 상기 제1 트렌치들 사이에 배치되는 적어도 두 개의 제2 트렌치들을 포함하는 복수의 트렌치들; 및
    라인 분리 영역을 포함하되,
    상기 제1 트렌치들은 상기 셀 어레이 영역으로부터 상기 연결 영역까지 연장되고,
    상기 적어도 두 개의 제2 트렌치들은 상기 연결 영역 내의 제1 라인 부분 및 제2 라인 부분을 포함하고,
    상기 적어도 두 개의 제2 트렌치들은 상기 셀 어레이 영역 및 상기 연결 영역 중에서 상기 연결 영역에만 배치되고,
    상기 적층 구조물은 워드라인들 및 상기 워드라인들 상의 선택 라인들을 포함하고,
    상기 라인 분리 영역은 상기 선택 라인들 사이에 배치되고,
    상기 라인 분리 영역은 상기 워드라인들 상에 배치되고,
    상기 제1 라인 부분 및 상기 제2 라인 부분은 상기 라인 분리 영역과 이격되고,
    평면으로 보았을 때, 상기 선택 라인들은 상기 적어도 두 개의 제2 트렌치들과 이격되고, 상기 선택 라인들의 각각은 상기 셀 어레이 영역에서 상기 연결 영역을 향하는 방향에 위치하는 제1 끝 부분을 갖고,
    평면으로 보았을 때, 상기 제1 및 제2 라인 부분들의 각각은 상기 연결 영역에서 상기 셀 어레이 영역을 향하는 방향에 위치하고 상기 선택 라인들 각각의 상기 제1 끝 부분과 마주보며 이격되는 제2 끝 부분을 갖는 메모리 장치.
  17. 제16 항에 있어서,
    상기 기판의 상부면과 수직한 수직 방향으로 연장되고 상기 적층 구조물을 관통하는 복수의 채널 기둥들을 더 포함하고,
    상기 선택 라인들의 각각은 상기 기판의 상기 상부면과 평행한 제1 방향으로 연장되고,
    상기 선택 라인들 및 상기 라인 분리 영역은 상기 워드라인들 중 최상부 워드라인 보다 높은 레벨에 배치되고,
    상기 워드라인들 각각의 폭은 상기 선택 라인들 각각의 폭 보다 큰 메모리 장치.
  18. 제16 항에 있어서,
    각각의 상기 제1 트렌치들 내에 배치되는 제1 절연 층 및 제1 도전 층; 및
    각각의 상기 적어도 두 개의 제2 트렌치들 내에 배치되는 제2 절연 층 및 제2 도전 층을 더 포함하되,
    상기 제1 절연 층은 상기 제1 도전 층과 상기 적층 구조물 사이에 배치되고,
    상기 제2 절연 층은 상기 제2 도전 층과 상기 적층 구조물 사이에 배치되는 메모리 장치.
  19. 제16항에 있어서,
    상기 제1 라인 부분 및 상기 제2 라인 부분은 상기 기판의 상부면과 평행한 제1 방향으로 연장되고, 상기 제1 방향과 수직한 제2 방향으로 서로 이격되고,
    평면으로 보았을 때, 상기 제1 방향에서 상기 라인 분리 영역으로부터 연장되는 가상의 선은 상기 제1 라인 부분 및 상기 제2 라인 부분 사이에 있는 메모리 장치.
  20. 제19 항에 있어서,
    상기 적어도 두 개의 제2 트렌치들은 상기 제1 라인 부분과 상기 제2 라인 부분 사이의 제3 라인 부분을 더 포함하는 메모리 장치.

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