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KR102546653B1 - 콘택 플러그를 갖는 반도체 소자 - Google Patents

콘택 플러그를 갖는 반도체 소자 Download PDF

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KR102546653B1
KR102546653B1 KR1020180158769A KR20180158769A KR102546653B1 KR 102546653 B1 KR102546653 B1 KR 102546653B1 KR 1020180158769 A KR1020180158769 A KR 1020180158769A KR 20180158769 A KR20180158769 A KR 20180158769A KR 102546653 B1 KR102546653 B1 KR 102546653B1
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Abstract

반도체 소자는 셀 영역 및 상기 셀 영역에 인접한 연결 영역을 갖는 기판을 포함한다. 상기 기판 상에 다수의 절연 층 및 다수의 전극 층이 번갈아 가며 적층된 적층 구조체가 배치된다. 상기 셀 영역 내에 배치되고 상기 적층 구조체를 관통하는 다수의 셀 채널 구조체가 제공된다. 상기 연결 영역 내에 배치되고 상기 적층 구조체를 관통하는 다수의 더미 채널 구조체가 제공된다. 상기 연결 영역 내에 배치되고 상기 다수의 전극 층 중 선택된 하나에 접촉된 콘택 구조체가 제공된다. 상기 콘택 구조체는 상기 다수의 더미 채널 구조체 중 인접한 적어도 하나에 직접적으로 접촉된다.

Description

콘택 플러그를 갖는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING CONTACT PLUG}
콘택 플러그를 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 적층구조체 내에 적층되는 다수의 전극 층의 수는 점점 증가하고 있다. 상기 다수의 전극 층의 각각은 콘택 플러그를 통하여 외부와 전기적으로 접속되어야 한다. 높은 종횡비를 갖는 다수의 콘택 플러그는 고집적화를 난해하게 한다.
본 개시의 실시예들에 따른 과제는 누설 전류를 방지하면서 고집적화에 유리한 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 셀 영역 및 상기 셀 영역에 인접한 연결 영역을 갖는 기판을 포함한다. 상기 기판 상에 다수의 절연 층 및 다수의 전극 층이 번갈아 가며 적층된 적층 구조체가 배치된다. 상기 셀 영역 내에 배치되고 상기 적층 구조체를 관통하는 다수의 셀 채널 구조체가 제공된다. 상기 연결 영역 내에 배치되고 상기 적층 구조체를 관통하는 다수의 더미 채널 구조체가 제공된다. 상기 연결 영역 내에 배치되고 상기 다수의 전극 층 중 선택된 하나에 접촉된 콘택 구조체가 제공된다. 상기 콘택 구조체는 상기 다수의 더미 채널 구조체 중 인접한 적어도 하나에 직접적으로 접촉된다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상에 다수의 절연 층 및 다수의 전극 층이 번갈아 가며 적층된 적층 구조체를 포함한다. 상기 적층 구조체를 관통하는 다수의 더미 채널 구조체가 배치된다. 상기 다수의 전극 층 중 선택된 하나에 접촉된 콘택 구조체가 제공된다. 상기 콘택 구조체는 상기 다수의 더미 채널 구조체 중 인접한 적어도 하나에 직접적으로 접촉된다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상에 다수의 절연 층 및 다수의 전극 층이 번갈아 가며 적층된 적층 구조체를 포함한다. 상기 적층 구조체를 관통하는 다수의 셀 채널 구조체가 배치된다. 상기 적층 구조체를 관통하고 상기 다수의 셀 채널 구조체와 이격된 다수의 더미 채널 구조체가 제공된다. 상기 다수의 전극 층 중 선택된 하나에 접촉된 콘택 구조체가 제공된다. 상기 콘택 구조체는 상기 다수의 더미 채널 구조체 중 인접한 적어도 하나에 직접적으로 접촉된다.
본 개시의 실시예들에 따르면, 다수의 더미 채널 구조체 중 인접한 적어도 하나에 직접적으로 접촉된 콘택 구조체가 제공된다. 상기 다수의 더미 채널 구조체는 소스 라인과 전기적으로 절연될 수 있다. 상기 콘택 구조체의 공정 여유는 현저히 증가할 수 있다. 누설 전류를 방지하면서 고집적화에 유리한 반도체 소자를 구현할 수 있다.
도 1 및 도 2는 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도들이다.
도 3은 반도체 소자를 설명하기 위한 레이아웃(Layout)이다.
도 4 내지 도 8은 반도체 소자의 일부 구성을 설명하기 위한 수평 단면도들이다.
도 9 및 도 10은 도 1의 일부분들을 상세히 보여주는 확대도들이다.
도 11 내지 도 14는 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도들이다.
도 15 내지 도 25는 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
본 개시의 실시예에 따른 반도체 소자는 VNAND 또는 3D 플래시 메모리와 같은 비-휘발성 메모리를 포함할 수 있다. 본 개시의 실시예에 따른 반도체 소자는 시오피(cell on peripheral; COP) 구조를 포함하는 것으로 해석될 수 있다. 도 1 및 도 2는 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도들이고, 도 3은 반도체 소자를 설명하기 위한 레이아웃(Layout)이다. 일 실시예에서, 도 1은 도 3의 절단선 I-I' 및 Ⅱ-Ⅱ'에 따라 취해진 단면도일 수 있으며, 도 2는 도 3의 절단선 Ⅲ-Ⅲ'에 따라 취해진 단면도일 수 있다. 도 4 내지 도 8은 반도체 소자의 일부 구성을 설명하기 위한 수평 단면도들이다. 일 실시예에서, 도 4는 도 3의 일부분(E3)에 해당되고 도 1의 절단선 Ⅳ-Ⅳ'에 따라 취해진 수평 단면도일 수 있다. 도 9는 도 1의 제1 부분(E1)을 상세히 보여주는 확대도이고, 도 10은 도 1의 제2 부분(E2)을 상세히 보여주는 확대도이다.
도 1을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21), 제1 하부 절연 층(23), 다수의 트랜지스터(25), 제2 하부 절연 층(27), 다수의 주변 회로 배선(29), 하부 매립 도전 층(31), 제3 하부 절연 층(32), 중간 매립 도전 층(33), 제4 하부 절연 층(34), 대체 도전성 라인(35), 소스 몰드 층(37), 지지대(38), 제5 하부 절연 층(39), 적층 구조체(40), 층간 절연 층(46), 다수의 셀 채널 홀(51), 다수의 셀 채널 구조체(59), 다수의 더미 채널 홀(51D), 다수의 더미 채널 구조체(59D), 제1 상부 절연 층(62), 분리 트렌치(63T), 분리 스페이서(65), 분리 절연 층(66), 제2 상부 절연 층(67), 다수의 콘택 홀(71), 다수의 콘택 구조체(75), 제3 상부 절연 층(81), 다수의 상부 플러그(83), 다수의 비트 플러그(84), 다수의 상부 배선(85), 및 다수의 비트 라인(86)을 포함할 수 있다.
상기 지지대(38)는 지지 판(38A) 및 지지 바아(38B)를 포함할 수 있다. 상기 적층 구조체(40)는 번갈아 가며 반복적으로 적층된 다수의 절연 층(41) 및 다수의 전극 층(45)을 포함할 수 있다. 상기 다수의 전극 층(45)의 각각은 패드(45P)를 포함할 수 있다. 상기 다수의 셀 채널 구조체(59)의 각각은 정보 저장 패턴(55), 채널 패턴(56), 코어 패턴(57), 및 비트 패드(58)를 포함할 수 있다. 상기 다수의 더미 채널 구조체(59D)의 각각은 더미 정보 저장 패턴(55D), 더미 채널 패턴(56D), 더미 코어 패턴(57D), 및 더미 비트 패드(58D)를 포함할 수 있다.
상기 다수의 콘택 구조체(75)의 각각은 콘택 플러그(74) 및 상기 콘택 플러그(74)의 외측을 둘러싸는 콘택 스페이서(73)를 포함할 수 있다. 상기 다수의 콘택 구조체(75)의 각각은 상기 다수의 더미 채널 구조체(59D) 중 인접한 적어도 하나에 직접적으로 접촉될 수 있다.
일 실시예에서, 상기 대체 도전성 라인(35)은 소스 라인 또는 공통 소스 라인(common source line; CSL)에 해당될 수 있다. 상기 분리 트렌치(63T)는 워드 라인 컷(word line cut)에 해당될 수 있다. 상기 다수의 전극 층(45) 중 몇몇은 워드 라인(word line)에 해당될 수 있다. 상기 다수의 전극 층(45) 중 최하층은 게이트-유도 드레인 누설(gate-induced drain leakage; GIDL) 제어 라인에 해당될 수 있다. 상기 다수의 전극 층(45) 중 아래에서 두 번째 층은 접지 선택 라인(ground selection line; GSL) 또는 소스 선택 라인(source selection line; SSL)에 해당될 수 있다. 상기 다수의 전극 층(45) 중 최상층은 게이트-유도 드레인 누설(gate-induced drain leakage; GIDL) 제어 라인에 해당될 수 있다. 상기 다수의 전극 층(45) 중 위에서 아래로 두 번째 층 및 세 번째 층은 스트링 선택 라인(string selection line; SSL) 또는 드레인 선택 라인(drain selection line; DSL)에 해당될 수 있다.
도 2를 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21), 제1 하부 절연 층(23), 다수의 트랜지스터(25), 제2 하부 절연 층(27), 다수의 주변 회로 배선(29), 제3 하부 절연 층(32), 제4 하부 절연 층(34), 소스 몰드 층(37), 지지대(38), 다수의 절연 층(41), 다수의 전극 층(45), 패드(45P), 층간 절연 층(46), 다수의 더미 채널 홀(51D), 다수의 더미 채널 구조체(59D), 제1 상부 절연 층(62), 분리 트렌치(63T), 분리 스페이서(65), 분리 절연 층(66), 제2 상부 절연 층(67), 및 제3 상부 절연 층(81)을 포함할 수 있다.
도 3을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 셀 영역(CEL) 및 상기 셀 영역(CEL)에 인접한 연결 영역(EXT)을 갖는 기판(21), 지지 트렌치(38T), 상기 지지 트렌치(38T) 내의 지지 바아(38B), 다수의 셀 채널 홀(51), 상기 다수의 셀 채널 홀(51) 내의 다수의 셀 채널 구조체(59), 다수의 더미 채널 홀(51D), 상기 다수의 더미 채널 홀(51D) 내의 다수의 더미 채널 구조체(59D), 분리 트렌치(63T), 상기 분리 트렌치(63T) 내의 분리 절연 층(66), 선택 라인 분리 패턴(64), 다수의 콘택 홀(71), 및 상기 다수의 콘택 홀(71) 내의 다수의 콘택 구조체(75)를 포함할 수 있다. 상기 연결 영역(EXT)은 상기 셀 영역(CEL)에 연속될 수 있다.
도 4를 참조하면, 콘택 홀(71)은 4개의 더미 채널 홀(51D)과 부분적으로 중첩될 수 있다. 상기 콘택 홀(71)은 상기 4개의 더미 채널 홀(51D)과 연통될 수 있다. 상기 콘택 홀(71) 내에 콘택 구조체(75)가 배치될 수 있다. 상기 4개의 더미 채널 홀(51D) 내에 4개의 더미 채널 구조체(59D)가 배치될 수 있다. 상기 콘택 구조체(75)는 서로 이격된 상기 4개의 더미 채널 구조체(59D)에 직접적으로 접촉될 수 있다.
상기 더미 채널 패턴(56D)은 상기 더미 코어 패턴(57D)의 외측을 둘러쌀 수 있다. 상기 더미 정보 저장 패턴(55D)은 상기 더미 채널 패턴(56D)의 외측을 둘러쌀 수 있다. 상기 더미 정보 저장 패턴(55D)은 상기 더미 채널 패턴(56D)의 외측을 둘러싸는 더미 터널 절연 층(52D), 상기 더미 터널 절연 층(52D)의 외측을 둘러싸는 더미 전하 저장 층(53D), 및 상기 더미 전하 저장 층(53D)의 외측을 둘러싸는 더미 블로킹 층(54D)을 포함할 수 있다.
상기 콘택 구조체(75)는 상기 더미 채널 패턴(56D) 및 상기 더미 정보 저장 패턴(55D)에 직접적으로 접촉될 수 있다. 상기 콘택 구조체(75)는 상기 더미 정보 저장 패턴(55D) 및 상기 더미 채널 패턴(56D)을 관통하여 상기 더미 코어 패턴(57D)에 직접적으로 접촉될 수 있다. 일 실시예에서, 상기 콘택 구조체(75)는 상기 더미 블로킹 층(54D), 상기 더미 전하 저장 층(53D), 상기 더미 터널 절연 층(52D), 상기 더미 채널 패턴(56D), 및 상기 더미 코어 패턴(57D)에 직접적으로 접촉될 수 있다.
도 5를 참조하면, 콘택 구조체(75)는 서로 이격된 4개의 더미 채널 구조체(59D)에 직접적으로 접촉될 수 있다. 상기 콘택 구조체(75)는 적어도 하나의 돌출부(75P)를 포함할 수 있다. 상기 콘택 구조체(75)의 상기 적어도 하나의 돌출부(75P)는 상기 다수의 더미 채널 구조체(59D) 중 인접한 적어도 하나의 내부로 침투될 수 있다. 상기 콘택 구조체(75)의 상기 적어도 하나의 돌출부(75P)는 상기 다수의 더미 채널 구조체(59D) 중 인접한 적어도 하나의 중심에 중첩될 수 있다.
도 6을 참조하면, 콘택 구조체(75)는 서로 이격된 2개의 더미 채널 구조체(59D)에 직접적으로 접촉될 수 있다.
도 7을 참조하면, 콘택 구조체(75)는 서로 이격된 다수의 더미 채널 구조체(59D) 중 인접한 하나에 직접적으로 접촉될 수 있다.
도 8을 참조하면, 콘택 구조체(75)는 서로 이격된 4개의 더미 채널 구조체(59D)에 직접적으로 접촉될 수 있다. 콘택 스페이서(73)의 외측면은 더미 블로킹 층(54D)의 외측면에 직접적으로 접촉될 수 있다.
도 9를 참조하면, 상기 소스 몰드 층(37)은 차례로 적층된 하부 소스 몰드 층(37A), 중간 소스 몰드 층(37M), 및 상부 소스 몰드 층(37B)을 포함할 수 있다. 상기 하부 소스 몰드 층(37A)의 하면은 상기 제4 하부 절연 층(34)에 직접적으로 접촉될 수 있다. 상기 상부 소스 몰드 층(37B)의 상면은 상기 지지 판(38A)에 직접적으로 접촉될 수 있다.
도 10을 참조하면, 상기 채널 패턴(56)은 상기 코어 패턴(57)의 외측을 둘러쌀 수 있다. 상기 정보 저장 패턴(55)은 상기 채널 패턴(56)의 외측을 둘러쌀 수 있다. 상기 정보 저장 패턴(55)은 상기 채널 패턴(56)의 외측을 둘러싸는 터널 절연 층(52), 상기 터널 절연 층(52)의 외측을 둘러싸는 전하 저장 층(53), 및 상기 전하 저장 층(53)의 외측을 둘러싸는 블로킹 층(54)을 포함할 수 있다.
도 1 내지 도 10을 다시 한번 참조하면, 본 개시의 실시예에 따른 반도체 소자는 상기 셀 영역(CEL) 및 상기 연결 영역(EXT)을 갖는 상기 기판(21) 상에 상기 다수의 절연 층(41) 및 상기 다수의 전극 층(45)이 번갈아 가며 적층된 상기 적층 구조체(40)를 포함할 수 있다. 상기 기판(21) 및 상기 적층 구조체(40) 사이에 상기 제1 하부 절연 층(23), 상기 다수의 트랜지스터(25), 상기 제2 하부 절연 층(27), 상기 다수의 주변 회로 배선(29), 상기 하부 매립 도전 층(31), 상기 제3 하부 절연 층(32), 상기 중간 매립 도전 층(33), 상기 제4 하부 절연 층(34), 상기 대체 도전성 라인(35), 상기 소스 몰드 층(37), 상기 지지대(38), 및 상기 제5 하부 절연 층(39)이 배치될 수 있다.
상기 하부 매립 도전 층(31) 및 상기 제3 하부 절연 층(32)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 하부 매립 도전 층(31) 및 상기 제3 하부 절연 층(32) 상에 상기 중간 매립 도전 층(33) 및 상기 제4 하부 절연 층(34)이 배치될 수 있다. 상기 중간 매립 도전 층(33)은 상기 셀 영역(CEL) 내에 배치될 수 있으며, 상기 제4 하부 절연 층(34)은 상기 연결 영역(EXT) 내에 배치될 수 있다. 상기 제4 하부 절연 층(34)은 상기 중간 매립 도전 층(33)과 실질적으로 동일한 레벨에 배치될 수 있다.
상기 중간 매립 도전 층(33) 상에 상기 대체 도전성 라인(35)이 배치될 수 있다. 상기 제4 하부 절연 층(34) 상에 상기 소스 몰드 층(37)이 배치될 수 있다. 상기 소스 몰드 층(37)은 상기 연결 영역(EXT) 내에 상기 대체 도전성 라인(35)과 실질적으로 동일한 레벨에 배치될 수 있다. 상기 지지 판(38A)은 상기 대체 도전성 라인(35) 및 상기 적층 구조체(40) 사이와 상기 소스 몰드 층(37) 및 상기 적층 구조체(40) 사이에 배치될 수 있다. 상기 지지 바아(38B)는 상기 지지 판(38A)에 연속될 수 있다. 상기 지지 바아(38B)의 적어도 일부분은 상기 셀 영역(CEL) 및 상기 연결 영역(EXT) 사이의 경계에 인접하게 배치될 수 있다. 상기 지지 바아(38B)는 상기 소스 몰드 층(37) 및 상기 대체 도전성 라인(35)의 측면들에 직접적으로 접촉될 수 있다. 상기 소스 몰드 층(37)은 상기 지지 바아(38B)에 의하여 상기 연결 영역(EXT) 내에 한정될 수 있다.
상기 다수의 전극 층(45)의 각각은 상기 연결 영역(EXT) 내에 연장된 상기 패드(45P)를 포함할 수 있다. 상기 층간 절연 층(46)은 상기 연결 영역(EXT) 내의 상기 패드(45P) 상을 덮을 수 있다. 상기 층간 절연 층(46)은 상기 다수의 콘택 구조체(75) 사이를 절연하는 역할을 할 수 있다.
상기 셀 영역(CEL) 내에 상기 적층 구조체(40), 상기 지지 판(38A), 및 상기 대체 도전성 라인(35)을 관통하여 상기 중간 매립 도전 층(33) 내에 침투된 상기 다수의 셀 채널 구조체(59)가 배치될 수 있다. 상기 대체 도전성 라인(35)은 상기 정보 저장 패턴(55)의 측면을 관통하여 상기 채널 패턴(56)의 측면에 직접적으로 접촉될 수 있다. 상기 채널 패턴(56)은 상기 대체 도전성 라인(35)에 전기적으로 접속될 수 있다.
상기 연결 영역(EXT) 내에 상기 층간 절연 층(46), 상기 적층 구조체(40), 상기 지지 판(38A), 및 상기 소스 몰드 층(37)을 관통하여 상기 제4 하부 절연 층(34) 내에 침투된 상기 다수의 더미 채널 구조체(59D)가 배치될 수 있다. 상기 다수의 더미 채널 구조체(59D)는 상기 소스 몰드 층(37)에 접촉될 수 있다. 상기 더미 채널 패턴(56D)은 상기 대체 도전성 라인(35)에 전기적으로 접속되지 않는다. 상기 소스 몰드 층(37) 및 상기 제4 하부 절연 층(34)은 상기 다수의 더미 채널 구조체(59D) 및 상기 대체 도전성 라인(35) 사이를 전기적으로 절연하는 역할을 할 수 있다. 상기 소스 몰드 층(37) 및 상기 제4 하부 절연 층(34)은 상기 더미 채널 패턴(56D)의 누설 전류를 차단하는 역할을 할 수 있다.
상기 연결 영역(EXT) 내에 상기 다수의 콘택 구조체(75)가 배치될 수 있다. 상기 다수의 콘택 구조체(75)의 각각은 상기 다수의 전극 층(45) 중 선택된 하나에 접촉될 수 있다. 상기 다수의 콘택 구조체(75)의 각각은 상기 층간 절연 층(46)을 관통하여 상기 패드(45P)에 접촉될 수 있다. 상기 다수의 콘택 구조체(75)의 각각은 상기 다수의 더미 채널 구조체(59D) 중 인접한 적어도 하나에 직접적으로 접촉될 수 있다. 상기 다수의 콘택 구조체(75)의 각각은 상부 영역의 폭이 하부 영역보다 클 수 있다. 상기 다수의 콘택 구조체(75) 각각의 상기 상부 영역은 상기 다수의 더미 채널 구조체(59D) 중 인접한 적어도 하나에 접촉될 수 있다. 상기 다수의 콘택 구조체(75) 각각의 상기 하부 영역은 상기 다수의 더미 채널 구조체(59D) 중 인접한 적어도 하나와 이격될 수 있다. 상기 다수의 더미 채널 구조체(59D) 중 상기 다수의 콘택 구조체(75)와 인접한 적어도 하나는 상기 패드(45P)를 관통할 수 있다.
도 11 내지 도 14는 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도들이다.
도 11을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21), 제1 하부 절연 층(23), 다수의 트랜지스터(25), 제2 하부 절연 층(27), 다수의 주변 회로 배선(29), 하부 매립 도전 층(31), 제3 하부 절연 층(32), 중간 매립 도전 층(33), 제4 하부 절연 층(34), 대체 도전성 라인(35), 소스 몰드 층(37), 지지대(38), 제5 하부 절연 층(39), 하부 적층 구조체(140), 하부 층간 절연 층(146), 상부 적층 구조체(240), 상부 층간 절연 층(246), 다수의 하부 셀 채널 홀(151), 다수의 상부 셀 채널 홀(251), 다수의 셀 채널 구조체(59), 다수의 하부 더미 채널 홀(151D), 다수의 상부 더미 채널 홀(251D), 다수의 더미 채널 구조체(59D), 제1 상부 절연 층(62), 분리 트렌치(63T), 분리 스페이서(65), 분리 절연 층(66), 제2 상부 절연 층(67), 다수의 콘택 홀(71), 다수의 콘택 구조체(75), 제3 상부 절연 층(81), 다수의 상부 플러그(83), 다수의 비트 플러그(84), 다수의 상부 배선(85), 및 다수의 비트 라인(86)을 포함할 수 있다.
상기 지지대(38)는 지지 판(38A) 및 지지 바아(38B)를 포함할 수 있다. 상기 하부 적층 구조체(140)는 번갈아 가며 반복적으로 적층된 다수의 하부 절연 층(141) 및 다수의 하부 전극 층(145)을 포함할 수 있다. 상기 상부 적층 구조체(240)는 번갈아 가며 반복적으로 적층된 다수의 상부 절연 층(241) 및 다수의 상부 전극 층(245)을 포함할 수 있다. 상기 다수의 하부 전극 층(145) 및 상기 다수의 상부 전극 층(245)의 각각은 패드(145P)를 포함할 수 있다. 상기 다수의 콘택 구조체(75)의 각각은 콘택 플러그(74) 및 상기 콘택 플러그(74)의 외측을 둘러싸는 콘택 스페이서(73)를 포함할 수 있다.
도 12를 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21), 중간 매립 도전 층(33), 대체 도전성 라인(35), 소스 몰드 층(37), 지지대(38), 제5 하부 절연 층(39), 적층 구조체(40), 층간 절연 층(46), 다수의 셀 채널 홀(51), 다수의 셀 채널 구조체(59), 다수의 더미 채널 홀(51D), 다수의 더미 채널 구조체(59D), 제1 상부 절연 층(62), 분리 트렌치(63T), 분리 스페이서(65), 분리 절연 층(66), 제2 상부 절연 층(67), 다수의 콘택 홀(71), 다수의 콘택 구조체(75), 제3 상부 절연 층(81), 다수의 상부 플러그(83), 다수의 비트 플러그(84), 다수의 상부 배선(85), 및 다수의 비트 라인(86)을 포함할 수 있다.
상기 지지대(38)는 지지 판(38A) 및 지지 바아(38B)를 포함할 수 있다. 상기 적층 구조체(40)는 번갈아 가며 반복적으로 적층된 다수의 절연 층(41) 및 다수의 전극 층(45)을 포함할 수 있다. 상기 다수의 전극 층(45)의 각각은 패드(45P)를 포함할 수 있다. 상기 다수의 콘택 구조체(75)의 각각은 콘택 플러그(74) 및 상기 콘택 플러그(74)의 외측을 둘러싸는 콘택 스페이서(73)를 포함할 수 있다.
도 13을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21), 중간 매립 도전 층(33), 제4 하부 절연 층(34), 대체 도전성 라인(35), 소스 몰드 층(37), 지지대(38), 제5 하부 절연 층(39), 적층 구조체(40), 층간 절연 층(46), 다수의 셀 채널 홀(51), 다수의 셀 채널 구조체(59), 다수의 더미 채널 홀(51D), 다수의 더미 채널 구조체(59D), 제1 상부 절연 층(62), 분리 트렌치(63T), 분리 스페이서(65), 분리 절연 층(66), 제2 상부 절연 층(67), 다수의 콘택 홀(71), 다수의 콘택 구조체(75), 제3 상부 절연 층(81), 다수의 상부 플러그(83), 다수의 비트 플러그(84), 다수의 상부 배선(85), 및 다수의 비트 라인(86)을 포함할 수 있다.
상기 지지대(38)는 지지 판(38A) 및 지지 바아(38B)를 포함할 수 있다. 상기 적층 구조체(40)는 번갈아 가며 반복적으로 적층된 다수의 절연 층(41) 및 다수의 전극 층(45)을 포함할 수 있다. 상기 다수의 전극 층(45)의 각각은 패드(45P)를 포함할 수 있다. 상기 다수의 콘택 구조체(75)의 각각은 콘택 플러그(74) 및 상기 콘택 플러그(74)의 외측을 둘러싸는 콘택 스페이서(73)를 포함할 수 있다.
도 14를 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21), 중간 매립 도전 층(33), 제4 하부 절연 층(34), 적층 구조체(40), 층간 절연 층(46), 다수의 셀 채널 홀(51), 다수의 셀 채널 구조체(59), 다수의 더미 채널 홀(51D), 다수의 더미 채널 구조체(59D), 제1 상부 절연 층(62), 분리 트렌치(63T), 분리 스페이서(65), 분리 절연 층(66), 제2 상부 절연 층(67), 다수의 콘택 홀(71), 다수의 콘택 구조체(75), 제3 상부 절연 층(81), 다수의 상부 플러그(83), 다수의 비트 플러그(84), 다수의 상부 배선(85), 다수의 비트 라인(86), 다수의 하부 채널 패턴(91), 및 게이트 유전층(93)을 포함할 수 있다.
상기 적층 구조체(40)는 번갈아 가며 반복적으로 적층된 다수의 절연 층(41) 및 다수의 전극 층(45)을 포함할 수 있다. 상기 다수의 전극 층(45)의 각각은 패드(45P)를 포함할 수 있다. 상기 다수의 콘택 구조체(75)의 각각은 콘택 플러그(74) 및 상기 콘택 플러그(74)의 외측을 둘러싸는 콘택 스페이서(73)를 포함할 수 있다.
상기 중간 매립 도전층(33)은 N형 불순물들을 포함하는 단결정 실리콘과 같은 반도체 층을 포함할 수 있다. 상기 중간 매립 도전층(33)은 소스 라인 또는 공통 소스 라인에 해당될 수 있다. 상기 제4 하부 절연 층(34)은 상기 연결 영역(도 3의 EXT) 내에 상기 중간 매립 도전층(33)과 실질적으로 동일한 레벨에 배치될 수 있다. 일 실시예에서, 상기 제4 하부 절연 층(34)은 하부 절연 층으로 지칭될 수 있다. 상기 다수의 더미 채널 구조체(59D)는 상기 제4 하부 절연 층(34)에 접촉될 수 있다.
상기 다수의 하부 채널 패턴(91)은 상기 다수의 셀 채널 홀(51)의 하부 영역에 배치될 수 있다. 상기 다수의 하부 채널 패턴(91)은 에스이지(Selective Epitaxial Growth; SEG) 공정에 의하여 형성된 반도체 층을 포함할 수 있다. 상기 다수의 하부 채널 패턴(91)의 하단들은 상기 중간 매립 도전층(33)에 직접적으로 접촉될 수 있다. 상기 다수의 하부 채널 패턴(91)의 상단들은 상기 다수의 전극 층(45) 중 최하층보다 높은 레벨에 배치될 수 있다. 상기 게이트 유전층(93)은 상기 다수의 전극 층(45) 중 최하층 및 상기 다수의 하부 채널 패턴(91) 사이에 배치될 수 있다.
도 15 내지 도 25는 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다. 일 실시예에서, 도 15 내지 도 25는 도 3의 절단선 I-I' 및 Ⅱ-Ⅱ'에 따라 취해진 단면도들일 수 있다.
도 3 및 도 15를 참조하면, 기판(21) 상에 제1 하부 절연 층(23), 다수의 트랜지스터(25), 제2 하부 절연 층(27), 다수의 주변 회로 배선(29), 하부 매립 도전 층(31), 제3 하부 절연 층(32), 중간 매립 도전 층(33), 및 제4 하부 절연 층(34)이 형성될 수 있다.
상기 기판(21)은 실리콘 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 제1 하부 절연 층(23)은 소자 분리 층에 해당될 수 있다. 상기 제1 하부 절연 층(23)은 에스티아이(shallow trench isolation; STI) 방법을 이용하여 형성된 절연 층을 포함할 수 있다. 상기 제1 하부 절연 층(23)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물(low-K dielectrics), 또는 이들의 조합을 포함할 수 있다. 상기 다수의 트랜지스터(25)는 상기 기판(21)의 내부 및/또는 상기 기판(21) 상에 다양한 방법으로 형성될 수 있다. 상기 다수의 트랜지스터(25)는 핀펫(fin Field Effect Transistor; finFET), 멀티-브리지 채널 트랜지스터(multi-bridge channel transistor; MBC transistor), 나노와이어 트랜지스터, 수직 트랜지스터, 리세스 채널 트랜지스터(recess channel transistor), 3-D 트랜지스터, 플라나 트랜지스터(planar transistor), 또는 이들의 조합을 포함할 수 있다.
상기 제2 하부 절연 층(27)은 상기 제1 하부 절연 층(23) 및 상기 다수의 트랜지스터(25) 상을 덮을 수 있다. 상기 다수의 주변 회로 배선(29)은 상기 제1 하부 절연 층(23) 내에 형성될 수 있다. 상기 다수의 주변 회로 배선(29)은 상기 다수의 트랜지스터(25)에 접속될 수 있다. 상기 다수의 주변 회로 배선(29)은 다양한 모양을 갖는 수평 배선 및 수직 배선을 포함할 수 있다. 상기 제2 하부 절연 층(27) 상에 상기 하부 매립 도전층(31) 및 상기 제3 하부 절연 층(32)이 형성될 수 있다. 상기 하부 매립 도전층(31) 및 상기 제3 하부 절연 층(32) 상에 상기 중간 매립 도전 층(33) 및 상기 제4 하부 절연 층(34)이 형성될 수 있다.
상기 제2 하부 절연 층(27), 상기 제3 하부 절연 층(32), 및 상기 제4 하부 절연 층(34)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물, 또는 이들의 조합을 포함할 수 있다. 상기 하부 매립 도전층(31)은 상기 다수의 주변 회로 배선(29)에 전기적으로 접속될 수 있다. 상기 다수의 주변 회로 배선(29) 및 상기 하부 매립 도전층(31)은 금속, 금속질화물, 금속산화물, 금속실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 상기 중간 매립 도전층(33)은 N형 불순물들을 포함하는 폴리실리콘과 같은 반도체 층을 포함할 수 있다.
상기 중간 매립 도전 층(33) 및 상기 제4 하부 절연 층(34)을 형성하는 것은 다수의 박막 형성 공정 및 평탄화 공정을 포함할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합을 포함할 수 있다. 상기 중간 매립 도전 층(33) 및 상기 제4 하부 절연 층(34)의 상면들은 실질적으로 동일한 평면상에 노출될 수 있다.
도 3 및 도 16을 참조하면, 상기 중간 매립 도전 층(33) 및 상기 제4 하부 절연 층(34) 상에 소스 몰드 층(37)이 형성될 수 있다. 상기 소스 몰드 층(37)을 패터닝하여 지지 트렌치(38T)가 형성될 수 있다. 상기 지지 트렌치(38T)는 상기 소스 몰드 층(37)을 관통하여 상기 중간 매립 도전 층(33) 및 상기 제4 하부 절연 층(34)을 노출할 수 있다.
상기 소스 몰드 층(37)은 상기 중간 매립 도전 층(33) 및 상기 제4 하부 절연 층(34)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 소스 몰드 층(37)은 도 9에 도시된 바와 같이 차례로 적층된 하부 소스 몰드 층(37A), 중간 소스 몰드 층(37M), 및 상부 소스 몰드 층(37B)을 포함할 수 있다. 일 실시예에서, 상기 하부 소스 몰드 층(37A)은 실리콘 산화물을 포함할 수 있으며, 상기 중간 소스 몰드 층(37M)은 실리콘 질화물을 포함할 수 있고, 상기 상부 소스 몰드 층(37B)은 실리콘 산화물을 포함할 수 있다.
도 3 및 도 17을 참조하면, 상기 소스 몰드 층(37) 및 상기 지지 트렌치(38T)를 갖는 상기 기판(21) 상에 지지대(38) 및 제5 하부 절연 층(39)이 형성될 수 있다. 상기 지지대(38)는 지지 판(38A) 및 지지 바아(38B)를 포함할 수 있다. 상기 지지 판(38A)은 상기 소스 몰드 층(37) 상을 덮을 수 있다. 상기 지지 바아(38B)는 상기 지지 트렌치(38T) 내에 형성될 수 있다. 상기 지지 바아(38B)는 상기 지지 판(38A)에 연속될 수 있다.
상기 지지대(38)는 상기 소스 몰드 층(37)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 상기 지지대(38)는 폴리실리콘을 포함할 수 있다. 상기 제5 하부 절연 층(39)은 상기 지지대(38)의 측면에 접촉될 수 있다. 상기 제5 하부 절연 층(39)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물, 또는 이들의 조합을 포함할 수 있다.
도 3 및 도 18을 참조하면, 상기 지지대(38) 상에 예비 적층 구조체(40T)가 형성될 수 있다. 상기 예비 적층 구조체(40T)는 번갈아 가며 반복적으로 적층된 다수의 절연 층(41) 및 다수의 몰드 층(43)을 포함할 수 있다. 상기 다수의 몰드 층(43)은 상기 다수의 절연 층(41)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 상기 다수의 몰드 층(43)은 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 상기 다수의 절연 층(41)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 3 및 도 19를 참조하면, 패터닝공정을 이용하여 상기 다수의 절연 층(41) 및 상기 다수의 몰드 층(43)을 패터닝하여 다수의 예비 패드(43P)가 형성될 수 있다. 상기 다수의 예비 패드(43P)의 각각은 상기 다수의 몰드 층(43)의 대응하는 하나에 포함될 수 있다. 상기 다수의 예비 패드(43P)의 각각은 상기 다수의 몰드 층(43)의 대응하는 하나의 말단에 한정될 수 있다. 상기 다수의 예비 패드(43P)의 상면들 및 측면들은 노출될 수 있다.
도 3 및 도 20을 참조하면, 상기 다수의 예비 패드(43P)의 두께를 증가시키어 다수의 상승된 예비 패드(43R)가 형성될 수 있다. 상기 다수의 상승된 예비 패드(43R)를 덮는 층간 절연 층(46)이 형성될 수 있다. 상기 층간 절연 층(46)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물, 또는 이들의 조합을 포함할 수 있다.
도 3 및 도 21을 참조하면, 상기 예비 적층 구조체(40T), 상기 지지 판(38A), 및 상기 소스 몰드 층(37)을 관통하고 상기 중간 매립 도전 층(33) 내에 침투된 다수의 셀 채널 홀(51)이 형성될 수 있다. 상기 층간 절연 층(46), 상기 예비 적층 구조체(40T), 상기 지지 판(38A), 및 상기 소스 몰드 층(37)을 관통하고 상기 제4 하부 절연 층(34) 내에 침투된 다수의 더미 채널 홀(51D)이 형성될 수 있다. 상기 다수의 셀 채널 홀(51)을 형성하는 것과 상기 다수의 더미 채널 홀(51D)을 형성하는 것은 동시에 수행되는 패터닝 공정을 포함할 수 있다. 상기 다수의 더미 채널 홀(51D)의 각각은 상기 다수의 상승된 예비 패드(43R) 중 대응하는 하나를 관통할 수 있다.
상기 다수의 셀 채널 홀(51) 내에 다수의 셀 채널 구조체(59)가 형성될 수 있다. 상기 다수의 더미 채널 홀(51D) 내에 다수의 더미 채널 구조체(59D)가 형성될 수 있다. 상기 다수의 셀 채널 구조체(59)의 각각은 정보 저장 패턴(55), 채널 패턴(56), 코어 패턴(57), 및 비트 패드(58)를 포함할 수 있다. 상기 정보 저장 패턴(55)은 도 10에 도시된 바와 같이 터널 절연 층(52), 전하 저장 층(53), 및 블로킹 층(54)을 포함할 수 있다. 상기 다수의 더미 채널 구조체(59D)의 각각은 더미 정보 저장 패턴(55D), 더미 채널 패턴(56D), 더미 코어 패턴(57D), 및 더미 비트 패드(58D)를 포함할 수 있다. 상기 더미 정보 저장 패턴(55D)은 도 4에 도시된 바와 같이 더미 터널 절연 층(52D), 더미 전하 저장 층(53D), 및 더미 블로킹 층(54D)을 포함할 수 있다.
상기 코어 패턴(57) 및 상기 더미 코어 패턴(57D)은 실리콘 산화물과 같은 절연층을 포함할 수 있다. 상기 채널 패턴(56) 및 상기 더미 채널 패턴(56D)은 폴리실리콘과 같은 반도체 층을 포함할 수 있다. 상기 채널 패턴(56) 및 상기 더미 채널 패턴(56D)은 P형 불순물들을 포함할 수 있다. 상기 비트 패드(58) 및 상기 더미 비트 패드(58D)는 폴리실리콘과 같은 반도체 층, 금속 층, 금속 실리사이드 층, 금속 산화물 층, 금속 질화물 층, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 비트 패드(58) 및 상기 더미 비트 패드(58D)는 N형 불순물들을 갖는 폴리실리콘 층을 포함할 수 있다. 상기 비트 패드(58)는 상기 채널 패턴(56)에 접촉될 수 있으며, 상기 더미 비트 패드(58D)는 상기 더미 채널 패턴(56D)에 접촉될 수 있다.
상기 터널 절연 층(52) 및 상기 더미 터널 절연 층(52D)은 실리콘 산화물과 같은 절연층을 포함할 수 있다. 상기 전하 저장 층(53) 및 상기 더미 전하 저장 층(53D)은 상기 터널 절연 층(52) 및 상기 더미 터널 절연 층(52D)과 다른 물질을 포함할 수 있다. 상기 전하 저장 층(53) 및 상기 더미 전하 저장 층(53D)은 실리콘 질화물과 같은 절연층을 포함할 수 있다. 상기 블로킹 층(54) 및 상기 더미 블로킹 층(54D)은 상기 전하 저장 층(53) 및 상기 더미 전하 저장 층(53D)과 다른 물질을 포함할 수 있다. 상기 블로킹 층(54) 및 상기 더미 블로킹 층(54D)은 실리콘 산화물, 금속 산화물, 또는 이들의 조합과 같은 절연층을 포함할 수 있다.
도 3 및 도 22를 참조하면, 상기 예비 적층 구조체(40T) 및 상기 층간 절연 층(46) 상에 상기 다수의 셀 채널 구조체(59) 및 상기 다수의 더미 채널 구조체(59D)를 덮는 제1 상부 절연 층(62)이 형성될 수 있다. 상기 제1 상부 절연 층(62), 상기 예비 적층 구조체(40T), 및 상기 지지 판(38A)을 관통하는 분리 트렌치(63T)가 형성될 수 있다. 상기 소스 몰드 층(37)을 부분적으로 제거하고 대체 도전성 라인(35)이 형성될 수 있다. 상기 대체 도전성 라인(35)을 형성하는 것은 박막 형성공정 및 에치-백(etch-back) 공정을 포함할 수 있다. 상기 분리 트렌치(63T)는 상기 대체 도전성 라인(35)을 관통할 수 있다. 상기 분리 트렌치(63T)의 바닥에 상기 중간 매립 도전 층(33)이 노출될 수 있다.
상기 제1 상부 절연 층(62)은 실리콘 산화물과 같은 절연층을 포함할 수 있다. 상기 대체 도전성 라인(35)은 폴리실리콘과 같은 반도체 층, 금속 층, 금속 실리사이드 층, 금속 산화물 층, 금속 질화물 층, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 일 실시예에서, 상기 대체 도전성 라인(35)은 N형 불순물들을 갖는 폴리실리콘 층을 포함할 수 있다. 상기 대체 도전성 라인(35)은 상기 정보 저장 패턴(55)을 관통하여 상기 채널 패턴(56)에 직접적으로 접촉될 수 있다.
도 3 및 도 23을 참조하면, 상기 다수의 몰드 층(43)을 제거하고 다수의 전극 층(45)이 형성될 수 있다. 상기 다수의 전극 층(45)의 각각은 패드(45P)를 포함할 수 있다. 상기 분리 트렌치(63T)의 측벽 상에 분리 스페이서(65)가 형성될 수 있다. 상기 분리 트렌치(63T)의 내부를 채우는 분리 절연 층(66) 및 상기 제1 상부 절연 층(62) 상을 덮는 제2 상부 절연 층(67)이 형성될 수 있다. 번갈아 가며 반복적으로 적층된 상기 다수의 절연 층(41) 및 상기 다수의 전극 층(45)은 적층 구조체(40)를 구성할 수 있다.
상기 다수의 전극 층(45)은 금속, 금속 실리사이드, 금속 산화물, 금속 질화물, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전층을 포함할 수 있다. 상기 분리 스페이서(65), 상기 분리 절연 층(66) 및 상기 제2 상부 절연 층(67)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물, 또는 이들의 조합을 포함할 수 있다.
도 3 및 도 24를 참조하면, 상기 제2 상부 절연 층(67), 상기 제1 상부 절연 층(62), 및 상기 층간 절연 층(46)을 관통하여 상기 다수의 전극 층(45)을 노출하는 다수의 콘택 홀(71)이 형성될 수 있다. 상기 다수의 콘택 홀(71)의 바닥들에 상기 패드(45P)가 노출될 수 있다. 상기 다수의 콘택 홀(71)의 각각은 상부의 수평 폭이 하부의 수평 폭보다 클 수 있다. 상기 다수의 콘택 홀(71)의 각각은 수평 폭 보다 수직 높이가 클 수 있다.
상기 다수의 콘택 홀(71)을 형성하는 공정은 이방성 식각 공정을 포함할 수 있다. 상기 다수의 콘택 홀(71)의 각각은 상기 다수의 더미 채널 홀(51D) 중 인접한 적어도 하나와 부분적으로 중첩될 수 있다. 상기 다수의 콘택 홀(71)을 형성하는 동안 상기 다수의 더미 채널 구조체(59D)가 부분적으로 제거될 수 있다. 상기 다수의 콘택 홀(71)의 측벽들에 상기 다수의 더미 채널 구조체(59D)가 노출될 수 있다. 일 실시예에서, 상기 다수의 콘택 홀(71)의 측벽들에 상기 더미 정보 저장 패턴(55D), 상기 더미 채널 패턴(56D), 및 상기 더미 코어 패턴(57D)이 노출될 수 있다.
상기 다수의 콘택 홀(71)을 형성하는 공정의 공정 여유는 현저히 증가할 수 있다.
도 3 및 도 25를 참조하면, 상기 다수의 콘택 홀(71)내에 다수의 콘택 구조체(75)가 형성될 수 있다. 상기 다수의 콘택 구조체(75)의 각각은 콘택 플러그(74) 및 상기 콘택 플러그(74)의 외측을 둘러싸는 콘택 스페이서(73)를 포함할 수 있다.
상기 콘택 스페이서(73)를 형성하는 것은 박막 형성 공정 및 이방성 식각 공정을 포함할 수 있다. 상기 콘택 스페이서(73)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물, 고-유전물(high-K dielectrics), 또는 이들의 조합과 같은 절연층을 포함할 수 있다. 상기 콘택 플러그(74)를 형성하는 것은 박막 형성 공정 및 평탄화 공정을 포함할 수 있다. 상기 콘택 플러그(74)는 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전층을 포함할 수 있다.
도 1 및 도 3을 다시 한번 참조하면, 상기 제2 상부 절연 층(67) 상에 상기 다수의 콘택 구조체(75)를 덮는 제3 상부 절연 층(81)이 형성될 수 있다. 상기 제3 상부 절연 층(81)을 관통하여 상기 다수의 콘택 구조체(75)에 접촉된 다수의 상부 플러그(83)가 형성될 수 있다. 상기 제3 상부 절연 층(81), 상기 제2 상부 절연 층(67), 및 상기 제1 상부 절연 층(62)을 관통하여 상기 비트 패드(58)에 접촉된 다수의 비트 플러그(84)가 형성될 수 있다. 상기 제3 상부 절연 층(81) 상에 다수의 상부 배선(85) 및 다수의 비트 라인(86)이 형성될 수 있다. 상기 다수의 상부 배선(85)은 상기 다수의 상부 플러그(83)에 접촉될 수 있다. 상기 다수의 비트 라인(86)은 상기 다수의 비트 플러그(84)에 접촉될 수 있다.
상기 제3 상부 절연 층(81)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물, 또는 이들의 조합과 같은 절연층을 포함할 수 있다. 상기 다수의 상부 플러그(83), 상기 다수의 비트 플러그(84), 상기 다수의 상부 배선(85), 및 상기 다수의 비트 라인(86)의 각각은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전층을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
21: 기판 23, 27, 32, 34, 39: 하부 절연 층
25: 트랜지스터 29: 주변 회로 배선
31: 하부 매립 도전 층 33: 중간 매립 도전 층
35: 대체 도전성 라인 37: 소스 몰드 층
38: 지지대 38A: 지지 판
38B: 지지 바아 38T: 지지 트렌치
40T: 예비 적층 구조체 40: 적층 구조체
41: 절연 층 43: 몰드 층
45: 전극 층 45P: 패드
46: 층간 절연 층 51: 셀 채널 홀
52: 터널 절연 층 53: 전하 저장 층
54: 블로킹 층 55: 정보 저장 패턴
56: 채널 패턴 57: 코어 패턴
58: 비트 패드 59: 셀 채널 구조체
51D: 더미 채널 홀 52D: 더미 터널 절연 층
53D: 더미 전하 저장 층 54D: 더미 블로킹 층
55D: 더미 정보 저장 패턴 56D: 더미 채널 패턴
57D: 더미 코어 패턴 58D: 더미 비트 패드
59D: 더미 채널 구조체 62, 67, 81: 상부 절연 층
63T: 분리 트렌치 64: 선택 라인 분리 패턴
65: 분리 스페이서 66: 분리 절연 층
71: 콘택 홀 73: 콘택 스페이서
74: 콘택 플러그 75: 콘택 구조체
83: 상부 플러그 84: 비트 플러그
85: 상부 배선 86: 비트 라인
91: 하부 채널 패턴 93: 게이트 유전층

Claims (20)

  1. 셀 영역 및 상기 셀 영역에 인접한 연결 영역을 갖는 기판;
    상기 기판 상에 다수의 절연 층 및 다수의 전극 층이 번갈아 가며 적층된 적층 구조체;
    상기 기판 및 적층 구조체 사이에 배치된 소스 라인 및 상기 소스 라인과 동일한 레벨에 배치된 소스 몰드 층;
    상기 셀 영역 내에 배치되고 상기 적층 구조체를 관통하며 상기 소스 라인에 접촉된 다수의 셀 채널 구조체;
    상기 연결 영역 내에 배치되고 상기 적층 구조체를 관통하며 상기 소스 몰드 층에 접촉된 다수의 더미 채널 구조체; 및
    상기 연결 영역 내에 배치되고 상기 다수의 전극 층 중 선택된 하나에 접촉된 콘택 구조체를 포함하되,
    상기 콘택 구조체는 상기 다수의 더미 채널 구조체 중 인접한 적어도 하나에 직접적으로 접촉된 반도체 소자.
  2. 제1 항에 있어서,
    상기 콘택 구조체는 상부 영역의 폭이 하부 영역보다 크고,
    상기 콘택 구조체의 상기 상부 영역은 상기 다수의 더미 채널 구조체 중 인접한 적어도 하나에 접촉되고,
    상기 콘택 구조체의 상기 하부 영역은 상기 다수의 더미 채널 구조체 중 인접한 적어도 하나와 이격된 반도체 소자.
  3. 제1 항에 있어서,
    상기 콘택 구조체는 상기 다수의 더미 채널 구조체 중 서로 이격된 4개에 직접적으로 접촉된 반도체 소자.
  4. 제1 항에 있어서,
    상기 콘택 구조체는 상기 다수의 더미 채널 구조체 중 인접한 적어도 하나의 내부로 침투된 돌출부를 포함하는 반도체 소자.
  5. 제4 항에 있어서,
    상기 돌출부는 상기 다수의 더미 채널 구조체 중 인접한 적어도 하나의 중심에 중첩된 반도체 소자.
  6. 제1 항에 있어서,
    상기 다수의 셀 채널 구조체의 각각은
    채널 패턴; 및
    상기 채널 패턴의 외측에 배치된 정보 저장 패턴을 포함하고,
    상기 다수의 더미 채널 구조체의 각각은
    더미 채널 패턴; 및
    상기 더미 채널 패턴의 외측에 배치된 더미 정보 저장 패턴을 포함하는 반도체 소자.
  7. 제6 항에 있어서,
    상기 콘택 구조체는 상기 더미 채널 패턴 및 상기 더미 정보 저장 패턴에 직접적으로 접촉된 반도체 소자.
  8. 제6 항에 있어서,
    상기 다수의 셀 채널 구조체의 각각은 코어 패턴을 더 포함하고,
    상기 다수의 더미 채널 구조체의 각각은 더미 코어 패턴을 더 포함하되,
    상기 더미 채널 패턴은 상기 더미 코어 패턴의 외측에 배치되고,
    상기 콘택 구조체는 상기 더미 정보 저장 패턴 및 상기 더미 채널 패턴을 관통하여 상기 더미 코어 패턴에 직접적으로 접촉된 반도체 소자.
  9. 제6 항에 있어서,
    상기 채널 패턴은 상기 소스 라인에 전기적으로 접속되고,
    상기 더미 채널 패턴은 상기 소스 라인에 전기적으로 접속되지 않는 반도체 소자.
  10. 제6 항에 있어서,
    상기 채널 패턴은 상기 소스 라인에 직접적으로 접촉된 반도체 소자.
  11. 삭제
  12. 제1 항에 있어서,
    상기 소스 라인 및 상기 적층 구조체 사이의 지지 판; 및
    상기 기판 및 상기 적층 구조체 사이에 배치되고 상기 지지 판에 연속된 지지 바아를 더 포함하되,
    상기 지지 바아는 상기 소스 라인 및 상기 소스 몰드 층의 측면들에 접촉된 반도체 소자.
  13. 제1 항에 있어서,
    상기 연결 영역 내에 배치되고 상기 소스 라인과 동일한 레벨에 배치된 하부 절연 층을 더 포함하되,
    상기 다수의 더미 채널 구조체는 상기 하부 절연 층에 접촉된 반도체 소자.
  14. 제6 항에 있어서,
    상기 정보 저장 패턴은
    상기 채널 패턴의 외측에 배치된 터널 절연 층;
    상기 터널 절연 층의 외측에 배치된 전하 저장 층; 및
    상기 전하 저장 층의 외측에 배치된 블로킹 층을 포함하고,
    상기 더미 정보 저장 패턴은
    상기 더미 채널 패턴의 외측에 배치된 더미 터널 절연 층;
    상기 더미 터널 절연 층의 외측에 배치된 더미 전하 저장 층; 및
    상기 더미 전하 저장 층의 외측에 배치된 더미 블로킹 층을 포함하는 반도체 소자.
  15. 제1 항에 있어서,
    상기 연결 영역 내에 배치된 층간 절연 층을 더 포함하되,
    상기 다수의 전극 층의 각각은 상기 연결 영역 내에 연장된 패드를 포함하고,
    상기 층간 절연 층은 상기 패드 상을 덮고,
    상기 콘택 구조체는 상기 층간 절연 층을 관통하여 상기 패드에 접촉된 반도체 소자.
  16. 제15 항에 있어서,
    상기 다수의 더미 채널 구조체 중 상기 콘택 구조체와 인접한 적어도 하나는 상기 패드를 관통하는 반도체 소자.
  17. 제1 항에 있어서,
    상기 콘택 구조체는
    콘택 플러그; 및
    상기 콘택 플러그의 외측을 둘러싸는 콘택 스페이서를 포함하는 반도체 소자.
  18. 기판 상에 다수의 절연 층 및 다수의 전극 층이 번갈아 가며 적층된 적층 구조체;
    상기 기판 및 상기 적층 구조체 사이에 배치된 소스 라인 및 상기 소스 라인과 동일한 레벨에 배치된 소스 몰드 층;
    상기 적층 구조체를 관통하며 상기 소스 몰드 층에 접촉된 다수의 더미 채널 구조체; 및
    상기 다수의 전극 층 중 선택된 하나에 접촉된 콘택 구조체를 포함하되,
    상기 콘택 구조체는 상기 다수의 더미 채널 구조체 중 인접한 적어도 하나에 직접적으로 접촉된 반도체 소자.
  19. 기판 상에 다수의 절연 층 및 다수의 전극 층이 번갈아 가며 적층된 적층 구조체;
    상기 기판 및 상기 적층 구조체 사이에 배치된 소스 라인 및 상기 소스 라인과 동일한 레벨에 배치된 소스 몰드 층;
    상기 적층 구조체를 관통하며 상기 소스 라인에 접촉된 다수의 셀 채널 구조체;
    상기 적층 구조체를 관통하고 상기 소스 몰드 층에 접촉되며 상기 다수의 셀 채널 구조체와 이격된 다수의 더미 채널 구조체; 및
    상기 다수의 전극 층 중 선택된 하나에 접촉된 콘택 구조체를 포함하되,
    상기 콘택 구조체는 상기 다수의 더미 채널 구조체 중 인접한 적어도 하나에 직접적으로 접촉된 반도체 소자.
  20. 제19 항에 있어서,
    상기 다수의 셀 채널 구조체의 각각은 채널 패턴을 포함하고,
    상기 다수의 더미 채널 구조체의 각각은 더미 채널 패턴을 포함하며,
    상기 채널 패턴은 상기 소스 라인에 전기적으로 접속되고,
    상기 더미 채널 패턴은 상기 소스 라인에 전기적으로 접속되지 않는 반도체 소자.
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