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KR20180110797A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20180110797A
KR20180110797A KR1020170040558A KR20170040558A KR20180110797A KR 20180110797 A KR20180110797 A KR 20180110797A KR 1020170040558 A KR1020170040558 A KR 1020170040558A KR 20170040558 A KR20170040558 A KR 20170040558A KR 20180110797 A KR20180110797 A KR 20180110797A
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South Korea
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holes
forming
semiconductor device
patterns
etch stop
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KR1020170040558A
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Inventor
이남재
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에스케이하이닉스 주식회사
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Publication date
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Abstract

반도체 장치의 제조 방법은 제1 물질막들 및 제2 물질막들이 교대로 적층된 적층물을 형성하는 단계; 상기 제1 물질막들을 각각 노출시키는 제1 홀들을 형성하는 단계; 상기 제1 홀들 내에 식각 정지 패턴들을 각각 형성하는 단계; 상기 적층물을 관통하는 적어도 하나의 슬릿을 형성하는 단계; 상기 적어도 하나의 슬릿을 통해 상기 제1 물질막들을 제3 물질막들로 대체하는 단계; 및 상기 제1 홀들 내에, 상기 식각 정지 패턴들을 관통하여 상기 제3 물질막들과 각각 연결된 제1 콘택 플러그들을 형성하는 단계를 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF }
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 개선된 특성을 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제1 물질막들 및 제2 물질막들이 교대로 적층된 적층물을 형성하는 단계; 상기 제1 물질막들을 각각 노출시키는 제1 홀들을 형성하는 단계; 상기 제1 홀들 내에 식각 정지 패턴들을 각각 형성하는 단계; 상기 적층물을 관통하는 적어도 하나의 슬릿을 형성하는 단계; 상기 적어도 하나의 슬릿을 통해 상기 제1 물질막들을 제3 물질막들로 대체하는 단계; 및 상기 제1 홀들 내에, 상기 식각 정지 패턴들을 관통하여 상기 제3 물질막들과 각각 연결된 제1 콘택 플러그들을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 상이한 깊이로 관통하는 콘택 플러그들; 상기 콘택 플러그들의 측벽을 각각 감싸는 식각 정지 패턴들; 및 상기 식각 정지 패턴들을 각각 감싸는 보호 패턴들을 포함하고, 상기 콘택 플러그들은 상기 식각 정지 패턴들 및 상기 보호 패턴들을 관통하여 상기 도전막들과 각각 전기적으로 연결될 수 있다.
안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또한, 반도체 장치를 제조함에 있어서, 공정의 난이도를 낮추고 절차를 간소화하고 비용을 절감할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 2a 내지 도 12a 및 도 2b 내지 도 12b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 13 및 도 14는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 15 및 도 16은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다. 도 1a는 레이아웃이고 도 1b는 단면도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 적층물(ST), 식각 정지 패턴들(26) 및 콘택 플러그들(28A~28C)을 포함한다. 또한, 반도체 장치는 기판(20), 채널 구조(10), 보호 패턴들(25), 희생 패턴들(27), 더미 구조 등을 더 포함할 수 있다.
적층물(ST)은 셀 영역(A) 및 콘택 영역(B)을 포함한다. 콘택 영역(B)은 셀 영역(A)의 일 측에 위치되거나, 양측에 위치될 수 있다. 또는, 콘택 영역(B)의 양측에 셀 영역(A)이 위치될 수 있다. 셀 영역(A)에는 적층된 메모리 셀들을 포함하는 메모리 스트링이 위치된다. 일 예로, 메모리 스트링은 직렬로 연결된 적어도 하나의 소스 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 드레인 선택 트랜지스터를 포함할 수 있고, 기판(20) 상에 수직으로 배열될 수 있다. 다른 예로, 메모리 스트링은 직렬로 연결된 적어도 하나의 소스 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 파이프 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 드레인 선택 트랜지스터를 포함할 수 있고, U, W 등의 형태로 배열될 수 있다. 콘택 영역(B)에는 메모리 스트링을 구동하기 위한 패드, 콘택 플러그, 배선 등의 인터커넥션 구조가 위치된다.
적층물(ST)은 기판(20) 상에 교대로 적층된 도전막들(21) 및 절연막들(22)을 포함한다. 여기서, 도전막들(21)은 폴리실리콘막이거나, 텅스텐, 텅스텐 질화물 등의 금속막일 수 있다. 절연막들(22)은 산화막일 수 있다.
셀 영역(A)의 도전막들(21)은 선택 트랜지스터, 메모리 셀 등의 게이트 전극일 수 있고, 콘택 영역(B)의 도전막들(21)은 배선 또는 패드일 수 있다. 예를 들어, 최하부 적어도 하나의 도전막(21)은 소스 선택 라인이고, 최상부 적어도 하나의 도전막(21)은 드레인 선택 라인이고, 나머지 도전막들(21)은 워드라인일 수 있다.
기판(20)은 소스막 또는 소스 영역을 포함할 수 있다. 일 예로, 기판(20)과 적층물(ST)의 사이에 별도의 소스막이 개재될 수 있으며, 소스막은 폴리실리콘막, 금속막 등일 수 있다. 다른 예로, 소스 영역은 기판(20)에 불순물을 도핑하여 형성된 불순물 영역일 수 있다.
채널 구조(10)는 적층물(ST)의 셀 영역(A)을 관통하며, 소스막 또는 소스 영역과 접할 수 있다. 예를 들어, 채널 구조(10)는 채널막(12), 채널막(12)의 측벽을 감싸는 메모리막(11) 및 채널막(12) 내의 갭필막(13)을 포함할 수 있다. 여기서, 채널막(12)은 실리콘(Si), 저마늄(Ge) 등을 포함하는 반도체막일 수 있다. 메모리막(11)은 터널절연막, 데이터 저장막 및 전하차단막 중 적어도 하나를 포함할 수 있으며, 플로팅 게이트, 전하트랩막, 실리콘, 질화물, 상변화 물질, 나노 닷 등을 포함할 수 있다. 갭필막(13)은 PSZ(PolySilazane) 등의 산화막일 수 있다.
본 도면에는 도시되지 않았으나, 채널 구조(10)와 유사한 구조를 갖는 더미 구조가 콘택 영역(B)에 위치될 수 있다. 더미 구조는 적층물(ST)의 콘택 영역(B)을 관통하여, 소스막 또는 소스 영역과 접할 수 있다. 예를 들어, 더미 구조는 더미 채널막, 더미 채널막의 측벽을 감싸는 더미 메모리막 및 더미 채널막 내의 더미 갭필막을 포함할 수 있다. 더미 구조는 콘택 플러그들(28A~28C)의 사이에 위치되며, 제조 과정에서 적층물(ST)을 지지하는 역할을 할 수 있다.
각각의 콘택 플러그들(28A~28C)은 적층물(ST)을 관통하여 각각의 도전막들(21)과 전기적으로 연결된다. 적층물(ST)의 콘택 영역(B)이 평평한 상부면을 가지므로, 콘택 플러그들(28A~28C)의 상부면을 실질적으로 동일한 레벨에 위치되고, 콘택 플러그들(28A~28C)은 상이한 깊이로 적층물(ST)을 관통한다.
적어도 하나의 제1 콘택 플러그(28A)는 적어도 하나의 드레인 선택 라인과 전기적으로 연결될 수 있다. 또한, 복수의 드레인 선택 라인들이 적층된 경우, 제1 콘택 플러그(28A)는 복수의 드레인 선택 라인들과 접할 수 있다. 따라서, 복수의 드레인 선택 라인들에 동일한 바이어스를 인가할 수 있다.
복수의 제2 콘택 플러그들(28B)은 복수의 워드라인들과 전기적으로 각각 연결될 수 있다. 따라서, 제2 콘택 플러그들(28B)의 측벽은 식각 정지 패턴들(26) 및 보호 패턴들(25)에 의해 감싸지고, 제2 콘택 플러그들(28B)은 식각 정지 패턴들(26) 및 보호 패턴들(25)의 저면을 관통하여 하나의 워드라인만 접하게 된다.
적어도 하나의 제3 콘택 플러그(28C)는 적어도 하나의 소스 선택 라인과 전기적으로 각각 연결될 수 있다. 따라서, 제3 콘택 플러그들(28C)의 측벽은 식각 정지 패턴들(26) 및 보호 패턴들(25)에 의해 각각 감싸지고, 제3 콘택 플러그들(28C)은 식각 정지 패턴들(26) 및 보호 패턴들(25)의 저면을 관통하여 하나의 소스 선택 라인만 접하게 된다.
식각 정지 패턴들(26)은 홀을 형성하는 과정에서 식각 정지막으로서 사용되며, 콘택 플러그들(28B, 28C)과 도전막들(21)을 절연시키는 역할을 한다. 보호 패턴들(25)은 희생막들을 도전막들(21)로 대체하는 과정에서 식각 정지 패턴들(26)이 손상되는 것을 방지하며, 콘택 플러그들(28B, 28C)과 도전막들(21)을 절연시키는 역할을 한다. 예를 들어, 식각 정지 패턴들(26)이 콘택 플러그들(28A~28C)의 측벽을 감싸고, 보호 패턴들(25)이 식각 정지 패턴들(26)을 감싼다. 콘택 플러그들(28B, 28C)과 식각 정지 패턴들(26)의 사이에는 희생 패턴들(27)이 잔류될 수 있다.
식각 정지 패턴들(26)의 상부면은 콘택 플러그들(28B, 28C)의 상부면에 비해 낮게 위치될 수 있다. 적층물(ST) 상에 제1 층간절연막(23), 제2 층간 절연막(24) 및 제3 층간절연막(29)이 차례로 적층되고, 식각 정지 패턴들(26)은 적층물(ST)의 일부 및 제1 층간절연막(23)을 관통하고, 콘택 플러그들(28B, 28C)은 적층물(ST)의 일부와 제1 내지 제3 층간절연막들(23, 24, 29)을 관통한다. 이러한 경우, 식각 정지 패턴들(26)의 상부면은 제1 층간절연막(23)의 상부면과 실질적으로 동일한 레벨에 위치되고, 콘택 플러그들(28B, 28C)의 상부면은 제3 층간절연막(29)의 상부면과 실질적으로 동일한 레벨에 위치될 수 있다. 여기서, 희생 패턴들(27) 및 보호 패턴들(25)의 상부면은 식각 정지 패턴들(26)과 실질적으로 동일한 레벨에 위치될 수 있다.
또한, 식각 정지 패턴들(26)의 상부면은 채널 구조들(10)의 상부면에 비해 높게 위치될 수 있다. 예를 들어, 채널 구조들(10)은 적층물(ST)을 관통하고, 채널 구조들(10)의 상부면은 적층물(ST)의 상부면과 실질적으로 동일한 레벨에 위치될 수 있다. 따라서, 채널 구조들(10A)의 상부면은 식각 정지 패턴들(26), 희생 패턴들(27), 보호 패턴들(25) 및 콘택 플러그들(28A~28C)의 상부면에 비해 낮게 위치될 수 있다.
제1 슬릿들(SL1)은 적층물(ST)을 일부 깊이 관통하며, 내부에 제1 슬릿 절연막들(SLI1)이 형성된다. 예를 들어, 제2 층간절연막(24)의 일부가 제1 슬릿 절연막(SLI1)일 수 있다. 제1 슬릿들(SL1)은 동일한 레벨에 위치된 선택 라인들을 상호 절연시키기 위한 것일 수 있다. 최상부 적어도 하나의 도전막(21)이 드레인 선택 라인인 경우, 제1 슬릿들(SL1)은 드레인 선택 라인을 관통하는 깊이로 형성될 수 있다.
제2 슬릿(SL2)은 적층물(ST)을 완전히 관통하는 깊이를 가질 수 있으며, 내부에 제2 슬릿 절연막(SLI2)이 형성된다. 예를 들어, 제3 층간절연막(29)의 일부가 제2 슬릿 절연막(SLI2)일 수 있다. 제2 슬릿(SL2)은 제조 과정에서 희생막들을 도전막들(21)로 대체하기 위한 통로로 사용될 수 있다. 또한, 기판(20)의 하부에 주변 회로가 위치되는 경우, 제2 슬릿(SL2)을 통해 주변 회로로 연결되는 인터커넥션 구조가 통과할 수 있다.
콘택 플러그들(28A~28C)은 제2 슬릿(SL2)의 일측에 한해 위치되거나, 제2 슬릿(SL2)의 양 측에 분배되어 위치될 수 있다. 예를 들어, 제1 콘택 플러그들(28A)은 제1 슬릿들(SL1)의 사이에 위치되고, 제2 콘택 플러그들(28B)은 제2 슬릿(SL2)의 일측에 한해 위치되고, 제3 콘택 플러그들(28C)은 제2 슬릿(SL2)의 양측에 위치될 수 있다.
전술한 바와 같은 구조에 따르면, 적층물(ST)은 균일한 높이를 가질 수 있다. 셀 영역(A)과 콘택 영역(B)이 실질적으로 동일한 높이를 갖고, 콘택 영역(B)은 전체적으로 균일한 높이를 가질 수 있다. 따라서, 제조 과정에서 스트레스가 유발되더라도 적층물(ST) 전체적으로 고르게 스트레스가 분산되며, 적층물(ST)이 기울어지거나 붕괴되는 것을 방지할 수 있다.
도 2a 내지 도 12a 및 도 2b 내지 도 12b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 각 번호의 a도는 레이아웃이고, 각 번호의 b도는 단면도이다. 설명의 편의를 위해, 레이아웃은 홀, 마스크 패턴 및 콘택 플러그의 위치를 중심으로 도시하였으며, 나머지 구성은 생략하였음에 유의하여야 한다.
도 2a 및 도 2b를 참조하면, 제1 물질막들(31) 및 제2 물질막들(32)이 교대로 적층된 적층물(ST)을 형성한다. 적층물(ST)은 수직으로 적층된 메모리 셀들을 포함하는 메모리 스트링들을 형성하기 위한 것으로, 종횡비가 큰 형태를 가질 수 있다.
제1 물질막들(31)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극을 형성하기 위한 것일 수 있고, 제2 물질막들(32)은 적층된 게이트 전극들을 상호 절연시키기 위한 것일 수 있다. 여기서, 제1 물질막들(31)은 제2 물질막들(32)에 대해 식각 선택비가 높은 물질로 형성된다. 일 예로, 제1 물질막들(31)은 질화물 등을 포함하는 희생막이고, 제2 물질막들(32)은 산화물 등을 포함하는 절연막일 수 있다. 다른 예로, 제1 물질막들(31)은 폴리실리콘, 텅스텐 등을 포함하는 도전막이고, 제2 물질막들(32)은 산화물 등을 포함하는 절연막일 수 있다. 또 다른 예로, 제1 물질막들(31)은 도프드 폴리실리콘 등을 포함하는 도전막이고, 제2 물질막들(32)은 언도프드 폴리실리콘 등을 포함하는 희생막일 수 있다.
이어서, 적층물(ST)을 관통하는 제1 및 제2 개구부들(OP1, OP2)을 형성한다. 여기서, 제1 개구부들(OP1)은 채널 구조(35A)를 형성하기 위한 것으로 셀 영역(A)에 위치될 수 있다. 제2 개구부들(OP2)은 더미 구조(35B)를 형성하기 위한 것으로 콘택 영역(B)에 위치될 수 있다. 제1 개구부들(OP1)과 제2 개구부들(OP2)은 함께 형성될 수 있으며, 적층물(ST)을 완전히 관통하여 기판(20)을 노출시키는 깊이로 형성될 수 있다.
이어서, 제1 개구부들(OP1) 내에 채널 구조들(35A)을 형성하고, 제2 개구부들(OP2) 내에 더미 구조들(35B)을 형성한다. 각각의 채널 구조들(35A)은 채널막(37A) 및 채널막(37A)의 측벽을 감싸는 메모리막(36A)을 포함하고, 채널막(37A) 내에 갭필막(38A)이 채워질 수 있다. 각각의 더미 구조들(35B)은 더미 채널막(37B)및 더미 채널막(37B)의 측벽을 감싸는 더미 메모리막(36B)을 포함하고, 더미 채널막(37B) 내에 더미 갭필막(38B)이 채워질 수 있다. 여기서, 채널막(37A)과 더미 채널막(37B)은 함께 형성될 수 있고, 메모리막(36A)과 더미 메모리막(36B)은 함께 형성될 수 있고, 갭필막(38A)과 더미 갭필막(38B)은 함께 형성될 수 있다.
이어서, 적층물(ST) 상에 제1 층간절연막(33)을 형성한 후, 제1 층간절연막(33) 상에 하드 마스크층을 형성한다. 여기서, 하드 마스크층은 폴리실리콘막일 수 있다. 또한, 하드 마스크 층은 후속 공정에서 반복되는 식각 공정에서 마스크 패턴으로서 역할을 하므로, 반복되는 식각 과정에서 손상되는 두께를 고려하여 충분한 두께로 형성한다.
이어서, 하드 마스크 층 상에 개구부들(OP)을 포함하는 제1 마스크 패턴(51)을 형성한 후, 마스크 패턴(35)을 식각 베리어로 하드 마스크층 및 제1 층간절연막(33)을 식각한다. 이를 통해, 하드 마스크 패턴(34)이 형성된다.
이어서, 제1 마스크 패턴(51) 및 하드 마스크 패턴(34)을 식각 베리어로 적층물(ST)을 일부 식각하여, 예비 제1 홀들(H1A)을 형성한다. 예비 제1 홀들(H1A)은 균일한 깊이를 가질 수 있으며, 일 방향으로 정렬되어 배열될 수 있다. 또한, 각각의 예비 제1 홀들(H1A)의 저면에 제1 물질막(31)이 노출될 수 있다.
예비 제1 홀들(H1A)은 적어도 두 층의 제1 물질막(31)을 관통하는 깊이로 형성될 수 있다. 예를 들어, 최상부 워드라인용 제1 물질막(31)이 노출되는 깊이로 예비 제1 홀들(H1A)을 형성한다. 하나의 메모리 스트링이 두 개의 드레인 선택 트랜지스터를 포함하는 경우, 예비 제1 홀들(H1A)은 최상부로부터 2층의 제1 물질막들(31)을 관통하고 3번째 제1 물질막(31)을 노출시키는 깊이로 형성될 수 있다.
도 3a 및 도 3b를 참조하면, 제1 마스크 패턴(51)을 제거한 후, 예비 제1 홀들(H1A) 내에 희생 패턴들(36)을 형성한다. 예를 들어, 예비 제1 홀들(H1A)이 채워지도록 적층물(ST) 상에 희생막을 형성한 후, 적층물(ST)의 상부면이 노출되도록 희생막을 평탄화함으로써 희생 패턴들(36)을 형성한다. 희생 패턴들(36)은 비정질 탄소막(Amorphous Carbon Layer)일 수 있다. 또한, 희생 패턴들(36)은 보이드(V)를 포함할 수 있다. 따라서, 별도의 제거 공정 없이 주변막의 제거 시에, 예를 들어, 포토레지스트 제거 시에 함께 제거될 수 있다.
이어서, 아일랜드 타입의 제1 및 제2 개구부들(OP1, OP2)을 포함하는 제2 마스크 패턴(52)을 형성한다. 제2 마스크 패턴(52)은 포토레지스트 패턴일 수 있다. 제1 개구부(OP1)는 예비 제1 홀들(H1A) 중 일부를 노출시키도록 위치될 수 있다. 제2 개구부(OP2)는 예비 제1 홀들(H1A)을 비노출시키도록 위치되고, 제1 개구부(OP1)와 엇갈리게 배열될 수 있다. 여기서, 제1 개구부(OP1)와 제2 개구부(OP2)는 실질적으로 동일한 크기를 가질 수 있다.
이어서, 제2 마스크 패턴(52) 및 하드 마스크 패턴(34)을 식각 베리어로 적층물(ST)을 일부 깊이 식각한다. 이를 통해, 예비 제1 홀들(H1A)이 하부로 확장된다. 예를 들어, 한 층의 제1 물질막(31) 및 한 층의 제2 물질막(32)을 식각한다. 확장된 예비 제1 홀들(H1B)의 저면에 제1 물질막(31)이 노출된다.
도 4a 및 도 4b를 참조하면, 제1 및 제2 개구부들(OP1, OP2)을 확장시킨다. 예를 들어, 제2 마스크 패턴(52)을 일부 두께 식각하여 제1 및 제2 개구부들(OP1, OP2)을 확장시킨다. 이때, 일 방향(화살표 참조)으로 제1 및 제2 개구부들(OP1, OP2)이 확장되고, 확장된 제2 개구부(OP2')를 통해 일부의 예비 제1 홀들(H1A)이 추가로 노출된다.
이어서, 확장된 제1 및 제2 개구부들(OP1', OP2')을 포함하는 제2 마스크 패턴(52A) 및 마스크 패턴(34)을 식각 베리어로 적층물(ST)을 일부 깊이 식각한다. 예를 들어, 한 층의 제1 물질막(31) 및 한 층의 제2 물질막(32)을 식각한다. 이를 통해, 제2 개구부(OP2')를 통해 노출된 예비 제1 홀들(H1A)이 하부로 확장되고, 제1 개구부(OP1')를 통해 노출된 예비 제1 홀들(H1B)이 하부로 확장된다. 따라서, 예비 제1 홀들(H1B, H1C)이 형성된다.
여기서, 제2 마스크 패턴(52)은 개구부들을 더 포함할 수 있고, 개구부들을 확장시키고 적층물(ST)을 일부 깊이 식각하는 단계를, 수차례 반복적으로 수행할 수 있다. 일부 개구부들은 예비 제1 홀들(H1A)을 노출시키지 않는 위치에 형성되지만, 개구부들이 확장됨에 따라 차례로 예비 제1 홀들(H1A)을 노출시키게 된다. 따라서, 예비 제1 홀들(H1A)을 다양한 깊이로 확장시킬 수 있다.
실시예로서, 제2 마스크 패턴(52)이 N개의 개구부들을 포함하는 경우, 적층물(ST)을 N회 식각하여 상이한 깊이를 갖는 N+1개의 그룹으로 예비 제1 홀들을 형성할 수 있다. 여기서, N은 1 이상의 자연수일 수 있다. 본 도면에서는 2개의 개구부들을 포함하는 제2 마스크 패턴(52)을 이용하여 적층물을 2회 식각함으로써, 상이한 깊이를 갖는 3개의 그룹(G1~G3)으로 예비 제1 홀들(H1A, H1B, H1C)을 형성하는 경우에 대해 도시하였다.
도 5a 및 도 5b를 참조하면, 제2 마스크 패턴(52A)을 제거한 후, 일부의 예비 제1 홀들(H1A~H1C)을 노출시키는 개구부들(OP)을 포함하는 제3 마스크 패턴(53)을 형성한다. 여기서, 각각의 개구부들(OP)은 일 향으로 확장된 라인 형태일 수 있으며, 상이한 깊이의 예비 제1 홀들(H1A~H1C)을 노출시키도록 위치될 수 있다.
이어서, 제3 마스크 패턴(53) 및 하드 마스크 패턴(34)을 식각 베리어로 적층물(ST)을 일부 깊이 식각한다. 예를 들어, 앞서 3개의 그룹으로 예비 제1 홀들(H1A~H1C)을 형성했으므로, 3층의 제1 물질막들(31) 및 3층의 제2 물질막들(32)을 식각한다. 이를 통해, 예비 제1 홀들(H1A~H1C)이 하부로 확장되며, 확장된 예비 제1 홀들(H1D~H1F)의 저면에 제1 물질막(31)이 노출된다.
도 6a 및 도 6b를 참조하면, 개구부들(OP)을 확장시킨다. 예를 들어, 제3 마스크 패턴(53)을 일부 두께 식각하여 개구부들(OP)을 확장시킨다. 이때, 일 방향(화살표 참조)으로 개구부들(OP)이 확장되고, 확장된 개구부들(OP')을 통해 일부의 예비 제1 홀들(H1A, H1B, H1C)이 추가로 노출된다.
이어서, 확장된 개구부들(OP')을 포함하는 제3 마스크 패턴(53A) 및 하드마스크 패턴(34)을 식각 베리어로 적층물(ST)을 일부 깊이 식각한다. 예를 들어, 3층의 제1 물질막들(31) 및 3층의 제2 물질막들(32)을 식각한다. 이를 통해, 예비 제1 홀들(H1D~H1F)이 하부로 확장되고, 예비 제1 홀들(H1D~H1I)이 형성된다.
도 7a 및 도 7b를 참조하면, 개구부들(OP')을 확장시킨다. 예를 들어, 제3 마스크 패턴(53A)을 일부 두께 식각하여 개구부들(OP')을 확장시킨다. 이때, 일 방향(화살표 참조)으로 개구부들(OP)이 확장되고, 확장된 개구부들(OP")을 통해 일부의 예비 제1 홀들(H1A, H1B, H1C)이 추가로 노출된다.
이어서, 확장된 개구부들(OP")을 포함하는 제3 마스크 패턴(53B) 및 하드마스크 패턴(34)을 식각 베리어로 적층물(ST)을 일부 깊이 식각한다. 예를 들어, 3층의 제1 물질막들(31) 및 3층의 제2 물질막들(32)을 식각한다. 이를 통해, 예비 제1 홀들(H1A~H1I)이 하부로 확장되고, 상이한 깊이를 갖는 예비 제1 홀들(H1D~H1L)이 형성된다. 따라서, 최종적으로 제1 홀들(H1A~H1L)이 형성된다.
여기서, 제3 마스크 패턴(53)은 개구부들을 더 포함할 수 있고, 개구부들을 확장시키고 적층물(ST)을 일부 깊이 식각하는 단계를, 수차례 반복적으로 수행할 수 있다. 개구부들이 확장됨에 따라 차례로 예비 제1 홀들(H1A~H1C)을 노출시킴으로써, 예비 제1 홀들(H1A~H1C)을 다양한 깊이로 확장시킬 수 있다.
도 8a 및 도 8b를 참조하면, 제3 마스크 패턴(53B), 하드 마스크 패턴(34) 및 희생 패턴들(36)을 제거하여 제1 홀들(H1)을 전부 오픈한다. 여기서, 제1 홀들(H1)은 상이한 깊이를 가지므로, 제1 홀들(H1)의 저면에 의해 제1 물질막들(31)이 각각 노출될 수 있다.
단, 최상부 적어도 하나의 제1 물질막(31)은 제1 홀(H1)의 저면에 노출되지 않을 수 있다. 예를 들어, 최상부 적어도 하나의 제1 물질막들(31)이 드레인 선택 라인을 형성하기 위한 것일 경우, 드레인 선택 라인용 제1 물질막들(31)은 제1 홀(H1)의 저면에 노출되지 않는다.
도 9a 및 도 9b를 참조하면, 제1 홀들(H1)을 포함한 적층물(ST)의 프로파일을 따라 보호막(39)을 형성한다. 보호막(39)은 제1 물질막들(31)에 대해 식각 선택비가 높은 물질일 수 있다. 예를 들어, 제1 물질막들(31)이 산화막인 경우 보호막(39)은 산화막일 수 있다.
이어서, 보호막(39) 상에 식각정지막(40)을 형성한 후, 식각정지막(40) 상에 희생막(41)을 형성한다. 희생막(41)은 제1 홀들(H1)을 채우도록 형성되며, 적층물(ST)의 상부면에도 형성될 수 있다. 식각정지막(39)은 희생막(41)에 대해 식각 선택비가 높은 물질일 수 있다. 예를 들어, 식각정지막(39)은 Al2O3, ZrO 등일 수 있다.
도 10a 및 도 10b를 참조하면, 희생막(41), 식각정지막(40) 및 보호막(39)을 평탄화하여, 제1 홀들(H1) 내에 희생 패턴들(41A), 식각 정지 패턴들(40A) 및 보호 패턴들(39A)을 형성한다. 이때, 적층물(ST)의 상부면 또는 제1 층간절연막(33)의 상부면이 노출될 때까지 평탄화 공정을 수행할 수 있다. 이를 통해, 식각정지막(40) 중 적층물(ST)의 상부면에 형성된 영역은 모두 제거되고, 제1 홀들(H1)의 내부에 한해 식각 정지 패턴들(40A)이 형성된다. 또한, 보호 패턴들(39A)은 식각 정지 패턴들(40A)의 전면을 감싸고, 희생 패턴들(41A)은 식각 정지 패턴들(40A)의 내부 공간을 채운다.
이어서, 적층물(ST)을 일부 관통하는 제1 슬릿(SL1)을 형성한 후, 제1 슬릿(SL1)을 채우는 제2 층간절연막(42)을 형성한다. 이어서, 제2 층간절연막(42), 제1 층간절연막(33) 및 적층물(ST)을 관통하는 제2 슬릿(SL2)을 형성한다. 여기서, 제1 및 제2 슬릿들(SL1, SL2)은 제1 홀들(H1)과 중첩되지 않도록 위치된다. 즉, 제1 및 제2 슬릿(SL)이 형성될 위치에는 식각 정지 패턴(40A)이 존재하지 않으므로, 식각 공정에 의해 제1 및 제2 슬릿들(SL1, SL2)을 용이하게 형성할 수 있다. 여기서, 제2 슬릿(SL2)은 제1 물질막들(31)을 전부 노출시키는 깊이로 형성될 수 있다.
이어서, 제2 슬릿(SL2)을 통해 제1 물질막들(31)을 제3 물질막들(47)로 대체한다. 예를 들어, 제1 물질막들(31)을 선택적으로 제거하여 개구부들을 형성한 후, 개구부들 내에 제3 물질막들(47)을 형성한다. 이어서, 제2 슬릿(SL2)을 채우도록 제3 층간절연막(43)을 형성한다.
제1 물질막들(31)을 제거하는 과정에서, 개구부들 내에 보호 패턴들(39A)이 노출된다. 따라서, 보호 패턴들(39A)이 존재하지 않을 경우, 개구부들 내에 식각 정지 패턴들(40A)이 노출되어 손상될 수 있다. 그러나, 본 발명의 일 실시예에 따르면, 보호 패턴들(39A)이 식각 정지 패턴들(40A)을 감싸도록 형성되므로, 식각 정지 패턴들(40A)이 개구부들 내에 노출되지 않는다. 따라서, 식각 정지 패턴들(40A)이 손상되는 것을 방지할 수 있다.
여기서, 제3 물질막들(47)은 텅스텐 등의 금속을 포함하는 도전막일 수 있다. 또한, 제3 물질막들(47)을 형성하기 전에, 개구부들 내에 메모리막을 추가로 형성할 수 있다. 여기서, 메모리막은 터널절연막, 데이터 저장막 및 전하차단막 중 적어도 하나를 포함할 수 있으며, 플로팅 게이트, 전하트랩막, 실리콘, 질화물, 상변화 물질, 나노 닷 등을 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 제3 층간절연막(43) 상에 제4 마스크 패턴(54)을 형성한다. 제4 마스크 패턴(54)은 제1 홀들(H1)과 중첩된 개구부들을 포함한다. 이어서, 제4 마스크 패턴(54)을 식각 베리어로 제3 층간절연막(43), 제2 층간절연막(42) 및 희생 패턴들(41A)을 식각한다. 이를 통해, 저면에 식각 정지 패턴들(40A)을 노출시키는 제2 홀들(H2)이 형성된다. 이어서, 식각 정지 패턴들(40A)을 관통하여 하부의 제3 물질막들(47)을 각각 노출시키도록, 제2 홀들(H2)을 하부로 확장시킨다. 예를 들어, 제4 마스크 패턴(54)을 식각 베리어로 과도 식각을 수행하여, 제3 물질막들(47)을 각각 노출시킨다. 여기서, 제2 홀들(H2)은 제1 홀들(H1)에 비해 좁은 폭을 가질 수 있고, 하부로 갈수록 폭이 좁아지는 형태를 가질 수 있다. 또한, 제1 홀들(H1) 내에 희생 패턴들(41A)이 잔류될 수 있다.
여기서, 제4 마스크 패턴(54)의 개구부 중 일부는 제1 홀들(H1)과 중첩되지 않은 곳에 위치될 수 있으며, 해당 개구부에 의해 제2 홀(H2')이 형성될 수 있다. 제2 홀(H2')의 경우, 제3 층간절연막(43), 제2 층간절연막(42) 및 적층물(ST)의 일부를 관통하도록 형성된다. 여기서, 제2 홀(H2')은 드레인 선택 라인용 제3 물질막들(47)에 대응되는 깊이를 가질 수 있다. 예를 들어, 하나의 메모리 스트링이 2개의 드레인 선택 트랜지스터를 포함하는 경우, 제2 홀(H2')은 최상부로부터 2층의 제3 물질막들(47)을 관통하는 깊이로 형성될 수 있다.
도 12a 내지 도 12b를 참조하면, 제2 홀들(H2) 내에 도전막들을 각각 형성한다. 이를 통해, 제3 물질막들(47)과 전기적으로 각각 연결된 콘택 플러그들(45)이 형성된다. 또한, 콘택 플러그(45')의 측벽에는 식각 정지 패턴이 형성되지 않으므로, 콘택 플러그(45')는 제2 홀(H2') 내에 노출된 제3 물질막들(47) 전부와 전기적으로 연결될 수 있다. 예를 들어, 하나의 메모리 스트링이 2개의 드레인 선택 트랜지스터를 포함하는 경우, 제2 홀(H2') 내의 콘택 플러그(45')는 2층의 제3 물질막들(47)과 전기적으로 연결될 수 있다. 따라서, 하나의 메모리 스트링에 포함된 복수 개의 드레인 선택 트랜지스터들의 게이트 전극에 동일한 바이어스가 인가될 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치는(1200)는 앞서 도 1a 내지 도 12b를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 12b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200)는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 상이한 깊이로 관통하는 콘택 플러그들; 상기 콘택 플러그들의 측벽을 각각 감싸는 식각 정지 패턴들; 및 상기 식각 정지 패턴들을 각각 감싸는 보호 패턴들을 포함하고, 상기 콘택 플러그들은 상기 식각 정지 패턴들 및 상기 보호 패턴들을 관통하여 상기 도전막들과 각각 전기적으로 연결될 수 있다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1200')는 앞서 도 1a 내지 도 12b를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 12b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200')는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 상이한 깊이로 관통하는 콘택 플러그들; 상기 콘택 플러그들의 측벽을 각각 감싸는 식각 정지 패턴들; 및 상기 식각 정지 패턴들을 각각 감싸는 보호 패턴들을 포함하고, 상기 콘택 플러그들은 상기 식각 정지 패턴들 및 상기 보호 패턴들을 관통하여 상기 도전막들과 각각 전기적으로 연결될 수 있다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 15는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(2100)는 앞서 도 1a 내지 도 12b를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 12b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(2100)는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 상이한 깊이로 관통하는 콘택 플러그들; 상기 콘택 플러그들의 측벽을 각각 감싸는 식각 정지 패턴들; 및 상기 식각 정지 패턴들을 각각 감싸는 보호 패턴들을 포함하고, 상기 콘택 플러그들은 상기 식각 정지 패턴들 및 상기 보호 패턴들을 관통하여 상기 도전막들과 각각 전기적으로 연결될 수 있다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 14를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 16은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 16을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(3500)는 앞서 도 1a 내지 도 12b를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 12b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(3500)는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 상이한 깊이로 관통하는 콘택 플러그들; 상기 콘택 플러그들의 측벽을 각각 감싸는 식각 정지 패턴들; 및 상기 식각 정지 패턴들을 각각 감싸는 보호 패턴들을 포함하고, 상기 콘택 플러그들은 상기 식각 정지 패턴들 및 상기 보호 패턴들을 관통하여 상기 도전막들과 각각 전기적으로 연결될 수 있다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
20: 기판 21: 도전막
22: 절연막 23: 제1 층간절연막
24: 제2 층간절연막 25: 보호 패턴
26: 식각 정지 패턴 27: 희생 패턴
28: 콘택 플러그 29: 제3 층간절연막

Claims (23)

  1. 제1 물질막들 및 제2 물질막들이 교대로 적층된 적층물을 형성하는 단계;
    상기 제1 물질막들을 각각 노출시키는 제1 홀들을 형성하는 단계;
    상기 제1 홀들 내에 식각 정지 패턴들을 각각 형성하는 단계;
    상기 적층물을 관통하는 적어도 하나의 슬릿을 형성하는 단계;
    상기 적어도 하나의 슬릿을 통해 상기 제1 물질막들을 제3 물질막들로 대체하는 단계; 및
    상기 제1 홀들 내에, 상기 식각 정지 패턴들을 관통하여 상기 제3 물질막들과 각각 연결된 제1 콘택 플러그들을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 식각 정지 패턴들을 형성하는 단계는,
    상기 제1 홀들을 포함한 상기 적층물의 프로파일을 따라 식각정지막을 형성하는 단계;
    상기 적층물의 상부면이 노출되도록 상기 식각정지막을 평탄화하는 단계를 포함하는
    반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 평탄화 공정에 의해, 상기 슬릿이 형성될 영역의 상기 식각정지막을 제거하는
    반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 식각 정지 패턴들을 형성하는 단계는,
    상기 제1 홀들을 포함한 상기 적층물의 프로파일을 따라 보호막을 형성하는 단계;
    상기 보호막 상에 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 상기 제1 홀들을 채우는 희생막을 형성하는 단계; 및
    상기 희생막, 상기 식각정지막 및 상기 보호막을 평탄화하여, 상기 제1 홀들 내에 희생 패턴들, 식각 정지 패턴들 및 보호 패턴들을 각각 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 보호 패턴들은,
    상기 제1 물질막들을 제3 물질막들로 대체하는 과정에서 상기 식각정지 패턴들을 보호하는
    반도체 장치의 제조 방법.
  6. 제4항에 있어서,
    상기 제1 콘택 플러그들을 형성하는 단계는,
    상기 제1 홀들 내에, 상기 희생 패턴들을 관통하고 상기 식각 정지 패턴들을 각각 노출시키는 제2 홀들을 형성하는 단계;
    상기 제3 물질막들을 각각 노출시키도록 상기 식각 정지 패턴들을 식각하는 단계; 및
    상기 제2 홀들 내에 상기 제1 콘택 플러그들을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    최상부 적어도 2층의 제3 물질막을 노출시키는 제3 홀을 형성하는 단계; 및
    상기 제3 홀 내에 제2 콘택 플러그를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 제3 홀은 상기 제2 홀들의 형성 시에 함께 형성되는
    반도체 장치의 제조 방법.
  9. 제7항에 있어서,
    상기 제2 콘택 플러그는 상기 제3 홀 내에 노출된 적어도 2층의 제3 물질막과 전기적으로 연결된
    반도체 장치의 제조 방법.
  10. 제4항에 있어서,
    상기 제1 물질막들은 상기 보호막에 대해 식각 선택비가 높은 물질을 포함하는
    반도체 장치의 제조 방법.
  11. 제4항에 있어서,
    상기 제1 물질막들은 질화물을 포함하고 상기 보호막은 산화물을 포함하는
    반도체 장치의 제조 방법.
  12. 제1항에 있어서,
    상기 식각 정지 패턴들은 Al2O3 또는 ZrO를 포함하는
    반도체 장치의 제조 방법.
  13. 제1항에 있어서,
    상기 제1 홀들을 형성하기 전에 상기 적층물을 관통하는 더미 구조들을 형성하는 단계를 더 포함하고, 상기 제1 홀들은 상기 더미 구조들의 사이에 위치된
    반도체 장치의 제조 방법.
  14. 제1항에 있어서,
    상기 제1 홀들을 형성하기 전에 상기 적층물을 관통하는 채널 구조들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  15. 제1항에 있어서,
    상기 제1 홀들을 형성하는 단계는,
    상기 적층물을 일부 관통하는 예비 제1 홀들을 형성하는 단계;
    상기 예비 제1 홀들 중 일부의 예비 제1 홀들을 노출시키는 제1 개구부 및 상기 예비 제1 홀들을 비노출시키는 제2 개구부를 포함하는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 베리어로 상기 예비 제1 홀들을 1차 식각하는 단계;
    상기 제2 개구부들 내에 상기 예비 제1 홀들 중 일부의 예비 제1 홀들이 노출되도록, 상기 제1 및 제2 개구부들을 확장시키는 단계; 및
    상기 제1 및 제2 개구부들이 확장된 마스크 패턴을 식각 베리어로 상기 예비 제1 홀들을 2차 식각하는 단계를 포함하는
    반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 마스크 패턴을 형성하기 전에 상기 예비 제1 홀들 내에 희생 패턴들을 형성하는 단계를 더 포함하고, 상기 희생 패턴들은 내부에 보이드를 포함하는
    반도체 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 제1 및 제2 개구부들을 확장시키는 단계 및 상기 예비 제1 홀들을 2차 식각하는 단계를 반복 수행하는
    반도체 장치의 제조 방법.
  18. 제1항에 있어서,
    상기 제1 홀들을 형성하는 단계는,
    상기 적층물을 일부 관통하는 예비 제1 홀들을 형성하는 단계;
    상기 예비 제1 홀들 중 일부의 예비 제1 홀들을 노출시키는 제1 개구부 및 상기 예비 제1 홀들 중 일부의 예비 제1 홀들을 노출시키는 제2 개구부를 포함하는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 베리어로 상기 예비 제1 홀들을 1차 식각하는 단계;
    상기 제1 및 제2 개구부들 내에 노출된 예비 제1 홀들의 개수가 증가하도록, 상기 제1 및 제2 개구부들을 확장시키는 단계; 및
    상기 제1 및 제2 개구부들이 확장된 마스크 패턴을 식각 베리어로 상기 예비 제1 홀들을 2차 식각하는 단계를 포함하는
    반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 마스크 패턴을 형성하기 전에 예비 제1 홀들 내에 희생 패턴들을 형성하는 단계를 더 포함하고, 상기 희생 패턴들은 내부에 보이드를 포함하는
    반도체 장치의 제조 방법.
  20. 제18항에 있어서,
    상기 제1 및 제2 개구부들을 확장시키는 단계 및 상기 예비 제1 홀들을 2차 식각하는 단계를 반복 수행하는
    반도체 장치의 제조 방법.
  21. 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물;
    상기 적층물을 상이한 깊이로 관통하는 콘택 플러그들;
    상기 콘택 플러그들의 측벽을 각각 감싸는 식각 정지 패턴들; 및
    상기 식각 정지 패턴들을 각각 감싸는 보호 패턴들
    을 포함하고,
    상기 콘택 플러그들은 상기 식각 정지 패턴들 및 상기 보호 패턴들을 관통하여 상기 도전막들과 각각 전기적으로 연결된
    반도체 장치.
  22. 제21항에 있어서,
    상기 콘택 플러그들과 상기 식각 정지 패턴들의 사이에 개재된 희생 패턴들
    을 더 포함하는 반도체 장치.
  23. 제22항에 있어서,
    상기 식각 정지 패턴들 및 상기 보호 패턴들의 상부면은 상기 콘택 플러그들의 상부면에 비해 낮게 위치된
    반도체 장치.
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