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KR20220167989A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

반도체 메모리 장치 및 그 제조방법 Download PDF

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Publication number
KR20220167989A
KR20220167989A KR1020210077456A KR20210077456A KR20220167989A KR 20220167989 A KR20220167989 A KR 20220167989A KR 1020210077456 A KR1020210077456 A KR 1020210077456A KR 20210077456 A KR20210077456 A KR 20210077456A KR 20220167989 A KR20220167989 A KR 20220167989A
Authority
KR
South Korea
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gate stack
layer
channel
holes
source
Prior art date
Application number
KR1020210077456A
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English (en)
Inventor
김장원
박미성
박인수
장정식
최원근
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
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Priority to US17/538,191 priority patent/US20220399364A1/en
Priority to CN202210003352.7A priority patent/CN115483223A/zh
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Abstract

본 기술은 셀 어레이 영역의 제1 측벽이 콘택영역의 제2 측벽보다 높은 표면 거칠기(surface roughness)를 갖는 게이트 적층체를 포함하는 반도체 메모리 장치 및 그 제조방법을 포함한다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치의 집적도를 향상시키기 위해, 3차원으로 배열된 복수의 메모리 셀들을 포함하는 3차원 반도체 메모리 장치가 제안된 바 있다.
3차원 반도체 메모리 장치는 기판 상에 적층되는 메모리 셀의 개수를 증가시킴으로써, 집적도를 더욱 향상시킬 수 있다. 메모리 셀의 적층 수가 증가될수록 제조공정의 안정성이 저하될 수 있다.
본 발명의 실시 예는 제조공정의 안정성을 향상시킬 수 있는 반도체 메모리 장치 및 그 제조방법을 제공할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 소스 구조체; 상기 소스 구조체 상에 배치되고, 셀 어레이 영역 및 계단형의 콘택영역을 갖는 게이트 적층체를 포함할 수 있고, 상기 게이트 적층체의 상기 셀 어레이 영역의 제1 측벽은 상기 게이트 적층체의 상기 콘택영역의 제2 측벽보다 높은 표면 거칠기(surface roughness)를 가질 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 서로 이격된 제1 게이트 적층체 및 제2 게이트 적층체; 상기 제1 게이트 적층체와 상기 제2 게이트 적층체 사이의 제1 부분 및 제2 부분을 포함하는 수직 구조체; 및 상기 수직 구조체의 상기 제1 부분 양측에서 상기 제1 게이트 적층체와 상기 제2 게이트 적층체를 관통하는 복수의 셀 플러그들을 포함할 수 있고, 상기 수직 구조체의 상기 제1 부분은 상기 복수의 셀 플러그들을 향하는 요철면을 포함할 수 있고, 상기 수직 구조체의 상기 제2 부분은 직선형으로 형성될 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 셀 어레이 영역 및 콘택영역을 갖는 적층체를 형성하는 단계; 상기 적층체의 상기 셀 어레이 영역을 관통하고, 복수의 행들에 배열된 복수의 채널홀들 및 복수의 보조홀들을 포함하는 홀 그룹을 형성하는 단계; 상기 채널홀들 각각의 표면을 따라 메모리막을 형성하는 단계; 상기 메모리막 상에 채널구조를 형성하는 단계; 상기 적층체의 상기 콘택영역을 관통하는 제1 트렌치를 형성하는 단계; 및 상기 보조홀들 및 상기 제1 트렌치가 서로 연결된 슬릿이 정의되도록, 상기 보조홀들 및 상기 제1 트렌치를 통해 상기 적층체의 일부를 제거하는 단계를 포함할 수 있다.
본 기술에 따르면, 적층체의 셀 어레이 영역을 관통하는 보조홀들과 적층체의 콘택영역을 관통하는 트렌치가 서로 연결될 수 있도록 식각공정을 진행함으로써 슬릿을 정의할 수 있다.
보조홀들은 셀 어레이 영역에서의 패턴의 규칙성을 증가시킬 수 있고, 트렌치는 콘택영역에서의 패턴의 규칙성을 증가시킬 수 있다. 이로써, 본 기술은 반도체 메모리 장치의 제조공정 안정성을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1에 도시된 메모리 셀 어레이에 대한 일 실시 예를 나타내는 회로도이다.
도 3은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 평면도이다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 일부를 확대하여 나타낸 평면도이다.
도 5a 및 도 5b는 도 3에 도시된 반도체 메모리 장치의 단면도들이다.
도 6, 도 7a 및 도 7b는 본 발명의 실시 예에 따른 하부구조의 형성공정을 나타내는 도면들이다.
도 8, 도 9a, 도 9b, 도 10, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a 및 도 13b는 본 발명의 실시 예에 따른 적층체 및 홀 그룹의 형성공정 및 복수의 희생기둥들의 형성공정을 나타내는 도면들이다.
도 14a, 도 14b, 도 15a 및 도 15b는 본 발명의 실시 예에 따른 복수의 셀 플러그들의 형성공정 및 계단형 적층체의 형성공정을 나타내는 도면들이다.
도 16, 도 17a 및 도 17b는 본 발명의 실시 예에 따른 복수의 트렌치들 및 복수의 지지홀들의 형성공정을 나타내는 도면들이다.
도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b 및 도 21은 본 발명의 실시 예에 따른 수직 절연구조와 복수의 지지기둥들의 형성공정 및 희생구조의 형성공정을 나타내는 도면들이다.
도 22a, 도 22b, 도 23, 도 24 및 도 25는 본 발명의 실시 예에 따른 슬릿의 형성공정을 나타내는 도면들이다.
도 26a 및 도 26b는 도 25에 도시된 슬릿에 의해 관통되는 계단형 적층체의 일부 영역들을 확대하여 나타내는 평면도들이다.
도 27a, 도 27b, 도 27c, 도 27d 및 도 27e는 본 발명의 실시 예에 따른 소스 구조체의 형성공정을 나타내는 확대 단면도들이다.
도 28a, 도 28b, 도 29a 및 도 29b는 본 발명의 실시 예에 따른 도전패턴들의 형성공정을 나타내는 단면도들이다.
도 30은 본 발명의 실시 예에 따른 도전성 소스콘택의 형성공정을 나타내는 단면도들이다.
도 31은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 32는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에 개시된 특정한 구조적 또는 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예는 이하에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양하게 변형될 수 있고 균등한 다른 실시 예로 대체될 수 있다.
이하에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 주변회로구조(190) 및 메모리 셀 어레이(110)를 포함할 수 있다.
주변회로구조(190)는 메모리 셀 어레이(110)에 데이터를 저장하기 위한 프로그램 동작(program operation) 및 검증동작(verify operation), 메모리 셀 어레이(110)에 저장된 데이터를 출력하기 위한 독출동작(read operation) 그리고 메모리 셀 어레이(110)에 저장된 데이터를 소거하기 위한 소거동작(erase operation)을 수행하도록 구성될 수 있다. 주변회로구조(190)는 입출력 회로(180), 제어회로(150), 전압생성회로(130), 로우 디코더(120), 컬럼 디코더(170), 페이지 버퍼(160), 및 소스라인 드라이버(140)를 포함할 수 있다.
메모리 셀 어레이(110)는 데이터가 저장되는 복수의 메모리 셀들을 포함할 수 있다. 일 실시 예로서, 메모리 셀 어레이(110)는 3차원 메모리 셀 어레이를 포함할 수 있다. 복수의 메모리 셀들은 셀 별로 싱글비트 또는 2비트 이상의 멀티비트의 데이터를 저장할 수 있다. 복수의 메모리 셀들은 복수의 메모리 셀 스트링들을 구성할 수 있다. 각각의 메모리 셀 스트링은 채널구조를 통해 직렬로 연결된 복수의 메모리 셀들을 포함할 수 있다. 채널구조는 복수의 비트라인들(BL) 중 그에 대응하는 비트라인(BL)을 통해 페이지 버퍼(160)에 연결될 수 있다.
입출력 회로(180)는 반도체 메모리 장치(100)의 외부장치(예를 들어, 메모리 컨트롤러)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어회로(150)에 전달할 수 있다. 입출력 회로(180)는 외부장치 및 컬럼 디코더(170)와 데이터(DATA)를 주고받을 수 있다.
제어회로(150)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_S), 로우 어드레스(RADD), 소스라인 제어신호(SL_S), 페이지 버퍼 제어신호(PB_S), 및 컬럼 어드레스(CADD)를 출력할 수 있다.
전압생성회로(130)는 동작 신호(OP_S)에 응답하여 프로그램 동작, 검증동작, 독출동작, 및 소거동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다.
로우 디코더(120)는 복수의 드레인 셀렉트 라인들(DSL), 복수의 워드라인들(WL) 및 복수의 소스 셀렉트 라인들(SSL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 로우 디코더(120)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 복수의 드레인 셀렉트 라인들(DSL), 복수의 워드라인들(WL) 및 복수의 소스 셀렉트 라인들(SSL)에 전달할 수 있다.
컬럼 디코더(170)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(180)로부터 입력된 데이터(DATA)를 페이지 버퍼(160)에 전송하거나, 페이지 버퍼(160)에 저장된 데이터(DATA)를 입출력 회로(180)에 전송할 수 있다. 컬럼 디코더(170)는 컬럼 라인들(CLL)을 통해 입출력 회로(180)와 데이터(DATA)를 주고 받을 수 있다. 컬럼 디코더(170)는 데이터 라인들(DTL)을 통해 페이지 버퍼(160)와 데이터(DATA)를 주고 받을 수 있다.
페이지 버퍼(160)는 비트라인(BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 페이지 버퍼(160)는 페이지 버퍼 제어신호(PB_S)에 응답하여 복수의 비트라인들(BL)을 통해 수신된 데이터(DATA)를 임시로 저장할 수 있다. 페이지 버퍼(160)는 독출동작 시 복수의 비트라인들(BL)의 전압 또는 전류를 센싱할 수 있다.
소스라인 드라이버(140)는 소스라인 제어신호(SL_S)에 응답하여 소스라인 드라이버(140)로부터 공급된 소스전압(Vsl)을 메모리 셀 어레이(110)에 전송할 수 있다.
도 2는 도 1에 도시된 메모리 셀 어레이에 대한 일 실시 예를 나타내는 회로도이다.
도 2를 참조하면, 메모리 셀 어레이는 복수의 비트라인들(BL)에 접속된 복수의 메모리 셀 스트링들(CS1, CS2)을 포함할 수 있다. 복수의 메모리 셀 스트링들(CS1, CS2)은 소스라인(SL)에 공통으로 접속될 수 있다. 일 실시 예로서, 소스라인(SL)에 복수의 제1 메모리 셀 스트링들(CS1) 및 복수의 제2 메모리 셀 스트링들(CS2)이 공통으로 접속될 수 있다.
각각의 비트라인(BL)에 적어도 한 쌍의 제1 메모리 셀 스트링(CS1) 및 제2 메모리 셀 스트링(CS2)이 접속될 수 있다.
각각의 제1 메모리 셀 스트링(CS1)과 각각의 제2 메모리 셀 스트링(CS2)은 소스라인(SL)과 비트라인(BL) 사이에 배치된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(MC) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
소스 셀렉트 트랜지스터(SST)는 복수의 메모리 셀들(MC)과 소스라인(SL) 사이의 전기적인 연결을 제어할 수 있다. 소스라인(SL)과 복수의 메모리 셀들(MC) 사이에 하나의 소스 셀렉트 트랜지스터(SST)가 배치될 수 있다. 도면에 도시되진 않았으나, 소스라인(SL)과 복수의 메모리 셀들(MC) 사이에 직렬로 연결된 2이상의 소스 셀렉트 트랜지스터들이 배치될 수 있다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 접속될 수 있다. 소스 셀렉트 트랜지스터(SST)의 동작은 소스 셀렉트 라인(SSL)에 인가되는 소스 게이트 신호에 의해 제어될 수 있다.
복수의 메모리 셀들(MC)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 배치될 수 있다. 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이의 복수의 메모리 셀들(MC)은 직렬로 연결될 수 있다. 복수의 메모리 셀들(MC)의 게이트들은 복수의 워드라인들(WL)에 각각 접속될 수 있다. 각각의 메모리 셀(MC)의 동작은 그에 대응하는 워드라인(WL)에 인가되는 셀 게이트 신호들에 의해 제어될 수 있다.
드레인 셀렉트 트랜지스터(DST)는 복수의 메모리 셀들(MC)과 비트라인(BL) 사이의 전기적인 연결을 제어할 수 있다. 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL1 또는 DSL2)에 접속될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 동작은 드레인 셀렉트 라인(DSL1 또는 DSL2)에 인가되는 드레인 게이트 신호에 의해 제어될 수 있다.
복수의 제1 메모리 셀 스트링들(CS1)은 제1 드레인 셀렉트 라인(DSL1)에 접속될 수 있다. 복수의 제2 메모리 셀 스트링들(CS2)은 제2 드레인 셀렉트 라인(DSL2)에 접속될 수 있다. 이에 따라, 복수의 비트라인들(BL) 중 하나의 비트라인을 선택하고, 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2) 중 하나의 드레인 셀렉트 라인을 선택함으로써, 복수의 제1 메모리 셀 스트링들(CS1) 및 복수의 제2 메모리 셀 스트링들(CS2) 중 하나의 메모리 셀 스트링을 선택할 수 있다.
복수의 제1 메모리 셀 스트링들(CS1) 및 복수의 제2 메모리 셀 스트링들(CS2)은 각각의 워드라인(WL)에 공통으로 접속될 수 있다.
복수의 제1 메모리 셀 스트링들(CS1) 및 복수의 제2 메모리 셀 스트링들(CS2)은 소스 셀렉트 라인(SSL)에 공통으로 접속될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 도면에 도시되진 않았으나, 일 실시 예로서, 메모리 셀 어레이는 서로 분리된 제1 소스 셀렉트 라인과 제2 소스 셀렉트 라인을 포함할 수 있다. 제1 소스 셀렉트 라인은 복수의 제1 메모리 셀 스트링들에 접속될 수 있고, 제2 소스 셀렉트 라인은 복수의 제2 메모리 셀 스트링들에 접속될 수 있다.
도 3은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 평면도이다. 특히, 도 3은 반도체 메모리 장치의 게이트 적층체들의 레이아웃을 나타낸다.
도 3을 참조하면, 반도체 메모리 장치는 복수의 게이트 적층체들(GST)을 포함할 수 있다. 각각의 게이트 적층체(GST)는 평면을 따라 연장될 수 있다. 일 실시 예로서, 게이트 적층체(GST)는 XYZ좌표계의 XY평면을 따라 연장될 수 있다.
게이트 적층체(GST)는 셀 어레이 영역(CAR) 및 콘택영역(CTR)을 포함할 수 있다. 게이트 적층체(GST)의 콘택영역(CTR)은 셀 어레이 영역(CAR)으로부터 연장될 수 있다. 일 실시 예로서, 게이트 적층체(GST)의 콘택영역(CTR)은 셀 어레이 영역(CAR)으로부터 X축 방향으로 연장될 수 있다. 게이트 적층체(GST)의 콘택영역(CTR)은 복수의 패드부들(P11 내지 P14, P21 내지 P24)을 포함할 수 있다. 복수의 패드부들(P11 내지 P14, P21 내지 P24)은 Z축 방향으로 서로 다른 레벨들에 배치될 수 있고, 콘택영역(CTR)에서 계단형 구조를 형성할 수 있다.
게이트 적층체(GST)는 셀 어레이 영역(CAR)을 따라 정의된 제1 측벽(SW1) 및 콘택영역(CTR)을 따라 정의된 제2 측벽(SW2)을 포함할 수 있다. 제1 측벽(SW1)은 제2 측벽(SW2)보다 높은 표면 거칠기(surface roughness)를 가질 수 있다. 제1 측벽(SW1)은 웨이브형으로 연장됨으로써, 요철면을 가질 수 있다. 일 실시 예로서, 제1 측벽(SW1)은 X축 방향을 따라 정의된 웨이브형 요철면을 가질 수 있다. 제2 측벽(SW2)은 실질적으로 직선형으로 연장될 수 있다. 일 실시 예로서, 제2 측벽(SW2)은 X축 방향을 따라 직선형으로 연장될 수 있다.
서로 이격된 복수의 게이트 적층체들(GST) 사이에 복수의 수직 구조체들(280)이 배치될 수 있다. 예를 들어, 복수의 게이트 적층체들(GST)은 제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2)를 포함할 수 있고, 복수의 수직 구조체들(280) 중 하나는 제1 게이트 적층체(GST1)와 제2 게이트 적층체(GST2) 사이에 배치될 수 있다.
각각의 수직 구조체(280)는 제1 부분(280A) 및 제2 부분(280B)을 포함할 수 있다. 수직 구조체(280)의 제1 부분(280A)은 게이트 적층체(GST)의 셀 어레이 영역(CAR)을 따라 연장될 수 있고, 수직 구조체(280)의 제2 부분(280B)은 게이트 적층체(GST)의 콘택영역(CTR)을 따라 연장될 수 있다. 예를 들어, 수직 구조체(280)의 제1 부분(280A)은 제1 게이트 적층체(GST1)의 셀 어레이 영역(CAR)과 제2 게이트 적층체(GST2)의 셀 어레이 영역(CAR) 사이에 배치될 수 있다. 또한, 수직 구조체(280)의 제2 부분(280B)은 제1 게이트 적층체(GST1)의 콘택영역(CTR)과 제2 게이트 적층체(GST2)의 콘택영역(CTR) 사이에 배치될 수 있다.
반도체 메모리 장치는 수직 구조체(280)의 제1 부분(280A) 양측에서 게이트 적층체(GST)의 셀 어레이 영역(CAR)을 Z축 방향으로 관통하는 복수의 셀 플러그들(CPL)을 포함할 수 있다. 수직 구조체(280)의 제1 부분(280A)은 복수의 셀 플러그들(CPL)을 향하는 요철면을 가질 수 있고, 제1 부분(280A)의 요철면은 게이트 적층체(GST)의 제1 측벽(SW1)을 따라 정의될 수 있다.
게이트 적층체(GST) 내부에 게이트 분리 구조체(253)가 매립될 수 있다. 게이트 분리 구조체(253)는 도 2에 도시된 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)을 서로 분리시키는 절연물일 수 있다. 게이트 분리 구조체(253)는 수직 구조체(280)의 제1 부분(280A)과 동일한 방향으로 연장될 수 있다. 일 실시 예로서, 게이트 분리 구조체(253)는 X축 방향으로 연장될 수 있다. 복수의 셀 플러그들(CPL)은 게이트 분리 구조체(253) 양측의 제1 그룹과 제2 그룹으로 구분될 수 있다. 복수의 셀 플러그들(CPL)의 제1 그룹과 제2 그룹 사이에 복수의 더미 플러그들(DPL)이 배치될 수 있다. 복수의 더미 플러그들(DPL)은 게이트 적층체(GST)를 Z축 방향으로 관통할 수 있고, 게이트 분리 구조체(253)의 연장방향을 따라 일렬로 배열될 수 있다. 게이트 분리 구조체(253)는 복수의 더미 플러그들(DPL) 내부로 연장될 수 있다. 게이트 분리 구조체(253)는 Z축 방향으로 더미 플러그(DPL)보다 짧게 형성될 수 있다.
반도체 메모리 장치는 복수의 도전성 게이트 게이트 콘택들(293)을 포함할 수 있다. 복수의 도전성 게이트 콘택들(293)은 수직 구조체(280)의 제2 부분(280B) 양측에 배치될 수 있다. 복수의 도전성 게이트 콘택들(293)은 게이트 적층체(GST)의 복수의 패드부들(P11 내지 P14, P21 내지 P24)에 접촉되고, Z축 방향으로 연장될 수 있다.
수직 구조체(280)의 제1 부분(280A) 및 제2 부분(280B) 각각은 절연물로 구성되거나, 절연물 및 절연물을 관통하는 도전물로 구성될 수 있다. 일 실시 예로서, 수직 구조체(280)의 제1 부분(280A) 및 제2 부분(280B) 각각은 절연막(281) 및 도전성 소스콘택(283)을 포함할 수 있다.
절연막(281)은 게이트 적층체(GST)의 제1 측벽(SW1) 및 제2 측벽(SW2)을 따라 연장될 수 있다. 도전성 소스콘택(283)은 절연막(281)에 의해 게이트 적층체(GST)로부터 이격될 수 있다. 도전성 소스콘택(283)은 도프트 반도체막, 금속 실리사이드막, 금속 베리어막 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 도전성 소스콘택(283)은 절연막(281)을 따라 연장될 수 있고, 라인형으로 형성될 수 있다. 일 실시 예로서, 절연막(281) 및 도전성 소스콘택(283) 각각은 X축 방향으로 연장될 수 있다.
게이트 적층체(GST)의 콘택영역(CTR)은 수직 절연구조(257) 및 복수의 지지기둥들(255)에 의해 관통될 수 있다. 수직 절연구조(257)와 복수의 지지기둥들(255)은 동일한 절연물로 구성될 수 있다.
수직 절연구조(257)는 게이트 적층체(GST)의 콘택영역(CTR)에서 라인형으로 연장될 수 있다. 일 실시 예로서, 수직 절연구조(257)는 게이트 적층체(GST)의 콘택영역(CTR)에서 X축 방향으로 연장될 수 있다.
복수의 지지기둥들(255)은 복수의 도전성 게이트 콘택들(293)과 교대로 배치될 수 있다. 일 실시 예로서, 복수의 지지기둥들(255)과 복수의 도전성 게이트 콘택들(293)은 X축 방향으로 교대로 배치될 수 있다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 일부를 확대하여 나타낸 평면도이다. 도 4는 게이트 적층체(GST)의 제1 측벽(SW1)과 제2 측벽(SW2)간 경계부와 수직 구조체(280)의 제1 부분(280A)과 제2 부분(280B)간 경계부를 확대하여 나타낸 평면도이다.
도 4를 참조하면, 각 게이트 적층체(GST)의 제1 측벽(SW1)과 제2 측벽(SW2)은 서로 연결될 수 있다. 절연막(281) 및 도전성 소스콘택(283) 각각은 수직 구조체(280)의 제1 부분(280A)으로부터 수직 구조체(280)의 제2 부분(280B)으로 연장될 수 있다.
도 5a 및 도 5b는 도 3에 도시된 반도체 메모리 장치의 단면도들이다. 도 5a는 도 3에 도시된 선 I-I' 및 선 Ⅱ-Ⅱ'를 따라 절취한 반도체 메모리 장치의 단면도이고, 도 5b는 도 3에 도시된 선 Ⅲ-Ⅲ'를 따라 절취한 반도체 메모리 장치의 단면도이다.
도 5a 및 도 5b를 참조하면, 복수의 게이트 적층체들(GST)은 소스 구조체(260) 상에 배치될 수 있다. 게이트 적층체들(GST) 각각과 소스 구조체(260) 사이에 하부 절연막(235)이 배치될 수 있다.
소스 구조체(260)는 각 게이트 적층체(GST)의 셀 어레이 영역(CAR) 및 콘택영역(CTR)에 의해 중첩되도록 평면을 따라 연장될 수 있다. 일 실시 예로서, 소스 구조체(260)는 XY평면을 따라 연장될 수 있다. 도면에 도시되진 않았으나, 소스 구조체(260) 아래에 도 1에 도시된 주변회로구조(190)를 구성하는 트랜지스터들을 포함하는 반도체 기판이 배치될 수 있다. 이 경우, 소스 구조체(260)는 반도체 기판을 덮는 절연구조 상에 배치될 수 있다.
소스 구조체(260)는 도프트 반도체막을 포함할 수 있다. 일 실시 예로서, 소스 구조체(260)는 순차로 적층된 제1 반도체막(231), 채널 콘택막(263) 및 제2 반도체막(233)을 포함할 수 있다. 제1 반도체막(231), 채널 콘택막(263) 및 제2 반도체막(233) 각각은 도전형 불순물을 포함하는 도프트 반도체막으로 구성될 수 있다. 일 실시 예로서, 제1 반도체막(231), 채널 콘택막(263) 및 제2 반도체막(233) 각각은 n형 도프트 반도체막으로 구성될 수 있다.
제2 반도체막(233)은 제1 반도체막(231) 상에 배치될 수 있다. 채널 콘택막(263)은 제1 반도체막(231)과 제2 반도체막(233) 사이에 배치될 수 있다.
수직 구조체의 제1 부분(280A)과 제2 부분(280B)은 소스 구조체(260) 내부로 연장될 수 있다. 일 실시 예로서, 수직 구조체의 제1 부분(280A)과 제2 부분(280B) 각각은 하부 절연막(235), 제2 반도체막(233) 및 채널 콘택막(263)을 관통할 수 있다.
도전성 소스콘택(283)은 소스 구조체(260)에 접속될 수 있다. 일 실시 예로서, 도전성 소스콘택(283)은 소스 구조체(260)의 제1 반도체막(231)에 접촉될 수 있다. 소스 구조체(260) 및 도전성 소스콘택(283)은 도 2에 도시된 소스라인(SL)에 접속될 수 있다. 일 실시 예로서, 소스 구조체(260)는 도전성 소스콘택(283)을 경유하여 도 2에 도시된 소스라인(SL)에 접속될 수 있다.
절연막(281)은 각각의 게이트 적층체(GST)와 도전성 소스콘택(273) 사이에 배치될 수 있다. 절연막(281)은 하부 절연막(235)을 관통할 수 있고, 제1 반도체막(231)을 향해 연장될 수 있다. 일 실시 예에 따르면, 소스 구조체(260)의 제1 반도체막(231), 채널 콘택막(263) 및 제2 반도체막(233) 각각과 절연막(281) 사이에 산화막(265)이 개재될 수 있다.
복수의 셀 플러그들(CPL)에 의해 복수의 메모리 셀 스트링들(CS)이 정의될 수 있다. 각각의 메모리 셀 스트링(CS)은 소스 구조체(260)와 게이트 적층체(GST)의 복수의 도전패턴들(CP)에 접속될 수 있다. 게이트 적층체(GST)는 복수의 도전패턴들(CP)뿐 아니라, 복수의 층간 절연막들(ILD)을 포함할 수 있다. 복수의 도전패턴들(CP)과 복수의 층간 절연막들(ILD)은 소스 구조체(260) 상에 Z축 방향으로 교대로 적층될 수 있다. 각각의 도전패턴(CP)은 도프트 반도체막, 금속막, 도전성 금속 질화물 등의 다양한 도전물로 형성될 수 있다. 도전패턴(CP)은 단일의 도전물로 형성되거나, 2종 이상의 도전물을 포함할 수 있다. 각각의 층간 절연막(ILD)은 실리콘 산화막을 포함할 수 있다.
각각의 셀 플러그(CPL)는 제1 메모리 패턴(ML1), 채널구조(CH), 코어 절연막(CO) 및 제2 메모리 패턴(ML2)을 포함할 수 있다.
채널구조(CH)는 게이트 적층체(GST)를 관통할 수 있다. 채널구조(CH)는 소스 구조체(260)에 접촉되도록 소스 구조체(260) 내부로 연장될 수 있다. 일 실시 예로서, 채널구조(CH)는 소스 구조체(260)의 제2 반도체막(233)을 관통할 수 있고, 제1 반도체막(231) 내부로 연장될 수 있다. 소스 구조체(260)의 채널 콘택막(263)은 채널구조(CH)의 측벽에 접촉될 수 있고, 채널구조(CH)의 측벽을 감쌀 수 있다. 채널구조(CH)는 메모리 셀 스트링(CS)의 채널영역으로 이용될 수 있다. 채널구조(CH)는 반도체막으로 구성될 수 있다. 채널구조(CH)는 코어 절연막(CO)의 측벽, 바닥면 및 상면을 따라 연장될 수 있다. 코어 절연막(CO) 상에 형성된 채널구조(CH)의 단부에 도프트 영역(DPA)이 정의될 수 있다. 채널구조(CH)의 도프트 영역(DPA)은 n형 불순물을 포함할 수 있다.
제1 메모리 패턴(ML1)은 게이트 적층체(GST) 및 채널구조(CH) 사이에 배치될 수 있다. 제1 메모리 패턴(ML1)은 소스 구조체(260)의 제2 반도체막(233)과 채널구조(CH) 사이로 연장될 수 있다. 제2 메모리 패턴(ML2)은 소스 구조체(260)의 제1 반도체막(231)과 채널구조(CH) 사이에 배치될 수 있다.
복수의 도전패턴들(CP)은 도 2에 도시된 제1 드레인 셀렉트 라인(DSL1), 제 2 드레인 셀렉트 라인(DSL2), 복수의 워드라인들(WL) 및 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 일 실시 예로서, 복수의 도전패턴들(CP) 중 소스 구조체(260)이 인접한 적어도 한층은 도 2에 도시된 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 복수의 도전패턴들(CP) 중 최상층에 배치된 도전패턴들은 도 2에 도시된 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)으로 이용될 수 있다. 복수의 도전패턴들(CP) 중 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2) 각각과 소스 셀렉트 라인(SSL) 사이에 배치된 도전패턴들은 도 2에 도시된 워드라인들(WL)로 이용될 수 있다.
상술한 구조에 따르면, 워드라인으로 이용되는 도전패턴(CP)과 채널구조(CH)의 교차부에 도 2에 도시된 메모리 셀(MC)이 정의될 수 있다. 또한, 제1 드레인 셀렉트 라인 또는 제2 드레인 셀렉트 라인으로 이용되는 도전패턴(CP)과 채널구조(CH)의 교차부에 도 2에 도시된 드레인 셀렉트 트랜지스터(DST)가 정의될 수 있다. 그리고, 소스 셀렉트 라인으로 이용되는 도전패턴(CP)과 채널구조(CH)의 교차부에 도 2에 도시된 소스 셀렉트 트랜지스터(SST)가 정의될 수 있다. 소스 셀렉트 트랜지스터(SST), 메모리 셀(MC), 드레인 셀렉트 트랜지스터(DST)는 채널구조(CH)에 의해 직렬로 연결될 수 있고, 메모리 셀 스트링(CS)을 구성할 수 있다.
게이트 적층체(GST)의 콘택영역(CTR)에서 복수의 층간 절연막들(ILD) 및 복수의 도전패턴들(CP)은 복수의 패드부들(P11 내지 P14, P21 내지 P24)을 구성할 수 있다. 패드부들(P11 내지 P14, P21 내지 P24) 각각은 각각의 패드부에 대응하는 층간 절연막(ILD)의 단부 및 도전패턴(CP)의 단부 한쌍으로 구성될 수 있다.
복수의 게이트 적층체들(GST) 및 복수의 셀 플러그들(CPL)은 제1 상부 절연막(251)으로 덮힐 수 있다. 수직 절연구조(257)와 지지기둥(255)은 제1 상부 절연막(251) 및 게이트 적층체(GST)를 관통할 수 있다. 수직 절연구조(257)와 지지기둥(255)의 바닥면은 제2 반도체막(233)의 상면을 따라 연장될 수 있다.
제1 상부 절연막(251), 수직 절연구조(257) 및 지지기둥(255)은 제2 상부 절연막(271)으로 덮힐 수 있다. 제2 상부 절연막(271)은 복수의 도전성 비트라인 콘택들(291) 및 복수의 도전성 게이트 콘택들(293)에 의해 관통될 수 있다.
각각의 도전성 비트라인 콘택(291)은 그에 대응하는 셀 플러그(CPL)의 채널구조(CH)로부터 제1 상부 절연막(251) 및 제2 상부 절연막(271)을 관통하도록 연장될 수 있다. 채널구조(CH)는 도전성 비트라인 콘택(291)을 경유하여 도 2에 도시된 비트라인(BL)에 접속될 수 있다.
각각의 도전성 게이트 콘택(293)은 복수의 패드부들(P11 내지 P14, P21 내지 P24) 중 그에 대응하는 게이트 적층체(GST)의 패드부의 도전패턴(CP)에 접촉되고, 제1 상부 절연막(251) 및 제2 상부 절연막(271)을 관통하도록 연장될 수 있다. 복수의 도전패턴들(CP)은 복수의 도전성 게이트 콘택(293)을 경유하여, 도 1에 도시된 로우 디코더(120)에 접속될 수 있다.
이하, 반도체 메모리 장치의 셀 어레이 영역(CAR) 및 콘택영역(CTR) 위주로 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 설명한다. 이하, 도 3, 도 4, 도 5a 및 도 5b에 도시된 바와 동일한 구성들에 대한 중복되는 설명은 생략한다.
도 6, 도 7a 및 도 7b는 본 발명의 실시 예에 따른 하부구조의 형성공정을 나타내는 도면들이다. 도 6은 하부구조를 나타는 평면도이고, 도 7a는 도 6에 도시된 선 I-I' 및 선 Ⅱ-Ⅱ'를 따라 절취한 하부구조의 단면도이고, 도 7b는 도 3에 도시된 선 Ⅲ-Ⅲ'를 따라 절취한 하부구조의 단면도이다.
도 6, 도 7a 및 도 7b를 참조하면, 하부구조(300)는 제1 반도체막(231), 제1 반도체막(231)상의 희생 소스막(303), 희생 소스막(303) 상의 제2 반도체막(233) 및 제2 반도체막(233)을 관통하는 식각 정지패턴(310)을 포함할 수 있다. 제1 반도체막(231)은 도전형 도펀트를 포함할 수 있다. 일 실시 예로서, 제1 반도체막(231)은 n형 도프트 실리콘을 포함할 수 있다. 제2 반도체막(233)은 도전형의 도펀트를 포함하거나, 언도프트막일 수 있다. 일 실시 예로서, 제2 반도체막(233)은 n형 도프트 실리콘을 포함하거나, 언도프트 실리콘을 포함할 수 있다. 일 실시 예로서, 희생 소스막(303)은 언도프트 실리콘을 포함할 수 있다. 식각 정지패턴(310)은 제2 반도체막(233)에 대한 식각 선택비를 갖는 금속을 포함할 수 있다. 일 실시 예로서, 식각 정지패턴(310)은 식각 정지패턴(310)의 측벽 및 바닥면을 따라 연장된 제1 금속 질화막(313) 및 제1 금속 질화막(313) 상의 제1 금속막(315)을 포함할 수 있다. 일 실시 예로서, 제1 금속 질화막(313)은 티타늄 질화막을 포함할 수 있고, 제1 금속막(315)은 텅스텐을 포함할 수 있다.
하부구조(300)는 제1 반도체막(231)과 희생 소스막(303) 사이의 제1 보호막(301) 및 희생 소스막(303)과 제2 반도체막(233) 사이의 제2 보호막(305)을 더 포함할 수 있다. 제1 보호막(301) 및 제2 보호막(305)은 희생 소스막(303)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시 예로서, 제1 보호막(301) 및 제2 보호막(305)은 산화막을 포함할 수 있다.
하부구조(300)는 제2 반도체막(233) 상의 하부 절연막(235)을 더 포함할 수 있다. 하부 절연막(235)은 산화막을 포함할 수 있다.
하부구조(300)를 형성하는 단계는, 상술한 제1 반도체막(231), 제1 보호막(301), 희생 소스막(303), 제2 보호막(305), 제2 반도체막(233) 및 하부 절연막(235)을 순차로 적층하는 단계, 하부 절연막(235) 및 제2 반도체막(233)을 관통하는 복수의 홈들(grooves; 311)을 형성하는 단계, 각각의 홈(311)의 표면을 따라 제1 금속 질화막(313)을 형성하는 단계, 제1 금속 질화막(313) 상에 제1 금속막(315)을 형성하는 단계 및 하부 절연막(235)이 노출되도록 제1 금속막(315) 및 제1 금속 질화막(313)을 평탄화하는 단계를 포함할 수 있다.
각각의 홈(311)은 하부구조(300)의 셀 어레이 영역(CAR)으로부터 하부구조(300)의 콘택영역(CTR)으로 연장될 수 있다. 일 실시 예로서, 복수의 홈들(311)은 X축 방향으로 연장된 라인형으로 형성될 수 있으며, Y축 방향으로 서로 이격될 수 있다.
도면에 도시되진 않았으나, 일 실시 예로서, 하부구조(300)를 형성하기 전, 도 1에 도시된 주변회로구조(190)를 구성하는 트랜지스터들을 포함하는 제1 반도체 기판이 제공될 수 있다. 이 경우, 하부구조(300)는 제1 반도체 기판을 덮는 절연구조 상에 배치될 수 있다. 다른 실시 예로서, 하부구조(300)는 제1 반도체 기판과 구분되는 별도의 제2 반도체 기판 상에 형성될 수 있으며, 제2 반도체 기판 상에서 메모리 셀 어레이를 형성하기 위한 후속 공정을 수행할 수 있다. 이 경우, 도 1에 도시된 주변회로구조(190)를 구성하는 트랜지스터들을 포함하는 제1 반도체 기판은 본딩패드들을 통해 제2 반도체 기판 상의 메모리 셀 어레이에 본딩될 수 있다.
도 8, 도 9a, 도 9b, 도 10, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a 및 도 13b는 본 발명의 실시 예에 따른 적층체 및 홀 그룹의 형성공정 및 복수의 희생기둥들의 형성공정을 나타내는 도면들이다.
도 8은 제1 적층체(320A) 및 제1 홀 그룹(HG1)을 나타내는 평면도이고, 도 9a는 도 8에 도시된 선 I-I' 및 선 Ⅱ-Ⅱ'를 따라 절취한 제1 적층체(320A)의 단면도이고, 도 9b는 도 8에 도시된 선 Ⅲ-Ⅲ'를 따라 절취한 제1 적층체(320A)의 단면도이다.
도 8, 도 9a 및 도 9b를 참조하면, 적층체 및 홀 그룹의 형성공정은 제1 적층체(320A)를 형성하는 단계 및 제1 홀 그룹(HG1)을 형성하는 단계를 포함할 수 있다.
제1 적층체(320A)를 형성하는 단계는 하부구조(300) 상에 복수의 하부 제1 물질막들(321A) 및 복수의 하부 제2 물질막들(323A)을 교대로 적층하는 단계를 포함할 수 있다. 제1 적층체(320A)는 셀 어레이 영역(CAR) 및 콘택영역(CTR)을 포함할 수 있다. 복수의 하부 제1 물질막들(321A) 및 복수의 하부 제2 물질막들(323A)은 셀 어레이 영역(CAR)으로부터 콘택영역(CTR)으로 연장될 수 있다.
각각의 하부 제1 물질막(321A)은 도 5a 및 도 5b에 도시된 층간 절연막(ILD)과 동일한 물질을 포함할 수 있다. 각각의 하부 제2 물질막(323A)은 하부 제1 물질막(321A)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시 예로서, 하부 제1 물질막(321A)은 실리콘 산화막 등의 산화물을 포함할 수 있고, 하부 제2 물질막(323A)은 실리콘 질화막 등의 질화막을 포함할 수 있다. 복수의 하부 제1 물질막들(321A) 및 복수의 하부 제2 물질막들(323A) 각각에 대한 제1 금속막(315)의 식각 선택비는 복수의 하부 제1 물질막들(321A) 및 복수의 하부 제2 물질막들(323A) 각각에 대한 제2 반도체막(233)의 식각 선택비 보다 높을 수 있다.
이어서, 제1 적층체(320A) 상에 제1 하드 마스크 패턴(325)을 형성할 수 있다. 제1 하드 마스크 패턴(325)은 카본막을 포함할 수 있다. 제1 하드 마스크 패턴(325)은 포토리소그래피 공정을 이용하여 정의된 복수의 제1 개구부들(OP1)을 포함할 수 있다. 각각의 제1 개구부(OP1)는 제1 적층체(320A)의 셀 어레이 영역(CAR)에 중첩될 수 있고, 제1 적층체(320A)의 콘택영역(CTR)은 제1 하드 마스크 패턴(325)에 의해 차단될 수 있다.
이 후, 각각의 제1 개구부(OP1)를 통해 복수의 하부 제1 물질막들(321A) 및 복수의 하부 제2 물질막들(323A)을 식각함으로써, 제1 홀 그룹(HG1)이 형성될 수 있다. 제1 홀 그룹(HG1)을 형성하기 위한 식각공정 동안, 하부 절연막(235)이 식각될 수 있다.
제1 적층체(320A)의 셀 어레이 영역(CAR)은 일 방향으로 교대로 배치된 복수의 제1 영역들(AR1) 및 복수의 제2 영역들(AR2)을 포함할 수 있다. 복수의 제1 영역들(AR1) 및 복수의 제2 영역들(AR2)의 배열방향은 셀 어레이 영역(CAR) 및 콘택영역(CTR)의 배열방향과 상이할 수 있다. 일 실시 예로서, 복수의 제1 영역들(AR1) 및 복수의 제2 영역들(AR2)은 Y축 방향으로 교대로 배치될 수 있다. 서로 이웃한 2개의 제1 영역들(AR1)은 식각 정지패턴(310) 양측에 배치될 수 있다. 제2 영역(AR2)은 그에 대응하는 식각 정지패턴(310)에 중첩될 수 있다.
각각의 제1 영역(AR1)은 2이상의 메모리 셀 스트링 영역들(MSA) 및 메모리 셀 스트링 영역들(MSA) 사이의 더미영역(DMA)을 포함할 수 있다. 제1 영역(AR1)의 메모리 셀 스트링 영역들(MSA)은 복수의 제1 영역들(AR1) 및 복수의 제2 영역들(AR2)의 배열방향으로 배열될 수 있다.
제1 홀 그룹(HG1)은 복수의 하부 채널홀들(327A), 복수의 하부 더미홀들(327B) 및 복수의 하부 보조홀들(327C)을 포함할 수 있다. 각각의 하부 채널홀(327A) 및 각각의 하부 더미홀(327B)은 제1 적층체(320A)의 제1 영역(AR1)을 관통할 수 있고, 각각의 하부 보조홀(327C)은 제1 적층체(320A)의 제2 영역(AR2)을 관통할 수 있다. 하부 채널홀(327A) 및 하부 더미홀(327B)에 의해 제2 반도체막(233)이 노출될 수 있고, 하부 보조홀(327C)에 의해 식각 정지패턴(310)의 제1 금속막(315)이 노출될 수 있다. 하부 채널홀(327A), 하부 더미홀(327B) 및 하부 보조홀(327C) 각각의 횡단면은 원형, 타원형 또는 다각형일 수 있다.
복수의 하부 채널홀들(327A)은 복수의 행들에 배열될 수 있다. 각 행의 하부 채널홀들은 콘택영역(CTR)을 향하는 제1 방향으로 일렬로 정렬될 수 있다. 일 실시 예로서, 각 행의 하부 채널홀들은 X축 방향으로 일렬로 정렬될 수 있다. 복수의 하부 채널홀들(327A)은 제1 행에 배열된 복수의 제1 하부 채널홀들(327A1) 및 제2 행에 배열된 복수의 제2 하부 채널홀들(327A2)을 포함할 수 있다. 제1 행 및 제2 행은 제2 영역(AR2)의 양측에 배치될 수 있다. 복수의 하부 보조홀들(327C)은 제2 영역(AR2)에서 2개의 행들에 배열된 하부 보조홀들을 포함할 수 있다. 예를 들어, 복수의 하부 보조홀들(327C)은 제1 행에 인접한 제3 행에 배열된 복수의 제1 하부 보조홀들(327C1) 및 제2 행에 인접한 제4 행에 배열된 복수의 제2 하부 보조홀들(327C2)을 포함할 수 있다. 이러한 배열에 따르면, 제1 하부 보조홀(327C1) 및 제2 하부 보조홀(327C2)은 제1 하부 채널홀(327A1)과 제2 하부 채널홀(327A2) 사이에 배치될 수 있다.
하부 더미홀(327B)은 하부 채널홀(327A)과 실질적으로 동일한 폭을 가질 수 있다. 이에 따라, 제1 영역(AR1)에서 홀 패턴들의 균일성을 향상시킬 수 있다.
서로 이웃한 행들에 배열된 제1 하부 보조홀(327C1)과 제2 하부 보조홀(327C2) 사이의 간격은 서로 이웃한 행들에 배열된 하부 보조홀(327C)과 하부 채널홀(327A) 사의 간격(D1)보다 좁게 정의될 수 있다. 예를 들어, 제1 하부 보조홀(327C1)과 제2 하부 보조홀(327C2) 사이의 간격은 제1 하부 채널홀(327A1)과 제1 하부 보조홀(327C1) 사이 또는 제2 하부 채널홀(327A2)과 제2 하부 보조홀(327C2) 사이의 간격(D1)보다 좁게 정의될 수 있다. 서로 이웃한 행들에 배열된 하부 보조홀(327C)과 하부 채널홀(327A) 사이의 간격(D1)은 서로 이웃한 행들에 배열된 하부 채널홀들(327A) 사이의 간격(D2) 및 서로 이웃한 행들에 배열된 하부 채널홀(327A) 및 하부 더미홀(327B) 사이의 간격(D3)보다 넓게 정의될 수 있다. 이러한 설계 조건에 따르면, 도 25에 도시된 공정을 진행함에 있어, 공정마진 확보에 유리할 수 있다.
서로 이웃한 행들에 배열된 하부 채널홀(327A) 및 하부 더미홀(327B) 사이의 간격(D3)은 서로 이웃한 행들에 배열된 하부 채널홀들(327A) 사이의 간격(D2)과 실질적으로 동일할 수 있다. 이에 따라, 제1 영역(AR1)에서 홀 패턴의 균일성을 향상시킬 수 있다.
복수의 제1 영역들(AR1) 및 복수의 제2 영역들(AR2)의 배열방향인 제2 방향에서 하부 보조홀(327C)은 하부 채널홀(327A) 및 하부 더미홀(327B)보다 좁은 폭을 가질 수 있다. 일 실시 예로서, Y축 방향에서 하부 보조홀(327C)은 하부 채널홀(327A) 및 하부 더미홀(327B)보다 좁은 폭을 가질 수 있다. 이에 따라, 복수의 하부 보조홀들(327C)을 위해 제공된 제2 영역(AR2)의 면적을 줄일 수 있으므로 반도체 메모리 장치의 집적도를 향상시킬 수 있다.
본 발명의 실시 예에 따르면, 제1 적층체(320A)의 제1 영역(AR1)에 하부 채널홀(327A)과 하부 더미홀(327B)을 형성하는 동안, 제1 적층체(320A)의 제2 영역(AR2)에 하부 보조홀(327C)이 형성될 수 있다. 이로써, 본 발명의 실시 예는 셀 어레이 영역(CAR)에서의 홀 패턴의 연속성을 향상시킬 수 있다. 예를 들어, 제2 영역(AR2)에 하부 보조홀(327C)을 배치하지 않는 경우, 셀 어레이 영역(CAR)은 홀 패턴이 연속되는 영역과 홀 패턴이 형성되지 않는 영역으로 구분될 수 있다. 이 경우, 제1 개구부를 정의하기 위한 포토리소그래피 공정을 진행하는 동안, 광학적인 왜곡현상이 발생할 수 있으며, 홀 패턴이 형성되지 않은 영역에 인접한 제1 개구부의 형상이 왜곡될 수 있다. 본 발명의 실시 예에 따르면, 제1 적층체(320A)의 제1 영역(AR1)에 하부 채널홀(327A)과 하부 더미홀(327B)을 형성하는 동안, 제1 적층체(320A)의 제2 영역(AR2)에 하부 보조홀(327C)이 형성될 수 있도록, 복수의 제1 개구부들(OP1)을 위한 포토마스크를 설계할 수 있다. 이러한 설계에 따르면, 복수의 제1 개구부들(OP1)을 위한 포토리소그래피 공정 동안 광학적인 왜곡을 줄일 수 있다. 이로써, 본 발명의 실시 예는 복수의 제1 개구부들(OP1)의 형상왜곡을 줄일 수 있고, 복수의 제1 개구부들(OP1)에 의해 정의되는 제1 홀 그룹(HG1)의 형상왜곡을 줄일 수 있다. 예를 들어, 복수의 하부 채널홀들(327A) 중 제2 영역(AR2)에 인접한 행의 하부 채널홀(327A1 또는 327A2)과 나머지 행의 하부 채널홀(327A3)의 형상이 실질적으로 동일할 수 있다.
본 발명의 실시 예에 따르면, 광학적인 왜곡현상이 개선되므로, 복수의 하부 채널홀들(327A) 및 복수의 하부 더미홀들(327B)은 실질적으로 동일한 폭으로 제1 영역(AR1)에 형성될 수 있다.
도 10은 도 8 및 도 9a에 도시된 복수의 하부 채널홀들(327A) 각각의 깊이를 확장하는 공정을 나타내는 평면도이다.
도 10을 참조하면, 적층체 및 홀 그룹의 형성공정은 깊이가 확장된 복수의 하부 채널홀들(327A')을 형성하는 단계를 포함할 수 있다. 이를 위해, 도 8 및 도 9a에 도시된 제1 홀 그룹(HG1)을 통해 노출된 제2 반도체막(233), 제2 보호막(305), 희생 소스막(303) 및 제1 보호막(301)을 선택적으로 식각할 수 있다. 이로써, 도 8 및 도 9a에 도시된 복수의 하부 채널홀들(327A)은 제2 반도체막(233), 제2 보호막(305), 희생 소스막(303) 및 제1 보호막(301)을 관통하는 깊이로 연장될 수 있으며, 깊이가 확장된 복수의 하부 채널홀들(327A')이 정의될 수 있다.
깊이가 확장된 복수의 하부 채널홀들(327A')은 제1 반도체막(231)의 내부로 연장될 수 있다. 깊이가 확장된 복수의 하부 채널홀들(237A')을 형성하는 동안, 도 8에 도시된 하부 더미홀(327B)이 하부 채널홀과 마찬가지로 깊이가 확장됨으로써, 제1 반도체막(231) 내부로 연장될 수 있다.
하부 보조홀(327C)에 중첩된 제2 반도체막(233), 제2 보호막(305), 희생 소스막(303) 및 제1 보호막(301)은 선택적 식각공정 동안, 식각 정지패턴(310)에 의해 보호될 수 있다.
도 11a 및 도 11b는 하부 희생그룹(330)을 나타내는 단면도들이다.
도 11a 및 도 11b를 참조하면, 복수의 희생기둥들의 형성공정은 하부 희생그룹(330)을 형성하는 단계를 포함할 수 있다. 하부 희생그룹(330)을 형성하는 단계는 복수의 하부 보조홀들(327C) 및 깊이가 확장된 복수의 하부 채널홀들(327A') 각각을 채우는 희생물을 형성하는 단계 및 제1 적층체(320A)가 노출되도록 희생물의 표면을 평탄화하는 단계를 포함할 수 있다. 도면에 도시되진 않았으나, 깊이가 확장된 복수의 하부 더미홀들 또한 희생물로 채워질 수 있다.
희생물은 제1 적층체(320A)의 하부 제1 물질막(321A) 및 하부 제2 물질막들(323A)에 대한 식각 선택비를 가질 뿐 아니라, 제1 반도체막(231), 희생 소스막(303) 및 제2 반도체막(233)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시 예로서, 희생물은 제2 금속 질화막(331), 제2 금속막(333) 및 제3 금속 질화막(335)을 포함할 수 있다. 예를 들어, 제2 금속 질화막(331) 및 제3 금속 질화막(335)은 제1 금속 질화막(313)과 같이, 티타늄 질화막을 포함할 수 있다. 제2 금속막(333)은 제1 금속막(315)과 같이 텅스텐을 포함할 수 있다.
제2 금속 질화막(331)은 복수의 하부 보조홀들(327C) 및 깊이가 확장된 복수의 하부 채널홀들(327A') 각각의 표면을 따라 연장될 수 있다. 제2 금속막(333)은 제2 금속 질화막(331) 상에 형성될 수 있으며, 복수의 하부 보조홀들(327C) 및 깊이가 확장된 복수의 하부 채널홀들(327A')보다 낮은 높이로 형성될 수 있다. 제3 금속 질화막(335)은 제2 금속막(333) 상에서 복수의 하부 보조홀들(327C) 및 깊이가 확장된 복수의 하부 채널홀들(327A') 각각의 내부에 배치될 수 있다.
하부 희생그룹(330)은 깊이가 확장된 하부 채널홀(327A')을 채우는 제1 하부 희생기둥(330A) 및 하부 보조홀(327C)을 채우는 제2 하부 희생기둥(330C)을 포함할 수 있다. 도면에 도시되진 않았으나, 하부 희생그룹(330)은 깊이가 확장된 하부 더미홀을 채우는 하부 더미기둥을 포함할 수 있으며, 하부 더미기둥의 단면은 제1 하부 희생기둥(330A)과 실질적으로 동일할 수 있다.
도 12a 및 도 12b는 제2 적층체(320B) 및 제2 홀 그룹(HG2)을 나타내는 단면도들이다.
도 12a 및 도 12b를 참조하면, 적층체 및 홀 그룹의 형성공정은 제2 적층체(320B)를 형성하는 단계 및 제2 홀 그룹(HG2)을 형성하는 단계를 포함할 수 있다.
제2 적층체(320B)를 형성하는 단계는 제1 적층체(320A) 상에 복수의 상부 제1 물질막들(321B) 및 복수의 상부 제2 물질막들(323B)을 교대로 적층하는 단계를 포함할 수 있다. 제2 적층체(320B)는 제1 적층체(320A)와 마찬가지로 셀 어레이 영역(CAR) 및 콘택영역(CTR)을 포함할 수 있다. 또한, 제2 적층체(320B)의 셀 어레이 영역(CAR)은 도 8에 도시된 제1 적층체(320A)와 마찬가지로 제1 영역(AR1) 및 제2 영역(AR2)으로 구분될 수 있다. 그리고, 제2 적층체(320B)의 제1 영역(AR1)은 도 8에 도시된 제1 적층체(320A)와 마찬가지로 2이상의 메모리 셀 스트링 영역들(MSA) 및 서로 이웃한 메모리 셀 스트링 영역들(MSA) 사이의 더미영역(DMA)으로 구분될 수 있다. 상부 제1 물질막(321B)은 하부 제1 물질막(321A)과 동일한 물질로 구성될 수 있고, 상부 제2 물질막(323B)은 하부 제2 물질막(323A)과 동일한 물질로 구성될 수 있다.
이 후, 제2 적층체(320B) 상에 식각 정지막(341) 및 제2 하드 마스크 패턴(343)을 순차로 적층할 수 있다. 식각 정지막(341)은 질화막을 포함할 수 있다. 제2 하드 마스크 패턴(343)은 카본막을 포함할 수 있다. 제2 하드 마스크 패턴(343)은 포토리소그래피 공정을 이용하여 정의된 복수의 제2 개구부들(OP2)을 포함할 수 있다. 각각의 제2 개구부(OP2)는 제2 적층체(320B)의 셀 어레이 영역(CAR)에 중첩될 수 있고, 제2 적층체(320B)의 콘택영역(CTR)은 제2 하드 마스크 패턴(343)에 의해 차단될 수 있다.
이 후, 제2 하드 마스크 패턴(343)의 복수의 제2 개구부들(OP2)을 통해 식각 정지막(341), 복수의 상부 제1 물질막들(321B) 및 복수의 상부 제2 물질막들(323B)을 식각할 수 있다. 이로써, 제2 홀 그룹(HG2)이 형성될 수 있다.
제2 홀 그룹(HG2)은 복수의 상부 채널홀들(347A) 및 복수의 상부 보조홀들(347C)을 포함할 수 있다. 복수의 상부 채널홀들(347A)은 도 8에 도시된 복수의 하부 채널홀들(327A)과 동일한 배열로 배치될 수 있다. 각각의 상부 채널홀(347A)은 제2 적층체(320B)의 셀 어레이 영역(CAR)을 관통하고, 그에 대응하는 제1 하부 희생기둥(330A)을 노출시킬 수 있다. 복수의 상부 보조홀들(347C)은 도 8에 도시된 복수의 하부 보조홀들(327C)과 동일한 배열로 배치될 수 있다. 각각의 상부 보조홀(347C)은 제2 적층체(320B)의 셀 어레이 영역(CAR)을 관통하고, 그에 대응하는 제2 하부 희생기둥(330C)을 노출시킬 수 있다. 도면에 도시되진 않았으나, 제2 홀 그룹(HG2)은 도 8에 도시된 복수의 하부 더미홀들(327B)과 동일한 배열로 제2 적층체(320B)를 관통하는 복수의 상부 더미홀을 포함할 수 있다. 상부 더미홀의 단면은 상부 채널홀(347A)의 단면과 실질적으로 동일할 수 있다.
상술한 공정들에 의해 복수의 채널홀들(CHH), 복수의 보조홀들(AH) 및 복수의 더미홀들이 정의될 수 있다. 각각의 채널홀(CHH)은 그에 대응하는 상부 채널홀(347A)과 이에 연결된 깊이가 확장된 하부 채널홀(327A')에 의해 정의될 수 있다. 각각의 보조홀(AH)은 그에 대응하는 상부 보조홀(347C) 및 이에 연결된 하부 보조홀(327C)에 의해 정의될 수 있다. 각각의 더미홀은 채널홀(CHH)과 유사하게 그에 대응하는 상부 더미홀 및 이에 연결된 깊이가 확장된 하부 더미홀에 의해 정의될 수 있다.
제1 적층체(320A) 및 제2 적층체(320B)는 적층체(320)를 구성할 수 있다.
복수의 채널홀들(CHH)은 XY 평면에서, 도 8에 도시된 복수의 하부 채널홀들(327A)과 실질적으로 동일한 배열로 배치될 수 있다. 또한, 복수의 보조홀들(AH)은 XY 평면에서, 도 8에 도시된 복수의 하부 보조홀들(327C)과 실질적으로 동일한 배열로 배치될 수 있다.
도 13a 및 도 13b는 상부 희생그룹(350)을 나타내는 단면도들이다.
도 13a 및 도 13b를 참조하면, 복수의 희생기둥들(SP1, SP2)의 형성공정은 상부 희생그룹(350)을 형성하는 단계를 포함할 수 있다. 상부 희생그룹(350)을 형성하는 단계는 도 12a에 도시된 복수의 상부 채널홀들(347A) 및 복수의 상부 보조홀들(347C) 각각을 채우는 희생물을 형성하는 단계 및 식각 정지막(341)이 노출되도록 희생물의 표면을 평탄화하는 단계를 포함할 수 있다. 도면에 도시되진 않았으나, 복수의 상부 더미홀들 또한 희생물로 채워질 수 있다.
희생물은 제2 적층체(320B)의 상부 제1 물질막(321B) 및 상부 제2 물질막들(323B)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시 예로서, 희생물은 제4 금속 질화막(351) 및 제3 금속막(353)을 포함할 수 있다. 예를 들어, 제4 금속 질화막(351)은 제1 금속 질화막(313)과 같이 티타늄 질화막을 포함할 수 있다. 제3 금속막(353)은 제1 금속막(315)과 같이 텅스텐을 포함할 수 있다. 희생물은 캡핑막(355)을 더 포함할 수 있다. 캡핑막(355)은 산화물의 건식식각 공정에 대한 식각 저항성을 갖는 물질을 포함할 수 있다. 일 실시 예로서 캡핑막(355)은 폴리 실리콘막을 포함할 수 있다.
제4 금속 질화막(351)은 도 12a에 도시된 복수의 상부 채널홀들(347A) 및 복수의 상부 보조홀들(347C) 각각의 표면을 따라 연장될 수 있다. 제3 금속막(353)은 제4 금속 질화막(351) 상에 형성될 수 있으며, 도 12a에 도시된 복수의 상부 채널홀들(347A) 및 복수의 상부 보조홀들(347C) 각각보다 낮은 높이로 형성될 수 있다. 캡핑막(355)은 제3 금속막(353) 상에서 도 12a에 도시된 복수의 상부 채널홀들(347A) 및 복수의 상부 보조홀들(347C) 각각의 내부에 배치될 수 있다.
상부 희생그룹(350)은 도 12a에 도시된 복수의 상부 채널홀들(347A)을 채우는 복수의 제1 상부 희생기둥들(350A) 및 도 12a에 도시된 복수의 상부 보조홀들(347C)을 채우는 복수의 제2 상부 희생기둥들(350C)을 포함할 수 있다. 도면에 도시되진 않았으나, 상부 희생그룹(350)은 상부 더미홀을 채우는 상부 더미기둥을 포함할 수 있으며, 상부 더미기둥의 단면은 제1 상부 희생기둥(350A)과 실질적으로 동일할 수 있다.
상술한 공정들에 의해 복수의 제1 희생기둥들(SP1), 복수의 제2 희생기둥들(SP2) 및 복수의 더미기둥들이 정의될 수 있다. 각각의 제1 희생기둥(SP1)은 그에 대응하는 제1 상부 희생기둥(350A)과 이에 연결된 제1 하부 희생기둥(330A)에 의해 정의될 수 있다. 각각의 제2 희생기둥(SP2)은 그에 대응하는 제2 상부 희생기둥(350C)과 이에 연결된 제2 하부 희생기둥(330C)에 의해 정의될 수 있다. 각각의 더미기둥은 제1 희생기둥(SP1)과 유사하게 그에 대응하는 하부 더미기둥 및 이에 연결된 상부 더미기둥에 의해 정의될 수 있다. 더미기둥의 단면구조는 실질적으로 제1 희생기둥(SP1)의 단면구조와 동일할 수 있다.
도 14a, 도 14b, 도 15a 및 도 15b는 본 발명의 실시 예에 따른 복수의 셀 플러그들의 형성공정 및 계단형 적층체의 형성공정을 나타내는 도면들이다.
도 14a 및 도 14b는 복수의 채널홀들(CHH)을 개구하는 단계를 나타내는 단면도들이다.
도 14a 및 도 14b를 참조하면, 복수의 셀 플러그들의 형성공정은 복수의 채널홀들(CHH)을 개구하는 단계를 포함할 수 있다. 복수의 채널홀들(CHH)을 개구하는 단계는 식각 정지막(341) 상에 포토레지스트 패턴(361)을 형성하는 단계 및 포토레지스트 패턴(361)을 식각 베리어로 이용한 식각공정으로 도 13a에 도시된 복수의 제1 희생기둥들(SP1)을 제거하는 단계를 포함할 수 있다.
포토레지스트 패턴(361)은 복수의 제2 희생기둥들(SP2)을 차단하도록 적층체(320)의 셀 어레이 영역(CAR)에 중첩될 수 있다. 포토레지스트 패턴(361)은 식각 정지패턴(310) 양측의 셀 어레이 영역(CAR)을 노출시킬 수 있다. 포토레지스트 패턴(361)은 적층체(320)의 콘택영역(CTR)에 중첩되도록 연장될 수 있다.
복수의 제1 희생기둥들(SP1)을 제거하는 동안, 복수의 더미기둥들이 제거될 수 있으며, 복수의 더미홀들에 개구될 수 있다. 개구된 더미홀의 단면구조는 개구된 채널홀(CHH)의 단면구조와 동일할 수 있다.
도 15a 및 도 15b는 계단형 적층체(320ST)로 둘러싸인 복수의 셀 플러그들(CPL)을 나타내는 단면도들이다.
도 15a 및 도 15b를 참조하면, 복수의 채널홀들(CHH)을 복수의 셀 플러그들(CPL)로 채울 수 있다. 복수의 셀 플러그들(CPL)을 형성하는 단계는 각각의 채널홀(CHH)의 표면을 따라 메모리막(ML)을 형성하는 단계, 메모리막(ML)의 표면을 따라 반도체막을 형성하는 단계, 반도체막에 의해 개구된 채널홀(CHH)의 중심영역을 코어 절연막(CO)과 도프트 반도체막으로 채우는 단계를 포함할 수 있다. 코어 절연막(CO)은 산화물을 포함할 수 있다. 도프트 반도체막을 형성하기 전, 채널홀(CHH) 상단이 개구되도록 코어 절연막의 일부를 건식식각 공정으로 제거할 수 있다. 이 때, 캡핑막(355)에 의해 복수의 제2 희생기둥들(SP2)이 건식식각 공정으로부터 보호될 수 있다. 채널홀(CHH) 내부의 반도체막과 도프트 반도체막은 채널구조(CH)을 구성할 수 있다.
도면에 도시되진 않았으나, 상술한 셀 플러그(CPL)의 형성공정을 이용하여 더미홀을 채우는 더미 플러그를 형성할 수 있다.
이어서, 도 14a에 도시된 식각 정지막(341)을 제거한 후, 복수의 하부 제1 물질막들(321A), 복수의 하부 제2 물질막들(323A), 복수의 상부 제1 물질막들(321B) 및 복수의 상부 제2 물질막들(323B)을 계단형으로 식각할 수 있다. 이로써, 계단형 적층체(320ST)가 정의될 수 있다. 계단형 적층체(320ST)의 복수의 하부 제1 물질막들(321A), 복수의 하부 제2 물질막들(323A), 복수의 상부 제1 물질막들(321B) 및 복수의 상부 제2 물질막들(323B) 각각은 셀 어레이 영역(CAR)에서 제2 희생기둥(SP2), 셀 플러그(CPL), 및 더미 플러그(미도시)를 감쌀 수 있다. 계단형 적층체(320ST)의 복수의 하부 제1 물질막들(321A), 복수의 하부 제2 물질막들(323A), 복수의 상부 제1 물질막들(321B) 및 복수의 상부 제2 물질막들(323B)은 콘택영역(CTR)에서 계단형 구조를 구성할 수 있다.
이 후, 계단형 적층체(320ST) 상에 제1 상부 절연막(251)을 형성할 수 있다. 제1 상부 절연막(251)의 표면은 평탄화될 수 있으며, 제1 상부 절연막(251)은 복수의 셀 플러그들(CPL), 복수의 제2 희생기둥들(SP2) 및 복수의 더미 플러그들(미도시)을 덮도록 연장될 수 있다.
도 16, 도 17a 및 도 17b는 본 발명의 실시 예에 따른 복수의 트렌치들 및 복수의 지지홀들의 형성공정을 나타내는 도면들이다. 도 16은 계단형 적층체(320ST)를 관통하는 복수의 채널홀들(CHH), 복수의 더미홀들(DH), 복수의 보조홀들(AH), 복수의 트렌치들(T1, T2) 및 복수의 지지홀들(SH)을 나타내는 평면도이다. 도 17a는 도 16에 도시된 선 I-I' 및 선 Ⅱ-Ⅱ'를 따라 절취한 계단형 적층체(320ST)의 단면도이고, 도 17b는 도 3에 도시된 선 Ⅲ-Ⅲ'를 따라 절취한 계단형 적층체(320ST)의 단면도이다.
도 16, 도 17a 및 도 17b를 참조하면, 복수의 트렌치들(T1, T2) 및 복수의 지지홀들(SH)은 제1 상부 절연막(251) 및 계단형 적층체(320ST)의 콘택영역(CTR)을 식각함으로써 형성될 수 있다. 식각공정 동안, 계단형 적층체(320ST)의 셀 어레이 영역(CAR)은 제1 상부 절연막(251) 상에 배치된 제3 하드 마스크 패턴(363)에 의해 차단될 수 있다.
제3 하드 마스크 패턴(363)은 카본막을 포함할 수 있다. 제3 하드 마스크 패턴(363)은 복수의 제3 개구부들(OP3)을 포함할 수 있다. 복수의 제3 개구부들(OP3)은 계단형 적층체(320ST)의 콘택영역(CTR)을 부분적으로 개구시킬 수 있다. 본 발명의 실시 예에 따르면, 복수의 제3 개구부들(OP3)은 콘택영역(CTR)에서 식각 정지패턴(310)에 중첩된 계단형 적층체(320ST)의 일부와, 식각 정지패턴(310) 양측의 계단형 적층체(320ST) 일부를 개구시킬 수 있다. 제3 개구부들(OP3)을 통해 계단형 적층체(320ST)의 콘택영역(CTR) 및 제1 상부 절연막(251)을 식각할 수 있다. 복수의 트렌치들(T1, T2) 및 복수의 지지홀(SH)은 복수의 제3 개구부들(OP3)에 의해 정의될 수 있다.
복수의 트렌치들(T1, T2)은 제1 트렌치(T1) 및 제2 트렌치(T2)를 포함할 수 있다. 제1 트렌치(T1)는 식각 정지패턴(310)에 중첩된 계단형 적층체(320ST) 및 제1 상부 절연막(251)을 관통하여 정의될 수 있다. 제1 트렌치(T1)는 콘택영역(CTR)을 따라 직선형으로 연장될 수 있다. 제2 트렌치(T2)는 제1 트렌치(T1)의 양측에서 계단형 적층체(320ST)의 콘택영역(CTR)을 관통하여 정의될 수 있다. 제2 트렌치(T2)는 콘택영역(CTR)을 따라 일방향으로 연장될 수 있다.
복수의 지지홀들(SH)은 제1 트렌치(T1)와 제2 트렌치(T2) 사이에서 계단형 적층체(320ST)의 콘택영역(CTR)을 관통하여 정의될 수 있다.
상술한 공정에 의해, 계단형 적층체(320ST)는 셀 플러그(CPL)로 채워진 채널홀(CHH), 더미 플러그(DPL)로 채워진 더미홀(DH) 및 제2 희생기둥(SP2)으로 채워진 보조홀(AH)뿐 아니라, 복수의 지지홀들(SH), 제1 트렌치(T1) 및 제2 트렌치(T2)에 의해 관통될 수 있다.
도 16을 참조하면, 계단형 적층체(320ST)의 셀 어레이 영역(CAR)은 도 8에 도시된 제1 적층체(320A)와 마찬가지로, 복수의 제1 영역들(AR1) 및 복수의 제2 영역들(AR2)을 포함할 수 있다. 계단형 적층체(320ST)의 제1 영역(AR1)은 도 8에 도시된 제1 적층체(320A)와 마찬가지로, 메모리 셀 스트링 영역들(MSA) 및 메모리 셀 스트링 영역들(MSA) 사이의 더미영역(DMA)을 포함할 수 있다.
도 8에 도시된 복수의 하부 채널홀들(327A)과 같이, 계단형 적층체(320ST)를 관통하는 복수의 채널홀들(CHH)은 복수의 행들에 배열될 수 있다. 도 8에 도시된 복수의 하부 채널홀들(327A)과 같이, 계단형 적층체(320ST)를 관통하는 복수의 채널홀들(CHH)은 제1 행을 따라 제1 방향(예를 들어, X축 방향)으로 배열된 복수의 제1 채널홀들(CHH1) 및 제2 행을 따라 제1 방향(예를 들어, X축 방향)으로 배열된 복수의 제2 채널홀들(CHH2)을 포함할 수 있다.
도 8에 도시된 복수의 하부 보조홀들(327C)과 같이, 계단형 적층체(320ST)를 관통하는 복수의 보조홀들(AH)은 제2 영역(AR2)에서 제1 행에 인접한 제3 행을 따라 제1 방향(예를 들어, X축 방향)으로 배열된 복수의 제1 보조홀들(AH1)과 제2 행에 인접한 제4 행을 따라 제1 방향(예를 들어, X축 방향)으로 배열된 복수의 제2 보조홀들(AH2)을 포함할 수 있다. 상술한 제3 행과 제4 행은 제1 행과 제2 행 사이에 배치될 수 있다.
도 8에 도시된 복수의 하부 더미홀들(327B)과 같이, 계단형 적층체(320ST)를 관통하는 복수의 더미홀들(DH)은 계단형 적층체(320ST)의 더미영역(DMA)을 따라 배열될 수 있다.
복수의 채널홀들(CHH), 복수의 더미홀들(DH) 및 복수의 보조홀들(AH) 사이의 간격 및 폭은 도 8을 참조하여 설명한 복수의 하부 채널홀들(327A), 복수의 하부 더미홀들(327B) 및 복수의 하부 보조홀들(327C) 사이의 간격 및 폭과 유사할 수 있다. 예를 들어, 제1 보조홀(AH1)과 제2 보조홀(AH2) 사이의 간격은 제1 채널홀(CHH1)과 제1 보조홀(AH1) 사이 또는 제2 채널홀(CHH2)과 제2 보조홀(AH2) 사이의 제1 간격(D1')보다 좁게 정의될 수 있다. 제1 간격(D1')은 서로 이웃한 행들에 배열된 채널홀들(CHH) 사이의 제2 간격(D2') 및 서로 이웃한 채널홀(CHH)과 더미홀(DH) 사이의 제3 간격(D3')보다 넓을 수 있다. 제3 간격(D3')은 제2 간격(D2')과 실질적으로 동일할 수 있다. 제2 방향(예를 들어, Y축 방향)에서 제1 보조홀(AH1)과 제2 보조홀(AH2) 각각의 폭은 제1 채널홀(CHH1) 및 제2 채널홀(CHH2) 각각의 폭보다 좁게 정의될 수 있다.
X축 방향에서 서로 이웃한 보조홀들(AH) 사이의 간격은 X축 방향에서 서로 이웃한 채널홀들(CHH) 사이의 간격보다 좁게 정의될 수 있으며, Y축 방향에서 서로 이웃한 보조홀들(AH) 사이의 간격은 Y축 방향에서 서로 이웃한 채널홀들(CHH) 사이의 간격보다 좁게 정의될 수 있다.
더미 플러그(DPL) 형성 후, 계단형 적층체(320ST)의 내부로 연장된 게이트 분리 구조체(253)가 형성될 수 있다.
콘택영역(CTR)에서 제1 트렌치(T1), 제2 트렌치(T2) 및 지지홀(SH)의 배치밀도는 셀 어레이 영역(CAR)에서 채널홀(CHH), 더미홀(DH) 및 보조홀(AH)의 배치밀도보다 낮다. 배치밀도를 고려하여, 셀 어레이 영역(CAR)에 채널홀(CHH), 더미홀(DH) 및 보조홀(AH)을 형성하는 공정과 콘택영역(CTR)에 제1 트렌치(T1), 제2 트렌치(T2) 및 지지홀(SH)을 형성하는 공정을 구분하여 진행함으로써, 패턴들의 형상이 왜곡되는 현상을 줄일 수 있다. 이로써, 본 발명의 실시 예는 제조공정의 안정성을 향상시킬 수 있다.
본 발명의 실시 예에 따르면, 제1 트렌치(T1), 제2 트렌치(T2) 및 지지홀(SH)은 도 13a에 도시된 제1 희생기둥(SP1) 및 제2 희생기둥(SP2) 형성 후 형성될 뿐 아니라, 제1 희생기둥(SP1) 제거 후 형성될 수 있다. 이에 따라, 계단형 적층체(320ST)의 하부 제1 물질막(321A), 하부 제2 물질막(323A), 상부 제1 물질막(321B) 및 상부 제2 물질막(323B)과 상이한 물질로 구성된 제1 희생기둥(SP1) 및 제2 희생기둥(SP2)이 계단형 적층체(320ST)에 가하는 스트레스를 줄일 수 있다. 예를 들어, 제1 트렌치(T1), 제2 트렌치(T2) 및 지지홀(SH)을 채널홀(CHH), 더미홀(DH) 및 보조홀(AH)의 형성공정을 이용하여 형성하는 경우, 도 13a에 도시된 바와 같이 제1 트렌치(T1), 제2 트렌치(T2) 및 지지홀(SH)이 희생기둥으로 채워질 수 있다. 이 경우, 제1 트렌치(T1), 제2 트렌치(T2) 및 지지홀(SH)를 채우는 희생기둥에 의해 계단형 적층체(320ST)에 스트레스를 가하는 물질의 비율이 증대되어 계단형 적층체(320ST)의 뒤틀림(warpage)과 같은 공정불량이 발생할 수 있다. 본 발명의 실시 예에 따르면, 계단형 적층체(320ST)에 스트레스를 가하는 물질의 비율을 감소시킬 수 있으므로 제조공정의 안정성을 향상시킬 수 있다.
도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b 및 도 21은 본 발명의 실시 예에 따른 수직 절연구조와 복수의 지지기둥들의 형성공정 및 희생구조의 형성공정을 나타내는 도면들이다.
도 18a 및 도 18b는 수평막(365)을 나타내는 단면도들이다.
도 18a 및 도 18b를 참조하면, 수직 절연구조와 복수의 지지기둥들의 형성공정은 수평막(365)을 형성하는 단계를 포함할 수 있다. 수평막(365)은 도 17a 및 도 17b에 도시된 제3 하드 마스크 패턴(363)을 제거하여 제1 상부 절연막(251)을 노출시킨 후, 제1 상부 절연막(251) 상에 형성될 수 있다. 수평막(365)은 단차 피복성(step coverage)이 낮은 증착 방식을 이용하여 증착될 수 있다. 이로써, 제1 트렌치(T1), 제2 트렌치(T2) 및 지지홀(SH) 각각의 내부에 보이드(V)가 형성될 수 있다. 수평막(365)은 산화막을 포함할 수 있다.
도 19a 및 도 19b를 참조하면, 수직 절연구조와 복수의 지지기둥들의 형성공정은 포토리소그래피 공정을 이용하여 수평막(365)의 일부를 제거함으로써, 제2 트렌치(T2) 및 지지홀(SH)을 노출시키는 단계를 포함할 수 있다.
도 20a 및 도 20b를 참조하면, 수직 절연구조와 복수의 지지기둥들의 형성공정은 도 19a 및 도 19b에 도시된 공정을 통해 개구된 제2 트렌치(T2) 및 지지홀(SH)을 절연물로 채우는 단계를 포함할 수 있다. 이로써, 도 19a에 도시된 제2 트렌치(T2)를 채우는 수직 절연구조(257)와 도 19b에 도시된 복수의 지지홀들(SH)을 채우는 복수의 지지기둥들(255)이 형성될 수 있다.
이어서, 제1 트렌치(T1)가 개구되도록 도 19a 및 도 19b에 도시된 수평막(365)을 에치-백 등의 식각공정으로 제거할 수 있다. 개구된 제1 트렌치(T1)를 통해 식각 정지패턴(310)이 노출될 수 있다.
도 21은 희생구조(370)를 나타내는 단면도이다.
도 21을 참조하면, 도 20a에 도시된 제1 트렌치(T1)를 희생구조(370)로 채울 수 있다. 희생구조(370)는 계단형 적층체(320ST), 제1 상부 절연막(251), 수직 절연구조(257) 및 도 20b에 도시된 지지기둥(255)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시 예로서, 희생구조(370)는 도 20a에 도시된 제1 트렌치(T1)의 측벽 및 바닥면을 따라 연장된 제5 금속 질화막(371) 및 제5 금속 질화막(371) 상의 제4 금속막(373)을 포함할 수 있다. 예를 들어, 제5 금속 질화막(371)은 제1 금속 질화막(313)과 같이 티타늄 질화막을 포함할 수 있고, 제4 금속막(373)은 제1 금속막(315)과 같이 텅스텐을 포함할 수 있다.
도 22a, 도 22b, 도 23, 도 24 및 도 25는 본 발명의 실시 예에 따른 슬릿의 형성공정을 나타내는 도면들이다.
도 22a 및 도 22b를 참조하면, 제1 상부 절연막(251) 상에 제2 상부 절연막(271)을 형성할 수 있다. 제2 상부 절연막(271)은 수직 절연구조(257), 희생구조(370) 및 지지기둥(255)을 덮도록 연장될 수 있다.
이어서, 제2 상부 절연막(271)을 관통하는 제3 트렌치(375)를 형성할 수 있다. 제3 트렌치(375)는 식각 정지패턴(310)에 중첩된 제2 상부 절연막(271)의 일부를 관통할 수 있다. 제3 트렌치(375)는 식각 정지패턴(310)의 연장방향을 따라 연장될 수 있으며, 계단형 적층체(320ST)의 셀 어레이 영역(CAR) 및 콘택영역(CTR)에 중첩될 수 있다.
제3 트렌치(375)는 계단형 적층체(320ST)의 셀 어레이 영역(CAR)에 중첩된 제1 부분(375A) 및 계단형 적층체(320ST)의 콘택영역(CTR)에 중첩된 제2 부분(375B)을 포함할 수 있다. 제1 부분(375A)은 복수의 제2 희생기둥들(SP2)을 노출시키도록 제1 상부 절연막(251) 내부로 연장될 수 있다. 제2 부분(375B)은 희생구조(370)를 노출시킬 수 있다. 제1 부분(375A)의 가장자리가 서로 이웃한 셀 플러그(CPL)와 제2 희생기둥(SP2) 사이에 위치될 수 있도록 제1 부분(375A)의 폭이 제어될 수 있다. 제2 부분(375B)은 계단형 적층체(320ST)의 과도 식각을 줄이기 위해, 희생구조(370)보다 좁은 폭으로 형성될 수 있다.
도 23을 참조하면, 선택적인 식각공정을 이용하여 제3 트렌치(375)를 통해 도 22a 및 도 22b에 도시된 복수의 제2 희생기둥들(SP2), 희생구조(370), 및 식각정지패턴(310)을 제거할 수 있다. 이로써, 복수의 보조홀들(AH)의 제1 보조홀(AH1) 및 제2 보조홀(AH2), 홈(311) 및 제1 트렌치(T1)가 개구될 수 있다. 제1 보조홀(AH1) 및 제2 보조홀(AH2)은 홈(311)에 의해 제1 트렌치(T1)에 연결될 수 있다.
도 24는 도 23에 도시된 계단형 적층체(320ST)의 셀 어레이 영역(CAR)의 일부를 확대하여 나타낸 평면도이다.
도 24를 참조하면, 계단형 적층체(320ST)의 셀 어레이 영역(CAR)은 복수의 보조홀들(AH)에 의해 관통되는 제2 영역(AR2) 및 제2 영역(AR2) 양측에서 복수의 셀 플러그들(CPL)에 의해 관통되는 메모리 셀 스트링 영역들(MSA)을 포함할 수 있다.
각각의 셀 플러그(CPL)의 메모리막(ML)은 채널구조(CH)를 감싸는 터널 절연막(TI), 터널 절연막(TI)을 감싸는 데이터 저장막(DS) 및 데이터 저장막(DS)을 감싸는 블로킹 절연막(BI)을 포함할 수 있다. 터널 절연막(TI)은 전하 터널링이 가능한 절연물을 포함할 수 있다. 일 실시 예로서, 터널 절연막(TI)은 실리콘 산화막을 포함할 수 있다. 데이터 저장막(DS)은 전하 트랩이 가능한 절연물을 포함할 수 있다. 일 실시 예로서, 데이터 저장막(DS)은 질화막을 포함할 수 있다. 블로킹 절연막(BI)은 전하의 이동을 차단하는 절연물을 포함할 수 있다. 일 실시 예로서, 블로킹 절연막(BI)은 실리콘 산화막 및 실리콘 산화막보다 고유전율의 금속 산화막 중 적어도 하나를 포함할 수 있다.
복수의 셀 플러그들(CPL)은 도 16에 도시된 제1 행의 제1 채널홀(CHH1)을 채우는 제1 셀 플러그(CPL1)와 도 16에 도시된 제2 행의 제2 채널홀(CHH2)을 채우는 제2 셀 플러그(CPL2)를 포함할 수 있다. 도 16을 참조하여 설명한 배열에 따르면, 제1 셀 플러그(CPL1)와 제1 보조홀(AH1)은 제1 간격(D1')으로 이격될 수 있으며, 제2 셀 플러그(CPL2)와 제2 보조홀(AH2)은 제1 간격(D1')으로 이격될 수 있다. 또한 Y축 방향으로 이웃한 셀 플러그들(CPL)은 제2 간격(D2')으로 이격될 수 있으며, 제1 간격(D1')은 제2 간격(D2') 보다 크게 정의될 수 있다. 또한, 제1 보조홀(AH1)과 제2 보조홀(AH2) 사이의 간격(DD)은 제1 간격(D1') 및 제2 간격(D2')보다 좁을 수 있다.
도 25는 도 24a 및 도 24b에 도시된 보조홀들(AH) 및 제1 트렌치(T1)를 서로 연결하는 공정을 나타내는 단면도이다.
도 25를 참조하면, 도 24a 및 도 24b에 도시된 보조홀들(AH) 및 제1 트렌치(T1)가 서로 연결될 수 있도록, 도 24a 및 도 24b에 도시된 보조홀들(AH) 및 제1 트렌치(T1)를 통해 계단형 적층체(320ST)의 복수의 하부 제1 물질막들(321A), 복수의 하부 제2 물질막들(323A), 복수의 상부 제1 물질막들(321B) 및 복수의 상부 제2 물질막들(323B) 각각의 일부를 제거할 수 있다. 이로써, 슬릿(SI)이 정의될 수 있다.
도 26a 및 도 26b는 도 25에 도시된 슬릿(SI)에 의해 관통되는 계단형 적층체(320ST)의 일부 영역들을 확대하여 나타내는 평면도들이다. 도 26a는 계단형 적층체(320ST)의 셀 어레이 영역(CAR)을 확대하여 나타낸 평면도이고, 도 26b는 제1 및 제2 보조홀들(AH1, AH2)이 확장된 부분과 제1 트렌치(T1)가 확장된 부분이 연결된 구조를 확대하여 나타낸 평면도이다.
도 26a 및 도 26b를 참조하면, 복수의 보조홀들(AH) 중 서로 이웃한 제1 보조홀(AH1)과 제2 보조홀(AH2)은 도 25를 참조하여 설명한 식각공정에 의해 확장되어 서로 연결될 수 있다. 이 때, 셀 플러그(CPL)와 제1 보조홀(AH1) 사이와 셀 플러그(CPL)와 제2 보조홀(AH2) 사이의 제1 간격(D1')이 제1 보조홀(AH1)과 제2 보조홀(AH2) 사이의 간격(DD) 보다 상대적으로 넓게 정의되어 있다. 따라서, 계단형 적층체(320ST)의 식각폭을 제어하여, 슬릿(SI)과 셀 플러그(CPL) 사이에 계단형 적층체(320ST)를 잔류시킬 수 있다.
제1 트렌치(T1)는 도 25를 참조하여 설명한 식각공정에 의해 확장되어 제1 보조홀(AH1) 및 제2 보조홀(AH2)의 확장부들에 연결될 수 있다.
슬릿(SI)은 제1 보조홀(AH1)과 제2 보조홀(AH2)이 상호 연결되도록 확장되어 정의된 제1 부분(SI1)과 제1 트렌치(T1)가 확장되어 정의된 제2 부분(SI2)으로 구분될 수 있다.
도 27a, 도 27b, 도 27c, 도 27d 및 도 27e는 본 발명의 실시 예에 따른 소스 구조체의 형성공정을 나타내는 확대 단면도들이다. 도 27a, 도 27b, 도 27c, 도 27d 및 도 27e는 도 25에 도시된 A영역을 확대하여 나타낸다.
도 27a를 참조하면, 소스 구조체의 형성공정은 슬릿(SI) 및 홈(311)의 표면을 따라 실링막(380)을 형성하는 단계를 포함할 수 있다. 실링막(380)은 슬릿(SI) 및 홈(311)의 표면을 따라 형성된 제1 실링막(381), 제1 실링막(381)의 표면을 따라 형성된 제2 실링막(383) 및 제2 실링막(383)의 표면을 따라 형성된 제3 실링막(385)을 포함할 수 있다. 제1 실링막(381), 제2 실링막(383) 및 제3 실링막(385)은 희생 소스막(303)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 제3 실링막(385)은 블로킹 절연막(BI)에 대한 식각 선택비를 갖는 물질을 포함할 수 있고, 제2 실링막(383)은 데이터 저장막(DS)에 대한 식각 선택비를 갖는 물질을 포함할 수 있고, 제1 실링막(381)은 터널 절연막(TI)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시 예로서, 제1 실링막(381) 및 제3 실링막(385)은 질화막을 포함할 수 있고, 제2 실링막(383)은 산화막을 포함할 수 있다.
도 27b를 참조하면, 소스 구조체의 형성공정은 슬릿(SI)을 통해 실링막(380) 및 제2 보호막(305)의 일부를 식각함으로써 제4 트렌치(391)를 형성하는 단계 및 제4 트렌치(391)를 통해 도 27a에 도시된 희생 소스막(303)을 제거하는 단계를 포함할 수 있다. 이로써, 메모리막(ML), 제1 보호막(301) 및 제2 보호막(305)을 노출시키는 제4 개구부(393)가 정의될 수 있다.
도 27c를 참조하면, 소스 구조체의 형성공정은 채널구조(CH)의 측벽, 제1 반도체막(231) 및 제2 반도체막(233)이 노출되도록 도 27b에 도시된 제4 개구부(393)를 확장하는 단계를 포함할 수 있다. 도 27b에 도시된 제4 개구부(393)를 통해 노출된 블로킹 절연막(BI)의 일부를 제거하는 단계, 블로킹 절연막(BI)의 제거영역을 통해 노출된 데이터 저장막(DS)의 일부를 제거하는 단계 및 데이터 저장막(DS)의 제거영역을 통해 노출된 터널 절연막(TI)의 일부를 제거하는 단계를 순차로 수행함으로써, 확장된 제4 개구부(393')가 정의될 수 있다.
블로킹 절연막(BI)의 일부를 제거하는 동안, 도 27b에 도시된 제1 보호막(301) 및 제2 보호막(305)이 제거될 수 있다. 도 27b에 도시된 제3 실링막(385)은 블로킹 절연막(BI)의 식각 물질에 대한 식각 저항성을 가지므로, 계단형 적층체(320ST)는 도 27b에 도시된 제3 실링막(385)에 의해 보호될 수 있다.
데이저 저장막(DS)의 일부를 제거하는 동안, 도 27b에 도시된 제3 실링막(385)이 제거될 수 있다. 도 27b에 도시된 제2 실링막(383)은 데이터 저장막(DS)의 식각 물질에 대한 식각 저항성을 가지므로, 계단형 적층체(320ST)는 도 27c에 도시된 제2 실링막(383)에 의해 보호될 수 있다.
터널 절연막(TI)의 일부를 제거하는 동안, 도 27b에 도시된 제2 실링막(383)이 제거될 수 있다. 제1 실링막(381)은 터널 절연막(TI)의 식각 물질에 대한 식각 저항성을 가지므로, 계단형 적층체(320ST)는 제1 실링막(381)에 의해 보호될 수 있다.
블로킹 절연막(BI), 데이저 저장막(DS) 및 터널 절연막(TI) 각각의 일부를 제거하는 동안, 홈(311)을 통해 제2 반도체막(233)의 측벽이 노출될 수 있다. 확장된 제4 개구부(393')에 의해, 도 27b에 도시된 메모리막(ML)은 제1 메모리 패턴(ML1) 및 제2 메모리 패턴(ML2)으로 분리될 수 있다.
도 27d를 참조하면, 도 27c에 도시된 확장된 제4 개구부(393')가 채워지도록 도프트 반도체막(263L)을 형성할 수 있다. 도프트 반도체막(263L)은 도전형 불순물을 포함할 수 있다. 일 실시 예로서, 도프트 반도체막(263L)은 n형 도프트 실리콘을 포함할 수 있다. 도프트 반도체막(263L)의 도전형 불순물은 제1 반도체막(231) 및 제2 반도체막(233)으로 확산될 수 있다.
도 27e를 참조하면, 도 27d에 도시된 제1 실링막(381)이 노출되도록 도 27d에 도시된 도프트 반도체막(263L)의 일부를 제거한 후, 도 27d에 도시된 제1 실링막(381)을 제거할 수 있다. 이로써, 슬릿(SI)을 통해 계단형 게이트 적층체(320ST)가 노출될 수 있고, 홈(311)이 개구될 수 있다. 도 27d에 도시된 도프트 반도체막(263L)은 홈(311)으로부터 연장된 제5 트렌치(395)에 의해 관통될 수 있다. 이 후, 제5 트렌치(395) 및 홈(311)을 통해 제2 반도체막(233) 및 도프트 반도체막(263L)을 산화시킴으로써, 산화막(265)을 형성할 수 있다. 산화막(265) 형성 후 잔류된 도프트 반도체막(263L)은 채널 콘택막(263)으로 정의될 수 있다. 제1 반도체막(231), 채널 콘택막(263) 및 제2 반도체막(233)은 소스 구조체(260)를 구성할 수 있다. 소스 구조체(260)는 채널 콘택막(263)을 통해 채널구조(CH)에 접속될 수 있다.
도 27a 내지 도 27e를 참조하여 상술한 바와 같이, 슬릿(SI) 및 홈(311)을 통해 희생 소스막을 채널 콘택막(263)으로 교체함으로써, 채널구조(CH)에 접속된 소스 구조체(260)가 정의될 수 있다.
도 28a, 도 28b, 도 29a 및 도 29b는 본 발명의 실시 예에 따른 도전패턴들의 형성공정을 나타내는 단면도들이다.
도 28a 및 도 28b를 참조하면, 슬릿(SI)을 통해 복수의 하부 제2 물질막들 및 복수의 상부 제2 물질막들을 제거하는 단계를 포함할 수 있다. 복수의 하부 제2 물질막들 및 복수의 상부 제2 물질막들이 제거된 영역들은 복수의 게이트 공간들(397)로 정의될 수 있다. 각각의 게이트 공간(397)은 채널구조(CH)의 길이방향으로 서로 이웃한 하부 제1 물질막들(321A) 사이, 채널구조(CH)의 길이방향으로 서로 이웃한 하부 제1 물질막(321A) 및 상부 제1 물질막(321B) 사이 또는 채널구조(CH)의 길이방향으로 서로 이웃한 상부 제1 물질막들(321B) 사이에 정의될 수 있다.
도 29a 및 도 29b를 참조하면, 도 28a 및 도 28b에 도시된 복수의 게이트 공간들(397)을 복수의 게이트 도전패턴들(CP)로 채울 수 있다. 복수의 하부 제1 물질막들 및 복수의 상부 제1 물질막들은 복수의 층간 절연막들(ILD)로서 잔류될 수 있다.
도 28a, 도 28b 및 도 29a 및 도 29b를 참조하여 상술한 바와 같이 슬릿(SI)을 통해 복수의 하부 제2 물질막들 및 복수의 상부 제2 물질막들을 복수의 도전패턴들(CP)로 교체함으로써, 게이트 적층체(GST)가 정의될 수 있다. 본 발명의 실시 예에 따르면, 하부 제2 물질막 및 상부 제2 물질막을 도전패턴들(CP)로 교체하는데 이용되는 슬릿(SI)의 일부를 정의하기 위해, 도 8, 도 9a 및 도 12a를 참조하여 상술한 바와 같이 보조홀(AH)을 형성할 수 있다. 도 8, 도 9a 및 도 12a를 참조하여 상술한 바와 같이, 보조홀(AH)은 셀 어레이 영역(CAR)에 채널홀(CHH)을 형성하기 위한 공정을 이용하여 형성되므로, 제조공정을 단순화시킬 수 있다.
도 30은 본 발명의 실시 예에 따른 도전성 소스콘택의 형성공정을 나타내는 단면도들이다.
도 30을 참조하면, 도 29a에 도시된 제3 트렌치(375), 슬릿(SI), 홈(311) 및 제5 트렌치(395)를 채우는 절연막(281)을 형성할 수 있다. 이어서, 절연막(281) 및 산화막(265)을 관통하는 도전성 소스콘택(283)을 형성할 수 있다. 도전성 소스콘택(283)은 소스 구조체(260)의 제1 반도체막(231)에 접촉될 수 있다. 이 후, 도 5a 및 도 5b에 도시된 복수의 도전성 비트라인 콘택들(291) 및 복수의 도전성 게이트 콘택들(293)을 형성하는 등의 후속 공정을 수행할 수 있다.
도 31은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 31을 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 장치(1120)는 셀 어레이 영역의 제1 측벽이 콘택영역의 제2 측벽보다 높은 표면 거칠기(surface roughness)를 갖는 게이트 적층체를 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출하고, 검출된 에러를 정정한다. 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 32는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 32를 참조하면, 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
메모리 장치(1212)는 셀 어레이 영역의 제1 측벽이 콘택영역의 제2 측벽보다 높은 표면 거칠기(surface roughness)를 갖는 게이트 적층체를 포함할 수 있다.
메모리 컨트롤러(1211)는 도 31을 참조하여 상술한 메모리 컨트롤러(1110)와 동일하게 구성될 수 있다.
260: 소스 구조체 231: 제1 반도체막
233: 제2 반도체막 263: 채널 콘택막
GST: 게이트 적층체 SW1: 제1 측벽
SW2: 제2 측벽 ILD: 층간 절연막
CP: 도전패턴 CPL: 셀 플러그
CH: 채널구조 ML1, ML2: 메모리 패턴
280: 수직 구조체 281: 절연막
283: 도전성 소스콘택 293: 도전성 게이트 콘택
320: 적층체 320ST: 계단형 적층체
321A 및 321B: 하부 및 상부 제1 물질막들
323A 및 323B: 하부 및 상부 제2 물질막들
310: 식각 정지패턴 303: 희생 소스막
CHH: 채널홀 AH: 보조홀
SH: 지지홀 T1, T2: 트렌치
SP1, SP2: 희생기둥 257: 수직 절연구조
255: 지지기둥 SI: 슬릿

Claims (28)

  1. 소스 구조체;
    상기 소스 구조체 상에 배치되고, 셀 어레이 영역 및 계단형의 콘택영역을 갖는 게이트 적층체를 포함하고,
    상기 게이트 적층체의 상기 셀 어레이 영역의 제1 측벽은 상기 게이트 적층체의 상기 콘택영역의 제2 측벽보다 높은 표면 거칠기(surface roughness)를 갖는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 측벽은 웨이브형으로 연장되고,
    상기 제2 측벽은 직선형으로 연장된 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제1 측벽 및 상기 제2 측벽은 서로 연결된 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 소스 구조체에 접속되고, 상기 게이트 적층체를 관통하는 채널구조; 및
    상기 채널구조와 상기 게이트 적층체 사이의 메모리 패턴을 더 포함하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 게이트 적층체의 상기 제1 측벽 및 상기 제2 측벽을 따라 연장된 절연막; 및
    상기 절연막에 의해 상기 게이트 적층체로부터 이격되고, 상기 소스 구조체에 접속된 도전성 소스콘택을 더 포함하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 소스 구조체는 도프트 반도체막을 포함하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 게이트 적층체는 상기 소스 구조체 상에 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 반도체 메모리 장치.
  8. 서로 이격된 제1 게이트 적층체 및 제2 게이트 적층체;
    상기 제1 게이트 적층체와 상기 제2 게이트 적층체 사이의 제1 부분 및 제2 부분을 포함하는 수직 구조체; 및
    상기 수직 구조체의 상기 제1 부분 양측에서 상기 제1 게이트 적층체와 상기 제2 게이트 적층체를 관통하는 복수의 셀 플러그들을 포함하고,
    상기 수직 구조체의 상기 제1 부분은 상기 복수의 셀 플러그들을 향하는 요철면을 포함하고,
    상기 수직 구조체의 상기 제2 부분은 직선형으로 형성된 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 수직 구조체의 상기 제2 부분 양측에 배치되고, 상기 제1 게이트 적층체 및 상기 제2 게이트 적층체에 접촉된 복수의 도전성 게이트 콘택들을 더 포함하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 제1 게이트 적층체 및 상기 제2 게이트 적층체 각각은 계단형의 콘택영역을 포함하고,
    상기 수직 구조체의 상기 제2 부분은, 상기 제1 게이트 적층체의 상기 계단형의 콘택영역과 상기 제2 게이트 적층체의 상기 계단형의 콘택영역 사이에 배치되는 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 제1 게이트 적층체 및 상기 제2 게이트 적층체 아래에 배치되고, 상기 셀 플러그들에 접속된 소스 구조체를 더 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 수직 구조체는,
    상기 제1 게이트 적층체 및 상기 제2 게이트 적층체 각각의 측벽을 따라 연장된 절연막; 및
    상기 절연막에 의해 상기 제1 게이트 적층체 및 상기 제2 게이트 적층체로부터 이격되고, 상기 소스 구조체에 접속된 도전성 소스콘택을 포함하는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 소스 구조체는 도프트 반도체막을 포함하는 반도체 메모리 장치.
  14. 제 11 항에 있어서,
    상기 제1 게이트 적층체 및 상기 제2 게이트 적층체 각각은 상기 소스 구조체 상에 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 반도체 메모리 장치.
  15. 제 11 항에 있어서,
    상기 셀 플러그들은,
    상기 제1 게이트 적층체 및 상기 제2 게이트 적층체를 관통하고, 상기 소스 구조체에 접촉된 채널구조들; 및
    상기 채널구조들의 측벽들을 감싸는 메모리 패턴들을 포함하는 반도체 메모리 장치.
  16. 셀 어레이 영역 및 콘택영역을 갖는 적층체를 형성하는 단계;
    상기 적층체의 상기 셀 어레이 영역을 관통하고, 복수의 행들에 배열된 복수의 채널홀들 및 복수의 보조홀들을 포함하는 홀 그룹을 형성하는 단계;
    상기 채널홀들 각각의 표면을 따라 메모리막을 형성하는 단계;
    상기 메모리막 상에 채널구조를 형성하는 단계;
    상기 적층체의 상기 콘택영역을 관통하는 제1 트렌치를 형성하는 단계; 및
    상기 보조홀들 및 상기 제1 트렌치가 서로 연결된 슬릿이 정의되도록, 상기 보조홀들 및 상기 제1 트렌치를 통해 상기 적층체의 일부를 제거하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 복수의 채널홀들은, 제1 행을 따라 제1 방향으로 배열된 복수의 제1 채널홀들 및 제2 행을 따라 상기 제1 방향으로 배열된 복수의 제2 채널홀들을 포함하고,
    상기 복수의 보조홀들은, 상기 제1 행에 인접한 제3 행을 따라 상기 제1 방향으로 배열된 복수의 제1 보조홀들과 상기 제2 행에 인접한 제4 행을 따라 상기 제1 방향으로 배열된 복수의 제2 보조홀들을 포함하고,
    상기 제3 행과 상기 제4 행은 상기 제1 행과 상기 제2 행 사이에 배치된 반도체 메모리 장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 제1 보조홀과 상기 제2 보조홀 사이의 간격은,
    상기 제1 보조홀과 상기 제1 채널홀 사이의 간격 및 상기 제2 보조홀과 상기 제2 채널홀 사이의 간격보다 좁게 정의되는 반도체 메모리 장치의 제조방법.
  19. 제 17 항에 있어서,
    상기 복수의 행들이 배열된 제2 방향에서, 상기 제1 보조홀 및 상기 제2 보조홀 각각의 폭은 상기 제1 채널홀 및 상기 제2 채널홀 각각의 폭보다 좁게 정의되는 반도체 메모리 장치의 제조방법.
  20. 제 16 항에 있어서,
    상기 보조홀들 사이의 간격은,
    상기 채널홀들 사이의 간격보다 좁게 정의되는 반도체 메모리 장치의 제조방법.
  21. 제 16 항에 있어서,
    상기 제1 트렌치를 형성하는 동안,
    상기 제1 트렌치의 양측에서 상기 적층체의 상기 콘택영역을 관통하는 제2 트렌치와, 상기 제1 트렌치와 상기 제2 트렌치 사이에서 상기 적층체의 상기 콘택영역을 관통하는 지지홀을 형성하는 반도체 메모리 장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 지지홀을 채우는 지지기둥 및 상기 제2 트렌치를 채우는 수직 절연구조를 형성하는 단계; 및
    상기 제1 트렌치를 채우고, 상기 지지기둥 및 상기 수직 절연구조에 대한 식각 선택비를 갖는 희생구조를 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  23. 제 22 항에 있어서,
    상기 메모리막을 형성하는 단계 이전,
    상기 채널홀들 각각을 채우는 제1 희생기둥 및 상기 보조홀들 각각을 채우는 제2 희생기둥을 형성하는 단계; 및
    상기 제1 희생기둥을 제거하는 단계를 더 포함하고,
    상기 희생구조를 형성하는 단계 이 후,
    상기 제1 트렌치 및 상기 보조홀들이 개구되도록, 상기 희생구조 및 상기 제2 희생기둥을 제거하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  24. 제 16 항에 있어서,
    상기 제1 트렌치는 직선형으로 연장된 반도체 메모리 장치의 제조방법.
  25. 제 16 항에 있어서,
    상기 적층체는 하부구조 상에 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 반도체 메모리 장치의 제조방법.
  26. 제 25 항에 있어서,
    상기 슬릿을 통해 상기 제2 물질막들을 도전패턴들로 교체하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  27. 제 25 항에 있어서,
    상기 하부구조는 제1 반도체막, 상기 제1 반도체막 상의 희생 소스막, 상기 희생 소스막 상의 제2 반도체막 및 상기 제2 반도체막을 관통하는 식각 정지패턴을 포함하고,
    상기 보조홀들 및 상기 제1 트렌치는 상기 식각 정지패턴에 중첩된 반도체 메모리 장치의 제조방법.
  28. 제 27 항에 있어서,
    상기 식각 정지패턴을 제거하는 단계;
    상기 식각 정지패턴이 제거된 영역 및 상기 슬릿을 통해 상기 희생 소스막을 제거하는 단계;
    상기 희생 소스막이 제거된 영역을 통해 상기 메모리막의 일부를 제거함으로써, 상기 채널구조를 노출시키는 단계; 및
    상기 채널구조에 접촉되도록, 상기 희생 소스막이 제거된 영역을 도프트 반도체막으로 채우는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
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