KR20160000512A - 메모리 장치 - Google Patents
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Abstract
본 발명의 실시 형태에 따른 메모리 장치는, 제1 기판 상에 마련되는 복수의 회로 소자를 갖는 주변 회로 영역, 및 상기 제1 기판의 상부에 배치되는 제2 기판의 상면에 수직하는 방향으로 연장되는 채널 영역과, 상기 채널 영역에 인접하도록 상기 제2 기판 상에 적층되는 복수의 게이트 전극층 및 복수의 절연층을 갖는 셀 영역을 포함하며, 상기 제1 기판의 적어도 일부 영역은 상기 제2 기판과 접촉하며, 상기 제1 기판과 상기 제2 기판은 하나의 기판을 제공한다.
Description
본 발명은 메모리 장치에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 수직 방향으로 서로 다른 영역에 셀 영역과 주변 회로 영역을 형성하는 메모리 장치에 관한 연구가 활발히 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 기판의 수직 방향으로 서로 다른 영역에 셀 영역과 주변 회로 영역을 형성함으로써, 고집적화가 가능한 메모리 장치를 제공하는 것이다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 제1 기판 상에 마련되는 복수의 회로 소자를 갖는 주변 회로 영역, 및 상기 제1 기판의 상부에 배치되는 제2 기판의 상면에 수직하는 방향으로 연장되는 채널 영역과, 상기 채널 영역에 인접하도록 상기 제2 기판 상에 적층되는 복수의 게이트 전극층 및 복수의 절연층을 갖는 셀 영역을 포함하며, 상기 제1 기판의 적어도 일부 영역은 상기 제2 기판과 접촉하며, 상기 제1 기판과 상기 제2 기판은 하나의 기판을 제공한다.
본 발명의 일부 실시 형태에서, 상기 제1 기판은, 상기 복수의 회로 소자가 마련되는 제1 영역과, 상기 제1 영역의 상면으로부터 수직하는 방향으로 연장되어 상기 제2 기판의 하면에 접촉하는 제2 영역을 가질 수 있다.
본 발명의 일부 실시 형태에서, 상기 제2 기판의 단면의 폭은, 상기 제2 영역의 단면의 폭의 30배보다 작거나 같을 수 있다.
본 발명의 일부 실시 형태에 따른 메모리 장치는, 상기 제1 기판과 상기 제2 기판 사이의 공간을 채우는 주변 영역 절연층을 더 포함할 수 있다.
본 발명의 일부 실시 형태에서, 상기 제2 영역은 복수의 제2 영역일 수 있다.
본 발명의 일부 실시 형태에서, 상기 제2 기판은 상기 제1 기판보다 작은 단면적을 가질 수 있다.
본 발명의 일부 실시 형태에서, 상기 제1 기판과 상기 제2 기판은 하나의 단결정 실리콘 기판을 제공할 수 있다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 제1 기판, 상기 제1 기판 상에 배치되는 제2 기판, 상기 제2 기판 상에 배치되며, 메모리 셀을 이루는 복수의 트랜지스터; 및 상기 제1 기판 상에 배치되는 복수의 회로 소자; 를 포함하고, 상기 제1 기판과 상기 제2 기판은 하나의 단결정 실리콘 기판으로 제공된다.
본 발명의 일 실시 형태에 따른 메모리 장치의 제조 방법은, 단결정 실리콘을 포함하는 제1 기판의 일부를 제거하여 제1 영역 및 상기 제1 영역의 상면으로부터 수직하는 방향으로 연장되는 제2 영역을 형성하는 단계; 상기 제1 영역 상에 복수의 회로 소자를 형성하는 단계; 상기 복수의 회로 소자를 덮는 주변 영역 절연층을 형성하는 단계; 상기 제2 영역에 접촉하도록 상기 주변 영역 절연층 상에 비정질 실리콘을 포함하는 제2 기판을 마련하는 단계; 상기 제2 기판을 열처리하여 상기 제2 기판에 포함되는 비정질 실리콘을 단결정화하는 단계; 및 상기 제2 기판 상에 복수의 트랜지스터를 형성하는 단계; 를 포함할 수 있다.
본 발명의 일부 실시 형태에서, 상기 단결정화하는 단계는, 상기 제2 영역으로부터 측면 방향으로 상기 제2 기판을 단결정화할 수 있다.
본 발명의 기술적 사상에 따른 메모리 장치에 따르면, 주변 회로 영역을 셀 영역의 하부에 형성하되, 주변 회로 영역이 형성되는 기판과 셀 영역이 형성되는 기판이 모두 단결정 실리콘 기판으로 제공될 수 있다. 따라서, SEG(Selective Epitaxial Growth) 공정을 이용한 에피택시층 형성 시에, 에피택시층의 특성 및 높이 산포를 줄이고, 셀 영역에 포함되는 메모리 셀의 동작 특성을 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 등가 회로도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 사시도 및 단면도이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 사시도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 게이트 유전층 및 채널 영역을 설명하기 위한 부분 사시도이다.
도 8a 내지 도 8m는 본 발명의 일 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위한 도이다.
도 9a 내지 도 9k는 본 발명의 일 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위한 도이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치의 구조를 나타내는 도이다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 등가 회로도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 사시도 및 단면도이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 사시도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 게이트 유전층 및 채널 영역을 설명하기 위한 부분 사시도이다.
도 8a 내지 도 8m는 본 발명의 일 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위한 도이다.
도 9a 내지 도 9k는 본 발명의 일 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위한 도이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치의 구조를 나타내는 도이다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
본 발명의 실시 형태는 여러 가지 다른 형태로 변형되거나 여러 가지 실시 형태가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 실시 형태에 따른 메모리 장치(10)는 메모리 셀 어레이(20), 구동 회로(30), 읽기/쓰기(read/write) 회로(40) 및 제어 회로(50)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 셀을 포함할 수 있으며, 복수의 메모리 셀은 복수의 행과 열을 따라 배열될 수 있다. 메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 구동 회로(30)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(40)와 연결될 수 있다. 일 실시예에서, 동일한 행을 따라 배열되는 복수의 메모리 셀은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀은 동일한 비트 라인(BL)에 연결될 수 있다.
메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀은 복수의 메모리 블록으로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인(WL), 복수의 스트링 선택 라인(SSL), 복수의 접지 선택 라인(GSL), 복수의 비트 라인(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
구동 회로(30)와 읽기/쓰기 회로(40)는 제어 회로(50)에 의해 동작할 수 있다. 일 실시예로, 구동 회로(30)는 외부로부터 어드레스(address) 정보를 수신하고, 수신한 어드레스 정보를 디코딩하여 메모리 셀 어레이에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부를 선택할 수 있다. 구동 회로(30)는 워드 라인(WL), 스트링 선택 라인(SSL), 공통 소스 라인(CSL) 각각에 대한 구동 회로를 포함할 수 있다.
읽기/쓰기 회로(40)는 제어 회로(50)로부터 수신하는 명령에 따라 메모리 셀 어레이(20)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(40)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(40)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(50)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 구동 회로(30) 및 읽기/쓰기 회로(40)의 동작을 제어할 수 있다. 메모리 셀 어레이(20)에 저장된 데이터를 읽어오는 경우, 제어 회로(50)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 읽기/쓰기 회로(40)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(20)에 데이터를 쓰는 경우, 제어 회로(50)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(40)를 제어할 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 등가 회로도이다.
도 2를 참조하면, 일 실시예에 따른 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn), 메모리 셀 소자(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링을 포함할 수 있다.
서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)는 메모리 셀 소자(MC1~MCn) 중 적어도 일부를 선택하기 위한 워드 라인(WL1~WLn)에 각각 연결될 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀 소자(MCn)의 드레인 단자에 연결될 수 있다. 도 2에서는 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터(GST) 또는 복수의 스트링 선택 트랜지스터(SST)가 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀 소자(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다. 또한, 소스 단자가 공통 소스 라인(CSL)에 연결된 게이트 선택 트랜지스터(GST)의 게이트 단자에 게이트 선택 라인(GSL)을 통해 신호를 인가함으로써, n 개의 메모리 셀 소자(MC1~MCn)에 저장된 전하를 모두 제거하는 소거(erase) 동작이 실행될 수 있다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 사시도 및 단면도이다.
우선 도 3을 참조하면, 도 3은 본 발명의 일 실시예에 따른 메모리 장치(100)의 일부를 도시한 사시도일 수 있다. 도 3를 참조하면, 메모리 장치(100)는 기판(110), 기판(110)의 상면에 수직하는 방향으로 배치되는 채널 영역(173) 및 채널 영역(173)의 외측벽을 따라 적층된 복수의 절연층(140)과 복수의 게이트 전극층(150)을 포함할 수 있다. 또한, 메모리 장치(100)는 복수의 게이트 전극층(150)과 채널 영역(173) 사이에 배치되는 게이트 유전층(160)을 포함할 수 있으며, 채널 영역(173) 내에는 매립 절연층(175)이 배치될 수 있다.
기판(110)은 도 3에서 x축 방향과 y축 방향으로 연장되는 상면을 가질 수 있다. 기판(110)은 반도체 물질, 예를 들어 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, 기판(110)이 IV족 반도체를 포함하는 경우, 기판(110)은 실리콘 기판일 수 있다. 또한, 기판(110)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
기판(110)은 제1 기판(113) 및 제2 기판(115)을 포함할 수 있다. 제1 기판(113)은 제2 기판(115)의 하부에 배치되며, 제1 기판(113)의 적어도 일부 영역은 제2 기판(115)에 접촉할 수 있다. 도 3을 참조하면, 제1 기판(113)은 제1 영역(113a)과 제2 영역(113b)을 가질 수 있으며, 제1 영역(113a)의 상면에는 복수의 회로 소자(120)가 배치될 수 있다. 제1 영역(113a)의 상면에 배치되는 복수의 회로 소자(120)는 주변 회로 영역을 구성할 수 있으며, 따라서 도 3에 도시한 실시예에서, 메모리 장치(100)의 주변 회로 영역은 셀 영역의 하부에 배치될 수 있다.
제1 기판(113) 상에는 복수의 회로 소자(120) 외에, 복수의 회로 소자(120)와 전기적으로 연결되는 메탈 라인(125)이 더 형성될 수 있다. 복수의 회로 소자(120)는 수평 트랜지스터를 포함할 수 있으며, 이 경우 복수의 회로 소자(120) 각각은 게이트 전극(121), 소스 전극(122), 및 드레인 전극(123)을 포함할 수 있으며, 게이트 전극(121)의 양 측면에는 게이트 스페이서막(124)이 마련될 수 있다.
제2 영역(113b)은 제1 영역(113a)의 상면으로부터 수직하는 방향으로 연장되어 제2 영역(113b)의 하면에 접촉할 수 있다. 메모리 장치(100)의 제조 공정에서, 제1 기판(113)의 적어도 일부 영역을 식각 공정 등으로 제거하여 제1, 제2 영역(113a, 113b)을 마련한 후, 제1 영역(113a) 상에 복수의 회로 소자(120) 및 주변 영역 절연층(117)을 형성할 수 있다. 이후 제2 기판(115)을 주변 영역 절연층(117) 상에 배치함으로써 도 3에 도시한 바와 같은 기판(110)을 형성할 수 있다. 주변 영역 절연층(117)은, 복수의 회로 소자(120) 사이의 공간을 효율적으로 채우기 위해 HDP(High Density Plasma) 산화막을 포함할 수 있다.
도 3에 도시한 바와 같이 복수의 회로 소자(120)를 포함하는 주변 회로 영역을 셀 영역의 하부에 형성하는 경우, 복수의 회로 소자(120)를 형성하기 위한 제1 기판(113)과, 셀 영역을 형성하기 위한 제2 기판(115)이 필요하다. 제1 기판(113) 상에 복수의 회로 소자(120)를 형성하고 그 위를 주변 영역 절연층(117)으로 덮은 후 제2 기판(115)을 마련하는 경우, 폴리 실리콘(Poly Si)을 증착 또는 성장시켜 제2 기판(115)을 마련하는 것이 일반적이다. 그러나 이 경우, 셀 영역의 최하부에 위치하는 게이트 전극층(151)을 포함하는 트랜지스터의 특성이 열화되거나, 채널 영역(173)의 하부에 배치되는 에피택시층(103)의 산포가 발생할 수 있다.
본 발명에서는 제1 기판(113)의 일부를 제거하여 형성되는 제2 영역(113b)에 접촉하도록 비정질 실리콘(Amorphous Si) 기판을 주변 영역 절연층(117) 상에 배치하고, 제2 영역(113b)으로부터 비정질 실리콘 기판을 단결정화함으로써 단결정 실리콘을 포함하는 제2 기판(115)을 형성할 수 있다. 즉, 본 발명의 실시예에서, 제1 기판(113)과 제2 기판(115)은 하나의 단결정 실리콘 기판을 제공할 수 있으며, 따라서 셀 영역에 포함되는 게이트 전극층(150)의 특성 열화 및 에피택시층(103)의 산포 발생 등을 방지할 수 있다. 기판(110)의 구체적인 제조 방법에 대해서는 도 8a 내지 도 8m을 참조하여 후술하기로 한다.
한편, 제2 영역(113b)의 단면의 폭은, 제2 기판(115)의 단면의 폭의 30배보다 작거나 같을 수 있다. 도 3의 실시예에서, 제2 영역(113b)의 x축 또는 y축 방향의 폭은, 제2 기판(115)의 x축 또는 y축 방향 폭의 30배보다 작거나 같을 수 있다. 단결정 실리콘 기판으로 제공되는 제1 기판(113)의 제2 영역(113b)으로부터, 비정질 실리콘을 포함하는 제2 기판(115)의 단결정화가 진행되므로, 제2 영역(113b)에 비해 제2 기판(115)의 면적이 지나치게 크면 제2 기판(115)의 단결정화가 효율적으로 진행되지 않을 수 있다. 예를 들어, 제2 영역(113b)의 x축 또는 y축 방향의 폭이 100nm인 경우, 제2 기판(115)의 x축 또는 y축 방향의 폭은 2~3 um일 수 있다.
제2 기판(115)의 상면 위에는, 채널 영역(173)이 제2 기판(115)의 상면에 수직한 방향 (z축 방향)으로 연장되도록 배치될 수 있다. 채널 영역(173)은 내부의 매립 절연층(175)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 매립 절연층(175)이 없는 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 또한, 채널 영역(173)은 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
채널 영역(173)은 x축 방향과 y축 방향으로 서로 이격되어 배치될 수 있다. 다만, 채널 영역들(173)의 배치는 실시예에 따라 다양할 수 있으며, 예를 들어, 적어도 한 방향에서 지그 재그(zig-zag)의 형태로 배치될 수도 있다. 또한, 분리 절연층(107)을 사이에 두고 인접하는 채널 영역들(173)의 배치는 도시된 바와 같이 대칭적일 수 있으나, 반드시 이와 같은 형태로 한정되는 것은 아니다.
채널 영역(173)은 하면에서 제2 기판(115)과 직접 접촉되어 전기적으로 연결될 수 있다. 채널 영역(173)은 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p-형 또는 n-형 불순물을 포함하는 물질일 수 있다.
복수의 게이트 전극층(151-158: 150)이 채널 영역(173)의 측면을 따라 제2 기판(115)으로부터 z 방향으로 이격되어 배치될 수 있다. 도 2를 함께 참조하면, 복수의 게이트 전극층(150) 각각은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MCn) 및 스트링 선택 트랜지스터(SST)의 게이트를 이룰 수 있다. 게이트 전극(130)은 워드 라인들(WL1~ WLn)을 이루며 연장될 수 있고, x축 방향 및 y축 방향으로 배열된 소정 단위의 인접한 메모리 셀 스트링들에서 공통으로 연결될 수 있다. 일 실시예에서, 메모리 셀들(MC1~MCn)의 게이트 전극층들(152-157)은 6개가 배열되는 것으로 도시되었으나, 이는 예시적인 것으로, 메모리 장치(100)의 용량에 따라서 메모리 셀들(MC1~MCn)을 이루는 게이트 전극들(152-157)의 개수가 결정될 수 있다. 예컨대, 메모리 셀들(MC1~MCn)을 이루는 게이트 전극들(152-157)의 개수는 2n개(n은 자연수)일 수 있다.
접지 선택 트랜지스터(GST)의 게이트 전극층(151)은 접지 선택 라인(GSL)을 형성할 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 전극층(158)은 스트링 선택 라인(SSL)을 형성할 수 있다. 특히, 스트링 선택 트랜지스터(SST)의 게이트 전극층(158)은 인접한 메모리 셀 스트링들 사이에서 서로 분리되어 서로 다른 스트링 선택 라인(SSL)을 이루도록 형성될 수 있다. 실시예에 따라, 스트링 선택 트랜지스터(SST)의 게이트 전극층(158) 및 접지 선택 트랜지스터(GST)의 게이트 전극층(151)은 각각 2개 이상일 수 있으며, 메모리 셀들(MC1~MCn)의 게이트 전극들(152-157)과 상이한 구조를 가질 수도 있다.
복수의 게이트 전극층(150)은 폴리실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질일 수 있다. 실시예에 따라, 복수의 게이트 전극층(150)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 또한, 도시되지는 않았지만, 복수의 게이트 전극층(150)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
복수의 게이트 전극층(150) 사이에는 복수의 절연층(141-149: 140)이 배치될 수 있다. 복수의 절연층(140)은 복수의 게이트 전극층(150)과 마찬가지로 z축 방향으로 서로 이격되고 y축 방향으로 연장되도록 배열될 수 있다. 다만, 제8 절연층(148)과 제9 절연층(149)은 스트링 선택 트랜지스터(SST)의 게이트 전극층(158)의 사이에서 서로 연결된 형태를 가질 수 있다. 복수의 절연층(140)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
복수의 게이트 전극층(150)과 채널 영역(173) 사이에는 게이트 유전층(160)이 배치될 수 있다. 게이트 유전층(160)은 채널 영역(173)으로부터 순차적으로 적층된 터널링층(162), 전하 저장층(164), 및 블록킹층(166)을 포함할 수 있으며, 이에 대해서는 도 3의 A 영역을 확대 도시한 도 7a를 참조하여 더욱 상세히 후술하기로 한다.
터널링층(162)은 F-N 방식으로 전하를 전하 저장층(164)으로 터널링시킬 수 있다. 터널링층(162)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 전하 저장층(164)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예컨대, 전하 저장층(164)은 유전 물질, 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 블록킹층(166)은 고유전율(high-k) 유전물을 포함할 수 있다. 여기서, 고유전율 유전물이란 실리콘 산화막보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미한다.
메모리 셀 스트링의 상단에서, 드레인 영역(170)이 매립 절연층(175)의 상면을 덮고 채널 영역(173)과 전기적으로 연결되도록 배치될 수 있다. 드레인 영역(170)은 예컨대, 도핑된 폴리 실리콘을 포함할 수 있다. 드레인 영역(170)은 스트링 선택 트랜지스터(SST)(도 2 참조)의 드레인 영역으로 작용할 수 있다.
한편, 메모리 셀 스트링의 하단에서, x 방향으로 배열된 접지 선택 트랜지스터들(GST)(도 2 참조)의 소스 영역(105)이 배치될 수 있다. 소스 영역(105)은 제2 기판(115)의 상면에 인접하여 x축 방향으로 연장되면서 y축 방향으로 소정 단위로 이격되어 배열될 수 있다. 예를 들어, 소스 영역(105)은 y축 방향으로 채널 영역(173) 2개마다 하나씩 배열될 수 있으나, 이에 한정되지 않는다. 소스 영역(105) 상에는 분리 절연층(107)이 형성될 수 있다.
소스 영역(105)이 제2 기판(115)과 반대의 도전형을 갖는 경우, 소스 영역(105)은 인접한 접지 선택 트랜지스터들(GST)의 소스 영역으로 작용할 수 있으며, 도 2에 도시된 공통 소스 라인(CSL)에 연결될 수 있다. 소스 영역(105)이 제2 기판(115)과 동일한 도전형을 갖는 경우, 소스 영역(105)은 메모리 셀 스트링들의 블록 단위의 소거 동작을 위한 포켓 P 웰(pocket P well) 콘택으로 작용할 수도 있다. 이 경우, 상기 포켓 P 웰 콘택 전극을 통해 고전압이 제2 기판(115)에 인가됨으로써, 제2 기판(115)의 해당 메모리 셀 블록 내의 모든 메모리 셀에 저장된 데이터가 소거될 수 있다.
다음으로, 도 7a를 참조하여 도 3의 메모리 장치(100)에 포함되는 게이트 유전층(160)을 설명한다. 도 7a는 도 3의 A 부분에 대한 부분 확대도이다.
도 7a를 참조하면, 도 3의 A 부분에 포함되는 게이트 전극층(155), 절연층(145, 146), 게이트 유전층(160) 및 채널 영역(173) 등이 도시된다. 채널 영역(173)의 내부에는 매립 절연층(175)이 배치될 수 있다. 게이트 유전층(160)은 채널 영역(173)으로부터 순차적으로 적층된 터널링층(162), 전하 저장층(164), 및 블록킹층(166)이 적층된 구조를 가질 수 있다. 게이트 유전층(160)을 이루는 상기 층들의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며 다양하게 변화될 수 있다.
터널링층(162)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 적어도 하나를 포함할 수 있다.
전하 저장층(164)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 전하 저장층(164)이 플로팅 게이트인 경우에는, 예를 들어 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 폴리실리콘을 증착하여 형성할 수 있다. 전하 저장층(164)이 전하 트랩층인 경우에는, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 질화물(AlxNy), 및 알루미늄 갈륨 질화물(AlGaxNy) 중 적어도 하나를 포함할 수 있다.
블록킹층(166)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 고유전율 유전 물질을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 도 7a는 블록킹층(166)이 하나의 층을 포함하는 것으로 도시되었으나, 이와 달리 서로 다른 유전율을 갖는 고유전율층 및 저유전율층을 포함할 수도 있다. 이때, 저유전율층이 전하 저장층(164)에 접하도록 배치될 수 있다. 고유전율층은 터널링층(162)보다 고유전율을 갖는 물질로 이루어질 수 있으며, 저유전율층은 고유전율층보다 상대적으로 작은 유전 상수를 가지는 저유전율을 가지는 물질로 이루어질 수 있다. 저유전율층을 고유전율층의 측면에 배치함으로써, 배리어(barrier) 높이와 같은 에너지 밴드를 조절하여 비휘발성 메모리 장치의 특성, 예컨대 소거(erase) 특성을 향상시킬 수 있다.
도 4는 도 3에 도시한 실시예에 따른 메모리 장치(100)를 x축 방향에서 바라본 단면도이다. 도 4의 단면도에는 복수의 게이트 전극층(150) 및 복수의 절연층(140)이 y축 방향을 따라 서로 다른 길이로 연장되어 형성되는 패드 영역 및 패드 영역에서 각 게이트 전극층(150) 및 복수의 회로 소자(120) 중 적어도 일부와 전기적으로 연결되는 복수의 컨택 플러그(181-189: 180)가 도시되어 있다.
도 4를 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)의 기판(110)은, 제1 기판(113) 및 제2 기판(115)을 포함할 수 있다. 제1 기판(113)은 제2 기판(115)의 하부에 배치되며, 제1 기판(113)은 제1 영역(113a) 및 제2 영역(113b)을 가질 수 있다. 제1 영역(113a) 상에는 복수의 회로 소자(120) 및 각 회로 소자(120)와 전기적으로 연결되는 메탈 라인(125)이 배치될 수 있으며, 복수의 회로 소자(120) 및 메탈 라인(125)은 주변 영역 절연층(117)에 의해 덮일 수 있다.
주변 영역 절연층(117) 상에는 제2 기판(115)이 배치될 수 있으며, 제2 기판(115)의 적어도 일부 영역은 제1 기판(113)의 제2 영역(113b)에 접촉할 수 있다. 단결정 실리콘을 포함하는 제1 기판(113)의 제2 영역(113b) 상에 비정질 실리콘을 포함하는 기판을 배치하고, 이를 고상 에피택시(Solid Phase Epitaxy: SPE) 공정 등에서 열처리하여 단결정화시킴으로써, 단결정 실리콘을 포함하는 제2 기판(115)을 형성할 수 있다. 즉, 제1 기판(113)과 제2 기판(115)은 모두 단결정 실리콘을 포함할 수 있다.
제2 기판(115) 상에는 채널 영역(173)이 제2 기판(115)의 상면에 수직하는 방향으로 배치될 수 있다. 또한, 제2 기판(115) 상에는 채널 영역(173)에 인접하도록 복수의 게이트 전극층(150) 및 복수의 절연층(140)이 적층될 수 있다. 도 3을 참조하여 설명한 바와 같이, 복수의 게이트 전극층(150)과 채널 영역(173) 사이에는 게이트 유전층(160)이 배치될 수 있으며, 게이트 유전층(160)은 채널 영역(173)으로부터 순차적으로 배치되는 터널링층(162), 전하 저장층(164), 및 블록킹층(166)을 포함할 수 있다.
즉, 제1 기판(113) 상에 복수의 회로 소자(120) 및 메탈 라인(125) 등을 형성하고, 제1 기판(113)의 상부에 마련되는 제2 기판(115) 상에 복수의 게이트 전극층(150)과 채널 영역(173) 등을 형성함으로써, 주변 회로 영역(P)을 셀 영역(C)의 하부에 배치할 수 있다. 따라서, 주변 회로 영역(P)을 형성하기 위한 x축 및 y축 방향의 영역을 줄일 수 있어 메모리 장치(100)의 집적도를 높이고 칩 크기를 줄일 수 있다.
복수의 게이트 전극층(150)과 복수의 절연층(140)은 y축 방향을 따라 서로 다른 길이로 연장되어 패드 영역을 제공할 수 있으며, 패드 영역에서 각 게이트 전극층(150) 및 복수의 회로 소자(120) 중 적어도 일부는 컨택 플러그(180)와 전기적으로 연결될 수 있다. 이때, 복수의 회로 소자(120) 중 적어도 일부와 연결되는 컨택 플러그(189)는, 접지 선택 트랜지스터(GST)의 게이트 전극으로 제공되는 최하층의 게이트 전극층(188)에 연결되는 컨택 플러그(188)와 전기적으로 서로 연결될 수 있다. 한편, 도 4에 도시한 복수의 메탈 라인(125) 가운데, 하나의 메탈 라인(125) 만이 컨택 플러그(189)와 연결되는 것으로 도시하였으나, 각 메탈 라인(125)은 도 4의 x축 방향으로 서로 다른 위치에서 다른 컨택 플러그에 연결될 수 있다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 사시도이다.
도 5를 참조하면, 제1 기판(213) 및 제2 기판(215)을 갖는 기판(210), 채널 영역(273), 복수의 게이트 전극층(251-258: 250), 복수의 절연층(241-249: 240), 소스 영역(205), 매립 절연층(207) 및 게이트 유전층(260) 등은 도 4의 메모리 장치(100)와 유사할 수 있다. 다만, 도 5에 도시한 실시예에서는, 제1 기판(213)이 복수의 제2 영역(213b)을 포함할 수 있다. 제1 영역(213a)의 상면으로부터 수직하는 방향으로 연장되어 제2 기판(215)의 하면에 접촉하는 제2 영역(213b)을 복수 개 구비함으로써, 제조 과정에 있어서 제2 기판(215)의 단결정화를 효율적으로 진행할 수 있다. 또한, 도 5에 도시한 메모리 장치(200)는 제2 기판(215)과 채널 영역(273) 사이에 에피택시층이 배치되지 않고 채널 영역(273)이 제2 기판(215)에 직접 접촉할 수 있다.
한편, 제1 영역(213a)의 상면에는 복수의 회로 소자(210)와 게이트 스페이서막(224) 및 메탈 라인(225)이 배치될 수 있다. 메탈 라인(225) 중 적어도 일부는, 복수의 게이트 전극층(250) 및 복수의 절연층(240)이 y축 방향을 따라 서로 다른 길이로 연장되어 제공하는 패드 영역에서, 컨택 플러그를 통해 접지 선택 트랜지스터의 게이트 전극으로 제공되는 최하층의 게이트 전극층(251)과 전기적으로 연결될 수 있다.
도 6은 도 3 내지 도 5와 다른 실시예에 따른 메모리 장치(300)를 도시한 사시도이다. 도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(300)는 제1 기판(313)과 제2 기판(315)을 갖는 기판(310), 제1 기판(313)의 제1 영역(313a) 상에 형성되는 복수의 회로 소자(320), 제2 기판(315)의 상면에 배치되는 채널 영역(373) 및 복수의 게이트 전극층(351-358: 350)을 포함할 수 있다. 복수의 게이트 전극층(350) 사이에는 복수의 절연층(341-349: 340)이 배치될 수 있으며, 제2 기판(315)의 상면에는 소스 영역(105)이 배치될 수 있다.
도 3 내지 도 5에 도시한 메모리 장치(100, 200)와 다르게, 도 6에 도시한 메모리 장치(300)는 소스 영역(305)에 연결되는 공통 소스 라인(305a)을 더 포함할 수 있다. 공통 소스 라인(305a)은 하부에서 소스 영역(305)과 연결될 수 있으며, 공통 소스 라인(305a)의 주변에 배치되는 분리 절연층(307)에 의해 복수의 게이트 전극층(350)과는 전기적으로 분리될 수 있다. 공통 소스 라인(305a)이 소스 영역(305) 상에서 z축 방향으로 연장되며, 소스 영역(105)과 오믹 콘택(ohmic contact)하도록 배열될 수 있다. 공통 소스 라인(305a)은 소스 영역(305)을 따라 x축 방향으로 연장될 수 있으며, 도전성 물질을 포함할 수 있다. 예를 들어, 공통 소스 라인(305a)은 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)를 포함할 수 있다.
제2 기판(315)은 적어도 일부 영역에서 제1 기판(313)의 제2 영역(313b)과 접촉할 수 있다. 제2 영역(313b)은 제1 기판(313)의 제1 영역(313a)의 상면으로부터 수직하는 방향으로 연장될 수 있다. 제2 영역(313b)에 접촉하도록 비정질 실리콘 기판을 주변 영역 절연층(317) 상에 배치하고, 제2 영역(313b)으로부터 비정질 실리콘을 단결정화함으로써, 단결정 실리콘을 포함하는 제2 기판(315)을 형성할 수 있다.
한편, 도 6에 도시한 메모리 장치(300)에서, 채널 영역(373)과 복수의 게이트 전극층(350) 사이에는 게이트 유전층(360)이 배치될 수 있다. 게이트 유전층(360)은 터널링층(362), 전하 저장층(364) 및 블록킹층(366)을 포함할 수 있으며, 도 3 내지 도 5에 도시한 메모리 장치(100, 200)와 달리 블록킹층(366)도 채널 영역(373)에 평행하게 연장되도록 형성될 수 있다. 이하, 도 7b를 참조하여, 게이트 유전층(360)을 더욱 자세히 설명하기로 한다.
도 7b는 도 6의 B 부분에 대한 부분 확대도이다.
도 7b를 참조하면, 도 6의 B 부분에 포함되는 게이트 전극층(354), 절연층(344, 345), 게이트 유전층(360) 및 채널 영역(373) 등이 도시된다. 채널 영역(373)의 내부에는 매립 절연층(375)이 배치될 수 있다. 게이트 유전층(360)은 채널 영역(373)으로부터 순차적으로 적층된 터널링층(362), 전하 저장층(364), 및 블록킹층(366)이 적층된 구조를 가질 수 있다. 게이트 유전층(360)을 이루는 상기 층들의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며 다양하게 변화될 수 있다.
도 7a에서 블록킹층(166)이 게이트 전극층(155)의 주위를 둘러싸도록 배치되는 것과 달리, 도 7b에서는 블록킹층(366)이 채널 영역(373)과 평행한 방향으로 연장되도록 형성된다. 즉, 도 7b에서, 채널 영역(373)은 터널링층(362), 전하 저장층(364), 및 블록킹층(366)으로 둘러싸일 수 있다. 한편, 터널링층(362), 전하 저장층(364), 및 블록킹층(366)에 포함되는 물질은, 도 7a를 참조하여 설명한 실시예와 유사할 수 있다.
이하, 도 8a 내지 도 8m을 참조하여 도 3 및 도 4에 도시한 메모리 장치의 제조 방법에 대해 설명한다.
도 8a 내지 도 8m은 도 3 및 도 4에 도시한 메모리 장치(100)의 제조 방법을 설명하기 위한 도이다. 도 8a 내지 도 8m은 공정 순서에 따라 도 3의 사시도를 x축 방향에서 바라본 단면도이다.
도 8a를 참조하면, 제1 기판(113)이 제공된다. 제1 기판(113)은 단결정 실리콘을 포함할 수 있다. 다음으로 도 8b를 참조하면, 제1 기판(113)의 적어도 일부 영역을 제거하여 제1 영역(113a) 및 제1 영역(113a)의 상면으로부터 수직하는 방향으로 연장되는 제2 영역(113b)을 형성할 수 있다. 제1, 제2 영역(113a, 113b)을 형성하기 위해, 제1 기판(113)에 식각 공정을 적용할 수 있다.
다음으로 도 8c를 참조하면, 제1 영역(113a) 상에 복수의 회로 소자(120) 및 복수의 회로 소자(120)에 연결되는 메탈 라인(125) 등을 형성할 수 있다. 예를 들어, 복수의 회로 소자(120)는 수평 트랜지스터를 포함할 수 있다. 수평 트랜지스터를 포함하는 경우, 복수의 회로 소자(120)는 제2 기판(115) 상에 불순물 주입 등의 공정으로 형성되는 수평 소스 전극(122)과 수평 드레인 전극(123), 및 수평 게이트 전극(121)을 포함할 수 있다. 수평 게이트 전극(121)은 폴리 실리콘, 금속, 또는 폴리 실리콘과 금속 실리사이드의 적층체로 형성될 수 있으며, 수평 게이트 전극(121)과 제2 기판(115) 사이에는 수평 게이트 절연막이 더 마련될 수 있으며, 수평 게이트 전극(121)의 측면에는 게이트 스페이서막(124)가 마련될 수 있다. 게이트 스페이서막(124)는 수평 게이트 전극(121) 상에 실리콘 산화막 등을 MTO 공정으로 증착하고, 에치 백 공정을 적용함으로써 형성될 수 있다.
복수의 회로 소자(120) 및 메탈 라인(125)은 주변 영역 절연층(117)에 의해 덮일 수 있다. 복수의 회로 소자(120) 사이의 공간을 효과적으로 메우기 위해, 주변 영역 절연층(117)은 갭 필링(gap filling) 특성이 우수한 HDP 산화막을 포함할 수 있다. 주변 영역 절연층(117)이 형성되면, 도 8d에 도시한 바와 같이 주변 영역 절연층(117)의 상면과 제2 영역(113b)의 상면이 공면(co-planar)을 형성하도록 주변 영역 절연층(117)의 일부를 제거할 수 있다. 이때, 주변 영역 절연층(117)의 상면은, 제1 영역(113a)의 상면과 실질적으로 평행할 수 있다. 한편, 주변 영역 절연층(117)의 두께는 이후 적용되는 SPE 공정 등을 고려하여 1.8 um 이하로 제한될 수 있다.
다음으로 도 8e를 참조하면, 주변 영역 절연층(117) 및 제2 영역(113b) 상에 비정질 실리콘 기판(115`)을 형성할 수 있다. 비정질 실리콘 기판(115`)은 SiH4 또는 Si2H6을 이용하여 증착될 수 있으며, 비정질 실리콘 기판(115`)의 적어도 일부는 제2 영역(113b)의 상면과 접촉할 수 있다.
비정질 실리콘 기판(115`)이 형성되면, 도 8f에 도시한 바와 같이 SPE 공정 또는 레이저 에피택셜 성장(Laser Epitaxial Growth: LEG) 공정 등을 수행하여 비정질 실리콘 기판(115`)을 단결정화할 수 있다. 비정질 실리콘 기판(115`)의 단결정화는, 비정질 실리콘 기판(115`)이 제2 영역(113b)과 접촉하는 영역으로부터 측면 방향(도 8e의 y축 방향)으로 진행될 수 있다. 비정질 실리콘 기판(115`)을 단결정화함으로써, 단결정 실리콘을 포함하는 제2 기판(115)을 형성할 수 있다. 비정질 실리콘(115`)을 측면으로 단결정화시켜 제2 기판(115)을 형성하기 위해, 제2 영역(113b)의 단면의 폭은, 제2 기판(115)의 단면의 폭의 30배 이하일 수 있다.
비정질 실리콘 기판(115`)은, 급속 열처리(Rapid Thermal Annealing: RTA), 플래시 RTA와 같은 열처리 공정이나, 또는 엑시머 레이저 등의 레이저 멜팅(laser melting) 공정에 의해 단결정화될 수 있다. 단결정화 공정에서 LEG 공정을 이용하는 경우, 샷(shot) 방식 및 스캔(scan) 방식을 모두 이용할 수 있다. 또한, SPE 공정을 이용하여 비정질 실리콘 기판(115`)을 단결정화하는 경우, 500~700℃의 온도에서 질소, 아르곤, 헬륨 등의 불활성 기체를 소스로 이용할 수 있다.
도 8g를 참조하면, 단결정화된 제2 기판(115) 상에 복수의 절연층(141-149: 140) 및 복수의 희생층(131-138: 130)을 교대로 적층할 수 있다. 복수의 희생층(130)은 복수의 절연층(140)에 대해 높은 식각 선택성을 가져서 선택적으로 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity)은 절연층(140)의 식각 속도에 대한 희생층(130)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들어, 절연층(140)은 실리콘 산화막 및 실리콘 질화막 중 적어도 한가지일 수 있고, 희생층(130)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 물질로서, 절연층(140)과 다른 물질일 수 있다. 예를 들어, 절연층(140)이 실리콘 산화막인 경우, 희생층(130)은 실리콘 질화막일 수 있다.
본 발명의 다양한 실시예에 따라, 복수의 절연층(140) 각각의 두께는 서로 다를 수 있다. 예를 들어, 복수의 절연층(140) 가운데 z축 방향으로 최하부에 위치하는 절연층(141)은 다른 절연층(142-149)에 비해 상대적으로 얇은 두께를 가질 수 있으며, 최상부에 위치하는 절연층(149)은 다른 절연층(141-148)에 비해 상대적으로 두꺼울 수도 있다. 즉, 복수의 절연층(140) 및 복수의 희생층(130)의 두께는 도 8g에 도시된 것으로 한정되지 않고 다양하게 변형될 수 있으며, 복수의 절연층(140) 및 복수의 희생층(130)을 구성하는 막들의 층수 역시 다양하게 변형될 수 있다.
다음으로 도 8h를 참조하면, 제2 기판(115) 상에 교대로 적층된 복수의 희생층(130)과 절연층(140)을 식각하여 단차 구조를 갖는 패드 영역을 마련할 수 있다. z축 방향으로 인접한 희생층(130)과 절연층(140) 사이에 도 8h와 같은 단차를 형성하기 위해, 제2 기판(115) 상에 교대로 적층된 복수의 희생층(130)과 절연층(140) 상에 소정의 마스크층을 형성하고, 마스크층에 의해 노출된 희생층(130) 및 절연층(140)을 식각할 수 있다. 마스크층을 트리밍(trimming) 하면서 마스크층에 의해 노출된 희생층(130) 및 절연층(140)을 식각하는 공정을 복수 회 수행함으로써, 희생층(130) 및 절연층(140)을 순차적으로 식각하여 도 8h에 도시한 바와 같은 복수의 단차 구조를 형성할 수 있다.
일 실시예에서, 각 절연층(140)과 희생층(130)이 쌍(pair)을 이루며, 복수 개의 쌍에 포함되는 절연층(140)과 희생층(130)은 일 방향 - y축 방향 - 을 따라 서로 동일한 길이로 연장될 수 있다. 예외적으로, z축 방향으로 최하부에 위치한 희생층(131)의 하부에는 같은 길이만큼 연장되는 절연층(141)이 더 배치될 수 있다. 단차 구조가 형성되면, 각 절연층(140)과 희생층(130)을 식각하여 형성한 패드 영역 상에 층간 절연층(190)을 형성할 수 있다.
층간 절연층(190)이 형성되면, 도 8i에 도시한 바와 같이 채널 영역(173)이 형성될 수 있다. 채널 영역(173)을 형성하기 위해, 복수의 절연층(140)과 희생층(130)을 z축 방향으로 관통하는 개구부를 형성할 수 있다. 개구부는 채널 영역(173)의 수에 따라 복수개가 마련될 수 있으며, 복수의 개구부는 z축에 수직한 x-y 평면에서 지그 재그 형태로 배치되어 상기 x-y 평면에서 서로 이격되어 고립될 수 있다. 복수의 개구부는 단차 구조 형성 방법과 유사하게, 마스크층에 의해 복수의 개구부가 마련되는 영역만을 노출시키고 노출된 영역을 이방성 식각함으로써 형성될 수 있다. 복수의 개구부 각각은 제2 기판(115)의 상면을 노출시키거나, 또는 제2 기판(115)을 소정 깊이만큼 파고 들어가는 깊이를 가질 수도 있다.
복수의 개구부 각각의 내면 및 하부면에 ALD 또는 CVD를 사용하여 전하 저장층(164)과 터널링층(162)을 형성할 수 있다. 복수의 희생층(120) 및 절연층(140)과 인접한 영역으로부터 전하 저장층(164)과 터널링층(162)이 순서대로 적층되며, 터널링층(162)의 내측에 채널 영역(173)이 형성될 수 있다. 채널 영역(173)은 소정의 두께, 예컨대, 복수의 개구부 각각의 폭의 1/50 내지 1/5의 범위의 두께로 형성될 수 있으며, 전하 저장층(164) 및 터널링층(162)과 유사하게 ALD 또는 CVD에 의해 형성될 수 있다. 한편, 전하 저장층(164) 및 터널링층(162)을 형성하기 전에, 복수의 개구부에 의해 노출된 제2 기판(115)의 영역을 시드(seed)로 사용하는 선택적 에피택시 성장(Selective Epitaxial Growth, SEG) 공정을 수행하여 에피택시층(103)을 형성할 수 있다.
채널 영역(173)의 내측은 매립 절연층(175)으로 채워질 수 있다. 선택적으로, 매립 절연층(175)을 형성하기 전에, 채널 영역(173)이 형성된 구조를 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링(annealing) 단계가 더 실시될 수 있다. 상기 수소 어닐링 단계에 의하여 채널 영역(173) 내에 존재하는 결정 결함들 중의 많은 부분들이 치유될 수 있다.
상기 구조는 도 3 및 도 4에 도시한 실시예에 따른 것이나, 다른 구조로 채널 영역(173)을 형성할 수도 있음은 물론이다. 예를 들어, 채널 영역(173)을 형성하기 위한 복수의 개구부를 마련한 후, 전하 저장층(164)과 터널링층(162) 및 에피택시층(103)을 형성하는 공정 없이 바로 채널 영역(173)을 형성하고 채널 영역(173)의 내측에 매립 절연층(175)을 형성할 수 있다. 이때, 터널링층(162)과 전하 저장층(164)은, 블록킹층(166)과 마찬가지로 게이트 전극층(150)을 형성하는 공정 전에 형성되어 게이트 전극층(150)을 둘러싸는 형태로 블록킹층(166) 외측에 배치될 수 있다. 또한, 에피택시층(103)이 없으므로 채널 영역(173)은 제2 기판(115)과 직접 접촉할 수 있다.
다음으로, 최상부의 층간 절연층(190)을 덮고 있는 불필요한 반도체 물질 및 절연 물질을 제거하기 위해 평탄화 공정을 수행할 수 있다. 그 후, 식각 공정 등을 이용하여 매립 절연층(175)의 상부를 일부분 제거할 수 있으며, 상기 제거된 위치에 도전층(170)을 이루는 물질을 증착할 수 있다. 다시, 평탄화 공정을 수행하여, 도전층(170)이 형성될 수 있다.
채널 영역(173)이 형성되면, 도 8j에 도시한 바와 같이 복수의 희생층(130)을 제거하여 측면 개구부(Th)를 형성할 수 있다. 복수의 희생층(130)이 제거됨에 따라 복수의 절연층(140) 사이에 복수의 측면 개구부(Th)가 마련될 수 있다. 복수의 측면 개구부(Th) 내에 도전성 물질을 증착하여 복수의 게이트 전극층(150)을 형성할 수 있다.
도 8k를 참조하면, 측면 개구부(Th) 내에 블록킹층(166)과 게이트 전극층(151-158: 150)이 형성될 수 있다. 측면 개구부(Th) 내에 블록킹층(166)과 게이트 전극층(150)을 순서대로 형성함에 있어서, 블록킹층(166)은 전하 저장층(164) 및 터널링층(162)과 마찬가지로 ALD, CVD 또는 물리 기상 증착(Physical Vapor Deposition, PVD) 공정에 의해 형성될 수 있다. 게이트 전극층(150) 형성에 앞서 블록킹층(166)을 먼저 형성함으로써, 블록킹층(166)은 도 8k에 도시된 바와 같이 게이트 전극층(150)을 둘러싸는 형상을 가질 수 있다. 게이트 전극층(150)은 텅스텐(W) 등과 같은 도전성 물질로 형성될 수 있다.
블록킹층(166)과 게이트 전극층(130)이 형성되면, 도 8l에 도시한 바와 같이 채널 영역(173)과 평행한 z축 방향으로 식각 공정을 진행하여 컨택 플러그(180)를 형성하기 위한 복수의 수직 개구부(Tv)를 형성할 수 있다. 복수의 수직 개구부(Tv)를 형성하는 식각 공정은, 수직 개구부(Tv)에 대응하는 영역들이 오픈된 마스크층을 형성하는 공정 및 복수의 게이트 전극층(150)에 대하여 층간 절연층(190), 주변 영역 절연층(117), 및 복수의 절연층(140)을 선택적으로 식각하는 공정을 포함할 수 있다. 복수의 게이트 전극층(150)에 포함되는 물질에 대해, 층간 절연층(190), 주변 영역 절연층(117), 및 복수의 절연층(140)에 포함되는 물질만을 선택적으로 식각함으로써, 도 8l에 도시한 바와 같이 각 게이트 전극층(150) 및 메탈 라인(125)까지 연장되는 수직 개구부(Tv)를 형성할 수 있다. 실시예에 따라, 수직 개구부(Tv)는 높은 종횡비로 인하여, 기판(110)에 근접할수록 좁은 폭을 가지도록 경사진 측면 갖는 테이퍼 구조로 형성될 수 있다.
복수의 수직 개구부(Tv)를 형성하기 위한 마스크층을 제거한 후, 도 8m에 도시한 바와 같이 복수의 수직 개구부(Tv) 내에 도전성 물질을 채워넣음으로써 컨택 플러그(181-189: 180)를 형성할 수 있다. 컨택 플러그(180)는 도전성 물질, 예를 들어 게이트 전극층(150)과 마찬가지로 텅스텐(W)을 포함할 수 있다. 게이트 전극층(150)에 연결되는 컨택 플러그(181-188)는, 단차 구조에서 상부에 위치하는 절연층(140)을 관통하여 게이트 전극층(150)과 전기적으로 연결될 수 있다. 게이트 전극층(150)과 전기적으로 연결되기 위해 각 컨택 플러그(181-188)를 형성하기 위한 수직 개구부(Tv)는, 게이트 전극층(150)을 둘러싸는 블록킹층(162)을 관통할 수 있는 깊이까지 연장될 수 있다. 한편, 복수의 회로 소자(120)에 연결된 메탈 라인(125)과 전기적으로 연결되는 컨택 플러그(189)는, 층간 절연층(190)의 상면으로부터 메탈 라인(125)까지 연장되는 길이를 가질 수 있다. 즉, 메탈 라인(125)과 전기적으로 연결되는 컨택 플러그(189)는, 메모리 셀 트랜지스터를 제공하는 게이트 전극층(150) 및 절연층(140)의 적층 두께보다 큰 길이를 가질 수 있다.
이하, 도 9a 내지 도 9k를 참조하여 도 6에 도시한 메모리 장치의 제조 방법에 대해 설명한다.
도 9a 내지 도 9k는 도 6에 도시한 메모리 장치(300)의 제조 방법을 설명하기 위한 도이다. 도 9a 내지 도 9k는 공정 순서에 따라 도 6의 사시도를 x축 방향에서 바라본 단면도이다.
도 9a를 참조하면, 단결정 실리콘을 포함하는 제1 기판(313)이 제공된다. 다음으로 도 9b를 참조하면, 제1 기판(313)의 적어도 일부를 식각 공정 등으로 제거하여 제1 영역(313a) 및 제2 영역(313b)을 형성할 수 있다. 제1 영역(313a)은 도 9b에 도시한 바와 같이 x축 및 y축 방향에 평행한 상면을 가질 수 있으며, 제2 영역(313b)은 제1 영역(313a)의 상면으로부터 수직하는 방향으로 연장될 수 있다.
도 9c를 참조하면, 제1 영역(313a) 상에 복수의 회로 소자(320)가 형성될 수 있다. 복수의 회로 소자(320)는, 게이트 전극(321), 소스 전극(322), 드레인 전극(323)을 포함하는 수평 트랜지스터를 포함할 수 있다. 수평 트랜지스터의 게이트 전극(321)의 양 측면에는 게이트 스페이서막(324)이 형성될 수 있다.
제1 영역(313a) 상에는, 복수의 회로 소자(320)를 덮는 주변 영역 절연층(317)이 형성될 수 있다. 주변 영역 절연층(317)은 갭 필링 특성이 좋은 HDP 산화막을 포함할 수 있고, 하나 이상의 층을 가질 수 있다. 주변 영역 절연층(317)의 적어도 일부가 제거되어 메탈 라인(325)이 형성될 수 있다. 다음으로 도 9d를 참조하면, 주변 영역 절연층(317)의 일부를 제거할 수 있으며, 주변 영역 절연층(317)의 상면과 제2 영역(313b)의 상면이 공면을 형성할 수 있다. 이때, 제2 영역(313b)의 적어도 일부가 주변 영역 절연층(317)과 함께 제거될 수도 있다.
도 9e를 참조하면, 주변 영역 절연층(317) 상에 비정질 실리콘 기판(315`)이 마련될 수 있다. 비정질 실리콘 기판(315`)은 SiH4 또 Si2H6을 이용하여 증착될 수 있으며, 비정질 실리콘 기판(315`)의 적어도 일부는 제2 영역(313b)의 상면과 접촉할 수 있다.
비정질 실리콘 기판(315`)이 형성되면, SPE 공정 또는 레이저 에피택셜 성장(Laser Epitaxial Growth: LEG) 공정 등을 수행하여 도 9f와 같이 비정질 실리콘 기판(315`)을 단결정화할 수 있다. 비정질 실리콘 기판(315`)의 단결정화는, 비정질 실리콘 기판(315`)이 제2 영역(313b)과 접촉하는 영역으로부터 측면 방향(도 9e의 y축 방향)으로 진행될 수 있다. 비정질 실리콘 기판(315`)이 단결정화되어 제2 기판(315)을 제공할 수 있다. 제2 기판(315)은, 제2 영역(313b)과 접촉할 수 있으며, 제1 영역(313a)의 상면에 평행한 상면을 가질 수 있다.
비정질 실리콘 기판(315`)은, 급속 열처리(RTA), 플래시 RTA와 같은 열처리 공정이나, 또는 엑시머 레이저 등의 레이저 멜팅 공정에 의해 단결정화될 수 있다. 앞서 설명한 바와 같이, 단결정화 공정에서 LEG 공정을 이용하는 경우, 샷(shot) 방식 및 스캔(scan) 방식을 모두 이용할 수 있다. 또한, SPE 공정을 이용하여 비정질 실리콘 기판(315`)을 단결정화하는 경우, 500~700℃의 온도에서 질소, 아르곤, 헬륨 등의 불활성 기체를 소스로 이용할 수 있다.
도 9g를 참조하면, 단결정화된 제2 기판(315) 상에 복수의 게이트 전극층(351-358: 350) 및 복수의 절연층(341-349: 340)을 교대로 적층할 수 있다. 복수의 게이트 전극층(350)은 폴리실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질일 수 있다. 실시예에 따라, 게이트 전극들(350)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 도 8g에 도시한 실시예와 달리, 제2 기판(315) 상에 복수의 게이트 전극층(350)을 복수의 절연층(340)과 함께 바로 적층함으로써, 복수의 희생층(130)을 제거하는 공정을 생략할 수 있다.
다음으로 도 9h를 참조하면, 제2 기판(315) 상에 교대로 적층된 복수의 게이트 전극층(350)과 절연층(340)을 식각하여 단차 구조를 갖는 패드 영역을 마련할 수 있다. 패드 영역을 마련하는 공정은 도 8h를 참조하여 설명한 공정과 유사할 수 있다. 일 실시예에서, 각 게이트 전극층(350)과 절연층(340)이 쌍(pair)을 이루며, 복수 개의 쌍에 포함되는 절연층(340)과 게이트 전극층(350)은 일 방향 - y축 방향 - 을 따라 서로 동일한 길이로 연장될 수 있다. 단차 구조가 형성되면, 패드 영역 상에 층간 절연층(390)을 형성할 수 있다.
층간 절연층(390)을 형성한 후, 도 9i에 도시한 바와 같이 채널 영역(373)을 형성할 수 있다. 채널 영역(373)을 형성하기 위해, 복수의 절연층(340)과 게이트 전극층(350)을 z축 방향으로 관통하는 개구부를 형성할 수 있다. 개구부는 채널 영역(373)의 수에 따라 복수개가 마련될 수 있으며, 복수의 개구부는 z축에 수직한 x-y 평면에서 지그 재그 형태로 배치되어 상기 x-y 평면에서 서로 이격되어 고립될 수 있다. 한편, 복수의 개구부 각각은 제2 기판(315)의 상면을 노출시키거나, 또는 제2 기판(315)을 소정 깊이만큼 파고 들어가는 깊이를 가질 수도 있다.
복수의 개구부 각각의 내면 및 하부면에 ALD 또는 CVD를 사용하여 게이트 유전층(360)을 형성할 수 있다. 게이트 유전층(360)은 터널링층(362), 전하 저장층(364), 및 블록킹층(366)을 포함할 수 있으며, 복수의 절연층(340) 및 게이트 전극층(350)과 인접한 영역으로부터 블록킹층(366), 전하 저장층(364) 및 터널링층(362)이 순서대로 적층되며, 터널링층(362)의 내측에 채널 영역(373)이 형성될 수 있다. 채널 영역(373)은 게이트 유전층(360)과 유사하게 ALD 또는 CVD에 의해 형성될 수 있다. 한편, 게이트 유전층(360)을 형성하기 전에, 복수의 개구부에 의해 노출된 제2 기판(315)의 영역을 시드(seed)로 사용하는 선택적 에피택시 공정(Selective Epitaxial Growth, SEG) 공정을 수행하여 에피택시층(303)을 형성할 수 있다.
채널 영역(373)의 내측은 매립 절연층(375)으로 채워질 수 있다. 선택적으로, 매립 절연층(375)을 형성하기 전에, 채널 영역(373)이 형성된 구조를 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링(annealing) 단계가 더 실시될 수 있다. 상기 수소 어닐링 단계에 의하여 채널 영역(373) 내에 존재하는 결정 결함들 중의 많은 부분들이 치유될 수 있다.
다음으로, 최상부의 층간 절연층(390)을 덮고 있는 불필요한 반도체 물질 및 절연 물질을 제거하기 위해 평탄화 공정을 수행할 수 있다. 그 후, 식각 공정 등을 이용하여 매립 절연층(375)의 상부를 일부분 제거할 수 있으며, 상기 제거된 위치에 도전층(370)을 이루는 물질을 증착할 수 있다. 다시, 평탄화 공정을 수행하여, 도전층(370)이 형성될 수 있다.
채널 영역(373)이 형성되면, 도 9j에 도시한 바와 같이 패드 영역에서 층간 절연층(390) 및 복수의 절연층(340)을 식각하여 복수의 수직 개구부(Tv)를 형성할 수 있다. 수직 개구부(Tv)는 추후 컨택 플러그를 형성하기 위한 것으로, 수직 개구부(Tv)에 대응하는 영역들이 오픈된 마스크층을 형성하고, 복수의 게이트 전극층(350)에 대하여 층간 절연층(390), 주변 영역 절연층(317), 및 복수의 절연층(340)을 선택적으로 식각함으로써 형성될 수 있다. 한편, 수직 개구부(Tv)는 높은 종횡비로 인해, 단면의 폭이 아래로 갈수록 점점 좁아지는 테이퍼 형상을 가질 수 있다.
복수의 수직 개구부(Tv)를 형성하기 위한 마스크층을 제거한 후, 도 9k에 도시한 바와 같이 복수의 수직 개구부(Tv) 내에 도전성 물질을 채워넣음으로써 컨택 플러그(381-389: 380)를 형성할 수 있다. 컨택 플러그(380)는 도전성 물질, 예를 들어 게이트 전극층(350)과 마찬가지로 텅스텐(W)을 포함할 수 있다. 게이트 전극층(350)에 연결되는 컨택 플러그(381-388)는, 단차 구조에서 각 게이트 전극층(350)보다 상부에 위치하는 절연층(340)을 관통하여 게이트 전극층(350)과 전기적으로 연결될 수 있다. 게이트 전극층(350)과 전기적으로 연결되기 위해 각 컨택 플러그(381-388)를 형성하기 위한 수직 개구부(Tv)는, 각 게이트 전극층(350)을 소정의 깊이만큼 파고 들어갈 수 있다. 한편, 복수의 회로 소자(320) 중 적어도 일부에 연결된 메탈 라인(325)과 전기적으로 연결되는 컨택 플러그(389)는, 층간 절연층(390)의 상면으로부터 메탈 라인(325)까지 연장되는 길이를 가질 수 있다. 즉, 메탈 라인(325)과 전기적으로 연결되는 컨택 플러그(389)는, 메모리 셀 트랜지스터를 제공하는 게이트 전극층(350) 및 절연층(350)의 적층 두께보다 큰 길이를 가질 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치의 구조를 나타내는 도이다.
도 10을 참조하면, 메모리 장치(400)는 기판(410), 기판(410)에 형성되는 복수의 회로 소자(420), 및 메모리 셀 트랜지스터를 제공하는 복수의 게이트 전극층(450) 등을 포함할 수 있다. 기판(410)은 제1 기판(413) 및 제1 기판(413)의 상부에 배치되는 제2 기판(415)을 포함할 수 있다. 제1 기판(413)은 제1 영역(413a) 및 제1 영역(413a)의 상면에 수직하는 방향으로 연장되는 제2 영역(413b)을 포함할 수 있으며, 제2 영역(413b)은 제2 기판(415)의 하면에 접촉할 수 있다.
제1 기판(413)과 제2 기판(415)은 모두 단결정 실리콘을 포함할 수 있다. 제2 기판(415)은 비정질 실리콘 기판으로 제공된 이후에, 제2 기판(415)에 접촉하는 제2 영역(413b)으로부터 측면 방향으로 단결정화될 수 있다. 즉, 제1, 제2 기판(413, 415)은 하나의 단결정 실리콘 기판(410)으로 제공될 수 있다.
본 실시예에서, 메모리 셀 트랜지스터를 제공하는 복수의 게이트 전극층(450)은 제2 기판(415)의 상면에 수평 방향으로 배치될 수 있다. 도 10에 도시한 실시예에 따른 메모리 장치(400)는 포켓 p-웰(Pocket P-Well: PPW, 416)이 제2 기판(415) 내에 형성되고, 그 위에 복수의 게이트 전극층(450)과, 복수의 게이트 전극층(450) 사이에 배치되는 소스 및 드레인 전극을 배치함으로써 메모리 셀 트랜지스터를 형성할 수 있다. 복수의 게이트 전극층(450)이 나란히 배치되는 방향의 좌우 끝에 위치하는 게이트 전극층(451, 458)은 각각 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 구성할 수 있다.
제1 기판(413) 상에는 복수의 회로 소자(420)가 배치될 수 있다. 복수의 회로 소자(420)는 메모리 셀 트랜지스터와 마찬가지로 수평 트랜지스터일 수 있으며, 게이트 전극(421), 소스 전극(422) 및 드레인 전극(423)을 포함할 수 있다. 게이트 전극(421)의 양 측면에는 게이트 스페이서막(424)이 배치될 수 있으며, 복수의 회로 소자(420)는 주변 영역 절연층(417)에 의해 덮일 수 있다. 주변 영역 절연층(417)은 갭 필링 특성이 우수한 HDP 산화막을 포함할 수 있다.
복수의 회로 소자(420) 중 적어도 일부는 메탈 라인(425) 및 컨택 플러그(481-489)를 통해 복수의 게이트 전극(450) 중 적어도 일부와 전기적으로 연결될 수 있다. 한편, 접지 선택 트랜지스터(GST)의 소스 전극에는 공통 소스 라인(CSL)이 연결될 수 있으며, 스트링 선택 트랜지스터(SST)의 드레인 전극에는 비트 라인(BL)이 연결될 수 있다.
도 11 및 도 12는 본 발명의 일 실시 형태에 따른 공정 관리 시스템의 동작을 설명하는 데에 제공되는 도이다.
도 11은 본 발명의 일 실시 형태에 따른 비휘발성 메모리 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 11을 참조하면, 일 실시 형태에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 도 1 내지 도 6 및 도 10을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 비휘발성 메모리 장치를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 11에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 12는 본 발명의 일 실시 형태에 따른 비휘발성 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 12를 참조하면, 일 실시 형태에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 메모리(2040)는 도 1 내지 도 6 및 도 10을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 비휘발성 메모리 장치를 하나 이상 포함할 수 있으며, 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어할 수 있다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200, 300 : 메모리 장치
110, 210, 310 : 기판
113, 213, 313 : 제1 기판
115, 215, 315 : 제2 기판
120, 220, 320 : 회로 소자
140, 240, 340 : 절연층
150, 250, 350 : 게이트 전극층
160, 260, 360 : 게이트 유전층
173, 273, 373 : 채널 영역
180, 280, 380 : 컨택 플러그
110, 210, 310 : 기판
113, 213, 313 : 제1 기판
115, 215, 315 : 제2 기판
120, 220, 320 : 회로 소자
140, 240, 340 : 절연층
150, 250, 350 : 게이트 전극층
160, 260, 360 : 게이트 유전층
173, 273, 373 : 채널 영역
180, 280, 380 : 컨택 플러그
Claims (10)
- 제1 기판 상에 마련되는 복수의 회로 소자를 갖는 주변 회로 영역; 및
상기 제1 기판의 상부에 배치되는 제2 기판의 상면에 수직하는 방향으로 연장되는 채널 영역과, 상기 채널 영역에 인접하도록 상기 제2 기판 상에 적층되는 복수의 게이트 전극층 및 복수의 절연층을 갖는 셀 영역; 을 포함하며,
상기 제1 기판의 적어도 일부 영역은 상기 제2 기판과 접촉하며, 상기 제1 기판과 상기 제2 기판은 하나의 기판을 제공하는 메모리 장치.
- 제1항에 있어서,
상기 제1 기판은, 상기 복수의 회로 소자가 마련되는 제1 영역과, 상기 제1 영역의 상면으로부터 수직하는 방향으로 연장되어 상기 제2 기판의 하면에 접촉하는 제2 영역을 갖는 메모리 장치.
- 제2항에 있어서,
상기 제2 기판의 상면의 폭은, 상기 제2 기판의 상면과 평행한 상기 제2 영역의 단면의 폭의 30배보다 작거나 같은 메모리 장치.
- 제2항에 있어서,
상기 제1 영역 상에 위치한 상기 제1 기판과 상기 제2 기판 사이의 공간을 채우는 주변 영역 절연층; 을 더 포함하는 메모리 장치.
- 제2항에 있어서,
상기 제2 영역은 복수의 제2 영역인 메모리 장치.
- 제1항에 있어서,
상기 제2 기판은 상기 제1 기판보다 작은 단면적을 갖는 메모리 장치.
- 제1항에 있어서,
상기 제1 기판과 상기 제2 기판은 하나의 단결정 실리콘 기판을 제공하는 메모리 장치.
- 제1 기판;
상기 제1 기판 상에 배치되는 제2 기판;
상기 제2 기판 상에 배치되며, 메모리 셀을 이루는 복수의 트랜지스터; 및
상기 제1 기판 상에 배치되는 복수의 회로 소자; 를 포함하고,
상기 제1 기판과 상기 제2 기판은 하나의 단결정 실리콘 기판으로 제공되는 메모리 장치.
- 단결정 실리콘을 포함하는 제1 기판의 일부를 제거하여 제1 영역 및 상기 제1 영역의 상면으로부터 수직하는 방향으로 연장되는 제2 영역을 형성하는 단계;
상기 제1 영역 상에 복수의 회로 소자를 형성하는 단계;
상기 복수의 회로 소자를 덮는 주변 영역 절연층을 형성하는 단계;
상기 제2 영역에 접촉하도록 상기 주변 영역 절연층 상에 비정질 실리콘을 포함하는 제2 기판을 마련하는 단계;
상기 제2 기판을 열처리하여 상기 제2 기판에 포함되는 비정질 실리콘을 단결정화하는 단계; 및
상기 제2 기판 상에 복수의 트랜지스터를 형성하는 단계; 를 포함하는 메모리 장치용 기판 제조 방법.
- 제9항에 있어서,
상기 단결정화하는 단계는, 상기 제2 영역으로부터 측면 방향으로 상기 제2 기판을 단결정화하는 메모리 장치용 기판 제조 방법.
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