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KR101898027B1 - 계면 원자 단일층의 삽입에 의한 ⅳ족 반도체에 대한 금속 접점의 개선 - Google Patents

계면 원자 단일층의 삽입에 의한 ⅳ족 반도체에 대한 금속 접점의 개선 Download PDF

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KR101898027B1
KR101898027B1 KR1020177010629A KR20177010629A KR101898027B1 KR 101898027 B1 KR101898027 B1 KR 101898027B1 KR 1020177010629 A KR1020177010629 A KR 1020177010629A KR 20177010629 A KR20177010629 A KR 20177010629A KR 101898027 B1 KR101898027 B1 KR 101898027B1
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왈터 에이. 해리슨
폴 에이. 클리프턴
안드레아스 괴벨
알. 스톡턴 게인즈
Original Assignee
아콘 테크놀로지스 인코포레이티드
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Filing date
Publication date
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Abstract

금속과 반도체 사이의 계면에 V족 또는 III족 원자들의 단일층을 삽입하거나 각각 하나의 단일층으로 제조된 이중층을 삽입하거나 복수의 이러한 이중층들을 삽입함으로써 금속-반도체(IV족) 접합들의 접촉 비저항을 감소시키기 위한 기술이 기재되어 있다. 얻어진 낮은 비저항 금속-IV족 반도체 접합들은 전자 디바이스(예를 들어, 트랜지스터, 다이오드, 등) 및 광전자 디바이스(예를 들어, 레이저, 태양전지, 광검출기, 등)를 포함하는 반도체 디바이스에서의 저저항 전극으로서, 및/또는 전계 효과 트랜지스터(FET)에서 금속 소스 및/또는 드레인 영역(또는 이의 일부)으로서 적용을 발견한다. III족 및 V족 원자들의 단일층들은 주로 IV족 반도체의 표면 상에 형성되고 IV족 반도체의 표면 원자들에 화학적으로 결합되는 원자들의 정렬된 층들이다.

Description

계면 원자 단일층의 삽입에 의한 Ⅳ족 반도체에 대한 금속 접점의 개선{IMPROVING METAL CONTACTS TO GROUP IV SEMICONDUCTORS BY INSERTING INTERFACIAL ATOMIC MONOLAYERS}
관련 출원
본 출원은 2011년 11월 23일에 출원된 미국가출원번호 제61/563,478호를 우선권으로 주장하고, 이를 참고로 포함한다.
발명의 분야
본 발명은 금속과 반도체 사이의 계면에 V족 원자들 또는 III족 원자들의 단일층을 삽입하거나, V족 원자 및 III족 원자 각각의 한 단일층으로 제조된 이중층을 삽입하거나, 복수의 이러한 이중층들을 삽입함으로써 금속-반도체(예를 들어, IV족 반도체) 접합(junction)의 접촉 비저항(specific contact resistance)을 감소시키기 위한 기술에 관한 것이다.
트랜지스터(transistor)의 크기가 예를 들어 초박형 바디(ultra-thin body; UTB) 규소-온-절연체(silicon-on-insulator; SOI) 전계 효과 트랜지스터(FET), FinFET 및 나노와이어 FET 형태에서 나노 스케일 치수로 작아짐에 따라, 트랜지스터 소스(source) 및 드레인(drain)과 관련한 원치않는 저항이 이러한 디바이스(device) 및 이러한 트랜지스터를 이용하여 제작된 집적 회로 제품들의 성능에 대해 부담으로 계속 증가하고 있다. 또한, 도펀트 활성화의 감소가 이론적으로 예측되고, 실험적으로 트랜지스터 소스 및 드레인 영역들이 대략 10 nm 미만의 크기로 감소될 때 입증된다. 도펀트 활성화에 의해, 본 출원인은 반도체 호스트(semiconductor host)에서 의도적으로 도입된 불순물 종들로부터의 요망되는 자유 캐리어(전자 또는 정공) 기여를 뜻한다. 나노스케일 도펀트 활성화에서의 이러한 감소는 나노스케일 금속 접점에서 그리고 나노스케일 도핑된 영역의 벌크 부분 내 둘 모두에서 도핑된 소스/드레인(S/D) 영역의 요망되지 않는 높은 저항에 추가로 기여한다. 반도체에 대한 금속 접점의 저항은, 반도체에서의 효과적인 도핑이 감소하는 경우에 증가하며, 이러한 증가는 주로 금속-반도체 접점에서 쇼트키 배리어(Schottky barrier)의 존재에 의한 것이다.
금속-반도체 계면에 가까운 반도체의 얕은 영역(shallow region)에서의 고농도의 도핑이 쇼트키 배리어의 폭을 감소시킴으로써 금속-반도체 접점의 저항을 감소시킬 수 있다는 것이 알려져 있다. 배리어 폭이 감소되긴 하지만, 전기적 반응의 관점으로부터(예를 들어, 전류-전압 측정), 쇼트키 배리어 높이가 감소하는 것으로 나타난다. 이에 대해서는 종래 문헌["effective barrier height" reduction by surface doping is by J. M. Shannon, "Control of Schottky barrier height using highly doped surface layers" in Solid-State Electronics, Vol. 19, pp. 537-543 (1976)]에 기재되어 있다. 또한, 고농도의 도펀트 원자들이 금속 실리사이드로부터 소위 도펀트 분리에 의해 금속 접점에 가까운 반도체의 얕은 영역으로 도입될 수 있다는 것이 알려져 있다. A. Kikuchi 및 S. Sugaki는 문헌[J. Appl. Phys., Vol. 53, No.5, (May 1982)]에서는 주입된(implanted) 인 원자들이 PtSi 형성 동안 PtSi-Si 계면 부근에 축적되고 n-타입 규소에 대한 쇼트키 배리어의 측정된 높이를 감소시킨다고 보고되었다. 쇼트키 다이오드의 측정된(유효) 배리어 높이의 감소는 배리어를 더욱 분열시키게 하는 규소에서의 축적된 인 원자들로 인한 것이었다. 즉, 이러한 결과는 1976년 Shannon에 의해 기재된 효과에 의한 것이었다.
과거 수십년 동안, 규소 마이크로전자 산업은 트랜지스터 소스 및 드레인에 대해 허용 가능하게 낮은 접촉 저항을 얻기 위한 수단으로서 금속-규소 접점에 근접한 규소에서의 높은 도핑 농도에 의존하였다. 접점 금속은 대부분이 금속 실리사이드, 가장 최근에 니켈 실리사이드 또는 니켈 백금 실리사이드를 갖는다. 접촉 저항을 최소화하기 위한 이러한 방법은, 트랜지스터 치수가 계속 줄어들고 접촉 저항이 소스와 드레인 사이의 전체 저항의 보다 큰 부분이 됨에 따라(이에 따라, 심각한 성능-제한 인자가 됨) 앞으로는 불충분할 것으로 예상된다. 가장 최근의 문헌[International Technology Roadmap for Semiconductors (ITRS), published in 2011]에서는 2014년에 예상되는 바와 같이 트랜지스터 게이트 길이가 18 nm로 조정되고 1.0x10-8 Ohm.cm2 이하의 접촉 비저항이 특정될 때 벌크 MOS 트랜지스터에서 접촉 저항 문제에 대한 해법이 알려져 있지 않다고 보고되어 있다. 금속-반도체 접점에서 쇼트키 배리어가 접촉 저항을 허용 가능한 수준으로, 즉 MOS 트랜지스터 도핑된 소스/드레인 접점들의 경우에 1.0x10-8 Ohm.cm2 보다 훨씬 낮은 수준으로 감소시키기 위해 감소되어야 한다는 것이 점차적으로 명확하게 되어가고 있다. 쇼트키 배리어를 감소시키고 이에 따라 도핑된 반도체 영역들에 대한 접점의 저항을 감소시킬 수 있는 기술은 또한 도핑된 소스 및 드레인을 갖는 것이 아니라 금속과 트랜지스터 채널 사이의 직접 접촉(게이트 상의 전기 전위에 의해 조절되고 소스와 드레인 사이에 전류를 전달하는 자유 캐리어의 영역)을 사용하는 소위 "금속 소스/드레인 트랜지스터(metal source/drain transistor)"에 적용될 수 있다.
1991년에서 1992년에 발행된 연구문헌(body of work)에서는 두 개의 상이한 원소들에 의해 형성된 이중 중간층이 이종접합 전자대 불연속성(heterojunction band discontinuity)을 변경시킬 뿐만 아니라 동종접합(homojunction)에서 전자대 불균일성을 발생시킬 수 있는, 계면 쌍극자(interface dipole)를 생성시킬 것이라는, Baroni, Resta, 및 Baldereschi 등에 의한 이론적 예측의 실험적 입증이 보고되어 있다. McKinley 등은 1991년 문헌["Control of Ge homojunction band offsets via ultrathin Ga-As dipole layers", J. Vac. Sci. Technol. A 9 (3), May/Jun 1991] 및 1992년의 유사한 문헌["Control of Ge homojunction band offsets via ultrathin Ga-As dipole layers", Applied Surface Science Vol. 56 -58, pp. 762-765 (1992)]에서 Ga-As 쌍극자 중간층을 사용하여 {111}-배향 Ge 동종접합에서 0.35 내지 0.45 eV 전자대 오프셋(band offset)을 얻는다는 것을 최초로 보고하였다.
비소, 갈륨, 및 게르마늄 증착은 실온에서 p-타입 Ge(111) 기재 상에서 수행되었다. 가전자대 오프셋(valence band offset)은 인시튜 코어 수준 x-선 광발광에 의해 측정되었다. 증착된 Ge 영역(상부층(overlayer))은 Ge 3d 코어 수준을 두 개의 구성성분들로 분리시킴으로써 나타남에 따라 Ge 기재에 대한 가전자대 오프셋을 갖는다. 하나의 Ge 기재로 인한 것이며, 다른 하나는 Ge 상부층으로 인한 것이다. 양성 및 음성 가전자대 오프셋 둘 모두는 Ga-As 쌍극자 중간층을 "Ga-우선(first)" 또는 "As-우선" 성장 순서로 도입함으로써 Ge 동종접합에서 얻어졌다. 전자대 오프셋은 보다 낮은 에너지(즉, 더욱 결합된)에서 접합의 As 측면 상에 Ge 가전자대 에지에서 0.35 내지 0.45 eV인 것으로 확인되었다. 쌍극자 중간층은 문헌[W. A. Harrison et al. in "Polar Heterojunction Interfaces", Phys. Rev. B 18, 4402 (1978)]에 기재된 해리슨 "이론적 알캐미(theoretical alchemy)"을 기초로 하여 설명되었다. 이에 따라, 전자대 불연속성의 중간층 조절은 동종접합에 적용되었으며, 이는 전자대 오프셋 공학의 가능한 도메인을 반도체 이종접합으로 확장시킨다.
1992년에, McKinley et al.에 의한 보고서의 후속 연구인 문헌[Marsi et al. "Microscopic manipulation of homojunction band lineups", J. Appl. Phys., Vol. 71, No. 4, 15 February 1992, "homojunction band discontinuities induced by dipolar intralayers: Al-As in Ge", J. Vac. Sci. Technol. A 10(4), July/August 1992 및 "Local nature of artificial homojunction band discontinuities", J. Appl. Phys. 72 (4), 15 August 1992]이 존재한다. 첫번째 문헌에서, Marsi 등은 원자 두께의 III-V 이중 중간층이 계면에 삽입되었을 때 Si-Si 및 Ge-Ge 동종접합에서의 가전자대 불연속성을 보고하였다. 가전자대 불연속성은 인시튜 코어 수준 x-선 광발광에 의해 다시 측정되었다. Ge 샘플에서, 증착된 Ge 영역(상부층)은 Ge 3d 코어 수준을 두 개의 구성성분들로 분할시킴으로써 입증되는 바와 같이 Ge 기재에 대한 가전자대 오프셋을 가지며, 증착된 Si 영역은 Si 2p 코어 수준을 분할시킴으로써 입증되는 바와 같이 Si 기재에 대한 가전자대 오프셋을 갖는다. 0.4 내지 0.5 eV(예를 들어, Si-P-Ga-Si의 경우 0.5 eV, 및 Si-P-Al-Si의 경우 0.4 eV) 범위의 규모를 갖는 관찰된 불연속성은 이론적 예측과 정성적으로 일치하지만, 대부분의 이론들은 쌍극자 효과로 인해 보다 큰 가전자대 불연속성을 추정한다. IV족 동종접합에서 III-V 중간층은 음이온이 먼저 증착되었을 때 인공적인 가전자대 불연속성을 체계적으로 유도하였다. 또한, Al-P 또는 Ga-P 중간층을 갖는 Si-Si 동종접합의 경우에, 계면 증착 순서의 역전이 예상되는 바와 같이, Al-P 또는 Ga-P 층간을 갖는 Si-Si 동종접합의 경우에, 계면 증착 순서의 역전은 예상되는 바와 같이, 가전자대 불연속성의 역전을 야기시켰다.
두번째 문헌에서, 다시 x-선 광방출을 이용하여, 유사한 오프셋 효과가 {111}-배향 게르마늄의 두 개의 영역들 사이의 "쌍극자 중간층"으로서 Al-As를 사용하여 유도될 수 있다는 것으로 나타내었다. 상세하게는, 0.4 eV의 오프셋은 McKinley에 의해 보고된 "음이온-우선" As-Ga 순서와 일치하는 "음이온-우선" Ge(기재)-As-Al-Ge(상부층) 순서의 경우에 얻어졌으며, 상부층 구성성분은 기재 구성성분에 대해 보다 낮은 결합 에너지를 나타낸다. 세번째 문헌에서, 복수의 III-V 이중층(중간층) 스택들이 조사되었다. 가전자대 오프셋의 측정된 값은 개개 이중층, 이중-스택 이중층, 및 삼중-스택 이중층에 대해 동일하게 0.5 eV로 나타났다. 2(Ga-P) 및 2(P-Ga)에 대해 수행된 실험들은 2(Al-P) 및 2(P-Al)에 대한 실험과 완전히 일치하였다. 개개 이중층에서 두 개의 이중층으로, 또는 심지어 세 개의 이중층으로 진행 시에 어떠한 실질적인 증가도 관찰되지 않았다. 이에 따라, 스택 계면 III-V 이중층이 순차적인 쌍극자를 기반으로 한 기본적인 예측과는 상반되게, 개개 이중층의 효과를 증가시키지 않는다고 결론지었다.
미국특허번호 제7,084,423호, 제7,176,483호, 제7,462,860호, 및 제7,884,003호 및 계류중인 미국특허출원번호 제2011/0169124호(Grupp and Connelly)에는 접점에서 쇼트키 배리어를 감소시키고 이에 따라 접점의 비저항을 감소시킬 목적으로 금속과 IV족 반도체 사이의 계면에 계면층을 갖는 금속-반도체 접점이 기재되어 있다. 계면층의 가능한 구체예/사양 중에는 비소(또는 질소)의 단일층이 포함되었다.
본 발명의 구별되는 특징으로는, 의도적으로 도입된 V족 또는 III족 원자(또는 II족 또는 VI족 원자)가 단일 정렬된(single ordered)(예를 들어, 에피택셜 배향된) 계면 단일층에 조직화된다는 것이다. 또한, 본 발명은 금속 접점이 증착되고 반드시 실리사이드화(silicidation)에 의해 형성되지는 않는 공정 및 구조를 제공하며, 이의 특징은 매우 광범위한 금속들을 금속-반도체 접점의 형성을 위해 사용할 수 있으며, 특히 보다 높은 전기 전도도 또는 광학적 투명성 또는 강자성과 같은 특정 적용을 위해 금속 실리사이드에 비해 선호하는 성질들을 갖는 금속들을 금속-반도체 접점의 형성을 위해 사용할 수 있다는 것이다. 20 나노미터 또는 그 미만의 임계적 치수(예를 들어, 소스 폭 및 높이)를 갖도록 이러한 디바이스들의 크기가 감소되는 바, 가장 높은 가능성의 금속 전도도는 금속 소스/드레인 전계 효과 트랜지스터에서 요망된다. 가돌리늄과 같은 강자성 금속으로부터 반도체로의 효율적인 스핀 주입은 소위 스핀-전자기기("스핀트로닉스(spintronics)") 적용에서 스핀 효과 트랜지스터와 같은 디바이스들에 대해 요구된다. 강자성 금속 소스 및 드레인 및 IV족 반도체 채널을 갖는 스핀-금속-옥사이드-반도체 전계 효과 트랜지스터(스핀-MOSFET)는 스핀 효과 트랜지스터의 일 예이다. 발광 디스플레이에서, 활성 물질에 저저항 접점을 형성시킴과 동시에 발광의 양호한 투과(높은 투과성)를 가능하게 하는 금속 접점을 갖는 것이 종종 요망된다. 반대로, 광자 디바이스, 예를 들어 반도체 레이저 또는 변조기에서, 광 흡수로 인한 손실을 최소화하기 위해 투명하지 않은 금속 접점을 갖는 것이 요망될 수 있다. 금속 실리사이드는 다소 투명한 요망되지 않은 성질을 가지며, 그 결과로, 광학 에너지는 광자 소자의 광학적 장(optical field) 내에 위치된 실리사이드 영역으로 진입할 수 있고, 이후에, 실리사이드에 흡수될 수 있다.
본 발명은 금속 접점에 근접하게 반도체의 도핑을 필요로 하지 않지만, 반도체 도핑과 함께 실행될 수 있다. 본 발명은 금속 실리사이드화 단계를 필요로 하지 않는다. 본 발명의 구체예들에 따라 구성된 디바이스는 반도체와 금속 접점 사이의 계면에 적어도 V족의 정렬된 단일층 및/또는 III족 원소 또는 원소들의 정렬된 단일층을 포함한다. 금속은 적어도 계면 원자들의 정렬된 단일층의 형성 후에 증착된다.
본 발명의 구체예는 IV족 반도체와 금속 사이에 배치된 하나 이상의 단일층을 갖는 전기 접점으로서, 반도체가 결정 격자 구조에 의해 특징되며, 단일층은 하나 이상의 V족 물질들의 원자들의 단일 원자층 또는 하나 이상의 III족 물질들의 원자들의 단일 원자층으로 이루어지며, 각 단일 원자층은 서로 그리고 반도체 격자와 에피택셜 정렬되는 전기 접점; 및 이러한 전기 접점을 형성시키는 방법을 제공한다.
본 발명의 다른 구체예는 V족 원자의 단일층에 의해 분리되어 있는 금속 및 IV족 반도체, 및 임의적으로 금속과 반도체 사이의 계면에 III족 원자의 단일층을 포함하는 전기 접점을 제공한다. 금속은 III족 금속 원자의 단일층과 동일한 금속성 원소 또는 III족 금속 원자의 단일층과는 다른 금속성 원소의 원자들로 이루어질 수 있다. 일부 경우에서, III족 원자는 알루미늄, 갈륨, 인듐 또는 붕소, 또는 알루미늄, 갈륨, 붕소 및/또는 인듐의 혼합물들 중 임의의 하나 이상일 수 있다. IV족 반도체는 게르마늄, 규소, 게르마늄과 규소, 또는 게르마늄과 주석의 합금, 또는 탄소와 함께 규소 및/또는 게르마늄의 합금 또는 화합물일 수 있다. V족 원자는 질소, 인, 비소 또는 안티몬 중 임의의 하나 이상일 수 있다. 일부 경우에서, III족 원자들의 하나의 단일층은 IV족 반도체의 표면에 바로 인접할 것이다. 다른 경우에서, V족 원자들의 하나의 단일층은 IV족 반도체의 표면에 바로 인접할 것이다. IV족 반도체의 표면은 {111}-배향 표면 또는 {100}-배향 표면일 수 있다.
본 발명은 또한, 상술된 것과 같은 전기 접점을 형성시키는 방법을 포함한다. 일부 경우에서, 이는 하나 이상의 {111}-배향 반도체 결정면을 나타내고 노출시키기 위해 {100}-배향 표면을 결정학적으로 선택적인 에치로 에칭하고, V족 원자의 단일층을 {111} 결정면 상에 형성시키고, III족 원자의 단일층을 이후에 V족 원자의 단일층 상에 증착시키는 것을 포함한다. V족 원자 및/또는 III족 원자의 단일층은 별도의 증기 증착 공정에 의해 또는 별도의 화학 반응에 의해 생성될 수 있다. 예를 들어, 초고진공(UHV) 조건 하에서 수행되는 공정에서, V족 원자 또는 III족 원자를 증착시키기 전에, 적절한 경우에, 반도체의 {111}-배향 결정면은 인시튜로 세정될 수 있으며, 반도체는 충분히 높은 온도로 가열되어 {111} 규소 표면의 경우에 7 X 7 재구성, 또는 {111} 규소 게르마늄 표면의 경우에 5 X 5 재구성, 또는 {111} 게르마늄 표면의 경우에 2 X 8 재구성을 얻으며, 그 후에, 반도체는 V족 원자 및/또는 III족 원자의 증착 동안에 상승된 온도로 가열될 수 있다. V족 원자의 제 1 단일층 및 III족 금속 원자의 제 1 단일층을 형성한 후에, 금속 원자는 제 1 이중층(두 개의 단일층) 상에 직접적으로 증착될 수 있거나, V족 원자 및/또는 III족 원자의 추가 단일층이 첨가되어, 금속 원자가 증착되어 접점을 형성시키기 전에, 단일 이중층을 초과하여 단일층들의 스택(stack)을 생성시킬 수 있다.
본 발명의 이러한 구체예들 및 추가 구체예들은 하기에서 보다 상세히 기술될 것이다.
본 발명은 첨부된 도면의 도들에서, 일 예로서 예시된 것으로서 이로 제한되지 않는다.
도 1(a) 및 1(b)는 금속-반도체 접합에서 가능성이 있는 배리어를 도시한 것이며, 상세하게 도 1(a)는 전자 흐름에 대한 고정되고 두꺼운 배리어를 갖는 반도체(왼쪽으로)-금속(오른쪽으로) 계면을 도시한 것이며, 도 1(b)는 금속과 반도체 사이에 삽입된 쌍극자 층이 한 쌍의 원자 면들 사이를 제외하고 배리어를 어떻게 제거하는 지를 도시한 것이다.
도 2는 본 발명의 구체예에 따라 반도체 표면에 매우 낮은 저항의 금속 접점을 형성시키는 방법의 일 예를 도시한 것이다.
도 3(a), 3(b) 및 3(c)는 7x7 재구성된 {111}-배향 규소 표면의 도면을 제공한 것이다.
도 4는 불포화 결합을 지니지 않는 완전히 배위된 격자 종결부를 형성하기 위해 노출된 표면 원자자들과 직접적으로 결합된 V족 원자들의 일 예를 도시한 것이다.
도 5는 본 발명의 구체예에 따라 도 2에 도시된 방법에 의해 접점을 형성시키는, n-타입 반도체의 (111) 표면상에 삽입된 이중층 (두 개의 단일층)을 도시한 것이다.
도 6(a) 및 6(b)는 각각 긴 또는 짧은 평면간 분리를 가로지르는 필드(field)를 갖는 n-타입 반도체에 대한 (111) 계면 상의 이중 이중층을 도시한 것이다.
도 7은 본 발명의 다른 구체예에 따라, 접점을 통해 정공들의 전기적 전도에 대한 극도로 낮은 저항을 제공하는, p-타입 반도체에 대한, 도 6에서와 같은 이중 이중층을 도시한 것이다.
도 8은 본 발명의 구체예에 따라 도 7에 도시된 접점을 생성시키는 공정을 도시한 것이다.
도 9는 {111} 표면 보다는 {100} 반도체 표면에 대해, 도 5에서와 같이, 하나의 이중층(두 개의 단일층)을 도시한 것이다.
도 10 및 11은 알루미늄-{111} 배향 p-타입 규소 접점들로부터 얻어진 실험적 쇼트키 다이오드 전류-전압 특징을 도시한 것이고, 비소 계면층을 지니지 않은 접점들로부터의 데이타와 계면에서 비소 원자 단일층을 갖는 접점으로부터의 측정된 데이타를 비교한 것이다.
상술된 과제들을 고려하여, 본 발명자들은 도핑된 S/D 영역에 대한 금속 접점들의 저항을 감소시킬 수 있는 금속 접점 기술, 또는 대안적으로, 금속과 반도체 사이의 쇼트키 배리어를 가능한 한 많이 제거하는 금속-반도체 기술에 대한 필요성을 인지하였다. 저저항 금속-반도체 접점 기술은 저저항이 요구되는 것에, 예를 들어 태양 전지 적용 및 금속 S/D 전계 효과 트랜지스터(FET)에 적용될 것이다. 본 발명은 금속과 반도체 사이의 계면에서 V족 또는 III족 원자의 단일층을 삽입하거나, V족 원자의 하나의 단일층 및 III족 원자의 하나의 단일층으로 이루어진 이중층을 삽입하거나, 복수의 이러한 이중층들을 삽입함으로써 금속-반도체(IV족) 접합의 접촉 비저항을 감소시키기 위한 기술에 관한 것이다. 본 발명은 금속과 반도체 사이의 계면에 적어도 원자들의 단일의 정렬된 층을 제공함으로써, 매우 낮은 배리어 높이(0에 접근) 및 극도로 낮은 접촉 비저항의 이러한 금속-반도체 접점을 형성시키는 방법을 포함한다. 얻어진 낮은 비저항 금속-IV족 반도체 접합은 전자 디바이스(예를 들어, 트랜지스터, 다이오드, 등) 및 광전자 디바이스(예를 들어, 레이저, 태양 전지, 광검출기, 등)를 포함하는 반도체 디바이스에서의 저저항 전극으로서, 및/또는 FET에서 금속 소스 및/또는 드레인 영역(또는 이의 부분)으로서의 적용을 발견한다. 반도체 표면에 인접한 V족 또는 III족 원자의 단일층은 주로 IV족 반도체의 표면 상에 형성되고 IV족 반도체의 표면 원자들에 화학적으로 결합된 원자들의 정렬된 층이다.
정렬된 단일층, 뿐만 아니라 인 또는 안티몬과 같은 V족 원소, 및 알루미늄, 붕속, 갈륨 또는 인듐과 같은 III족 원소들의 포함에 대한 본 발명의 주안점은 Grupp 및 Connelly의 종래 연구(상기에 인용됨)과는 상이하다. 또한, 상술된 Marsi 등 및 McKinley 등의 연구는 반도체의 두 영역들 상에 에너지 전자대 오프셋을 생성시키려는 의도를 기술하였으며, 금속과 반도체 사이의 쇼트키 배리어를 개질시키거나 심지어 그렇게 하려는 가능성도 언급되어 있지 않다.
하기에 기술되는 바와 같이, III족 및 V족 원자 둘 모두가 존재하는 경우에, 얻어진 이중층은 반도체와 벌크 금속 사이에 전기적 쌍극자를 제공한다. 이미지 전하(image charge)가 벌크 금속에 형성되기 때문에, 유사한 쌍극자는 단지 V족 원자의 단일층이 존재할 때에 존재한다. 또한, 일부 경우에, 복수의 이중층들은 반도체와 벌크 금속 사이에 사용될 수 있다(예를 들어, 2 또는 3개의 이러한 이중층). 또한, 쌍극자 층들은, 장(field)의 증가로부터의 여분의 에너지가 원자들을 재배열시키게 할 때까지 첨가될 수 있다.
또한, 순수한 V족 또는 III족 물질의 단일층이 본원에 기술되어 있지만, 본 발명의 일부 구체예들은 한 종류 초과의 V족 원자(예를 들어, 단일층 내에 비소 및 인 원자의 혼합물) 또는 한 종 초과의 III족 원자의 원자들을 포함하는 단일층을 사용할 수 있다. 이에 따라, 하기 및 청구범위 둘 모두에서의 단일층에 대한 언급(이중층의 일부 또는 그밖의 어느 것이든지)은 단일 부류의 V족 또는 III족 원자의 단일층 및 하나 초과의 원소의 V족 또는 III족 원자의 단일층을 포함하는 것으로서 이해되어야 한다.
본원에 기술된 예에서, 반도체는 IV족 반도체, 예를 들어 게르마늄, 규소, 규소와 게르마늄의 합금, 또는 원소 규소, 게르마늄, 탄소 및 주석 중 둘 이상을 포함하는 합금이다. FET 또는 화합물 반도체로 제조된 다른 전자 디바이스는 또한 본 발명에 따라 제공된 저저항 접합의 사용으로부터 이익을 얻을 수 있다. 또한, 하기 예에서, 반도체(및 정렬된 V족 원자의 계면층)과 접합을 형성하는 금속은 III족 금속으로서 기술된다. 그러나, 이는 반드시 그러한 경우일 필요는 없다. 금속이 III족 금속인 것이 필수적인 것은 아니다. 다른 금속, 예를 들어 낮은 일함수 금속들, 예를 들어 마그네슘, 란탄, 이터븀 또는 가돌리늄이 또한 금속과 반도체 사이에 낮은 전자 전위(에너지) 배리어 또는 높은 정공 전위 배리어를 얻기 위해 사용될 수 있다. 대안적으로, 높은 일함수 금속, 예를 들어 니켈, 백금, 이리듐 또는 루테늄은 금속과 반도체 사이에 낮은 정공 배리어 또는 높은 전자 배리어를 얻기 위해 바람직할 수 있다. 그러나, 이는 낮은 전자 배리어와의 접촉을 만들기 위해 백금 또는 루테늄과 같은 보다 높은 일함수 금속의 사용을 배제하지 않는다. 반도체 계면에서 정렬된 V족 단일층의 존재에 의해 생성되는 큰 정도의 쌍극자에 의해 높은 일함수를 갖는 금속에도 불구하고, 금속 페르미 수준과 반도체 전도대 사이의 에너지 배리어는 낮을 수 있다.
여러 적용에서, 예를 들어, p-채널 FET 및 n-채널 FET 둘 모두에서 소스 및 드레인 접촉을 형성시키는데, p-타입 및 n-타입 도핑된 반도체 영역들 둘 모두에 접점을 만들기 위한 동일한 금속을 사용하는 것이 유리할 수 있다. 또한, 금속이 배리어 금속, 예를 들어 탄탈 니트라이드(TaN) 또는 티탄 니트라이드(TiN) 또는 루테늄(Ru)이며, 동일한 배리어 금속이 p-타입 및 n-타입 반도체 영역 모두에 접점을 제조하는데 사용하는 것이 매우 유리할 수 있다. 두 개의 n-타입 및 p-타입 반도체 모두에 대한 낮은 배리어 접점을 형성시키기 위해 동일한 금속이 사용되는 이러한 경우에, 반도체 표면에 화학적으로 결합된 계면 단일층은 n-타입 접촉에서 정렬된 V족 원자의 계면층일 것이고, p-타입 접촉에서 정렬된 III족 원자의 계면층일 것이다. 유사하게, 동일한 금속이 n-채널 및 p-채널 금속 소스/드레인 MOSFET 둘 모두의 금속 소스 및/또는 드레인을 형성하기 위해 사용되는 경우에, 반도체 표면에 화학적으로 결합된 계면 단일층은 n-채널 MOSFET의 소스/드레인 접합에서 정렬된 V족 원자의 계면층일 것이고, p-채널 MOSFET의 소스/드레인 접합에서 정렬된 III족 원자의 계면층일 것이다.
강자성 금속, 예를 들어 가돌리늄, 철, 니켈 또는 코발트, 이러한 원소들의 합금들 또는 망간의 강자성 합금들은 높은 스핀 주입 효율과 함께 금속-반도체 접점을 얻기 위해 사용될 수 있다. 높은 전자 스핀 주입 효율이 요망되는 특정 적용에서, 반도체 표면에 화학적으로 결합된 계면 단일층은 바람직하게 정렬된 V족 원자의 계면층이다. 강자성 금속은 V족 단일층 상에 직접적으로 증착될 수 있거나, III족 금속 원자의 일원자 층은 III족 단일층 상에 증착된 V족 원자 및 강자성 금속에 화학적으로 결합될 수 있다.
또한, 순수한 금속들의 합금들, 금속 실리사이드, 예를 들어 조성물 Ni2Si, NiSi 또는 NiSi2의 니켈 실리사이드, 또는 백금 실리사이드 또는 코발트 실리사이드, 또는 심지어 반-금속들을 포함하는 다른 금속성 물질들이 사용될 수 있는데, 여기서 금속성 물질은 V족 또는 III족 단일층에 바로 인접한다. 제작에서 동일한 금속성 물질이 n-타입 및 p-타입 반도체 접점 둘 모두에 또는 n-채널 및 p-채널 MOSFET 둘 모두의 금속 소스 및/또는 드레인으로서 적용되는 것이 가능하고 가장 편리할 수 있다.
전자에 대한 극도로 낮은 배리어 높이 및 접점을 통한 전자의 전기적 전도에 대한 극도로 낮은 저항을 갖는 요망되는 금속-반도체 접점을 얻기 위하여, 원자들의 단일 정렬 층은 V족 원자의 단일 정렬 층이다. V족 원자는 질소 원자, 인 원자, 비소 원자 또는 안티몬 원자, 또는 이러한 V족 원자들의 혼합물일 수 있다. 본 발명의 일 구체예에서, V족 원자의 단일층은 게르마늄 또는 규소 또는 IV족 반도체 합금 결정 격자와 에피택셜 (또는 실질적으로 에피택셜) 정렬로 정렬된 비소 원자의 층이다. 전자의 전도에 대한 극도로 낮은 저항을 갖는 이러한 접촉은 n-채널 FET의 n-타입 도핑된 소스 및 드레인 영역들과 같은 n-타입 도핑된 반도체에 전기 접점을 만들거나 n-채널 FET에서 전자 채널에 직접 접촉을 만드는 금속 소스/드레인 영역을 만들기 위해 사용된다.
여러 경우에서, 금속 접점이 형성된 IV족 반도체의 표면은 {111}-배향 표면일 것이며, 가능한한 최대한으로, 원자들의 단일 정렬 층에서의 V족 원자 각각은 반도체의 {111} 배향 표면에서 원자와 3방향 배위(three-way coordination)로 화학적으로 결합된다. 그러나, 다른 경우에서, IV족 반도체의 접촉된 표면은 {100} 또는 {110} 표면일 것이다. 일부 경우에서, {100} 표면이 바람직할 수 있다.
본 발명의 구체예들을 상세히 논의하기 전에, 몇몇 기초를 이루는 이론을 검토하는 것이 도움이 된다. 금속과 반도체 사이의 접점 계면에서, 금속의 페르미 에너지는 금속 페르비 수준과 반도체에서 전도대 또는 원자가 전자대 사이에 배리어를 야기시키는 각 반도체를 위한 반도체 에너지 밴드 갭에서의 특정 에너지에서 고정되는 것으로 관찰된다. 도 1(a)에 도시된 바와 같이 벌크 결정에서의 반도체 밴드 에지 Ec 부근의 페르미 에너지 EF(전압이 가해지지 않은 EF는 시스템을 통해 균일함)를 고정시키는, 반도체가 전도성(예를 들어, 도핑을 지닌)으로 제조될 수 있지만, Ec는 계면에서 EF 보다 매우 높게 유지된다. 결과로서, 계면에 가까운 반도체 영역은 양호한 전도체를 형성시키지 못한다. 전류는 금속과 반도체의 매우 전도성 영역 사이에 단지 약하게 수행된다. 전자 전류의 전도는 전도대로의 열이온 방출(배리어에 대한 여기)에 의해, 또는 배리어를 통한 터널링에 의한 것일 것이며, 이는 종종 배리어가 수십 옹스트롱 폭일 수 있는 바 심지어 보다 작을 것이다. 더욱 일반적으로, 전류는 에너지 배리어를 통한 전자의 열이온 방출 및 터널링의 조합인 소위 "열이온 장 방출(thermionic field emission)"에 의해 금속과 반도체 사이에서 전도될 수 있다.
본 발명은 계면에서 전자대 에지 및 페르미 에너지의 상대적 위치를 이동시켜, 금속과 반도체 사이에 전기 쌍극자 층을 삽입함으로써 이러한 배리어를 제거하거나 적어도 급격하게 감소시키기 위한 것이다. 얻어진 에너지는 도 1(b)에 예시되어 있다. 전체 결과는 쌍극자 층에 잔류하는 것을 제외하고, 거의 모든 배리어 영역을 제거한다.
이러한 것이 규소-금속 계면에 대해 어떻게 달성되는 지는 문헌[W. A. Harrison, Elementary Electronic Structure, World Scientific (Singapore, 1999), revised edition (2004) 및 Polar Heterojunction Interfaces, by W. A. Harrison et al., Phys. Rev. B 18, 4402 (1978)]에 기술된 바와 같이 "이론적 알캐미(theoretical alchemy)"의 측면에서 가장 간단히 이해된다. 하나는 금속 이전의 마지막 평면에 각 규소 원자의 핵으로부터 양성자를 제거하고, 이를 알루미늄 핵(주기율표에서 왼쪽으로의 한 원소)으로 전환시키고, 규소 격자의 마지막 평면 다음에 핵에 이러한 양성자를 삽입하고, 이를 인 핵으로 전환시키는 것을 고려한다. 이는 금속 이전에 원자들의 마지막 평면에 음전하의 시트, 및 마지막 평면의 다음에 양전하의 시트를 효과적으로 형성하고, 원자들의 두 개의 평면들 사이에 큰 전기장을 갖는 쌍극자를 야기시킨다. 이러한 장은 이러한 층에서 결합들에 실제로 극성을 제공하여, 이를 유전 상수의 역수 배만큼 감소되지만(규소의 경우, 1/12 = 0.083), 전기적 전위의 큰 장 및 큰 이동은 도 5(a)에 도시된 바와 같이 발생한다. 실제로, 단지 분극화된 쌍극자 층 내에 결합이 존재하지 않으며, 이에 따라 역시 이웃 층들에 결합이 존재하여, 영역에 모든 원자들의 효과적인 전하들을 개질시키고, 도 5(b)에 도시된 바와 같이 장들을 개질시킨다. 그러나, 이는 벌크 배리어를 제공하기 위해 충분한 것 보다 더욱 큰, 전기 전위의 매우 유사한 전체 이동(규소에서 (100) 면의 경우에 1.39 eV인 것으로 추정됨, 결합 길이 d = 2.35 Å)을 존재하게 한다.
본 출원인은 이론적-알케미 공정을 반복하여, Al 핵으로부터 다른 광자를 제거하고, 이를 마그네슘 핵으로 만들고, 이를 인 핵에 삽입하여 황 핵을 만들 수 있다. 동일한 개념이 적용되며, 이는 각 평면 상에서 전하를 두 배로 만들고, 쌍극자 이동을 두 배로 만든다. 이는 III족 및 V족 보다는, II족으로부터의 원자들의 면 및 VI족으로부터의 원자들의 면을 삽입하는 것에 해당한다. 심지어, 세번째로, NaCl 층을 삽입하는 것이 적용될 수 있지만, 아마도 이러한 증착이 일반적으로 본 발명에서와 같이, 규소 구조를 에피택셜로 계속되지 않을 것이지만, 쌍극자 층이 없는, 중성 NaCl 암염(rock-salt) 면을 잘 형성할 것이다. 다른 한편으로, 일부 귀금속 할라이드는 규소의 사면체 구조를 형성하며, 이러한 것들은 VII족 원소의 단일층 및 IB족(귀금속) 원소의 단일층에 상응하게 에피택셜로 성장할 것으로 예상될 것이며, 추정되는 쌍극자 이동은 Al-P 이중층의 것의 3배일 것이다. 이에 따라, 본 발명은 또한 VI, VII, II, 및 IB족, 뿐만 아니라 V 및 III족으로부터의 에피택셜 층들로부터의 쌍극자 이동을 포함한다.
그 결과는, 규소 원자들의 적어도 두 개의 평면들을 인 및 알루미늄으로 이론적으로 전환시키는 대신에, 본 출원인이 규소와 금속 사이에 실제 인, 또는 임의의 다른 V족 원소, 및 알루미늄, 또는 다른 III족 원소를 삽입하는 경우에 변하지 않는다. V족-III족 물질들의 임의의 적합한 상응하는 이중층들은 쇼트키 배리어를 제거(또는 적어도 크게 감소시키는)할 목적으로 사용될 수 있고, 편의 또는 다른 고려 사항에 대해 선택될 수 있으며, 유사하게 IB, II, VI, 및 VII족의 임의의 원소, 뿐만 아니라 상기 문단에 언급된 것들이 제공된다. 더욱 상세하게, VI족 원소인 황 및/또는 셀레늄 및/또는 텔루륨의 정렬된 단일층은 정렬된 II-VI 이중층을 형성시키기 위해 II족 원소 아연 및/또는 카드뮴의 정렬된 단일층과 함께 증착될 수 있다.
도 2로 돌아가서, 반도체 표면에 매우 낮은 저항의 금속 접점을 형성시키기 위한 공정(10)의 일 예가 예시되어 있다. 이러한 공정에서, IV족 반도체(또는 IV족 반도체들 및/또는 탄소의 합금 또는 화합물들)(12)의 {100}-배향 표면은 하나 또는 복수의 {111}-배향 반도체 결정면(14)을 나타내고 노출시키기 위해 결정학적으로 선택적인 에치로 에칭된다. 이후에, V족 원자들의 단일층은 {111} 결정면 상에 형성되고(16), 이후에 적합한 III족 금속을 증착시켜(18) 접점을 형성시킨다. V족 원자들의 단일층이 반드시 완벽하게 정렬된 단일층일 필요는 없다는 것이 주지된다. 즉, V족 원자들의 단일층은 범위의 일부 갭, 또는 일부 과량의 원자들을 가질 수 있다. 달리 기술하는 경우에, 정렬된 단일층을 증착시킨 후에, 일부 수의 IV족 반도체의 만족스럽지 못한 불포화 결합들, 또는 IV족 반도체의 종래 불포화 결합들의 수 또는 반도체 결정 격자와 정렬되지 않고 이와 일직선에 있지 않는 표면에 일부분의 반도체 또는 V족 원자들을 초과하는 소정 수의 V족 원자들이 존재할 수 있다. 그럼에도 불구하고, 각 경우에, 이는 본 발명의 목적을 위해 V족 원자들의 정렬된 단일층을 여전히 고려할 것이다.
도 2에 기술된 공정에 대한 대안적인 공정에서, 단계(18)에서의 금속 원자들은 III족 금속 원자 이외의 금속 원자들일 수 있다. 예를 들어, 금속은 순수한 금속들의 합금, 금속 실리사이드 또는 금속성 화합물일 수 있다.
V족 원자들의 단일층은 증기 증착 공정에 의해 또는 화학 반응에 의해 생성될 수 있다. 증기 증착 공정의 경우에, 이는 반도체를 상승된 온도에서 V족 원자들의 증기 플럭스 또는 V족 원소의 분자들의 플럭스에 노출시키는 것을 포함할 수 있다. V족 원자들/분자들의 플럭스는 V족 원소의 소스를 열 증발시킴으로써 발생될 수 있다. 본 발명의 일 구체예에서, 플럭스는 조성 As4의 비소 분자들의 플럭스이며, As4 분자 플럭스는 분자 빔 에피택시의 실무에서 알려진 바와 같이, 크누센 셀(k-셀)에서 원소 비소 소스의 열 증발에 의해 생성된다.
V족 및/또는 III족 단일층의 증착을 위해 사용될 수 있는 다양한 제작 툴들은 분자 빔 에피택시(MBE), 가스 소스 분자 빔 에피택시(GSMBE), 유기금속 분자 빔 에패틱시(MOMBE), 유기금속 화학적 증기 증착(MOCVD), 유기금속 증기상 에피택시(MOVPE), 원자층 증착(ALD), 원자층 에피택시(ALE) 및 플라즈마-강화 CVD(PECVD) 또는 광자 또는 레이저-유도 CVD를 포함하는 화학적 증기 증착(CVD) 툴을 포함한다.
본 발명의 구체예에 따라 사용될 수 있는 다른 증기 증착 공정은 V족 원소 원자들을 V족 원소의 증기상 화합물, 예를 들어 V족 원소의 하이드라이드의 분해에 의해 반도체 표면 상에 증착시키는 것을 포함한다. 적합한 V족 하이드라이드 가스는 질소 원자 증착을 위한 암모니아, NH3; 인을 위한 포스핀, PH3; 비소를 위한 아르신, AsH3; 및 안티몬 원자층의 증착을 위한 스티빈, SbH3을 포함한다. 대안적으로, 요망되는 V족 원소의 증기상 화합물은 금속유기 화합물일 수 있으며, 이러한 것의 예는 비소 단일층의 증착을 위한 알킬 아르신, 예를 들어 3차 부틸 아르신 또는 안티몬 단일층의 증착을 위한 알킬 스티빈, 예를 들어 트리에틸안티몬 (트리에틸스티빈)이다.
초고진공 조건하에서 수행되는 공정의 경우에, V족 원자 또는 화합물 증기 플럭스에 노출되기 전에, {111}-배향 표면을 갖는 규소는 인시튜로 세정되고 충분히 고온에서 가열되어 {111} 규소 표면의 7 X 7 재구성을 얻을 수 있다. 도 3(a)(사시도), 3(b)(최소 단위셀의 평면도) 및 3(c)(최소 단위셀의 측면도)은 이러한 7x7 표면(20)의 도면을 제공한다. 원자(22)는 하부 (1x1) 벌크 규소 물질에서의 원자들을 나타낸다. 원자(24)는 소위 나머지 원자들(흡착원자 아래 한 층의 원자)을 나타낸다. 원자(26)는 다이머(쌍을 이룬 표면 규소 원자)를 나타낸다. 원자(28)는 흡착원자(결정 표면 상에 놓여있는 규소 원자)를 나타낸다. 구조에서 코너 정공은 30으로 나타낸다.
이후에, 규소는 V족 원자 증기 또는 V족 화합물 분자 증기에 노출하는 동안에 대략 20℃ 내지 750℃(경계값 포함) 범위의 온도에서 유지된다. 규소 표면은 1초 미만 또는 수초 또는 심지어 수분 동안 V족 원자 또는 화합물 분자 증기 플럭스에 노출될 수 있다. 규소를 적합한 온도에서 유지하면서, V족 원자의 정렬된 단일층이 형성되며, 이에 따라 형성된 후에, 단일층은 추가 V족 원자들의 증착 또는 수소 또는 산소 또는 탄소 원자와 같은 다른 원자들의 증착을 방해한다. 대안적으로, 반도체 온도는 V족 원자 증기 또는 V족 분자 화합물 증기에 노출되는 동안에 변경될 수 있으며, 600℃ 내지 800℃ 범위의 고온에서 시작하여 500℃ 내지 20℃ 범위의 보다 낮은 온도로 감소한다.
V족 원자(32)(예를 들어, As, Sb 또는 P)는 노출된 규소 표면 원자(34)와 직접적으로 결합하여, 가능한한 최대 범위로 얻어진 구조의 측면도인 도 4에 도시된 바와 같이, 불포화 결합(dangling bond)을 갖지 않는, 완전히 배위된 격자 종결부를 형성한다. 각 V족 원자에서 5 원자가 전자들 중 세 개는 IV족 반도체의 표면에서 규소 원자들과 결합을 형성하며, 나머지 2 원자가 전자는 예시로 도시된 바와 같이, "고립 전자쌍(lone-pair)" 오비탈을 형성한다.
유사한 공정들은 {100} 배향 규소 표면과 같은, {111} 배향과는 다른 규소 표면 상에 V족 원자의 단일층을 수득하기 위해 적용될 수 있다. 유사한 공정은 또한, 규소와는 다른 IV족 반도체 표면 상에 V족 원자의 단일층을 얻기 위해 적용될 수 있으며, 이러한 반도체는 게르마늄, 규소 게르마늄, 규소 탄소, 게르마늄 주석 또는 규소 게르마늄 탄소를 포함한다. 또한, 유사한 공정들은 또한, IV족 반도체 표면 상에 VI족 원자의 단일층을 수득하기 위해 적용될 수 있다.
V족 원자 플럭스 또는 화합물 분자 플럭스에 가열된 반도체의 표면의 노출은 초고진공(UHV) 챔버, 진공 챔버, 또는 감압 챔버에서 일어날 수 있다. 공정이 일어나는 챔버가 UHV 챔버가 아닌 경우에, 백그라운드 또는 캐리어 가스는 노출 동안에 존재할 수 있다. 일 구체예에서, 아르신, AsH3은 주로 수소(H2) 또는 질소(N2)로 이루어진 가스 혼합물에 묽은 형태로 전달된다. 반도체 제작에서, 아르신은 통상적으로 수 % 또는 심지어 100 ppm 정도 낮은 농도로 또는 이에 따라 초순수 수소 또는 질소에 희석된다. 아르신은 순수한 아르신이거나 수소 또는 질소에 1 또는 수 % 아르신의 묽은 혼합물이던지 간에, 가열된 반도체 표면에서 분해되어, 불포화 결합을 가지지 않거나 적어도 매우 적은 불포화 결합을 갖는 완전히 배위된 격자 종결부를 형성시키기 위해 노출된 규소 표면과 직접적으로 결합하는 자유 비소 원자들을 유리시킨다.
하이드라이드 전구체 가스(AsH4)로부터 규소 상에 비소의 단일층을 증착시키기 위한 바람직한 공정은 규소 표면을 수소 환경에서 임의의 표면 옥사이드를 감소시키기에 충분한 온도로 가열시킴으로써 시작하고, 이후에 표면을 AsH4 증기에 10초 내지 30분(가장 바람직하게 20초 내지 2분)의 기간 동안 노출시키면서 규소 표면을 650℃ 내지 750℃(가장 바람직하게 675℃ 내지 725℃) 범위의 온도로 가열시킴으로써 계속된다. 이러한 공정은 CVD 시스템 또는 ALD 시스템에서 수행될 수 있으며, 비소 원자들의 정렬된 단일층이 형성된다. 이렇게 형성시킨 후에, 단일층은 추가 V족 원자들의 증착, 또는 수소 또는 산소 또는 탄소 원자와 같은 다른 원자들의 증착을 방지한다. 대안적으로, 반도체 온도는 AsH4 증기에 노출시키는 동안에 변경될 수 있으며, 650℃ 내지 750℃ 범위의 고온에서 시작하여, 500℃ 내지 20℃ 범위의 보다 낮은 온도가 감소된다.
상기에 명시된 바와 같이, V족 원자들이 완벽한 단일층을 형성하는 것이 엄격하게 필수적인 것은 아니다. 이러한 V족 단일층의 상부 상에 금속, 또는 더 많은 규소 및 이후 금속이 증착될 수 있다. 이에 따라, 전하의 단일층은, 계면층(상술된 바와 같음)에, 또는 규소의 1, 2 또는 3개의 원자층 각각이 V족 단일층 이후 및 금속 이전에 증착되는 경우에, 반도체-금속 계면으로부터 제 2, 제 3 또는 제 4 평면에 존재할 수 있다. 하전된 V족 원자(이온)와 금속 원자 사이에 그리고 이에 따라 이러한 것들을 분리하는 규소 원자들의 하나 또는 수 개의 원자층이 갖는 장점은 증가된 전하 쌍극자 규모로서, 이에 따라, 층들 사이에 생성되고 이에 따라 금속-반도체 접합에서 전자를 위한 쇼트기 배리어를 보다 크게 감소시킨다. 다른 한편으로, 하전된 V족 원자(이온)의 단일층과 금속 원자를 분리시키는 규소 원자의 하나 또는 수 개의 원자층이 갖는 단점은 배리어를 통한 전하 전도에 해로운 보다 큰 공간적 범위의 쌍극자 영역이다. p-타입 반도체에 큰 쇼트키 배리어가 요망되는 적용에 대하여, 단지 V족 원자와 금속 원자 사이에 규소 원자 층을 포함함을 나타내는 장점만이 예상된다.
{111}-배향 IV족 반도체(36)의 표면 상에 배위된 V족 원자(38)의 단일층을 형성시킨 후에, III족 금속 원자(40)의 하나의 단일층이 도 5에 도시된 구체예에서 증착되며, 이후에 금속 접점(벌크 금속 원자(42))가 증착되어, 낮은 배리어, 저저항 금속 접점을 제공한다. 본 발명의 이러한 구체예에서, 금속 원자(40)의 한 층은 알루미늄, 갈륨 또는 인듐, 또는 이러한 III족 금속 원자들의 혼합물을 포함할 수 있는 III족 금속 원자들의 층이다. 본 발명의 다른 구체예에서, III족 금속 이외의 또는 이와 결합한 금속들 또는 금속들의 합금들이 사용될 수 있다. III족 금속 원자들의 이러한 단일층은 임의적인 것이고, 본 발명에 따라 형성된 모든 접합에 반드시 존재할 필요는 없다(평형 음 전하(하기에 추가로 기술됨)는 벌크 금속에서 형성된 이미지 전하일 것임).
존재하는 경우에, 금속 원자들의 한 층에서의 금속 원자들은 바람직하게 금속 원자들의 정렬 층을 형성하기 위해 반도체 표면 상에 이미 존재하는 V족 원자들의 단일층과 배위된다. 그러나, 금속 원자들의 제 1 층이 V족 원자들의 하부 정렬 층에 대한 화학적 결합에 의해 강력하게 배위되지 않는 구체예들이 가능하다. 이후에, 이러한 공정은 추가 금속 원자들(42)을 계속 증착시키며, 추가 원자들은 금속 원자들의 제 1 층과 동일한 금속성 원소 또는 금속 원자들의 제 1 층과 상이한 금속 원소의 원자들이다. 도 5는 원자(40 및 42)들이 동일한 원소를 만드는 경우에 얻어진 구조를 도시한 것이다.
도 5에서, 반도체 원자(36)와 벌크 금속(42) 사이에 배치된 V족 원자(38)의 단일층 및 III족 원자(40)의 단일층을 포함하는 단일 이중층이 도시되어 있다. 상기 도면에서 두 개의 플롯, 즉 (a) 및 (b)는 접합을 가로지는 다양한 위치에서의 전위를 나타낸 것으로서, 플롯 (a)는 이웃 결합의 분극화(polarization) 없는 이론적 알캐미에서의 제 1 단계를 도시한 것이며, 플롯 (b)는 이러한 완화(relaxation)를 고려한 것으로서, 플롯 (b)는 접합을 가로질러 나타난 전위의 특성을 강조하기 위해 다소 과장된 것이다.
III족 금속 원자들의 단일층은 증기 증착 공정에 의해 또는 화학 반응에 의해 형성될 수 있다. 예를 들어, 증기 증착 공정의 경우에, 금속 원자들의 한 층은 표면을 III족 금속 원소의 원자 증기 플러스에 또는 금속성 원소의 화합물의 증기 플럭스에 노출시킴으로써 반도체 표면 상에 형성될 수 있다. 노출은 1초 미만의 시간 또는 수 초 또는 심지어 수 분의 기간 동안 이루어질 수 있다.
증기 증착 공정은 V족 원자들의 단일층을 갖는 반도체를 금속 원자들의 증기 플럭스 또는 금속성 원소의 분자들의 플럭스에 노출시키는 것을 포함할 수 있다. 금속 원자들/분자들의 플럭스는 금속의 소스를 열 증발시킴으로써 발생될 수 있다. 본 발명의 일 구체예에서, 플럭스는 분자 빔 에피택시의 실행에서 공지된 바와 같은 크누센 셀(k-셀)에서 원소 알루미늄 소스의 열 증발, 또는 전자빔으로 가열시킴으로써 원소 알루미늄 소스의 증발에 의해 생성되는 알루미늄 원자들의 플럭스이다. 반도체는 금속 원자들의 증착 동안에 가열될 수 있다. 대안적인 증기 증착 공정에서, 금속 원자들은 금속의 증기상 화학적 화합물, 예를 들어 금속유기 화합물의 분해에 의해 반도체 표면 상에 증착될 수 있다. 이러한 공정은 가장 일반적으로 화학적 증기 증착 공정으로서 분류될 수 있다. 알루미늄의 적합한 금속유기 화합물들은 트리-메틸 알루미늄을 포함한다. 화학적 증기 소스의 분해로부터의 금속 원자들의 단일층의 증착은 보다 상세하게 금속 원자들이 반도체 결정 격자에 에피택셜 정렬로 진입하는 경우에 원자층 에피택시로서 또는 금속 원자들이 존재하지 않는 경우에 원자층 증착으로서 공지되어 있다. 다른 대안적인 증기 증착 공정에서, 금속 원자들은 물리적 증기 증착(PVD) 공정으로서 공지된 것에서 고체 소스로부터 금속 원자들을 스퍼터링함으로써 아마도 증착될 수 있다.
금속 원자들의 한 층을 증착시킨 후에, 가공은 금속 원자들의 추가 층들을 증착시킴으로써 계속될 수 있다(이는 III족 원자들의 단일층과 동일한 금속 또는 다른 금속일 수 있음). 금속 원자들의 다른 추가 층들은 얻어진 금속-반도체 접점의 특정 적용의 요건에 따르는 원소 조성 및 두께를 가질 수 있다. 예를 들어, 나노미터-스케일 FET에 대한 접촉을 위해, 금속 원자들의 추가 층들은 배리어 금속, 예를 들어 탄탈 니트라이드, 티탄 니트라이드 또는 루테늄의 층일 수 있다. 이러한 문맥에서 그리고 마이크로전자 산업의 공통 용어에서, 배리어 금속은 구리 금속화 층의 확산에 대한 배리어를 반도체에 제공하는 원자층 증착(ALD), 플라즈마 강화 ALD 또는 화학적 증기 증착(CVD)과 같은 콘포말(conformal) 증착 기술에 의해 대개 증착된 얇은 금속 층이다. 대안적으로, 배리어 금속은 전기화학적 증착 공정에서 또는 금속이 고체 소스 또는 타겟으로부터 스퍼터링되는 반응성 물리적 증기 증착(PVD)에 의해 증착될 수 있다. 대안적인 구체예에서, 금속 원자들의 추가 층들은 금속 실리사이드, 예를 들어 조성물 Ni2Si, NiSi 또는 NiSi2의 니켈 실리사이드, 또는 백금 실리사이드 또는 니켈-백금 실리사이드 또는 코발트 실리사이드를 구성할 수 있으며, 여기서 금속 실리사이드는 V족 단일층에 또는 V족-III족 이중층에 바로 인접한다.
상기에서 논의된 바와 같이, 규소 표면 상에 비소, 인 등과 같은 V족 물질의 단일층을 증착시키는 것 이외에, V족 물질 중 일부를 원자들 중 일부가 규소 자체에 들어가게 하는 충분히 고온에서 증착시키는 것이 유리할 수 있다. 대안적으로, 규소 표면은, V족 원자들이 규소 표면 부근에 존재할 수 있도록 다른 공지된 방식으로 제조될 수 있다. 이러한 후에, V족 물질은 규소 표면 상에 형성하기 위해 단일층을 위해 적절한 방식으로 증착된다. 이의 목적은 규소에서의 추가 V족 원자들이 유리하게 V족 물질의 단일층 상에 증착된 금속에서 이미지 전하를 갖는 추가 쌍극자들을 형성하여, 바람직하게 전체 쌍극자 효과를 증가시키는 것이다.
도 6(a) 및 6(b)는 본 발명의 구체예들에 따라 구성된 금속-반도체 접점들의 다른 예이다. 도 6(a)에서, 접촉(44)은 도 5에 도시된 것과 유사하지만, V족 원소 및 III족 금속의 추가 이중층을 포함한다. 전기적 쌍극자는 긴 중간층 분리(즉, 이중층의 구성성분인 단일층(38) 및 (40) 사이에 비교적 긴 거리)를 가로질러 생성된다. 도 6(b)에서, 접촉(44')은 짧은 중간층 분리(즉, 이중층의 구성성분인 단일층(38) 및 (40) 사이에 비교적 짧은 거리)를 가로질러 전기적 쌍극자를 갖는다.
도 7에 도시된 바와 같이, 극도로 낮은 정공에 대한 배리어 높이 및 접점을 통한 극도로 낮은 정공의 전기 전도에 대한 저항을 갖는 금속-반도체 접점을 얻기 위해, 원자들의 단일 정렬 층은 금속 원자들의 단일 정렬 층(40)이고, 금속 원자들의 단일층에 화학적으로 결합되고 금속 원자들의 단일층(40)에 의한 반도체(36) 표면 원자들로부터 분리되어 있는 V족 원자(38)들의 단일 원자층을 포함한다. 일부 구체예에서, 금속 원자들의 단일 원자층은 알루미늄 원자, 갈륨 원자 또는 인듐 원자일 수 있는 III족 금속 원자들, 또는 이러한 III족 금속 원자들의 혼합물의 단일층이다. 일부 경우에서, III족 금속 원자들의 단일층은 게르마늄 또는 규소 또는 IV족 반도체 합금 결정 격자와 에피택셜 (또는 실질적으로 에피택셜) 정렬로 정렬된 인듐 원자들의 층이며, V족 원자들의 인접한 단일층은 금속 원자들의 단일층에 화학적으로 결합된다. V족 원자들은 질소 원자, 인 원자, 비소 원자 또는 안티몬 원자 또는 이러한 V족 원자들의 혼합물일 수 있다. 일부 경우에서, V족 원자들의 단일층은 게르마늄 또는 규소 또는 IV족 반도체 합금 결정 격자의 표면 원자들과 결정학적 정렬로 그리고 이에 화학적으로 결합된 단일 원자층을 형성하는 III족 금속 원자들과 일직선으로 정렬되고 이에 화학적으로 결합된 비소 원자들의 층이다. 예시에서, 반도체와 벌크 금속 사이의 두 개의 이중층들이 도시되어 있지만, 단일 이중층을 포함하는 구체예들이 또한 본 발명의 범위 내에 고려된다.
p-타입 반도체에 대한 극도로 낮은 저항 접촉을 형성하거나 p-채널 전계 효과 트랜지스터에 극도로 높은 전도도 소스 및/또는 드레인을 제공하도록 요구되는 일부 구체예에서, 접촉된 표면은 {111}-배향 반도체 표면이다. 다른 구체예에서, 반도체의 접촉된 표면은 {100}-배향 표면이다.
도 8은 도 7에 도시된 접촉을 생성시키기 위한 공정(45)을 도시한 것이다. {100}-배향 반도체 표면(46)으로 시작하여, (100) 표면은 하나 또는 복수의 {111} 배향 반도체 결정면(48)을 나타내고 노출시키기 위해 결정학적으로 선택적 에치로 에칭된다. III족 금속 원자들의 단일층은 {111} 면(50) 상에 형성된 후에 V족 원자들의 단일층(52)을 증착하였다. 명백하게, 교대 디바이스 기하학적 구조 또는 다른 고려 사항들의 결과로서 이미 존재할 수 있는 {111} 표면으로부터 공정이 직접적으로 시작할 수 있다.
V족 원자들의 단일층을 증착시킨 후에, 이러한 공정은 추가의 금속의 다수 층들(54)을 증착시킴으로써 계속된다. 금속 원자들의 다른 추가 층들은 극도로 낮은 전자 전도에 대한 저항을 갖는 n-타입 반도체에 대한 접촉의 형성을 위해 전술된 바와 같이, 얻어진 금속-반도체 접점의 특정 적용의 요건에 따라 원소 조성 및 두께를 가질 수 있다.
III족 금속 원자들의 단일층은 증기 증착 공정에 의해 또는 화학 반응에 의해 형성될 수 있다. 증기 증착 공정의 경우에서, 반도체는 III족 금속 원자들의 증기 플럭스 또는 III족 금속 원소의 화합물의 분자들의 플럭스에 노출된다. III족 원자들/분자들의 플럭스는 III족 원소의 소스를 열 증발시킴으로써 발생될 수 있다. 본 발명의 일 구체예에서, 플럭스는 분자 빔 에피택시의 실무에서 공지된 바와 같이 크누센 셀(k-셀)에서 원소 인듐 소스의 열 증발에 의해 생성된 인듐 원자들의 플럭스이다. 대안적인 증기 증착 공정에서, III족 원소 원자들은 III족 원소의 증기상 화합물, 예를 들어 III족 원소의 금속유기 화합물의 분해에 의해 반도체 표면 상에 증착된다. III족 금속의 증기상 전구체 화합물의 분해는 반도체 표면의 가열에 의해 달성될 수 있다. 반도체 표면을 매우 높은 온도로 가열시키는 것이 바람직하지 않은 경우에, 분해는 플라즈마 강화 CVD(PECVD) 또는 플라즈마 강화 ALD(PEALD) 타입의 툴 및 공정에서 플라즈마에 의해 달성될 수 있다. 대안적으로, 금속 전구체의 분해는 광자-유도 공정에 의해 달성될 수 있다.
{111}-배향 표면을 갖는 반도체는, 예를 들어 규소의 경우에 대해 {111} 규소 표면의 7 X 7 재구성을 얻기 위해 초고진공 조건들 하에서 충분히 높은 온도로 가열시킴으로써 III족 원자 또는 III족 분자 화합물 증기 플럭스에 노출되기 전에 인시튜로 세정될 수 있다. 이후에, 반도체는 III족 원자 증기 또는 III족 분자 화합물 증기에 노출하는 동안에 20℃ 내지 750℃(경계값 포함) 범위의 온도에서 유지된다. 대안적으로, 반도체 온도는 III족 원자 증기 또는 III족 분자 화합물 증기에 노출하는 동안 달라질 수 있으며, 600℃ 내지 800℃ 범위의 고온에서 시작하고, 500℃ 내지 20℃ 범위의 보다 낮은 온도로 감소된다.
반도체 표면은 1초 미만 또는 수초, 또는 심지어 수분 동안 III족 원자 또는 화합물 증기 플럭스에 노출될 수 있다. III족 원자들은 III족 원자들의 단일층을 형성하기 위해 노출된 IV족 반도체 표면과 직접적으로 결합하며, III족 원자들은 가능한한 최대 범위로, 반도체 격자와 결정학적으로 정렬된다.
III족 원자 플럭스 또는 분자 화합물 증기 플럭스에 대한 반도체 표면의 노출은 UHV 챔버에서, 진공 챔버에서 또는 감압 챔버에서 일어날 수 있다. 공정이 일어나는 챔버가 UHV 챔버가 아닌 경우에, 백그라운드 또는 캐리어 가스가 노출 동안 존재할 수 있다. 일 구체예에서, 금속유기 화합물 전구체, 예를 들어 트리메틸 인듐은 주로 캐리어 가스, 예를 들어 수소 또는 질소로 이루어진 가스 혼합물에 묽은 형태로 전달되고 가열된 반도체 표면에서 분해되어 노출된 규소와 직접적으로 결합하는 인듐 원자들을 유리시킨다. 다른 구체예에서, 금속유기 화합물은 트리메틸 알루미늄 또는 트리메틸 갈륨이며, 이는 알루미늄 원자의 단일층 또는 갈륨 원자의 단일층을 각각 형성하기 위해 가열된 반도체 표면에서 반응한다.
{111}-배향 IV족 반도체의 표면 상에 배위된 III족 금속 원자들의 단일층을 형성시킨 후에, 낮은 배리어, 저저항 금속 접점의 형성은 V족 원자들의 한 층의 증착에 의해 계속된다. V족 원자들의 한 층에서의 V족 원자들은 바람직하게 V족 원자들의 정렬된 층을 형성하기 위해 반도체 표면 상에 이미 존재하는 III족 금속 원자들의 단일층과 배위된다. 이러한 공정은 이후에 추가 금속 원자들을 증착시키는 것으로 계속되며, 추가 원자들은 금속 원자들의 제 1 층과 동일한 금속성 원소, 또는 금속 우너자들의 제 1 층과 상이한 금속 원소의 원자들이다.
본 발명의 다른 구체예에서, {100} 또는 {111}-배향 IV족 반도체의 표면 상에 배위된 III족 금속 원자들의 단일층을 형성시킨 후에, 낮은 배리어, 저저항 금속 접점의 형성은 단일층 위에 금속을 증착시킴으로써 계속된다. 금속은 반드시 V족 금속이지는 않다. 금속은 이에 따라 형성된 전기 접점 또는 디바이스의 신뢰성을 확보하기 위해 구조적 또는 화학적 안정성과 같은 요망되는 성질들을 갖는 것일 수 있다. 접점을 위한 안정한 금속들의 예는 백금(Pt), 텅스텐(W) 및 전술된 "배리어 금속" TaN, TiN 및 Ru를 포함한다. 금속은, III족 단일층이 금속과 반도체 사이의 계면에 정확하게 존재하거나, 대안적으로 III족 단일층이 IV족 반도체의 하나 또는 둘의 단일층에 의해 금속으로부터 분리될 수 있도록, III족 단일층의 상부 상에 직접적으로 증착될 수 있다. 이에 따라, III족 단일층과 관련된 전하의 단일층은, 계면층에, 또는 IV족 반도체의 하나 또는 두 개의 원자층 각각이 III족 단일층과 금속 사이의 중간물인 경우에 반도체-금속 계면으로부터의 제 2 또는 제 3 평면에 존재할 수 있다. 하전된 III족 원자들(이온들)의 단일층과 금속 원자들 사이에 그리고 이에 따라 이를 분리시키는 규소 원자들의 하나 또는 수 개의 원자층들을 갖는 장점은 층들 사이에 생성된 증가된 크기의 전하 쌍극자이며, 이에 따라, 금속-p-타입 반도체 접합에서 또는 MOSFET의 p-채널 소스/드레인 접합에 대한 금속에서 쇼트키 배리어의 보다 큰 감소이다.
본 발명의 다른 구체예는 금속-반도체 계면에서 V족 또는 III족 원자들의 단일층과 금속 반도체 접점을 형성하며, 여기서 V족(예를 들어, 비소) 단일층 또는 III족(예를 들어, 붕소) 단일층은 반도체 표면과 접촉한 물질 층으로부터 V족 또는 III족 원자의 분리에 의해 형성된다. 물질 층은 예를 들어 CVD 또는 PVD에 의해 반도체 표면 상에 증착될 수 있다. V족 원자들은 CVD 또는 PVD 증착 공정에서 도펀트로서 이러한 것들을 포함함으로써, 또는 이온 주입에 의해 물질 층에 도입될 수 있다. 대안적으로, 물질 층은 다른 원소 또는 원소들의 반도체 표면과의 반응에 의해 형성될 수 있으며, 이러한 경우에, V족 또는 III족 원자들은 물질이 화학 반응에 의해 형성되기 전 또는 후에 주입될 수 있다. 예를 들어, 이러한 층은 규소 표면의 열적 산화에 의해 형성된 규소 옥사이드 또는 규소 니트라이드일 수 있으며, V족 또는 III족 원자는 이온 주입에 의해 규소 옥사이드 또는 니트라이드 층에 도입될 수 있다. 다른 구체예에서, 층은 고농도의 인과 같은 V족 원소 또는 붕소와 같은 III족 원소를 함유한 도핑된 규소 옥사이드의 증착된 박막일 수 있다. 전자는 일반적으로 "포스포실리케이트 유리"("PSG")로서 알려져 있으며, 후자는 "보로실리케이트 유리"("BSG")로서 알려져 있으며, 이러한 도핑된 실리케이트 유리를 증착시키는 방법(예를 들어, CVD)은 널리 알려져 있고, 마이크로전자 산업에서 널리 실행되고 있다. 대안적으로, 물질 층은 금속과 규소 표면의 반응에 의해 형성된 금속 실리사이드 층일 수 있으며, V족 또는 III족 원자는 이온 주입에 의해 금속 실리사이드에 도입될 수 있다.
반도체 표면과 접촉한 물질 층에 소정 농도의 V족 또는 III족 원자를 도입한 후에, 전체 층 구조는 반도체 원자의 상부 층과 에피택셜 배위로 결합된 V족 또는 III족 원자와의 계면에서 V족 또는 III족 원자의 정렬된 단일층을 형성시키기 위해 V족 또는 III족 원자들을 계면에 대해 분리시키기에 충분히 높은 온도에서 어닐링된다. 물질 층이 도핑된 규소 옥사이드(예를 들어, PSG 또는 BSG) 또는 규소 니트라이드이며 반도체가 규소인 경우에, 어닐 사이클이 일부 V족 또는 III족 원소를 규소-규소 옥사이드(또는 니트라이드) 계면에 대해 분리된 후에, 규소 옥사이드(또는 니트라이드)는 이후에 선택적 습식 화학적 에칭에 의해 제거되어, 반도체 표면에서 V족 또는 III족 원자들의 배위된 단일층을 남겨 놓으며, 금속은 반도체에 대한 금속 접점을 형성하기 위해 증착된다. 물질 층이 금속 실리사이드이며 반도체가 규소인 경우에, 열적 사이클이 계면 정렬 단일층을 형성하기 위해 V족 또는 III족 원소의 계면 분리를 야기시킨 후에, 금속 실리사이드는 제거될 수 있거나 금속 접점 자체로서 기능하는 대신에 보유될 수 있다.
본 발명의 또다른 구체예는 {100}-배향 반도체 표면의 사용을 포함한다. 도 9는 이러한 표면을 포함하는 접점의 예를 도시한 것이며, 이러한 접점은 상술된 기술들 중 임의의 기술을 이용하여 IV족 반도체 {100} 표면 상에 증착된 V족 원자들의 단일층을 포함한다. III족 금속 원자들의 단일층은 이후에 V족 원자들 상에 증착되고, 이후에 추가 금속 층들이 증착된다. 이러한 추가 금속 원자들은 금속 원자들의 제 1 층과 동일한 금속성 원소, 또는 금속 원자들의 제 1 층과는 다른 금속 원소의 원자들일 수 있다. 도 9에 도시된 금속-반도체 접점은 극도로 낮은 전자에 대한 배리어 높이, 및 접점을 통한 극도로 낮은 전자의 전기 전도에 대한 저항을 제공한다. 접점이 극도로 낮은 정공에 대한 배리어 높이 및 극도로 낮은 접점을 통한 정공의 전기 전도에 대한 저항을 제공하도록 의도되는 경우에, 이중층에서 V족 원자들 및 III족 원자들의 위치는 서로에 대해 반대일 수 있다.
실험적 쇼트키 다이오드는 일 예의 알루미늄-규소 쇼트키 배리어 상에 비소 계면 단일층의 효과를 예시하기 위해 제작되었다. 실시예 실험들은 통상적인 공정 조건들을 나타내지 않거나 이러한 것들은 반드시 최적의 공정 조건들을 나타내지는 않는다. 예시적 실험들은 {111}-배향 규소 웨이퍼, 대략 1x1017 원자/cm3의 붕소 농도를 갖는 도핑된 p-타입 상에서 수행되었다. 제 1 세트의 실험 쇼트키 다이오드는 초고진공 조건들 하에서 제작되었으며, 제 2 세트는 수소 대기에서 저압 화학적 증기 증착 조건들 하에서 제작되었다.
제 1 세트의 다이오드는 하기와 같이 가공되었다. 규소를 초고진공에서 800℃ 초과의 고온으로 가열시켜 {111} Si 표면을 세정하고 7 X 7로 재구성한 후에, 온도를 800℃에서 700℃로 감소시키고, 이후에 규소 표면을, As2 플럭스가 종결되기 전에 타입 As2의 비소 분자들의 플럭스에 10분 동안 노출시켰다. 러더퍼드 역산란 분석은, 7.30x1014 원자s/cm2과 동일한 비소의 면적 밀도가 이러한 노출로부터 초래한다는 것을 확인하였으며, 이러한 수치는 1 X 1 재구성된 {111} 규소 표면 상에서 표면 원자의 공지된 면적 밀도 7.83x1014 원자/cm2에 가깝다. 이와 같이, 대략적으로 비소 원자들의 단일층이 증착되었다는 것으로 타당하게 결론낼 수 있다. 실온으로 냉각시킨 후에, 순수한 알루미늄 층을 동일한 초고진공 시스템에서 증착시키고, 이후에 패턴화하여 전기적으로 측정될 수 있는 단순한 다이오드 구조를 제공하였다. 비교 목적을 위하여, 유사한 웨이퍼를 비소에 대한 규소 표면의 임의의 의도적인 노출 없는 것을 제외하고 단계들의 유사한 순서를 통해 가공하였다. 도 10은 각 웨이퍼로부터 동일한 크기의 다이오드를 취하는(비소를 갖거나 가지지 않음), 이러한 실험 다이오드의 예시적인 측정된 전류 대 전압 특징을 나타낸 것이다. 계면에서 비소를 가지지 않은 웨이퍼 상의 다이오드는 지속적으로 도 10에서 측정된 곡선(72)에 의해 명시되는 바와 같이 비교적 작은 p-타입 규소에 대한 쇼트키 배리어 높이를 나타낸다. 곡선(72)으로부터, 배리어 높이는 측정된 데이타에 대한 표준 다이오드 방정식(열이온 방출 모델)을 피팅함으로써 추출되었다. 비소 노출이 없는 다이오드에 대한 추출된 배리어 높이는 0.40 eV(대략적으로 0.03 eV의 실험 오차를 가짐)이며, 이는 p-타입 규소 상의 친밀한 알루미늄 접점에 대한 공개된 배리어 높이 수치와 일치한다. 단일층을 형성시키기 위해 비소에 노출된 규소 계면을 갖는 웨이퍼 상의 다이오드는 지속적으로 도 10의 데이타 곡선(70)에 의해 명시된 바와 같이 보다 큰 p-타입 규소에 대한 쇼트키 배리어 높이를 나타낸다. 보다 큰 p-타입 규소에 대한 배리어 높이는, n-타입 및 p-타입 배리어 높이의 크기의 총합이 규소 밴드 갭에 매우 밀접하다는 일반적인 규칙에 따라 보다 작은 n-타입 규소에 대한 배리어 높이를 나타낸다. 이에 따라, 알루미늄과 {111} 배향 규소 표면 사이의 계면에 도입된 비소의 단일층이 알루미늄 페르미 수준과 규소의 전도대 사이의 감소된 전자 배리어와 일치(즉, n-타입 규소에 대한 감소된 쇼트키 배리어 높이와 일치)하는 보다 큰 p-타입 규소에 대한 쇼트키 배리어를 제공한다는 것이 실험적으로 입증되었다.
제 2 세트의 다이오드는 하기와 같이 가공되었다. 규소를 수소 가스의 흐름 중에서 900℃로 가열하여 {111} Si 표면을 세정한 후에, 온도를 900℃에서 700℃로 감소시키고, 이후에 AsH3 흐름이 종결되기 전에, 규소 표면을 700℃에서 유지된 온도와 함께 10분 동안 아르신(AsH3) 분자의 플럭스에 노출시켰다. 아르신을 분당 20.4 리터의 전체 가스 흐름으로 대략적으로 2 ppm의 농도에서 수소(H2) 중에서 크게 희석시켰다. 러더퍼드 역산란 분석은, 7.8x1014 원자s/cm2과 동일한 비소의 면적 밀도가 이러한 노출로부터 초래한다는 것을 확인하였으며, 이러한 수치는 1 X 1 재구성된 {111} 규소 표면 상에서 표면 원자의 공지된 면적 밀도 7.83x1014 원자/cm2에 가깝다. 이와 같이, 대략적으로 비소 원자들의 단일층이 증착되었다는 것으로 타당하게 결론낼 수 있다. 실온으로 냉각시킨 후에, 순수한 알루미늄 층을 별개의 초고진공 시스템에서 전자 빔 증발에 의해 증착시키고, 이후에 패턴화하여 전기적으로 측정될 수 있는 단순한 다이오드 구조를 제공하였다. 비교 목적을 위하여, 유사한 웨이퍼를 비소에 대한 규소 표면의 임의의 의도적인 노출 없는 것을 제외하고 단계들의 유사한 순서를 통해 가공하였다. 도 11은 각 웨이퍼로부터 동일한 크기의 다이오드를 취하는(비소를 갖거나 가지지 않음), 이러한 실험 다이오드의 예시적인 측정된 전류 대 전압 특징을 나타낸 것이다. 계면에서 비소를 가지지 않은 웨이퍼 상의 다이오드는 지속적으로 도 11에서 측정된 곡선(82)에 의해 명시되는 바와 같이 비교적 작은 p-타입 규소에 대한 쇼트키 배리어 높이를 나타낸다. 곡선(82)으로부터, 배리어 높이는 측정된 데이타에 대한 표준 다이오드 방정식(열이온 방출 모델)을 피팅함으로써 추출되었다. 비소 노출이 없는 다이오드에 대한 추출된 배리어 높이는 0.42 eV(대략적으로 0.03 eV의 실험 오차를 가짐)이며, 이는 p-타입 규소 상의 친밀한 알루미늄 접점에 대한 공개된 배리어 높이 수치와 일치한다. 단일층을 형성시키기 위해 비소에 노출된 규소 계면을 갖는 웨이퍼 상의 다이오드는 지속적으로 도 11의 데이타 곡선(80)에 의해 명시된 바와 같이 보다 큰 p-타입 규소에 대한 쇼트키 배리어 높이를 나타낸다. 보다 큰 p-타입 규소에 대한 배리어 높이는, n-타입 및 p-타입 배리어 높이의 크기의 총합이 규소 밴드 갭에 매우 밀접하다는 일반적인 규칙에 따라 보다 작은 n-타입 규소에 대한 배리어 높이를 나타낸다. 이에 따라, 알루미늄과 {111} 배향 규소 표면 사이의 계면에 도입된 비소의 단일층이 알루미늄 페르미 수준과 규소의 전도대 사이의 감소된 전자 배리어와 일치(즉, n-타입 규소에 대한 감소된 쇼트키 배리어 높이와 일치)하는 보다 큰 p-타입 규소에 대한 쇼트키 배리어를 제공한다는 것이 실험적으로 입증되었다.
이에 따라, 금속과 반도체 사이의 계면에 V족 또는 III족 원자의 단일층, 또는 V족 및 III족 원자의 복수의 단일층을 삽입시킴으로써 금속-반도체 접합의 접촉 비저항을 감소시키기 위한 기술들이 기술되었다.

Claims (30)

  1. 전기 접점(electrical contact)으로서, 금속과 IV족 반도체 사이의 계면에서 III족 원자들의 단일층에 의해 분리되어 있는 금속 및 IV족 반도체로 이루어지고, III족 단일층의 원자들이 IV족 반도체의 격자 구조와 에피택셜 정렬(epitaxial alignment)로 존재하는 전기 접점.
  2. 제 1항에 있어서, 금속이 III족 금속 원자들의 금속성 원소(metallic element)와 동일한 금속성 원소의 원자들을 포함하는 전기 접점.
  3. 제 1항에 있어서, 금속이 III족 금속 원자들의 단일층과는 다른 금속성 원소의 원자들을 포함하는 전기 접점.
  4. 제 3항에 있어서, 금속이 루테늄, 탄탈 니트라이드 또는 티탄 니트라이드를 포함하는 전기 접점.
  5. 제 1항에 있어서, IV족 반도체가 게르마늄, 규소, 규소와 게르마늄의 합금, 게르마늄과 주석의 합금, 탄소를 함유한 규소의 합금, 규소와 탄소의 화합물, 탄소를 함유한 게르마늄의 합금, 게르마늄과 탄소의 화합물 중 임의의 것을 포함하는 전기 접점.
  6. 제 1항에 있어서, III족 원자들이 알루미늄, 갈륨, 인듐, 또는 이들의 혼합물을 포함하는 전기 접점.
  7. 제 1항에 있어서, 계면에서 IV족 반도체의 표면이 {111}-배향 표면, {110}-배향 표면 또는 {100}-배향 표면인 전기 접점.
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