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KR920002350B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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KR920002350B1
KR920002350B1 KR1019880005839A KR880005839A KR920002350B1 KR 920002350 B1 KR920002350 B1 KR 920002350B1 KR 1019880005839 A KR1019880005839 A KR 1019880005839A KR 880005839 A KR880005839 A KR 880005839A KR 920002350 B1 KR920002350 B1 KR 920002350B1
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semiconductor device
conductor film
layer
introducing
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가즈히로 고부시
슈우이찌 가메야마
쇼오죠오 오가다
가즈히고 쯔지
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마쯔시다덴기산교 가부시기가이샤
다니이 아끼오
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Abstract

내용 없음.

Description

반도체장치의 제조방법
제1도는 본 발명의 제1실시예의 공정순서를 도시한 단면도.
제2도는 본 발명의 제2실시예의 공정순서를 도시한 단면도.
제3도는 본 발명의 제3실시예의 공정순서를 도시한 단면도.
제4도는 본 발명의 제4실시예의 공정순서를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
100,200,300,400 : 실리콘기판 110,210,310,410 : 산화막
120,220,320,420 : 게이트 산화막 130,230,330,430 : 다결정 실리콘막
140,440 : 원자도입층 150 : 얇은 티탄막
160,260,360,460 : 함금화층 170,270,370,470 : 소오스영역
180,280,380,480 : 드레인영역 240,340 : 제1원자도입층
250,350,450 : 얇은 텅스텐막 290,390 : 제2원자도입층
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 MOS형 집적회로등의 비(非)단결정도전체막과 저(低)저항도전체막으로 구성된 저저항화된 게이트전극의 전기적 특성을 개량하고, 또 게이트절연막의 절약파괴를 방지할 수 있는 제조방법에 관한 것이다.
전계효과형 반도체집적회로에서 미세하고 고성능의 트랜지스터를 얻기 위하여, 비단결정도전체막으로 구성된 게이트전극상에 저저항도전체막을 형성하고 열처리하여 게이전극의 저저항화를 일반적으로 실행한다.
예를 들면, 저저항전도체로서, 고융점 금속 또는 실리콘과의 합금, 즉, 실리사이드는 다결정체실리콘상에 퇴적되어 게이트전극으로 사용되고, 약 500℃로 열처리 하면 고융점금속 또는 실리사이드는 쉽게 다결정체실리콘과 반응하여 전부 실리사이드속으로 변형됨으로써 저저항화가 된다.
이렇게 형성된 도전체막의 시이트저항은 대략 1-10Ω/스퀘어로 낮아, 반도체집적회로의 고속작동이 예기된다.
반면, 금속종류에 의존하여, 다결정체실리콘과는 다른 물질과 반응하고, 특히 티탄은 게이트 전극물질로서 사용되는 실리콘산화막과 반응하므로, 비록 이것이 매우 저저항이지만 게이트전극물질로 사용되기는 어렵다.
따라서, 티탄보다는 약간 고저항이지만 실리콘산화막과는 거의 반응하지 않는, 텅스텐과 몰리브덴이 일반적으로 사용된다.
이런 고융점금속 또는 실리사이드와 실리콘질화막 또는 실리콘산화막과의 반응성 및 반응물의 생성에너지는 N.G.Einsprach 편(Academic Press 출판)의 VLSI 전자공학 : 미세구조, 제9권, 제2장에 기재되어 있다.
한편, 반응의 용이성은 활성화에너지의 크기에 의해 판단될 수 있으며, 활성화에너지가 작을수록 반응이 쉬워지는 것은 알려져 있다.
비단결정도전체막으로 구성된 게이트전극상에 저저항도전체막을 형성한 후 열처리하면, 비단결정도전체막과 저저항도전체막사이의 계면에서 상호의 구성원자가 이동하여, 계면부근이 합금화되어, 저저항화된다.
그러나, 비단결정도전체의 결정입자사이의 계면, 즉, 입자 경계에서, 비단결정도전체의 구성원자의 결합력이 약하므로, 저저항도전체막의 구성원자와의 원자의 치환이 결정입자내에서 보다 빠르게 진행되어, 저저항도전체는 입자경계를 따라서 국부적으로 확산되는 경향이 있다.
저저항도전체가 국부적으로 확산되어 게이트전극 아래의 절연막을 찢게되면, 게이트전극이 다른 전극과 단락되어, 트랜지스터의 신뢰성 또는 제품의 수율을 저하시킨다.
이것을 방지하기 위해, 비단결정도전체와 저저항도전체 사이에 CVD(화학적 증착)에 의해 초박형의 실리콘질화막을 퇴적시켜 저저항도전체의 국부적인 확산을 억제하고 신뢰성을 증가시키는 방법이 IEEE Transactions of Electron Devices, Vol., ED-33, No.4, April 1986, pp. 464∼467에 언급되어 있다.
그러나 이것은 막두께의 고재현성에서, CVD에 의한 초박편실리콘 질화막의 퇴적은 어렵고, 더욱이 비교적 낮은 온도에서의 퇴적과 불순물확산층내의 불순물의 재확산에 기인한 전기적 특성에의 변화를 방지하는 것이 필요하므로, 저저항도전체의 국부적 확산을 충분히 억제하는 조밀막성질을 얻기가 곤란하여, 신뢰성과 수율의 향상 또는 충분하지가 않았다.
상기 문제점을 해결하기 위해 본 발명의 일차적 목적은 저저항도전막의 구성원자와 비단결정도전체막의 구성원자사이의 양막의 계면부근에서의 치환을 제한하여, 입자경계를 따른 저저항도전체의 국부적인 확산을 억제하고 게이트전극의 전기저항을 균일하게 감소시켜 신뢰성을 향상시킨 반도체장치의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 절연막상에 비단결정도전체막을 형성하는 공정과, 상기 비단결정도전체막속에 최소한 한 종류의 원자를 도입하여 원자도입층을 형성하는 공정과, 상기 비단결정도전체막상에 저저항도전체막을 형성하는 공정과, 상기 비단결정도전체막상에 형성된 저저항도전체막을 열처리하는 공정을 포함하여, 비단결정도전체막표면으로부터 침입한 저저항도전체막의 원자가 원자도입층내에서 편재되거나 정지되는 특징을 지닌 반도체장치의 제조방법을 제공하는데 있다.
본 발명의 제조방법에 따라서, 비단결정도전체막으로 구성된 게이트전극상에 저저항도전체막을 형성하고 열처리하여 게이트전극을 저저항화하므로써, 비단결정도전체의 구성원자와 저저항도전체막의 구성원자와의 상호원자치환은 두막의 계면의 제한된 영역에서만 균일하게 일어날 수 있다.
더욱이, 게이트전극의 전기저항이 일정하게 저감됨과 동시에, 입자경계를 따른 저저항도전체의 국부적인 확신이 억제될 수 있어, 결국, 신뢰성이 향상된 반도체장치를 제공하는 것이 가능하다.
본 발명의 신규한 특징은 특히, 첨부한 청구범위에 나타내었고, 본 발명의 구성과 내용에 대해서는 기타 다른 목적들과 특징에 따라, 도면과 함께 상세한 설명으로 충분히 이해될 수 있을 것이다.
[제1실시예]
본 발명의 제1실시예는 제1도(a)-제1도(f)를 참조하여, 게이트전극에 다결정실리콘과, 티탄을 조합시킨 전계효과형 금속-산화물-반도체(MOS)와 관련하여 상세히 설명한다.
(I) 실리콘기파(100)의 농동영역 형성 예정부를 제외한 표면에 대략 700nm의 산화막(110)을 피일드 산화막으로서 선택적으로 형성하고, 능동영역 형성 예정부의 표면에 대략 10nm의 게이트산화막(120)을 형성하고, 상기 산화막(110)과 (120)상에 대략 200nm의 다결정 실리콘막(130)을 퇴적시키고, POCl3를 사용해 인을 확산시켜 다결정실리콘막(130)을 저저항화하였다(제1도(a)).
(II) 다음 단계로, 다결정실리콘막(130)에 질소이온을 가속에너지 150KeV로 1×1015∼1×1018cm-2주입하고, 다결정실리콘막(130)의 중간부분에 원자도입층(140)을 형성하였다(제1도(b)).
(III) 물리증착법에 의해서, 대략 100nm의 얇은 티탄막(150)을 퇴적하였다(제1도(c)).
(IV) 500-1000℃에서 10초간 신속하에 열어니일링하거나 500-1000℃에서 30분동안 용광로어니일링에 의한 열처리에 의해서, 질화티탄 및 티탄 실리사이드가 생성되어, 합금화층(160)이 형성되었다(제1도(d)).
(V) 다음 단계로, 포토마스크공정으로 저항패턴을 생성하고, 게이트전극 형성 예정부 및 그의 주변부부 이외의 다른 부분을 건식 에칭하여, 게이트전극을 형성하였다(제1도(e)).
(VI) 마지막으로, 가속에너지 80KeV로 As 이온을 4×1015cm-2주입하여, 소오스영역(170) 및 드레인영역(180)을 형성하였다(제1도(f)).
이상의 일련의 공정에 의해서, 소망하는 전계효과형 트랜지스터가 형성되었다.
질소원자도입층(140)은 다결정실리콘 보다는 티탄과 반응하기 훨씬 쉽고, 원자도입층(140) 및 그의 윗부분에서 대부분의 합금화가 일어났다.
따라서, 합금화층의 두께가 균일하게 되므로, 게이트전극의 전기저항이 균일해지고 또한, 저저항도 전체의 국부적인 확산도 거의 발생하지 않게 되어, 게이트산화막의 파괴를 방지할 수 있었다.
한편, 제1실시예의 공정(II)에서, 게이트산화막과 그 주변에 걸쳐서 상기 다결정층내에 원자도입층을 선택적으로 형성하고, 원자가 도입되지 않은 부분을 다음 공정의 저저항배선영역으로 사용하면, 이 부분에서는 저저항도전체막과 합금화층이 다결정실리콘막의 거의 전역에 퍼져서, 다결정실리콘과 저저항도전체막 사이의 접속저항을 낮출 수 있다.
그러므로, 게이트산화막에 대한 인가전계의 도전성은 개량된다.
배선영역아래의 산화막은 두꺼우므로, 저저항도전체가 산화막내에 국부적으로 확산되는 것은 문제가 되지 않는다.
이때에, 게이트산화막의 단부에서부터 저저항배선영역까지의 거리는 다음과 같이 규정되는 것이 바람직하다.
즉, 저저항도전체막의 구성원자가 저저항배선영역으로부터 원자도입영역의 하부를 통하여 확산되어 게이트 산화막의 단부까지 침입하고 있으므로, 이런 확산길이보다도 긴 길이로 설정하는 것이 바람직하다.
본 발명의 제1실시예에 있어서는, 저저항도전체로서 티탄을 사용하고, 원자도입층의 구성원자로서 질소를 사용하였으나, 저저항도전체로서 다른 고융점금속 또는 이것의 실리사이드를 사용해도 되며, 원자도입층의 구성원자로서 산소 또는 실리콘 또는 불활성 원자를 사용해도 게이트절연막의 파괴를 방지할 수 있다.
그러나, 저저항도전체막의 구성원자와 전자도입층의 구성원자의 조합에 의해, 게이트절연막의 파괴를 방지하는 메타니즘은 다양하다.
본 발명의 제1실시예인 티탄과 조합의 경우, 즉, 원자도입층의 구성원자가 비단결정도전체의 구성원자보다 저저항전체의 구성원자와 더욱 쉽게 반응할때, 원자도입층의 구성원자와 저저항도전체의 구성원자는 서로 반응하여 균일한 합금화층을 형성하고, 저저항도전체의 국부적인 확산이 억제됨으로써 게이트절연막의 파괴를 방지한다.
또, 비단결정도전체막과 저저항도전체막사이의 접속저항이 느려, 인가된 전계에 대한 게이트산화막의 내구력은 우수하다.
또한, 텅스텐과 산소를 조합하는 경우, 즉, 원자도입층의 구성원자가 저저항도전체막의 구성원자보다 비단결정도전체막의 구성원자와 더욱 쉽게 반응하면, 저저항도전체막의 구성원자의 확산은 원자도입층내에서 저지되고, 저저항도전체의 국부적인 확산은 억제되어 게이트절연막의 전기적 파괴를 방지한다.
그러므로 저저항화시 저저항도전체막의 막두께가 증가되면, 게이트절연막의 파괴는 효과적으로 방지될 수 있다.
또한, 원자도입층을 형성하기 위하여 도입되는 원자는, 1종류 또는 복수종류이어도 된다.
[제2실시예]
본 발명의 제조방법은 게이트전극에 다결정실리콘 및 텅스텐을 조합시킨 전계효과형 트랜지스터에 관한 것으로 제2도(a)-제2도(g)를 참조하여 상세히 설명한다.
(I) 실리콘기판(200)의 능동영역 형성예정부를 제외한 표면상에, 대략 700nm의 산화막(210)을 피일드 산화막으로서 선택적으로 형성하고, 대략 10nm의 게이트산화막(220)을 능동영역 형성예정부의 표면상에 형성하고, 상기 산화막(210)과 (220)상에 대략 200nm의 다결정실리콘막(230)을 퇴적한 후, POCl3를 사용해 인을 확산시켜서 다결정실리콘막(230)을 저저항화하였다(제2도(a)).
(II) 다음에, 다결정실리콘막(230)속으로 산소이온을 가소에너지 40keV로 1×10151×1018cm-2주입하고 열처리하여, 다결정실리콘막(230)의 중간 부분에 실리콘산화물의 제1원자도입층(240)을 형성하였다(제2도(b)).
(III) 다음단계로, 다결정실리콘막(230)의 표면상에 실리콘이온을 가속에너지 2keV로 1×1015-1×1018cm-2주입하고 열처리하여, 다결정실리콘막(230)의 표면상에 무정형실리콘으로 구성된 제2원자도입층(290)을 형성하였다(제2도(c)).
(IV) 물리증착법에 의해서 대략 100nm의 얇은 텅스텐막(250)을 퇴적하였다(제2도(d)).
(V) 500-1000℃에서 10초간 신속하게 열어니일링하거나 500-1000℃에서 30분간 전기오븐에서 열처리하면, 텅스텐 실리사이드에 의한 합금화층(260)이 다결정실리콘막(230)의 표면근처에 형성되었다(제2도(e)).
(VI) 포토마스크공정으로 저항패턴을 형성하여, 게이트전극 형성예정부 및 그의 주변부 이외의 부분을 건식 에칭하여 게이트전극을 형성하였다(제2도(f)).
(VII) As 이온을 가속에너지 80keV로 4×1015cm-2주입하여, 소오스영역(270)과 드레인영역(280)을 최종적으로 형성하였다(제2도(g)).
상기 일련의 공정에서, 소망하는 전계효과형 트랜지스터가 형성되었다.
제2원자도입층(290)내의 무정형 실리콘은 다결정실리콘보다 텅스텐과 훨씬 쉽게 반응하여 원자도입층과 그 윗부분에서 대부분의 합금화가 일어났다.
그러므로, 두께가 균일한 우수한 합금화층이 얻어졌다.
텅스텐원자의 이동영역은 제2원자도입층(290)의 근처에서 정지되는 것이 가능하였으나, 약간의 텅스텐 원자가 제2원자도입층(290)을 통하여 침투하였다.
그러나, 제1원자도입층(240)내의 실리콘산화물은 효과적으로 텅스텐을 저지하여 대부분의 합금화는 원자도입층(240)의 윗부분으로 제한되었다.
합금화층(260)의 두께가 매우 균일하였으므로, 게이트전극의 전기저항이 균일해지고, 저저항도전체의 국부적인 확산도 덜 발생하여, 게이트산화막의 파괴를 방지할 수 있었다.
본 발명에서는, 제1원자도입층을 형성하는 방법으로서, 이온주입방법을 사용하였으나, 다음의 방법을 사용해도 된다.
즉, 게이트산화막상에 제1층으로서 대략 100nm의 다결정실리콘을 퇴적하고, 이 다결정실리콘막의 게이트전극 형성예정부 및 그의 주변부의 표만상에, 수 nm의 얇은 실리콘막을 선택적으로 형성하여, 대략 100nm의 제2의 다결정실리콘층을 퇴적하고, 이와 같이 선택적으로 형성된 수 nm의 실리콘산화막을 제1원자도입층으로 사용해도 된다.
반면, 제2원자도입층(290)은 선택적으로 형성해도 되나, 적어도 게이트전극 형성예정부와 그의 주변부상에 형성되어야 한다.
[제3실시예]
본 발명의 제조방법은 게이트전극에 다결정실리콘 및 텅스텐을 조합시킨 전계효과형 트랜지스터에 관한 것으로 제3도(a)-제3도(g)를 참조하여 이하 상세히 설명한다.
(I) 실리콘기판(300)의 능동영역 형성예정부를 제외한 표면에 대략 700nm의 산화막(310)을 피일드산화막으로서 선택적으로 형성하고, 능동영역 형성예정부의 표면에 대략 10nm의 게이트산화막(320)을 형성한 후, 상기 산화막(310)과 (320)상에 대략 100nm의 다결정 실리콘막(330)을 퇴적시키고, POCl3를 사용해 인을 확산시켜 다결정실리콘막(330)을 저저항화 하였다(제3도(a)).
(II) 다음 단계로 다결정실리콘막(330)에 산소이온을 가속에너지 10keV로 1×1015-1×1018cm-2주입하고 열처리하여, 다결정실리콘막(330)의 표면에 실리콘산화물의 제1원자도입층(340)을 형성하였다(제3도(b)).
(III) 물리증착법에 의해서, 대락 100nm의 얇은 텅스텐막(350)을 퇴적하였다(제3도(c)).
(IV) 얇은 텅스텐막(350)의 표면상에, 실리콘이온을 가속에너지 20keV로 1×1015-1×1018cm-2주입하고, 얇은 텅스텐막(350)내부에 실리콘으로 구성된 제2원자도입층(390)을 형성하였다(제3도(d)).
(V) 500-1000℃에서 10초간 신속하게 열어니일링하거나 500-1000℃에서 30분동안 용광로 어니일링을 통한 열처리에 의해서 얇은 텅스텐막(350)의 내부에 텅스텐 실리사이드의 합금화층(360)을 형성하였다(제3도(e)).
(VI) 다음 단계로, 포토마스크공정으로 저항패턴을 형성하고, 게이트전극 형성 예정부와 그의 인접부분 이외의 다른 부분을 건식 에칭하여, 게이트전극을 형성하였다(제3도(f)).
(VII) 마지막으로, 가속에너지 80keV로 As이온을 4×1015cm-2주입하여, 소오스영역(370)과 드레인영역(380)을 형성하였다(제3도(g)).
이상의 일련의 공정에서, 소망하는 전계효과형 트랜지스터가 형성되었다.
제2원자도입층(390)내의 실리콘은 결정형이 아니고, 다결정실리콘 보다는 텅스텐과 훨씬 쉽게 반응하여 제2원자도입층(390)의 근접부에서 대부분의 합금화가 일어났다.
그러므로, 두께가 균일한 우수한 합금화층이 얻어졌다.
텅스텐원자의 이동영역은 제2원자도입층(390)내에 거의 국한되고, 약간의 텅스텐원자는 제2원자도입층(390)에 의해 국한되지 않았으나, 제2원자도입층(390)내에 실리콘산화물은 효과적으로 텅스텐을 방해하여, 대부분의 합금화가 제1원자도입층(340)의 윗부분으로 제한되었다.
합금화층(360)의 두께가 매우 균일하였으므로, 게이트전극의 전기저항이 균일해지고, 또 저저항도전체의 국부적인 확산은 거의 발생되지 않아 게이트산화막의 파괴를 방지할 수 있었다.
[제4실시예]
본 발명의 제조방법은 게이트전극에 다결정실리콘 및 텅스텐을 조합시킨 전계효과형 트랜지스터의 제4실시예에 관한 것으로 제4도(a)-제4도(f)를 참조하여 이하 설명한다.
(I) 실리콘기판(400)의 능동영역 형성예정부를 제외한 표면에 대략 700nm의 산화막(410)을 피일드산화막으로 선택적으로 형성하고, 능동영역 형성예정부의 표면에 대략 10nm의 게이트산화막(420)을 형성하여, 상기 산화막(410)과 (420)상에 대략 200nm의 다결정실리콘막(430)을 퇴적시킨 후, POCl3를 사용해 인을 확산시켜 다결정실리콘막(430)을 저저항화 하였다(제4도(a)).
(II) 물리증착법에 의해서, 대략 100nm의 얇은 텅스텐막(450)을 퇴적하였다(제4도(b)).
(III) 이런 얇은 텅스텐막(450) 상에 산소이온을 가속에너지 60keV로 1×1015∼1×1018cm-2주입하여, 얇은 텅스텐막(450)과 다결정실리콘막(430) 사이의 계면부근에 실리콘산화물의 원자도입층(440)을 형성하였다(제4도(c)).
(IV) 다음에, 500-1000℃에서 10초간 신속하게 열어니일링하여, 다결정실리콘막(430)과 얇은 텅스텐막(450)사이의 계면부근에 텅스텐실리사이드의 합금화층(460)를 형성하였다(제4도(d)).
(V) 포토마스크공정에서 저항패턴을 형성하고 게이트전극 형성예정부와 그의 주변부이외의 부분을 건식 에칭하여 게이트전극을 형성하였다(제4도(e)).
(VI) 마지막으로, 가속에너지 80keV로 As 이온을 4×1015cm-2주입하여, 소오스영역(470)과 드레인영역(480)을 형성하였다(제4도(f)).
이상의 일련의 공정에서, 소망하는 전계효과형 트랜지스터가 형성되었다.
원자도입층(440)의 실리콘산화물은 효과적으로 텅스텐을 방해하여, 대부분의 합금화는 원자도입층의 위부분으로 한정되었다.
합금화층(460)의 두께가 매우 균일하였으므로, 게이트전극의 전기저항이 균일해지고, 저저항도전체의 국부적인 확산도 덜 발생되어 게이트산화막의 파괴를 방지할 수 있었다.
본 발명의 제4실시예에서는, 이온주입에 의해 원자도입층을 형성한 후에도 저저항도전체막을 그대로 사용하였으나, 원자도입층형성후에 이 저저항도전체층의 일부 또는 전부를 제거해도 되며, 동일 또는 다른 저저항도전체막을 다시 퇴적해도 된다.
예를 들면, 이온주입을 위하여 사용된 제1저저항도전체층의 두께를 감축할 수 있으므로, 이온주입의 가속에너지를 저감할 수 있다.
또한, 저저항도전체막을 제거하지 않고, 동일 또는 다른 저저항도전체막을 퇴적하여 복수층의 막을 형성해도 된다.
예를 들면, 텅스텐막상에 티틴막을 퇴적시키므로서, 보다 좋은 저저항화를 기대할 수 있다.
본 발명의 제4실시예에서는, 저저항도전체로서 텅스텐을 사용하고, 원자도입층의 구성원자로서 산소를 사용하였으나, 제1실시예에서와 같이, 저저항도전체로서 다른 고융점금속 또는 이것의 실리사이드를 사용해도 되며, 원자도입층의 구성원자로서 질소, 실리콘 또는 불활성원자를 사용하면, 게이트절연막의 파괴를 방지하는 동일효과를 얻을 수 있다.
마찬가지로, 원자도입층의 구성원자가 비단결정도전체의 구성원자보다 저저항도전체의 구성원자와 훨씬 쉽게 반응하는 조합의 경우, 저저항도전체의 구성원자와 원자도입층의 구성원자의 상호반응에 의해 균일한 합금화층이 형성되고, 저저항도전체의 국부적인 확산을 억제하여서 게이트절연막의 파괴를 방지하게 된다.
또한, 원자도입층의 구성원자가 저저항도전체의 구성원자보다 비단결정도전체의 구성원자와 훨씬 쉽게 반응하는 조합의 경우, 원자도입층내에서의 저저항도전체내의 구성원자의 확산을 억제하고, 저저항도전체의 국부적인 확산을 억제하여서 게이트절연막의 파괴를 또한 방지한다.
본 발명의 방법에 따라서, 전게효과형 트랜지스터가 게이트전극물질로서 열처리에 의한 다결정실리콘의 합금화를 이용하여 형성되면, 이때, 합금화층의 두께는 상기 설명한 바와 같이 균일해지고, 저저항도전체의 국부적인 확산에 기인한 게이트절연막의 파괴를 방지할 수 있다.
본 발명의 바람질한 실시예로서, 원자도입층을 고조사된 이온주입방법에 의해 형성하는 경우, 이온주입시 발생하는 표면상의 전기전하는 저저항도전체막을 통하여 효과적으로 제거될 수 있으므로, 게이트절연막의 전기적파괴도 방지할 수 있다.
이상, 본 발명의 특정실시예를 기술하였지만, 다른 변형과 변화도 당업자에 의해 실현될 수 있다.
그러므로 본 발명의 정신과 범위를 벗어나지 않는한 이런 모든 변형과 변화를 첨부한 청구범위내에 포함시키고자 한다.

Claims (19)

  1. 기판(100)위에 비단결정도전체막(130)을 형성하는 공정과, 상기 비단결정도전체막내부에 원자를 도입하므로써 원자도입층(140)을 형성하는 공정과, 상기 원자도입층이 형성된 비단결정도전체막상에 저저항도전체막(150)을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 기판(100)의 표면위에 절연막(120)을 형성하고, 상기 절연막을 게이트절연막(120)으로서 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제2항에있어서, 반도체장치의 능동영역 형성예정부 상부와 그 근방의 비단결정도전체막내부에만 선택적으로 원자도입층(140)을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제3항에 있어서, 저저항도전체층(150)을 구성하고 있는 원자가, 원자도입층(140)아래의 하부층을 통해서 확산되어 반도체장치의 능동영역 형성예정부의 단부로 침입하는 것을 방지하도록 충분한 거리로 설계된 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제4항에 있어서, 이온주입에 의해 원자를 도입하므로서 비단결정도전체막(130)내부에 원자도입층(140)을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 기판(400)위에 비단결정도전체막(430)을 형성하는 공정과, 상기 비단결정 도전체막상에 저저항도전체막(450)을 형성하는 공정과, 상기 비단결정도전체막과 상기 저저항도전체막내부중 적어도 한쪽에 원자를 도입하므로서 원자도입층(440)을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제6항에 있어서, 비단결정도전체막(430)상에 형성된 저저항도전체막(450)을, 원자도입층(440)을 형성한 후 제거하고, 비단결정도전체막상에 다시 저저항도전체막(450)을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제7항에 있어서, 저저항도전체막(450)은 다층막을 형성하도록 비단결정도전체막(430)상에 복수회 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제8항에 있어서, 이온주입에 의해 원자를 도입하므로서 비단결정도전체막(430) 내부에 원자도입층(440)을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 기판(200)위에 비단결정도전체막(230)을 형성하는 공정과, 상기 비단결정도전체막내부에 제1원자를 도입하므로서 제1원자도입층(240)을 형성하는 공정과, 상기 비단결정도전체막내부에 제2원자를 도입하므로서 상기 제1원자도입층을 깊이보다도 얕게 제2원자도입층(290)을 형성하는 공정과, 상기 두 개의 원자도입층(240),(290)이 형성된 비단결정도전체막상에 저저항도전체막(250)을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제10항에 있어서, 반도체장치의 능동영역 형성예정부상부와 그 근방의 비단결정도전체막내부에만 선택적으로 제1원자도입층(240)을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제11항에 있어서, 저저항도전체막(250)을 구성하고 있는 원자가, 제1원자도입층(240)아래의 하부층을 통해서 확산되어 반도체장치의 능동영역 형성예정부의 단부로 침입하는 것을 방지하도록 충분한 거리로 설계된 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제12항에 있어서, 비단결정도전체막(230)을 적어도 두 번 퇴적하여 형성하고, 첫 번째 퇴적후 비단결정도전체의 표면근방에 제1원자로 구성된 제1원자도입층(240)을 형성한 후에만, 비단결정도전체막의 다음 퇴적을 시행하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제13항에 있어서, 이온주입에 의해 원자를 도입하므로서 비단결정도전체막(230)내부에 원자도입층(240)을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 기판(300)위에 비단결정도전체막(330)을 형성하는 공정과, 상기 비단결정도전체막내부에 제1원자를 도입하므로서 제1원자도입층(340)을 형성하는 공정과, 상기 제1원자도입층이 형성된 비단결정도전체막상에 저저항도전체막(350)을 형성하는 공정과, 상기 비단결정도전체막상에 형성된 저저항도전체막내부에 제2원자를 도입하므로서 제2원자도입층(390)을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제15항에 있어서, 반도체장치의 능동영역 형성예정부 상부와 그 근방의 비단결정도전체막내부에만 선택적으로 제1원자도입층(340)을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제16항에 있어서, 저저항도전체막(350)을 구성하고 있는 원자가, 제1원자도입층 아래의 하부층을 통해서 확산되어 반도체장치의 능동영역 형성예정부 단부로 침입하는 것을 방지하도록 충분한 거리로 설계된 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제17항에 있어서, 비단결정도전체막(330)을 적어도 두번 퇴적하여 형성하고, 첫번째 퇴적후 비단결정도전체의 표면근방에 제1원자로 구성된 제1원자도입층(340)을 형성한 후에만, 비단결정도전체막의 다음 퇴적을 시행하는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제18항에 있어서, 이온주입에 의해 원자를 도입하므로서 비단결정도전체막(330)내부에 원자도입층(340)을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
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