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JP2003092271A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Publication number
JP2003092271A
JP2003092271A JP2002134663A JP2002134663A JP2003092271A JP 2003092271 A JP2003092271 A JP 2003092271A JP 2002134663 A JP2002134663 A JP 2002134663A JP 2002134663 A JP2002134663 A JP 2002134663A JP 2003092271 A JP2003092271 A JP 2003092271A
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JP
Japan
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layer
semiconductor device
conductive member
sputtering
forming
Prior art date
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Withdrawn
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JP2002134663A
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Inventor
Kazumi Matsumoto
和己 松本
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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Priority to CNB021406561A priority patent/CN1184670C/zh
Priority to US10/194,073 priority patent/US20030020165A1/en
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Abstract

(57)【要約】 【課題】 パーティクル問題軽減と共に低コンタクト抵
抗及び高いバリア性を達成する配線構造を有する半導体
装置及びその製造方法を提供する。 【解決手段】 Ｓｉ半導体基板上において、回路素子に
関係する拡散層１１が形成され、導電部材１６と拡散層
１１との間にはバリア層１４が設けられている。バリア
層１４は、バリアメタルとしてＴｉ層１４１を有する。
このＴｉ層１４１によって拡散層１１との接触側にシリ
サイド接続部１３を構成している。さらに、バリア層１
４は、導電部材１６との接触側にＴｉ層１４１の窒化及
び酸化層、すなわち、極薄いＴｉＮ層１４２及びＴｉＯ
X層１４３が介在している。ＴｉＮ層１４２よりもさら
に薄いＴｉＯX層１４３はアモルファス層となってい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、Ｓｉとの高いバリ
ア性能及び低抵抗の接続部が要求される微細な配線構造
を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】半導体装置における集積回路配線は、層
間絶縁膜（ＳｉＯ2膜）を挟んで多層配線で構成される
ことが多い。また、配線自体はバリアメタルや反射防止
膜などの機能を付帯させるため、単層とはならず積層と
なる。
【０００３】バリアメタルを形成する理由は、アルミニ
ウムを主成分とする配線構造の場合、Ｓｉとのバリア
性、電気的接続の安定性が考慮されて構成されるもので
ある。また、層間絶縁膜（ＳｉＯ2膜）とも密着性のよ
い材料で構成される必要がある。
【０００４】図１０は、従来の半導体装置におけるコン
タクト部の配線の構成を示す断面図である。集積回路を
構成するＳｉ素子表面の拡散層３１と接続される配線層
構造は、一般にＳｉＯ2膜でなる層間絶縁膜３２上のコ
ンタクトホール３３を介して形成されている。コンタク
トホール３３底部（拡散層３１）にバリアメタルとして
Ｔｉ層３４１／ＴｉＮ層３４２の積層が形成され、その
上に実質的なアルミニウム層３６が形成されている、ア
ルミニウム層３６は、例えば、少なくともＣｕを僅か
（０．５％程度）に含有させたＡｌ−Ｃｕ構造としてい
る。
【０００５】上記Ｔｉ層３４１／ＴｉＮ層３４２による
バリア層の積層は、Ｓｉ（拡散層３１）との密着性、バ
リア性が考慮されて構成されるものである。Ｔｉ層３４
１及びＴｉＮ層３４２は、Ｔｉターゲットを配備した同
一のスパッタ装置で連続的に形成される（ここでＴｉＮ
層３４２は窒素雰囲気でスパッタされる）。
【０００６】ＴｉＮ層３４２は、アルミニウム層３６の
Ａｌと素子のＳｉとの反応を抑制する働きを有する。ま
た、アルミニウム層３６とＴｉ層３４１の反応の抑制に
も有効である。
【０００７】
【発明が解決しようとする課題】上記Ｔｉ層３４１／Ｔ
ｉＮ層３４２のバリア層の積層は、連続的なスパッタに
より形成されるため、最終的にはスパッタによるパーテ
ィクルの増大が問題となる。パーティクルの増大は製品
歩留り低下の原因となる。
【０００８】また、上記構成では、ＴｉＮ層３４２によ
ってＡｌとＴｉの反応は抑制される。しかしながら、Ｔ
ｉ層３４１は最終的に拡散層３１のＳｉとの反応が進行
し、Ｓｉと接触していた表面に薄いＴｉＯ2層３５を形
成する。ＴｉＯ2層３５が介在すると、密着性の劣化、
抵抗の上昇を招く懸念がある。
【０００９】本発明は上記のような事情を考慮してなさ
れたもので、パーティクル問題軽減と共に低コンタクト
抵抗及び高いバリア性を達成する配線構造を有する半導
体装置及びその製造方法を提供しようとするものであ
る。
【００１０】
【課題を解決するための手段】本発明に係る半導体装置
は、Ｓｉ層と絶縁層と導電部材とを有する半導体装置に
おいて、前記Ｓｉ層と前記金属層との導通は、前記絶縁
層に設けたコンタクトホール部に設けた、ＴｉとＴｉＮ
と酸化膜とを介して行うことを特徴とする。本発明に係
る半導体装置は、Ｓｉ層と絶縁層と導電部材とを有する
半導体装置において、前記Ｓｉ層と前記金属層との導通
は、前記絶縁層に設けたコンタクトホール部に設けたシ
リサイド層とＴｉとＴｉＮと酸化膜とを介して行うこと
を特徴とする。
【００１１】本発明に係る半導体装置の製造方法は、Ｓ
ｉ層と絶縁層と導電部材とを有する半導体装置におい
て、前記絶縁膜に、Ｓｉ層を露出させるコンタクトホー
ルを形成する工程と、Ｔｉをスパッタにより被覆する工
程と、前記Ｔｉスパッタ後、真空を低下させることなく
前記Ｔｉ表面を窒素雰囲気中で窒化させ窒化Ｔｉを形成
する工程と、前記窒化Ｔｉ表面への酸化層形成を促す大
気に晒す期間と、 前記導電部材を形成する工程と、を
具備し、前記Ｓｉ層と前記導電部材とを導通させること
を特徴とする。また、さらに、前記窒化Ｔｉ表面への酸
化層形成を促す大気に晒す期間後、アニールを行い前記
Ｓｉ層と前記Ｔｉとの界面にシリサイド層を形成する工
程を具備することとしても良い。
【００１２】本発明に係る半導体装置の製造方法は、Ｓ
ｉ層と絶縁層と導電部材とを有する半導体装置におい
て、前記絶縁膜に、Ｓｉ層を露出させるコンタクトホー
ルを形成する工程と、Ｔｉをスパッタにより被覆する工
程と、前記Ｔｉスパッタ後、真空を低下させることなく
前記Ｔｉ表面を窒素雰囲気中で窒化させ窒化Ｔｉを形成
し、続けてアニールを行い前記Ｓｉ層と前記Ｔｉとの界
面にシリサイド層を形成する工程と、前記窒化Ｔｉ表面
に酸化層を形成する酸素プラズマ処理工程と、前記導電
部材を形成する工程と、を具備することを特徴とする。
【００１３】
【発明の実施の形態】図１は、本発明の一実施形態に係
る半導体装置の要部構成を示す断面図である。Ｓｉ層、
例えばＳｉ半導体基板上において、回路素子に関係する
拡散層１１が形成されている。ＳｉＯ2膜でなる層間絶
縁膜１２上のコンタクトホール１３を介して拡散層１１
のＳｉと電気的に接続される配線構造が次のように構成
されている。
【００１４】導電部材１６はアルミニウムを主成分とし
ており、例えば、少なくともＣｕを僅か（０．５％程
度）に含有する。この導電部材１６と拡散層１１との間
にはバリア層１４が設けられている。バリア層１４は、
バリアメタルとしてＴｉ層１４１を有する。このＴｉ層
１４１によって拡散層１１との接触側にシリサイド接続
部１５を構成している。
【００１５】さらに、バリア層１４は、導電部材１６と
の接触側にＴｉ層１４１の窒化及び酸化層、すなわち、
極薄いＴｉＮ層１４２及びＴｉＯX層１４３が介在して
いる。ＴｉＮ層１４２よりもさらに薄いＴｉＯX層１４
３はアモルファス層となっている。
【００１６】図２は、図１の構成の変形例を示す断面図
であり、図１の構成と同様の箇所に同一の符号を付して
いる。すなわち、配線構造としてビアを形成する配線プ
ラグを表している。
【００１７】上記各実施形態の構成によれば、シリサイ
ド接続部１３を有して低抵抗コンタクトが実現される。
かつ、バリア層１４として導電部材１６側に介在するＴ
ｉＮ層１４２及びＴｉＯX層１４３、特にＴｉＯX層１４
３が極薄い構成で良好なバリア性を有する。
【００１８】図３〜図５は、それぞれ図１の構成におけ
る半導体装置の第1の製造方法に係る工程順を示す断面
図である。
【００１９】図３に示すように、Ｓｉ半導体基板上にお
いて、回路素子に関係する拡散層１１が形成され、その
上にＳｉＯ2膜でなる層間絶縁膜１２が形成される。フ
ォトリソグラフィ技術を用いてレジストパターンを形成
後エッチングすることにより、層間絶縁膜１２上に拡散
層１１に通じるコンタクトホール１３を形成する。な
お、コンタクトホール１３形成後、レジストを剥離す
る。コンタクトホール１３の径は例えば０．６５〜０．
７μｍとする。コンタクトホール１３の間口を広げる逆
スパッタを行なってもよい。
【００２０】次に、図４に示すように、スパッタ装置
（図示せず）を利用したスパッタ工程に移行する。ここ
ではＴｉターゲットを配備したスパッタ装置でＴｉ層１
４１を形成する。Ｔｉ層１４１は、少なくともコンタク
トホール１３底部の拡散層１１上を被覆するよう全面に
形成され、その厚みは５０〜１３０ｎｍ程度（好ましく
は８０ｎｍ程度）とする。
【００２１】次に、Ｔｉ層１４１の表面を３６０〜５０
０℃程度（好ましくは４００℃以上）のＮ2雰囲気中で
窒化させる。これにより、スパッタ工程を経ずにＴｉ層
１４１表面上に３ｎｍ前後の薄いＴｉＮ層１４２が形成
される。ここで、Ti層１４１形成工程から窒化工程の間
は、酸素分圧０を維持する。すなわち、この間は酸素雰
囲気下に置かない。例えば、Ti層１４１形成を行うTiス
パッタ処理室から同一スパッタ処理装置内の別の処理室
に真空を維持した状態にて移動させた後、該処理室にて
窒化を行う。
【００２２】次に、図５に示すように、ランプアニール
装置（図示せず）に搬送する。該搬送は酸素を含む雰囲
気中で行う。大気中で搬送すれば容易に酸素を含む雰囲
気中での搬送が可能となる。次に、アニール処理工程に
移行する。例えば７００〜８００℃程度、３０秒前後の
Ｎ2雰囲気中で行われる急速熱アニール処理とする。こ
れにより、ＴｉＮ層１４２はさらに窒化され、焼き固め
られると共にランプアニール装置に搬送する際にＯ2を
取り込み、ＴｉＮ層１４２表面に数オングストローム
（１ｎｍ未満）の薄いＴｉＯX層１４３が形成される。
【００２３】また、同時に、このような熱処理工程を経
ることによって、Ｔｉ層１４１と拡散層１１の接触側に
Ｔｉのシリサイド層（Ｔｉ2Ｓｉ3層）でなるシリサイド
接続部１５を構成することになる。
【００２４】その後、スパッタ法等により導電部材１６
を全面に形成する。次にフォトリソグラフィ技術により
コンタクトホール１３上を残すように所定の配線パター
ンを形成する。これにより、前記図１に示すような配線
構造を得る。あるいは、スパッタ法等により導電部材１
６を全面に形成した後、エッチバック、ＣＭＰ（Chemic
al Mechanical Polishing ）技術等により、前記図２に
示すような配線プラグが形成される。
【００２５】上記実施形態の方法によれば、真空を低下
させることなくＴｉ層１４１の表面をＮ2雰囲気中で窒
化する工程及びＮ2雰囲気中で行われる急速熱アニール
処理を経て低抵抗コンタクトを実現するシリサイド接続
部１５が形成される。
【００２６】また、ＴｉＮ層１４２の形成はスパッタ工
程を経ることはない。これにより、パーティクル軽減に
寄与する。さらにＴｉＮ層１４２表面に被覆されたＴｉ
ＯX層１４３はバリア性向上に寄与する。ＴｉＯX層１４
３の形成は、アニール処理工程への移行期間中に大気に
晒され基礎が整えられる。
【００２７】なお、ＴｉＯX層１４３の形成に関する、
ＴｉＮ層１４２表面の大気への晒され方は問わない。搬
送中に晒されても良く、酸化処理工程を別途設けなくて
もよい。あるいは、スパッタ処理とアニール処理が同一
チャンバ内で行われる場合は、Ｎ2ガスのチャージ間に
大気あるいはＯ2を導入する期間を設けてもよい。
【００２８】図６〜図９は、それぞれ図１の構成におけ
る半導体装置の第２の製造方法に係る工程順を示す断面
図である。
【００２９】図６に示すように、Ｓｉ半導体基板上にお
いて、回路素子に関係する拡散層１１が形成され、その
上にＳｉＯ2膜でなる層間絶縁膜１２が形成される。フ
ォトリソグラフィ技術を用いてレジストパターンを形成
後、エッチングすることにより、層間絶縁膜１２上に拡
散層１１に通じるコンタクトホール１３を形成する。な
お、コンタクトホール１３を形成後、レジストを剥離す
る。コンタクトホール１３の径は例えば０．６５〜０．
７μｍとする。
【００３０】次に、図７に示すように、スパッタ装置
（図示せず）を利用したスパッタ工程に移行する。ここ
ではＴｉターゲットを配備したスパッタ装置でＴｉ層１
４１を形成する。Ｔｉ層１４１は、少なくともコンタク
トホール１３底部の拡散層１１上を被覆するよう全面に
形成され、その厚みは５０〜１３０ｎｍ程度（好ましく
は８０ｎｍ程度）とする。
【００３１】次に、Ｔｉ層１４１の表面を３６０〜５０
０℃程度（好ましくは４００℃以上）のＮ2雰囲気中で
窒化させる。これにより、スパッタ工程を経ずにＴｉ層
１４１表面上に３ｎｍ前後の薄いＴｉＮ層１４２が形成
される。ここで、Ti層１４１形成工程から窒化工程の間
は、酸素分圧０を維持する。すなわち、この間は酸素雰
囲気下に置かない。例えば、Ti層１４１形成を行うTiス
パッタ処理室から同一スパッタ処理装置内の別の処理室
に真空を維持した状態にて移動させた後、該処理室にて
窒化を行う。
【００３２】次に、図８に示すように、ランプアニール
処理に移行する。ランプアニールは例えば７００〜８０
０℃程度、３０秒前後のＮ2雰囲気中で行われる急速熱
アニール処理とする。前段のスパッタ装置がランプ加熱
機構を有していれば、そのままランプアニール処理が可
能である。また、ランプアニール装置への移動を伴うも
のでもかまわない。これにより、ＴｉＮ層１４２はさら
に窒化され、焼き固められる。
【００３３】また、同時に、このような熱処理工程を経
ることによって、Ｔｉ層１４１と拡散層１１の接触側に
Ｔｉのシリサイド層（Ｔｉ2Ｓｉ3層）でなるシリサイド
接続部１５を構成することになる。
【００３４】次に、図９に示すように、Ｏ2プラズマ処
理に移行する。この処理は過剰な酸素ラジカル雰囲気に
晒すことによりＴｉＮ層１４２表面上にＴｉＯ2層２４
３を形成するものである。ＴｉＮ層１４２とＴｉＯ2層
２４３の界面にはＴｉＯX層も含まれる。これにより、
ＴｉＮ層１４２表面に数オングストローム（１ｎｍ未
満）の薄いＴｉＯ2層（ＴｉＯX層含む）２４３が形成さ
れる。
【００３５】その後、スパッタ法等により導電部材１６
を全面に形成する。次にフォトリソグラフィ技術により
コンタクトホール１３上を残すように所定の配線パター
ンを形成する。これにより、前記図１に示すような配線
構造を得る。あるいは、スパッタ法等により導電部材１
６を全面に形成した後、エッチバック、ＣＭＰ（Chemic
al Mechanical Polishing ）技術等により、前記図２に
示すような配線プラグが形成される。因みに各図１、図
２におけるＴｉＯX層１４３は、ここではＴｉＯ2層（Ｔ
ｉＯX層含む）２４３の符号に置き換えた構成となる。
【００３６】上記実施形態の方法によっても、真空を低
下させることなくＴｉ層１４１の表面をＮ2雰囲気中で
窒化する工程及びＮ2雰囲気中で行われる急速熱アニー
ル処理を経て低抵抗コンタクトを実現するシリサイド接
続部１５が形成される。
【００３７】また、ＴｉＮ層１４２の形成はスパッタ工
程を経ることはない。これにより、パーティクル軽減に
寄与する。さらにＴｉＮ層１４２表面にＯ2プラズマ処
理によって形成するＴｉＯ2層（ＴｉＯX層含む）２４３
によってもバリア性向上に寄与する。なお、本発明は上
述の実施形態に限定されるものではない。また、導電部
材１６はＳｉと直接接続に適さない部材であり、その顕
著な例としてアルミニウムを挙げたが、他の材料にも適
用できる。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
スパッタ形成したバリアメタルに対し、真空を低下させ
ることなくＮ2雰囲気中で一方表面を窒化する工程、及
びＮ2雰囲気中で行われる急速熱アニール処理を経てＳ
ｉ拡散層との低抵抗コンタクトを実現するシリサイド接
続部が形成される。バリアメタルの窒化層はスパッタ工
程を経ずに形成される。これにより、パーティクル軽減
に寄与する。さらにバリアメタル窒化層表面に被覆され
た極薄い酸化層はバリア性向上に寄与する。この結果、
パーティクル問題軽減と共に低コンタクト抵抗及び高い
バリア性を達成する配線構造を有する半導体装置及びそ
の製造方法を提供することができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態に係る半導体装置の要部
構成を示す断面図である。
【図２】 図１の構成の変形例を示す断面図である。
【図３】 図１の構成における半導体装置の製造方法に
係る要部を工程順に示す第１の断面図である。
【図４】 図１の構成における半導体装置の製造方法に
係る要部を工程順に示す図３に続く第２の断面図であ
る。
【図５】 図１の構成における半導体装置の製造方法に
係る要部を工程順に示す図４に続く第３の断面図であ
る。
【図６】 図１の構成における半導体装置の他の製造方
法に係る要部を工程順に示す第１の断面図である。
【図７】 図１の構成における半導体装置の他の製造方
法に係る要部を工程順に示す図６に続く第２の断面図で
ある。
【図８】 図１の構成における半導体装置の他の製造方
法に係る要部を工程順に示す図７に続く第３の断面図で
ある。
【図９】 図１の構成における半導体装置の他の製造方
法に係る要部を工程順に示す図８に続く第４の断面図で
ある。
【図１０】 従来の半導体装置におけるコンタクト部の
配線の構成を示す断面図である。
【符号の説明】
１１，３１…拡散層 １２，３２…層間絶縁膜 １３，３３…コンタクトホール １４…バリア層 １４１，３４１…Ｔｉ層 １４２，３４２…ＴｉＮ層 １４３…ＴｉＯX層 ２４３…ＴｉＯ2層（ＴｉＯX層含む） １５…シリサイド接続部 １６…導電部材 ３５…ＴｉＯ2層 ３６…アルミニウム層
フロントページの続き Ｆターム(参考） 4M104 AA01 BB25 BB36 BB37 CC01 DD08 DD09 DD12 DD16 DD37 DD63 DD64 DD65 DD75 DD77 DD78 DD80 DD84 DD86 DD88 DD89 FF18 FF22 HH04 HH15 HH20 5F033 HH09 HH18 HH33 HH35 JJ01 JJ09 JJ18 JJ27 JJ33 JJ35 KK01 MM08 MM13 MM15 NN06 NN07 NN32 PP15 QQ08 QQ09 QQ10 QQ14 QQ31 QQ34 QQ37 QQ48 QQ58 QQ65 QQ70 QQ73 QQ76 QQ78 QQ82 QQ89 QQ98 RR04 XX00 XX09 XX28

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 Ｓｉ層と絶縁層と導電部材とを有する半
    導体装置において、前記Ｓｉ層と前記金属層との導通
    は、前記絶縁層に設けたコンタクトホール部に設けた、
    ＴｉとＴｉＮと酸化膜とを介して行う半導体装置。
  2. 【請求項２】 Ｓｉ層と絶縁層と導電部材とを有する半
    導体装置において、前記Ｓｉ層と前記金属層との導通
    は、前記絶縁層に設けたコンタクトホール部に設けたシ
    リサイド層とＴｉとＴｉＮと酸化膜とを介して行う、半
    導体装置。
  3. 【請求項３】 Ｓｉ層と絶縁層と導電部材とを有する半
    導体装置において、前記絶縁膜に、Ｓｉ層を露出させる
    コンタクトホールを形成する工程と、 Ｔｉをスパッタにより被覆する工程と、 前記Ｔｉスパッタ後、真空を低下させることなく前記Ｔ
    ｉ表面を窒素雰囲気中で窒化させ窒化Ｔｉを形成する工
    程と、 前記窒化Ｔｉ表面への酸化層形成を促す大気に晒す期間
    と、 前記導電部材を形成する工程と、を具備し、前記Ｓｉ層
    と前記導電部材とを導通させることを特徴とする半導体
    装置の製造方法。
  4. 【請求項４】 請求項３記載の半導体装置の製造方法に
    おいて、さらに、前記窒化Ｔｉ表面への酸化層形成を促
    す大気に晒す期間後、アニールを行い前記Ｓｉ層と前記
    Ｔｉとの界面にシリサイド層を形成する工程を具備する
    ことを特徴とする半導体装置の製造方法。
  5. 【請求項５】 Ｓｉ層と絶縁層と導電部材とを有する半
    導体装置において、前記絶縁膜に、Ｓｉ層を露出させる
    コンタクトホールを形成する工程と、 Ｔｉをスパッタにより被覆する工程と、 前記Ｔｉスパッタ後、真空を低下させることなく前記Ｔ
    ｉ表面を窒素雰囲気中で窒化させ窒化Ｔｉを形成し、続
    けてアニールを行い前記Ｓｉ層と前記Ｔｉとの界面にシ
    リサイド層を形成する工程と、 前記窒化Ｔｉ表面に酸化層を形成する酸素プラズマ処理
    工程と、 前記導電部材を形成する工程と、を具備することを特徴
    とする半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013038341A (ja) * 2011-08-10 2013-02-21 Toshiba Corp 半導体装置
WO2014115790A1 (ja) * 2013-01-24 2014-07-31 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6833556B2 (en) 2002-08-12 2004-12-21 Acorn Technologies, Inc. Insulated gate field effect transistor having passivated schottky barriers to the channel
US7084423B2 (en) 2002-08-12 2006-08-01 Acorn Technologies, Inc. Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions
JP2008091835A (ja) * 2006-10-05 2008-04-17 Toshiba Corp 半導体装置およびその製造方法
TWI642113B (zh) 2008-08-08 2018-11-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
US7939421B2 (en) * 2009-07-08 2011-05-10 Nanya Technology Corp. Method for fabricating integrated circuit structures
US20110005920A1 (en) * 2009-07-13 2011-01-13 Seagate Technology Llc Low Temperature Deposition of Amorphous Thin Films
DE102010040704A1 (de) * 2010-09-14 2012-03-15 Robert Bosch Gmbh Verfahren zum Aufbauen einer elektrischen Schaltung und elektrische Schaltung
KR101898027B1 (ko) 2011-11-23 2018-09-12 아콘 테크놀로지스 인코포레이티드 계면 원자 단일층의 삽입에 의한 ⅳ족 반도체에 대한 금속 접점의 개선
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9620611B1 (en) 2016-06-17 2017-04-11 Acorn Technology, Inc. MIS contact structure with metal oxide conductor
US10170627B2 (en) 2016-11-18 2019-01-01 Acorn Technologies, Inc. Nanowire transistor with source and drain induced by electrical contacts with negative schottky barrier height

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960010056B1 (ko) * 1992-12-10 1996-07-25 삼성전자 주식회사 반도체장치 및 그 제조 방법
US5975912A (en) * 1994-06-03 1999-11-02 Materials Research Corporation Low temperature plasma-enhanced formation of integrated circuits
US6537621B1 (en) * 1996-10-01 2003-03-25 Tokyo Electron Limited Method of forming a titanium film and a barrier film on a surface of a substrate through lamination
KR19990003495A (ko) * 1997-06-25 1999-01-15 김영환 반도체 소자의 베리어 금속층 형성방법
US6054768A (en) * 1997-10-02 2000-04-25 Micron Technology, Inc. Metal fill by treatment of mobility layers
JP2000306997A (ja) * 1999-04-20 2000-11-02 Nec Corp バリアメタル層を有する半導体装置及びその製造方法
US6265305B1 (en) * 1999-10-01 2001-07-24 United Microelectronics Corp. Method of preventing corrosion of a titanium layer in a semiconductor wafer

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013038341A (ja) * 2011-08-10 2013-02-21 Toshiba Corp 半導体装置
WO2014115790A1 (ja) * 2013-01-24 2014-07-31 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法

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