KR100674958B1 - 자기 정렬된 콘트롤 게이트를 갖는 스플릿 타입 플래쉬 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
콘트롤 게이트와 저장 노드(플로팅 게이트)간의 필드 강화 특성을 유지하면서도, 셀 사이즈를 감소시킬 수 있는 플래쉬 메모리 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 플래쉬 메모리 소자는, 한 쌍의 드레인 영역 및 상기 드레인 영역 사이에 형성되는 소오스 영역을 구비하는 반도체 기판, 상기 소오스 영역과 드레인 영역 사이의 반도체 기판 각각에 형성되는 한쌍의 스페이서 형태의 콘트롤 게이트, 및 상기 콘트롤 게이트와 상기 반도체 기판 사이의 소정 부분에 각각 개재되는 저장 노드를 구비한다. 이때, 상기 콘트롤 게이트의 저면은 반도체 기판과 오버랩되는 제 1 영역 및 상기 저장 노드와 오버랩되는 제 2 영역으로 구분되고, 상기 한 쌍의 스페이서 형태의 콘트롤 게이트는 상기 소오스 영역을 중심으로 대칭을 이룬다.
스플릿 게이트, 자기 정렬, 콘트롤 게이트, 스페이서
Description
도 1은 일반적인 스플릿 타입 플래쉬 메모리 소자의 단면도이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 4a 내지 도 4e는 본 발명의 또 다른 실시예에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
본 발명은 플래쉬 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 자기 정렬된 콘트롤 게이트를 갖는 스플릿 타입 플래쉬 메모리 소자 및 그 제조방법
비휘발성 반도체 소자는 전기적으로 데이터의 소거와 저장이 가능하고, 전원 을 공급하지 않아도 데이터 보존이 가능하다는 특징을 갖는다. 이에 따라, 현재 다양한 분야에 적용되고 있다.
이러한 비휘발성 메모리 소자 중 스플릿 게이트 플래쉬 메모리 소자는 플로팅(floating) 게이트(혹은, 저장 노드)와 콘트롤(control) 게이트가 분리된 구조를 갖는다. 플로팅 게이트는 외부와 전기적으로 고립된 구조를 가지며, 플로팅 게이트로의 전자 주입(쓰기) 및 소거(지우기)에 따라, 메모리 셀의 전류가 변하는 성질을 이용하여 정보를 저장한다. 예컨대, 플로팅 게이트로의 전자 주입은 채널의 열전자(hot electron)를 이용한 HEI(hot electron injection) 방식으로 이루어지고, 소거는 플로팅 게이트와 콘트롤 게이트 사이의 게이트간 절연막을 통한 F-N 터널링(Fowler-nordheim tunneling) 방식이 이용된다.
종래의 스플릿 타입 플래쉬 메모리 소자는 도 1에 도시된 바와 같이, 소오스 영역(25a) 및 드레인 영역(25b) 사이에 위치된 플로팅 게이트(15) 및 콘트롤 게이트(20)를 포함한다. 콘트롤 게이트(20)는 플로팅 게이트(15)와 함께 반도체 기판(10) 즉, 소오스 및 드레인 영역(25a,25b) 사이의 채널 영역을 공유하며, 플로팅 게이트(15)의 측벽 및 상부면의 일부를 감싸도록 형성된다.
상기와 같이 콘트롤 게이트(20)를 형성함에 따라, 플로팅 게이트(15)와 콘트롤 게이트(20) 사이의 전계가 보다 강하게 형성되고, 소오스 드레인 영역(25a,25b)간의 펀치스루(punch through) 문제를 해결할 수 있다는 장점을 갖는다. 이와같은 스플릿 게이트 플래쉬 메모리 소자는 미합중국 특허 5,067,108호에 개시되어 있다.
그러나, 이와같은 스플릿 게이트 플래쉬 메모리 소자는 콘트롤 게이트(20)가 개별적인 패터닝 공정에 의해 형성됨에 따라, 칩(chip)별, 로트(lot)별 또는 웨이퍼(wafer)별로 콘트롤 게이트(20)와 채널 영역의 오버랩(overlap) 면적이 일정하지 않다. 이로 인해, 칩(chip)별, 로트(lot)별 또는 웨이퍼(wafer)별 셀 임계 전압 및 소자 특성도 상이해지는 문제점이 있다.
더욱이, 상기한 스플릿 게이트 플래쉬 메모리 소자는 콘트롤 게이트(20) 및 플로팅 게이트(15)가 채널 영역을 공유하도록 동일 평면상에 형성됨에 따라, 적층형 플래쉬 메모리 소자에 비해 셀 사이즈가 50% 가량 증대된다. 이로 인해, 적층형 플래쉬 메모리 소자만큼 스케일링(scaling)하기 어렵다는 문제점 또한 상존한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 콘트롤 게이트와 저장 노드(플로팅 게이트)간의 필드 강화 특성을 유지하면서도, 셀 사이즈를 감소시킬 수 있는 플래쉬 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적 과제는 셀 사이즈를 감소시킴과 동시에 콘트롤 게이트 및 저장 노드(플로팅 게이트)와 채널 영역의 오버랩 길이를 균일하게 형성할 수 있는 플래쉬 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기한 플래쉬 메모리 소자의 제조방법을 제공하는 것이다.
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다. 본원에서 개시된 발명중, 대표적 특징 의 개요를 간단하게 설명하면 다음과 같다.
우선, 본 발명의 플래쉬 메모리 소자는, 일정 거리 이격된 소오스 및 드레인 영역을 갖는 반도체 기판, 상기 반도체 기판의 소오스 및 드레인 영역 사이에 형성되는 스페이서 형태의 콘트롤 게이트, 및 상기 콘트롤 게이트와 반도체 기판 사이의 소정 영역에 형성되는 저장 노드를 구비한다.
또한, 본 발명의 다른 실시예에 따른 플래쉬 메모리 소자는, 한 쌍의 드레인 영역 및 상기 드레인 영역 사이에 형성되는 소오스 영역을 구비하는 반도체 기판, 상기 소오스 영역과 드레인 영역 사이의 반도체 기판 각각에 형성되는 한쌍의 스페이서 형태의 콘트롤 게이트, 및 상기 콘트롤 게이트와 상기 반도체 기판 사이의 소정 부분에 각각 개재되는 저장 노드를 구비한다. 이때, 상기 콘트롤 게이트의 저면은 반도체 기판과 오버랩되는 제 1 영역 및 상기 저장 노드와 오버랩되는 제 2 영역으로 구분되고, 상기 한쌍의 스페이서 형태의 콘트롤 게이트는 상기 소오스 영역을 중심으로 대칭을 이룬다.
상기 저장 노드와 상기 콘트롤 게이트 사이 및 상기 저장 노드와 상기 반도체 기판 사이 각각에 절연막이 더 개재되어 있으며, 상기 콘트롤 게이트의 제 1 영역과 상기 반도체 기판 사이에도 절연막이 더 개재되어 있다.
상기 콘트롤 게이트는, 상기 저장 노드 상부에 위치하는 제 1 도전 스페이서, 및 상기 제 1 스페이서의 일측벽에 위치하는 제 2 도전 스페이서를 포함할 수 있고, 상기 제 1 도전 스페이서와 제 2 도전 스페이서 사이에 절연막이 개재될 수 있다. 상기와 같은 구조의 콘트롤 게이트를 갖는 경우, 상기 제 1 도전 스페이서와 제 2 도전 스페이서가 연결되도록 실리사이드막이 더 형성되어야 한다.
한편, 상기 콘트롤 게이트는,상기 저장 노드 상부에 위치하는 제 1 도전 스페이서, 및 상기 제 1 도전 스페이서 양측벽에 위치하는 제 2 도전 스페이서를 포함할 수 있다. 상기 제 1 도전 스페이서 및 그 양측의 제 2 도전 스페이서 사이 역시 절연막이 각각 개재되어 있다. 이러한 경우 역시, 제 1 도전 스페이서와 제 2 도전 스페이서들을 모두 연결하기 위해 실리사이드막이 더 형성되어야 한다.
상기 저장 노드는 상기 소오스, 드레인 영역 중 상기 소오스 영역과 더 인접하게 배치된다.
본 발명의 다른 견지에 따른 플래쉬 메모리 소자의 제조방법은 다음과 같다. 먼저, 반도체 기판상에 저장 노드를 형성한다음, 상기 저장 노드내에 소정 높이의 더미층을 형성한다. 상기 더미층 양측벽에 상기 저장 노드의 측부 및 상면을 감싸도록 스페이서 형태의 콘트롤 게이트를 형성한다.
본 발명의 다른 실시예에 따르면, 반도체 기판상에 터널 산화막, 저장 노드층, 제 1 게이트 절연막 및 다마신 몰딩층을 순차적으로 적층한다. 다음, 상기 다마신 몰딩층, 제 1 게이트 절연막, 저장 노드층 및 터널 산화막의 소정 부분을 관통하도록 다마신 방식으로 더미층을 형성한다. 상기 더미층 측벽에 더미 스페이서를 형성하고, 상기 더미 스페이서를 이용하여 상기 제 1 게이트 절연막, 저장 노드 및 터널 산화막을 식각하여, 단위 저장 노드를 한정한다. 그후, 상기 더미 스페이서를 제거한다음, 상기 반도체 기판 결과물 상부에 제 2 게이트 절연막을 형성하고, 상기 더미층 및 저장 노드 측벽에 도전 스페이서를 형성하여 콘트롤 게이트를 형성한다음, 상기 더미층을 제거한다. 그후, 상기 노출된 반도체 기판에 저농도 불순물 및 포켓 불순물을 주입한다음, 상기 제 2 도전 스페이서 양측에 절연 스페이서를 형성하고, 상기 절연 스페이서 외측의 반도체 기판에 고농도 불순물을 주입하여 소오스, 드레인 영역을 형성한다.
또한, 본 발명의 다른 실시예에 따르면, 반도체 기판상에 터널 산화막, 저장 노드층, 제 1 게이트 절연막 및 다마신 몰딩층을 순차적으로 적층한다. 상기 다마신 몰딩층, 제 1 게이트 절연막, 저장 노드층 및 터널 산화막의 소정 부분을 관통하도록 다마신 방식으로 더미층을 형성한다음, 상기 더미층 측벽에 제 1 도전 스페이서를 형성한다. 상기 제 1 도전 스페이서를 이용하여 상기 제 1 게이트 절연막, 저장 노드 및 터널 산화막을 식각하여, 단위 저장 노드를 한정한다. 그후, 상기 반도체 기판 결과물 상부에 제 2 게이트 절연막을 형성하고, 상기 제 1 도전 스페이서 및 저장 노드 측벽에 제 2 도전 스페이서를 형성하여, 제 1 및 제 2 도전 스페이서로 이루어진 콘트롤 게이트를 형성한다음, 상기 더미층을 제거한다. 상기 노출된 반도체 기판에 저농도 불순물 및 포켓 불순물을 주입한다음, 상기 제 2 도전 스페이서 양측에 절연 스페이서를 형성한다. 그후, 상기 절연 스페이서 외측의 반도체 기판에 고농도 불순물을 주입하여 소오스, 드레인 영역을 형성하고, 상기 제 1 및 제 2 도전 스페이서가 전기적으로 연결되도록 제 1 실리사이드막을 형성하고, 동시에 상기 소오스, 드레인 영역 상부에 제 2 실리사이드막을 형성한다.
또한, 본 발명의 또 다른 실시예에 따르면, 반도체 기판상에 터널 산화막, 저장 노드층, 제 1 게이트 절연막 및 다마신 몰딩층을 순차적으로 적층한다음, 상 기 다마신 몰딩층, 제 1 게이트 절연막, 저장 노드층 및 터널 산화막의 소정 부분을 관통하도록 다마신 방식으로 더미층을 형성한다음, 상기 더미층 측벽에 제 1 도전 스페이서를 형성한다. 상기 제 1 도전 스페이서를 이용하여 상기 제 1 게이트 절연막, 저장 노드 및 터널 산화막을 식각하여, 단위 저장 노드를 한정한다음, 상기 더미층을 제거한다. 그후, 상기 반도체 기판 결과물 상부에 제 2 게이트 절연막을 형성하고, 상기 제 1 도전 스페이서 및 저장 노드 양 측벽에 제 2 도전 스페이서를 각각 형성하여, 제 1 및 제 2 도전 스페이서로 이루어진 콘트롤 게이트를 형성한 후, 상기 더미층을 제거한다. 상기 노출된 반도체 기판에 저농도 불순물을 주입하고, 상기 도전 스페이서 양측에 절연 스페이서를 형성한다음, 상기 절연 스페이서 외측의 반도체 기판에 고농도 불순물을 주입하여 소오스, 드레인 영역을 형성한다. 그후, 상기 제 1 및 제 2 도전 스페이서가 전기적으로 연결되도록 제 1 실리사이드막을 형성하고, 동시에 상기 소오스, 드레인 영역 상부에 제 2 실리사이드막을 형성한다.
(실시예)
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도 면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 플래쉬 메모리 소자의 제조방법을 각 공정별로 나타낸 단면도이다.
도 2a를 참조하여, 반도체 기판(100) 상부에 터널 산화막(105), 저장 노드(110) 및 제 1 게이트 절연막(115)을 순차적으로 증착한다. 상기 반도체 기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon on insulator)기판일 수 있으며, 터널 산화막(105) 및 제 1 게이트 절연막(115)은 실리콘 산화막일 수 있다. 또한, 저장 노드(110)는 전하를 저장할 수 있는 플로팅 게이트 역할을 하는 층으로서, 예를 들어 실리콘 질화막, 폴리실리콘막, 실리콘 도트(dot), 실리콘 저머늄(SiGe) 또는 나노 크리스탈(nano crystal) 물질이 이용될 수 있다. 제 1 게이트 절연막(115) 상부에 다마신 몰딩층(damascene molding layer: 120)을 증착한다. 그후, 다마신 몰딩층(120), 제 1 게이트 절연막(115), 저장 노드(110) 및 터널 산화막(105)의 소정 부분을 식각하여 홀(도시되지 않음)을 형성한다. 다마신 몰딩층(120) 상부에 상기 홀이 충진되도록 더미층(125)을 증착한다음, 상기 더미층(125)을 상기 다마신 몰딩층(120) 표면이 노출되도록 화학적 기계적 연마 또는 에치백 등과 같은 평탄화 공정을 이용하여 상기 홀 내에 매립시킨다. 이때, 다마신 몰딩층(120) 및 더미층(125)은 식각 선택비가 상이한 물질임이 바람직하며, 상기 더미층(125)은 습식 식각에 의해 선택적으로 제거가 용이한 막임이 바람직하다. 본 실시예에서 다마신 몰딩층(120)으로는 실리콘 질화막 물질을 사용하고, 더미층(125)으로는 실리콘 산화막 물질을 사용할 수 있다.
그후, 도 2b에 도시된 바와 같이, 다마신 몰딩층(120)을 선택적으로 제거한다음, 제 1 게이트 절연막(115) 및 더미층(125) 상부에 도전층(130)을 소정 두께로 증착한다.
도 2c를 참조하여, 상기 도전층(130)을 상기 몰딩층(125) 상면이 노출되도록 비등방성 식각하여, 상기 패턴 형태의 더미층(125) 양측벽에 제 1 도전 스페이서(132)를 형성한다. 다음, 제 1 도전 스페이서(132)를 마스크로 이용하여, 게이트 산화막(115), 저장 노드(110) 및 터널 산화막(105)을 식각하여, 저장 노드(110)를 단위 비트 단위로 분리시킨다.
그후, 도 2d에 도시된 바와 같이, 상기 제 1 도전 스페이서(132)를 공지의 방식으로 제거한 다음, 반도체 기판(100) 결과물 상부에 제 2 게이트 절연막(135)을 증착한다. 제 2 게이트 절연막(135)은 제 1 게이트 절연막(115)과 동일한 물질일 수 있다.
도 2e에 도시된 바와 같이, 제 2 게이트 산화막(135) 및 더미층(125) 상부에 게이트용 도전층을 증착한다. 게이트용 도전층은 예컨대 도핑된 폴리실리콘막 또는 전이 금속 실리사이드막이 이용될 수 있다. 다음, 게이트용 도전층을 상기 더미층(125) 표면이 노출되도록 비등방성 식각하여, 제 2 게이트 산화막(135)이 피복된 더미층(125) 측벽에 제 2 도전 스페이서(140)를 형성한다. 본 실시예에서 제 2 도전 스페이서(140)는 콘트롤 게이트로서 동작되며, 상기 제 2 도전 스페이서(140)는 패턴 형태의 더미층(125) 양측벽에 스페이서 식각 방식으로 형성됨에 따라, 별도의 포토리소그라피 공정없이 자기 정렬적으로 형성된다. 그후, 상기 더미층(125)을 제 거한다. 이때, 더미층(125)은 습식 식각 방식에 의해 선택적으로 제거할 수 있다.
도 2f를 참조하여, 제 2 도전 스페이서(140) 양측의 반도체 기판(100)에 상기 반도체 기판(100)과 반대 타입의 저농도 불순물 및 포켓 불순물을 주입한다. 이어서, 제 2 도전 스페이서(140)의 양측벽에 공지의 방식으로 절연 스페이서(145)를 형성한다음, 노출된 반도체 기판(100)에 고농도 불순물을 주입하여, 저농도 불순물 영역(144), 포켓 불순물 영역(도시되지 않음) 및 고농도 불순물 영역(147)으로 구성된 소오스, 드레인 영역(150a,150b)을 형성한다.
그후, 도 2g에 도시된 바와 같이, 반도체 기판(100) 결과물 상부에 전이 금속막(도시되지 않음)을 증착한다음, 상기 전이 금속막을 열처리하여, 스페이서 게이트(140) 및 소오스, 드레인 영역(150a,150b) 상부에 오믹 콘택 역할을 하는 실리사이드막(155)을 형성한다. 상기 실리사이드막(155)은 선택적으로(optional) 진행할 수 있다.
본 실시예에 의하면, 콘트롤 게이트인 제 2 도전 스페이서(140)를 다마신 방식으로 형성된 더미층(125)의 양측벽에 스페이서 식각에 의해 자기 정렬 방식으로 형성한다. 이에따라, 콘트롤 게이트(140)와 채널 영역의 오버랩 면적이 칩별, 로트별 및 웨이퍼별로 균일해진다.
더욱이, 스페이서 형태의 콘트롤 게이트(140)는 일반적인 스플릿 게이트 구조와 마찬가지로 저장 노드(110, 플로팅 게이트)의 상부 및 일측벽을 감싸도록 형성됨에 따라, 전계 강화 특성 및 소오스측의 저장 노드에 전하를 주입하는 SSI(source side injection) 특성을 유지할 수 있다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다. 본 실시예는 상기 일 실시예를 일부 개량한 구조로서, 상기 일 실시예의 도 2c의 공정까지는 동일하며 그 이후의 공정만이 상이하다. 이에, 중복 설명을 배제하기 위하여, 도 2c 공정 이후의 공정에 대하여만 설명하도록 한다.
본 실시예는 일 실시예에서 제거되었던 제 1 도전 스페이서(132)를 콘트롤 게이트로 이용하는 기술에 관한 것이다. 이에 대해 보다 구체적으로 설명하면, 도 3a를 참조하여, 제 1 도전 스페이서(132)가 형성된 반도체 기판(100) 결과물 상부에 제 2 게이트 절연막(135) 및 게이트용 도전층을 증착한다. 제 1 도전 스페이서(132) 및 게이트 전극용 도전층은 예컨대, 도핑된 폴리실리콘막, 전이 금속 실리사이드막 또는 전이 금속막이 이용될 수 있다. 다음, 게이트용 도전층 및 제 2 게이트 절연막(135)을 상기 더미층(125)이 노출되도록 비등방성 식각하여, 상기 도전 스페이서(132)의 측벽에 제 2 도전 스페이서(141)를 형성한다.
다음, 도 3b를 참조하여, 상기 더미층(125)을 공지의 방식으로 제거한다. 다음, 제 1 및 제 2 도전 스페이서(132,141) 외측의 반도체 기판(100)에 저농도 불순물 및 포켓용 불순물을 이온 주입한다. 다음, 도전 스페이서(132) 및 스페이서 게이트(141) 측벽에 공지의 방식으로 절연 스페이서(145)를 형성한다. 이어서, 노출된 반도체 기판(100)에 고농도 불순물을 주입하여, 저농도 불순물 영역(144), 포켓 불순물 영역(도시되지 않음) 및 고농도 불순물 영역(147)으로 구성된 소오스, 드레 인 영역(150a,150b)을 형성한다.
그후, 상기 제 1 및 제 2 도전 스페이서(132,141)가 하나의 콘트롤 게이트로 동작시키기 위하여, 반도체 기판(100) 결과물 상부에 전이 금속막(도시되지 않음)을 증착한다. 다음, 상기 전이 금속막을 열처리하여, 도 3c에 도시된 바와 같이, 제 1 및 제 2 도전 스페이서(132,141)를 연결하는 제 1 전이 금속 실리사이드막(155a) 및 소오스, 드레인 영역(150a,150b)상에 각각 형성되는 제 2 전이 금속 실리사이드막(155b)을 형성하고, 잔류하는 전이 금속막을 제거한다. 이때, 상기 제 1 도전 스페이서(132)와 제 2 도전 스페이서(141)사이에 게이트 절연막(135)이 개재되어 있다 하더라도, 게이트 절연막(135)의 두께가 충분히 얇고, 상기 제 1 및 제 2 도전 스페이서(132,141)가 상기 제 1 전이 금속 실리사이드막(155a)에 의해 전기적으로 도통되므로 전기적으로 문제가 되지 않는다.
도 4a 내지 도 4e는 본 발명의 또 다른 실시예를 설명하기 위한 각 공정별 단면도이다. 본 실시예 역시 상기 일 실시예의 도 2c 공정까지는 동일하므로, 그 이후의 공정에 대하여만 설명하도록 한다.
도 4a를 참조하여, 제 1 도전 스페이서(132)를 마스크로 이용하여 단위 비트별로 저장 노드(110)를 한정한다. 그후, 노출된 반도체 기판(100), 즉, 드레인 예정 영역 및 채널 예정 영역 일부에, 이후 형성될 소오스, 드레인 영역과는 반대 타입의 불순물을 주입하여 카운터(counter) 도핑층(133)을 형성한다. 카운터 도핑층(133)은 드레인 영역에서 드레인용 불순물이 측면 확산됨을 방지하고, 소오스 영역 에서는 측면 확산을 유도하는 역할을 한다. 이러한 카운터 도핑층(133)은 전하를 소오스 영역측 저장 노드(110)로 주입시키는 역할을 한다. 카운터 도핑층(133)은 본 실시 뿐만 아니라, 상술한 실시예에서도 도 2c 단계 이후에 선택적으로 적용할 수 있음은 물론이다.
다음, 도 4b를 참조하여, 패턴 형태의 더미층(125)을 제거한다. 그리고 나서, 결과물 표면에 제 2 게이트 절연막(135)을 증착한다.
도 4c에 도시된 바와 같이, 제 2 게이트 절연막(135) 상부에 게이트용 도전층을 증착한다. 다음 상기 게이트용 도전층 및 상기 제 2 게이트 절연막(135)을 상기 제 1 도전 스페이서(132) 상면이 노출되도록 비등방성 식각하여, 상기 제 1 도전 스페이서(132) 양측벽에 제 2 도전 스페이서(142)를 형성한다. 그후, 스페이서 게이트(142) 외측의 노출된 반도체 기판(100)에 저농도 불순물을 주입하여, 저농도 불순물 영역(144)을 형성한다. 이때, 상기 소오스 영역을 구성하는 저농도 불순물 영역(144)은 상기 저장 노드(110)와 오버랩되도록 형성됨이 바람직하다.
도 4d를 참조하면, 저농도 불순물 영역(144)이 형성된 반도체 기판(100) 결과물 상부에 절연막을 증착하고, 상기 절연막을 비등방성 식각하여, 상기 제 2 도전 스페이서(142) 측벽에 절연 스페이서(145)를 형성한다. 이어서, 노출된 반도체 기판(100)에 고농도 불순물을 주입하여, 고농도 불순물 영역(147)을 형성하고, 소오스, 드레인 영역(150a,150b)을 한정한다.
그 다음, 제 1 도전 스페이서(132)와 그 양측에 위치하는 제 2 도전 스페이서(142)를 전기적으로 연결하여 하나의 콘트롤 게이트가 되도록 반도체 기판(100) 결과물 상부에 전이 금속막(도시되지 않음)을 증착한다. 그후, 상기 전이 금속막을 열처리하여, 도 4e에 도시된 바와 같이, 제 1 및 제 2 도전 스페이서(132,142)를 연결하는 제 1 전이 금속 실리사이드막(155a) 및 소오스, 드레인 영역(150a,150b)상에 형성되는 제 2 전이 금속 실리사이드막(155b)을 형성하고, 잔류하는 전이 금속막을 제거한다.
이와같은 본 실시예의 콘트롤 게이트는 저장 노드의 상부 및 양 측부를 모두 감싸도록 형성됨에 따라 필드 강화 특성이 보다 우수하다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 다마신 방식에 의해 패턴 형태의 더미층을 형성하고, 상기 더미층을 기준으로 양측에 스페이서 식각 방식으로 콘트롤 게이트를 형성한다. 이에 따라, 콘트롤 게이트를 자기 정렬 방식으로 형성할 수 있어, 칩별, 로트별, 웨이퍼별로 균일한 채널 오버랩 면적을 얻을 수 있다.
또한, 본 실시예의 콘트롤 게이트는 일반적인 스플릿 게이트 구조와 마찬가지로 저장 노드의 상부 및 일측벽을 감싸도록 형성됨에 따라, 전계 강화 특성 및 소오스측의 저장 노드에 전하를 주입하는 SSI 특성을 유지할 수 있다.
아울러, 본 실시예의 콘트롤 게이트는 상기 더미층에 의해 저장 노드가 한정되고, 저장 노드 상면 및 측벽에 스페이서 형태로 콘트롤 게이트가 형성됨에 따라, 종래의 스플릿 게이트 구조에 비해 셀 사이즈를 줄일 수 있어, 스케일링이 유리하다.
또한, 본 발명의 저장 노드는 도전 스페이서의 두께에 의해 그 사이즈가 조절되므로, 스케일링 특성이 우수한 장점을 가지며, 본 실시예의 플래쉬 메모리 소자는 2개의 게이트가 1개의 소오스를 공유하도록 형성됨에 따라, 집적도를 높일 수 있고, 노어(NOR) 플래쉬 메모리 소자에도 이용가능하다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
Claims (39)
- 일정 거리로 이격된 소오스 및 드레인 영역을 갖는 반도체 기판;상기 반도체 기판의 소오스 및 드레인 영역 사이에 형성되는 스페이서 형태의 콘트롤 게이트; 및상기 콘트롤 게이트와 반도체 기판 사이에 개재되는 저장 노드를 구비하고,상기 콘트롤 게이트는 상기 저장 노드 상부에 위치하는 제1 도전 스페이서와 상기 제1 도전 스페이서 일측벽에 위치하는 제2 도전 스페이서로 분리되는 플래쉬 메모리 소자.
- 제 1 항에 있어서,상기 제2 도전 스페이서와 상기 반도체 기판 사이에 절연막이 개재되어 있는 것을 특징으로 하는 플래쉬 메모리 소자.
- 제 1 항에 있어서, 상기 저장 노드와 상기 콘트롤 게이트 사이 및 상기 저장 노드와 상기 반도체 기판 사이 각각에 절연막이 더 개재되어 있는 것을 특징으로 하는 플래쉬 메모리 소자.
- 삭제
- 제 1 항에 있어서, 상기 콘트롤 게이트 상부 및 상기 소오스, 드레인 영역 상부에 실리사이드막이 더 형성되어 있는 것을 특징으로 하는 플래쉬 메모리 소자.
- 삭제
- 제1 항에 있어서,상기 제 1 도전 스페이서와 제 2 도전 스페이서는 절연막을 통해서 분리되는 것을 특징으로 하는 플래쉬 메모리 소자.
- 제1 항에 있어서,상기 콘트롤 게이트 상부에, 상기 제 1 도전 스페이서와 제 2 도전 스페이서를 연결하는 실리사이드막이 더 형성되는 것을 특징으로 하는 플래쉬 메모리 소자.
- 제 1 항에 있어서,상기 제2 도전 스페이서는 상기 제1 도전 스페이서 양측벽에 위치하는 것을 특징으로 하는 플래쉬 메모리 소자.
- 제 9 항에 있어서,상기 제 1 도전 스페이서 및 그 양측의 제 2 도전 스페이서는 절연막을 통해 분리되는 것을 특징으로 하는 플래쉬 메모리 소자.
- 제9 항에 있어서, 상기 콘트롤 게이트 상부에, 상기 제 1 도전 스페이서와 제 2 도전 스페이서들을 모두 연결하는 실리사이드막이 더 형성되는 것을 특징으로 하는 플래쉬 메모리 소자.
- 제 1 항에 있어서, 상기 저장 노드는 상기 소오스, 드레인 영역 중 상기 소오스 영역과 더 인접하게 배치되는 것을 특징으로 하는 플래쉬 메모리 소자.
- 제 1 항에 있어서, 상기 저장 노드는 실리콘 질화막, 폴리실리콘막, 실리콘 도트(dot), 실리콘 저머늄(SiGe) 및 나노 크리스탈(nano crystal) 물질 중 선택되는 하나로 형성되는 것을 특징으로 하는 플래쉬 메모리 소자.
- 한 쌍의 드레인 영역 및 상기 드레인 영역 사이에 형성되는 소오스 영역을 구비하는 반도체 기판;상기 소오스 영역과 드레인 영역 사이의 반도체 기판 각각에 형성되는 한 쌍의 스페이서 형태의 콘트롤 게이트; 및상기 콘트롤 게이트와 상기 반도체 기판 사이의 소정 부분에 각각 개재되는 저장 노드를 구비하며,상기 콘트롤 게이트는 상기 저장 노드 상부에 위치하는 제1 도전 스페이서와 상기 제1 도전 스페이서 일측벽에 위치하는 제2 도전 스페이서로 분리되고,상기 한 쌍의 스페이서 형태의 콘트롤 게이트는 상기 소오스 영역을 중심으로 대칭을 이루는 것을 특징으로 하는 플래쉬 메모리 소자.
- 제 14 항에 있어서, 상기 저장 노드와 상기 콘트롤 게이트 사이 및 상기 저장 노드와 상기 반도체 기판 사이 각각에 절연막이 더 개재되어 있는 것을 특징으로 하는 플래쉬 메모리 소자.
- 제 14 항에 있어서, 상기 제2 도전 스페이서와 상기 반도체 기판 사이에 절연막이 더 개재되어 있는 것을 특징으로 하는 플래쉬 메모리 소자.
- 제 14 항에 있어서, 상기 콘트롤 게이트 상부 및 상기 소오스, 드레인 영역 상부에 실리사이드막이 더 형성되어 있는 것을 특징으로 하는 플래쉬 메모리 소자.
- 삭제
- 제14 항에 있어서, 상기 제 1 도전 스페이서와 제2 도전 스페이서는 절연막을 통해서 분리되는 것을 특징으로 하는 플래쉬 메모리 소자.
- 제14 항에 있어서, 상기 콘트롤 게이트 상부에 상기 제 1 도전 스페이서와 제 2 도전 스페이서를 연결하는 실리사이드막이 더 형성되는 것을 특징으로 하는 플래쉬 메모리 소자.
- 제14 항에 있어서,상기 제2 도전 스페이서는 상기 제1 도전 스페이서 양측벽에 위치하는 것을 특징으로 하는 플래쉬 메모리 소자.
- 제 21 항에 있어서, 상기 제 1 도전 스페이서 및 그 양측의 제 2 도전 스페이서는 절연막을 통해 분리되는 것을 특징으로 하는 플래쉬 메모리 소자.
- 제 21 항에 있어서, 상기 콘트롤 게이트 상부에, 상기 제 1 도전 스페이서와 제 2 도전 스페이서들을 모두 연결하는 실리사이드막이 더 형성되는 것을 특징으로 하는 플래쉬 메모리 소자.
- 제 14 항에 있어서, 상기 저장 노드는 상기 소오스, 드레인 영역 중 상기 소오스 영역과 더 인접하게 배치되는 것을 특징으로 하는 플래쉬 메모리 소자.
- 반도체 기판상에 저장 노드를 형성하는 단계;상기 저장 노드 상부에 더미층을 형성하는 단계; 및상기 더미층 양측벽에 상기 저장 노드의 측부 및 상면을 감싸도록 스페이서 형태의 콘트롤 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 25 항에 있어서, 상기 저장 노드를 형성하는 단계 이전 및 이후에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 25 항에 있어서, 상기 저장 노드를 형성하는 단계와, 상기 더미층을 형성 하는 단계는,상기 반도체 터널 산화막, 저장 노드 및 게이트 절연막을 순차적으로 적층하는 단계;상기 게이트 절연막 상부에 다마신 몰딩층을 형성하는 단계;상기 다마신 몰딩층, 게이트 절연막, 저장 노드 및 터널 산화막의 소정 부분을 관통하도록 다마신 방식에 의해 패턴 형태의 더미층을 형성하는 단계;상기 다마신 몰딩층을 제거하는 단계;상기 더미층 양측벽에 더미 스페이서를 형성하는 단계; 및상기 더미 스페이서를 마스크로 하여 상기 게이트 절연막, 저장 노드 및 터널 산화막을 패터닝하는 단계; 및상기 더미 스페이서를 제거하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 27 항에 있어서, 상기 콘트롤 게이트를 형성하는 단계는, 상기 더미층 측벽 및 상기 반도체 기판 표면에 게이트 절연막을 형성하는 단계;상기 게이트 절연막이 피복된 더미층 측벽에 도전물로 스페이서를 형성하는 단계; 및상기 더미층을 제거하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 25 항에 있어서, 상기 저장 노드를 형성하는 단계와, 상기 더미층을 형성 하는 단계는,상기 반도체 터널 산화막, 저장 노드 및 게이트 절연막을 순차적으로 적층하는 단계;상기 게이트 절연막 상부에 다마신 몰딩층을 형성하는 단계;상기 다마신 몰딩층, 게이트 절연막, 저장 노드 및 터널 산화막의 소정 부분을 관통하도록 다마신 방식에 의해 패턴 형태의 더미층을 형성하는 단계;상기 다마신 몰딩층을 제거하는 단계;상기 더미층 양측벽에 제 1 도전 스페이서를 형성하는 단계; 및상기 제 1 도전 스페이서를 마스크로 하여, 상기 게이트 절연막, 저장 노드 및 터널 산화막을 패터닝하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 29 항에 있어서, 상기 콘트롤 게이트를 형성하는 단계는,상기 제 1 도전 스페이서의 측벽, 상기 저장 노드 측벽 및 반도체 기판 표면에 게이트 절연막을 형성하는 단계;상기 게이트 절연막이 피복된 제 1 도전 스페이서의 일측벽에 제 2 도전 스페이서를 형성하는 단계; 및상기 더미층을 제거하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 30 항에 있어서, 상기 콘트롤 게이트를 형성하는 단계 이후에, 상기 제 1 도전 스페이서 및 상기 제 2 도전 스페이서를 전기적으로 연결하기 위한 실리사이 드막을 형성하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 25 항에 있어서, 상기 저장 노드를 형성하는 단계와, 상기 더미층을 형성하는 단계는,상기 반도체 터널 산화막, 저장 노드 및 게이트 절연막을 순차적으로 적층하는 단계;상기 게이트 절연막 상부에 다마신 몰딩층을 형성하는 단계;상기 다마신 몰딩층, 게이트 절연막, 저장 노드 및 터널 산화막의 소정 부분을 관통하도록 다마신 방식에 의해 패턴 형태의 더미층을 형성하는 단계;상기 다마신 몰딩층을 제거하는 단계;상기 더미층 양측벽에 제 1 도전 스페이서를 형성하는 단계;상기 제 1 도전 스페이서를 마스크로 하여, 상기 게이트 절연막, 저장 노드 및 터널 산화막을 패터닝하는 단계;상기 더미층을 제거하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 32 항에 있어서, 상기 콘트롤 게이트를 형성하는 단계는,상기 반도체 기판 결과물 상부에 게이트 절연막을 더 형성하는 단계; 및상기 게이트 절연막이 피복된 제 1 도전 스페이서의 양측벽에 제 2 도전 스페이서를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 32 항에 있어서, 상기 콘트롤 게이트를 형성하는 단계 이후에, 상기 제 1 도전 스페이서 및 상기 제 2 도전 스페이서를 전기적으로 연결하기 위한 실리사이드막을 형성하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조방법.
- 반도체 기판상에 터널 산화막, 저장 노드층, 제 1 게이트 절연막 및 다마신 몰딩층을 순차적으로 적층하는 단계;상기 다마신 몰딩층, 제 1 게이트 절연막, 저장 노드층 및 터널 산화막의 소정 부분을 관통하도록 다마신 방식으로 더미층을 형성하는 단계;상기 더미층 측벽에 더미 스페이서를 형성하는 단계;상기 더미 스페이서를 이용하여 상기 제 1 게이트 절연막, 저장 노드 및 터널 산화막을 식각하여, 단위 저장 노드를 한정하는 단계;상기 더미 스페이서를 제거하는 단계;상기 반도체 기판 결과물 상부에 제 2 게이트 절연막을 형성하는 단계;상기 더미층 및 저장 노드 측벽에 도전 스페이서를 형성하여 콘트롤 게이트를 형성하는 단계;상기 더미층을 제거하는 단계;상기 노출된 반도체 기판에 저농도 불순물 및 포켓 불순물을 주입하는 단계;상기 도전 스페이서 양측에 절연 스페이서를 형성하는 단계; 및상기 절연 스페이서 외측의 반도체 기판에 고농도 불순물을 주입하여 소오스, 드레인 영역을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 35 항에 있어서, 상기 소오스, 드레인 영역을 형성하는 단계 이후에, 상기 콘트롤 게이트 및 상기 소오스, 드레인 영역 상부에 실리사이드막을 형성하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조방법.
- 반도체 기판상에 터널 산화막, 저장 노드층, 제 1 게이트 절연막 및 다마신 몰딩층을 순차적으로 적층하는 단계;상기 다마신 몰딩층, 제 1 게이트 절연막, 저장 노드층 및 터널 산화막의 소정 부분을 관통하도록 다마신 방식으로 더미층을 형성하는 단계;상기 더미층 측벽에 제 1 도전 스페이서를 형성하는 단계;상기 제 1 도전 스페이서를 이용하여 상기 제 1 게이트 절연막, 저장 노드 및 터널 산화막을 식각하여, 단위 저장 노드를 한정하는 단계;상기 반도체 기판 결과물 상부에 제 2 게이트 절연막을 형성하는 단계;상기 제 1 도전 스페이서 및 저장 노드 측벽에 제 2 도전 스페이서를 형성하여, 제 1 및 제 2 도전 스페이서로 이루어진 콘트롤 게이트를 형성하는 단계;상기 더미층을 제거하는 단계;상기 노출된 반도체 기판에 저농도 불순물 및 포켓 불순물을 주입하는 단계;상기 제 2 도전 스페이서 양측에 절연 스페이서를 형성하는 단계;상기 절연 스페이서 외측의 반도체 기판에 고농도 불순물을 주입하여 소오스, 드레인 영역을 형성하는 단계; 및상기 제 1 및 제 2 도전 스페이서가 전기적으로 연결되도록 제 1 실리사이드막을 형성하고, 동시에 상기 소오스, 드레인 영역 상부에 제 2 실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 반도체 기판상에 터널 산화막, 저장 노드층, 제 1 게이트 절연막 및 다마신 몰딩층을 순차적으로 적층하는 단계;상기 다마신 몰딩층, 제 1 게이트 절연막, 저장 노드층 및 터널 산화막의 소정 부분을 관통하도록 다마신 방식으로 더미층을 형성하는 단계;상기 더미층 측벽에 제 1 도전 스페이서를 형성하는 단계;상기 제 1 도전 스페이서를 이용하여 상기 제 1 게이트 절연막, 저장 노드 및 터널 산화막을 식각하여, 단위 저장 노드를 한정하는 단계;상기 더미층을 제거하는 단계;상기 반도체 기판 결과물 상부에 제 2 게이트 절연막을 형성하는 단계;상기 제 1 도전 스페이서 및 저장 노드 양 측벽에 제 2 도전 스페이서를 각각 형성하여, 제 1 및 제 2 도전 스페이서로 이루어진 콘트롤 게이트를 형성하는 단계;상기 더미층을 제거하는 단계;상기 노출된 반도체 기판에 저농도 불순물을 주입하는 단계;상기 제 2 도전 스페이서 양측에 절연 스페이서를 형성하는 단계;상기 절연 스페이서 외측의 반도체 기판에 고농도 불순물을 주입하여 소오 스, 드레인 영역을 형성하는 단계; 및상기 제 1 및 제 2 도전 스페이서가 전기적으로 연결되도록 제 1 실리사이드막을 형성하고, 동시에 상기 소오스, 드레인 영역 상부에 제 2 실리사이드막을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 38 항에 있어서, 상기 저장 노드를 한정하는 단계와 제 2 게이트 절연막을 형성하는 단계 사이에, 상기 반도체 기판에 상기 소오스, 드레인용 불순물과 반대 타입의 불순물을 카운터 도핑하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조방법.
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| KR100806785B1 (ko) * | 2006-07-24 | 2008-02-27 | 동부일렉트로닉스 주식회사 | 3차원 플래시 메모리 셀 형성 방법 |
| JP4250649B2 (ja) * | 2006-09-26 | 2009-04-08 | 株式会社東芝 | 不揮発性半導体記憶素子及び不揮発性半導体記憶装置 |
| US7671405B2 (en) * | 2006-12-26 | 2010-03-02 | Spansion Llc | Deep bitline implant to avoid program disturb |
| KR100880323B1 (ko) * | 2007-05-11 | 2009-01-28 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| US8110465B2 (en) | 2007-07-30 | 2012-02-07 | International Business Machines Corporation | Field effect transistor having an asymmetric gate electrode |
| JP2009194106A (ja) * | 2008-02-13 | 2009-08-27 | Nec Electronics Corp | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
| KR101033402B1 (ko) * | 2008-11-06 | 2011-05-09 | 주식회사 동부하이텍 | 플래시 메모리 소자 및 그 제조 방법 |
| US8017997B2 (en) * | 2008-12-29 | 2011-09-13 | International Business Machines Corporation | Vertical metal-insulator-metal (MIM) capacitor using gate stack, gate spacer and contact via |
| KR20100080244A (ko) * | 2008-12-31 | 2010-07-08 | 주식회사 동부하이텍 | 플래시메모리 소자 및 그 제조방법 |
| KR20100080243A (ko) * | 2008-12-31 | 2010-07-08 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조 방법 |
| US20100230738A1 (en) * | 2009-03-10 | 2010-09-16 | Eon Silicon Solutions Inc. | Nor flash memory structure with highly-doped drain region and method of manufacturing the same |
| US9059302B2 (en) * | 2009-04-06 | 2015-06-16 | Infineon Technologies Ag | Floating gate memory device with at least partially surrounding control gate |
| US8048738B1 (en) * | 2010-04-14 | 2011-11-01 | Freescale Semiconductor, Inc. | Method for forming a split gate device |
| US8389356B2 (en) * | 2011-03-10 | 2013-03-05 | Wafertech, Llc | Flash cell with floating gate transistors formed using spacer technology |
| US9397176B2 (en) * | 2014-07-30 | 2016-07-19 | Freescale Semiconductor, Inc. | Method of forming split gate memory with improved reliability |
| TWI748661B (zh) | 2020-09-24 | 2021-12-01 | 華邦電子股份有限公司 | 記憶元件及其形成方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6133097A (en) * | 1998-08-14 | 2000-10-17 | Taiwan Semiconductor Manufacturing Company | Method for forming mirror image split gate flash memory devices by forming a central source line slot |
| US6632714B2 (en) * | 1999-03-08 | 2003-10-14 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor memory |
| US6855602B2 (en) * | 2003-03-27 | 2005-02-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming a box shaped polygate |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3060272B2 (ja) * | 1993-11-01 | 2000-07-10 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| JP3408095B2 (ja) | 1997-02-13 | 2003-05-19 | 三洋電機株式会社 | 不揮発性半導体記憶装置の製造方法 |
| US6284596B1 (en) * | 1998-12-17 | 2001-09-04 | Taiwan Semiconductor Manufacturing Company | Method of forming split-gate flash cell for salicide and self-align contact |
| US6518110B2 (en) * | 2000-09-01 | 2003-02-11 | Wen Ying Wen | Method of fabricating memory cell structure of flash memory having annular floating gate |
| TW494542B (en) * | 2000-12-05 | 2002-07-11 | Winbond Electronics Corp | Fabrication method of split-gate flash memory |
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| US6740557B1 (en) * | 2001-07-02 | 2004-05-25 | Taiwan Semiconductor Manufacturing Company | Spacer like floating gate formation |
| JP3664161B2 (ja) * | 2002-10-30 | 2005-06-22 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| KR100574952B1 (ko) * | 2003-11-04 | 2006-05-02 | 삼성전자주식회사 | 스플릿 게이트형 비휘발성 반도체 메모리 소자 제조방법 |
| KR100539247B1 (ko) * | 2004-02-04 | 2005-12-27 | 삼성전자주식회사 | 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법 |
| KR100546405B1 (ko) * | 2004-03-18 | 2006-01-26 | 삼성전자주식회사 | 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법 |
| KR100591768B1 (ko) * | 2004-07-12 | 2006-06-26 | 삼성전자주식회사 | 메모리 소자들 및 그 형성 방법들 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6133097A (en) * | 1998-08-14 | 2000-10-17 | Taiwan Semiconductor Manufacturing Company | Method for forming mirror image split gate flash memory devices by forming a central source line slot |
| US6632714B2 (en) * | 1999-03-08 | 2003-10-14 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor memory |
| US6855602B2 (en) * | 2003-03-27 | 2005-02-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming a box shaped polygate |
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