KR100574952B1 - 스플릿 게이트형 비휘발성 반도체 메모리 소자 제조방법 - Google Patents
스플릿 게이트형 비휘발성 반도체 메모리 소자 제조방법 Download PDFInfo
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Abstract
본 발명은 스플릿 게이트형 비휘발성 반도체 메모리 소자 제조방법에 관한 것으로, 자기정렬 방식을 이용하여 컨트롤 게이트를 형성함으로써, 포토리소그라피를 이용할 경우에 발생하는 오정렬에 의한 셀간 특성 차이를 제거할 수 있는 것이다.
Description
도 1은 종래기술에 따른 스플릿 게이트형 비휘발성 반도체 메모리 소자의 단면도이다.
도 2 내지 도 14는 본 발명에 따른 스플릿 게이트형 비휘발성 반도체 메모리 소자 제조방법을 설명하기 위한 단면도들이다.
도 15는 도 14에 도시한 스플릿 게이트형 비휘발성 반도체 메모리 소자의 레이아웃이다.
(도면의 주요 부분에 대한 부호의 설명)
200...반도체 기판 205...게이트 절연막
210...도전층 210a...플로팅 게이트
215a, 215b...마스크 패턴 220...게이트간 산화막
225...캡핑 산화막 235...스페이서
245...셀 소오스 영역 250...절연막 플러그
260...터널 절연막 270...컨트롤 게이트
275...드레인 영역 283, 284...금속 플러그
285...금속배선의 패턴
본 발명은 스플릿 게이트형 비휘발성 반도체 메모리 소자 제조방법에 관한 것으로, 보다 상세하게는 컨트롤 게이트를 자기정렬(self-align) 방식으로 형성하는 스플릿 게이트형 비휘발성 반도체 메모리 소자 제조방법에 관한 것이다.
비휘발성 반도체 메모리 소자는 전기적으로 데이터의 소거와 저장이 가능하고 전원이 공급되지 않아도 데이터의 보존이 가능하기 때문에 이동 통신 시스템, 메모리 카드 등을 포함하는 다양한 분야에서 그 응용이 증가하는 추세에 있다. 비휘발성 반도체 메모리 소자를 구성하는 트랜지스터는 플로팅 게이트, 절연막 및 컨트롤 게이트가 적층되어 있는 게이트 구조물을 포함하는 스택(stack) 게이트 트랜지스터이거나 스플릿 게이트 구조물을 포함하는 스플릿 게이트 트랜지스터일 수 있다.
도 1은 종래의 스플릿 게이트 트랜지스터를 갖는 비휘발성 반도체 메모리 소자(줄여서, 스플릿 게이트형 메모리 소자)의 단면도이다.
도 1을 참조하면, 종래의 스플릿 게이트형 메모리 소자는 반도체 기판(10)의 소정 영역에 소오스 영역(15)이 형성되고, 소오스 영역(15) 양측에 인접한 반도체 기판(10) 상에 한 쌍의 플로팅 게이트(20)가 배치되어 있다. 플로팅 게이트(20)의 상부면은 게이트간 산화막(25)에 의해 덮여져 있다. 플로팅 게이트(20)들의 소오스 영역(15) 반대편 측벽들은 각각 컨트롤 게이트(30)로 덮여진다. 컨트롤 게이트(30)는 플로팅 게이트(20) 측벽으로부터 연장되어 일 방향으로는 게이트간 산화막(25)의 상부면을 덮고, 다른 방향으로는 플로팅 게이트(20)의 소오스 영역(15) 반대편에 인접한 반도체 기판(10)의 일부를 덮는다. 컨트롤 게이트(30)에 인접한 반도체 기판(10) 내에는 드레인 영역(35)이 배치되어 있다. 드레인 영역(35)은 컨트롤 게이트(30) 하부에 일부 중첩된다. 플로팅 게이트(20) 및 반도체 기판(10) 사이에 게이트 절연막(40)이 형성되고, 컨트롤 게이트(30)와 반도체 기판(10) 사이에는 플로팅 게이트(20)의 하부로부터 확장된 게이트 절연막(40) 및 플로팅 게이트(20)의 측벽으로부터 확장된 터널 절연막(45)이 중첩되어 있다.
이와 같이, 스플릿 게이트형 메모리 소자에서는 플로팅 게이트(20)와 컨트롤 게이트(30)가 분리된 구조를 갖는다. 플로팅 게이트(20)는 외부와 전기적으로 완전히 절연된 고립 구조를 갖는데 이 플로팅 게이트(20)로의 전자 주입(쓰기)과 방출(소거)에 따라 셀의 전류가 변하는 성질을 이용하여 데이터를 저장한다. 쓰기 모드에서 소오스 영역(15)에 예컨대 15V 이상의 고전압을 인가하고 드레인 영역(35)에 적절한 전압을 인가하면, 컨트롤 게이트(30)에 인접한 플로팅 게이트(20) 하부의 반도체 기판(10)에서 핫 전자(hot electron)가 게이트 절연막(40)을 통과하여 플로팅 게이트(20) 내로 주입된다. 이 때, 게이트 절연막(40)은 소오스 영역(15)에 인가된 전압을 커플링하여 플로팅 게이트(20)의 전위를 높여주는 역할을 한다. 소거 모드에서는 컨트롤 게이트(30)에 15V 이상의 전압을 인가하면 플로팅 게이트(20)의 가장자리 팁(tip)에 고전계가 인가되어 플로팅 게이트(20) 내의 전자가 컨트롤 게이트(30)로 빠져나온다. 이 때, 게이트간 산 화막(25)은 컨트롤 게이트(30)와 플로팅 게이트(20) 사이의 커플링 비(coupling ratio)를 감소시켜 양단간의 전위차를 크게 유지시킨다. 이와 같이, 플로팅 게이트(20)로의 전자 주입은 채널에서 핫 전자를 통한 CHEI(Channel Hot Electron Injection) 방식으로 이루어지며, 전자 방출은 플로팅 게이트(20)와 컨트롤 게이트(30) 사이의 터널 절연막(45)을 통한 F-N(Fowler-Nordheim) 터널링이 이용된다.
상술한 스플릿 게이트형 메모리 소자는 예를 들어 다음과 같은 방법으로 제조할 수 있다. 먼저, 반도체 기판(10) 전면에 게이트 절연막(40)을 형성한다. 다음으로, 게이트 절연막(40) 상에 플로팅 게이트(20) 형성을 위한 제1 폴리실리콘막을 소정 두께로 형성한 다음, 포토리소그라피 공정을 이용하여 패터닝을 실시한다. 계속해서, 제1 폴리실리콘막을 열산화시킨다. 그러면, 플로팅 게이트(20) 및 그 상부를 덮는 게이트간 산화막(25)이 형성된다.
계속해서, 게이트간 산화막(25)이 형성된 반도체 기판(10) 전면에 CVD(Chemical Vapor Deposition) 등의 방법을 이용하여 절연막을 형성한다. 그리고, 포토리소그라피 공정을 이용하여 절연막을 패터닝하여 도시된 바와 같은 터널 절연막(45)을 형성한다.
다음으로, 컨트롤 게이트(30) 형성을 위한 공정을 실시한다. 예를 들어, 폴리실리콘으로 형성된 컨트롤 게이트(30)는 터널 절연막(45)까지 형성된 반도체 기판(10) 상에 폴리실리콘을 콘포멀(conformal)하게 증착하여 제2 폴리실리콘막을 형성하고, 포토리소그라피 공정을 실시하여 패터닝함으로써 형성한다.
이와 같이, 종래 스플릿 게이트형 메모리 소자 제조방법에서는 컨트롤 게이트(30)를 형성하는 데에 포토리소그라피가 이용된다. 그런데 포토리소그라피 공정에서는 상당한 오버랩(overlap) 변동을 초래하는 오정렬(misalign)이 일어날 수 있다. 오정렬이 발생하면 셀과 셀 사이의 컨트롤 게이트(30)의 유효 채널 길이 차이가 유발되고, 도시한 바와 같은 거울 대칭인 두 셀, 홀수 셀(odd cell)(유효 채널 길이 : L1) / 짝수 셀(even cell)(유효 채널 길이 : L2)간의 특성 차이가 발생한다. 컨트롤 게이트(30)의 유효 채널 길이에 있어서 이러한 변동은 메모리 셀이 보이는 문턱전압의 변동을 초래한다. 홀수 셀과 짝수 셀의 문턱전압 변동은 온-전류(On current) 특성 차이를 유발하여 셀의 균일성(uniformity)을 감소시킨다.
본 발명이 이루고자 하는 기술적 과제는 셀마다 유효 채널 길이가 일정한 스플릿 게이트형 메모리 소자를 제조하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 스플릿 게이트형 메모리 소자 제조방법에서는, 반도체 기판 위에 게이트 절연막과 도전층을 형성한 다음, 상기 도전층을 노출시키는 적어도 한 쌍의 제1 개구부를 정의하도록 상기 도전층 상에 마스크 패턴을 형성한다. 상기 마스크 패턴에 의해 노출된 상기 도전층을 선택적으로 열산화시켜 게이트간 산화막을 형성한 후, 상기 마스크 패턴 중 상기 게이트간 산화막 사이에 있는 부분을 제거하여 제2 개구부를 정의한다. 상기 제2 개 구부 내벽에 스페이서를 형성하고 나서, 남아있는 상기 마스크 패턴, 스페이서 및 게이트간 산화막을 식각 마스크로 이용하여 상기 게이트 절연막이 드러날 때까지 상기 도전층을 식각함으로써 제3 개구부를 정의한다. 상기 제3 개구부 안으로 불순물 이온주입을 실시하여 소오스 영역을 형성한 다음, 상기 마스크 패턴과 단차가 없게 상기 제3 개구부 안에 절연막을 매립하여 절연막 플러그를 형성한다. 상기 마스크 패턴과 스페이서를 제거하여 상기 절연막 플러그의 측벽을 노출시킨 후, 상기 게이트간 산화막을 식각 마스크로 이용하여 상기 게이트 절연막이 드러날 때까지 상기 도전층을 식각함으로써 한 쌍의 플로팅 게이트를 형성한다. 상기 플로팅 게이트 측벽에 터널 절연막을 형성한 다음, 상기 절연막 플러그의 측벽에 자기정렬 방식으로 스페이서 타입 컨트롤 게이트를 형성하고, 상기 컨트롤 게이트 외측으로 드레인 영역을 형성한다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 다른 스플릿 게이트형 메모리 소자 제조방법에서는, 반도체 기판 위에 도전층을 형성한 다음, 상기 도전층을 노출시키는 적어도 한 쌍의 제1 개구부를 정의하도록 상기 도전층 상에 마스크 패턴을 형성한다. 상기 마스크 패턴에 의해 노출된 상기 도전층을 선택적으로 열산화시켜 게이트간 산화막을 형성한다. 상기 마스크 패턴과 상기 게이트간 산화막 위로 콘포멀한 캡핑 산화막을 형성한 후, 상기 캡핑 산화막 중 상기 게이트간 산화막 사이에 있는 부분을 제거하여 상기 마스크 패턴 일부를 노출시킨다. 그런 다음, 남아있는 상기 캡핑 산화막을 식각 마스크로 하여 노출된 상기 마스크 패턴을 제거함으로써 제2 개구부를 정의한다. 남아있는 상기 캡핑 산화막을 제거한 후, 남아있는 상기 마스크 패턴 및 게이트간 산화막을 식각 마스크로 이용하여 상기 도전층을 식각하여 제3 개구부를 정의한다. 상기 마스크 패턴과 단차가 없게 상기 제3 개구부 안에 절연막을 매립하여 절연막 플러그를 형성한 다음, 상기 마스크 패턴을 제거하여 상기 절연막 플러그의 측벽을 노출시킨다. 상기 게이트간 산화막을 식각 마스크로 이용하여 상기 도전층을 식각하여 한 쌍의 플로팅 게이트를 형성한다. 상기 플로팅 게이트 측벽에 터널 절연막을 형성한 후, 상기 절연막 플러그의 측벽에 자기정렬 방식으로 스페이서 타입 컨트롤 게이트를 형성한다.
본 발명에 따른 스플릿 게이트형 메모리 소자 제조방법에서는 절연막 플러그의 측벽에 스페이서 타입으로 자기정렬 방식의 컨트롤 게이트를 형성한다. 따라서, 컨트롤 게이트를 형성하는 데 있어 포토리소그라피를 이용하는 경우의 오정렬 문제가 없기 때문에 컨트롤 게이트의 유효 채널 길이가 셀마다 동일해진다. 따라서, 셀간 특성 차이가 발생하지 않는다.
기타 실시예의 구체적 사항들은 상세한 설명 및 도면들에 포함되어 있다.
이하 첨부한 도면을 참조하여 본 발명에 따른 스플릿 게이트형 메모리 소자 제조방법에 관한 바람직한 실시예를 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 동일한 참조부호는 동일한 요소를 지칭한다. 또한, 후속하는 본 발명의 상세한 설명에서 다수의 특정 세부는 본 발명의 완전한 이 해를 돕기 위해 제공된 것이다. 그러나, 당분야에서 숙련된 자라면 이들 특정 세부가 없이도 본 발명이 실시될 수 있음을 명백히 알 것이다.
도 2 내지 도 14는 본 발명에 따른 스플릿 게이트형 비휘발성 반도체 메모리 소자 제조방법을 설명하기 위한 단면도들이다.
먼저 반도체 기판(200), 예컨대 p-형 실리콘 기판 위에 소자 분리를 위한 STI(Shallow Trench Isolation)(미도시) 공정을 완료한다. 그런 다음, 도 2를 참조하여, 반도체 기판(200) 위에 게이트 절연막(205)을 형성한다. 예를 들어, 50~150Å 정도 두께, 이를테면 약 80Å의 두께로 열산화막을 성장시킨다. 그런 다음, 게이트 절연막(205) 위에 플로팅 게이트용 도전층(210)을 형성한다. 예컨대 도프트 폴리실리콘을 증착하여 500~2000Å 두께의 폴리실리콘막을 형성한다. 이 때, 폴리실리콘은 증착과 동시에 인시츄(in-situ)로 도핑하여 형성할 수 있다(예를 들어 POCl3 침적 공정). 이와 달리, 비도핑된 폴리실리콘을 먼저 형성하고 나중에 불순물을 주입하여 도핑할 수도 있다. 이 때 불순물 주입 공정은 예컨대, 30 KeV의 에너지로 2.7×1014ions/cm2의 인(P)과 같은 n-형 불순물을 주입하는 것일 수 있다. 그리고 나서 도전층(210) 상부에 마스크막(215)을 2000~5000Å 정도의 적정 두께로 형성한다. 마스크막(215)은 실리콘 질화막 등으로 형성함이 바람직하며, 이 경우 500~850℃의 온도에서 SiH4와 NH3의 반응을 이용한 LPCVD(Low Pressure CVD)법 등에 의하여 형성할 수 있다.
다음, 도 3에 도시한 바와 같이, 소정의 마스크 공정을 이용하여 셀이 형성 될 영역의 도전층(210)이 노출될 때까지 마스크막(215) 식각을 진행하여 한 쌍의 제1 개구부(216)를 정의하는 마스크 패턴(215a, 215b)을 형성한다. 실리콘 질화막으로 이루어진 마스크막(215)을 식각하는 데에는 불화 탄소계 가스를 사용할 수 있다. 예를 들면, CxFy계, CaHbFc계 가스, 예컨대 CF4, CHF3, C2F6, C4F8, CH2
F2, CH3F, CH4, C2H2, C4F6 등과 같은 가스 또는 이들의 혼합가스를 사용할 수 있다. 이 때, 분위기 가스로는 Ar 가스를 사용할 수 있다. 마스크 패턴(215a, 215b)은 후속적으로 도전층(210)의 선택적 산화를 위한 마스크층으로서 사용된다.
계속하여 열산화막 성장 환경을 조성하여, 마스크 패턴(215a, 215b)에 의해 도전층(210)이 오픈된 영역, 즉 제1 개구부(216) 안의 도전층(210)만 열산화시켜 그 상부에만 게이트간 산화막(220)을 선택적으로 성장시킨다. 이 때 성장 시간을 조절함으로써 게이트간 산화막(220) 두께는 500~2000Å 정도, 예컨대 1200Å이 되도록 할 수 있다.
도 4를 참조하여, 게이트간 산화막(220)이 형성된 결과물 상부에 약 100~500Å 정도의 얇은 캡핑 산화막(225)을 통상적인 증착 방법, 예컨대 CVD, SACVD(Sub-Atmospheric CVD), LPCVD 또는 PECVD(Plasma Enhanced CVD)에 의하여 증착한다. CVD를 이용하는 경우에 SiH4, Si2H6 및 N2O 가스를 반응가스로 사용하여 MTO(middle temperature oxide)로 형성할 수 있다. 캡핑 산화막(225)은 얇게 증착하기 때문에 마스크 패턴(215a, 215b)과 게이트간 산화막(220) 위로 콘포멀하게 증착된다. 캡핑 산화막(225)은 후속 공정에서 게이트간 산화막(220) 사이에 있는 마스크 패턴(215b)을 제거할 때에 나머지 마스크 패턴(215a)을 보호하는 식각 마스크 역할을 한다. 따라서, 마스크 패턴(215b)을 선택적으로 제거할 수 있는 다른 방법이 있으면, 캡핑 산화막(225) 형성 공정을 생략할 수도 있다.
도 5를 참조하면, 소정의 마스크 공정을 이용하여 향후 셀 소오스 영역이 형성될 부분, 즉 게이트간 산화막(220) 사이에 있는 부분을 오픈시키는 포토레지스트 패턴(230)을 형성한다. 그런 다음, 포토레지스트 패턴(230)을 식각 마스크로 하여, 셀 소오스 영역이 형성될 부분에 형성되어 있는 캡핑 산화막(225) 부분을 습식식각으로 식각한다. 예를 들어, HF와 탈이온수(H2O)의 혼합 비율이 1 : 5-1000인 불산(HF) 희석액 또는 BOE(Buffered Oxide Etchant)를 사용할 수 있다. 그러면, 캡핑 산화막(225a)이 셀 소오스 영역이 형성될 부분의 마스크 패턴(215b)을 노출시키고 다른 마스크 패턴(215a)은 피복한다.
다음, 도 6을 참조하여 포토레지스트 패턴(230)을 애슁(ashing)과 스트립(strip)으로 제거한다. 캡핑 산화막(225a)이 게이트간 산화막(220) 사이에 있는 마스크 패턴(215b)을 노출시키고 나머지 마스크 패턴(215a)을 보호하는 상태에서 캡핑 산화막(225a)을 식각 마스크로 하여 인산을 이용한 질화막 스트립을 실시한다. 그러면, 셀 소오스 영역이 형성될 부분의 마스크 패턴(215b)만 선택적으로 제거되어 제2 개구부(231)가 정의된다.
계속하여, 캡핑 산화막(225a)을 습식식각으로 제거한다. 그런 다음, 300~1500Å 정도 두께의 절연막, 예컨대 실리콘 질화막을 증착하고, 마스크 패턴(215a) 상면에 상기 절연막이 존재하지 않을 때까지 RIE(Reactive Ion Etching) 방식의 건식식각을 진행하여 도 7에서와 같이 마스크 패턴(215a) 측벽, 즉 제2 개구부(231) 내벽에 스페이서(235)를 형성한다. 스페이서(235)는 후속 공정에서 플로팅 게이트와 컨트롤 게이트간의 오버랩 길이를 증가시키기 위해 형성한다. 따라서, 오버랩 길이를 충분히 확보할 수 있는 경우라면 스페이서(235) 형성 공정은 생략할 수 있다. 가능하면, 스페이서(235)는 마스크 패턴(215a)과 동일 물질로 형성하는 것이 후속 공정에서의 제거를 용이하게 하여 좋다.
다음 도 8을 참조하면, 마스크 패턴(215a), 스페이서(235) 및 게이트간 산화막(220)을 식각 마스크로 이용하여 게이트 절연막(205)이 드러날 때까지 도전층(210)을 식각한다. 이로써 제3 개구부(232)가 정의된다. 그리고 나서 제3 개구부(232) 안으로 1.0E15~1.0E16 ions/cm2 정도 도즈의 n-형 불순물 이온주입(240)을 실시하여 셀 소오스 영역(245)을 형성한다. 이 때 900℃ 정도에서 30분간 열처리하여 주입 불순물이 드라이브-인(drive-in)되도록 하는데, 필요시 열산화막이 성장되는 조건으로 하여 식각으로 드러난 도전층(210) 측벽을 산화막(미도시)으로 씰링(sealing)하면서 셀 소오스 영역(245)을 형성할 수도 있다. 산화막으로 씰링되도록 하면 식각시에 유발된 도전층(210) 식각 손상을 해소할 수 있다. 또한, 셀 소오스 영역을 깊은 접합으로 형성하여 데이터 프로그램시에 인가되는 고전압에 견딜 수 있도록 한다.
다음으로 도 9에 도시한 바와 같이, 도 8의 구조 상에 제3 개구부(232)를 완 전히 매립하도록, 예컨대 약 5000~10000Å 정도 두께의 갭필 산화막을 CVD 방식으로 증착한다. 그런 다음, 화학적 기계적 연마(CMP)를 이용하여 마스크 패턴(215a) 표면이 노출될 정도까지 평탄화시킨다. 이로써, 마스크 패턴(215a)과 단차가 없게 제3 개구부(232) 안에 절연막 플러그(250)가 형성된다.
도 10을 참조하면, 마스크 패턴(215a)과 스페이서(235)를 제거하여 절연막 플러그(250)의 측벽을 노출시킨다. 마스크 패턴(215a)과 스페이서(235) 모두 실리콘 질화막으로 형성한 경우에는 인산을 이용한 스트립을 이용하여 동시에 용이하게 제거할 수 있다. 측벽이 드러난 절연막 플러그(250)는 후속적으로 컨트롤 게이트를 자기정렬 방식으로 형성하는 데에 이용된다.
다음, 도 11에 도시한 바와 같이, 게이트간 산화막(220)을 식각 마스크로 이용하여 표면에 노출되어 있는 도전층(210)을 게이트 절연막(205)이 드러날 때까지 건식식각하여 서로 이격된 한 쌍의 플로팅 게이트(210a)를 형성한다. 도프트 폴리실리콘으로 이루어진 도전층(210)을 식각할 때에는 HBr, HeO2, N2 및 CF4
가스의 혼합가스를 사용할 수 있다. 이 때, 반도체 기판(200) 쪽으로 바이어스를 가하여 식각가스의 직진성을 더욱 크게 할 수 있다. 그런 다음, 그 구조 상에 약 50~150Å 정도 두께의 열산화막을 성장시키고 그 위에 다시 50~150Å 두께 정도의 CVD 산화막(예컨대 고온 산화막)을 연속적으로 침적하고 CVD 산화막을 경화시키기 위해 1000℃ 정도의 온도에서 30분간 열처리 진행하여 터널 절연막(260)을 형성한다. CVD 산화막은 단차 도포성이 커서 균일한 두께로 증착되므로 절연막 플러그(250) 상부에도 증착되지만 유사한 산화막 성분이므로 분리하여 도시하지 않았다.
도 12를 참조하면, 터널 절연막(260)이 형성된 구조 상에 약 2000~5000Å 정도 두께의 제2의 도전층, 예컨대 도프트 폴리실리콘막을 형성하고 RIE 방식의 건식식각을 진행하여 절연막 플러그(250) 측벽에 스페이서 타입의 컨트롤 게이트(270)를 형성한다. 따라서, 컨트롤 게이트(270)는 포토리소그라피 공정을 이용하지 않고 절연막 플러그(250)의 측벽에 자기정렬되어 균일한 길이로 형성된다. 폴리실리콘으로 이루어진 컨트롤 게이트(270)에 후속적으로 실리사이드 반응을 일으킬 수도 있다. 여기에 이용될 수 있는 실리사이드의 종류로는 텅스텐 실리사이드, 코발트 실리사이드 또는 티타늄 실리사이드 등이 있다. 코발트 실리사이드와 티타늄 실리사이드는 폴리실리콘을 증착한 위에 코발트 또는 티타늄을 증착한 후 RTA(Rapid Thermal Annealing)에 의해 반응시켜 형성한다. 코발트층을 형성한 경우라면, 폴리실리콘과 코발트가 반응하도록 400℃ - 500℃, 질소 가스 분위기 하에서 50초 내외로 1차 RTA를 수행한다. 이 과정에서 CoSi 상으로 이루어진 층이 생긴다. 다음으로, CoSi2와 같이 더욱 저저항인 상이 형성되도록 결과물을 800℃ - 900℃, 질소 가스 분위기에서 30초 정도로 2차 RTA한다. 니켈층을 형성하였다면 저온에서 1 단계의 열처리를 통해 NiSi 상을 얻을 수 있다. 텅스텐 실리사이드는 CVD를 이용하여 직접 증착할 수 있다.
다음 도 13에 도시한 바와 같이, 소정의 마스크를 이용해 1.0E15~1.0E16 ions/cm2 정도의 도즈로 n-형 불순물을 이온주입하고 소정의 열처리를 진행하여 컨 트롤 게이트(270) 외측으로 드레인 영역(275)을 형성한다.
계속하여 도 14를 참조하면, 도 13의 결과물 상에 평탄화를 위한 층간절연막(280)을 두껍게 적층하고 포토리소그라피 공정을 이용하여 드레인 영역(275)을 노출시키기 위한 콘택홀(281, 282)을 형성하고 상기 콘택홀(281, 282)에 채워지도록 도전성 금속을 두껍게 적층하고 이를 CMP하여 상기 콘택홀(281, 282) 이외의 층간절연막(280) 상에 상기 금속이 존재하지 않도록 연마하여 콘택홀(281, 282) 내에만 도전성 금속 플러그(283, 284), 예를 들어 텅스텐 플러그를 형성한다. 금속 플러그(283, 284)를 포함한 층간절연막(280) 상에 금속층을 적층하고 이를 포토리소그라피에 의해 각각의 금속 플러그(283, 284)에 전기적으로 연결되도록 금속배선의 패턴(285)을 형성하여 스플릿 게이트형 비휘발성 반도체 메모리 소자의 셀을 완성한다. 금속배선의 패턴(285)은 프로그램 및 읽기시 데이터를 전달하는 비트라인으로 사용된다.
도 15는 본 발명의 실시예에 따른 스플릿 게이트형 비휘발성 반도체 메모리 소자의 레이아웃이다. 도 15에서, 참조부호 "190"은 STI와 같은 소자분리막이다. 도시한 바와 같이, 실선으로 표시한 플로팅 게이트(210a), 컨트롤 게이트(270), 셀 소오스 영역(245) 및 드레인 영역(275)이 배치되며, 점선으로 표시한 절연막 플러그(250)가 플로팅 게이트(210a) 사이에 위치한다. 도 15에서 A-A'선을 따라 절취한 단면이 도 14에 대응된다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 컨트롤 게이트를 형성함에 있어서 오정렬이 발생하기 쉬운 포토리소그라피 기술 대신에 자기정렬 기술을 사용하므로, 유효 채널 길이에서의 공차 또는 변동이 상당히 개선될 수 있다. 따라서, 플래시 메모리와 같은 소자에 적용될 경우 홀수 셀과 짝수 셀의 문턱전압 변동을 감소시켜 온-전류(On current) 특성 차이를 감소시키므로 셀마다 균일한 특성을 가질 수 있어, 양호한 소자 특성을 확보할 수 있다.
Claims (17)
- 반도체 기판 위에 게이트 절연막과 도전층을 형성하는 단계;상기 도전층을 노출시키는 적어도 한 쌍의 제1 개구부를 정의하도록 상기 도전층 상에 마스크 패턴을 형성하는 단계;상기 마스크 패턴에 의해 노출된 상기 도전층을 선택적으로 열산화시켜 게이트간 산화막을 형성하는 단계;상기 마스크 패턴 중 상기 게이트간 산화막 사이에 있는 부분을 제거하여 제2 개구부를 정의하는 단계;상기 제2 개구부 내벽 및 상기 게이트간 산화막의 일부 상에 스페이서를 형성하는 단계;남아있는 상기 마스크 패턴, 스페이서 및 게이트간 산화막을 식각 마스크로 이용하여 상기 게이트 절연막이 드러날 때까지 상기 도전층을 식각하여 제3 개구부를 정의하는 단계;상기 제3 개구부 안으로 불순물 이온주입을 실시하여 소오스 영역을 형성하는 단계;상기 마스크 패턴과 단차가 없게 상기 제3 개구부 안에 절연막을 매립하여 절연막 플러그를 형성하는 단계;상기 마스크 패턴과 스페이서를 제거하여 상기 절연막 플러그의 측벽을 노출시키는 단계;상기 게이트간 산화막을 식각 마스크로 이용하여 상기 게이트 절연막이 드러날 때까지 상기 도전층을 식각하여 한 쌍의 플로팅 게이트를 형성하는 단계;상기 플로팅 게이트 측벽에 터널 절연막을 형성하는 단계;상기 절연막 플러그의 측벽에 자기정렬 방식으로 스페이서 타입 컨트롤 게이트를 형성하는 단계; 및상기 컨트롤 게이트 외측으로 드레인 영역을 형성하는 단계를 포함하는 스플릿 게이트형 반도체 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 도전층과 컨트롤 게이트는 도프트 폴리실리콘으로 형성하는 것을 특징으로 하는 스플릿 게이트형 메모리 소자 제조방법.
- 제1항에 있어서, 상기 마스크 패턴은 실리콘 질화막으로 형성하는 것을 특징으로 하는 스플릿 게이트형 메모리 소자의 제조방법.
- 제3항에 있어서, 상기 실리콘 질화막은 2000~5000Å 정도의 두께로 형성하는 것을 특징으로 하는 스플릿 게이트형 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 게이트간 산화막의 두께는 500~2000Å 정도로 형성하는 것을 특징으로 하는 스플릿 게이트형 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 제2 개구부를 정의하는 단계는,상기 마스크 패턴과 상기 게이트간 산화막 위로 콘포멀(conformal)한 캡핑 산화막을 형성하는 단계;상기 캡핑 산화막 중 상기 게이트간 산화막 사이에 있는 부분을 제거하여 상기 마스크 패턴 일부를 노출시키는 단계;남아있는 상기 캡핑 산화막을 식각 마스크로 하여 노출된 상기 마스크 패턴을 제거하는 단계; 및남아있는 상기 캡핑 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 스플릿 게이트형 반도체 메모리 소자의 제조방법.
- 제6항에 있어서, 상기 마스크 패턴은 실리콘 질화막으로 형성하고 상기 마스크 패턴을 제거할 때에는 인산 스트립을 이용하는 것을 특징으로 하는 스플릿 게이트형 반도체 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 스페이서는 상기 마스크 패턴과 동일 물질로 형성하는 것을 특징으로 하는 스플릿 게이트형 반도체 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 마스크 패턴과 스페이서는 실리콘 질화막으로 형성하고 상기 마스크 패턴과 스페이서를 제거할 때에는 인산 스트립을 이용하는 것을 특징으로 하는 스플릿 게이트형 반도체 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 소오스 영역을 형성하는 단계는,상기 제3 개구부 안으로 불순물을 주입하는 단계; 및주입된 불순물을 드라이브-인(drive-in) 열처리하는 단계를 포함하고,상기 열처리하는 단계 동안에 상기 제3 개구부 안의 상기 도전층 측벽을 열산화막으로 씰링(sealing)하는 것을 특징으로 하는 스플릿 게이트형 반도체 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 절연막 플러그를 형성하는 단계는,상기 제3 개구부를 완전히 매립하도록 갭필 산화막을 형성하는 단계; 및화학적 기계적 연마(CMP)를 이용하여 상기 마스크 패턴 표면이 노출될 때까지 상기 갭필 산화막을 평탄화시키는 단계를 포함하는 것을 특징으로 하는 스플릿 게이트형 반도체 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 터널 절연막을 형성하는 단계는,상기 플로팅 게이트가 형성된 결과물을 열산화시키는 단계;상기 플로팅 게이트 위로 산화막을 증착하는 단계; 및상기 산화막을 경화시키기 위해 열처리하는 단계를 포함하는 것을 특징으로 하는 스플릿 게이트형 반도체 메모리 소자의 제조방법.
- 제1항에 있어서,상기 컨트롤 게이트 상에 층간절연막을 형성하는 단계;상기 층간절연막을 관통하여 상기 드레인 영역에 접속된 금속 플러그를 형성하는 단계; 및상기 층간절연막 상에 상기 금속 플러그와 연결된 금속배선의 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 스플릿 게이트형 반도체 메모리 소자의 제조방법.
- 반도체 기판 위에 도전층을 형성하는 단계;상기 도전층을 노출시키는 적어도 한 쌍의 제1 개구부를 정의하도록 상기 도전층 상에 마스크 패턴을 형성하는 단계;상기 마스크 패턴에 의해 노출된 상기 도전층을 선택적으로 열산화시켜 게이트간 산화막을 형성하는 단계;상기 마스크 패턴과 상기 게이트간 산화막 위로 콘포멀한 캡핑 산화막을 형성하는 단계;상기 캡핑 산화막 중 상기 게이트간 산화막 사이에 있는 부분을 제거하여 상기 마스크 패턴 일부를 노출시키는 단계;남아있는 상기 캡핑 산화막을 식각 마스크로 하여 노출된 상기 마스크 패턴을 제거하여 제2 개구부를 정의하는 단계;남아있는 상기 캡핑 산화막을 제거하는 단계;남아있는 상기 마스크 패턴 및 게이트간 산화막을 식각 마스크로 이용하여 상기 도전층을 식각하여 제3 개구부를 정의하는 단계;상기 마스크 패턴과 단차가 없게 상기 제3 개구부 안에 절연막을 매립하여 절연막 플러그를 형성하는 단계;상기 마스크 패턴을 제거하여 상기 절연막 플러그의 측벽을 노출시키는 단계;상기 게이트간 산화막을 식각 마스크로 이용하여 상기 도전층을 식각하여 한 쌍의 플로팅 게이트를 형성하는 단계;상기 플로팅 게이트 측벽에 터널 절연막을 형성하는 단계; 및상기 절연막 플러그의 측벽에 자기정렬 방식으로 스페이서 타입 컨트롤 게이트를 형성하는 단계를 포함하는 스플릿 게이트형 반도체 메모리 소자의 제조방법.
- 제14항에 있어서, 상기 마스크 패턴은 실리콘 질화막으로 형성하고 상기 마 스크 패턴을 제거할 때에는 인산 스트립을 이용하는 것을 특징으로 하는 스플릿 게이트형 반도체 메모리 소자의 제조방법.
- 제14항에 있어서, 상기 절연막 플러그를 형성하는 단계는,상기 제3 개구부를 완전히 매립하도록 갭필 산화막을 형성하는 단계; 및화학적 기계적 연마(CMP)를 이용하여 상기 마스크 패턴 표면이 노출될 때까지 상기 갭필 산화막을 평탄화시키는 단계를 포함하는 것을 특징으로 하는 스플릿 게이트형 반도체 메모리 소자의 제조방법.
- 제14항에 있어서, 상기 터널 절연막을 형성하는 단계는,상기 플로팅 게이트가 형성된 결과물을 열산화시키는 단계;상기 플로팅 게이트 위로 산화막을 증착하는 단계; 및상기 산화막을 경화시키기 위해 열처리하는 단계를 포함하는 것을 특징으로 하는 스플릿 게이트형 반도체 메모리 소자의 제조방법.
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