KR100262000B1 - 반도체장치의 게이트 플래쉬 셀 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 분리형 게이트 플래쉬 셀에 관한 것으로서, 특히 셀 워드라인(word line)의 저항을 감소시켜 고속 읽기동작과 반도체소자의 고집적화에 유리하고 또한 하나의 셀당 두 개의 소거 게이트를 부착하여 고쳐쓰기 횟수를 증가시킬 수 있는 플래쉬 셀 및 그 제조방법에 관한 것이다.
이를 위하여 본 발명에 따른 반도체장치의 게이트 프래쉬 셀은 제 1 도전형 기판과, 제 1 도전형 기판상에 형성된 소자격리용 필드산화막과, 필드산화막 사이의 제 1 도전형 기판 표면에 형성된 게이트산화막과, 필드산화막 사이와 상기 필드산화막 상부의 일부에 걸쳐서 형성된 부유게이트와, 필드산화막의 측면 및 상부표면 일부 그리고 게이트 절연막과 접촉부위를 제외한 부유게이트의 표면에 위치하는 제 1 산화막과, 제 1 산화막 표면상에 위치하고 폭의 크기가 하부에 위치한 부유게이트의 폭보다 작은 폭 크기를 갖는 서브제어게이트와, 서브제어게이트와 접촉하며 서브제어게이트의 상부에 위치하는 메인제어게이트와, 메인제어게이트의 상부 끝부분을 제외하며 측면과 서브제어게이트의 측면에 위치한 제 2 절연막과, 필드산화막 위와 동시에 제 1 절연막 측면과 제 2 절연막의 측면에 위치하는 제 1 소거게이트와, 제1 소거게이트의 상부표면을 덮고 있는 제 3 절연막과, 부유게이트와 서브제어게이트와 메인게이트를 기준으로 대칭되게 위치한 제 2 소거게이트로 이루어진 구조를 가지고 있다.
Description
본 발명은 반도체 장치의 분리형 게이트 플래쉬 셀에 관한 것으로서, 특히 셀 워드라인(word line)의 저항을 감소시켜 고속 읽기동작과 반도체소자의 고집적화에 유리하고 또한 하나의 셀당 두 개의 소거 게이트를 부착하여 고쳐쓰기 횟수를 증가시킬 수 있는 플래쉬 셀 및 그 제조방법에 관한 것이다.
일반적인 분리형 게이트 플래쉬 셀의 구조에 대하여 도 1a 내지 도 1b에 의하여 설명한다. 이때 도 1a 내지 도 1b는 종래 기술에 따른 반도체장치의 분리형 게이트 플래쉬 셀의 구조를 각각 채널길이 방향과 채널폭 방향으로 바라본 단면구조도이다.
도 1a에서와 같이 분리형 게이트 셀의 채널은 소스/드레인 졍션은 BN+ 졍션(2, 3)으로 형성되며, 그 채널은 부유게이트(8)와 제어게이트(10)가 중첩된 채널과, 제어게이트(10)만으로 이루어진 채널이 연결되어 구성된다. 셀에서의 프로그래밍은 제어게이트(10)와 드레인 졍션(3)에 각각 12 V, 7 V 정도의 높은 전압을 인가하여 채널의 드레인단에서 생성된 채널고온전자(channel hot electron)가 부유게이트(8)에 주입되도록 한다.
한편 분리형 게이트 플래쉬셀은 셀의 소거동작을 위한 별도의 소거게이트를 가지며 소거게이트가 추기에 의한 셀 면적의 증가를 최소화하기 위해 도 1b에서와 같이 제어게이트(10)와 제어게이트(10) 사이에 소거게이트(15)를 삽입 형성하는 공정을 사용한다. 한 개의 소거게이트(15)는 인접한 2 개 셀의 부유게이트(8)와 인터폴리 산화막(14)을 사이에 두고 인접하여있다.
소거동작을 하기 위하여는 소거게이트에 약 15 V 이상의 고전압을 인가하게 되고, 이러한 고전압에 의하여 부유게이트의 전자가 소거게이트로 터널링하게 되며 이와 같은 소거방식을 폴리-폴리 소거방식이라 한다.
폴리-펄리 소거방식을 사용하는 종래의 기술에 의한 분리형 게이트 플래쉬 셀의 제조공정은 다음과 같다.
도 2a 내지 도 2e는 종래 기술에 따른 반도체장치의 분리형 게이트 플래쉬 셀의 제조공정을 채널폭 방향으로 바라본 제조공정 단면도이다.
도 2a에 있어서, 실리콘 기판(1) 위에 셀의 채널폭 방향의 격리를 위해 CVD 산화막(5)을 증착하여 형성한 후, 건식으로 사진식각공정을 실시하여 채널이 형성될 부위를 디파인 한 다음 잔류한 CVD 산화막(5) 측면에 제 1 에이치엘디(high temperature low pressyre dielectric)층으로 제 1 측벽(6)을 형성한다.
도 2b에 있어서, 채널형성부위 표면에 게이트 산화막(7)을 성장시켜 형성하고난 다음 부유게이트용 제 1 폴리실리콘층(8)을 증착하여 형성하고 그(8) 위에 부유게이트(8)와 제어게이트(10)의 격리를 위한 제 1 인터폴리산화막(9)을 성장시켜 형성한다.
도 2c에 있어서, 제어게이트용 제 2 폴리실리콘층(10)을 증착하여 형성하고 그위에 캡핑(capping)용 제 2 에이치엘디층(11)을 증착하고 건식방법으로 사진식각공정을 통하여 제 2 폴리실리콘층(10)과 캡핑용 제 2 에이치엘디층의 일부를 제거하여 제어게이트(10)를 형성한다. 그리고나서 잔류한 캡핑용 제 2 에이치엘디층(11)과 제어게이트(10)의 측벽에 제 3 에이치엘디층으로 제 2 측벽(12)을 형성한 다음 다시 제 2 측벽(12)의 측면에 비피에스지(boronphospho silicate glass)로 제 3 측벽(13)을 형성한다.
도 2d에 있어서, 제어게이트(10) 상부에 위치한 캡핑용 제 2 에이치엘디(11)와 비피에스지 제 3 측벽(13)을 마스킹 물체로하여 부유게이트용 제 1 폴리실리콘층(8)을 건식식각하여 마스킹되지 아니한 부위의 제 1 폴리실리콘층을 제거한 다음 비피에스지 제 3 측벽(13)을 습식식각으로 제거한다.
도 2e 에 있어서, 폴리실리콘에 대한 건식식각으로 노출된 부유게이트 제 1 폴리실리콘층(8) 측면을 보호하기 위하여 그(8) 측면에 다시 제 2 인터폴리산화막(14)을 성장시켜 형성한다. 그 다음 소거게이트용 제 3 폴리실리콘층(15)을 증착하여 형성한 후 건식식각방법으로 사진식각공정을 실시하여 소거게이트(15)을 패터닝하여 형성한다. 이때 하나의 소거게이트(15)는 2 개의 부유게이트(8)와 인접하고 있으므로, 종래의 셀에서는 소거게이트(15)가 모든 제어게이트 사이에 존재하지 아니하며, 한 개씩 건너서 교대로 존재한다. 따라서 종래의 셀에서는 소거게이트가 모든 제어게이트 사이에 존재하지 아니하며 하나씩 건너서 존재한다. 셀의 채널을 중심으로 볼때 셀은 좌우 비대칭 구조를 하고 있고 소거게이트가 없는 부분은 깊은 골이 존재하게 된다.
상술한 바와 같이 종래의 기술에 있어서 폴리-폴리 소거방식이 갖고 있는 근본적인 문제점의 하나는 부유게이트와 소거게이트 사이에 있는 인터폴리산화막(14)에서의 전자트랩핑(electron trapping) 현상이다. 인터폴리산화막에 갇힌 전자는 소거동작시 부유게이트에서 소거게이트로의 전자 터널링을 방해하여 셀의 소거를 억제한다. 따라서 고쳐쓰기 횟수가 증가함에 따라 소거된 셀의 문턱전압이 상승하여 플래쉬 셀의 고쳐쓰기 횟수를 제한하게 된다.
그리고 셀의 워드라인인 제어게이트 공정 이후에 인터폴리산화막 성장 등 고온튜브(furnace)공정이 있으므로 제어게이트용 폴리실리콘 증착시 폴리사이드공정을 사용할 수 없고 단순히 폴리실리콘만으로 제어게이트를 형성할 수 밖에 없다. 따라서 셀의 워드라인 저항이 상대적으로 커지게 되며 이는 셀의 읽기동작시 읽는 속도의 저하를 초래하며, 한 개의 워드라인으로 구동할 수 있는 셀의 수를 제한하여 결과적으로 셀 어레이가 차지하는 전체 면적을 증가시키게 된다. 워드라인에서의 저항을 감소시키기 위해 금속선(metal line)으로 제어게이트를 감싸줄(strapping) 경우, 제어게이트 위에 형성하여야 하는 콘택홀 및 메탈공정의 디자인룰(design rule)에 의해 셀의 채널폭 방향의 크기가 커져야하므로 셀 크기의 증가를 초래한다.
또한, 소거게이트가 형성되지 아니한 제어게이트와 제어게이트 사이의 깊은 골짜기 부위는 셀 어레이내에서 깊은 단차를 유발하여 평탄화 측면에서 나쁘며 메탈공정의 난이도를 증가시키게 된다.
따라서, 상기의 문제점을 해결하기 위하여 본 발명은셀 워드라인(word line)의 저항을 감소시켜 고속 읽기동작과 반도체소자의 고집적화에 유리하고 또한 하나의 셀당 두 개의 소거 게이트를 부착하여 고쳐쓰기 횟수를 증가시킬 수 있는 플래쉬 셀 및 그 제조방법을 제공한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 게이트 프래쉬 셀 제조방법은 제 1 도전형 반도체기판 위에 필드산화막을 형성하여 필드영역을 디파인하는 단계와, 잔류한 필드 산화막의 노출 부위와 반도체기판의 노출부위에 제 1 에이치엘디층으로 잔류한 필드산화막의 노출된 측면부위에 제 1 측벽을 형성하는 단계와, 노출된 반도체기판의 표면에 게이트산화막을 형성하는 단계와, 게이트산화막 위에 제 1 도전층을 증착하는 단계와, 제 1 도전층의 표면에 제 1 인터폴리산화막을 형성하는 단계와, 제 2 도전층을 제 1 인터폴리산화막 표면에 형성하는 단계와, 제 2 도전층 표면에 제 1 캡핑용 질화막을 형성하는 단계와, 제 1 캡핑용 질화막과 제 2 도전층 그리고 제 1 인터폴리산화막의 일부를 제거하여 서브제어게이트를 형성하는 단계와, 서브제어게이트와 제 1 캡핑용 질화막의 측면에 제 2 측벽을 형성하는 단계와, 제 2 측벽의 측면에 제 3 측벽을 형성하는 단계와, 제 1 도전층의 일부를 제거하여 부유게이트를 형성하는 단계와, 제 3 측벽을 제거하는 단계와, 노출된 부유게이트의 측면에 제 2 인터폴리산화막을 형성하는 단계와, 제 3 도전층을 반도체기판의 전 표면에 형성하는 단계와, 제 1 도전층 위에 제 2 캡핑용 산화막을 형성하는 단계와, 제 3 도전층의 일부를 제거하여 소거게이트를 형성하는 단계와, 노출된 제 2 캡핑용 산화막의 측면과 소거게이트의 측면에 제 4 측벽을 형성하는 단계와, 잔류한 제 1 캡핑용 질화막을 제거하여 서브제어게이트의 일부가 노출되도록 하는 단계와, 노출된 소거게이트의 표면부와 제 4 측벽밑에 잔류한 제 1 캡핑용 질화막의 측면 및 노출된 제 4 측벽으로 이루어진 골짜기를 충분히 매립하고 남을 정도의 두께로 제 4 도전층을 형성하는 단계와, 제 4 도전층의 일부를 제거하여 메인 제어게이트를 형성하는 단계로 이루어진다.
또한 본 발명에 따라 제조된 반도체장치의 게이트 플래쉬 셀은 제 1 도전형 기판과, 제 1 도전형 기판상에 형성된 소자격리용 필드산화막과, 필드산화막 사이의 제 1 도전형 기판 표면에 형성된 게이트산화막과, 필드산화막 사이와 상기 필드산화막 상부의 일부에 걸쳐서 형성된 부유게이트와, 필드산화막의 측면 및 상부표면 일부 그리고 게이트 절연막과 접촉부위를 제외한 부유게이트의 표면에 위치하는 제 1 산화막과, 제 1 산화막 표면상에 위치하고 폭의 크기가 하부에 위치한 부유게이트의 폭보다 작은 폭 크기를 갖는 서브제어게이트와, 서브제어게이트와 접촉하며 서브제어게이트의 상부에 위치하는 메인제어게이트와, 메인제어게이트의 상부 끝부분을 제외하며 측면과 서브제어게이트의 측면에 위치한 제 2 절연막과, 필드산화막 위와 동시에 제 1 절연막 측면과 제 2 절연막의 측면에 위치하는 제 1 소거게이트와, 제1 소거게이트의 상부표면을 덮고 있는 제 3 절연막과, 부유게이트와 서브제어게이트와 메인게이트를 기준으로 대칭되게 위치한 제 2 소거게이트로 이루어진 구조를 가지고 있다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체장치의 분리형 게이트 플래쉬 셀의 구조를 각각 채널길이 방향과 채널폭 방향으로 바라본 단면구조도이다. 도 2a 내지 도 2e는 종래 기술에 따른 반도체장치의 분리형 게이트 플래쉬 셀의 제조공정을 채널폭 방향으로 바라본 제조공정 단면도이다.
도 3a 내지 도 3b는 본 발명에 따른 반도체장치의 분리형 게이트 플래쉬 셀의 구조를 각각 채널길이 방향과 채널폭 방향으로 바라본 단면구조도이다.
도 4a 내지 도 4e는 본 발명에 따른 반도체장치의 분리형 게이트 플래쉬 셀의 제조공정을 채널폭 방향으로 바라본 제조공정 단면도이다.
도 3a 내지 도 3b는 본 발명에 따른 반도체장치의 분리형 게이트 플래쉬 셀의 구조를 각각 채널길이 방향과 채널폭 방향으로 바라본 단면구조도이다.
도면에서와 같이 본 발명에 의한 소자의 채널의 길이방향모양은 종래의 셀의 모양과 동일하며 따라서 셀의 동작 메카니즘도 동일하다.
그러나 채널폭방향의 구조는 도 3b에서와 같이 셀의 제어게이트(315)가 모든 부유게이트 사이에 존재하며 따라서 하나의 부유게이트에는 단면상 좌우 양쪽에 두 개의 소거게이트가 인접하고 있다. 그리고 제어게이트가 서브제어게이트(310)와 메인제어게이트(318)의 이중구조로 되어있다.
도 3a에서와 같이 분리형 게이트 셀의 채널은 소스/드레인 졍션은 BN+ 졍션(32, 33)으로 형성되며, 그 채널은 부유게이트(38)와 서브제어게이트(310)가 중첩된 채널과, 서브제어게이트(310)만으로 이루어진 채널이 연결되어 구성된다. 셀에서의 프로그래밍은 서브제어게이트(310)와 드레인 졍션(33)에 각각 12 V, 7 V 정도의 높은 전압을 인가하여 채널의 드레인단에서 생성된 채널고온전자(channel hot electron)가 부유게이트(38)에 주입되도록 한다.
한편 분리형 게이트 플래쉬셀은 셀의 소거동작을 위한 별도의 소거게이트를 가지며 소거게이트가 추기에 의한 셀 면적의 증가를 최소화하기 위해 도 3b에서와 같이 제어게이트(310, 312)와 제어게이트(310, 312) 사이에 소거게이트(315)를 삽입 형성하는 공정을 사용한다. 각각의 소거게이트(310)는 인접한 2 개 셀의 부유게이트(38)와 인터폴리 산화막(314)을 사이에 두고 인접하여 있다.
별도의 소거게이트(315)가 셀의 소거동작을 위해 부유게이트(38) 옆에 위치하고 있으며 이때의 소거방식은 종래의 소거방식인 폴리-폴리 소거방식을 이용한다. 그러나 종래의 기술과의 차이점은 하나의 부유게이트 양쪽에 소거게이트(315)가 있으므로 소거동작을 양쪽으로 할 수 있다는 것이다. 즉 셀의 소거를 위해 사용할 수 있는 소거게이트가 종래의 경우에는 하나인데 비하여 본 발명에서는 두 개이다. 따라서 하나의 소거게이트에 의한 셀의 소거횟수가 증가함에 따라 전자트랩핑 현상 때문에 셀의 소거가 장애를 받을 때에는 여분의 다른 소거게이트를 이용하여 셀 소거동작을 완료할 수 있다.
도 4a 내지 도 4e는 본 발명에 따른 반도체장치의 분리형 게이트 플래쉬 셀의 제조공정을 채널폭 방향으로 바라본 제조공정 단면도이다.
도 4a에 있어서, 실리콘 기판(31) 위에 채널폭 방향의 격리를 위하여 화학기상증착법(chemical vapor deposition)으로 실리콘으로 필드 산화막(35)을 증착하여 형성한 다음 사진식각공정을 실시하여 산화막(35)의 일부를 제거하여 필드영역을 디파인한다. 그 다음 잔류한 필드 산화막(35)의 노출 부위와 실리콘 기판(31)의 노출부위에 제 1 에이치엘디층을(36) 증착한 후 에치백을 실시하여 잔류한 필드산화막(35) 노출된 측면부위에 제 1 측벽(36)을 형성한 후 이에 기인하여 노출된 기판(31)의 표면에 게이트산화막(37)을 열성장시켜 형성한 다음 부유게이트 형성용 제 1 폴리실리콘층(38)을 증착한다. 그리고 부유게이트 형성용 제 1 폴리실리콘층(38)의 표면에 제 1 인터폴리산화막(39)을 성장시켜 형성한다.
도 4b에 있어서, 서브제어게이트 형성용 제 2 폴리실리콘층(310)을 제 1 인터폴리산화막(39) 표면에 증착하여 형성하고 다시 그(310) 위에 제 1 캡핑용(capping) 질화막(311)을 증착하여 형성한다. 그 다음 서브제어게이트 형성용 마스크를 이용한 사진식각공정을 실시하여 포토리지스트로 보호되지 아니한 제 1 캡핑용 질화막(311)과 제 2 폴리실리콘층(310) 그리고 제 1 인터폴리산화막(39)의 부분을 건식식각으로 제거하여 서브제어게이트(310)를 패터닝하여 형성한다. 그 후 전 표면에 에이치엘디를 증착하여 잔류한 제 1 캡핑용 질화막(311)과 제 2 폴리실리콘층(310)을 식각정지 기준으로 삼아 에치백하여 서브제어게이트(310)와 제 1 캡핑용 질화막(311)의 측면에 제 2 측벽(312)을 형성한 다음 다시 전 표면에 낮은 점성을 가진 비피에스지(boronphospho silicate glass)층을 형성하고 다시 에치백하여 제 2 측벽(312)의 측면에 제 3 측벽(313)을 형성한다.
도 4c에 있어서, 잔류한 제 1 캡핑용 질화막(311)과 비피에스지 제 3 측벽(313)을 마스킹 물질로 이용하고 잔류한 필드산화막(35) 표면을 식각정지층으로 이용하여 부유게이트 형성용 제 1 폴리실리콘층(38)에 건식식각을 실시하여 부유게이트(38)를 형성한다. 그후 비피에스지 제 3 측벽(도시안됨)을 습식식각으로 제거하므로서 잔류한 제 1 폴리실리콘층으로 이루어진 부유게이트(38)의 츠면 일부를 노출시킨다. 이때의 노출부위의 레벨은 잔류한 필드산화막 이상수준이다.
도 4d에 있어서, 노출된 부유게이트(38)의 측면에 제 2 인터폴리산화막(314)을 열성장시켜 형성하여 노출부위에서 전기적 절연성을 확보한 다음 소거게이트 형성용 제 3 폴리실리콘층(315)을 기판(31)의 전 표면에 증착하여 형성한 후 그(315) 위에 소거게이트용 제 2 캡핑용 산화막(316)을 에이치엘디로 증착하여 형성한다. 그리고 소거게이트 형성용 마스크를 이용한 사진식각공정을 실시하여 건식식각으로 잔류한 제 1 질화막(311)의 표면이 노출되도록 제 2 캡핑용 산화막(316)과 제 3 폴리실리콘층(315)의 일부를 제거하므로서 잔류한 제 3 폴리실리콘층(315)으로 이루어진 소거게이트(315)를 패터닝하여 완성한다. 이때 소거게이트(315)는 모든 부유게이트(38)의 양쪽에 위치하도록 형성한다. 그 다음 전 표면에 에이치엘디를 증착하여 형성한 후 서브제어게이트(310)의 표면이 노출되도록 에치백하여 노출된 제 2 캡핑용 산화막(316)의 측면과 소거게이트(315)의 측면에 에이치엘디로 이루어진 제 4 측벽(317)을 형성한다. 그리고 소거게이트(315)상의 에이치엘디로 이루어진 제 2 캡핑용 산화막(316)과 또한 에이치엘디로 이루어진 제 4 측벽(317)을 마스킹 물질로하여 서브제어게이트(310)상에 잔류한 제 1 캡핑용 질화막(311)을 건식식각으로 제거하여 서브제어게이트(310)의 일부가 노출되도록 한다.
도 4e에 있어서, 소거게이트(315)의 노출 표면부과 제 4 측벽(317) 밑의 잔류한 제 1 캡핑용 질화막(311)의 측면 및 노출된 제 4 측벽(317)으로 이루어진 골짜기를 충분히 매립하고 남을 정도의 두께로 폴리실리콘과 실리사이드를 증착한 다음 메인 제어게트 형성용 마스크를 이용한 사진식각공정을 실시하여 메인 제어게이트(318)를 형성한다.
소거동작을 위해 소거게이트(315)에 고전압을 인가하는 경우 부유게이트(38)의 측면 아래 모서리 부위에서 가장 강한 전계가 만들어지며, 따라서 에프엔 터널링(Fowler-Nordheim tunneling)은 이 모서리 부분에서 이루어지게 된다.
따라서 본 발명은 종래의 기술과는 달리 하나의 부유게이트에 두 개의 소거게이트가 대응되고 있으므로 한쪽 소거게이트를 이용한 셀 소거 횟수가 증가함에 따라 소거된 셀의 문턱전압이 상승하게 될 경우에는 여분의 다른 소거게이트를 이용하여 셀의 소거동작을 수행할 수 있다. 따라서 종래의 셀 소거동작에 비해서 최소한 두배이상 향상된 고쳐쓰기 횟수의 증가를 가져올 수 있다.
그리고 셀의 구조는 완전한 좌우대칭 구조를 가지고 있으므로 셀의 어레이내에서 커다란 높이 단차를 야기하지 아니하므로 셀 어레이 내의 평탄도가 향상되어 메탈공정의 난이도가 감소한다.
또한 제어게이트가 서브제어게이트와 메인제어게이트로 이루어져 이중구조를 가지므로 상부에 위치하는 메인제어게이트를 실리사이드와 같은 저항이 작은 물질로 구성할 수 있다. 따라서 셀 어레이내에서 워드라인의 저항이 작아지므로 고속읽기동작에 유리하다. 또한 워드라인의 저항을 줄이기 위해서 메탈라인을 제어게이트 위에 스트랩핑(strapping)할 필요가 없으므로 셀의 폭크기를 종래의 셀에서 보다 더욱 작게할 수 있으므로 소자의 고집적화에 있어서도 유리하다.
Claims (8)
- 제 1 도전형 반도체기판 위에 필드산화막을 형성하여 필드영역을 디파인하는 단계와,잔류한 상기 필드 산화막의 노출 부위와 상기 반도체기판의 노출부위에 제 1 에이치엘디층으로 잔류한 상기 필드산화막의 노출된 측면부위에 제 1 측벽을 형성하는 단계와,노출된 상기 반도체기판의 표면에 게이트산화막을 형성하는 단계와,상기 게이트산화막 위에 제 1 도전층을 증착하는 단계와,상기 제 1 도전층의 표면에 제 1 인터폴리산화막을 형성하는 단계와,제 2 도전층을 상기 제 1 인터폴리산화막 표면에 형성하는 단계와,상기 제 2 도전층 표면에 제 1 캡핑용 질화막을 형성하는 단계와,상기 제 1 캡핑용 질화막과 상기 제 2 도전층 그리고 상기 제 1 인터폴리산화막의 일부를 제거하여 서브제어게이트를 형성하는 단계와,상기 서브제어게이트와 상기 제 1 캡핑용 질화막의 측면에 제 2 측벽을 형성하는 단계와,상기 제 2 측벽의 측면에 제 3 측벽을 형성하는 단계와,상기 제 1 도전층의 일부를 제거하여 부유게이트를 형성하는 단계와,상기 제 3 측벽을 제거하는 단계와,노출된 상기 부유게이트의 측면에 제 2 인터폴리산화막을 형성하는 단계와,제 3 도전층을 상기 반도체기판의 전 표면에 형성하는 단계와,상기 제 1 도전층 위에 제 2 캡핑용 산화막을 형성하는 단계와,상기 제 3 도전층의 일부를 제거하여 소거게이트를 형성하는 단계와,노출된 상기 제 2 캡핑용 산화막의 측면과 상기 소거게이트의 측면에 제 4 측벽을 형성하는 단계와,잔류한 상기 제 1 캡핑용 질화막을 제거하여 상기 서브제어게이트의 일부가 노출되도록 하는 단계와,노출된 상기 소거게이트의 표면부와 상기 제 4 측벽밑에 잔류한 상기 제 1 캡핑용 질화막의 측면 및 노출된 상기 제 4 측벽으로 이루어진 골짜기를 충분히 매립하고 남을 정도의 두께로 제 4 도전층을 형성하는 단계와,상기 제 4 도전층의 일부를 제거하여 메인 제어게이트를 형성하는 단계로 이루어진 반도체장치의 게이트 플래쉬 셀 제조방법.
- 청구항 1에 있어서 상기 제 1 측벽, 상기 제 2 측벽, 상기 제 4 측벽 그리고 상기 제2 캡핑용 산화막은 에이치엘디로 형성하는 것이 특징인 반도체장치의 게이트 플래쉬 셀 제조방법.
- 청구항 1 에 있어서 상기 제 3 측벽은 비피에스지를 증착하여 형성하는 것이 특징인 반도체장치의 게이트 플래쉬 셀 제조방법.
- 청구항 1 에 있어서 상기 부유게이트는 잔류한 상기 제 1 캡핑용 질화막과 상기 제 3 측벽을 마스킹 물질로 이용하고 잔류한 상기 필드산화막 표면을 식각정지층으로 이용하여 상기 제 1 도전층에 건식식각을 실시하여 형성하는 것이 특징인 반도체장치의 게이트 플래쉬 셀 제조방법.
- 청구항 1 에 있어서 상기 제 1 도전층, 상기 제 2 도전층, 상기 제 3 도전층은 도핑된 폴리실리콘으로 형성하는 것이 특징인 반도체장치의 게이트 플래쉬 셀 제조방법.
- 청구항 1에 있어서 상기 제 4 도전층은 도핑된 폴리실리콘과 실리사이드를 증착하여 형성하는 것이 특징인 반도체장치의 게이트 플래쉬 셀 제조방법.
- 제 1 도전형 기판과,상기 제 1 도전형 기판상에 형성된 소자격리용 필드산화막과,상기 필드산화막 상이의 상기 제 1 도전형 기판 표면에 형성된 게이트산화막과,상기 필드산화막 사이와 상기 필드산화막 상부의 일부에 걸쳐서 형성된 부유게이트와,상기 필드산화막의 측면 및 상부표면 일부 그리고 상기 게이트 절연막과 접촉부위를 제외한 상기 부유게이트의 표면에 위치하는 제 1 산화막과,상기 제 1 산화막 표면상에 위치하고 폭의 크기가 하부에 위치한 부유게이트의 폭보다 작은 폭 크기를 갖는 서브제어게이트와,상기 서브제어게이트와 접촉하며 상기 서브제어게이트의 상부에 위치하는 메인제어게이트와,상기 메인제어게이트의 상부 끝부분을 제외하며 측면과 상기 서브제어게이트의 측면에 위치한 제 2 절연막과,상기 필드산화막 위와 동시에 상기 제 1 절연막 측면과 상기 제 2 절연막의 측면에 위치하는 제 1 소거게이트와,상기 제1 소거게이트의 상부표면을 덮고 있는 제 3 절연막과,상기 부유게이트와 상기 서브제어게이트와 상기메인게이트를 기준으로 대칭되게 위치한 제 2 소거게이트로 이루어진 반도체장치의 게이트 플래쉬 셀.
- 청구항 7에 있어서 상기 제 2 소거게이트는 상기 제 1 소거게이트와 동일한 구조로 이루어진 것이 특징인 반도체장치의 게이트 플래쉬 셀.
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| KR1019970061647A KR100262000B1 (ko) | 1997-11-21 | 1997-11-21 | 반도체장치의 게이트 플래쉬 셀 및 그 제조방법 |
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| KR1019970061647A KR100262000B1 (ko) | 1997-11-21 | 1997-11-21 | 반도체장치의 게이트 플래쉬 셀 및 그 제조방법 |
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| KR100387267B1 (ko) * | 1999-12-22 | 2003-06-11 | 주식회사 하이닉스반도체 | 멀티 레벨 플래쉬 이이피롬 셀 및 그 제조 방법 |
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