KR100806785B1 - 3차원 플래시 메모리 셀 형성 방법 - Google Patents
3차원 플래시 메모리 셀 형성 방법 Download PDFInfo
- Publication number
- KR100806785B1 KR100806785B1 KR1020060068974A KR20060068974A KR100806785B1 KR 100806785 B1 KR100806785 B1 KR 100806785B1 KR 1020060068974 A KR1020060068974 A KR 1020060068974A KR 20060068974 A KR20060068974 A KR 20060068974A KR 100806785 B1 KR100806785 B1 KR 100806785B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- layer
- flash memory
- polysilicon layer
- source
- Prior art date
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 49
- 229920005591 polysilicon Polymers 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 230000005641 tunneling Effects 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 13
- 125000006850 spacer group Chemical group 0.000 claims abstract description 7
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical class FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 플래시 메모리 셀 형성 방법에 있어서, 플래시 메모리 소자의 플로팅 게이트를 형성하는 과정에서 폴리 실리콘 패턴의 불균일한 폭의 차이를 해소하여 플래시 메모리 셀의 균일도를 향상시키기 위한 3차원 플래시 메모리 셀 형성 방법에 관한 것이다.
본 발명에 따른 3차원 플래시 메모리 셀 형성 방법은, 반도체 기판 상에 다수의 소스(Source) 및 드레인(Drain) 패턴을 형성하는 단계, 상기 다수의 소스 및 드레인 패턴 표면에 터널링 캐핑막을 형성하는 단계, 상기 다수의 소스 및 드레인 패턴, 상기 터널링 캐핑막을 포함하는 상기 기판 전면 상에 제1 폴리실리콘층을 형성하는 단계, 상기 제1 폴리실리콘층 상에 하드 마스크(Hard Mask)를 형성하는 단계, 상기 하드 마스크에 대해 식각공정을 수행하여 상기 제1 폴리실리콘층 측벽에 스페이서 형태의 식각 저지막을 형성하는 단계, 상기 식각 저지막을 마스크로 상기 제1 폴리실리콘층을 식각하여 제1 폴리실리콘층 패턴을 형성하는 단계, 상기 식각 저지막을 제거하는 단계, 상기 제1 폴리실리콘층 패턴 상에 절연층을 형성하는 단계 및 상기 절연층 상에 제2 폴리실리콘층 패턴을 형성하는 단계를 포함하는 것이다.
3차원 플래시 메모리, RIE, 스페이서
Description
도 1은 3차원 플래시 메모리 셀을 형성하는 종래의 방법을 설명하기 위한 3차원 플래시 메모리 셀의 단면도.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따라 3차원 플래시 메모리 셀의 형성 방법을 설명하기 위한 단면도.
<도면의 주요 부호에 대한 설명>
201 : 반도체 기판
202 : 다수의 소스 및 드레인 패턴
203 : 터널링 캡핑층
204 : 제1 폴리실리콘층
205 : 하드 마스크
206 : 식각 저지막
207 : 제1 폴리실리콘층 패턴
208 : 절연층
209 : 제2 폴리실리콘층 패턴
본 발명은 플래시 메모리 기술에 관한 것으로서, 좀 더 자세하게는 3차원 구조의 플래시 메모리 셀의 형성 방법에 관한 것이다.
플래시 메모리는 기억 정보가 전원이 꺼지더라도 없어지지 않으므로 비휘발성 메모리라 불리며, 이 점에서 DRAM(Dynamic RAM)이나 SRAM(Static RAM) 등과 차이가 있다.
플래시 메모리는 셀 어레이 체계에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와, 직렬로 배치된 NAND형 구조로 나눌 수 있다. 병렬 구조인 NOR형 플래시 메모리는 읽기 동작을 수행할 때 고속 랜덤 액세스가 가능하므로 보통 휴대폰 부팅용으로 널리 사용되고 있으며, 직렬 구조인 NAND형 플래시 메모리는 읽기 속도는 느리지만 쓰기 속도가 빨라 보통 데이터 저장용에 적합하고 또한 소형화에 유리하다는 장점이 있다.
또한, 플래시 메모리는 단위 셀의 구조에 따라, 스택 게이트형과 스플릿 게이트형으로 나눌 수 있으며, 전하 저장층의 형태에 따라 플로팅 게이트 소자 및 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자로 구분할 수도 있다. 이 중에서 플로팅 게이트 소자는 통상 그 주위가 절연체로 둘러 싸인 다결정 실리콘으로 형성된 플로팅 게이트를 포함하고, 이 플로팅 게이트에 채널 핫 캐리어 주입(Channel Hot Carrier Injection) 또는 F-N 터널링(Fowler-Nordheim Tunneling)에 의해 전하가 주입 또는 방출됨으로써 데이터의 저장 및 소거가 이루어진다.
한편, 종래의 플래시 메모리 장치는 플로팅 전극 하부에 터널링 산화막이 배치된다. 이러한 플래시 메모리 장치가 스케일 다운됨에 따라 채널길이는 물론 게이트 높이나 접합의 깊이가 감소하게 되고, 이에 따라 터널링 산화막의 두께 역시 감소하여야 한다. 그러나, 터널링 산화막의 두께를 얇게 하는데는 한계가 있다. 그 이유는 채널에 있는 전하가 플로팅 전극으로 이동하기 위해 터널링하는 터널링 산화막의 두께를 7nm 또는 8nm 이하로 줄일 수 없기 때문이다. 만일 터널링 산화막의 두께를 얇게 하면 플로팅 전극에 저장되어 있는 전하가 다시 채널로 빠져나가 메모리 유지 특성이 나빠진다.
또한, 이와 같은 플래시 메모리 장치들은 평면 상에 배치되어 있는데, 집적도를 높이기 위해서 스케일링 다운 특성을 활용하거나 배치되는 소자들의 수를 감소시키면 그 만큼 메모리 저장 능력이 떨어지는 결과를 초래한다.
최근, 이러한 종래의 플래시 메모리의 문제점을 개선하기 위하여 단위 기억 셀 당 다중(multi-bit)의 저장 능력을 가진 3차원 플래시 메모리 소자가 연구되고 있다.
도 1을 참조하여, 종래의 3차원 플래시 메모리 셀의 형성 방법을 설명한다.
도 1에 도시된 바와 같이, 반도체 기판(101)의 일부를 제거하여 소정의 간격으로 이격되어 불순물 이온이 주입된 다수의 소스(Source) 및 드레인(Drain) 패턴(102)이 형성된다. 이어, 다수의 소스 및 드레인 패턴(102) 표면에 절연막으로 형성된 터널링 캐핑막(103)을 씌운 후, 터널링 캐핑막(103) 및 다수의 소스 및 드레인 패턴(102)을 포함한 상기 기판(101) 위에 플로팅 게이트가 될 제1 폴리실리콘 층(104)을 형성한다.
다음으로, 제1 폴리실리콘층(104) 위에 포토레지스트(미도시)를 도포한 후, 포토리소그래피 공정을 통해 소스 및 드레인 패턴들 사이에 포토레지스트 패턴(미도시)을 형성한다.
그 후, 포토레지스트 패턴을 식각 저지막으로 사용하여 소스 및 드레인 패턴들 사이에 형성된 제1 폴리실리콘층(104)을 소정의 간격으로 식각하여 폴리실리콘패턴을 형성한다.
상술한 방법에 의해 형성된 3차원 플래시 메모리 소자는 기억셀의 고집적화 뿐만 아니라 스케일링 다운 특성을 개선시킬 수 있으나, 도 1에서 보는 바와 같이 포토레지스트 패턴을 사용하여 식각된 폴리실리콘 패턴은 미스 얼라인(Miss-align)에 의해 a 패턴과 b 패턴의 차이, 즉 a 패턴의 폭과 b 패턴의 폭의 차이를 피할 수 없다.
이러한 폴리실리콘 패턴의 불균일한 폭의 차이는 플래시 메모리 셀의 정렬에 나쁜 영향을 주어 메모리의 성능을 저하시키는 문제가 발생하게 된다.
본 발명은 상술한 문제를 해결하기 위하여 창안된 것으로서, 반도체 소자의 신뢰성을 향상시키기 위하여 플래시 메모리 소자의 플로팅 게이트를 형성하는 과정에서 폴리 실리콘 패턴의 불균일한 폭의 차이를 해소하여 플래시 메모리 셀의 균일도를 향상시키는 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은, 폴리 실리콘 패턴 형성시 자기 정렬 방식을 이용하여 공정 단계를 간소화함으로써 생산성을 향상시킬 수 있는 플래시 메모리셀 형성방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명의 일실시 예에 따른 3차원 플래시 메모리 셀 형성방법의 일 특징은, 반도체 기판 상에 다수의 소스(Source) 및 드레인(Drain) 패턴을 형성하는 단계, 상기 다수의 소스 및 드레인 패턴 표면에 터널링 캐핑막을 형성하는 단계, 상기 다수의 소스 및 드레인 패턴, 상기 터널링 캐핑막을 포함하는 상기 기판 전면 상에 제1 폴리실리콘층을 형성하는 단계, 상기 제1 폴리실리콘층 상에 하드 마스크(Hard Mask)를 형성하는 단계, 상기 하드 마스크에 대해 식각공정을 수행하여 상기 제1 폴리실리콘층 측벽에 스페이서 형태의 식각 저지막을 형성하는 단계, 상기 식각 저지막을 마스크로 상기 제1 폴리실리콘층을 식각하여 제1 폴리실리콘층 패턴을 형성하는 단계, 상기 식각 저지막을 제거하는 단계, 상기 제1 폴리실리콘층 패턴 상에 절연층을 형성하는 단계 및 상기 절연층 상에 제2 폴리실리콘층 패턴을 형성하는 단계를 포함하여 이루어지는 것이다.
보다 바람직하게, 상기 하드 마스크는 SiO₂또는 SiN 물질로 형성한다.
보다 바람직하게, 상기 식각 저지막은 상기 하드 마스크를 RIE 공정에 의해 스페이서(Spacer) 형태로 형성한다.
보다 바람직하게, 상기 제1 폴리 실리콘층과 상기 하드 마스크를 10 ~ 20 : 1의 선택비로 식각한다.
보다 바람직하게, 상기 다수의 소스 및 드레인 패턴은 상기 기판 상에 라인 형태로 돌출되도록 형성하는 것이다.
보다 바람직하게, 상기 절연층은 ONO(Oxide-Nitride-Oxide) 구조의 적층막으로 형성한다.
보다 바람직하게, 상기 하드 마스크는 SiO₂또는 SiN 물질로 형성한다.
보다 바람직하게, 상기 식각 저지막은 상기 하드 마스크를 RIE 공정에 의해 스페이서(Spacer) 형태로 형성한다.
보다 바람직하게, 상기 제1 폴리 실리콘층과 상기 하드 마스크를 10 ~ 20 : 1의 선택비로 식각한다.
보다 바람직하게, 상기 다수의 소스 및 드레인 패턴은 상기 기판 상에 라인 형태로 돌출되도록 형성하는 것이다.
보다 바람직하게, 상기 절연층은 ONO(Oxide-Nitride-Oxide) 구조의 적층막으로 형성한다.
이하에서는 첨부한 도면을 참조하여 본 발명의 일 실시예에 따른 3차원 플래시 메모리 셀 형성 방법을 자세히 설명한다.
먼저, 도 2a에 도시하지 않았으나 반도체 기판(201) 위에 다수의 소스 및 드레인 패턴(202)이 형성되기까지의 과정을 간략하게 설명하면 다음과 같다.
반도체 기판(201) 위에 절연막을 증착한 후, 절연막 위에 감광제를 도포한다. 이어, 절연막 및 감광제를 포함하는 기판 위에 마스크(미도시)를 사용하여 포 토리소그래피(Photolithography) 공정을 통해 소정의 간격으로 감광막 패턴을 형성한다.
다음으로, 감광막 패턴을 식각 저지막으로 사용하여 절연막을 식각한 후, 감광막 패턴을 제거한다. 이렇게 하여 형성된 절연막을 이온주입 마스크로 이용하여 소정의 불순물 이온을 주입한다. 이어, 불순물 이온이 주입되지 않은 반도체 기판의 일부를 소정의 식각 공정을 통해 식각한다.
따라서, 2a에 도시된 바와 같이, 반도체 기판(201) 위에 불순물 이온이 주입되어 소정의 간격만큼 이격된 다수의 소스(Source) 및 드레인(Drain) 패턴(202)이 형성된다.
그 후, 다수의 소스 및 드레인 패턴(202) 위에 절연막으로 형성된 터널링 캡핑막(203)을 씌운다. 이렇게 하여 반도체 기판(201) 위에 라인 형태로 돌출되어 형성되는 3차원적인 소스 및 드레인 패턴(202)이 형성된다.
다음으로, 도 2b에 도시된 바와 같이, 터널링 캡핑막(203) 및 다수의 소스 및 드레인 패턴(202)을 포함한 반도체 기판(201) 위에 플로팅 게이트 역할을 하는 제1 폴리실리콘층(204)을 콘포말(Conformal)하게 형성한다.
다음으로, 도 2c에 도시된 바와 같이, 제1 폴리실리콘층(204) 위에 하드 마스크(Hard Mask)(205)를 형성한다. 여기서 하드 마스크(205)는 SiO₂또는 SiN으로 이루어질 수 있다.
다음으로, 도 2d에 도시된 바와 같이, 하드 마스크(205)를 예컨데 반응 이온 식각(Reactive Ion Etcher : RIE) 공정을 통해 선택 식각하여 다수의 소스 및 드레 인 패턴(202) 측벽에 스페이서(Spacer) 형태의 식각 저지막(206)을 형성한다. 여기서, RIE는 수직방향으로 빠르게 일어나고 수평방향으로는 매우 느리게 일어나는 이방성 식각이며 식각 속도 및 식각 선택비가 우수한 식각 공정이다.
또한, RIE 공정시 에칭 기체로서는 CF₄, CHF₄와 같은 불화탄소 화합물들이 사용되는 것이 바람직하다.
한편, 도시하지는 않았지만, 다수의 소스 및 드레인 패턴(202) 측벽에 형성된 스페이서 형태의 식각 저지막(206)을 제외한 소스 및 드레인 패턴들(202) 상부에 포토레지스트를 이용하여 마스크(미도시)를 형성할 수 있다. 그리하여 다음 단계에서 이루어질 제1 폴리실리콘층(204) 식각시, 원하지 않는 부분이 식각 되어 손상되는 것을 방지할 수 있다.
다음으로, 도 2e에 도시된 바와 같이, 식각 저지막(206)을 마스크로 하여 다수의 소스 및 드레인 패턴(202) 사이에 평행하게 형성된 제1 폴리실리콘층(204)을 식각하여 제1 폴리실리콘층 패턴(207)을 형성한다. 이때, 제1 폴리실리콘층(204)과 하드 마스크(205)는 10 ~ 20 : 1의 선택비를 가지고 식각되는 것이 바람직하다.
따라서, 이렇게 하여 자기 정렬에 의한 제1 폴리실리콘층 패턴(207)이 형성됨에 따라 균일한 패턴의 폭을 갖는 플로팅 게이트를 형성할 수 있다.
그 후, 식각저지막(206)은 RIE 방법을 이용하여 제거할 수 있다.
다음으로, 도 2f에 도시된 바와 같이, 자기 정렬된 제1 폴리실리콘층 패턴(207) 위에 게이트 산화막(208) 및 제2 폴리실리콘층 패턴(209)을 순차적으로 형성한다. 이 때, 게이트 산화막(208)은 ONO(Oxide-Nitride-Oxide)의 적층막으로 이 루어질 수 있다. 또한, 콘트롤 게이트 역할을 하는 제2 폴리실리콘층 패턴(209)은 워드 라인(Ward Line) 방향으로 상술한 구조물이 형성된 반도체 기판 전면에 도포될 수 있다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
본 발명에 따르면, 플래시 메모리 소자의 플로팅 게이트 형성시 제1 폴리 실리콘층은 식각저지막으로 SiO₂또는 SiN 성분을 가진 스페이서 형태의 하드마스크를 사용하여 이방성 RIE 공정을 통해 식각됨으로써, 자기 정렬된 균일한 폴리실리콘 패턴을 형성할 수 있다. 그 결과, 자기 정렬된 균일한 폴리실리콘 패턴이 형성됨에따라 플로팅 게이트의 오정렬을 방지함으로써 플래시 메모리 소자의 성능을 향상시킬 수 있다. 또한, 자기 정렬된 균일한 폴리실리콘 패턴은 공정을 간소화하여 생산성을 향상에 기여할 수 있다.
Claims (6)
- 반도체 기판 상에 다수의 소스(Source) 및 드레인(Drain) 패턴을 형성하는 단계;상기 다수의 소스 및 드레인 패턴 표면에 터널링 캐핑막을 형성하는 단계;상기 다수의 소스 및 드레인 패턴, 상기 터널링 캐핑막을 포함하는 상기 기판 전면 상에 제1 폴리실리콘층을 형성하는 단계;상기 제1 폴리실리콘층 상에 하드 마스크(Hard Mask)를 형성하는 단계;상기 하드 마스크에 대해 식각공정을 수행하여 상기 제1 폴리실리콘층 측벽에 스페이서 형태의 식각 저지막을 형성하는 단계;상기 식각 저지막을 마스크로 상기 제1 폴리실리콘층을 식각하여 제1 폴리실리콘층 패턴을 형성하는 단계;상기 식각 저지막을 제거하는 단계;상기 제1 폴리실리콘층 패턴 상에 절연층을 형성하는 단계; 및상기 절연층 상에 제2 폴리실리콘층 패턴을 형성하는 단계를 포함하여 이루어지는 3차원 플래시 메모리 셀 형성 방법.
- 제 1 항에 있어서,상기 하드 마스크는 SiO₂또는 SiN 물질로 형성하는 것을 특징으로 하는 3차원 플래시 메모리 셀 형성 방법.
- 제 1 항에 있어서,상기 식각 저지막은 상기 하드 마스크를 RIE 공정에 의해 스페이서(Spacer) 형태로 형성하는 것을 특징으로 하는 3차원 플래시 메모리 셀 형성 방법.
- 제 1 항에 있어서,상기 제1 폴리 실리콘층과 상기 하드 마스크를 10 ~ 20 : 1의 선택비로 식각하는 것을 특징으로 하는 3차원 플래시 메모리 셀 형성 방법.
- 제 1 항에 있어서,상기 다수의 소스 및 드레인 패턴은 상기 기판 상에 라인 형태로 돌출되도록 형성하는 것을 특징으로 하는 3차원 플래시 메모리 셀 형성 방법.
- 제 1 항에 있어서,상기 절연층은 ONO(Oxide-Nitride-Oxide) 구조의 적층막으로 형성하는 것을 특징으로 하는 3차원 플래시 메모리 셀 형성 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060068974A KR100806785B1 (ko) | 2006-07-24 | 2006-07-24 | 3차원 플래시 메모리 셀 형성 방법 |
| US11/781,001 US7642156B2 (en) | 2006-07-24 | 2007-07-20 | Three-dimensional flash memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060068974A KR100806785B1 (ko) | 2006-07-24 | 2006-07-24 | 3차원 플래시 메모리 셀 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080009422A KR20080009422A (ko) | 2008-01-29 |
| KR100806785B1 true KR100806785B1 (ko) | 2008-02-27 |
Family
ID=38970627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060068974A KR100806785B1 (ko) | 2006-07-24 | 2006-07-24 | 3차원 플래시 메모리 셀 형성 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7642156B2 (ko) |
| KR (1) | KR100806785B1 (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8389356B2 (en) * | 2011-03-10 | 2013-03-05 | Wafertech, Llc | Flash cell with floating gate transistors formed using spacer technology |
| US8872252B2 (en) | 2011-08-03 | 2014-10-28 | Micron Technology, Inc. | Multi-tiered semiconductor apparatuses including residual silicide in semiconductor tier |
| US9283642B2 (en) | 2012-01-20 | 2016-03-15 | Apple Inc. | Three-dimensional structures and related methods of forming three-dimensional structures |
| US9171625B2 (en) | 2012-06-15 | 2015-10-27 | Micron Technology, Inc. | Apparatuses and methods to modify pillar potential |
| US9466610B1 (en) * | 2015-03-24 | 2016-10-11 | Macronix International Co., Ltd. | Method of fabricating three-dimensional gate-all-around vertical gate structures and semiconductor devices, and three-dimensional gate-all-round vertical gate structures and semiconductor devices thereof |
| WO2020097352A1 (en) | 2018-11-08 | 2020-05-14 | Wisconsin Alumni Research Foundation | Diffusion transfer functionalized membrane |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970067894A (ko) * | 1996-03-11 | 1997-10-13 | 김주용 | 플래쉬 이이피롬 셀 및 그 제조방법 |
| JP2006128427A (ja) | 2004-10-29 | 2006-05-18 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
| KR20060064296A (ko) * | 2004-12-08 | 2006-06-13 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| KR20060093914A (ko) * | 2005-02-23 | 2006-08-28 | 삼성전자주식회사 | 자기 정렬된 콘트롤 게이트를 갖는 스플릿 타입 플래쉬 메모리 소자 및 그 제조방법 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW351852B (en) * | 1997-10-20 | 1999-02-01 | United Semicondutor Corp | Process for manufacturing flash memory cell structure |
| US5972752A (en) * | 1997-12-29 | 1999-10-26 | United Semiconductor Corp. | Method of manufacturing a flash memory cell having a tunnel oxide with a long narrow top profile |
| US6037223A (en) * | 1998-10-23 | 2000-03-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stack gate flash memory cell featuring symmetric self aligned contact structures |
| US6294425B1 (en) * | 1999-10-14 | 2001-09-25 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit capacitors by electroplating electrodes from seed layers |
| US6486506B1 (en) * | 1999-11-01 | 2002-11-26 | Advanced Micro Devices, Inc. | Flash memory with less susceptibility to charge gain and charge loss |
| US6759707B2 (en) * | 2001-03-08 | 2004-07-06 | Micron Technology, Inc. | 2F2 memory device system |
| US6624025B2 (en) * | 2001-08-27 | 2003-09-23 | Taiwan Semiconductor Manufacturing Company | Method with trench source to increase the coupling of source to floating gate in split gate flash |
| US6765260B1 (en) * | 2003-03-11 | 2004-07-20 | Powerchip Semiconductor Corp. | Flash memory with self-aligned split gate and methods for fabricating and for operating the same |
| US6930348B2 (en) * | 2003-06-24 | 2005-08-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual bit split gate flash memory |
| WO2006003620A1 (en) * | 2004-06-30 | 2006-01-12 | Koninklijke Philips Electronics N.V. | Method for manufacturing an electric device with a layer of conductive material contacted by nanowire |
| US20060273370A1 (en) * | 2005-06-07 | 2006-12-07 | Micron Technology, Inc. | NROM flash memory with vertical transistors and surrounding gates |
| KR100654559B1 (ko) * | 2005-12-26 | 2006-12-05 | 동부일렉트로닉스 주식회사 | 노어형 플래시 메모리 셀 어레이 및 그의 제조 방법 |
| US7888218B2 (en) * | 2006-12-20 | 2011-02-15 | Spansion Llc | Using thick spacer for bitline implant then remove |
-
2006
- 2006-07-24 KR KR1020060068974A patent/KR100806785B1/ko not_active IP Right Cessation
-
2007
- 2007-07-20 US US11/781,001 patent/US7642156B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970067894A (ko) * | 1996-03-11 | 1997-10-13 | 김주용 | 플래쉬 이이피롬 셀 및 그 제조방법 |
| JP2006128427A (ja) | 2004-10-29 | 2006-05-18 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
| KR20060064296A (ko) * | 2004-12-08 | 2006-06-13 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| KR20060093914A (ko) * | 2005-02-23 | 2006-08-28 | 삼성전자주식회사 | 자기 정렬된 콘트롤 게이트를 갖는 스플릿 타입 플래쉬 메모리 소자 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080017918A1 (en) | 2008-01-24 |
| US7642156B2 (en) | 2010-01-05 |
| KR20080009422A (ko) | 2008-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6740927B1 (en) | Nonvolatile memory capable of storing multibits binary information and the method of forming the same | |
| KR100806785B1 (ko) | 3차원 플래시 메모리 셀 형성 방법 | |
| CN100466293C (zh) | 闪存器件及其制造方法 | |
| KR20090046155A (ko) | 플래시 메모리 소자의 제조방법 | |
| US7563676B2 (en) | NOR-type flash memory cell array and method for manufacturing the same | |
| KR20040023857A (ko) | 비휘발성 메모리 장치의 제조 방법 | |
| KR100806787B1 (ko) | 플래쉬 반도체 소자의 제조방법 | |
| KR20040060491A (ko) | 엔드형 플래쉬 메모리 소자의 제조방법 | |
| US20060001081A1 (en) | Nonvolatile semiconductor memory device and manufacturing method thereof | |
| KR100788371B1 (ko) | 플래시 메모리 소자 제조 방법 | |
| KR100731076B1 (ko) | 수직형 스플리트 게이트 구조의 플래시 메모리 소자 및 그제조 방법 | |
| US7413953B2 (en) | Method of forming floating gate array of flash memory device | |
| KR100771418B1 (ko) | 자기 정렬형 플래시 메모리 셀의 제조 방법 | |
| KR100731088B1 (ko) | 플래시 메모리 소자의 플로팅 게이트 어레이 형성 방법 | |
| KR100649308B1 (ko) | 자기 정렬 플로팅 게이트 어레이 형성 방법 및 자기 정렬플로팅 게이트 어레이를 포함하는 플래시 메모리 소자 | |
| KR101117604B1 (ko) | 확장된 전하저장 노드를 갖는 낸드 플래시 메모리 어레이 및 그 제조방법 | |
| KR20100079329A (ko) | 플래시 메모리 소자의 제조방법 | |
| US6930349B2 (en) | Flash memory | |
| KR100660282B1 (ko) | 노어형 플래시 메모리 소자의 공통 소스 라인 형성 방법 | |
| KR100731077B1 (ko) | 노어형 플래시 메모리 소자의 공통 소스 라인 형성 방법 | |
| US7718491B2 (en) | Method for making a NAND Memory device with inversion bit lines | |
| KR100992783B1 (ko) | 플래쉬 반도체 소자의 제조 방법 | |
| KR20100078876A (ko) | 플래시 메모리 소자의 제조방법 | |
| KR20100018875A (ko) | 플래시 메모리 소자의 제조방법 | |
| KR20100074498A (ko) | 플래시 메모리 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120119 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20130308 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |